JP2009529831A - モノリシック構造の集積トランシーバ - Google Patents

Abstract

可変の動作モードを有するトランシーバである。トランシーバは、集積回路を用いて形成される。集積回路は、半導体材料からなる基板を備え、基板は、フィードバック発振器を支持する。フィードバック発振器は、信号電力分配器を備え、この分配器は、電気的にフィードバック発振器の出力部に接続する。また、フィードバック発振器は信号周波数積算器を備え、この積算器は、信号電力分配器に電気的に接続する。信号ミキサは、一対の入力部を備える。入力部のうち一方は、電気的に、一対の信号電力分配器の出力部のうち他方に電気的に接続する。

Description

本発明は、高周波信号処理回路に関し、より詳しくは、モノリシック構造の集積回路チップ内に形成される高周波信号処理回路に関する。
本出願は、米国仮特許出願第６０／７８１，４７０号（出願日：２００６年３月１０日 発明の名称；「Monolithic Integrated Transceiver」）に基づく利益を主張するものである。本発明は、アメリカ合衆国空軍と締結された「SBIR Contract #F29601-03-C-0029」に基づく政府の補助を受けたものであり、アメリカ合衆国政府は、本発明中の特定の権利を有する。

現在及び将来的なミリ波の市販の通信システム及び軍用の通信システムは、小型、軽量、再設定可能性、多用途性及び低コストの高性能トランシーバを必要としている。モノリシックマイクロ波集積チップ（MMIC: Monolithic Microwave Integrated Chip）技術は、個々の部品の大きさを低減させること、自在性及び多用途性の面において主要な打開手法であった。現在入手可能な一般的なトランシーバにおいて、幾つかの個別のＭＭＩＣは、エポキシ或いは半田、ワイヤボンディングを介して、個別の受動型素子（抵抗器、コンデンサなど）とともに分解され、動作回路及び動作素子を実現するパッケージに分解される。動作回路及び素子をその後組み立てると、かなり費用がかかるとともに嵩張ることとなる。

したがって、限定的ではないが、位相配列レーダ、自動車衝突防止機能、空港監視機能、イメージレーダ、無線式アップリンク通信機能並びに無線式ダウンリンク通信機能を備える通信、追跡センサ及び安全システムに用いるための小型で低廉なトランシーバに対する需要がある。

本発明は、可変動作モードを備えるトランシーバ装置を提供する。このトランシーバ装置は、集積回路を用いて形成される。集積回路は、動作主要面と反対側の等電位の主要面上に導電性のグラウンド層を備える半導体材料からなる基板を有する。
フィードバック発振器は、上記動作主要面において上記基板に支持される。フィードバック発振器は、出力インピーダンスを有する出力部を備え、フィードバック発振器の出力部とフィードバック発振器の入力部間のフィードバック構造中に指向性カプラを備える増幅器から形成される。
信号電力分配器は、上記動作主要面において、上記基板上で支持される。信号電力分配器は、上記フィードバック発振器の出力部に電気的に接続される入力インピーダンスを備える入力部を有する。また、一対の出力部を備え、出力部それぞれは、出力インピーダンスを備える。
信号周波数乗算器は、上記動作主要面において、上記基板上で支持される。信号周波数乗算器は、入力インピーダンスを備える入力部を備え、上記信号電力分配器の上記一対の出力部のうち１つに電気的に接続する。
信号ミキサは、上記動作主要面において上記基板上で支持される。信号ミキサは、一対の入力部を備え、入力部それぞれは、入力インピーダンスを備える。一対の入力部は、上記信号出力分配器の一対の出力部のうち他方と電気的に接続する。

単一のモノリシック集積回路内に構築されるトランシーバは、多数の素子へのエポキシ／半田組み立て及びワイヤボンディング組み立ての時間浪費の必要性を省くとともに、外部の受動型素子及びかなり高価なトランシーバモジュールのハウジングの必要性を低減させる。下記において説明されるモノリシック集積回路チップは、１１ＧＨｚ或いは中間のＸ帯域から１００ＧＨｚ又はＷ帯域にわたって動作可能であり、連続的な波周波数変調、適切なチップサブシステム（トランスミッタ、レシーバなど）の適切な選択、組合せ及び動作を通じたスーパヘテロダイン方式のパルストランシーバシステムから選択される、使用される回路動作システムの種類の選択を可能とする。これらのトランシーバは、経済的であるだけでなく、所望の送信信号波形を提供し、レシーバの変換損失を低減させ、低ノイズ特性を達成し、周波数選択の自在性を可能とし、低電力を達成し、８ＧＨｚを超える帯域幅の範囲の外部制御電圧V_Tuningを提供するという多大な能力を備える。

図１ａ、図１ｂ及び図１ｃは、ラジオ周波数トランシーバの合成された概略的な部分的ブロックダイアグラムを示す。これらトランシーバのダイアグラムは、全体として、電圧制御式の発振器部分（Ａ）、電力分配部分（Ｂ）、ドライバ増幅部分（Ｃ）、チップのレシーバ側上の受信部分（Ｄ１）及び図１ｂに示すチップのトランスミッタ側上の送信部分（Ｄ２）を備える。送信部分（Ｄ２）内には、乗算部分（Ｄ）が介在し、乗算部分（Ｄ）は、受信部分（Ｅ）及び送信部分（Ｆ）の上流側にある。これら図面中の曲線は、導電性のジャンパ回路配線を表し、このジャンパ回路配線は、ジャンパ回路接続が延設するチップパッドに固定される。

これらダイアグラム中に表されるトランシーバの回路のレイアウトは、モノリシック集積回路チップ内に形成されたものであるが、これらは対応する図２ａ、図２ｂ及び図２ｃに示される。これらトランシーバのモノリシック集積回路は、GaAs基板上に構築される。GaAs基板は、100μｍの厚さ及び12.9の誘電定数を有する。尚、これらトランシーバのモノリシック集積回路を、代わりに、InP、SiGe、GaN或いは他の好適な半導体材料基板上で構築し、集積回路チップを形成してもよい。これら基板は、これら図面に示されるこれらチップのレイアウト面とは反対側に位置する他の主要面を備える。他の主要面は、金を用いて金属化され、回路の動作の間、接地される。これら金属化された面は、マイクロストリップ送信ライン或いは導波構造内において、これらチップのための全体的なグラウンド層（２４）として機能する。他の実施形態として、これらトランシーバのモノリシック集積回路が、同一平面上の送信ライン（チップのレイアウト側のグラウンド層）或いは導波構造中で構築されてもよい。送信ラインの金属化された部分は、金からなり、約２μｍの厚さに形成された。

電圧制御されるトランシーバチップの発振器部分（Ａ）は、２つの連続的なステージを備える。第１のステージは、０．１５μｍのチャネル長さ、ゲート幅４００μｍのPHEMT/HEMT種のＦＥＴ発振器（１１）である。このＦＥＴ発振器（１１）は、フィードバック構造をその周りに備える。このフィードバック構造は、フィードバック経路中に連続する異なるカップリングを備え、フィードバック経路の出力部において、第２ステージのバッファ増幅器（１４）が配される。バッファ増幅器（１４）は、第１のステージと同一のゲート長さ及び幅を備えるPHEMT/HEMT種のＦＥＴを主体とする。
本明細書で説明されるチップ中の全ての他のＦＥＴは、これらと同一のゲート長さを有するPHEMT/HEMT種のＦＥＴであるが、ゲート幅は異なるものであり、これにより、ＦＥＴが存する特定の回路に対して適切なものとなっている。トランシーバチップのこの発振器部分は、米国特許第７，０６８，１１５号明細書（発明の名称：「Monolithic Microwave Integrated Circuit Voltage Controlled Coupled Feedback Oscillator」）の中で説明されるものと同様の動作をする。尚、この米国特許明細書は、本明細書に参照として組み込まれるものとする。
加えて、電圧制御式の発振器は、２つの信号を提供する（一方の信号は、他方の半分の周波数である）とともに４ＧＨｚの帯域幅より大きな周波数範囲にわたって、外部電圧源により変更される。発振器部分に対して他の利用可能な形態として、誘電体発振器（DRO: Dielectric Resonator Oscillator）、位相ロックループ発振器（PLL: Phase Lock Loop Oscillator）及び注入同期発振器（ILO: Injection Lock Oscillator）を挙げることができる。

チューニングスタブ及びカプラを主体とするエアブリッジは更に、１０ＧＨｚの帯域幅（例えば、２４から３４Ｇｈｚ）に対して、全体的且つ精密な機械的なチューニングを可能とし、主要な発振器出力周波数f_Oをもたらす。選択されたバイアス構造を組み合わせて、１／２のf_Oに等しい更なる出力周波数が、主要な周波数f_Oと同時に作り出される。バッファ増幅器の入力部上のエアブリッジを備えるチューニングスタブは、下流部分の周波数に対する発振器部分のＶＳＷＲ整合を可能とする。

次の部分は、電力分配部分（Ｂ）である。発振器バッファ増幅器（１１）は、阻止コンデンサ（１５）によって、電力分配部分（Ｂ）に容量結合され、増幅器内の低周波数電流が、分配器に流れ込むことを防止する。この分配器は、３ｄＢのWilkinson社製の電力分配器（１６）である。この装置を形成するために、５０Ωの薄膜抵抗器は、モノリシックに形成される。電力分配器は、周波数f_Oの出力信号又はf_O＋１／２f_Oの周波数の出力信号を分配し、発振器部分の出力信号は、分配部分の後に続く受信部分及び送信部分に等しくなり、これら下流の部分それぞれにおいて、局部発振器信号となる。電力分配器は、f_O及び１／２f_Oの周波数において５Ｇｈｚを超える帯域幅を備える。

ドライバ増幅器部分（Ｃ）は、一対の独立した中出力のドライバ増幅器（１７）を備える。これらのうち１つは、低周波数の電流に対する阻止コンデンサ（１５）を通じて、電力分配器（１６）の出力部のうち１つを下流の送信部分に接続する。他方のドライバ増幅器（１７）は、低周波数の電流に対する阻止コンデンサ（１５）を通じて、下流のトランシーバの受信部分に、電力分配器の出力部のうち他方を接続する。各ドライバ増幅器の目的は、トランシーバの受信部分及び送信部分それぞれ内に配された下流側の乗算器／ミキサ／増幅器回路のうち対応するものに信号が達する前に、発振器に基づく信号、信号の大きさ又は振幅を増大させる。ドライバ増幅部分内のこれらのドライバ増幅器（１７）それぞれは、２つの増幅ステージを含む。第１のステージは、１５０μｍのゲート幅を備えるＦＥＴに基づき、続く第２のステージは、３００μｍのゲート幅を備えるＦＥＴに基づく。これらＦＥＴが直線的動作領域内で動作するように、装置を作動させる電圧バイアスがもたらされる。両ステージは、対応する電力分配器の出力及び下流側の対応する乗算器／ミキサ／増幅器部分の入力に十分整合したインピーダンスであり、これにより、高ゲイン及び高電力出力に対する手段を実現する。即ち、各ドライバ増幅器部分内の各ドライバ増幅器の入力部及び出力部の前後には、対応するチューニングスタブがそれぞれ配される（単一の共通のチューニングスタブは、ドライバ増幅器部分内の２つの増幅器それぞれ内にある２つの増幅ステージの間に配される）。対応するチューニングスタブは、エアブリッジを内部に備え、そのチューニング長を調整可能であり、図４の回路の概略ダイアグラムで示す如く、所望の周波数範囲で最良のＶＳＷＲ整合を達成する。

トランシーバの受信部分Ｄ１及びＤ／Ｅ並びに送信部分Ｄ２及びＤ／Ｆ内の乗算器／ミキサ／増幅器回路は、その内部に配された１若しくはそれ以上のＦＥＴに基づくものであり、（ａ）入力ドライバ増幅器信号の選択された調波である周波数の出力信号をもたらす場合には、周波数乗算器としての役割を担う。尚、入力ドライバ増幅器信号は、利用可能な調波（例えば、ＦＥＴを介してドレイン電流値を適切に選択することによりf_Oから８f_Oまでの範囲から選択された調波）の範囲内において、発振器の主要周波数f_Oで振動する。
或いは、（ｂ）入力ドライバ増幅器信号の選択された調波である周波数の出力信号を提供する場合において、トランシーバの受信部分Ｄ１及びＤ／Ｅ並びに送信部分Ｄ２及びＤ／Ｆ内の乗算器／ミキサ／増幅器回路は、ミキサとしての役割を担う。尚、ポート（１８）でＦＥＴに供給される更なる変調入力信号により乗算される調波に起因して、入力ドライバ増幅器信号は、利用可能な調波（例えば、ＦＥＴを介してドレイン電流値を適切に選択することにより、f_Oから８f_Oまでの範囲から選択された調波）の範囲内において、発振器の主要周波数f_Oで振動する。
このような信号乗算器或いは信号ミキサの能力を提供するときにＦＥＴは直接的に使用され、これにより出力信号を作り出す。これらＦＥＴの後には、一般的に、これらの出力信号を増幅するバッファ増幅器としての役割を担う更なるＦＥＴが配される。このような乗算器／ミキサ／増幅器回路は、米国特許第6,208,214号明細書（発明の名称：「Multifunction High Frequency Integrated Circuit Structure」）に説明される回路の改良形態であり、適切な電源インピーダンス処理を用いるＦＥＴにより形成される負抵抗に基づく。適切な電源インピーダンス処理から入力信号の処理調波が得られる。この特許は、参照することにより、本明細書に組み込まれる。

乗算器は、ドライバ増幅器部分から供給されるとともに増幅された電圧制御式発振器の信号を１から８倍に乗算する（ドレイン電流の選択を通じて、負抵抗としての役割を担う対応するＦＥＴにより作り出されたf_Oの所望の調波を選択する）。この乗算器は、（ａ）容量接続するドライバ増幅器からの信号に対する直接的な乗算器ステージとしてのＦＥＴ（１１）により表される。ＦＥＴ（１１）の後に、図１ａに示される送信部分（Ｄ２）中のバッファ増幅器であるＦＥＴ（２１）が続く。
また、この乗算器は、（ｂ）容量接続する対応するドライバ増幅器からの信号に対する直接的な複数の乗算器ステージとしてのＦＥＴ（１１）により表される。複数のＦＥＴ（１１）それぞれの後には、バッファ増幅器ステージである対応するＦＥＴ（２１）が続く。このバッファ増幅器ステージは、図１ｂにおいて、ドライバ増幅器部分（Ｃ）と、受信部分（Ｅ）並びに送信部分（Ｆ）の両方の間に挿入されて示される乗算器部分（Ｄ）内に配されている。
ある場合において、この乗算器は、（ｃ）容量接続するドライバ増幅器からの信号に対する直接的な乗算器ステージであるＦＥＴ（１１）によって表される。ＦＥＴ（１１）の後には、図１ｃの送信部分（Ｄ２）内のバッファ増幅器であるＦＥＴ（２１）が続く。尚、この場合は、If_inがポート（２８）にもたらされるか否かに依存する（他の実施可能なシステムの多様性の例として、ＩＦ（又はＲＦ）信号が、図１ｂに示すポート（１８，２８）に向かう信号入力部にもたらされると、ＦＥＴ（１１）は、サブハーモニックミキサとして動作し、これにより、入力信号をＬＯ信号と混合し、ＴＸ出力或いはＩＦ出力のいずれか一方を作り出す）。

エアブリッジを備える対応するチューニングスタブは、再度各乗算器の入力部及び出力部に配され、エアブリッジを引っ張ることにより、乗算器（又はミキサ）を調整し、変換損失を低減するとともに所望の良好な周波数性能を獲得し、これにより、上流のドライバ増幅器部分の出力部及びキャパシタカプラ並びに下流の増幅器及び指向性カプラの入力部と、周波数にわたって、整合並びに良好なＶＳＷＲ整合する。
乗算器のセルフバイアス回路構造が、図３の回路概略ダイアグラム中に示される。乗算器のバッファ増幅器回路は、図５の回路概略ダイアグラム中に示される。
１／２f_Oのドライバ増幅器から出た信号If_inは、図１ｃ中のポート（２７／２８）にもたらされ、この信号は、ある場合には、送信部分（Ｄ２）のＦＥＴ（１１）の乗算器動作の直前、ある場合には、送信部分（Ｄ２）のＦＥＴ（１１）のミキサ動作の直前の回路点での周波数１／２f_Oの信号に対する局部発振器（LO: local oscillator）のモニタ（２７）としての役割を担う。

ミキサは、ドライバ増幅器部分から供給されるとともに電圧制御され、増幅された発振器信号或いは積算器から供給され、その後、周波数を１から８倍に積算された（即ち、ドレイン電流の選択を通じて負抵抗として機能する対応するＦＥＴにより作り出されたf_Oの所望の対応する調波を選択すること）、多重周波数の増幅された電圧制御発振器信号を受信し、ミキサの局部発振器信号ＬＯを作り出す。このＬＯ信号は、外部電源からＦＥＴに供給された対応する変調入力信号により積算された大きさを有し、他の信号との間で、中間周波数出力信号を作り出す。中間周波数出力信号は、０から４Ｇｈｚの範囲の周波数を有する。
このようなミキサは、（ａ）（ｉ）ポート（１８）からの信号及び（ｉｉ）更なる指向性カプラを介して容量接続するドライバ増幅器からの信号に対する直接的なミキサステージである図１ａの受信部分（Ｄ１）内のＦＥＴ（１１）により表される。このＦＥＴの後、バッファ増幅器であるＦＥＴ（２０）が続く。
このようなミキサは、（ｂ）（ｉ）指向性カプラ（１２）、バッファ増幅器（２１）、ランゲカプラ（３０）及び整合回路（３１）を介して、対応する乗算器から接続された信号及び（ｉｉ）ランゲカプラ（３０）及び整合回路（３３）を通じて、ポート（１８）からもたらされる信号に対する平衡ミキサである、図１ｂの受信部分（Ｅ）中の複数のＦＥＴ（３２）により表される。
ある場合においては、このようなミキサは、（ｃ）（ｉ）ポート（２８）からの信号及び（ｉｉ）容量接続されるドライバ増幅器からの信号に対する直接的なミキサステージである、図１ｃの送信部分（Ｄ２）中のＦＥＴ（１１）により表される。ＦＥＴ（１１）の後、バッファ増幅器であるＦＥＴ（２１）が続く。尚、この場合は、If_inがポート（２８）にもたらされるか否かに依存する。

これらのミキサは、２つの形態を構築する。１つは、図１ａ及び図１ｃそれぞれに示す偶高調波ミキサである。偶高調波ミキサ内で、周波数f_Oのドライバ増幅器からの入力信号が、入力変調信号により積算された選択された調波を備えることとなる。他方は、図１ｂに示すファンダメンタルミキサである。ファンダメンタルミキサにおいて、f_Oの選択された調波の乗算器からの入力信号が、同一の周波数の入力変調信号により積算される。これらのサブハーモニックミキサそれぞれは、幅３００μｍのゲートを用いて形成されるＦＥＴ（１１）を備える。このＦＥＴ（１１）は、直接的なミキサステージである。このミキサステージに、阻止キャパシタ（１５）を介して、ゲート幅１５０μｍのＦＥＴ（２０）が続く。このＦＥＴ（２０）は、バッファ増幅器ステージである。
これらのサブハーモニックミキサは、トランシーバの送信部分の出力信号Ｔｘに対して、ａ＜６ｄＢの変換損失を達成し、受信部分の入力変調信号Ｒｘに対して約１５ｄＢの変換損失を達成する。阻止キャパシタ（１５）は、上述の如く、バッファ増幅ステージに流れ込むミキサステージ内の低周波数の電流を阻止するために配される。しかしながら、ある環境において必要とされないならば、阻止キャパシタ（１５）は短絡可能である。

ミキサのセルフバイアス回路構造も、図３の回路の概略ダイアグラム中に示される。ミキサのバッファ増幅器回路が、再度、図５の回路の概略ダイアグラム中に示される。
エアブリッジを備える対応するチューニングスタブは、各サブハーモニックミキサの入力部及び出力部に配され、エアブリッジを引っ張り、乗算器を調整し、変換損失を最小限化するとともに、所望の好適な周波数性能を獲得し、上流のドライバ増幅器部分の出力部、キャパシタ及び指向性カプラとの整合並びに下流の増幅器及びキャパシタカプラの入力部との良好なＶＳＷＲ整合を周波数にわたって構築することが可能となる。同様に、エアブリッジを備えるチューニングスタブがバッファ増幅器の出力部に配される。

ファンダメンタルミキサは、典型的には５０から７５ＧＨｚの周波数範囲で動作する平衡ＦＥＴミキサのトポロジを用いる。２つの平衡ミキサはそれぞれ、ＦＥＴ装置（３２）に接続された１００μｍのゲート幅を有する単一ステージの共通電源によりもたらされる。トランジスタは、入力部及び出力部において十分整合し、良好なＶＳＷＲ整合を構成するとともに、ミキサの動作に不要な調波を除去する。各トランジスタはバイアスされ、非線形の動作領域内で動作する。接続された部分（Ｄ）内の上流の乗算器からの局部発振器（LO: Local Oscillator）の信号は、ランゲカプラ（３０）及び整合回路（３１）を通じて、両方のＦＥＴミキサのゲートにもたらされる。バイアス電圧は、減結合回路網（２）を通じて供給され、必要に応じて、高い変換ゲインに対するドレインをバイアスする。しかしながら、高い変換ゲインは、高いＬＯリークを許容することを必要とする。信号ポート（１８）内のＲｘは、他のもう１つのランゲカプラ（３０）と整合回路（３３）を通じて、ミキサのドレインに接続する。ミキサのドレインは、ランゲカプラにより一緒に接続する。このミキサは、信号ポート（１８）内のＲｘとＩｆ出力信号ポート（２２）の良好な分離をもたらす。整合回路（３１及び３２）は、再度、チューニングスタブを備える。チューニングスタブは一般的に、その内部にエアブリッジを備える。また、整合回路は幅広の送信ラインを備える。この送信ラインは、ランゲカプラ（３０）とともに四分の一波長変成器の役割を担う。整合回路（３１及び３２）は、周波数にわたって、接続する上流の乗算器及び入力ポート配列と良好なＶＷＳＲ整合を構成する。

したがって、トランシーバの異なる部分は、GaAs又はInP、SiGe、GaN又は他の半導体材料からなる基板上に、完全にモノリシックに集積されたトランシーバを形成する。入力部及び出力部において、５０Ωの特性インピーダンスに全てのチップ部分を慎重に整合させることにより、この完全にモノリシックに集積されたトランシーバが作り出される。
５０Ωの特性インピーダンスへの整合は、マイクロストリップの送信ラインのチューニングスタブの長さを調整し、最大のＶＳＷＲ及び相互接続する回路部分の周波数にわたる良好な整合、最小限の信号減衰、信号ポートを備えるとともに互いに並置される送信部分及び受信部分に対称的な長さを獲得する。尚、信号ポートは使用の利便性のために送信部分及び受信部分の外縁に配される。この調整は、隣接する部分から該当部分の多くを分離することにより補助され、一の部分内の低周波の電流成分が、隣接する一の部分或いは複数の部分の動作を妨げることを防止する。

このような整合された回路部分を提供する場合に、トランシーバモノリシックチップ全体は、ＦＥＴドレインに対する一の電力供給、ＦＥＴゲートに対する一の電力供給及び一のチューニング電圧供給を用いて作動する。外部のバイアス回路は必要とされない。この理由は主として、多くのチップのＦＥＴに対してセルフバイアス手段を利用するからである。セルフバイアス手段は、ＦＥＴ電源と図３の概略ダイアグラムに示されるグラウンド間を接続する抵抗器に用いられる値に対して異なる値を有する抵抗器を、ＦＥＴゲートとグラウンドの間で用いることに基づく。これにより、ＦＥＴゲートが、電源よりも、グラウンド層に対して低い電位差となることが可能となる。また、モノリシック薄膜抵抗器は、電力供給電圧を直接的に供給されるＦＥＴと、他のＦＥＴの間の並列ネットワーク（４ａ）に配され、これにより、チップの様々な部分に調整可能な値の電圧を供給可能となる。並列抵抗ネットワークは、エアブリッジを用いて形成される。エアブリッジは引っ張られることにより、トランシーバの他のＦＥＴに供給される電力供給電圧の値を調整する。電力供給ライン中のこれらの抵抗器ネットワークに加えて、島状の抵抗器ネットワーク（４ｂ）が設けられる。島状の抵抗器ネットワーク（４ｂ）は、モノリシックに配され、バイアスの目的で使用され、トランシーバ回路の任意の部分が、図４及び図５それぞれの概略的回路ダイアグラムで示すようなドライバ増幅器及びバッファ増幅器に必要とされる電圧を供給する際に、バイアスする電圧の他の値を備えることを可能とする。

したがって、トランシーバは、異なるバイアス条件とすることにより、異なる周波数範囲に調整可能となり、異なる回路キャパシティをもたらすとともに、他の周波数でこれらのキャパシティを使用することが可能となる。無線信号を入力ポート（１８又は２８）に入れることにより、チップは、入力信号を高い周波数の信号出力と混合する（或いは、高い周波数への変換を行なう）又は低い周波数の信号出力と混合する（或いは低い周波数への変換を行なう）スーパヘテロダイン動作に変更することができる。高い周波数又は低い周波数への変換は、入力信号の周波数及びＦＥＴ（１１）のドレインバイアス条件により決定され、所望の出力周波数を選択することができる。
図６ａは、図２の単一チップトランシーバに対するテスト結果をプロットしたグラフである。この単一チップトランシーバは、送信部分を備え、送信部分はＬＯ信号を乗算し、異なる周波数２６Ｇｈｚ、６０ＧＨｚ及び７７Ｇｈｚとし、受信部分の周波数は６０ＧＨｚである。
図６ｂは、図２ｃの同一の単一チップトランシーバのテスト結果をプロットしたグラフを示す。この単一チップトランシーバは、ＬＯと混合する入力信号を備え、６０ＧＨｚ及び９４ＧＨｚの出力で送信を作り出す。周波数調整は、エアブリッジ（２６）を引っ張ることによりなされ、１１ＧＨｚから１００ＧＨｚの間で選択された周波数を中心として８ＧＨｚを超える動作可能な帯域幅に対して最適化されている。発振器、ミキサ、乗算器、電力分配器などを配するなどの異なる又は他のキャパシティに対するチップを構築することに対しても、エアブリッジは役立つ。

図２ａ、図２ｂ及び図２ｃに示す如く、トランシーバチップは、トランシーバ、デュアルトランスミッタ又はシングルトランスミッタ、デュアルレシーバ又はシングルレシーバとして全体的に或いは部分的に機能するように再構築することができる。接合／テストパッド（２５）の前又は後のエアブリッジを通じたチップの相互接続を切断又はチップ上の適切な接合パッド間のジャンプワイヤを接合することを通じて部分を除去又は追加することによって、デュアルチップ乗算器又は単一チップ乗算器、電圧制御発振器、ミキサ、増幅器又は分配器として機能するように、トランシーバチップを再構築可能である。接合パッドは、各部分の機能をチェックする場所として用いることも可能であるとともに、ワイヤボンドを通じて、後にその部分の機能を復帰する望ましい部分に配することができる。トランシーバチップの任意の回路は、チップ上の集積構造部分から完全に分離することができるとともに、独立して使用可能である。バイアス条件が、チップの異なる部分間にもたらされる抵抗を調整することにより変更可能である。チップの異なる回路部分間に位置するモノリシックな並列抵抗ネットワークにもたらされるエアブリッジは、これを実現するために用いられる。

以下において、要素に対応する図中で用いられる符号を示す。
本発明が好適な実施形態を参照しつつ説明されてきたが、当業者は、本発明の要旨または技術的範囲から逸脱することなしに形式及び詳細部分に変更を加えることができることを認識できるものである。

本発明に係る回路の合成した概略図及びブロック図である。 本発明に係る回路の合成した概略図及びブロック図である。 本発明に係る回路の合成した概略図及びブロック図である。 本発明に係るモノリシック集積回路チップの平面レイアウト図を示す。 本発明に係るモノリシック集積回路チップの平面レイアウト図を示す。 本発明に係るモノリシック集積回路チップの平面レイアウト図を示す。 本発明の回路の一部の概略ダイアグラムを示す。 本発明の回路の一部の概略ダイアグラムを示す。 本発明の回路の一部の概略ダイアグラムを示す。 異なる周波数及び異なる動作モードにおける単一のトランシーバチップに対して得られたデータをプロットしたグラフを示す。

符号の説明

１・・・・・V_tuning
２・・・・・減結合回路網
３・・・・・V_drain
４ａ・・・・所望のチップをバイアスするための並列抵抗ネットワーク
４ｂ・・・・島状の抵抗器
５・・・・・セルフバイアスのためのソース抵抗
６・・・・・L=インダクタ
７・・・・・グラウンドに向かうビアホール
８・・・・・バラクタダイオード
９・・・・・四分の一波長マイクロストリップライン
１０・・・・四分の一波長マイクロストリップライン
１１・・・・ＦＥＴ
１２・・・・ストリップラインカプラ
１３・・・・V_gate
１４・・・・バッファ増幅器
１５・・・・阻止キャパシタ
１６・・・・ウィルキンソン社製電力分配器
１７・・・・ドライバ増幅器
１８・・・・ＲＦポート
１９・・・・セルフバイアスのための高い値を有する抵抗器
２０・・・・ミキサ部分中のバッファ増幅器
２１・・・・送信部分内のバッファ増幅器
２２・・・・ＩＦ出力ポート
２３・・・・Ｔｘ出力ポート
２４・・・・グラウンド
２５・・・・ダブラエアブリッジを有するテストパッド
２６・・・・エアブリッジのチューニング
２７・・・・ＬＯ信号のモニタ
２８・・・・ＩＦ入力ポート
２９・・・・ジャンパ又はワイヤボンド
３０・・・・ランゲカプラ
３１・・・・入力整合回路
３２・・・・2x50μｍHEMT FET
３３・・・・出力整合回路
３４・・・・ファンダメンタル増幅器

Claims (1)

1. 集積回路とともに形成される可変動作モードを備えるトランシーバ装置であって、
   動作主要面と反対側の等電位の主要面上に導電性のグラウンド層を備える半導体材料からなる基板と、
   前記動作主要面において前記基板に支持されるフィードバック発振器を備え、該フィードバック発振器は、出力インピーダンスを有する出力部を備えるとともに増幅器から形成され、該増幅器は、前記フィードバック発振器の出力部と前記フィードバック発振器の入力部の間のフィードバック構造内に指向性カプラを備え、
   前記トランシーバ装置は更に、前記動作主要面において前記基板に支持される信号電力分配器を備え、該信号電力分配器は、前記フィードバック発振器の出力部に電気的に接続する入力インピーダンスを有する入力部と、一対の出力部を備え、該一対の出力部はそれぞれ出力インピーダンスを有し、
   前記トランシーバ装置は更に、前記動作主要面にて前記基板に支持されるとともに、前記信号分配器の一対の出力部のうち１つに電気的に接続する入力インピーダンスを有する入力部を備える信号周波数乗算器と、
   前記動作主要面にて、前記基板に支持されるとともに、前記信号電力分配器の前記一対の出力部のうち他方と電気的に接続する一対の入力部を備える信号ミキサを備え、前記一対の入力部夫々が入力インピーダンスを備えることを特徴とするトランシーバ装置。

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