JP2009049677A5 - - Google Patents

Claims (8)

1. 外部から受信信号を受信するパルス受信回路であって、
   第１のパルス信号と、前記第１のパルス信号とは位相が異なる第２のパルス信号とをパルス位置タイミング信号に基づき発生するテンプレートパルス発生回路と、
   前記受信信号と前記第１のパルス信号とを乗算し第１の乗算信号を出力する第１の乗算回路と、
   前記受信信号と前記第２のパルス信号とを乗算し第２の乗算信号を出力する第２の乗算回路と、
   前記第１の乗算信号の周波数成分のうちの低い周波数成分を取り出し第１の低周波信号を出力する第１の低域通過濾波回路と、
   前記第２の乗算信号の周波数成分のうちの低い周波数成分を取り出し第２の低周波信号を出力する第２の低域通過濾波回路と、
   前記第１の低周波信号と前記第２の低周波信号とから包絡線演算を行い検波信号を出力する包絡線検波回路と、
   を含む、
   ことを特徴とするパルス受信回路。
2. 請求項１に記載のパルス受信回路において、
   前記テンプレートパルス発生回路は、
   第１端子と、第２端子と、前記第１端子に直列に接続されたｎ個（ｎは２以上の整数）の遅延素子と、前記第１端子から入力された信号及び前記ｎ個の遅延素子の各々が出力するｎ個の出力信号に基づき前記第２端子からパルス信号を出力する論理回路と、を含む第１のパルス発生回路及び第２のパルス発生回路と、
   前記パルス位置タイミング信号を入力するタイミング入力端子と、
   第１の遅延素子と、
   前記第１の遅延素子よりも遅延時間の長い第２の遅延素子と、
   を含み、
   前記第１の遅延素子及び前記第２の遅延素子の入力端子は、前記タイミング入力端子と接続され、
   前記第１の遅延素子の出力端子は、前記第１のパルス発生回路の前記第１端子に接続され、前記第１のパルス発生回路の前記第２端子から前記第１のパルス信号を出力し、
   前記第２の遅延素子の出力端子は、前記第２のパルス発生回路の前記第１端子に接続され、前記第２のパルス発生回路の前記第２端子から前記第２のパルス信号を出力する、
   ことを特徴とするパルス受信回路。
3. 請求項１に記載のパルス受信回路において、
   前記テンプレートパルス発生回路は、
   前記パルス位置タイミング信号を入力するタイミング入力端子と、
   前記第１のパルス信号及び前記第２のパルス信号を発生する多相発振回路と、
   前記入力端子と前記多相発振回路との間に接続され、前記パルス位置タイミング信号がオン状態になった時点でオン状態となり、オン状態になった時点から前記受信信号のパルス幅よりも長い時間幅が経過後にオフ状態になるオン−オフ制御信号を出力するオン−オフ制御回路と、
   を含み、
   前記多相発振回路は、前記オン−オフ制御信号に基づき前記第１のパルス信号及び前記第２のパルス信号を発生させる、
   ことを特徴とするパルス受信回路。
4. 請求項１に記載のパルス受信回路において、
   前記テンプレートパルス発生回路は、
   第１端子と、第２端子と、前記前記第１端子に直列に接続された周波数調整信号により遅延時間を制御可能なｎ個（ｎは２以上の整数）の遅延制御素子と、前記第１端子から入力された信号及び前記ｎ個の遅延素子の各々が出力するｎ個の出力信号に基づき前記第２端子からパルス信号を出力する論理回路と、を含む第１の周波数調整パルス発生回路及び第２の周波数調整パルス発生回路と、
   前記パルス位置タイミング信号を入力するタイミング入力端子と、
   第１の遅延素子と、
   前記第１の遅延素子よりも遅延時間の長い第２の遅延素子と、
   前記周波数調整信号を出力する周波数調整回路と、
   を含み、
   前記第１の遅延素子及び前記第２の遅延素子の入力端子は、前記タイミング入力端子と接続され、
   前記第１の遅延素子の出力端子は、前記第１の周波数調整パルス発生回路の前記第１端子に接続され、前記第１の周波数調整パルス発生回路の前記第２端子からパルス信号を出力し、
   前記第２の遅延素子の出力端子は、前記第２の周波数調整パルス発生回路の前記第１端子に接続され、前記第２の周波数調整パルス発生回路の前記第２端子から前記第２のパルス信号を出力する、
   ことを特徴とするパルス受信回路。
5. 請求項１に記載のパルス受信回路において、
   前記テンプレートパルス発生回路は、
   前記パルス位置タイミング信号を入力するタイミング入力端子と、
   前記第１のパルス信号及び前記第２のパルス信号を発生する周波数調整信号により発振信号の周波数を調整可能な周波数調整多相発振回路と、
   前記入力端子と前記周波数調整多相発振回路との間に接続され、前記パルス位置タイミング信号がオン状態になった時点でオン状態となり、オン状態になった時点から前記受信信号のパルス幅よりも長い時間幅が経過後にオフ状態になるオン−オフ制御信号を出力するオン−オフ制御回路と、
   前記発振信号に基づき前記周波数調整信号を発生する周波数調整回路と、
   を含む、
   ことを特徴とするパルス受信回路。
6. 請求項１に記載のパルス受信回路において、
   前記テンプレートパルス発生回路は、
   第１端子と、第２端子と、前記第１端子に直列に接続された周波数調整信号により遅延時間を制御可能なｎ個（ｎは２以上の整数）の遅延制御素子と、前記第１端子から入力された信号及び前記ｎ個の遅延素子の各々が出力するｎ個の出力信号に基づき前記第２端子からパルス信号を出力する論理回路と、を含む第１の周波数調整パルス発生回路及び第２の周波数調整パルス発生回路と、
   前記遅延制御素子と略同一または比例関係にある遅延特性を持つｍ個（ｍは２以上の整数）の遅延制御素子を有するリング発振回路を含み前記リング発振回路の出力信号に基づき前記周波数調整信号を出力する周波数調整回路と、
   前記パルス位置タイミング信号を入力するタイミング入力端子と、
   第１の遅延素子と、
   前記第１の遅延素子よりも遅延時間の長い第２の遅延素子と、
   を含み、
   前記第１の遅延素子及び前記第２の遅延素子の入力端子は、前記タイミング入力端子と接続され、
   前記第１の遅延素子の出力端子は、前記第１の周波数調整パルス発生回路の前記第１端子に接続され、前記第１の周波数調整パルス発生回路の前記第２端子から前記第１のパルス信号を出力し、
   第２の遅延素子の出力端子は、前記第２の周波数調整パルス発生回路の前記第１端子に接続され、前記第２の周波数調整パルス発生回路の前記第２端子から前記第２のパルス信号を出力する、
   ことを特徴とするパルス受信回路。
7. 請求項１に記載のパルス受信回路において、
   前記テンプレートパルス発生回路は、
   第１端子と、第２端子と、前記第１端子に直列に接続された周波数調整信号により遅延時間を制御可能なｎ個（ｎは２以上の整数）の遅延制御素子と、前記第１端子から入力された信号及び前記ｎ個の遅延素子の各々が出力するｎ個の出力信号に基づき前記第２端子からパルス信号を出力する論理回路と、を含む第１の周波数調整パルス発生回路及び第２の周波数調整パルス発生回路と、
   前記遅延制御素子と略同一または比例関係にある遅延特性を持つｍ個（ｍは２以上の整数）の遅延素子を有するリング発振回路と、前記リング発振回路の出力信号をカウントしカウント値を出力するカウンタ回路と、前記カウント値に対応する前記周波数調整信号の値を記憶したＲＯＭテーブルと、を含む周波数調整回路と、
   前記パルス位置タイミング信号を入力するタイミング入力端子と、
   第１の遅延素子と、
   前記第１の遅延素子よりも遅延時間の長い第２の遅延素子と、
   を含み、
   前記第１の遅延素子及び前記第２の遅延素子の入力端子は、前記タイミング入力端子と接続され、
   前記第１の遅延素子の出力端子は、前記第１の周波数調整パルス発生回路の前記第１端子に接続され、前記第１の周波数調整パルス発生回路の前記第２端子から前記第１のパルス信号を出力し、
   第２の遅延素子の出力端子は、前記第２の周波数調整パルス発生回路の前記第１端子に接続され、前記第２の周波数調整パルス発生回路の前記第２端子から前記第２のパルス信号を出力する、
   ことを特徴とするパルス受信回路。
8. 請求項１に記載のパルス受信回路である第１のパルス受信回路と、
   半波整流検波回路を含む第２のパルス受信回路と、
   通信路の品質を判定する通信路品質判定回路と、
   を含み、
   前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第１のパルス受信回路に入力し、前記検波信号を出力し、
   前記通信路の品質が所定の品質より高い場合、前記受信信号を前記第２のパルス受信回路に入力し、前記検波信号を出力する、
   ことを特徴とするパルス受信回路。