KR101543379B1 - 다중 위상 동기 루프 회로 구조의 주파수 합성 장치용 스케쥴러 - Google Patents

다중 위상 동기 루프 회로 구조의 주파수 합성 장치용 스케쥴러 Download PDF

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Abstract

본 발명은 다중 PLL 구조의 주파수 합성 장치용 스케쥴러에 관한 것이다. 본 발명은 다수의 위상동기루프를 구비하는 다중 PLL 구조의 주파수 합성 장치용 스케쥴러에 있어서, 적어도 하나의 PLL(Phase Loop Lock) 주파수 설정 데이터를 획득 및 저장하며, 출력 요청 신호에 따라 현재 순서의 PLL 주파수 설정 데이터를 획득 및 출력하는 다수의 메모리 및 다수의 PLL 각각의 주파수 안정화 상태와 외부 프로세서의 동작 상태를 기반으로 상기 다수의 메모리 중 하나를 선택하고, 선택된 메모리에 출력 요청 신호를 제공하는 컨트롤러를 포함할 수 있다.

Description

다중 위상 동기 루프 회로 구조의 주파수 합성 장치용 스케쥴러{SCHEDULER FOR SYNTHESIZING FREQUENCY USING MUTI-PLL}
본 발명은 주파수 합성 기술에 관한 것으로, PLL 주파수 합성 방식을 채택하되 고속의 주파수 변경 동작이 가능하도록 하는 다중 위상 동기 루프 회로 구조의 주파수 합성 장치를 동작 제어하기 위한 다중 PLL 구조의 주파수 합성 장치용 스케쥴러에 관한 것이다.
주파수 합성기는 신호 수신 장치의 국부 발진 신호(LO:Local Oscillator) 발생을 위해 필요한 핵심 부품으로, 이는 주로 DDS(Direct Digital Synthesis) 주파수 합성기와 PLL(Phase Loop Lock) 주파수 합성기로 구분될 수 있다.
DDS 주파수 합성기는 협대역의 신호 수집시 적용되어 FPGA(field-programmable gate array)로 편리하게 DDS를 제어하고, 불요파를 제거하는 알고리즘 등이 적용되는 특징을 가진다. 이는 고속 주파수 변경이 가능하고 구현이 간편한 장점이 있으나, DAC(Digital Analog Converter)에서 발생하는 오차 등으로 인해 광대역에서의 불요파가 많아 SNR이 낮아지며, 이로 인해 신호 처리에 제한이 생기는 단점이 있다.
PLL 주파수 합성기는 PLL에 주파수를 설정하고, 주파수 안정화 시간을 기다린 후 원하는 주파수 대역의 신호를 수집하는 구조를 사용하는 데, 이는 PLL 주파수 설정 데이터의 안정화 시간을 필요로 하여 광대역의 저속 신호 수집시 주로 적용되는 특징이 있다. 즉, 불요파가 적어 신호의 동적 영역이 넓어지는 장점이 있으나, 주파수 변경시 주파수가 안정화되는데 소요되는 시간이 상대적으로 길어져 고속 주파수 변경에 어려움이 있다.
특히, 본 발명에서는 광대역 신호 수집을 위한 PLL 주파수 합성기에 관심이 있으며, 이는 일반적으로 도1 과 같은 구성을 가진다.
종래의 PLL 주파수 합성기는 도1 에 도시된 바와 같이 기준 주파수(fref)와 분주된 발진 주파수(fvco')의 위상을 비교하여 위상차에 해당하는 펄스폭을 가지는 신호를 출력하는 위상검출기(11), 위상검출기(11)의 출력의 펄스폭 및 펄스부호(Sign)에 대응하여 전하를 생성하거나 감소시키며, 연결되는 루프필터(13)와의 관계에서 결정되는 펌핑전압(Vcp)을 생성하는 전하 펌프(12), 주파수 안정화 동작 중에 발생하는 잡음들을 제거하며, 내부에 구비된 커패시터(Capacitor)를 통하여 전하펌프(12)로부터 출력되는 출력전류에 대응되는 펌핑전압(Vcp)을 생성하는 루프 필터(13), 루프 필터(13)의 펌핑전압과 PLL 주파수 설정 데이터(PLL_freq)에 따라 발진 주파수를 가변하는 전압제어발진기(14), 및 전압제어발진기(14)를 1/N으로 분주한 후 위상검출기(11)에 전달하는 분주기(15) 등을 포함하여 구성된다.
이와 같이 구성되는 PLL 주파수 합성기는 앞서 설명한 바와 같이 발진 주파수가 변경될 때마다 상대적으로 긴 안정화 시간을 필요로 한다. 즉, 도2에 도시된 바와 같이, 주파수 설정 데이터를 입력받아 발진 주파수를 조정 및 안정화시킨 후에야, 신호 수집 동작을 수행할 수 있어 고속의 주파수 변경 동작에 한계가 있는 문제가 있다.
한국 등록 특허 제10-1007211호 (2011.01.04 등록)
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 주파수 합성 장치가 다수의 위상 동기 루프 회로를 구비하는 경우, 주파수 합성 장치의 발진 주파수 조정 및 안정화에 소요되는 시간을 최소화하여 고속의 주파수 변경 동작이 가능하도록 하는 다중 PLL 구조의 주파수 합성 장치용 스케쥴러을 제공하고자 한다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 본 발명이 속하는 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 수단으로서, 본 발명의 일 실시 형태에 따른 다수의 위상동기루프를 구비하는 다중 PLL 구조의 주파수 합성 장치용 스케쥴러는, 적어도 하나의 PLL(Phase Loop Lock) 주파수 설정 데이터를 획득 및 저장하며, 출력 요청 신호에 따라 현재 순서의 PLL 주파수 설정 데이터를 획득 및 출력하는 다수의 메모리; 및 상기 다수의 PLL 각각의 주파수 안정화 상태와 외부 프로세서의 동작 상태를 기반으로 상기 다수의 메모리 중 하나를 선택하고, 상기 선택된 메모리에 출력 요청 신호를 제공하는 컨트롤러를 포함할 수 있다.
상기 컨트롤러는 PLL 주파수 설정 데이터를 제공한 경우, 상기 PLL 주파수 설정 데이터를 수신한 위상동기루프로부터 주파수 안정화 완료를 통보받으면, 다음 순서의 PLL 설정 주파수를 획득하여 다음 순서의 위상동기루프에 제공하는 것을 특징으로 한다.
또한 상기 컨트롤러는 현재 순서의 PLL 주파수 설정 데이터에 따른 주파수가 현재 사용 중이면, 주파수 사용 완료 후에 상기 다음 순서의 PLL 주파수 설정 데이터의 선택 및 제공 동작을 수행하는 것을 특징으로 한다.
그리고 상기 컨트롤러는 현재 순서의 PLL 주파수 설정 데이터에 따른 주파수 사용이 완료됨을 감지하면, 상기 다음 순서의 위상동기루프의 출력 주파수를 선택하여 출력하도록 하는 것을 특징으로 한다.
또한, 상기 스케쥴러는 상기 다수의 메모리 각각에 저장된 PLL 주파수 설정 데이터로부터 예측 주파수 목록을 획득 및 저장하는 다수의 주파수 예측부를 더 포함하는 것을 특징으로 한다.
상기 다수의 주파수 예측부 각각은 입력 주파수를 클럭킹하여 출력하는 제1 논리 소자; 상기 PLL 주파수 설정 데이터와 상기 제1 논리 소자의 입력 주파수를 교대로 출력하는 1차 먹스; 상기 1차 먹스로부터 출력되는 상기 PLL 주파수 설정 데이터로부터 다음 순서의 PLL 주파수 설정 데이터를 예측하는 칼만 필터; 상기 칼만 필터의 출력 데이터와 상기 제1 논리 소자의 입력 주파수를 교대로 출력하는 2차 먹스를 포함하는 것을 특징으로 한다.
본 발명의 다중 PLL 구조의 주파수 합성 장치용 스케쥴러는 주파수 합성 장치가 다수의 PLL을 구비하는 경우, 다수의 PLL 하나가 안정화된 출력 주파수를 발진하는 동안, 또 다른 하나의 PLL가 새로운 출력 주파수 설정 및 안정화 동작을 미리 수행하도록 함으로써, 다중 PLL 구조의 주파수 합성 장치가 안정화된 출력 주파수를 연속적으로 출력할 수 있도록 한다.
도1은 종래의 기술에 따른 다중 PLL 구조의 주파수 합성 장치를 도시한 도면이다.
도2는 종래의 기술에 따른 다중 PLL 구조의 주파수 합성 장치의 동작 방법을 설명하기 위한 도면이다.
도3은 본 발명의 일 실시예에 따른 다중 PLL 구조의 주파수 합성 장치를 도시한 도면이다.
도4는 본 발명의 일 실시예에 따른 스케쥴러의 구성을 도시한 도면이다.
도5는 본 발명의 일 실시예에 따른 다중 PLL 구조의 주파수 합성 장치의 동작 방법을 설명하기 위한 도면이다.
도6은 본 발명의 일 실시예에 따른 다중 PLL 구조의 주파수 합성 장치를 이용한 신호 수신 장치의 구성을 도시한 도면이다.
본 발명의 목적 및 효과, 그리고 그것들을 달성하기 위한 기술적 구성들은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다.
그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도3은 본 발명의 일 실시예에 따른 다중 PLL 구조의 주파수 합성 장치를 도시한 도면이다.
도3을 참고하면, 본 발명의 다중 PLL 구조의 주파수 합성 장치는 2개 이상의 독립된 PLL 주파수 합성을 통해 광대역 신호에서 불요파를 제거하고, PLL방식의 문제점인 고속 주파수 변경이 가능하도록 것으로, 기준 주파수 발생기(110), 분배기(120), 스케쥴러(130), n개(n은 2 이상의 자연수)의 PLL(141,142), 및 스위칭부(150) 등을 포함하여 구성될 수 있다.
이하, 각 구성요소의 기능을 보다 상세히 살펴보면 다음과 같다.
기준 주파수 발생기(110)는 크리스탈 발진기 등과 같은 신호 발진 소자를 구비하고, 이를 통해 소정의 주파수를 가지는 기준 주파수(fref)를 발생하도록 한다.
분배기(200)는 기준 주파수(fref)를 주파수 합성 장치에 구비된 PLL(141, 142)의 수만큼 분배(또는 커플링)하여, 다수의 PLL(141, 142) 각각에 동일한 신호 크기 및 주파수를 가지는 기준 주파수(fref)가 입력되도록 한다.
스케쥴러(130)는 외부 프로세서로부터 PLL 주파수 조정 스케쥴에 따른 PLL 주파수 설정 데이터(freq_list)를 사전에 제공받고 내부 메모리에 저장하도록 한다. 그리고 현재 순서의 PLL 주파수 설정 데이터(PLL1_freq)를 다수의 PLL(141,142) 중 하나에 제공하되, 해당 PLL(141)이 주파수 안정화되면, 다음 순서의 PLL 주파수 설정 데이터(PLL2_freq)를 다수의 PLL(141, 142) 중 또 다른 하나에 미리 제공함으로써 또 다른 PLL(142)가 미리 주파수 설정 및 안정화 동작을 수행하도록 한다.
또한 스케쥴러(130)는 외부 프로세서의 동작 상태와 다수의 PLL(141, 142) 각각의 주파수 안정화 상태를 고려하여 스위칭부(150)를 동작 제어하여, 스위칭부(150)가 주파수 안정화된 출력 주파수를 연속하여 출력할 수 있도록 한다.
다수의 PLL(141,142) 각각은 기준 주파수에 기반한 발진 동작을 수행하되, 스케쥴러(130)로부터 제공되는 PLL 주파수 설정 데이터에 따라 출력 주파수 조정 동작을 수행한다. 그리고 출력 주파수가 조정 및 안정화되면, 스케쥴러(130)에 이를 통보하도록 한다.
스위칭부(150)는 스케쥴러(130)의 제어하에 다수의 PLL(141,142)에 의해 발진 및 주파수 안정화된 출력 주파수가 연속되어 출력하도록 한다.
이와 같이 본 발명의 다중 PLL 구조의 주파수 합성 장치는 PLL 주파수 조정 스케쥴에 대한 정보를 사전에 제공받고, 이를 기반으로 하나의 PLL(141)가 안정화된 출력 주파수를 발진하는 동안, 또 다른 하나의 PLL(142)가 PLL 주파수 조정 스케쥴에 따른 출력 주파수 설정 및 안정화 동작을 미리 수행하도록 함으로써, 다중 PLL 구조의 주파수 합성 장치가 안정화된 출력 주파수를 연속적으로 출력할 수 있도록 한다.
도4는 본 발명의 일 실시예에 따른 스케쥴러의 구성을 도시한 도면이다.
도4를 참고하면, 본 발명의 스케쥴러(130)는 n(이때, n는 PLL 개수)개의 주파수 예측부(211, 212), 메모리(221, 222) 및 주파수 출력부(231, 232)와, 1개의 컨트롤러(240) 등을 포함하여 구성된다.
주파수 예측부(211, 212) 각각은 1차 D 프리플롭(D1, D2), 1차 먹스(MUX1, MUX2), 칼만 필터(KF1, KF2), 2차 먹스(MUX3, MUX4) 등을 포함하여, PLL(141, 142)에 교대 제공되는 PLL 주파수 설정 데이터로부터 예측 주파수를 생성하고, 이를 기반으로 새로운 PLL 주파수 설정 데이터 목록을 생성하여 메모리(221, 222)에 제공할 수 있도록 한다.
1차 D 프리플롭(D1, D2)은 입력 주파수(fin)를 클럭 펄스에 동기화하여 1차 먹스(MUX1, MUX2)에 제공하도록 한다. 즉, 입력 주파수(fin)를 클럭킹하여 1차 먹스(MUX1, MUX2)에 제공하도록 한다.
1차 먹스(MUX1, MUX2) 각각은 PLL(141, 142) 각각에 제공되는 PLL 주파수 설정 데이터와 1차 D 프리플롭(D1, D2)의 입력 주파수(fin)를 입력받고, 필터(KF1, KF2)에 이들을 교대로 출력하도록 한다.
칼만 필터(KF1, KF2)는 1차 먹스(MUX1, MUX2)로부터 PLL(141, 142)에 현재 제공되는 PLL 주파수 설정 데이터를 입력받으면, 이를 기반으로 PLL(141, 142)에 다음 제공될 PLL 주파수 설정 데이터를 예측하도록 한다. 참고로, 칼만 필터는 잡음이 포함되어 있는 선형 역학계의 상태를 추적하는 재귀 필터로, 루돌프 칼만이 개발하였다. 칼만 필터는 컴퓨터 비전, 로봇 공학, 레이더 등의 여러 분야에 사용되며, 많은 경우에 매우 효율적인 성능을 보여주는 데, 이는 잡음까지 포함된 입력 데이터를 재귀적으로 처리하는 이 필터로서, 현재 상태에 대한 최적의 통계적 예측을 진행할 수 있다.
2차 먹스(MUX3, MUX4)는 칼만 필터(KF1, KF2)의 예측 데이터와 1차 D 프리플롭(D1,D2)의 입력 주파수(fin)를 입력받고, 내부 메모리(221, 222)에 이들을 교대로 출력하도록 한다.
내부 메모리(221,222)는 외부 프로세서로부터 제공되는 적어도 하나의 PLL 주파수 설정 데이터를 저장하고, 컨트롤러(135)에서 제공하는 출력 요청 신호에 따라 현재 순서의 PLL 주파수 설정 데이터를 선택 및 출력하도록 한다. 또한 주파수 예측부(211, 212)로부터 제공되는 예측 주파수를 순서대로 저장함으로써, 외부 프로세서로부터 추가적인 PLL 주파수 설정 데이터 목록을 제공받지 않더라도, 주파수 합성기를 계속하여 구동할 수 있도록 한다.
주파수 출력부(231,232)는 D 프리플롭(D3,D4)를 구비하고, 이를 통해 내부 메모리(221,222)로부터 출력되는 PLL 주파수 설정 데이터를 클럭킹하여 PLL(141,142)에 제공하도록 한다.
컨트롤러(240)는 외부 프로세서로부터 제공되는 PLL 주파수 설정 데이터 목록을 내부 메모리(221,222) 각각에 저장한 후, 다수의 PLL(141,142) 각각의 주파수 안정화 상태와 외부 프로세서의 동작 상태를 기반으로 n개의 내부 메모리(221,222) 중 하나를 선택하고, 선택된 내부 메모리에 출력 요청 신호를 제공하도록 한다. 즉, PLL 주파수 설정 데이터를 제공한 경우, PLL 주파수 설정 데이터를 수신한 위상동기루프로부터 주파수 안정화 완료를 통보받으면, 다음 순서의 PLL 설정 주파수를 획득하여 다음 순서의 위상동기루프에 제공함으로써, 다음 순서의 위상동기루프가 미리 출력 주파수 조정 및 안정화동작을 수행하도록 한다. 그리고 외부 프로세서가 현재 순서의 출력 주파수에 기반한 신호 수신 작업을 완료하면, 다수의 PLL(141,142) 중 또 다른 하나(142)에 다음 순서의 PLL 주파수 설정 데이터를 제공하여 해당 PLL(142)의 출력 주파수가 미리 안정화될 수 있도록 해준다.
또한 컨트롤러(240)는 다수의 PLL(141,142) 각각의 주파수 안정화 상태와 외부 프로세서의 동작 상태를 고려하여 스위치 제어 신호를 생성 및 출력함으로써, 주파수 합성기내 스위칭부(150)이 다수의 PLL(141,142)의 출력 주파수를 교대로 출력할 수 있도록 한다.
즉, 본 발명의 스케쥴러는 PLL에 입력한 PLL 주파수 설정 데이터를 저장할 리스트 구조의 메모리를 보유하여 외부 프로세서의 반복적인 데이터 억세스(access)를 최소화할 수 있도록 함으로써, 보다 빠른 주파수 합성이 가능하도록 한다.
또한 리스트 메모리의 값을 입력값으로 칼만 필터 등의 예측 필터를 거쳐 예측 주파수를 생성하고 새로운 PLL 주파수 설정 데이터 목록을 생성할 수 있도록 함으로써, 외부 프로세서의 개입 없이도 주파수 설정 동작을 수행하고, 이를 기반으로 주파수 합성 동작이 진행될 수 있도록 한다.
도5는 본 발명의 일 실시예에 따른 다중 PLL 구조의 주파수 합성 장치의 동작 방법을 설명하기 위한 도면으로, 도5에는 주파수 합성기가 두 개의 PLL를 구비한다고 가정하기로 한다.
먼저, 신호 수신 장치와 같은 외부 프로세서는 PLL 주파수 조정 스케쥴에 따른 다수의 PLL 주파수 설정 데이터를 리스트 형태로 생성하여 스케줄러(130)에 전송한다. 그러면, 스케줄러(130)는 외부 프로세서에서 제공한 PLL 주파수 설정 데이터 목록을 내부 메모리에 저장한 후, 이를 기반으로 PLL의 주파수 조정 동작에 필요한 PLL 주파수 설정 데이터를 제공함으로써, 외부 프로세서와 신호 수신 장치간의 데이터 통신량을 최소화할 수 있도록 한다.
이러한 주파수 합성기가 동작 활성화되면, 스케줄러(130)는 내부 메모리에 저장된 PLL 주파수 설정 데이터 목록 중 첫 번째 PLL 주파수 설정 데이터를 선택하여 두 개의 PLL 중 첫 번째 PLL(141)에 제공하도록 한다.
첫 번째 PLL(141)는 첫 번째 PLL 주파수 설정 데이터에 응답하여 발진 주파수를 조정하고 주파수 안정화가 완료되면, 동조 신호의 신호값을 변경하여 스케줄러(130)에 이를 통보하도록 한다.
스케쥴러(130)는 첫 번째 PLL(141)의 동조 신호에 응답하여 스위칭부(150)을 동작 제어하여, 스위칭부(150)이 첫 번째 PLL(141)의 출력 주파수를 뒷단으로 공급하도록 하고, 외부 프로세서는 다른 모듈의 RF 및 디지털 계통을 설정하여, 첫 번째 PLL(141)의 출력 주파수를 이용한 신호 수집 동작을 수행하도록 한다. 이때, 스위치의 스위칭 속도는 수십 ns 이하로 동작하고, 외부 프로세서의 신호 수집 시간은 수십 ms 이상인 것이 바람직하다.
또한 스케쥴러(130)는 첫 번째 PLL(141)의 동조 신호에 응답하여 PLL 주파수 설정 데이터 목록 중 두 번째 PLL 주파수 설정 데이터를 선택하여 두 번째 PLL(142)에 제공함으로써, 두 번째 PLL(142)가 미리 PLL 주파수 설정 데이터에 따른 발진 주파수 조정 및 안정화 동작을 수행하도록 한다.
그리고 외부 프로세서로부터 첫 번째 PLL(141)의 발진 주파수를 이용한 신호 수집 동작이 완료되었음을 통보받으면, 스위칭부(150)의 스위칭 상태를 가변하여 스위칭부(150)이 두 번째 PLL(142)의 출력 주파수를 뒷단으로 공급하도록 한다. 그러면, 외부 프로세서는 첫 번째 PLL 주파수 설정 데이터에 연속한 두 번째 PLL 주파수 설정 데이터를 이용한 신호 수집 동작을 별도의 시간 지연 없이 수행할 수 있게 된다.
즉, 본 발명에서는 상기의 과정을 반복적으로 수행함으로써 현재 주파수 대역의 신호 수집과 다음 주파수 대역의 신호 수집간 PLL 주파수 설정 및 안정화 시간을 백그라운드로 처리할 수 있음을 알 수 있다. 이에 종래에는 "(PLL 주파수 설정 시간 + PLL 주파수 안정화 시간 + 신호 수집 시간) ㅧ PLL 주파수 설정 데이터 개수"만큼 소요되던 시간이 "PLL 주파수 설정 시간 + PLL 주파수 안정화 시간 + (신호 수집 시간 ㅧ PLL 주파수 설정 데이터 개수)"로 감소되는 효과가 발생한다.
도6은 본 발명의 일 실시예에 따른 다중 PLL 구조의 주파수 합성 장치를 이용한 신호 수신 장치의 구성을 도시한 도면이다.
도6을 참고하면, 본 발명의 다중 PLL 구조의 주파수 합성 장치(100) 이외에 안테나를 통해 수신한 미약한 입력 신호를 일정 레벨로 증폭시키면서 잡음 성분은 최소로 증폭시키는 저잡음증폭기(310), 저잡음증폭기(310)로부터 인가되는 입력신호와 주파수 합성 장치(100)의 출력 신호를 합성하여 광대역의 주파수신호를 전체적으로 상향변환시키는 제1 믹서(320). 제1 믹서(320)의 출력 신호를 일정 대역의 주파수 신호를 필터링하기 위한 제1 필터(330), 제1 믹서(320)로부터 인가되는 신호와 국부발진부(340)로부터 인가되는 제1 주파수를 믹싱하여 중간주파수신호를 생성하는 제2 믹서(350), 제2 믹서(350)로부터 인가되는 신호에서 기설정된 중간주파수대역의 신호를 필터링하기 위한 제2 필터(360), 제2 필터(360)로부터 중간주파수신호를 복조하여 수신 데이터를 획득하며, PLL 주파수 조정 스케쥴에 대한 정보(freq_list)를 주파수 합성기(100)에 제공하는 신호 복조기(370) 등을 포함하여 구성될 수 있다.
이와 같이 구성되는 신호 수신 장치는 본 발명의 다중 PLL 구조의 주파수 합성 장치(100)를 이용함으로써, 주파수 천이 동작을 연속하여 수행할 수 있게 되어 광대역 주파수 스캔 속도를 높일 수 있고, 최종적으로는 수신 대상 신호의 발견 확률을 높여줄 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (7)

  1. 다수의 위상동기루프를 구비하는 다중 PLL 구조의 주파수 합성 장치용 스케쥴러에 있어서,
    적어도 하나의 PLL(Phase Loop Lock) 주파수 설정 데이터를 획득 및 저장하며, 출력 요청 신호에 따라 현재 순서의 PLL 주파수 설정 데이터를 획득 및 출력하는 다수의 메모리;
    상기 다수의 PLL 각각의 주파수 안정화 상태와 외부 프로세서의 동작 상태를 기반으로 상기 다수의 메모리 중 하나를 선택하고, 상기 선택된 메모리에 출력 요청 신호를 제공하는 컨트롤러; 및
    상기 다수의 메모리 각각에 저장된 PLL 주파수 설정 데이터로부터 예측 주파수 목록을 획득 및 저장하는 다수의 주파수 예측부; 를 포함하고,
    상기 다수의 주파수 예측부 각각은
    입력 주파수를 클럭킹하여 출력하는 제1 논리 소자;
    상기 PLL 주파수 설정 데이터와 상기 제1 논리 소자의 입력 주파수를 교대로 출력하는 1차 먹스;
    상기 1차 먹스로부터 출력되는 상기 PLL 주파수 설정 데이터로부터 다음 순서의 PLL 주파수 설정 데이터를 예측하는 칼만 필터;
    상기 칼만 필터의 출력 데이터와 상기 제1 논리 소자의 입력 주파수를 교대로 출력하는 2차 먹스를 포함하는 것을 특징으로 하는 다중 PLL 구조의 주파수 합성 장치용 스케쥴러.
  2. 제1항에 있어서, 상기 컨트롤러는
    PLL 주파수 설정 데이터를 제공한 경우, 상기 PLL 주파수 설정 데이터를 수신한 위상동기루프로부터 주파수 안정화 완료를 통보받으면, 다음 순서의 PLL 설정 주파수를 획득하여 다음 순서의 위상동기루프에 제공하는 것을 특징으로 하는 다중 PLL 구조의 주파수 합성 장치용 스케쥴러.
  3. 제2항에 있어서, 상기 컨트롤러는
    현재 순서의 PLL 주파수 설정 데이터에 따른 주파수가 현재 사용 중이면, 주파수 사용 완료 후에 상기 다음 순서의 PLL 주파수 설정 데이터의 선택 및 제공 동작을 수행하는 것을 특징으로 하는 다중 PLL 구조의 주파수 합성 장치용 스케쥴러.
  4. 제3항에 있어서, 상기 컨트롤러는
    현재 순서의 PLL 주파수 설정 데이터에 따른 주파수 사용이 완료됨을 감지하면, 상기 다음 순서의 위상동기루프의 출력 주파수를 선택하여 출력하도록 하는 것을 특징으로 하는 다중 PLL 구조의 주파수 합성 장치용 스케쥴러.
  5. 삭제
  6. 삭제
  7. 제1항 내지 제4항 중 어느 한 항에 기재된 다중 PLL 구조의 주파수 합성 장치용 스케쥴러를 구비하는 다중 PLL 구조의 주파수 합성 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001292059A (ja) 2000-04-04 2001-10-19 Denso Corp 位相同期発振装置
JP2008118586A (ja) 2006-11-08 2008-05-22 Nippon Dempa Kogyo Co Ltd シンセサイザモジュール

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