KR20030025514A - 승압회로 - Google Patents
승압회로 Download PDFInfo
- Publication number
- KR20030025514A KR20030025514A KR1020010058594A KR20010058594A KR20030025514A KR 20030025514 A KR20030025514 A KR 20030025514A KR 1020010058594 A KR1020010058594 A KR 1020010058594A KR 20010058594 A KR20010058594 A KR 20010058594A KR 20030025514 A KR20030025514 A KR 20030025514A
- Authority
- KR
- South Korea
- Prior art keywords
- clock signal
- high voltage
- clock
- divider
- outputs
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Abstract
본 발명은 승압회로에 관한 것으로, 고전압 발생부로부터 출력되는 고전압을 고전압 감지부를 통해 감지한 후 감지된 고전압이 승압 상태일 경우 클럭 분주부를 통해 입력 클럭신호의 주기를 2배로 하여 출력하고, 상기 2배로 분주된 분주 클럭신호를 클럭 분배부를 통해 2배의 주기를 가진 제 1 클럭신호 및 제 2 클럭신호로 출력하므로써 동작중 발생하는 전력 소모를 1/2로 감소시킬 수 있는 승압회로를 제시한다.
Description
본 발명은 승압회로에 관한 것으로, 특히, EEPROM등의 비휘발성 메모리(Non-volatile memory)가 내장된 휴대용 기기에서 승압회로가 발생하는 고전압의 승압(Set-up)을 감지한 후, 입력 클럭의 주기를 2배로 분주하여 동작중 전력소모를1/2로 감소시켜 휴대용 기기의 밧데리 수명을 연장할 수 있는 승압회로에 관한 것이다.
EEPROM 또는 플래쉬 EEPROM등과 같은 비휘발성 메모리를 내장하고 있는 디바이스들은 데이터 기록이나 소거를 위해 그 전원 전압보다 높은 전압이나 접지 전압보다 낮은 전압을 사용한다. 이를 위해, 지금까지 메모리 칩에 정의 고전압 및 부의 고전압을 발생시키는 다양한 승압회로가 개발되어 왔다.
일반적으로, 승압회로는 도 1에 도시된 바와 같이, 크게 클럭 분배부(10)와 고전압 발생부(20)로 이루어진다. 상기 클럭 분배부(10)는 외부로부터 입력되는 입력 클럭신호(ICLK)를 입력받아 상기 입력 클럭신호(ICLK)와 동일한 주기이면서 위상이 서로 상반된 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2)를 출력한다. 상기 고전압 발생부(20)는 상기 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2)에 따라 구동되어 소정의 고전압(Vpp)을 출력한다.
상기와 같이 구성된 승압회로의 구동특성을 도 2를 통해 설명하면 다음과 같다.
먼저, 상기 클럭 분배부(10)는 외부로부터 입력되는 입력 클럭신호(ICLK)를 입력받아 동일한 주기이면서 위상이 서로 상반된 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2)를 출력한다. 이어서, 상기 고전압 발생부(20)는 클럭 분배부(10)로부터 출력되는 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2)를 입력받아 상기 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2)에 따라 고전압(Vpp)을 출력한다.
그러나, 상기와 같은 승압회로는 상기 클럭 분배부(10)로부터 출력되는 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2)가 스위칭(Swiching)되는 순간, 예를 들면, 제 1 클럭신호(CLK1)가 하이(HIGH)에서 로우(LOW)로 천이하고, 제 2 클럭신호(CLK2)가 로우(LOW)에서 하이(HIGH)로 천이하는 순간 고전압 발생부(20)로 소정의 전류(Ic)가 흐르게 된다. 이러한 현상은 상기 고전압 발생부(20)로 입력되는 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2)가 천이할 때마다 발생하게 되는데, 이러한 불필요한 전류(Ic)에 의해 고전압 발생부(20)를 구성하는 반도체 소자들이 턴-온(Turn-on)됨에 따라 불필요한 전력이 소모되므로써 승압회로의 전체적인 전력 손실을 가중시키게 된다. 특히, 초기 고전압(Vpp)을 생성하기 위해 고주파로 입력되는 입력 클럭신호(ICLK)가 고전압(Vpp)이 발생된 후에도 그대로 클럭 분배부(10)로 입력됨에 따라 전력 손실은 비례적으로 증가하게 된다.
따라서, 본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 고전압 발생부로부터 출력되는 고전압을 감지한 후, 클럭 분주부를 통해 입력 클럭신호의 주기를 2배로 분주하므로써 동작중 발생하는 전력 소모를 1/2로 감소시킬 수 있는 승압회로를 제공하는데 그 목적이 있다.
도 1은 종래의 승압회로의 구성을 도시한 블록도.
도 2는 도 1에 도시된 승압회로의 특성 파형도.
도 3은 본 발명의 승압회로의 구성을 도시한 블록도.
도 4는 도 3에 도시된 승압회로의 특성 파형도.
<도면의 주요 부분에 대한 부호의 설명>
10, 40 : 클럭 분배부 20, 50 : 고전압 발생부
30 : 클럭 분주부 60 : 고전압 감지부
본 발명은 인에이블신호에 따라 입력되는 클럭신호의 주기를 분주하기 위한클럭 분주부; 상기 클럭 분주부로부터 분주된 클럭신호를 입력받아 제 1 클럭신호 및 제 2 클럭신호를 출력하는 클럭 분배부; 상기 제 1 클럭신호 및 제 2 클럭신호에 따라 고전압을 출력하는 고전압 발생부; 및 상기 고전압 발생부의 출력전압과 기준전압을 비교하여 상기 클럭 분주부의 동작을 제어하기 위한 상기 인에이블신호를 생성하는 고전압 감지부로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 승압회로의 구성도이고, 도 4는 도 3에 도시된 승압회로의 구동 특성을 설명하기 위한 파형도이다.
도 3을 참조하면, 본 발명의 승압회로는 인에이블신호(EN)에 따라 외부로부터 입력되는 입력 클럭신호(ICLK)의 주기를 분주하여 분주 클럭신호(DCLK)를 출력하는 클럭 분주부(30)와, 상기 분주 클럭신호(DCLK)를 입력받아 제 1 클럭신호(CLK1) 및 제 2 클럭신호(CLK2)를 출력하는 클럭 분배부(40)와, 상기 제 1 클럭신호(CLK1) 및 제 2 클럭신호(CLK2)에 따라 고전압(Vpp)을 출력하는 고전압 발생부(50)와, 상기 고전압(Vpp)을 감지하고 상기 인에이블신호(EN)를 출력하는 고전압 감지부(60)로 이루어진다.
상기 클럭 분주부(30)는 상기 고전압 감지부(60)로부터 입력되는 인에이블신호(EN)에 따라 입력 클럭신호(ICLK)의 주기를 1 또는 2배(T 또는 2T)로 분주하여 분주 클럭신호(DCLK)를 출력한다. 상기 클럭 분배부(40)는 상기 클럭 분주부(30)로부터 입력되는 분주 클럭신호(DCLK)를 입력받아 동일한 주기이면서 위상이 서로 상반된 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2)를 출력한다. 상기 고전압 발생부(50)는 상기 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2)에 따라 구동되어 소정의 고전압(Vpp)을 출력한다. 상기 고전압 감지부(60)는 상기 고전압 발생부(50)로부터 출력되는 고전압(Vpp)을 검출한 후 소정의 정수(n)로 분배하고, 상기 정수(n)로 분배된 분배 전압을 입력되는 기준전압(Vref)과 비교하여 상기 고전압(Vpp)이 승압된 상태(즉, Vpp/n > Vref)이면 인에이블신호(EN)를 활성화하여 상기 클럭 분주부(300)로 출력한다.
상기와 같이 구성된 승압회로의 구동특성을 도 4를 통해 설명하면 다음과 같다.
먼저, 클럭 분주부(30)에 주기가 'T'인 입력 클럭신호(ICLK)가 입력되는 상태에서 고전압 감지부(60)로부터 활성화되지 않은 인에이블신호(EN)가 입력되면, 상기 클럭 분주부(30)는 입력되는 입력 클럭신호(ICLK)와 동일한 주기(즉, T)를 가진 분주 클럭신호(DCLK)를 출력한다. 이어서, 클럭 분배부(40)는 상기 분주 클럭신호(DCLK)를 입력받아 동일한 주기를 가지면서 위상이 서로 상반된 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2)를 출력한다. 고전압 발생부(50)는 상기 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2)에 따라 구동되어 소정의 고전압(Vpp)을 출력한다.
한편, 고전압 감지부(60)는 고전압 발생부(50)로부터 출력되는 고전압(Vpp)을 감지한 후 입력되는 기준전압(Vref)과 비교하여 상기 고전압(Vpp)이 승압(Set-up)된 상태이면, 인에이블신호(EN)를 활성화하여 상기 클럭 분주부(30)로 출력한다. 이어서, 상기 클럭 분주부(30)는 상기 활성화된 인에이블신호(EN)를 입력받아 입력되는 입력 클럭신호(ICLK)의 주기를 2배의 주기(즉, 2T)로 분주하여 분주 클럭신호(DCLK)를 출력한다. 상기 클럭 분배기(40)는 상기 분주 클럭신호(DCLK)를 입력받아 주기가 동일하고 위상이 반전된 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2)를 출력한다. 상기 고전압 발생부(50)는 상기 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2)를 입력받아 소정의 고전압(Vpp)을 출력한다.
즉, 본 발명의 승압회로는 고전압 발생부(50)로부터 출력되는 고전압(Vpp)을 감지한 후 상기 고전압(Vpp)을 1/n로 분배하고, 분배된 분배 전압을 입력되는 기준전압(Vref)과 비교하여 상기 고전압(Vpp)이 승압(즉, Vpp/n > Vref)되는 경우에만, 클럭 분주부(30)를 통해 입력 클럭신호(ICLK)의 주기를 2배로 분주하여 클럭 분배부(40)로 출력하므로써 클럭 분배부(40)를 통해 2배의 주기를 가진 제 1 클럭신호(CLK1) 및 제 2 클럭신호(CLK2)를 출력한다. 예를 들어, 고전압 감지부(60)로 입력되는 기준전압(Vref)이 '1V'이고, 고전압 발생부(50)로부터 출력되는 고전압(Vpp)이 '8V'일 때, 정수(n)가 '9'로 선택되는 경우, Vpp/n < Vref(8/9 < 1)가 되어 클럭 분주부(30)에 의해 입력 클럭신호(ICLK)는 1배 분주되어 주기가 'T'인 분주 클럭신호(DCLK)를 출력한다. 이후, 고전압 발생부(50)로부터 출력되는 고전압(Vpp)이 '9V'로 승압되면, Vpp/n < Vref(9/9 > 1)가 되어 클럭 분주부(30)에 의해 입력 클럭신호(ICLK)는 2배 분주되어 주기가 '2T'인 분주 클럭신호(DCLK)를 출력한다.
따라서, 도 4에 도시된 바와 같이 종래의 승압회로에서는 고전압(Vpp)의 승압과 무관하게 제 1 클럭신호(CLK1) 및 제 2 클럭신호(CLK2)의 주기를 항상 'T'로 하여 출력함에 따라 매 주기 'T'마다 전류(Ic)가 흘러 전력 소모가 발생하는데 반해, 본 발명의 승압회로에서는 고전압(Vpp)이 승압되는 경우 제 1 클럭신호(CLK1) 및 제 2 클럭신호(CLK2)의 주기를 2배로 하여 출력하므로써 주기가 '2T'마다 전류(Ii)가 흘러 전력 소모가 발생함에 따라 종래의 승압회로에 비해 1/2의 전력 소모를 감소시킬 수 있다.
상술한 바와 같이, 본 발명은 고전압 발생부로부터 출력되는 고전압을 고전압 감지부를 통해 감지한 후 감지된 고전압이 승압 상태일 경우 클럭 분주부를 통해 입력 클럭신호의 주기를 2배로 분주하여 출력하고, 상기 2배로 분주된 분주 클럭신호를 클럭 분배부를 통해 2배의 주기를 가진 제 1 클럭신호 및 제 2 클럭신호로 출력하므로써 동작중 발생하는 전력 소모를 1/2로 감소시킬 수 있다.
Claims (5)
- 인에이블신호에 따라 입력되는 클럭신호의 주기를 분주하기 위한 클럭 분주부;상기 클럭 분주부로부터 분주된 클럭신호를 입력받아 제 1 클럭신호 및 제 2 클럭신호를 출력하는 클럭 분배부;상기 제 1 클럭신호 및 제 2 클럭신호에 따라 고전압을 출력하는 고전압 발생부; 및상기 고전압 발생부의 출력전압과 기준전압을 비교하여 상기 클럭 분주부의 동작을 제어하기 위한 상기 인에이블신호를 생성하는 고전압 감지부로 이루어지는 것을 특징으로 하는 승압회로.
- 제 1 항에 있어서,상기 클럭 분주부는 상기 인에이블신호가 비활성화되는 경우 상기 입력 클럭신호를 분주하지 않고, 활성화되는 경우 상기 클럭신호를 2분주하도록 구성된 것을 특징으로 하는 승압회로.
- 제 1 항에 있어서,상기 제 1 클럭신호는 상기 제 2 클럭신호와 동일한 주기 및 반대의 위상을 갖는 것을 특징으로 하는 승압회로.
- 제 1 항에 있어서,상기 고전압 감지부는 상기 고전압 발생부의 출력전압을 감지하여 설정된 값으로 나눈 후 상기 기준전압과 비교하여 상기 기준전압보다 낮을 경우에는 비활성상태의 상기 인에이블신호를 출력하고, 상기 기준전압보다 높거나 같을 경우에는 활성상태의 상기 인에이블신호를 출력하도록 구성된 것을 특징으로 하는 승압회로.
- 제 4 항에 있어서,상기 설정된 값은 정수인 것을 특징으로 하는 승압회로.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010058594A KR20030025514A (ko) | 2001-09-21 | 2001-09-21 | 승압회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010058594A KR20030025514A (ko) | 2001-09-21 | 2001-09-21 | 승압회로 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20030025514A true KR20030025514A (ko) | 2003-03-29 |
Family
ID=27725009
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020010058594A KR20030025514A (ko) | 2001-09-21 | 2001-09-21 | 승압회로 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20030025514A (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100638461B1 (ko) * | 2004-12-30 | 2006-10-24 | 매그나칩 반도체 유한회사 | 플래시 메모리에서의 전하 펌핑 장치 및 방법 |
KR100915816B1 (ko) * | 2007-10-04 | 2009-09-07 | 주식회사 하이닉스반도체 | 내부 전압 생성 회로 |
-
2001
- 2001-09-21 KR KR1020010058594A patent/KR20030025514A/ko not_active Application Discontinuation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100638461B1 (ko) * | 2004-12-30 | 2006-10-24 | 매그나칩 반도체 유한회사 | 플래시 메모리에서의 전하 펌핑 장치 및 방법 |
KR100915816B1 (ko) * | 2007-10-04 | 2009-09-07 | 주식회사 하이닉스반도체 | 내부 전압 생성 회로 |
US7782120B2 (en) | 2007-10-04 | 2010-08-24 | Hynix Semiconductor Inc. | Internal voltage generating circuit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7595682B2 (en) | Multi-stage charge pump without threshold drop with frequency modulation between embedded mode operations | |
US7274248B2 (en) | Booster circuit and semiconductor device having same | |
US6927620B2 (en) | Semiconductor device having a boosting circuit to suppress current consumption | |
US7772914B2 (en) | Clock control circuit and voltage pumping device using the same | |
KR100245312B1 (ko) | 승압기 회로 | |
US7042788B2 (en) | Power supply circuit and semiconductor storage device with the power supply circuit | |
JP2008130104A (ja) | 電源回路および半導体記憶装置 | |
KR20050074161A (ko) | 휴대용 데이터 저장 장치 | |
JPH06282987A (ja) | 集積回路用電力供給装置 | |
JP4843376B2 (ja) | 電源回路 | |
JP2010022119A (ja) | 内部電圧発生回路 | |
KR20040017039A (ko) | 소모 전력에 따라 동작 성능을 최적화할 수 있는 집적회로 장치 | |
US7605639B2 (en) | Internal voltage generator of semiconductor memory device | |
JP2008035610A (ja) | 昇圧回路 | |
KR20120068228A (ko) | 반도체 장치 및 그 동작방법 | |
KR101675141B1 (ko) | 차량용 메모리 전원 관리 시스템 및 그 방법 | |
JP2004005773A (ja) | 昇圧装置 | |
JP5426357B2 (ja) | 昇圧回路、昇圧方法、半導体装置 | |
US7800958B2 (en) | Voltage generating unit of semiconductor memory device | |
KR20030025514A (ko) | 승압회로 | |
JP2007081654A (ja) | 半導体装置 | |
KR100592772B1 (ko) | 고전압 발생회로 | |
US20110025279A1 (en) | Power supply circuit and semiconductor device | |
KR100941631B1 (ko) | 반도체장치의 고전압제어회로 | |
JP5520524B2 (ja) | メモリ書込用電源回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
N231 | Notification of change of applicant | ||
WITN | Withdrawal due to no request for examination |