KR20040017039A - 소모 전력에 따라 동작 성능을 최적화할 수 있는 집적회로 장치 - Google Patents

소모 전력에 따라 동작 성능을 최적화할 수 있는 집적회로 장치 Download PDF

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Abstract

본 발명에 따른 집적 회로 장치는 외부 전원 전압을 공급받고, 내부 전원 전압이 기준 전압보다 낮은 지의 여부에 따라 외부 전원 전압에서 전원 전압 라인으로 전류를 공급하는 전압 변환 회로를 포함한다. 전원 전압 라인에는 기능 블록들이 연결된다. 집적 회로 장치는 외부 및 내부 전원 전압들을 공급받고, 기능 블록들로 공급될 클록 신호를 발생하는 클록 발생 회로를 더 포함한다. 클록 발생 회로는 외부 전원 전압에서 전원 전압 라인으로 공급되는 전류의 양에 응답하여 클록 신호의 주기를 가변시킨다.

Description

소모 전력에 따라 동작 성능을 최적화할 수 있는 집적 회로 장치{INTEGRATED CIRCUIT DEVICE CAPABLE OF OPTIMIZING OPERATING PERFORMANCE ACCORDING TO CONSUMED POWER}
본 발명은 집적 회로 장치들에 관한 것으로, 좀 더 구체적으로는 클록 신호의 주기 또는 주파수가 소모 전류량에 따라 가변되게 하는 장치에 관한 것이다.
최근, 다양한 집적 회로 장치들의 휴대용 기기에의 응용이 급격히 증가하고 있다. 그러한 집적 회로 장치는 소위 "내장형 시스템 칩(embedded system chip)" 또는 "내장형 칩"이라 불리며, 휴대용 기기의 전원 전압을 공급받는다. 휴대용 기기는, 일반적으로, 건전지로부터의 전원 전압을 공급받기 때문에, 저 전력 동작이 강조되고 또한 최대 사용 가능한 전력은 대부분 응용에 따라 사양으로 정해져 있다. 이러한 내장형 시스템 칩에서 전력 소모를 결정짓는 가장 중요한 요소들 중의 하나는 클록 속도이다. 즉, 시스템이 클록에 동기되어 동작하기 때문에, 클록 속도가 증가하면 전력 소모가 많아지며 클록 속도가 감소하면 전력 소모가 감소한다. 그러므로, 저 전력 시스템에서는 클록 속도의 제한을 통해 전력 소모량을 제한하는 것이 일반적인 설계 방법이다.
한편 내장형 시스템 칩 또는 시스템에는 다양한 기능 블록들 (intellectual property: IP)이 내장되어 있다. 일반적으로, 기능 블록 또는 내장형 시스템 칩마다 동작 가능한 클록 속도와 전력 소모가 정해져 있다. 그러한 이유로, 사양에 정해진 최대 전력 범위 내에서 칩의 최대 성능을 얻고자 할 때 최적화된 클록 속도를 설계하는 것은 내장형 시스템 칩 또는 시스템의 설계에서 중요한 고려 대상이 되고 있다. 전력 소모가 동작 성능에 중요한 영향을 미치는 내장형 시스템 칩 또는 기능 블록의 경우, 가장 간단하고 보편화된 설계 방법은 1) 전력 소모가 가장 많은 기능 블록 (또는 내장형 시스템 칩)을 동작시킬 때의 전력을 계산하고, 2) 이 전력이 최대 허용 전력이 될 때의 클록을 내부 클록으로 결정하고, 3) 그렇게 결정된 클록을 기준으로 나머지 기능 블록들 (또는 내장형 시스템 칩들)을 설계하는 과정으로 이루어진다. 이러한 설계 방법의 경우, 그러나, 전류 소모가 적은 기능 블록 (또는 시스템)에서도 클록 속도의 제한에 의해 동작 성능이 제한되는 문제가 발생한다.
본 발명의 목적은 최대 허용 전류 내에서 동작 성능을 최적화할 수 있는 장치를 제공하는 것이다.
본 발명의 다른 목적은 소모 전류량에 따라 클록 신호의 주기가 가변되게 하는 장치를 제공하는 것이다.
도 1은 본 발명에 따른 집적 회로 장치를 보여주는 블록도;
도 2는 본 발명의 제 1 실시예에 따른 집적 회로 장치를 보여주는 회로도; 그리고
도 3은 본 발명의 제 2 실시예에 따른 집적 회로 장치를 보여주는 회로도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 집적 회로 장치120 : 내부 전압 발생 회로
140 : 검출 회로160 : 클록 발생 회로
180_0-180_n : 기능 블록
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 집적 회로 장치는 복수 개의 기능 블록들과; 상기 기능 블록들로 공급될 내부 전원 전압을 전달하는 전원 전압 라인과; 상기 내부 전원 전압이 기준 전압보다 낮은 지의 여부에 따라 외부 전원 전압에서 상기 전원 전압 라인으로 전류를 공급하는 전압 변환 회로와; 그리고 상기 기능 블록들로 공급될 클록 신호를 발생하는 클록 발생 회로를 포함한다. 상기 클록 발생 회로는 상기 외부 전원 전압에서 상기 전원 전압 라인으로 공급되는 전류의 양에 응답하여 상기 클록 신호의 주기를 가변시킨다.
이 실시예에 있어서, 상기 클록 신호의 주기는 상기 외부 전원 전압에서 상기 전원 전압 라인으로 공급되는 전류의 양이 증가함에 따라 길어진다. 상기 클록 신호의 주기는 상기 외부 전원 전압에서 상기 전원 전압 라인으로 공급되는 전류의 양이 감소함에 따라 짧아진다.
본 발명의 다른 특징에 따르면, 클록 신호에 응답하여 동작하는 복수 개의기능 블록들을 포함하는 집적 회로 장치는 상기 기능 블록들로 공급될 내부 전원 전압을 전달하는 전원 전압 라인과; 외부 전원 전압을 공급받고, 상기 내부 전원 전압이 기준 전압보다 낮은 지의 여부에 따라 상기 외부 전원 전압에서 상기 전원 전압 라인으로 전류를 공급하는 전압 변환 회로와; 상기 외부 전원 전압에서 상기 전원 전압 라인으로 공급되는 전류의 양에 따라 가변되는 게이트 전압을 발생하는 제어 회로와; 그리고 상기 게이트 전압에 따라 가변되는 상기 클록 신호를 발생하는 클록 발생 회로를 포함한다.
이 실시예에 있어서, 상기 게이트 전압은 상기 외부 전원 전압에서 상기 전원 전압 라인으로 공급되는 전류의 양에 비례하여 증가되며, 그 결과 상기 클록 신호의 주기가 상대적으로 길어진다.
이 실시예에 있어서, 상기 게이트 전압은 상기 외부 전원 전압에서 상기 전원 전압 라인으로 공급되는 전류의 양에 비례하여 감소되며, 그 결과 상기 클록 신호의 주기가 상대적으로 짧아진다.
이 실시예에 있어서, 상기 전압 변환 회로는 상기 전원 공급 라인과 접지 전압 사이에 연결되는 커패시터와; 상기 커패시터 양단에 걸리는 전압을 상기 기준 전압과 비교하는 비교기와; 그리고 상기 비교기의 출력에 응답하여 상기 외부 전원 전압에서 상기 전원 공급 라인으로 전류를 공급하는 드라이버를 포함한다.
이 실시예에 있어서, 상기 제어 회로는 상기 외부 전원 전압과 상기 게이트 전압을 출력하기 위한 출력 노드 사이에 연결되며, 상기 비교기의 출력에 응답하여 동작하는 PMOS 트랜지스터와; 그리고 상기 출력 노드와 상기 접지 전압 사이에 연결되며, 상기 게이트 전압에 응답하여 동작하는 NMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 클록 발생 회로는 상기 클록 신호에 대해서 직렬 연결된 복수 개의 인버터들과; 상기 인버터들의 출력 단자들과 상기 접지 전압 사이에 각각 연결된 커패시터들과; 그리고 상기 인버터들의 출력 단자들과 상기 커패시터들 사이에 각각 연결된 복수 개의 NMOS 트랜지스터들을 포함하며, 상기 NMOS 트랜지스터들은 상기 게이트 전압에 의해서 공통으로 제어된다.
이 실시예에 있어서, 상기 클록 발생 회로는 기준 클록 신호에 응답하여 서로 다른 주기들을 갖는 복수 개의 클록 신호들을 발생하는 클록 발생기와; 상기 게이트 전압에 응답하여 선택 신호들을 발생하는 신호 발생기와; 그리고 상기 선택 신호들에 응답하여 상기 클록 발생기로부터의 클록 신호들 중 하나를 선택하는 선택기를 포함하며, 상기 선택기에 의해서 선택된 클록 신호는 상기 기능 블록들로 전달되는 클록 신호로서 사용된다.
이 실시예에 있어서, 상기 기준 클록 신호는 상기 집적 회로 장치의 외부에서 공급된다. 또는, 상기 기준 클록 신호는 상기 집적 회로 장치의 내부에서 생성된다.
본 발명의 또 다른 특징에 따르면, 클록 신호에 동기되어 동작하여 복수 개의 기능 블록들을 포함하는 집적 회로 장치는 상기 기능 블록들에 공급될 내부 전원 전압을 전달하는 전원 전압 라인과; 상기 전원 전압 라인에 연결된 전하 저장 수단과; 상기 전원 전압 라인 상의 전압과 기준 전압을 비교하고, 비교 결과에 따라 가변되는 제어 전압을 발생하는 비교 회로와; 상기 제어 전압에 응답하여 외부전원 전압에서 상기 전원 전압 라인으로 전하를 공급하는 전하 공급 수단과; 그리고 상기 내부 전원 전압을 공급받고, 상기 제어 전압에 응답하여 상기 클록 신호를 발생하는 클록 발생 회로를 포함하며, 상기 클록 신호의 주기는 상기 제어 전압의 변화에 따라 가변된다.
본 발명의 바람직한 실시예가 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
도 1에는 본 발명에 따른 집적 회로 장치를 보여주는 블록도가 도시되어 있다. 도 1을 참조하면, 본 발명의 집적 회로 장치 (100)는 내부 전압 변환 회로 (internal voltage converting circuit: IVC) (120), 소모 전류 검출 회로 (consumed current detecting circuit: CCDC) (140), 클록 발생 회로 (clock generating circuit: CLK GEN) (160), 그리고 복수 개의 기능 블록(intellectual property: IP)들 (IP0-IPn)을 포함한다. 기능 블록들 (IP0-IPn)은 내부 전원 전압 (Vdd_int)을 전달하는 전원 전압 라인 (PWL)에 공통으로 연결되어 있다.
내부 전압 변환 회로 (120)는 외부 전원 전압 (Vdd_ext)을 공급받고, 소정의 기준 전압 (Vref)을 이용하여 외부 전원 전압 (Vdd_ext)을 내부 전원 전압 (Vdd_int)으로 변환한다. 즉, 내부 전압 변환 회로 (120)는 기준 전압 (Vref)과 외부 전원 전압 (Vdd_ext)의 비교 결과에 따라 외부 전원 전압 (Vdd_ext)에서 전원 전압 라인 (PWL)으로 전류/전하를 공급한다. 소모 전류 검출 회로 (140)는 외부 전원 전압 (Vdd_ext)을 공급받고, 내부 전압 변환 회로 (120)의 비교 결과에 따라 생성되는 제어 전압 (Vcon)에 응답하여 외부 전원 전압 (Vdd_ext)에서 전원 전압 라인 (PWL)으로 공급되는 전류의 변화를 검출한다. 소모 전류 검출 회로 (140)는 검출 결과로서 전류 변화에 따라 가변되는 게이트 전압 (Vg)을 발생한다. 클록 발생 회로 (160)는 내부 전원 전압 (Vdd_int)을 공급받고, 소모 전류 검출 회로 (140)로부터의 게이트 전압 (Vg)에 따라 가변되는 주기를 갖는 클록 신호 (CLK)를 발생한다. 클록 신호 (CLK)는 기능 블록들 (IP0-IPn)로 공급된다.
본 발명의 집적 회로 장치 (100)에 따르면, 클록 신호 (CLK)의 주기 (또는, "클록 속도"라 칭함)는 집적 회로 장치 (100) 내부적으로 소모되는 전류의 양에 따라 가변된다. 예를 들면, 소모 전류 양이 증가할 때 클록 신호 (CLK)의 주기는 길어지고, 소모 전류 양이 감소할 때 클록 신호 (CLK)의 주기는 짧아진다. 즉, 집적 회로 장치 (100)의 최대 허용 전류 (the maximum allowed current)가 정해져 있는 경우, 소모 전류가 최대 허용 전류에 근접할수록 클록 신호 (CLK)의 주기 (또는 클록 속도)는 점차적으로 길어진다 (감소된다). 이는 기능 블록들 (IP0-IPn)이 임의의 기능 블록의 클록 속도의 제한으로 인한 성능 저하 없이 최적의 클록 속도에서 동작할 수 있음을 의미한다.
도 2는 도 1에 도시된 집적 회로 장치의 제 1 실시예를 보여주는 회로도이다.
도 2를 참조하면, 내부 전압 변환 회로 (120)는 비교기 (201), PMOS 트랜지스터 (202), 그리고 커패시터 (203)를 포함한다. PMOS 트랜지스터 (202)는 외부 전원 전압 (Vdd_ext)과 전원 전압 라인 (PWL) 사이에 연결되며, 비교기 (201)의 출력 (Vcon)에 의해서 제어된다. 전원 전압 라인 (PWL)과 접지 전압 (GND) 사이에는 커패시터 (203)가 연결되어 있다. 비교기 (201)는 전원 전압 라인 (PWL)에 연결된 비반전 단자 (+), 기준 전압 (Vref)에 연결된 반전 단자 (-), 그리고 제어 전압 (Vcon)을 출력하는 출력 단자를 갖는다. PMOS 트랜지스터 (202)는 제어 전압 (Vcon)에 따라 외부 전원 전압 (Vdd_ext)에서 전원 전압 라인 (PWL)으로 전류/전하를 공급하는 전하 공급 수단으로서 동작한다. 커패시터 (203)는 전원 전압 라인 (PWL)으로 공급되는 전하를 저장하는 전하 저장 수단으로서 동작한다.
계속해서 도 2를 참조하면, 소모 전류 검출 회로 (140)는 PMOS 트랜지스터 (204)와 NMOS 트랜지스터 (205)를 포함한다. PMOS 트랜지스터 (204)는 외부 전원 전압 (Vdd_ext)에 연결된 소오스, 게이트 전압 (Vg)을 출력하기 위한 출력 단자 (ND)에 연결된 드레인, 그리고 상기 비교기 (201)로부터의 제어 전압 (Vcon)에 연결된 게이트를 갖는다. NMOS 트랜지스터 (205)는 출력 단자 (ND)에 연결된 드레인, 접지 전압 (GND)에 연결된 소오스, 그리고 출력 단자 (ND)에 연결된 게이트를 갖는다.
도 2에 도시된 바와 같이, 클록 발생 회로 (160)는 인버터들을 이용한 링 발진기 (ring oscillator)로 구성된다. 좀 더 구체적으로, 클록 발생 회로 (160)는 3개의 인버터들 (INV1, INV2, INV3), 3개의 NMOS 트랜지스터들 (213, 215, 217), 그리고 3개의 커패시터들 (214, 216, 218)을 포함한다. 인버터들 (INV1, INV2, INV3) 각각은 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되며, 출력 단자 (CLK)에 대해 직렬 연결되어 있다. 즉, 첫번째 인버터 (INV1)의 입력 단자는 마지막 인버터 (INV3)의 출력 단자와 연결되어 있다. 각 인버터의 출력 단자와 접지 전압 사이에는 NMOS 트랜지스터와 커패시터가 직렬 연결되어 있다. 예를 들면, 인버터 (INV1)의 출력 단자와 접지 전압 (GND) 사이에는 NMOS 트랜지스터 (213)와 커패시터 (214)가 직렬 연결된다. 인버터 (INV2)의 출력 단자와 접지 전압 (GND) 사이에는 NMOS 트랜지스터 (215)와 커패시터 (216)가 직렬 연결된다. 그리고 인버터 (INV3)의 출력 단자와 접지 전압 (GND) 사이에는 NMOS 트랜지스터 (217)와 커패시터 (218)가 직렬 연결된다. NMOS 트랜지스터들 (213, 215, 217)은 소모 전류 검출 회로 (140)로부터의 게이트 전압 (Vg)에 의해서 공통으로 제어된다. 소모 전류 검출 회로 (140)는 클록 발생 회로 (160)의 NMOS 트랜지스터들 (213, 215, 217)을 제어하는 제어 회로로서 동작한다.
본 발명의 제 1 실시예에 따른 집적 회로 장치의 동작이 도 1 및 도 2에 의거하여 이하 상세히 설명될 것이다.
기능 블록들 (IP0-IPn)이 동작함에 따라, 기능 블록에 의한 전류 소모로 인해 내부 전원 전압 (Vdd_int)은 목표 전압보다 낮아질 것이다. 내부 전원 전압 (Vdd_int)의 전압 강하는 PMOS 트랜지스터 (202)를 통해 외부 전원 전압 (Vdd_ext)에서 전원 전압 라인 (PWL)으로 전류를 공급함으로써 회복될 것이다. 잘 알려진 바와 같이, 이러한 동작은 비교기 (201)를 통해 이루어진다. 예를 들면, 내부 전원 전압 (Vdd_int)이 기준 전압 (Vref)보다 낮을 때, 비교기 (201)로부터 출력되는 제어 전압 (Vcon)은 감소된다. 이는 PMOS 트랜지스터 (202)를 통해 흐르는 전류가 증가되게 한다. 그리고, 내부 전원 전압 (Vdd_int)이 기준 전압 (Vref)보다 높을 때, 비교기 (201)로부터 출력되는 제어 전압 (Vcon)은 증가된다. 이는 PMOS 트랜지스터(202)를 통해 흐르는 전류가 감소되게 한다. 이러한 동작들의 반복을 통해 내부 전원 전압 (Vdd_int)은 목표 전압으로 회복될 것이다.
이상의 설명에서 알 수 있듯이, 집적 회로 장치 (100) 내부에서 소모되는 전류의 양이 증가하면, PMOS 트랜지스터 (202)를 통해 흐르는 전류의 양도 증가한다. 집적 회로 장치 (100) 내부에서 소모되는 전류의 양이 감소하면, PMOS 트랜지스터 (202)를 통해 흐르는 전류의 양도 감소한다. PMOS 트랜지스터 (202)를 통해 흐르는 전류의 양은 비교기 (201)로부터의 제어 전압 (Vcon)에 의해서 결정된다.
낮아진 내부 전원 전압 (Vdd_int)을 회복하는 데 필요한 전하는 제어 전압 (Vcon)에 따라 PMOS 트랜지스터 (202)를 통해 공급된다. PMOS 트랜지스터 (202)를 통해 공급되는 전하량 또는 전류량은 PMOS 트랜지스터 (204)와 NMOS 트랜지스터 (205)를 통해 검출/감지된다. PMOS 트랜지스터 (204)가 PMOS 트랜지스터 (202)와 동일한 게이트 전압에 따라 동작하기 때문에, PMOS 트랜지스터 (204)를 통해 흐르는 전류의 양은 PMOS 트랜지스터 (202)를 통해 흐르는 전류의 양에 비례하여 변화된다. 즉, PMOS 트랜지스터 (204)를 통해, 현재 집적 회로 장치 내에서의 소모 전류량이 증가/감소하였는 지의 여부를 알 수 있다.
PMOS 트랜지스터 (204)를 통해 흐르는 전류는 NMOS 트랜지스터 (205)를 통해 그대로 흐르게 된다. 이러한 미러 구조에서는 PMOS 트랜지스터 (204)를 통해 흐르는 전류의 양에 따라 게이트 전압 (Vg)이 가변될 것이다. 이는 집적 회로 장치 (100)의 소모 전류량에 따라 게이트 전압 (Vg)이 가변됨을 의미한다. 게이트 전압 (Vg)이 가변됨에 따라 클록 신호 (CLK)의 주기 역시 가변될 것이다. 즉, NMOS 트랜지스터들 (213, 215, 217)의 게이트들에 공통으로 인가되는 게이트 전압 (Vg)이 높으면, 상대적으로 많은 양의 전류가 커패시터들 (214, 216, 218)로 공급될 것이다. 이와 반대로, NMOS 트랜지스터들 (213, 215, 217)의 게이트들에 공통으로 인가되는 게이트 전압 (Vg)이 낮으면, 상대적으로 적은 양의 전류가 커패시터들 (214, 216, 218)로 공급될 것이다. 커패시터들 (214, 216, 218)의 실효 커패시턴스 (effective capacitance)는 전자의 경우 상대적으로 커지고 후자의 경우 작아진다. 따라서, 전자의 경우 클록 속도 (또는 클록 신호의 주기)가 감소하는 (또는 길어지는) 반면에, 후자의 경우 클록 속도 (또는 클록 신호의 주기)가 증가한다 (짧아진다).
요약하면, 집적 회로 장치 내부에서 전류 소모가 많아 내부 전원 전압 (Vdd_int)이 내려가면 PMOS 트랜지스터 (202)를 통해 외부 전원 전압 (Vdd_ext)에서 내부 전원 전압 (Vdd_int) 또는 전원 전압 라인 (PWL)으로 유입되는 전류가 많아져야 한다. 이를 위해 제어 전압 (Vcon)이 내려가야 한다. 따라서 PMOS 트랜지스터 (204)를 통해 흐르는 전류도 증가하며 이 전류 증가분이 NMOS 트랜지스터 (205)를 통해 흘러야 되므로 게이트 전압 (Vg)도 증가하게 된다. 따라서 커패시터들 (214, 216, 218)의 실효 커패시턴스가 커지게 되어 클록 속도가 느려진다. 이와 반대로, 집적 회로 장치 내부에서 전류 소모가 감소하여 내부 전원 전압 (Vdd_int)이 올라가면 PMOS 트랜지스터 (202)를 통해 외부 전원 전압 (Vdd_ext)에서 내부 전원 전압 (Vdd_int) 또는 전원 전압 라인 (PWL)으로 유입되는 전류가 감소하여야 한다. 이를 위해 제어 전압 (Vcon)이 올라가야 한다. 따라서 PMOS 트랜지스터 (204)를 통해 흐르는 전류도 감소하며 이 전류 감소분이 NMOS 트랜지스터 (205)를 통해 흘러야 되므로 게이트 전압 (Vg)도 감소하게 된다. 따라서 커패시터들 (214, 216, 218)의 실효 커패시턴스가 작아지게 되어 클록 속도가 빨라진다.
도 3은 도 1에 도시된 집적 회로 장치의 제 2 실시예를 보여주는 회로도이다. 도 3에서, 도 2에 도시된 것과 동일한 기능을 수행하는 구성 요소들은 도 2에 도시된 것과 동일한 참조 번호들로 표기된다. 그러므로, 그것에 대한 설명은 여기서 생략될 것이다. 도 3의 기준 전압 (Vref0)은 도 2의 기준 전압 (Vref)과 동일한 값을 갖는다.
계속해서 도 3을 참조하면, 신호 발생 회로 (180)는 소모 전류 검출 회로 (140)에서 출력되는 게이트 전압 (Vg)과 복수의 기준 전압들 (Vref1, Vref2, Vref3)에 응답하여 선택 신호들 (S0, S1, S2)을 발생한다. 신호 발생 회로 (180)는 3개의 비교기들 (219, 220, 221)을 포함한다. 비교기 (219)는 제 1 기준 전압 (Vref1)에 연결된 비반전 단자 (+), 게이트 전압 (Vg)에 연결된 반전 단자 (-), 그리고 선택 신호 (S1)를 출력하는 출력 단자를 갖는다. 비교기 (220)는 제 2 기준 전압 (Vref2)에 연결된 비반전 단자 (+), 게이트 전압 (Vg)에 연결된 반전 단자 (-), 그리고 선택 신호 (S2)를 출력하는 출력 단자를 갖는다. 그리고, 비교기 (221)는 제 3 기준 전압 (Vref3)에 연결된 비반전 단자 (+), 게이트 전압 (Vg)에 연결된 반전 단자 (-), 그리고 선택 신호 (S3)를 출력하는 출력 단자를 갖는다.
위상 동기 루프 회로 (phase locked loop circuit, 222)는 기준 클록 신호 (CLKref)를 받아들이고, 상이한 주기들을 갖는 클록 신호들 (0.5CLKref, CLKref, 2CLKref, 4CLKref)을 발생한다. 여기서, 기준 클록 신호 (CLKref)는 집적 회로 장치 내부에서 생성된 클록 신호이거나 외부에서 공급되는 클록 신호이다. 선택 회로 (223)는 선택 신호들 (S1, S2, S3)에 응답하여 클록 신호들 (0.5CLKref, CLKref, 2CLKref, 4CLKref) 중 하나를 선택한다. 그렇게 선택된 클록 신호는 내부 클록 신호 (CLK)로서 기능 블록들 (IP0-IPn)로 공급될 것이다.
본 발명의 제 2 실시예에 따른 집적 회로 장치의 동작이 이하 상세히 설명될 것이다. 앞서 설명된 바와 같이, 도 3에 도시된 내부 전압 변환 회로 (120)와 소모 전류 검출 회로 (140)는 도 2에 도시된 것과 실질적으로 동일하게 동작하며, 그러므로, 그것에 대한 설명은 생략될 것이다. 집적 회로 장치 (100) 내의 소모 전류량에 따라 게이트 전압 (Vg)이 변화될 것이다. 게이트 전압 (Vg)이 변화됨에 따라 클록 신호 (CLK)의 주기 역시 변화될 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
예를 들면, 게이트 전압 (Vg)이 기준 전압들 (Vref1, Vref2) 사이에 있을 때, 선택 회로 (223)는 선택 신호들 (S1, S2, S3)에 응답하여 클록 신호들 (0.5CLKref, CLKref, 2CLKref, 4CLKref) 중 하나 (예를 들면, CLKref)를 선택한다. 게이트 전압 (Vg)이 기준 전압들 (Vref2, Vref3) 사이에 있을 때, 선택 회로 (223)는 선택 신호들 (S1, S2, S3)에 응답하여 클록 신호들 (0.5CLKref, CLKref, 2CLKref, 4CLKref) 중 하나 (예를 들면, 2CLKref)를 선택한다. 게이트 전압 (Vg)이 기준 전압 (Vref1)보다 낮을 때, 선택 회로 (223)는 선택 신호들 (S1, S2, S3)에 응답하여 클록 신호들 (0.5CLKref, CLKref, 2CLKref, 4CLKref) 중 하나 (예를 들면, 0.5CLKref)를 선택한다. 그리고, 게이트 전압 (Vg)이 기준 전압 (Vref3)보다높을 때, 선택 회로 (223)는 선택 신호들 (S1, S2, S3)에 응답하여 클록 신호들 (0.5CLKref, CLKref, 2CLKref, 4CLKref) 중 하나 (예를 들면, 4CLKref)를 선택한다. 그렇게 선택된 클록 신호는 내부 클록 신호 (CLK)로서 기능 블록들 (IP0-IPn)로 전달될 것이다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 집적 회로 장치에서 현재 소모되는 전류의 양에 따라 클록 속도 (또는 클록 신호의 주기)를 조절함으로써 최적의 동작 성능을 얻을 수 있다.

Claims (22)

  1. 복수 개의 기능 블록들 (IP0-IPn)과;
    상기 기능 블록들 (IP0-IPn)로 공급될 내부 전원 전압 (Vdd_int)을 전달하는 전원 전압 라인 (PWL)과;
    상기 내부 전원 전압이 기준 전압 (Vref)보다 낮은 지의 여부에 따라 외부 전원 전압에서 상기 전원 전압 라인으로 전류를 공급하는 전압 변환 회로와; 그리고
    상기 기능 블록들로 공급될 클록 신호를 발생하되, 상기 외부 전원 전압에서 상기 전원 전압 라인으로 공급되는 전류의 양에 응답하여 상기 클록 신호의 주기를 가변시키는 클록 발생 회로를 포함하는 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 클록 신호의 주기는 상기 외부 전원 전압에서 상기 전원 전압 라인으로 공급되는 전류의 양이 증가함에 따라 길어지는 집적 회로 장치.
  3. 제 1 항에 있어서,
    상기 클록 신호의 주기는 상기 외부 전원 전압에서 상기 전원 전압 라인으로 공급되는 전류의 양이 감소함에 따라 짧아지는 집적 회로 장치.
  4. 클록 신호에 응답하여 동작하는 복수 개의 기능 블록들 (IP0-IPn)을 포함하는 집적 회로 장치에 있어서:
    상기 기능 블록들 (IP0-IPn)로 공급될 내부 전원 전압 (Vdd_int)을 전달하는 전원 전압 라인 (PWL)과;
    상기 내부 전원 전압이 기준 전압 (Vref)보다 낮은 지의 여부에 따라 외부 전원 전압에서 상기 전원 전압 라인으로 전류를 공급하는 전압 변환 회로와;
    상기 외부 전원 전압에서 상기 전원 전압 라인으로 공급되는 전류의 양에 따라 가변되는 게이트 전압을 발생하는 제어 회로와; 그리고
    상기 게이트 전압에 따라 가변되는 상기 클록 신호를 발생하는 클록 발생 회로를 포함하는 것을 특징으로 하는 집적 회로 장치.
  5. 제 4 항에 있어서,
    상기 게이트 전압은 상기 외부 전원 전압에서 상기 전원 전압 라인으로 공급되는 전류의 양에 비례하여 증가되며, 그 결과 상기 클록 신호의 주기가 상대적으로 길어지는 집적 회로 장치.
  6. 제 4 항에 있어서,
    상기 게이트 전압은 상기 외부 전원 전압에서 상기 전원 전압 라인으로 공급되는 전류의 양에 비례하여 감소되며, 그 결과 상기 클록 신호의 주기가 상대적으로 짧아지는 집적 회로 장치.
  7. 제 4 항에 있어서,
    상기 전압 변환 회로는
    상기 전원 공급 라인과 접지 전압 사이에 연결되는 커패시터와;
    상기 커패시터 양단에 걸리는 전압을 상기 기준 전압과 비교하는 비교기와; 그리고
    상기 비교기의 출력에 응답하여 상기 외부 전원 전압에서 상기 전원 공급 라인으로 전류를 공급하는 드라이버를 포함하는 집적 회로 장치.
  8. 제 7 항에 있어서,
    상기 제어 회로는
    상기 외부 전원 전압과 상기 게이트 전압을 출력하기 위한 출력 노드 사이에 연결되며, 상기 비교기의 출력에 응답하여 동작하는 PMOS 트랜지스터와; 그리고
    상기 출력 노드와 상기 접지 전압 사이에 연결되며, 상기 게이트 전압에 응답하여 동작하는 NMOS 트랜지스터를 포함하는 집적 회로 장치.
  9. 제 8 항에 있어서,
    상기 클록 발생 회로는
    상기 클록 신호에 대해서 직렬 연결된 복수 개의 인버터들과;
    상기 인버터들의 출력 단자들과 상기 접지 전압 사이에 각각 연결된 커패시터들과; 그리고
    상기 인버터들의 출력 단자들과 상기 커패시터들 사이에 각각 연결된 복수 개의 NMOS 트랜지스터들을 포함하며, 상기 NMOS 트랜지스터들은 상기 게이트 전압에 의해서 공통으로 제어되는 집적 회로 장치.
  10. 제 7 항에 있어서,
    상기 클록 발생 회로는
    기준 클록 신호에 응답하여 서로 다른 주기들을 갖는 복수 개의 클록 신호들을 발생하는 클록 발생기와;
    상기 게이트 전압에 응답하여 선택 신호들을 발생하는 신호 발생기와; 그리고
    상기 선택 신호들에 응답하여 상기 클록 발생기로부터의 클록 신호들 중 하나를 선택하는 선택기를 포함하며, 상기 선택기에 의해서 선택된 클록 신호는 상기 기능 블록들로 전달되는 클록 신호로서 사용되는 집적 회로 장치.
  11. 제 10 항에 있어서,
    상기 기준 클록 신호는 상기 집적 회로 장치의 외부에서 공급되는 집적 회로 장치.
  12. 제 10 항에 있어서,
    상기 기준 클록 신호는 상기 집적 회로 장치의 내부에서 생성되는 집적 회로 장치.
  13. 클록 신호에 동기되어 동작하여 복수 개의 기능 블록들을 포함하는 집적 회로 장치에 있어서:
    상기 기능 블록들에 공급될 내부 전원 전압을 전달하는 전원 전압 라인과;
    상기 전원 전압 라인에 연결된 전하 저장 수단과;
    상기 전원 전압 라인 상의 전압과 기준 전압을 비교하고, 비교 결과에 따라 가변되는 제어 전압을 발생하는 비교 회로와;
    상기 제어 전압에 응답하여 외부 전원 전압에서 상기 전원 전압 라인으로 전하를 공급하는 전하 공급 수단과; 그리고
    상기 내부 전원 전압을 공급받고, 상기 제어 전압에 응답하여 상기 클록 신호를 발생하는 클록 발생 회로를 포함하며, 상기 클록 신호의 주기는 상기 제어 전압의 변화에 따라 가변되는 것을 특징으로 하는 집적 회로 장치.
  14. 제 13 항에 있어서,
    상기 전하 공급 수단은 상기 외부 전원 전압과 상기 전원 전압 라인 사이에 연결되고 상기 제어 전압에 의해서 제어되는 PMOS 트랜지스터로 구성되고, 상기 전하 저장 수단은 상기 전원 전압 라인과 접지 전압 사이에 연결된 커패시터로 구성되는 것을 특징으로 하는 집적 회로 장치.
  15. 제 13 항에 있어서,
    상기 제어 전압이 증가 방향으로 가변될 때, 상기 클록 신호의 주기는 이전보다 길어지는 것을 특징으로 하는 집적 회로 장치.
  16. 제 13 항에 있어서,
    상기 제어 전압이 감소 방향으로 가변될 때, 상기 클록 신호의 주기는 이전보다 짧아지는 것을 특징으로 하는 집적 회로 장치.
  17. 제 13 항에 있어서,
    상기 클록 발생 회로는
    상기 제어 전압의 변화에 따라 가변되는 게이트 전압을 발생하는 제 1 수단과; 그리고
    상기 게이트 전압의 변화에 따라 가변되는 주기를 갖는 상기 클록 신호를 발생하는 제 2 수단을 포함하는 것을 특징으로 하는 집적 회로 장치.
  18. 제 17 항에 있어서,
    상기 제 1 수단은
    상기 외부 전원 전압과 상기 게이트 전압을 출력하기 위한 출력 노드 사이에 연결되며, 상기 제어 전압에 응답하여 동작하는 PMOS 트랜지스터와; 그리고
    상기 출력 노드와 접지 전압 사이에 연결되며, 상기 게이트 전압에 응답하여 동작하는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로 장치.
  19. 제 17 항에 있어서,
    상기 제 2 수단은
    상기 클록 신호에 대해서 직렬 연결된 복수 개의 인버터들과;
    상기 인버터들의 출력 단자들과 접지 전압 사이에 각각 연결된 복수 개의 커패시터들과; 그리고
    상기 인버터들의 출력 단자들과 상기 커패시터들 사이에 각각 연결된 복수 개의 NMOS 트랜지스터들을 포함하며, 상기 NMOS 트랜지스터들은 상기 게이트 전압에 의해서 공통으로 제어되는 것을 특징으로 하는 집적 회로 장치.
  20. 제 17 항에 있어서,
    상기 제 2 수단은
    기준 클록 신호에 응답하여 서로 다른 주기들을 갖는 복수 개의 클록 신호들을 발생하는 클록 발생기와;
    상기 게이트 전압에 응답하여 선택 신호들을 발생하는 신호 발생기와; 그리고
    상기 선택 신호들에 응답하여 상기 클록 발생기로부터의 클록 신호들 중 하나를 선택하는 선택기를 포함하며, 상기 선택기에 의해서 선택된 클록 신호는 상기기능 블록들로 전달되는 클록 신호로서 사용되는 것을 특징으로 하는 집적 회로 장치.
  21. 제 20 항에 있어서,
    상기 기준 클록 신호는 상기 집적 회로 장치의 외부에서 공급되는 것을 특징으로 하는 집적 회로 장치.
  22. 제 20 항에 있어서,
    상기 기준 클록 신호는 상기 집적 회로 장치의 내부에서 생성되는 것을 특징으로 하는 집적 회로 장치.
KR10-2002-0049132A 2002-08-20 2002-08-20 소모 전력에 따라 동작 성능을 최적화할 수 있는 집적회로 장치 KR100471181B1 (ko)

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