JPH11306781A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 求められる昇圧電圧値や、昇圧回路が駆動す
る素子の電流消費量によって、昇圧動作を任意に変更で
きる昇圧回路制御手段を持った、低消費および高集積化
された半導体集積回路装置を得る。 【構成】 クロック制御信号に応じて昇圧用クロックを
可変的に発生できるクロック発生回路２０と、クロック
発生回路２０が出力する昇圧用クロックを用いて昇圧し
た電圧を発生する昇圧回路２２と、昇圧回路２２が出力
する昇圧した電圧の電圧値を判定し所定の電圧レベル信
号を上記クロック制御信号として出力する電圧レベル検
知回路２１とを備えた構成とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、昇圧回路を含む半
導体集積回路装置に関し、特に、低消費電力，低コスト
の、昇圧回路を含む半導体集積回路装置に関するもので
ある。

【０００２】

【従来の技術】近年の半導体集積回路装置では、例えば
図１１に示すフラッシュＥＥＰＲＯＭのように、読み出
しや、消去や、書き込みの際にフラッシュメモリセルの
コントロールゲート端子Ｇ、ドレイン端子Ｄ、ソース端
子Ｓ、基板ＳＵＢに正の高電圧や負の高電圧など様々な
電圧を与える必要がある素子を含むものが多くなってき
ている。しかし、一方で低消費電力化、単一電源化が望
まれており、単一電源化を図るために外部の電源電圧を
内部に設けた回路によって昇圧するようにしたものが提
供されている。このような外部の電源電圧を内部で昇圧
させる昇圧回路として、図１０に示すようなチャージポ
ンプ型昇圧回路が知られている。なお、図１０のチャー
ジポンプ型昇圧回路は正の高電圧を生成できる正昇圧回
路である。

【０００３】図１０に示すチャージポンプ型昇圧回路
は、基本的には昇圧用のＣＬＫ１、ＣＬＫ２を入力し
て、チャージポンプ手段を構成するポンプブロック１０
０〜１０４の段数ｎに応じて電源電圧ＶＤＤから昇圧さ
れた所定の電圧ＶＰＰを出力端子１０６から得るもので
あって、ダイオードＤ１〜Ｄｎが直列接続され、各々の
ダイオードＤ１〜Ｄｎのカソードに、昇圧用の容量素子
Ｃ１〜Ｃｎを介してクロック生成発生回路装置１０７か
ら生成される昇圧用の２つのクロックＣＬＫ１、ＣＬＫ
２が供給されるようになっている。図１０において、容
量素子Ｃ１〜Ｃｎのうち、奇数番目に相当する容量素子
Ｃ１，Ｃ３，・・・に対しては一方のクロックＣＬＫ１
が、偶数番目に相当する容量素子Ｃ２，Ｃ４，・・・に
対しては他方のＣＬＫ２がそれぞれ供給される。両クロ
ックＣＬＫ１，ＣＬＫ２は、同じ周波数でかつ位相が互
いに逆であって、両クロックＣＬＫ１，ＣＬＫ２はいず
れも、ＬレベルのときはＧＮＤに、Ｈレベルのときは電
源電圧のＶＤＤとなるように設定されている。また、最
終段のダイオードＤＯおよび容量素子ＣＯは整流用の素
子であって、出力電圧ＶＰＰを整流する出力整流部１０
５を構成する。

【０００４】以下、図１０に示すチャージポンプ回路の
動作について説明する。まず、一方のクロックＣＬＫ１
がＬレベル、他方のクロックＣＬＫ２がＨレベルのと
き、ダイオードＤ１は順バイアスが加わって容量素子Ｃ
１が充電されるので、初段のポンプブロック１００のノ
ードＮ１はＶＤＤからダイオードＤ１の電圧降下分Ｖｄ
を引いた電位ＶＤＤ−Ｖｄとなる。次に、ＣＬＫ１がＨ
レベルに、ＣＬＫ２がＬレベルになると、ノードＮ１の
電位は（ＶＤＤ−Ｖｄ）からＶＤＤ昇圧され、（２ＶＤ
Ｄ−Ｖｄ）の電位となる。また、このとき、次段のポン
プブロック１０１のダイオードＤ２に順バイアスが加わ
って容量素子Ｃ２が充電されるので、そのノードＮ２の
電位は、前段のポンプブロック１００のノードＮ１の電
位からダイオードＤ２による電圧降下分Ｖｄを差し引い
た（２ＶＤＤ−Ｖｄ）−Ｖｄ＝２（ＶＤＤ−Ｖｄ）の値
となる。続いて、ＣＬＫ１がＬレベル、ＣＬＫ２がＨレ
ベルになると、ノードＮ２の電位は２（ＶＤＤ−Ｖｄ）
からＶＤＤ昇圧した（３ＶＤＤ−２Ｖｄ）となる。ま
た、このとき、次段のポンプブロック１０２のダイオー
ドＤ３には順バイアスが加わって容量素子Ｃ３が充電さ
れるので、そのノードＮ３の電位は、その前段のノード
Ｎ２の電位からダイオードＤ３による電圧降下分Ｖｄを
引いた（３ＶＤＤ−２Ｖｄ）−Ｖｄ＝３（ＶＤＤ−Ｖ
ｄ）の値となる。以下、同様の動作を繰り返すことによ
り、初段のポンプブロック１００からｎ段数分だけ昇圧
され、ｎ段目のポンプブロックの電位は、Ｎ・（ＶＤＤ
−Ｖｄ）となる。そして、出力端子１０６で得られる最
終的な電圧ＶＰＰは、出力整流手段１０６でノードＮｎ
の電位をピークホールドするので、ＶＰＰ＝（ｎ＋１）
・（ＶＤＤ−Ｖｄ）となる。

【０００５】図１２は、例えば特開平８- １２５１３３
号公報に開示された、ＭＯＳトランジスタおよび容量素
子で構成されたしきい値相殺型チャージポンプ回路と呼
ばれる昇圧回路を示す図である。この昇圧回路は、図１
３にその波形を示す４つの昇圧用クロック（ＣＬＫ１，
ＣＬＫ２，ＣＬＫ３，ＣＬＫ４）を与えることによっ
て、図１０に示す昇圧回路と同様に電圧を昇圧すること
ができる。図１４は、図１２のしきい値相殺型チャージ
ポンプ回路に入力される４つの昇圧用クロックを発生す
る昇圧用クロック発生回路の一例を示す図である。図１
４の昇圧用クロック発生回路は、システムクロックＣＬ
Ｋを入力し、カウンタ部１４０と波形形成部１４１で図
１３のＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４の昇圧
用クロックを発生する。

【０００６】

【発明が解決しようとする課題】図１０，１２に示した
チャージポンプ型昇圧回路を含む昇圧回路装置では、昇
圧回路の容量素子の充放電に使用するドライバ回路装置
は一般的に高出力なものが使用されており、昇圧回路装
置で消費される電力のほとんどは容量素子を充放電する
ドライバ回路装置で消費される。一方、クロック発生回
路装置は常に昇圧用クロックを供給しており、昇圧回路
装置が所望の電圧を供給しているにも関わらず昇圧動作
を行い無駄な電力を消費しているという問題があった。

【０００７】また、従来の半導体集積回路装置では、同
じチャージポンプ型昇圧回路装置の出力端子からそれぞ
れの所望の電圧を得ていたが、所望の電圧に対してポン
プブロックの段数が過剰な場合があり、余計な昇圧動作
を行っていることがある。このようなポンプブロックの
過剰な段数による余分な消費電力を抑えるために、ポン
プブロックの段数を減らして最適化した昇圧回路装置を
用意すると、図１１のようなフラッシュＥＥＰＲＯＭに
おいては複数の電圧が要求されるため、複数の昇圧回路
装置が必要となり、実装面積が拡大し、高コスト化につ
ながるという問題があった。

【０００８】本発明では、上記の問題を解決するために
なされたもので、低消費電力，低コストの、昇圧回路を
含む半導体集積回路装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明（請求項１）による半導体集積回路装置は、
クロック制御信号に応じて昇圧用クロックを可変的に発
生できるクロック発生回路と、前記クロック発生回路が
出力する昇圧用クロックを用いて昇圧した電圧を発生す
る昇圧回路と、前記昇圧回路が出力する昇圧した電圧の
電圧値を判定し所定の電圧レベル信号を上記クロック制
御信号として出力する電圧レベル検知回路とを備えたも
のである。

【００１０】また、本発明（請求項２）による半導体集
積回路装置は、クロック制御信号に応じてソフトウェア
制御により昇圧用クロックを可変的に発生するソフトウ
ェア制御回路と、前記ソフトウェア制御回路が出力する
昇圧用クロックを用いて昇圧した電圧を発生する昇圧回
路と、前記昇圧回路が出力する昇圧した電圧の電圧値を
判定し所定の電圧レベル信号を上記クロック制御信号と
して出力する電圧レベル検知回路とを備えたものであ
る。

【００１１】また、本発明（請求項３）による半導体集
積回路装置は、それぞれ昇圧用クロックにより容量素子
の充放電を行うことで昇圧動作を行うポンプブロックを
有するｎ個（ｎは２以上の整数）のポンプブロック回路
を直列に接続してなるポンプブロック回路接続体と、上
記ｎ個のポンプブロック回路のうちのいずれかｍ個（ｍ
は２以上ｎ以下の整数）のポンプブロック回路の出力を
それぞれ出力するｍ個の出力端子とを備えた昇圧回路
と、上記ｍ個の出力端子から出力される電圧を入力と
し、これらｍ個の出力端子から出力される電圧のうち最
も高い電圧を選択して出力する電圧切替回路とを備えた
ものである。

【００１２】また、本発明（請求項４）による半導体集
積回路装置は、昇圧ノードに接続された複数の容量素子
を備え該複数の容量素子の充放電を行うことで昇圧動作
を行なうポンプブロックを有するポンプブロック回路
と、上記複数の容量素子のそれぞれを充放電するために
用いられる複数のドライバ回路とを備え、上記ポンプブ
ロックが昇圧動作に使用する容量の値を可変にできるよ
うにしたものである。

【００１３】また、本発明（請求項５）による半導体集
積回路装置は、請求項４記載の半導体集積回路装置にお
いて、上記ポンプブロック回路が、直列に接続された複
数の上記ポンプブロックを備えた構成としたものであ
る。

【００１４】また、本発明（請求項６）による半導体集
積回路装置は、昇圧ノードに接続された複数の容量素子
を備え該複数の容量素子の充放電を行うことで昇圧動作
を行なうポンプブロックと、上記複数の容量素子を充放
電するために用いられるドライバ回路と、上記複数の容
量素子と上記ドライバ回路の出力との間に設けられたス
イッチとを備え、上記スイッチを制御することにより上
記ポンプブロックが昇圧動作に使用する容量の値を可変
にできるようにしたものである。

【００１５】また、本発明（請求項７）による半導体集
積回路装置は、請求項６記載の半導体集積回路装置にお
いて、上記ポンプブロック回路が、直列に接続された複
数の上記ポンプブロックを備えた構成としたものであ
る。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。 実施の形態１．図２は本発明の実施の形態１による半導
体集積回路装置の構成を示すブロック図である。図にお
いて、２０は入力信号ＶＬによって昇圧用クロックの波
形を可変にすることができる機能を有するクロック発生
回路である。また、２２は図１２に示すものと同様の構
成を有するしきい値相殺型の昇圧回路である。また、２
１はある特定の電圧値の入力が与えられた場合にＨレベ
ルを出力する電圧レベル検知回路である。

【００１７】図５はクロック発生回路２０の一例の構成
を示す図である。図５に示すクロック発生回路は、入力
信号ＶＬによって昇圧用クロックの波形を可変にするこ
とができるように、図１４に示す従来例のクロック発生
回路を変更したものである。以下、図５の昇圧用クロッ
ク発生回路の動作について説明する。システムクロック
ＣＬＫに対してＣＬＫ同期でカウント・アップするカウ
ンタ部５０があり、このカウンタ部５０がカウンタ波形
Ｎ５０，Ｎ５１，Ｎ５２，及びＮ５３を生成する。ここ
でカウンタ部５０はシステムクロックの立ち上がりエッ
ジをカウントする回路になっている。カウンタ波形Ｎ５
０は、システムクロックＣＬＫの立ち上がりエッジが２
つ毎に、Ｎ５０の値がＬからＨレベル、またはＨからＬ
レベルに推移する。同様に、カウンタ波形Ｎ５１は４エ
ッジで、カウンタ波形Ｎ５２は８エッジで、カウンタ波
形Ｎ５３は１６エッジで値がＬからＨレベル、またはＨ
からＬレベルに推移する。

【００１８】そのカウンタ波形Ｎ５０，Ｎ５１，Ｎ５
２，Ｎ５３を入力として波形選択部５１でモード信号Ｖ
Ｌによって選択後の波形Ｎ５４，Ｎ５５，Ｎ５６を生成
する。波形Ｎ５４，Ｎ５５，Ｎ５６から波形形成部５２
を通して、しきい値相殺型昇圧回路２２に対して出力さ
れる昇圧用クロック（ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，
ＣＬＫ４）が生成される。ＶＬがＨレベルのときは、Ｎ
５１，Ｎ５２，Ｎ５３のカウンタ波形が選択され、その
結果、図４に示すような１６クロック周期で昇圧用クロ
ックＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４が形成さ
れる。ＶＬがＬレベルのときは、Ｎ５０，Ｎ５１，Ｎ５
２のカウンタ波形が選択され、その結果、図１３のよう
に８クロック周期の昇圧用クロックＣＬＫ１，ＣＬＫ
２，ＣＬＫ３，ＣＬＫ４が得られる。

【００１９】本実施の形態１による半導体集積回路装置
は、図２に示すように、昇圧回路２２が、クロック発生
回路２０が出力する昇圧用クロック（ＣＬＫ１，ＣＬＫ
２，ＣＬＫ３，ＣＬＫ４）を入力として昇圧動作を行な
い、昇圧回路２２が出力する昇圧電圧ＶＰＰが電圧レベ
ル検知回路２１に入力され、この昇圧電圧ＶＰＰの電圧
に応じて電圧レベル検知回路２１が出力する出力信号Ｖ
Ｌがクロック発生回路２０に入力される構成となってい
る。

【００２０】次に本実施の形態１による半導体集積回路
装置の動作について説明する。電源投入時は、昇圧電圧
ＶＰＰは０Ｖであるため、電圧レベル検知回路装置２１
の出力信号ＶＬはＬレベルである。よって、システムク
ロックＣＬＫが入力されれば、クロック発生回路装置２
０は８クロック周期の昇圧用クロックＣＬＫ１，ＣＬＫ
２，ＣＬＫ３，ＣＬＫ４を生成する。昇圧用クロックＣ
ＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４から昇圧回路装
置２２が昇圧動作を行い昇圧電圧ＶＰＰを出力する。昇
圧電圧ＶＰＰが電圧レベル検知回路装置２１の所定の電
圧以上になった場合には電圧検知信号ＶＬがＨレベルと
なり、昇圧用クロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３，
ＣＬＫ４が１６クロック周期に変更する。よって、電源
投入時にはクロック周期の小さい高速な昇圧用クロック
装置で昇圧回路装置を高速で立ち上げ、電圧レベル検知
回路で設定した電圧レベル以上に昇圧電圧ＶＰＰがなっ
た場合は、昇圧用クロックの周期を広げ、昇圧回路装置
の昇圧動作を抑える。また、駆動負荷などの関係で昇圧
電圧ＶＰＰが電圧レベル検知回路装置の電圧レベルより
下がってきた場合、ＶＬ信号がＬレベルになりクロック
発生回路装置がクロック周波数の小さい昇圧用クロック
波形に自動的に切り替わり、再度高速な昇圧動作を行
う。

【００２１】このように本実施の形態１による半導体集
積回路装置は、昇圧回路が出力する昇圧電圧に応じて昇
圧回路に供給する昇圧用クロックの波形を可変にするこ
とができる機能を有するクロック発生回路を備えたか
ら、過剰な昇圧動作や、スタンバイ時の余計な昇圧動作
を抑えることができ、低消費電力の半導体集積回路装置
を実現できる。

【００２２】実施の形態２．図３は本発明の実施の形態
２による半導体集積回路装置の構成を示すブロック図で
ある。図において、図２と同一符号は同一または相当部
分である。本実施の形態２による半導体集積回路装置が
上記実施の形態１による半導体集積回路装置と異なる点
は、上記実施の形態１による半導体集積回路装置におい
て昇圧用のクロックを発生していたクロック発生回路２
０が、ソフトウェアによる制御が可能なＣＰＵなどの制
御回路装置３０となっている点である。

【００２３】本実施の形態２による半導体集積回路装置
では上記実施の形態１による半導体集積回路装置と同
様、昇圧電圧ＶＰＰを電圧レベル検知回路装置３１によ
って電圧レベル判定を行い電圧レベル信号ＶＬを出力す
る。そしてこの電圧レベル信号ＶＬに応じて、制御回路
装置３０によって昇圧用クロックの周期などをソフトウ
ェアによって制御する。ソフトウェア制御であるため、
請求項１より容易に昇圧用クロックの制御が可能である
ため、電源投入時の起動時、スタンバイ時、通常時など
システムの状態に応じて昇圧用クロックの細かい制御が
できる。

【００２４】よって、電圧レベル検知回路装置の電圧検
知レベルを最適化することにより、昇圧用クロックの周
波数を操作して昇圧動作の間隔を制御することにより、
過剰な昇圧動作や、スタンバイ時の余計な昇圧動作を抑
えることができ、低消費電力の半導体集積回路装置を実
現できる。

【００２５】なお、実施の形態１，実施の形態２では昇
圧回路２２が、そのポンプブロックがＭＯＳトランジス
タで構成された正昇圧回路であるものについて示した
が、ポンプブロックがＭＯＳトランジスタ以外のダイオ
ード素子などで構成されるその他の方式の昇圧回路装置
や、負電圧を発生する昇圧回路装置についても同様の手
段を用いて対応できる。

【００２６】また、実施の形態１，実施の形態２では、
昇圧用クロックの制御のしかたとして、昇圧用クロック
の周期を制御するものについて説明したが、昇圧用クロ
ックの電圧を制御する構成としても良い。

【００２７】実施の形態３．図６は本発明の実施の形態
３による半導体集積回路装置の昇圧回路の一例を示す図
である。図において、６０はダイオードと容量素子で構
成され電源電圧ＶＤＤを昇圧する第１のポンプブロッ
ク、６２は第１ポンプブロック６０に直列接続され第１
のポンプブロック６０の出力を整流して出力端子ＶＰＰ
Ｌに出力する第１の整流用素子、６１はダイオードと容
量素子で構成され第１の整流用素子６２の出力電圧（昇
圧電圧ＶＰＰＬ）を昇圧する第２のポンプブロック、６
３は第２のポンプブロック６１に直列接続され第２のポ
ンプブロック６１の出力を整流して出力端子ＶＰＰＨに
出力する第２の整流用素子である。ここで、出力端子Ｖ
ＰＰＬに出力される昇圧電を得るためのポンプブロック
回路，及び出力端子ＶＰＰＨに出力される昇圧電力を得
るためのポンプブロック回路は、それぞれ１段のポンプ
ブロック（６０，６１）で構成されているが、半導体集
積回路装置で必要とされる電圧に応じた数段で構成すれ
ば良いものである。また、図６において、出力端子ＶＰ
ＰＬに出力される昇圧電を得るためのポンプブロック回
路は、ドライバ回路（インバータ）６４，６６により与
えられる昇圧用クロックＣＬＫ１，及びＣＬＫ２を入力
として昇圧動作を行ない、出力端子ＶＰＰＨに出力され
る昇圧電を得るためのポンプブロック回路は、ドライバ
回路（アンド回路）６５，６７により与えられる昇圧用
クロックＣＬＫ１，及びＣＬＫ２を入力として昇圧動作
を行なう構成となっている。ドライバ回路（アンド回
路）６５は昇圧用クロックＣＬＫ１と制御信号ＨＶとの
アンドをとっており、ドライバ回路（アンド回路）６７
は昇圧用クロックＣＬＫ２と制御信号ＨＶとのアンドを
とっている。

【００２８】前述したように、出力される昇圧電圧の関
係は（ｎ＋１）・（ＶＤＤ−Ｖｄ）であるので、昇圧電
圧ＶＰＰＬは、ｎ（ポンプブロックの段数）＝１となる
ので、２（ＶＤＤ−Ｖｄ）となる。昇圧電圧ＶＰＰＨ
は、昇圧を開始する入力電圧はＶＰＰＬ＝（ｎ＋１）
（ＶＤＤ−Ｖｄ）であるので、ＶＰＰＨ＝（ｎ＋１）
（ＶＤＤ−Ｖｄ）−Ｖｄとなる。図６よりＶＰＰＨの昇
圧部はｎ＝２であるので、ＶＰＰＨ＝３（ＶＤＤ−Ｖ
ｄ）−Ｖｄ＝３ＶＤＤ−４Ｖｄとなる。例えば、ＶＤＤ
を３Ｖ，Ｖｄを０．６Ｖとすると、ＶＰＰＬは４．８
Ｖ、ＶＰＰＨは６．６Ｖとなる。例えば図１１のフラッ
シュＥＥＰＲＯＭセルに対して、読み出し、消去、書き
込み動作を行うものに本昇圧回路装置を使用する場合、
読み出し動作のときは昇圧電圧ＶＰＰＬで動作のための
電圧を供給し、消去，書き込み動作のときの４．０−
５．０Ｖの電圧は、ＶＰＰＬでは４．８Ｖしか得られな
いので、段数が１段多いＶＰＰＨから供給すればいよ
い。図６の昇圧回路装置では、制御信号ＨＶがＬレベル
のときはドライバー回路６４，６６のみが動作し、Ｈレ
ベルの時はドライバー回路６４，６５，６６，６７が動
作することになる。仮にドライバー回路６４〜６７が同
じ消費電力であった場合は、制御信号ＨＶがＬレベルの
ときはＨレベルに比べて、半分の消費電力で済む。

【００２９】図６に示すような回路構成とすることによ
り、読み出し動作のみで使用している場合は後段のポン
プブロック６１を非使用にすると余計な昇圧動作を行わ
ないので消費電力を抑えることができる。なお、本実施
の形態３では正昇圧回路について述べたが、同様の手法
で負昇圧回路についても対応できる。

【００３０】図９はＰｃｈＭＯＳトランジスタで構成し
た高電圧切替回路を示す図である。図９の高電圧切替回
路は、２つの入力端子ＶＰＰＬ，及びＶＰＰＨに入力さ
れる電圧のうちで高い方の電圧を出力端子ＶＰＰに出力
する単純なスイッチ回路である。一方の入力端子が第１
のＰｃｈＭＯＳトランジスタＭ１のソース及び基板端子
と第２のＰｃｈＭＯＳトランジスタＭ２のゲート端子
に、他方の入力端子が第２のＰｃｈＭＯＳトランジスタ
Ｍ２のソース及び基板端子と第１のＰｃｈＭＯＳトラン
ジスタＭ１のゲート端子に接続されており、ＰｃｈＭＯ
ＳトランジスタＭ１，Ｍ２のドレイン端子は出力端子に
接続されている。例えば、入力端子ＶＰＰＨがＶＰＰＬ
より電位が昇圧段数１段分＝（ＶＤＤ−Ｖｄ）高い場
合、第１のＰｃｈＭＯＳトランジスタＭ１のゲート−ソ
ース間の電位差が−（ＶＤＤ−Ｖｄ）となり、ＰｃｈＭ
ＯＳトランジスタＭ１のしきい値電圧以上であるため第
１のＰｃｈＭＯＳトランジスタＭ１がＯＮ状態になりド
レイン端子にソース側の電位が伝わる。一方、第２のＰ
ｃｈＭＯＳトランジスタＭ２のゲート−ソース間の電位
差は（ＶＤＤ−Ｖｄ）となり、第２のＰｃｈＭＯＳトラ
ンジスタＭ２はＯＮ状態にならない。よって、出力端子
ＶＰＰには入力端子ＶＰＰＨの電位が伝わる。

【００３１】図１は図６に示すような複数の出力端子
（ＶＰＰＬ，ＶＰＰＨ）を備えた昇圧回路と、図９に示
すような入力される電圧のうちで高い方の電圧を出力端
子に出力する高電圧切替回路を接続した半導体集積回路
装置を示す図である。

【００３２】図１において、１３は複数の出力端子ＶＰ
ＰＬ，ＶＰＰＨを有する昇圧回路、１４は昇圧回路１３
の出力端子ＶＰＰＬ，ＶＰＰＨの出力を入力とし、これ
ら入力される電圧のうちで高い方の電圧を出力端子ＶＰ
Ｐに出力する電圧切替回路である。また、１１は昇圧回
路１３の出力端子ＶＰＰＬの電圧値がある特定の値とな
ったときに出力ＶＬＬにＨレベルを出力する第１の電圧
レベル検知回路、１２は昇圧回路１３の出力端子ＶＰＰ
Ｈの電圧値がある特定の値となったときに出力ＶＬＨに
Ｈレベルを出力する第２の電圧レベル検知回路である。
１０は昇圧回路１３に対し昇圧用クロックを供給する昇
圧用クロック発生回路であり、電圧レベル検知回路１
１，１２の出力ＶＬＬ，ＶＬＨに応じて昇圧用クロック
の波形を可変にすることができる機能を有する。

【００３３】図１に示す半導体集積回路装置のように、
複数の出力端子ＶＰＰＬ，ＶＰＰＨを有する昇圧回路の
昇圧電圧端子ＶＰＰＬ，ＶＰＰＨを切替回路１４に接続
した構成とすることにより、複数存在した昇圧電圧ノー
ドをひとつにまとめることができる。また、昇圧電圧端
子ＶＰＰＬを切替回路１４の出力ＶＰＰとは別に引き出
すことによって、低昇圧電圧と高昇圧電圧を同時に両方
供給することができる。

【００３４】このように、図１に示す半導体集積回路装
置では、低電圧用昇圧回路装置と高電圧用昇圧回路装置
を共通化することができるので、複数の電圧が要求され
る場合に実装面積を少なくすることができる。また、電
圧レベル検知回路１１，１２の出力ＶＬＬ，ＶＬＨに応
じて昇圧用クロックの波形を可変にすることができる機
能を有する昇圧用クロック発生回路１０を備えた構成と
することにより、上記実施の形態１，実施の形態２，と
同様、消費電力の少ない半導体集積回路装置が実現でき
る。

【００３５】実施の形態４．図７は本発明の実施の形態
４による半導体集積回路装置の昇圧回路の一例を示す図
である。図７の昇圧回路にはポンプブロック７１，７２
があり、ポンプブロック７０には容量素子Ｃ７０，Ｃ７
１が、ポンプブロック７１にはＣ７２，Ｃ７３が並列に
接続されている。容量素子Ｃ７０はドライバー回路７２
と接続しており、ドライバー回路７２は昇圧用クロック
ＣＬＫ１とモード選択信号ＭＯＤＥ１で動作する。同様
に、容量素子Ｃ７１は昇圧用クロックＣＬＫ１とモード
選択信号ＭＯＤＥ２で動作するドライバ回路７３に、容
量素子Ｃ７２は昇圧用クロックＣＬＫ２とモード選択信
号ＭＯＤＥ１で動作するドライバ回路７４に、容量素子
Ｃ７３は昇圧用クロックＣＬＫ２とモード選択信号ＭＯ
ＤＥ２で動作するドライバ回路７５に接続している。

【００３６】昇圧回路装置は容量素子に電荷を充電する
ことによって高電圧を発生する、つまり電流消費が大き
い素子を昇圧回路装置で駆動する場合は多くの電荷を充
電できる大容量の容量素子が必要であり、電流消費が少
ない場合は小さい容量素子でよい。本発明の例である図
７に示すように、モード選択信号ＭＯＤＥ１とＭＯＤＥ
２を使用することによって動作させるドライバー回路装
置とそのドライバー回路装置に接続している容量素子を
選択することができる。図７の場合、最大の電流供給能
力が必要な場合は、モード選択信号ＭＯＤＥ１，ＭＯＤ
Ｅ２ともにＨレベルにするとすべてのドライバー回路装
置７２，７３，７４，７５が動作するのですべての容量
素子Ｃ７０，Ｃ７１，Ｃ７２，Ｃ７３が昇圧動作に有効
となる。一方、電流供給能力がそれほどいらない場合
は、モード選択信号ＭＯＤＥ１か、ＭＯＤＥ２のどちら
かをＨレベル、一方Ｌレベルにすることによって、昇圧
動作に使われるドライバー回路装置と容量素子が選択さ
れる。例えば、モード選択信号ＭＯＤＥ１がＨレベル、
ＭＯＤＥ２がＬレベルの場合、昇圧動作に使用されるド
ライバー回路装置が７２，７４、容量素子がＣ７０，Ｃ
７２である。ドライバー回路装置７３，７５、容量素子
Ｃ７１，Ｃ７３は使用されない。仮に、各ドライバー回
路装置の消費電力が同じであるとすると、前素子を昇圧
動作したときに比べて半分程度になることが予想でき
る。

【００３７】実施の形態５．図８は本発明の実施の形態
５による半導体集積回路装置の昇圧回路の一例を示す図
である。図８の昇圧回路にはポンプブロック８０，８１
があり、ポンプブロック８０には容量素子Ｃ８０，Ｃ８
１と、ポンプブロック８１にはＣ８２，Ｃ８３が並列に
接続されている。ドライバ回路８６はスイッチ素子８２
を介して容量素子Ｃ８０に、またスイッチ素子８３を介
して容量素子Ｃ８１に接続している。一方、ドライバ回
路８７はスイッチ素子８４を介して容量素子Ｃ８２に、
またスイッチ素子８５を介して容量素子Ｃ８３に接続し
ている。スイッチ素子８２と８４はモード選択信号ＭＯ
ＤＥ１がＨレベルのときはＯＮ状態であり、Ｌレベルの
ときはＯＦＦ状態である。一方スイッチ素子８３，８５
はモード選択信号ＭＯＤＥ２がＨレベルのときはＯＮ状
態であり、ＬレベルのときはＯＦＦ状態である。

【００３８】上記実施の形態４でも述べたように、電流
消費が大きい素子を昇圧回路装置で駆動する場合は多く
の電荷を充電できる大容量の容量素子が必要であり、電
流消費が少ない場合は小さい容量素子でよい。本実施の
形態５では、ドライバ回路と容量素子の間にスイッチ素
子を挿入した。そのスイッチ素子をモード選択信号によ
って操作し、ドライバ回路が容量素子を駆動する動作を
伝達、または遮断することにより、ドライバ回路の容量
性負荷を操作し、消費電力を抑える。例えば、電流消費
が少ない素子に対して昇圧回路が昇圧電圧を供給する場
合、モード選択信号ＭＯＤＥ１をＨレベル、ＭＯＤＥ２
をＬレベルにする。よって、スイッチ素子８２と８４は
ＯＮ状態、スイッチ素子８３，８５はＯＦＦ状態にな
り、ドライバ回路が駆動する容量素子はそれぞれＣ８０
とＣ８２のみとなる。ドライバ回路の駆動する容量性負
荷が少ないため、ドライバ回路が消費する電力を抑える
ことができる。

【００３９】

【発明の効果】以上のように、本発明（請求項１）によ
れば、クロック制御信号に応じて昇圧用クロックを可変
的に発生できるクロック発生回路と、前記クロック発生
回路が出力する昇圧用クロックを用いて昇圧した電圧を
発生する昇圧回路と、前記昇圧回路が出力する昇圧した
電圧の電圧値を判定し所定の電圧レベル信号を上記クロ
ック制御信号として出力する電圧レベル検知回路とを備
えた構成としたから、昇圧電圧をリアルタイムで検知し
て、常時最適な昇圧用クロックを生成して昇圧動作を制
御し、昇圧回路全体の消費電力の軽減を行うことができ
る効果がある。

【００４０】また、本発明（請求項２）によれば、クロ
ック制御信号に応じてソフトウェア制御により昇圧用ク
ロックを可変的に発生するソフトウェア制御回路と、前
記ソフトウェア制御回路が出力する昇圧用クロックを用
いて昇圧した電圧を発生する昇圧回路と、前記昇圧回路
が出力する昇圧した電圧の電圧値を判定し所定の電圧レ
ベル信号を上記クロック制御信号として出力する電圧レ
ベル検知回路とを備えた構成としたから、昇圧電圧をリ
アルタイムで検知して、常時最適な昇圧用クロックを生
成して昇圧動作を制御し、昇圧回路全体の消費電力の軽
減を行うことができる効果がある。

【００４１】また、本発明（請求項３）によれば、それ
ぞれ昇圧用クロックにより容量素子の充放電を行うこと
で昇圧動作を行うポンプブロックを有するｎ個（ｎは２
以上の整数）のポンプブロック回路を直列に接続してな
るポンプブロック回路接続体と、上記ｎ個のポンプブロ
ック回路のうちのいずれかｍ個（ｍは２以上ｎ以下の整
数）のポンプブロック回路の出力をそれぞれ出力するｍ
個の出力端子とを備えた昇圧回路と、上記ｍ個の出力端
子から出力される電圧を入力とし、これらｍ個の出力端
子から出力される電圧のうち最も高い電圧を選択して出
力する電圧切替回路とを備えた構成としたから、低い昇
圧電圧のみが必要な場合は後段のポンプブロックの昇圧
動作を行わないことにより、消費電力の抑制ができる効
果があり、また、電圧切替回路を備えていることによ
り、低電圧用昇圧回路と高電圧用昇圧回路を一つの昇圧
回路で実現することができ、実装面積の低減により低コ
スト化を実現できる効果がある。

【００４２】また、本発明（請求項４）によれば、昇圧
ノードに接続された複数の容量素子を備え該複数の容量
素子の充放電を行うことで昇圧動作を行なうポンプブロ
ックを有するポンプブロック回路と、上記複数の容量素
子のそれぞれを充放電するために用いられる複数のドラ
イバ回路とを備え、上記ポンプブロックが昇圧動作に使
用する容量の値を可変にできる構成としたから、駆動素
子の電流消費量が少ない場合はポンプブロックの容量素
子量を減らし、余分な昇圧動作を減らし、昇圧回路の低
消費電力化を図ることができる効果がある。

【００４３】また、本発明（請求項５）によれば、請求
項４記載の半導体集積回路装置において、上記ポンプブ
ロック回路が、直列に接続された複数の上記ポンプブロ
ックを備えた構成としたから、駆動素子の電流消費量が
少ない場合はポンプブロックの容量素子量を減らし、余
分な昇圧動作を減らし、昇圧回路の低消費電力化を図る
ことができる効果がある。

【００４４】また、本発明（請求項６）によれば、昇圧
ノードに接続された複数の容量素子を備え該複数の容量
素子の充放電を行うことで昇圧動作を行なうポンプブロ
ックと、上記複数の容量素子を充放電するために用いら
れるドライバ回路と、上記複数の容量素子と上記ドライ
バ回路の出力との間に設けられたスイッチとを備え、上
記スイッチを制御することにより上記ポンプブロックが
昇圧動作に使用する容量の値を可変にできる構成とした
から、駆動素子の電流消費量が少ない場合はポンプブロ
ックの容量素子量を減らし、余分な昇圧動作を減らし、
昇圧回路の低消費電力化を図ることができる効果があ
る。

【００４５】また、本発明（請求項７）によれば、請求
項６記載の半導体集積回路装置において、上記ポンプブ
ロック回路が、直列に接続された複数の上記ポンプブロ
ックを備えた構成としたから、駆動素子の電流消費量が
少ない場合はポンプブロックの容量素子量を減らし、余
分な昇圧動作を減らし、昇圧回路の低消費電力化を図る
ことができる効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１，実施の形態２，及び実
施の形態３を組み合わせて構成した半導体集積回路装置
の構成を示すブロック図である。

【図２】本発明の実施の形態１による半導体集積回路装
置の構成を示すブロック図である。

【図３】本発明の実施の形態２による半導体集積回路装
置の構成を示すブロック図である。

【図４】本発明の実施の形態１による半導体集積回路装
置における昇圧用クロック波形の例を示す図である。

【図５】本発明の実施の形態１による半導体集積回路装
置の昇圧用クロック発生回路の一例を示す図である。

【図６】本発明の実施の形態３による半導体集積回路装
置の昇圧回路の一例を示す図である。

【図７】本発明の実施の形態４による半導体集積回路装
置の昇圧回路の一例を示す図である。

【図８】本発明の実施の形態５による半導体集積回路装
置の昇圧回路の一例を示す図である。

【図９】本発明の実施の形態３による半導体集積回路装
置の電圧切替回路の一例を示す図である。

【図１０】従来のチャージポンプ型の正昇圧回路装置と
昇圧用クロックの波形を示す図である。

【図１１】フラッシュＥＥＰＲＯＭの構造と電圧関係を
示す図である。

【図１２】しきい値相殺型の正昇圧回路装置の構成を示
す図である。

【図１３】しきい値相殺型昇圧回路装置用の昇圧用クロ
ックを示す波形図である。

【図１４】従来の昇圧用クロック発生回路の構成を示す
図である。

【符号の説明】

１０，２０，１０７ クロック発生回路 １１，１２，２１，３１ 電圧レベル検知回路 １３，２２，３２ 昇圧回路 ５０，１４０ 立ち上がりエッジカウント部 ５１ カウント波形選択部 ５２，１４１ 波形形成部 ６０，６１，７０，７１，８０，８１，１００，１０
１，１０２，１０３，１０４ ポンプブロック ６２，６４，１０５ 整流部 Ｃ７０，Ｃ７１，Ｃ７２，Ｃ７３，Ｃ８０，Ｃ８１，Ｃ
８２，Ｃ８３，Ｃ１，Ｃ２，Ｃ３，Ｃｎ−１，Ｃｎ 容
量素子 Ｄ１，Ｄ２，Ｄ３，Ｄｎ−１，Ｄｎ ダイオード素子

フロントページの続き (72)発明者 神鷹 智 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 片岡 知典 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 道山 淳児 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 クロック制御信号に応じて昇圧用クロッ
   クを可変的に発生できるクロック発生回路と、 前記クロック発生回路が出力する昇圧用クロックを用い
   て昇圧した電圧を発生する昇圧回路と、 前記昇圧回路が出力する昇圧した電圧の電圧値を判定し
   所定の電圧レベル信号を上記クロック制御信号として出
   力する電圧レベル検知回路とを備えたことを特徴とする
   半導体集積回路装置。
2. 【請求項２】 クロック制御信号に応じてソフトウェア
   制御により昇圧用クロックを可変的に発生するソフトウ
   ェア制御回路と、 前記ソフトウェア制御回路が出力する昇圧用クロックを
   用いて昇圧した電圧を発生する昇圧回路と、 前記昇圧回路が出力する昇圧した電圧の電圧値を判定し
   所定の電圧レベル信号を上記クロック制御信号として出
   力する電圧レベル検知回路とを備えたことを特徴とする
   半導体集積回路装置。
3. 【請求項３】 それぞれ昇圧用クロックにより容量素子
   の充放電を行うことで昇圧動作を行うポンプブロックを
   有するｎ個（ｎは２以上の整数）のポンプブロック回路
   を直列に接続してなるポンプブロック回路接続体と、上
   記ｎ個のポンプブロック回路のうちのいずれかｍ個（ｍ
   は２以上ｎ以下の整数）のポンプブロック回路の出力を
   それぞれ出力するｍ個の出力端子とを備えた昇圧回路
   と、 上記ｍ個の出力端子から出力される電圧を入力とし、こ
   れらｍ個の出力端子から出力される電圧のうち最も高い
   電圧を選択して出力する電圧切替回路とを備えたことを
   特徴とする半導体集積回路装置。
4. 【請求項４】 昇圧ノードに接続された複数の容量素子
   を備え該複数の容量素子の充放電を行うことで昇圧動作
   を行なうポンプブロックを有するポンプブロック回路
   と、 上記複数の容量素子のそれぞれを充放電するために用い
   られる複数のドライバ回路とを備え、 上記ポンプブロックが昇圧動作に使用する容量の値を可
   変にできることを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項４記載の半導体集積回路装置にお
   いて、上記ポンプブロック回路は、直列に接続された複
   数の上記ポンプブロックを備えたものであることを特徴
   とする半導体集積回路装置。
6. 【請求項６】 昇圧ノードに接続された複数の容量素子
   を備え該複数の容量素子の充放電を行うことで昇圧動作
   を行なうポンプブロックを有するポンプブロック回路
   と、 上記複数の容量素子を充放電するために用いられるドラ
   イバ回路と、 上記複数の容量素子と上記ドライバ回路の出力との間に
   設けられたスイッチとを備え、 上記スイッチを制御することにより上記ポンプブロック
   が昇圧動作に使用する容量の値を可変にできることを特
   徴とする半導体集積回路装置。
7. 【請求項７】 請求項６記載の半導体集積回路装置にお
   いて、上記ポンプブロック回路は、直列に接続された複
   数の上記ポンプブロックを備えたものであることを特徴
   とする半導体集積回路装置。