FR2843813A1 - Procede et dispositif pour optimiser les performances de fonctionnement d'un circuit integre conformement a la puissance consommee - Google Patents
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Abstract
Un dispositif à circuit intégré (100) comprend une multiplicité de blocs fonctionnels (IP0, ... IPn), une ligne d'alimentation (PWL) qui fournit une tension d'alimentation interne (Vdd_int) aux blocs fonctionnels, un circuit convertisseur de tension (120) qui commande un niveau de courant fourni à la ligne d'alimentation en comparant une tension de référence (Vref) avec la tension d'alimentation interne (Vdd_int), et un circuit générateur d'horloge (160) qui génère un signal d'horloge (CLK) qui est appliqué aux blocs fonctionnels. Le circuit générateur d'horloge (160) règle une période du signal d'horloge conformément au niveau de courant qui est fourni à la ligne d'alimentation (PWL).
Description
La présente invention concerne des dispositifs à circuit intégré, et en
particulier un dispositif et un procédé pour faire varier la période ou la fréquence d'un signal d'horloge conformément à la consommation de courant. 5 L'utilisation de divers dispositifs à circuit intégré avec un équipement portable s'est largement répandue. Ces dispositifs à circuit intégré sont appelés "circuits intégrés de systèmes embarqués" ou "circuits intégrés embarqués'. Un circuit intégré embarqué est 10 alimenté en tension à partir d'une alimentation de l'équipement portable, qui est de façon caractéristique une certaine forme de batterie. Pour économiser l'énergie de la batterie, un fonctionnement à faible puissance est une exigence caractéristique pour un tel équipement. Le niveau 15 de consommation de puissance dépend essentiellement de l'application ou des applications considérées. Par exemple, la vitesse d'horloge est un facteur important qu'on utilise pour déterminer la consommation de puissance dans un circuit intégré de système embarqué. Du fait que des 20 circuits intégrés embarqués fonctionnent en synchronisme avec une horloge, la consommation de puissance augmente en proportion d'une augmentation de la vitesse d'horloge, et la consommation de puissance diminue en proportion d'une diminution de la vitesse d'horloge. Par conséquent, pour un 25 système à faible puissance, un critère de conception général consiste à limiter la consommation de puissance
électrique par la limitation de la vitesse d'horloge.
De façon caractéristique, une multiplicité de blocs fonctionnels différents (composants, dispositifs, circuits, 30 etc.) sont inclus dans un circuit intégré de système embarqué. En général, une vitesse d'horloge et une consommation de puissance utilisables sont spécifiées à l'avance pour tous les blocs fonctionnels ou les circuits intégrés de systèmes embarqués. De façon plus spécifique, 35 pour obtenir les performances maximales d'un circuit intégré sans dépasser la plage de puissance maximale déterminée dans une spécification, le choix d'une vitesse d'horloge optimisée est particulièrement considéré au moment de la conception d'un circuit intégré de système embarqué ou d'un système. Dans le cas d'un circuit intégré 5 de système embarqué ou d'un bloc fonctionnel dans lequel la consommation de puissance affecte ses performances de fonctionnement, un procédé de conception simple et général est le suivant: (i) déterminer la puissance lorsqu'on fait fonctionner un bloc fonctionnel ayant la plus grande 10 consommation de puissance; (ii) déterminer une horloge telle qu'une horloge interne, lorsque la puissance déterminée est une puissance admissible maximale; et (iii) concevoir d'autres blocs fonctionnels (ou circuits intégrés de systèmes embarqués) sur la base de l'horloge déterminée. 15 Cependant, ce procédé de conception classique
décrit ci-dessus a un inconvénient consistant en ce que les performances de fonctionnement sont inférieures à l'optimum à cause de la vitesse d'horloge fixe qui est appliquée même avec un bloc fonctionnel (ou un système) dont la 20 consommation de courant est relativement inférieure.
La présente invention porte sur des circuits et des procédés pour optimiser des performances de fonctionnement d'un dispositif à circuit intégré dans les limites d'un courant admissible maximal, en faisant varier une période 25 d'un signal d'horloge sur la base d'un niveau de courant
consommé par le dispositif à circuit intégré.
Conformément à un aspect de l'invention, un dispositif à circuit intégré comprend une multiplicité de blocs fonctionnels fonctionnant chacun en synchronisme avec 30 un signal d'horloge, une ligne d'alimentation qui fournit une tension d'alimentation interne aux blocs fonctionnels; un moyen de stockage de charges connecté à la ligne d'alimentation, un circuit comparateur qui compare une tension sur la ligne d'alimentation avec une tension de 35 référence et génère une tension de commande variant conformément au résultat de la comparaison, un moyen de fourniture de charges qui fournit des charges à la ligne d'alimentation, à partir d'une tension d'alimentation externe, en réponse à la tension de commande, et un circuit générateur d'horloge qui génère un signal d'horloge en 5 réponse à la tension de commande, dans lequel la période du signal d'horloge varie conformément à la variation de la
tension de commande.
De préférence, lorsque la tension de commande augmente, la période du signal d'horloge augmente, et 10 lorsque la tension de commande diminue, la période du
signal d'horloge diminue.
Selon un autre aspect, le moyen de fourniture de charges comprend un transistor PMOS qui est connecté entre la tension d'alimentation externe et la ligne 15 d'alimentation, et qui est commandé par la tension de commande. Le moyen de stockage de charges comprend un condensateur connecté entre la ligne d'alimentation et la masse. Selon encore un autre aspect de l'invention, le 20 circuit générateur d'horloge comprend un premier moyen pour générer une seconde tension de commande qui varie conformément à la variation de la tension de commande; et un second moyen pour générer le signal d'horloge dont la période varie conformément à la variation de la seconde 25 tension de commande. De préférence, le premier moyen comprend un transistor PMOS, qui est connecté entre la tension d'alimentation externe et un noeud de sortie, pour émettre la seconde tension de commande, et un transistor NMOS, qui est connecté entre le noeud de sortie et la masse 30 et qui fonctionne en réponse à la seconde tension de commande. Selon un autre aspect de l'invention, le second moyen pour générer un signal d'horloge comprend une multiplicité d'inverseurs qui sont connectés en série au 35 signal d'horloge, une multiplicité de condensateurs qui sont connectés entre des bornes de sortie des inverseurs et la masse, et une multiplicité de transistors NMOS qui sont connectés entre les bornes de sortie des inverseurs et les condensateurs, les transistors NMOS étant commandés en
commun par la seconde tension de commande.
Selon encore un autre aspect de l'invention, le second moyen pour générer un signal d'horloge comprend un générateur d'horloge qui génère une multiplicité de signaux d'horloge en réponse à un signal d'horloge de référence, les signaux d'horloge ayant respectivement des périodes 10 mutuellement différentes, un générateur de signaux qui
génère des signaux de sélection en réponse à la seconde tension de commande, et un sélecteur qui sélectionne l'un des signaux d'horloge en réponse aux signaux de sélection, le signal d'horloge sélectionné étant appliqué aux blocs 15 fonctionnels en tant que signal d'horloge.
Selon un autre aspect de l'invention, un procédé pour optimiser les performances de fonctionnement d'un dispositif à circuit intégré comprenant une multiplicité de blocs fonctionnels, comprend les étapes consistant à 20 détecter un niveau de courant consommé par le dispositif à
circuit intégré, à commander un niveau de courant fourni aux blocs fonctionnels sur la base de la consommation de courant détectée, et à régler une période d'un signal d'horloge appliqué aux blocs fonctionnels sur la base de la 25 consommation de courant détectée.
D'autres caractéristiques et avantages de
l'invention seront mieux compris à la lecture de la description détaillée qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La 30 suite de la description se réfère aux dessins annexés, dans
lesquels des symboles de référence semblables désignent des composants identiques ou similaires, et dans lesquels: La figure 1 est un schéma d'un dispositif à circuit intégré conforme à un mode de réalisation de la présente 35 invention; la figure 2 est un schéma de circuit d'un dispositif à circuit intégré conforme à un mode de réalisation de la présente invention; et la figure 3 est un schéma de circuit d'un dispositif à circuit intégré conforme à un autre mode de réalisation de la présente invention. La figure 1 est un schéma d'un dispositif à circuit
intégré conforme à un mode de réalisation de l'invention.
Un dispositif à circuit intégré 100 comprend un circuit convertisseur de tension interne (IVC) 120, un circuit 10 détecteur de courant consommé (CCDC) 140, un circuit
générateur d'horloge (GEN HORL) 160, et une multiplicité de blocs fonctionnels IP0-IPn, qui peuvent être des composants, des dispositifs, des circuits, etc. Les blocs fonctionnels IP0-IPn sont connectés en commun à une ligne 15 d'alimentation PWL.
Le circuit convertisseur de tension interne 120 reçoit une tension d'alimentation externe Vddext et une tension de référence Vref, et convertit la tension d'alimentation externe Vddext en une tension d'alimentation interne Vddint. De façon plus spécifique, le circuit convertisseur de tension interne 120 fournit des charges ou du courant à partir de la tension d'alimentation externe Vddext à la ligne d'alimentation PWL, sur la base d'un résultat d'une comparaison entre la tension 25 d'alimentation externe Vddext et la tension de référence
Vref. Le circuit détecteur de courant consommé 140 reçoit la tension d'alimentation externe Vddext, et détecte une variation du courant qui est fourni à la ligne d'alimentation PWL à partir de la tension d'alimentation 30 externe Vddext, en réponse à une tension de commande Vcon.
La tension de commande Vcon est générée conformément au résultat de comparaison du circuit convertisseur de tension interne 120. Le circuit détecteur de courant consommé 140 génère une tension de grille Vg qui varie en fonction de la 35 variation du courant détecté. Un circuit générateur d'horloge 160 reçoit la tension d'alimentation interne Vddint, et génère un signal d'horloge CLK dont la période varie conformément à la tension de grille Vg provenant du circuit détecteur de courant consommé 140. Le signal
d'horloge CLK est appliqué aux blocs fonctionnels IP0-IPn.
Dans le dispositif à circuit intégré 100, la période (ou la vitesse) du signal d'horloge CLK varie conformément au niveau de courant consommé de façon interne dans le dispositif 100. Par exemple, lorsque la consommation de courant augmente, la période du signal 10 d'horloge CLK augmente (c'est-à-dire que la vitesse d'horloge diminue). Lorsque la consommation de courant diminue, la période du signal d'horloge CLK diminue (c'està-dire que la vitesse d'horloge augmente). De façon plus spécifique, si l'on suppose que le courant admissible 15 maximal du dispositif à circuit intégré 100 est prédéterminé, lorsque le courant consommé s'approche du courant admissible maximal, la période du signal d'horloge CLK devient de plus en plus longue. Ceci signifie que les blocs fonctionnels IP0-IPn fonctionnent avec une vitesse 20 d'horloge optimisée, sans une diminution des performances de fonctionnement à cause de la limitation de la vitesse
d'horloge d'un bloc fonctionnel quelconque.
La figure 2 montre un schéma de circuit d'un dispositif à circuit intégré conforme à un mode de 25 réalisation de la présente invention. En se référant à la figure 2, on note qu'un circuit convertisseur de tension interne 120 comprend un comparateur 201, un transistor PMOS 202 et un condensateur 203. Le transistor PMOS 202 est connecté entre une tension d'alimentation externe Vddext 30 et une ligne d'alimentation PWL, et est commandé par une tension de sortie Vcon du comparateur 201. Le condensateur 203 est connecté entre la ligne d'alimentation PWL et une tension de masse GND. Le comparateur 201 comprend une borne non inverseuse (+) qui est connectée à la ligne PWL, une 35 borne inverseuse (-) qui est connectée à une tension de référence Vref, et une borne de sortie qui fournit la tension de commande Vcon. Le transistor PMOS 202 fournit du courant ou des charges à la ligne d'alimentation PWL, à partir de la tension d'alimentation externe Vdd_ext, en
réponse à la tension de commande Vcon. Le condensateur 203 5 stocke les charges qui sont fournies à la ligne d'alimentation PWL.
Le circuit de la figure 2 comprend en outre un circuit de détection de courant consommé 140 incluant un transistor PMOS 204 et un transistor NMOS 205. Le 10 transistor PMOS 204 comprend une grille qui reçoit la tension de commande Vcon, une source qui est connectée à la tension d'alimentation externe Vddext et un drain qui est connecté à un noeud de sortie ND pour fournir en sortie une tension de grille Vg. Le transistor NMOS 205 comprend une 15 grille qui est connectée au noeud de sortie ND, un drain qui est connecté au noeud de sortie ND et une source qui
est connectée à la tension de masse GND.
Comme le montre en outre la figure 2, un circuit générateur d'horloge 160 comprend un circuit oscillateur en 20 anneau incluant des inverseurs connectés en série. En
particulier, le circuit générateur d'horloge 160 comprend trois inverseurs INV1, INV2 et INV3, trois transistors NMOS 213, 215 et 217, et trois condensateurs 214, 216 et 218.
Chacun des inverseurs INV1, INV2 et INV3 comprend un 25 transistor PMOS et un transistor NMOS. Les inverseurs INV1,
INV2 et INV3 sont connectés en série à une borne de sortie CLK. Une borne d'entrée du premier inverseur INV1 est connectée à une borne de sortie du dernier inverseur INV3.
Un transistor NMOS et un condensateur sont connectés en 30 série entre une borne de sortie de chaque inverseur et une tension de masse. Par exemple, le transistor NMOS 213 et le condensateur 214 sont connectés en série entre une borne de sortie de l'inverseur INV1 et la tension de masse GND. Le transistor NMOS 215 et le condensateur 216 sont connectés 35 en série entre une borne de sortie de l'inverseur INV2 et la tension de masse GND. Le transistor NMOS 217 et le condensateur 218 sont connectés en série entre une borne de sortie de l'inverseur INV3 et la tension de masse GND. Les transistors NMOS 213, 215 et 217 sont commandés en commun par la tension de grille Vg provenant du circuit détecteur 5 de courant consommé 140. Le circuit détecteur de courant consommé 140 fonctionne comme un circuit de commande pour commander les transistors NMOS 213, 215 et 217 du circuit
générateur d'horloge 160.
En se référant aux figures 1 et 2, on va maintenant 10 décrire de façon plus détaillée un mode de fonctionnement
du dispositif à circuit intégré représenté sur la figure 2.
Lorsque les blocs fonctionnels IP0-IPn fonctionnent, la tension d'alimentation interne Vdd int devient plus basse qu'une tension de consigne, à cause 15 d'une consommation de courant par un ou plusieurs des blocs fonctionnels. La chute de tension de la tension d'alimentation interne peut être compensée pour rétablir la tension de consigne en fournissant du courant à une ligne d'alimentation PWL à partir d'une tension d'alimentation 20 externe Vddext, par l'intermédiaire d'un transistor PMOS 202. Cette opération est accomplie au moyen du comparateur 201. Par exemple, lorsque la tension Vddint est inférieure à la tension Vref, une tension de commande Vcon provenant du comparateur 201 est réduite, ce qui augmente le courant 25 circulant par l'intermédiaire du transistor 202. Lorsque la tension Vdd_int est plus élevée que la tension Vref, la tension de commande Vcon augmente, ce qui diminue le courant circulant par l'intermédiaire du transistor 202. La tension d'alimentation interne Vdd int est continuellement 30 rétablie à la tension de consigne par la répétition de ces opérations. Ainsi, comme décrit ci-dessus, si le niveau de courant consommé dans le dispositif 100 augmente, le niveau de courant circulant par l'intermédiaire du transistor PMOS 35 202 augmente également. Si le niveau de courant consommé dans le dispositif 100 diminue, le niveau de courant circulant par l'intermédiaire du transistor PMOS 202 diminue également. Le niveau de courant circulant à travers le transistor 202 est déterminé par la tension de commande
Vcon émise par le comparateur 201.
Le courant nécessaire pour rétablir une tension Vddint abaissée est fourni à travers le transistor PMOS 202, conformément à la tension de commande Vcon. Le niveau de courant fourni par l'intermédiaire du transistor 202 est détecté au moyen d'un transistor PMOS 204 et d'un 10 transistor NMOS 205. Du fait que le transistor PMOS 204 fonctionne sous la dépendance de la même tension de commande Vcon que le transistor PMOS 202, le niveau de courant qui circule à travers le transistor 204 varie en proportion du niveau de courant qui circule à travers le 15 transistor 202, et par conséquent il fournit une indication du fait que la consommation de courant du dispositif 100
augmente ou diminue.
Le courant circulant à travers le transistor PMOS 204 est reproduit à l'identique dans le transistor NMOS 205. Dans cette structure miroir, la tension de grille Vg varie conformément au niveau de courant circulant à travers le transistor PMOS 204. De ce fait, la tension de grille Vg est réglée conformément à la consommation de courant du dispositif 100. Lorsque la tension de grille Vg est réglée, 25 la période d'un signal d'horloge CLK est réglée. De façon plus spécifique, s'il y a une augmentation de la tension de grille Vg qui est appliquée en commun à des grilles des transistors 213, 215 et 217, le niveau de courant qui est fourni aux condensateurs 214, 216 et 218 augmentera. Au 30 contraire, si la tension de grille Vg diminue, le niveau de courant fourni aux condensateurs 214, 216 et 218 diminuera. Dans le cas mentionné en premier, la capacité effective des condensateurs 214, 216 et 218 augmentera, ce qui occasionne une diminution de la vitesse d'horloge (ou 35 une augmentation de la période d'horloge). Dans le cas mentionné en second, la capacité effective des condensateurs 214, 216 et 218 diminuera, ce qui occasionne une augmentation de la vitesse d'horloge (ou une diminution
de la période d'horloge).
En résumé, dans le mode de réalisation de la figure 5 2, si une tension d'alimentation interne Vdd int diminue à cause d'une augmentation de la consommation de courant du dispositif à circuit intégré, la tension de commande Vcon diminuera et le niveau de courant circulant vers la ligne d'alimentation PWL à travers le transistor PMOS 202 10 augmentera. Ainsi, du fait que le niveau de courant circulant à travers le transistor 202 augmente et le niveau de courant circulant à travers un transistor NMOS 205 augmente, la tension de grille Vg augmente. Une augmentation de la tension de grille Vg entraîne une 15 augmentation de la capacité effective des condensateurs 214, 216 et 218, et par conséquent la vitesse d'horloge diminuera. Au contraire, si la tension d'alimentation interne Vdd int augmente à cause d'une diminution de la consommation de courant du dispositif à circuit intégré, la 20 tension de commande Vcon augmentera et le niveau de courant circulant vers la ligne d'alimentation PWL à travers le transistor PMOS 202 diminuera. Ainsi, du fait que le niveau de courant circulant à travers le transistor 202 diminue et le niveau de courant circulant à travers le transistor NMOS 25 205 diminue, la tension de grille Vg diminuera. Une diminution de la tension de grille Vg entraine une diminution de la capacité effective des condensateurs 214, 216 et 218, et par conséquent la vitesse d'horloge augmentera. La figure 3 montre un schéma de circuit d'un
dispositif à circuit intégré conforme à un autre mode de réalisation de la présente invention. Sur la figure 3, les éléments qui sont les mêmes que les éléments représentés sur la figure 2 sont désignés par les mêmes numéros de 35 référence et leurs descriptions ne seront pas répétées. Une
tension de référence VrefO représentée sur la figure 3 est 1l
la même que Vref de la figure 2.
En se référant à la figure 3, on note qu'un circuit générateur de signaux 180 génère des signaux de sélection Si, S2 et S3 en réponse à une tension de grille Vg 5 provenant d'un circuit détecteur de courant consommé 140, et à une multiplicité de tensions de référence Vrefl, Vref2 et Vref3. Le générateur de signaux 180 comprend trois comparateurs 219, 220 et 221. La borne non inverseuse (+) du comparateur 219 est connectée à la première tension de 10 référence Vrefl, sa borne inverseuse (-) est connectée à la tension de grille Vg, et sa borne de sortie fournit le signal de sélection Si. La borne non inverseuse (+) du comparateur 220 est connectée à la seconde tension de référence Vref2, sa borne inverseuse (-) est connectée à la 15 tension de grille Vg, et sa borne de sortie fournit le signal de sélection S2. De plus, la borne non inverseuse (+) du comparateur 221 est connectée à la troisième tension de référence Vref3, sa borne inverseuse
(-) est connectée à la tension de grille Vg, et sa borne de 20 sortie fournit le signal de sélection S3.
Un circuit de boucle d'asservissement de phase (PLL) 222 reçoit un signal d'horloge de référence CLKref, et génère une multiplicité de signaux d'horloge (par exemple 0,5CLKref, CLKref, 2CLKref et 4CLKref) ayant 25 différentes périodes. Le signal d'horloge de référence CLKref est un signal d'horloge qui peut être généré dans le dispositif 100', ou fourni par une source externe, par exemple. Un circuit sélecteur 223 sélectionne l'un des signaux d'horloge 0,5CLKref, CLKref, 2CLKref et 4CLKref en 30 réponse aux signaux de sélection Si, S2 et S3, et le signal d'horloge sélectionné est appliqué aux blocs fonctionnels
IP0-IPn comme un signal d'horloge interne CLK.
On va maintenant décrire de façon plus détaillée un mode de fonctionnement d'un dispositif à circuit intégré 35 ayant une structure générale telle que celle représentée sur la figure 3. Le circuit convertisseur de tension
interne 120 et le circuit de détection de courant consommé 140 représentés sur la figure 3 fonctionnent de façon similaire à ceux décrits ci-dessus en relation avec la figure 2, et leurs descriptions seront donc omises. La 5 tension de grille Vg est réglée conformément au niveau de courant qui est consommé dans le dispositif à circuit intégré 100'. Lorsque la tension de grille Vg varie, la
période d'un signal d'horloge CLK est également réglée.
Par exemple, lorsque la tension de grille Vg est 10 inférieure à la tension de référence Vrefl, le circuit sélecteur 223 sélectionne l'un (par exemple 0,5CLKref) des signaux d'horloge 0,5CLKref, CLKref, 2CLKref et 4CLKref, en réponse aux signaux de sélection Si, S2 et S3. Lorsque la tension de grille Vg est comprise entre les tensions de 15 référence Vrefl et Vref2, le circuit sélecteur 223 sélectionne l'un (par exemple CLKref) des signaux d'horloge 0,5CLKref, CLKref, 2CLKref et 4CLKref en réponse aux signaux de sélection Si, S2 et S3. Lorsque la tension de grille Vg est comprise entre les tensions de référence 20 Vref2 et Vref3, le circuit sélecteur 223 sélectionne l'un (par exemple 2CLKref) des signaux d'horloge 0,5CLKref, CLKref, 2CLKref et 4CLKref en réponse aux signaux de sélection Si, S2 et S3. Lorsque la tension de grille Vg est supérieure à la tension de référence Vref3, le circuit 25 sélecteur 223 sélectionne l'un (par exemple 4CLKref) des signaux d'horloge 0,5CLKref, CLKref, 2CLKref et 4CLKref en réponse aux signaux de sélection Si, S2 et S3. Le signal d'horloge sélectionné est fourni aux blocs fonctionnels
IP0-IPn en tant que signal d'horloge interne CLK.
La présente invention procure avantageusement des procédés et des circuits pour obtenir des performances de fonctionnement optimales en réglant continuellement la vitesse d'horloge (ou la période d'horloge) sur la base du niveau de courant consommé dans un dispositif à circuit 35 intégré. Il faut noter que bien que des modes de réalisation illustratifs aient été décrits ici en référence aux dessins annexés, la présente invention n'est pas limitée à ces modes de réalisation précis, et divers autres changements et modifications peuvent y être apportés par l'homme de l'art, sans sortir de l'esprit et du cadre de 5 l'invention. On considère que de tels changements et modifications sont tous inclus dans le cadre de l'invention
tel qu'il est défini par les revendications annexées.
Claims (24)
1. Dispositif à circuit intégré, caractérisé en ce qu'il comprend: une multiplicité de blocs fonctionnels (IP0,... IPn); une ligne d'alimentation (PWL) qui fournit 5 une tension d'alimentation interne (Vdd int) aux blocs fonctionnels (IPO,... IPn); un circuit convertisseur de tension (120) qui commande un niveau de courant fourni à la ligne d'alimentation (PWL) en comparant une tension de référence (Vref) avec la tension d'alimentation interne 10 (Vddint); et un circuit générateur d'horloge (160) qui
génère un signal d'horloge (CLK) qui est appliqué aux blocs fonctionnels (IPO,... IPn); et en ce que le circuit générateur d'horloge (160) règle une période du signal d'horloge (CLK) conformément au niveau de courant qui est 15 fourni à la ligne d'alimentation (PWL).
2. Dispositif à circuit intégré selon la revendication 1, caractérisé en ce que la période du signal d'horloge (CLK) augmente lorsque le niveau de courant
fourni à la ligne d'alimentation (PWL) augmente.
3. Dispositif à circuit intégré selon la revendication 1, caractérisé en ce que la période du signal d'horloge (CLK) diminue lorsque le niveau de courant fourni
à la ligne d'alimentation (PWL) diminue.
4. Dispositif à circuit intégré, caractérisé en ce 25 qu'il comprend: une multiplicité de blocs fonctionnels (IP0,... IPn) fonctionnant en réponse à un signal d'horloge (CLK); une ligne d'alimentation (PWL) qui applique une tension d'alimentation interne (Vddint) aux blocs fonctionnels (IPO,.. . IPn); un circuit convertisseur de 30 tension (120) qui compare la tension d'alimentation interne (Vdd_int) avec une tension de référence (Vref) et génère une première tension de commande (Vcon) pour commander le niveau de courant qui est fourni à la ligne d'alimentation (PWL) à partir d'une tension d'alimentation externe 35 (Vdd_ext); un circuit de commande (140) qui génère une seconde tension de commande (Vg) qui varie conformément au niveau de courant fourni à la ligne d'alimentation (PWL) par le circuit convertisseur de tension (120); et un circuit générateur d'horloge (160) qui règle une période du signal d'horloge (CLK) en réponse à la seconde tension de commande (Vg).
5. Dispositif à circuit intégré selon la revendication 4, caractérisé en ce que la seconde tension de commande (Vg) augmente en réponse à une augmentation du niveau de courant fourni à la ligne d'alimentation (PWL), 10 et en ce que la période du signal d'horloge (CLK) augmente en réponse à une augmentation du second signal de commande (vg).
6. Dispositif à circuit intégré selon la revendication 4, caractérisé en ce que la seconde tension 15 de commande (Vg) diminue en réponse à une diminution du niveau de courant fourni à la ligne d'alimentation (PWL), et en ce que la période de l'horloge (CLK) diminue en réponse à une diminution de la seconde tension de commande (Vg).
7. Dispositif à circuit intégré selon la revendication 4, caractérisé en ce le circuit convertisseur de tension (120) comprend: un condensateur (203) qui est connecté à la ligne d'alimentation (PWL) et à une tension de masse (GND); un comparateur (201) qui compare une 25 tension aux bornes du condensateur (203) avec la tension de référence (Vref) et émet la première tension de commande (Vcon); et un circuit d'attaque (202) qui fournit du courant à la ligne d'alimentation (PWL) à partir de la tension d'alimentation externe (Vddext), en réponse à la 30 première tension de commande (Vcon) émise par le
comparateur (201).
8. Dispositif à circuit intégré selon la revendication 4, caractérisé en ce le circuit de commande (140) comprend: un transistor PMOS (204) qui est connecté 35 entre la tension d'alimentation externe (Vddext) et un noeud de sortie (ND), pour émettre la seconde tension de commande (Vg) en réponse à la première tension de commande (Vcon); et un transistor NMOS (205) qui est connecté entre le noeud de sortie (ND) et la tension de masse (GND), et fonctionne en réponse à la seconde tension de commande (Vg).
9. Dispositif à circuit intégré selon la revendication 4, caractérisé en ce que le circuit générateur d'horloge (160) comprend: une multiplicité d'inverseurs (INV1, INV2, INV3) connectés en série; une 10 multiplicité de condensateurs (214, 216, 218), chaque condensateur étant connecté entre la masse et une borne de sortie de l'un associé des inverseurs (INV1, INV2, INV3); et une multiplicité de transistors NMOS (213, 215, 217), chaque transistor NMOS étant connecté entre l'un des 15 condensateurs (214, 216, 218) et la borne de sortie de l'inverseur (INV1, INV2, INV3) associé, et les transistors NMOS (213, 215, 217) étant commandés en commun par la
seconde tension de commande (Vg).
10. Dispositif à circuit intégré selon la 20 revendication 4, caractérisé en ce le circuit générateur d'horloge comprend: un générateur d'horloge (222) qui génère une multiplicité de signaux d'horloge (0,5CLKref, CLKref, 2CLKref, 4CLKref) en réponse à un signal d'horloge de référence (CLKref), les signaux d'horloge ayant des 25 périodes mutuellement différentes; un générateur de signaux (180) qui génère des signaux de sélection (S1, S2, S3) en réponse au second signal de commande (Vg); et un sélecteur (223) qui sélectionne l'un des signaux d'horloge (0,5CLKref, CLKref, 2CLKref, 4CLKref) en réponse aux 30 signaux de sélection (S1, S2, S3), le signal d'horloge
sélectionné étant appliqué aux blocs fonctionnels (IPO,...
IPn) en tant que signal d'horloge (CLK).
11. Dispositif à circuit intégré selon la
revendication 10, caractérisé en ce que le signal d'horloge 35 de référence (CLKref) est fourni par une source externe.
12. Dispositif à circuit intégré selon la revendication 10, caractérisé en ce que le signal d'horloge de référence (CLKref) est généré dans le dispositif à
circuit intégré (100).
13. Dispositif à circuit intégré, caractérisé en ce 5 qu'il comprend: une multiplicité de blocs fonctionnels (IP0,... IPn) fonctionnant chacun en synchronisme avec un signal d'horloge (CLK); une ligne d'alimentation (PWL) qui fournit une tension d'alimentation interne (Vddint) aux blocs fonctionnels (IPO,... IPn); un moyen de stockage de 10 charges (203) connecté à la ligne d'alimentation (PWL); un circuit comparateur (201) qui compare une tension sur la ligne d'alimentation (PWL) avec une tension de référence (Vref) et génère une tension de commande (Vcon) conformément à un résultat de comparaison; un moyen de 15 fourniture de charges (202) pour fournir des charges à la ligne d'alimentation (PWL) à partir d'une tension d'alimentation externe (Vddext) en réponse à la tension de commande (Vcon); et un circuit générateur d'horloge (160) qui reçoit la tension d'alimentation interne (Vddint) et 20 génère le signal d'horloge (CLK) en réponse à la tension de commande (Vcon), la période du signal d'horloge (CLK) variant conformément à une variation de la tension de
commande (Vcon).
14. Dispositif à circuit intégré selon la 25 revendication 13, caractérisé en ce que le moyen de fourniture de charges comprend un transistor PMOS (202) connecté entre la tension d'alimentation externe (Vddext) et la ligne d'alimentation (PWL), le transistor PMOS (202) étant commandé par la tension de commande (Vcon), et en ce 30 que le moyen de stockage de charges comprend un condensateur (203) connecté entre la ligne d'alimentation
(PWL) et la masse (GND).
15. Dispositif à circuit intégré selon la revendication 13, caractérisé en ce que lorsque la tension 35 de commande (Vcon) augmente, la période du signal d'horloge
(CLK) augmente.
16. Dispositif à circuit intégré selon la revendication 13, caractérisé en ce que lorsque la tension de commande (Vcon) diminue, la période du signal d'horloge
(CLK) diminue.
17. Dispositif à circuit intégré selon la revendication 13, caractérisé en ce que le circuit générateur d'horloge comprend: un premier moyen (140) qui génère une seconde tension de commande (Vg) qui varie conformément à une variation de la tension de commande 10 (Vcon); et un second moyen (160, 180) qui génère le signal d'horloge (CLK) dont la période varie conformément à une
variation de la seconde tension de commande (Vg).
18. Dispositif à circuit intégré selon la revendication 17, caractérisé en ce que le premier moyen 15 (140) comprend: un transistor PMOS (204) qui est connecté entre la tension d'alimentation externe (Vdd_ext) et un noeud de sortie (ND) pour émettre la seconde tension de commande (Vg); et un transistor NMOS (205) qui est connecté entre le noeud de sortie (ND) et une tension de masse (GND) 20 et fonctionne en réponse à la seconde tension de commande (Vg).
19. Dispositif à circuit intégré selon la revendication 17, caractérisé en ce que le second moyen (160) comprend un oscillateur en anneau comprenant une 25 multiplicité d'inverseurs (INV1, INV2, INV3) connectés en série, l'oscillateur en anneau émettant un signal d'horloge (CLK) ayant une période qui varie conjointement à une
variation de la seconde tension de commande (Vg).
20. Dispositif à circuit intégré selon la 30 revendication 17, caractérisé en ce le second moyen (180) comprend: un générateur d'horloge (222) qui génère une multiplicité de signaux d'horloge (0,5CLKref, CLKref, 2CLKref, 4CLKref) en réponse à un signal d'horloge de référence (CLKref), les signaux d'horloge ayant des 35 périodes mutuellement différentes; un générateur de signaux (219, 220, 221) qui génère des signaux de sélection (Si, S2, S3) en réponse à la seconde tension de commande (Vg); et un sélecteur (223) qui sélectionne l'un des signaux d'horloge (0,5CLKref, CLKref, 2CLKref, 4CLKref) en réponse aux signaux de sélection (Sl, S2, S3) , le signal d'horloge sélectionné étant appliqué aux blocs fonctionnels (IP0,...
IPn) en tant que signal d'horloge (CLK).
21. Procédé pour optimiser les performances de fonctionnement d'un dispositif à circuit intégré (100) comprenant une multiplicité de blocs fonctionnels (IP0,... 10 IPn), caractérisé en ce qu'il comprend les étapes suivantes: on détecte un niveau de courant consommé par le dispositif à circuit intégré (100); on commande un niveau de courant fourni aux blocs fonctionnels (IP0,... IPn) sur la base de la consommation de courant détectée; et on règle une 15 période d'un signal d'horloge (CLK) appliqué aux blocs fonctionnels (IPO,... IPn) sur la base de la consommation
de courant détectée.
22. Procédé selon la revendication 21, caractérisé en ce que l'étape de détection du niveau de courant 20 consommé comprend: la comparaison d'une tension de
référence (Vref) avec une tension d'alimentation interne (Vddint) qui est appliquée aux blocs fonctionnels (IPO,...
IPn); et la génération d'une tension de commande (Vcon) en
réponse à la comparaison.
23. Procédé selon la revendication 22, caractérisé en ce que l'étape de commande d'un niveau de courant fourni aux blocs fonctionnels (IP0,... IPn) sur la base de la consommation de courant détectée comprend l'application de la tension de commande (Vcon) à une borne de grille d'un 30 transistor (202) pour régler un niveau de courant circulant à partir d'une alimentation externe (Vdd_ext) vers une ligne d'alimentation interne (PWL) qui fournit la tension d'alimentation interne (Vddint) aux blocs fonctionnels
(IPO,... IPn).
24. Procédé selon la revendication 22, caractérisé en ce que l'étape de réglage d'une période d'un signal
d'horloge (CLK) appliqué aux blocs fonctionnels (IPO,...
IPn) sur la base de la consommation de courant détectée comprend: l'augmentation de la période du signal d'horloge (CLK) lorsque la consommation de courant détectée augmente; 5 et la diminution de la période du signal d'horloge (CLK)
lorsque la consommation de courant détectée diminue.
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