JP3825722B2 - 半導体回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、動作周波数切り替え機能を有する集積回路部を内蔵する半導体回路装置に関する。
【０００２】
【従来の技術】
タイマ、ノイズキャンセラ、ＳＩＯ、ＵＡＲＴ等の半導体回路装置では、動作処理周波数（分解能）を切り替える機能を有する。動作処理周波数を切り替える機能を有する半導体回路装置の例を、図１３を用いて説明する。
【０００３】
分周器１３１によって分周した信号DVCKや、半導体チップ外部から入力されるイベント信号EXCK等をデジタルノイズキャンセラ１３２でノイズキャンセルした信号を、マルチプレクサ１３３で選択し、動作周波数切り替え必要のある集積回路部１３５のソースクロックMCKとして使用している。
【０００４】
例として、集積回路部１３５の動作周波数としてソースクロックSCKの１／４を選択したときの動作タイミングチャートを図１４に示す。分周器１３１でソースクロックSCKの１／４に分周された信号がマルチプレクサ１３３によって集積回路部１３５のソースクロックMCKとして選択される。集積回路部１３５はソースクロックMCK周期ごとに動作（ACT）する。
【０００５】
従来技術の問題点は、分周器１３１やマルチプレクサ１３３等のソースクロックSCKに同期するブロックと、ソースクロックMCKに同期する集積回路部１３５とのインターフェイスを同期調停するブロック１３４、およびソースクロックSCKに対し非同期なクロックACKに同期したブロックと集積回路部１３５とのインターフェイスを同期調停するブロック１３６といった同期調停部が必要なことである。
【０００６】
つまり、信号SCKや信号ACKに対するレスポンス時間が信号MCKの周波数に左右されてしまうことが問題である。また、信号MCKにヒゲがのる可能性があるために集積回路部１３５の処理動作中に動作周波数（集積回路部１３５のソースクロックMCK）を切り替えることはできないという使用制限があることも問題点の一つである。
【０００７】
【発明が解決しようとする課題】
上述したように、分周器に入力されたクロック信号と、集積回路部に入力されたクロック信号との同期調停を行うために、同期調停部が必要になると言う問題があった。
【０００８】
本発明の目的は、分周器１３１やマルチプレクサ１３３等のソースクロックSCKに同期するブロックと、ソースクロックSCKと異なる周波数で動作する集積回路部とのインターフェースを同期調停することが不要となる半導体回路装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、上記目的を達成するために以下のように構成されている。
【００１０】
（１）本発明の一例に係わる半導体回路装置は、入力されたクロック信号をカウントし、カウント値を出力する同期式分周器と、この同期式分周器から出力されたカウント値の各ビットの信号が入力され、セレクタ信号に応じて、あるビットのキャリー先読み信号を動作処理実効ステート信号として出力するセレクタ回路と、前記同期式分周器に入力されたクロック信号をソースクロックとして使用し、前記動作処理実効ステート信号により動作周波数が切り替えられる集積回路部とを具備してなる。
【００１１】
（２）本発明の一例に係わる半導体回路装置は、入力されたクロックをカウントし、カウント値を出力する同期式分周器と、この分周器でのカウント値を設定された値と比較し、セレクタ信号に応じて、比較結果を動作処理実効ステート信号として出力するセレクタ回路と、前記同期式分周器に入力されたクロック信号をソースクロックとして使用し、前記動作処理実効ステート信号により動作周波数が切り替えられる集積回路部とを具備してなることを特徴とする。
【００１２】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる１チップマイコンの概略構成を示すブロック図である。
【００１４】
入力されたソースクロック信号ＳＣＫが、同期式分周器１１及び集積回路部３０及びインターフェイス同期調停部３１に入力されている。
【００１５】
同期式分周器１１は、入力されたソースクロックSCKの立ち上げをカウントする。カウント値は３ビットのデジタルデータとして各ビットの信号が並列に出力される。同期式分周器１１が８つの立ち上げをカウントすると、カウント値はリセットされる。
【００１６】
カウント値の各ビットの信号は、セレクタ回路２０に入力される。カウント値の第１ビットの信号DVCK[0]はセレクタ回路２０内のマルチプレクサ２３、第１のＡＮＤ回路２１、及び第２のＡＮＤ回路２２に入力されている。カウント値の第２ビット信号は、第１のＡＮＤ回路２１、及び第２のＡＮＤ回路２２に入力されている。カウント値の第３ビット信号は、第２のＡＮＤ回路２２に入力されている。第１及び第２のＡＮＤ回路２１，２２の出力信号&DVCK[1:0]，&DVCK[2:0]はマルチプレクサ２３に入力されている。また、セレクタ回路２０には、常にアクティブである信号“１”が入力されている。
【００１７】
信号DVCK[0]，&DVCK[1:0]，&DVCK[2:0]は、カウント値の各ビットがキャリー（桁上げ）する前にアクティブとなる、キャリー先読み信号である。
【００１８】
マルチプレクサに入力されるカウント値の第１ビットのキャリー先読み信号DVCK[0]は、ソースクロックSCKの２周期毎に、ソースクロックSCKの１周期分アクティブになる。カウント値の第２ビットのキャリー先読み信号&DVCK[1:0]は、ソースクロックの４周期毎に、ソースクロックSCKの１周期分アクティブになる。カウント値の第２ビットのキャリー先読み信号&DVCK[2:0]は、ソースクロックSCKの８周期毎に、ソースクロックSCKの１周期分アクティブとなる。
【００１９】
マルチプレクサ２３には、周波数選択エンコード信号RSNSELが入力されている。マルチプレクサ２３は、周波数選択エンコード信号RSNSELに応じて、信号DVCK[0]，&DVCK[1:0]，及び&DVCK[2:0]の何れかを動作処理実効ステート信号RSNとして出力する。
【００２０】
以下では、ソースクロックの１／４の周波数を選択する選択信号RSNSEL[1:0]が入力されたものとして説明する。ソースクロックSCKの１周期を1ステートとし集積回路部３０の動作周波数としてソースクロックSCKの１／４を選択したときの動作タイミングチャートを図２に示す。セレクタ回路２０から出力される動作処理実効ステート信号RSNは、ソースクロックの4周期のうち1周期だけアクティブとなる。
【００２１】
マルチプレクサ２３は、選択信号RSNSEL[1:0]により、第１のＡＮＤ回路２１からの信号&DVCK[1:0]を動作処理実効ステート信号RSN(Resolution)として、動作周波数切り替え必要のある集積回路部３０に供給する。
【００２２】
集積回路部３０は基本的にソースクロックSCKの周期で動作処理が行われるが、ソースクロックSCKの周波数の１／４で動作する必要のあるブロックは信号RSNがアクティブとなるステート信号に従って動作処理する。
【００２３】
ＡＣＫ−ＳＣＫインターフェイス同期調停部３１に、ソースクロック信号SCKに対し非同期なクロック信号ACKとソースクロック信号SCKが入力されている。インターフェイス同期調停部３１は、クロック信号ACKとソースクロック信号SCKとの同期調停を行う。
【００２４】
次に、集積回路部の具体的な例を用いて、信号RSNによる動作を説明する。集積回路部３０の例を図３に示す。図３に示す集積回路部はサンプリング回数を４回としサンプリング周期を信号RSNによって切り替えるノイズキャンセラである。また、このノイズキャンセラの動作タイミングチャートを図４に示す。
【００２５】
ノイズキャンセラには、外部信号NCINとソースクロックSCKと動作処理実効ステート信号RSNが入力されている。
【００２６】
動作周波数選択付の４ビットシフトレジスタ４０は、４つのレジスタ４１（４１ａ，４１ｂ，４１ｃ，４１ｄ）が４ビットシリアル接続されて構成されている。各レジスタ４１は、動作周波数選択回路４２とＤ型フリップ・フロップ（Ｆ／Ｆ）４３とから構成されている。４ビットシフトレジスタ４０は、動作処理実効ステート信号ＲＳＮが“Ｈｉｇｈ”のアクティブ・ステート時に外部信号NCINの信号を１ビットづつシフトさせる。
【００２７】
具体的には、動作処理実効ステート信号RSNがアクティブの場合、レジスタ４１内の動作周波数選択回路４２は、外部入力信号NCIN又は前段のレジスタ４１のフリップ・フロップ４３から出力された信号を、同じレジスタ４１内のフリップ・フロップ４３に伝達する。また、動作処理実効ステート信号RSNが非アクティブ状態の場合、動作周波数選択回路４２は、同じレジスタ４１内のフリップ・フロップ４３から出力された信号をそのまま同じフリップ・フロップ４３に出力する。つまり、動作周波数選択回路４２は、動作処理実効ステート信号RSNに応じて、フリップ・フロップ４３に出力する信号を切り替える。
【００２８】
フリップ・フロップ４３は、ソースクロックSCKで動作する。しかし、外部入力信号NCIN又は前段のレジスタからの信号が入力可能となるのは、動作処理実効ステート信号RSNがアクティブの時のみである。従って、４ビットシフトレジスタ４０は、動作処理実効ステート信号RSNの入力周期に応じて動作するのと同じである。
【００２９】
この４ビットシフトレジスタ４０が従来のノイズキャンセラと回路構成が異なる部分であり、それ以降のサンプリング回路５０の構成は従来のノイズキャンセラと同様とある。サンプリング回路５０は、ゲート回路５１，５２，５３と、Ｄ型フリップ・フロップ５４とから構成されている。
【００３０】
４ビットシフトレジスタ４０の各レジスタ４１に入力された信号が、全て“０”となったときのみ、サンプリング回路５０から出力されるノイズキャンセル後信号ＮＣＯＵＴが“０”となる。その結果、外部入力信号ＮＣＩＮのローレベルを検知したことになる。
【００３１】
また、４ビットシフトレジスタ４０の各レジスタ４１に格納された値が、全て“１”となったときのみ、サンプリング回路５０から出力されるノイズキャンセル後信号ＮＣＯＵＴが“１”となる。その結果、外部入力信号ＮＣＩＮがハイレベルであることを検知したことになる。
【００３２】
４ビットシフトレジスタ４０の各レジスタ４１に格納された値が全て“０”又は“１”以外の状態では、その前のノイズキャンセル後信号ＮＣＯＵＴの値を保持して出力する。
【００３３】
これにより集積回路部３０はソースクロックSCKに同期するため、ソースクロックSCKに同期した集積回路部と集積回路部３０とのインターフェイスを同期調停する、回路部は必要なくなる。さらに、集積回路部３０の処理動作実行中に動作周波数を切り替えることが可能となる。
【００３４】
また、ソースクロックＳＣＫに対し非同期なクロックＡＣＫに同期した集積回路部と集積回路部３０とのインターフェイスを同期調停する場合、同期調停部３１にてソースクロックＳＣＫに対する同期をとるので、レスポンス時間はソースクロックＳＣＫの周波数のみに依存して一定で、選択された動作周波数に影響されない。特にプロセッサからの命令とのレスポンスが一定になるという利点は大きい。
【００３５】
従来のノイズキャンセラのブロック図を図５に示す。また、このノイズキャンセラの動作タイミングチャートを図６に示す。図５に示すように、４ビットシフトレジスタ６０は、Ｄ型フリップ・フロップ６１が４ビットシリアル接続されて構成されている。
【００３６】
図６に示すように、ソースクロックSCKと、ソースクロックSCKを分周したクロックＭＣＫとでは時間的なズレが生じるので、同期調停しなければならず、ノイズキャンセル結果である信号NCOUTのレスポンスはクロック信号MCKに依存する。
【００３７】
（第２の実施形態）
本実施形態では、セレクタ回路の例を示す。セレクタ回路以外の構成は第１の実施形態で説明した１チップマイコンと同様なので、セレクタ回路及び同期式分周器のみ図示して説明する。
【００３８】
図７は、本発明の第２の実施形態に係わる１チップマイコンの概略構成を示すブロック図である。
【００３９】
同期式分周器１１のカウント数がセレクタ回路７０内の第１，第２，及び第３のカウント数検出回路７１，７２，７３に入力されている。第１のカウント数検出回路７１から出力される信号は、カウント数が３（DVCK[2:0]＝２）になった時、アクティブとなる。従って、第１のカウント数検出回路７１から出力される信号は、ソースクロックSCKの１／３の周波数で、アクティブとなる。また、第２のカウント数検出回路７２から出力される信号は、カウント数が５（DVCK[2;0]=4）になったときアクティブとなる。従って、第２のカウント数検出回路７２から出力される信号は、ソースクロックSCKの１／５の周波数で、アクティブとなる。さらに、第３のカウント数検出回路７３から出力される信号は、カウント数が７（DVCK[2;0]=6）になったときアクティブとなる。従って、第３のカウント数検出回路７３から出力される信号は、ソースクロックSCKの１／７の周波数で、アクティブとなる。
【００４０】
各カウント数検出回路７１，７２，７３の信号は、マルチプレクサ２３に入力される。マルチプレクサ２３は、選択信号RSNSELに応じて、カウント数検出回路７１，７２，７３の出力信号の何れかを動作処理実効ステート信号RSNとして出力する。
【００４１】
動作処理実効ステート信号ＲＳＮ(Resolution)は、動作周波数切り替え必要のある集積回路部３０及び同期式分周器１１に供給される。同期式分周器１１は、動作処理実効ステート信号ＲＳＮが入力されると、カウント数をリセットする。
【００４２】
本実施形態では、動作周波数としてソースクロックの１／５など、２の階乗以外の整数分周も動作周波数として選択可能となる。
【００４３】
（第３の実施形態）
本実施形態では、第１及び第２の実施形態に示した動作周波数セレクタ回路２０，７０に更に供給される信号の例を説明する。図８は、本発明の第３の実施形態に係わる１チップマイコンの概略構成を示すブロック図である。なお、本実施形態の１チップマイコンの構成は、図１に示した１チップマイコンの構成と同様なので、主要部分のみを示す。
【００４４】
図８に示すように、イベント信号EXIN及びソースクロックSCKが入力されるノイズキャンセラ８１と、ノイズキャンセラ８１からの信号EXCK及びソースクロックSCKが入力されるエッジ検出部８２とがある。
【００４５】
イベント信号EXINは、外部端子入力等の集積回路部外部からの信号である。ノイズキャンセラ８１は、ソースクロックSCKに同期してイベント信号EXINのノイズをキャンセルする。ノイズキャンセラ８１によりノイズがキャンセルされた信号EXCKは、エッジ検出部８２によりエッジが検出される。エッジ検出部８２は、信号EXCKのエッジを検出すると、ソースクロックSCKの１周期分アクティブとなるエッジ検出ステート信号EXTRGを動作周波数セレクタ回路２０，７０に出力する。動作周波数セレクタ回路２０，７０は入力された選択信号RSNSELに応じて動作処理実効ステート信号RSNを出力する。
【００４６】
（第４の実施形態）
動作周波数選択機能を有する集積回路部３０の例として、タイマでの応用実施例を図９に示す。
【００４７】
タイマ９０の外部から、フリップ・フロップからなるカウンタレジスタ９１にソースクロックSCKが入力されている。カウンタレジスタ９１はソースクロックSCKで動作する。カウンタレジスタ９１から出力された信号COUNTは、一致比較回路９２，＋１回路９３，及び信号動作周波数選択回路９４の“０”側に入力される。
【００４８】
＋１回路９３は入力された値に１を足して出力する。＋１回路の出力信号は、信号動作周波数選択回路９４の“１”側に入力される。信号動作周波数選択回路９４に動作処理実効ステート信号RSNが入力されている。信号動作周波数選択回路９４は、動作処理実効ステート信号RSNがアクティブの場合に、“１”側に入力された信号を出力する。動作処理実効ステート信号RSNが非アクティブの場合、信号動作周波数選択回路９４は、“０”側に入力された信号を出力する。信号動作周波数選択回路９４から出力された信号は、クリア回路９５を介して、カウンタレジスタ９１に入力される。従って、カウンタレジスタ９１に＋１回路９３によりカウントアップされた信号が入力されるのは、動作処理実効ステート信号RSNがアクティブの時だけである。
【００４９】
一致比較回路９２は、カウンタレジスタ９１から入力された信号と比較データ信号CMPDとを比較する。二つの信号が一致する場合、一致比較回路９２から出力される信号EQUがアクティブになる。
【００５０】
アンド回路９６には、信号EQU及び動作処理実効ステート信号RSNが入力される。信号EQU及び動作処理実効ステート信号RSNが共にアクティブの場合、アンド回路から出力される信号EQURSNがアクティブになる。
【００５１】
クリア回路９５には、信号EQURSNが入力される。信号EQURSNがアクティブの場合、クリア回路９５は、信号動作周波数選択回路９４から入力された信号をクリアしてカウンタレジスタ９１に出力する。
【００５２】
以上説明したように、動作処理実効ステート信号RSNがアクティブのステートのみ、カウントアップし、カウント一致信号EQUと動作処理実効ステート信号RSNとを論理ANDした信号でカウント値を同期クリアすることによって、カウント動作周期を選択されたRSN周期とすることができる。
【００５３】
従来のタイマでは、タイマの制御や動作結果の読出し等を行う場合に、ソースクロックSCKと分周クロックMCK間の信号のズレがあるために同期調停しなければならず、レスポンスが低下してしまう。これに対し、図９に示したタイマでは、全てがソースクロックSCKで動作するため、同期調停部が不要でタイマの制御信号や動作結果の読出し等を行う場合でもレスポンス低下しない。
【００５４】
このタイマの動作タイミングチャートを図１０に示す。また、従来のタイマのブロック図を図１１に示す。従来のタイマの動作タイミングチャートを図１２に示す。図１０及び図１２に示すタイマの動作タイミングチャートは、比較データ信号CMPDが“８’ｈｃｃ”の場合である。なお、図１１において、図１０と同一な部位には同一符号を付し、詳細な説明を省略する。なお、図１１において、符号１００はタイマ、符号１０１はSCK-MCK間のインターフェース同期調停部である。
【００５５】
本実施形態に示したタイマの場合、スタート制御信号がアクティブになると、動作処理実効ステート信号RSNに依存せず、直ぐ動作する。従って、スタート制御信号に対するレスポンスが低下しない。
【００５６】
従来のタイマの場合、MCKに依存して動作する。従って、図１２に示すように、スタート制御信号がアクティブになってから、動作するまでに、タイムラグがあり、レスポンスが低下している。
【００５７】
なお、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００５８】
【発明の効果】
以上説明したように本発明によれば、
動作周波数選択機能を有する集積回路部とその動作周波数を選択する機能ブロックとをある一つのソースクロックで同期させることが可能となる。すなわち、動作周波数選択機能を有する集積回路部とその動作周波数を選択する機能ブロックとのインターフェイス信号の同期調停回路が不要となり、集積回路部の処理動作実行中に動作周波数を切り替えることも可能となる。
【００５９】
また、前記のソースクロックに対し非同期な集積回路部とのインターフェイスにおけるレスポンス時間は先のソースクロックの周波数のみに依存し一定で、選択された動作周波数に影響されない。
【図面の簡単な説明】
【図１】第１の実施形態に係わる１チップマイコンの概略構成を示すブロック図。
【図２】集積回路部３０の動作周波数としてソースクロックSCKの１／４を選択したときの動作タイミングチャートを示す図。
【図３】第１の実施形態に係わるノイズキャンセラの概略構成を示すブロック図。
【図４】図３に示すノイズキャンセラの動作タイミングチャートを示す図。
【図５】従来のノイズキャンセラの概略構成を示すブロック図。
【図６】図５に示すノイズキャンセラの動作タイミングチャートを示す図。
【図７】第２の実施形態に係わる１チップマイコンの概略構成を示すブロック図。
【図８】第３の実施形態に係わる１チップマイコンの概略構成を示すブロック図。
【図９】第４の実施形態に係わるタイマの概略構成を示すブロック図。
【図１０】図９に示すタイマの動作タイミングチャートを示す図。
【図１１】従来のタイマの概略構成を示すブロック図。
【図１２】図１１に示すタイマの動作タイミングチャートを示す図。
【図１３】従来の１チップマイコンの概略構成を示すブロック図。
【図１４】集積回路部１３５の動作周波数としてソースクロックSCKの１／４を選択したときの動作タイミングチャートを示す図。
【符号の説明】
１１…同期式分周器
２０…セレクタ回路
２０．７０…動作周波数セレクタ
２１…第１のＡＮＤ回路
２２…第２のＡＮＤ回路
２３…マルチプレクサ
３０…集積回路部
３１…インターフェイス同期調停部
４０…４ビットシフトレジスタ
４１…レジスタ
４２…動作周波数選択回路
４３…フリップ・フロップ
５０…サンプリング回路
【発明の属する技術分野】
本発明は、動作周波数切り替え機能を有する集積回路部を内蔵する半導体回路装置に関する。
【０００２】
【従来の技術】
タイマ、ノイズキャンセラ、ＳＩＯ、ＵＡＲＴ等の半導体回路装置では、動作処理周波数（分解能）を切り替える機能を有する。動作処理周波数を切り替える機能を有する半導体回路装置の例を、図１３を用いて説明する。
【０００３】
分周器１３１によって分周した信号DVCKや、半導体チップ外部から入力されるイベント信号EXCK等をデジタルノイズキャンセラ１３２でノイズキャンセルした信号を、マルチプレクサ１３３で選択し、動作周波数切り替え必要のある集積回路部１３５のソースクロックMCKとして使用している。
【０００４】
例として、集積回路部１３５の動作周波数としてソースクロックSCKの１／４を選択したときの動作タイミングチャートを図１４に示す。分周器１３１でソースクロックSCKの１／４に分周された信号がマルチプレクサ１３３によって集積回路部１３５のソースクロックMCKとして選択される。集積回路部１３５はソースクロックMCK周期ごとに動作（ACT）する。
【０００５】
従来技術の問題点は、分周器１３１やマルチプレクサ１３３等のソースクロックSCKに同期するブロックと、ソースクロックMCKに同期する集積回路部１３５とのインターフェイスを同期調停するブロック１３４、およびソースクロックSCKに対し非同期なクロックACKに同期したブロックと集積回路部１３５とのインターフェイスを同期調停するブロック１３６といった同期調停部が必要なことである。
【０００６】
つまり、信号SCKや信号ACKに対するレスポンス時間が信号MCKの周波数に左右されてしまうことが問題である。また、信号MCKにヒゲがのる可能性があるために集積回路部１３５の処理動作中に動作周波数（集積回路部１３５のソースクロックMCK）を切り替えることはできないという使用制限があることも問題点の一つである。
【０００７】
【発明が解決しようとする課題】
上述したように、分周器に入力されたクロック信号と、集積回路部に入力されたクロック信号との同期調停を行うために、同期調停部が必要になると言う問題があった。
【０００８】
本発明の目的は、分周器１３１やマルチプレクサ１３３等のソースクロックSCKに同期するブロックと、ソースクロックSCKと異なる周波数で動作する集積回路部とのインターフェースを同期調停することが不要となる半導体回路装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、上記目的を達成するために以下のように構成されている。
【００１０】
（１）本発明の一例に係わる半導体回路装置は、入力されたクロック信号をカウントし、カウント値を出力する同期式分周器と、この同期式分周器から出力されたカウント値の各ビットの信号が入力され、セレクタ信号に応じて、あるビットのキャリー先読み信号を動作処理実効ステート信号として出力するセレクタ回路と、前記同期式分周器に入力されたクロック信号をソースクロックとして使用し、前記動作処理実効ステート信号により動作周波数が切り替えられる集積回路部とを具備してなる。
【００１１】
（２）本発明の一例に係わる半導体回路装置は、入力されたクロックをカウントし、カウント値を出力する同期式分周器と、この分周器でのカウント値を設定された値と比較し、セレクタ信号に応じて、比較結果を動作処理実効ステート信号として出力するセレクタ回路と、前記同期式分周器に入力されたクロック信号をソースクロックとして使用し、前記動作処理実効ステート信号により動作周波数が切り替えられる集積回路部とを具備してなることを特徴とする。
【００１２】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる１チップマイコンの概略構成を示すブロック図である。
【００１４】
入力されたソースクロック信号ＳＣＫが、同期式分周器１１及び集積回路部３０及びインターフェイス同期調停部３１に入力されている。
【００１５】
同期式分周器１１は、入力されたソースクロックSCKの立ち上げをカウントする。カウント値は３ビットのデジタルデータとして各ビットの信号が並列に出力される。同期式分周器１１が８つの立ち上げをカウントすると、カウント値はリセットされる。
【００１６】
カウント値の各ビットの信号は、セレクタ回路２０に入力される。カウント値の第１ビットの信号DVCK[0]はセレクタ回路２０内のマルチプレクサ２３、第１のＡＮＤ回路２１、及び第２のＡＮＤ回路２２に入力されている。カウント値の第２ビット信号は、第１のＡＮＤ回路２１、及び第２のＡＮＤ回路２２に入力されている。カウント値の第３ビット信号は、第２のＡＮＤ回路２２に入力されている。第１及び第２のＡＮＤ回路２１，２２の出力信号&DVCK[1:0]，&DVCK[2:0]はマルチプレクサ２３に入力されている。また、セレクタ回路２０には、常にアクティブである信号“１”が入力されている。
【００１７】
信号DVCK[0]，&DVCK[1:0]，&DVCK[2:0]は、カウント値の各ビットがキャリー（桁上げ）する前にアクティブとなる、キャリー先読み信号である。
【００１８】
マルチプレクサに入力されるカウント値の第１ビットのキャリー先読み信号DVCK[0]は、ソースクロックSCKの２周期毎に、ソースクロックSCKの１周期分アクティブになる。カウント値の第２ビットのキャリー先読み信号&DVCK[1:0]は、ソースクロックの４周期毎に、ソースクロックSCKの１周期分アクティブになる。カウント値の第２ビットのキャリー先読み信号&DVCK[2:0]は、ソースクロックSCKの８周期毎に、ソースクロックSCKの１周期分アクティブとなる。
【００１９】
マルチプレクサ２３には、周波数選択エンコード信号RSNSELが入力されている。マルチプレクサ２３は、周波数選択エンコード信号RSNSELに応じて、信号DVCK[0]，&DVCK[1:0]，及び&DVCK[2:0]の何れかを動作処理実効ステート信号RSNとして出力する。
【００２０】
以下では、ソースクロックの１／４の周波数を選択する選択信号RSNSEL[1:0]が入力されたものとして説明する。ソースクロックSCKの１周期を1ステートとし集積回路部３０の動作周波数としてソースクロックSCKの１／４を選択したときの動作タイミングチャートを図２に示す。セレクタ回路２０から出力される動作処理実効ステート信号RSNは、ソースクロックの4周期のうち1周期だけアクティブとなる。
【００２１】
マルチプレクサ２３は、選択信号RSNSEL[1:0]により、第１のＡＮＤ回路２１からの信号&DVCK[1:0]を動作処理実効ステート信号RSN(Resolution)として、動作周波数切り替え必要のある集積回路部３０に供給する。
【００２２】
集積回路部３０は基本的にソースクロックSCKの周期で動作処理が行われるが、ソースクロックSCKの周波数の１／４で動作する必要のあるブロックは信号RSNがアクティブとなるステート信号に従って動作処理する。
【００２３】
ＡＣＫ−ＳＣＫインターフェイス同期調停部３１に、ソースクロック信号SCKに対し非同期なクロック信号ACKとソースクロック信号SCKが入力されている。インターフェイス同期調停部３１は、クロック信号ACKとソースクロック信号SCKとの同期調停を行う。
【００２４】
次に、集積回路部の具体的な例を用いて、信号RSNによる動作を説明する。集積回路部３０の例を図３に示す。図３に示す集積回路部はサンプリング回数を４回としサンプリング周期を信号RSNによって切り替えるノイズキャンセラである。また、このノイズキャンセラの動作タイミングチャートを図４に示す。
【００２５】
ノイズキャンセラには、外部信号NCINとソースクロックSCKと動作処理実効ステート信号RSNが入力されている。
【００２６】
動作周波数選択付の４ビットシフトレジスタ４０は、４つのレジスタ４１（４１ａ，４１ｂ，４１ｃ，４１ｄ）が４ビットシリアル接続されて構成されている。各レジスタ４１は、動作周波数選択回路４２とＤ型フリップ・フロップ（Ｆ／Ｆ）４３とから構成されている。４ビットシフトレジスタ４０は、動作処理実効ステート信号ＲＳＮが“Ｈｉｇｈ”のアクティブ・ステート時に外部信号NCINの信号を１ビットづつシフトさせる。
【００２７】
具体的には、動作処理実効ステート信号RSNがアクティブの場合、レジスタ４１内の動作周波数選択回路４２は、外部入力信号NCIN又は前段のレジスタ４１のフリップ・フロップ４３から出力された信号を、同じレジスタ４１内のフリップ・フロップ４３に伝達する。また、動作処理実効ステート信号RSNが非アクティブ状態の場合、動作周波数選択回路４２は、同じレジスタ４１内のフリップ・フロップ４３から出力された信号をそのまま同じフリップ・フロップ４３に出力する。つまり、動作周波数選択回路４２は、動作処理実効ステート信号RSNに応じて、フリップ・フロップ４３に出力する信号を切り替える。
【００２８】
フリップ・フロップ４３は、ソースクロックSCKで動作する。しかし、外部入力信号NCIN又は前段のレジスタからの信号が入力可能となるのは、動作処理実効ステート信号RSNがアクティブの時のみである。従って、４ビットシフトレジスタ４０は、動作処理実効ステート信号RSNの入力周期に応じて動作するのと同じである。
【００２９】
この４ビットシフトレジスタ４０が従来のノイズキャンセラと回路構成が異なる部分であり、それ以降のサンプリング回路５０の構成は従来のノイズキャンセラと同様とある。サンプリング回路５０は、ゲート回路５１，５２，５３と、Ｄ型フリップ・フロップ５４とから構成されている。
【００３０】
４ビットシフトレジスタ４０の各レジスタ４１に入力された信号が、全て“０”となったときのみ、サンプリング回路５０から出力されるノイズキャンセル後信号ＮＣＯＵＴが“０”となる。その結果、外部入力信号ＮＣＩＮのローレベルを検知したことになる。
【００３１】
また、４ビットシフトレジスタ４０の各レジスタ４１に格納された値が、全て“１”となったときのみ、サンプリング回路５０から出力されるノイズキャンセル後信号ＮＣＯＵＴが“１”となる。その結果、外部入力信号ＮＣＩＮがハイレベルであることを検知したことになる。
【００３２】
４ビットシフトレジスタ４０の各レジスタ４１に格納された値が全て“０”又は“１”以外の状態では、その前のノイズキャンセル後信号ＮＣＯＵＴの値を保持して出力する。
【００３３】
これにより集積回路部３０はソースクロックSCKに同期するため、ソースクロックSCKに同期した集積回路部と集積回路部３０とのインターフェイスを同期調停する、回路部は必要なくなる。さらに、集積回路部３０の処理動作実行中に動作周波数を切り替えることが可能となる。
【００３４】
また、ソースクロックＳＣＫに対し非同期なクロックＡＣＫに同期した集積回路部と集積回路部３０とのインターフェイスを同期調停する場合、同期調停部３１にてソースクロックＳＣＫに対する同期をとるので、レスポンス時間はソースクロックＳＣＫの周波数のみに依存して一定で、選択された動作周波数に影響されない。特にプロセッサからの命令とのレスポンスが一定になるという利点は大きい。
【００３５】
従来のノイズキャンセラのブロック図を図５に示す。また、このノイズキャンセラの動作タイミングチャートを図６に示す。図５に示すように、４ビットシフトレジスタ６０は、Ｄ型フリップ・フロップ６１が４ビットシリアル接続されて構成されている。
【００３６】
図６に示すように、ソースクロックSCKと、ソースクロックSCKを分周したクロックＭＣＫとでは時間的なズレが生じるので、同期調停しなければならず、ノイズキャンセル結果である信号NCOUTのレスポンスはクロック信号MCKに依存する。
【００３７】
（第２の実施形態）
本実施形態では、セレクタ回路の例を示す。セレクタ回路以外の構成は第１の実施形態で説明した１チップマイコンと同様なので、セレクタ回路及び同期式分周器のみ図示して説明する。
【００３８】
図７は、本発明の第２の実施形態に係わる１チップマイコンの概略構成を示すブロック図である。
【００３９】
同期式分周器１１のカウント数がセレクタ回路７０内の第１，第２，及び第３のカウント数検出回路７１，７２，７３に入力されている。第１のカウント数検出回路７１から出力される信号は、カウント数が３（DVCK[2:0]＝２）になった時、アクティブとなる。従って、第１のカウント数検出回路７１から出力される信号は、ソースクロックSCKの１／３の周波数で、アクティブとなる。また、第２のカウント数検出回路７２から出力される信号は、カウント数が５（DVCK[2;0]=4）になったときアクティブとなる。従って、第２のカウント数検出回路７２から出力される信号は、ソースクロックSCKの１／５の周波数で、アクティブとなる。さらに、第３のカウント数検出回路７３から出力される信号は、カウント数が７（DVCK[2;0]=6）になったときアクティブとなる。従って、第３のカウント数検出回路７３から出力される信号は、ソースクロックSCKの１／７の周波数で、アクティブとなる。
【００４０】
各カウント数検出回路７１，７２，７３の信号は、マルチプレクサ２３に入力される。マルチプレクサ２３は、選択信号RSNSELに応じて、カウント数検出回路７１，７２，７３の出力信号の何れかを動作処理実効ステート信号RSNとして出力する。
【００４１】
動作処理実効ステート信号ＲＳＮ(Resolution)は、動作周波数切り替え必要のある集積回路部３０及び同期式分周器１１に供給される。同期式分周器１１は、動作処理実効ステート信号ＲＳＮが入力されると、カウント数をリセットする。
【００４２】
本実施形態では、動作周波数としてソースクロックの１／５など、２の階乗以外の整数分周も動作周波数として選択可能となる。
【００４３】
（第３の実施形態）
本実施形態では、第１及び第２の実施形態に示した動作周波数セレクタ回路２０，７０に更に供給される信号の例を説明する。図８は、本発明の第３の実施形態に係わる１チップマイコンの概略構成を示すブロック図である。なお、本実施形態の１チップマイコンの構成は、図１に示した１チップマイコンの構成と同様なので、主要部分のみを示す。
【００４４】
図８に示すように、イベント信号EXIN及びソースクロックSCKが入力されるノイズキャンセラ８１と、ノイズキャンセラ８１からの信号EXCK及びソースクロックSCKが入力されるエッジ検出部８２とがある。
【００４５】
イベント信号EXINは、外部端子入力等の集積回路部外部からの信号である。ノイズキャンセラ８１は、ソースクロックSCKに同期してイベント信号EXINのノイズをキャンセルする。ノイズキャンセラ８１によりノイズがキャンセルされた信号EXCKは、エッジ検出部８２によりエッジが検出される。エッジ検出部８２は、信号EXCKのエッジを検出すると、ソースクロックSCKの１周期分アクティブとなるエッジ検出ステート信号EXTRGを動作周波数セレクタ回路２０，７０に出力する。動作周波数セレクタ回路２０，７０は入力された選択信号RSNSELに応じて動作処理実効ステート信号RSNを出力する。
【００４６】
（第４の実施形態）
動作周波数選択機能を有する集積回路部３０の例として、タイマでの応用実施例を図９に示す。
【００４７】
タイマ９０の外部から、フリップ・フロップからなるカウンタレジスタ９１にソースクロックSCKが入力されている。カウンタレジスタ９１はソースクロックSCKで動作する。カウンタレジスタ９１から出力された信号COUNTは、一致比較回路９２，＋１回路９３，及び信号動作周波数選択回路９４の“０”側に入力される。
【００４８】
＋１回路９３は入力された値に１を足して出力する。＋１回路の出力信号は、信号動作周波数選択回路９４の“１”側に入力される。信号動作周波数選択回路９４に動作処理実効ステート信号RSNが入力されている。信号動作周波数選択回路９４は、動作処理実効ステート信号RSNがアクティブの場合に、“１”側に入力された信号を出力する。動作処理実効ステート信号RSNが非アクティブの場合、信号動作周波数選択回路９４は、“０”側に入力された信号を出力する。信号動作周波数選択回路９４から出力された信号は、クリア回路９５を介して、カウンタレジスタ９１に入力される。従って、カウンタレジスタ９１に＋１回路９３によりカウントアップされた信号が入力されるのは、動作処理実効ステート信号RSNがアクティブの時だけである。
【００４９】
一致比較回路９２は、カウンタレジスタ９１から入力された信号と比較データ信号CMPDとを比較する。二つの信号が一致する場合、一致比較回路９２から出力される信号EQUがアクティブになる。
【００５０】
アンド回路９６には、信号EQU及び動作処理実効ステート信号RSNが入力される。信号EQU及び動作処理実効ステート信号RSNが共にアクティブの場合、アンド回路から出力される信号EQURSNがアクティブになる。
【００５１】
クリア回路９５には、信号EQURSNが入力される。信号EQURSNがアクティブの場合、クリア回路９５は、信号動作周波数選択回路９４から入力された信号をクリアしてカウンタレジスタ９１に出力する。
【００５２】
以上説明したように、動作処理実効ステート信号RSNがアクティブのステートのみ、カウントアップし、カウント一致信号EQUと動作処理実効ステート信号RSNとを論理ANDした信号でカウント値を同期クリアすることによって、カウント動作周期を選択されたRSN周期とすることができる。
【００５３】
従来のタイマでは、タイマの制御や動作結果の読出し等を行う場合に、ソースクロックSCKと分周クロックMCK間の信号のズレがあるために同期調停しなければならず、レスポンスが低下してしまう。これに対し、図９に示したタイマでは、全てがソースクロックSCKで動作するため、同期調停部が不要でタイマの制御信号や動作結果の読出し等を行う場合でもレスポンス低下しない。
【００５４】
このタイマの動作タイミングチャートを図１０に示す。また、従来のタイマのブロック図を図１１に示す。従来のタイマの動作タイミングチャートを図１２に示す。図１０及び図１２に示すタイマの動作タイミングチャートは、比較データ信号CMPDが“８’ｈｃｃ”の場合である。なお、図１１において、図１０と同一な部位には同一符号を付し、詳細な説明を省略する。なお、図１１において、符号１００はタイマ、符号１０１はSCK-MCK間のインターフェース同期調停部である。
【００５５】
本実施形態に示したタイマの場合、スタート制御信号がアクティブになると、動作処理実効ステート信号RSNに依存せず、直ぐ動作する。従って、スタート制御信号に対するレスポンスが低下しない。
【００５６】
従来のタイマの場合、MCKに依存して動作する。従って、図１２に示すように、スタート制御信号がアクティブになってから、動作するまでに、タイムラグがあり、レスポンスが低下している。
【００５７】
なお、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００５８】
【発明の効果】
以上説明したように本発明によれば、
動作周波数選択機能を有する集積回路部とその動作周波数を選択する機能ブロックとをある一つのソースクロックで同期させることが可能となる。すなわち、動作周波数選択機能を有する集積回路部とその動作周波数を選択する機能ブロックとのインターフェイス信号の同期調停回路が不要となり、集積回路部の処理動作実行中に動作周波数を切り替えることも可能となる。
【００５９】
また、前記のソースクロックに対し非同期な集積回路部とのインターフェイスにおけるレスポンス時間は先のソースクロックの周波数のみに依存し一定で、選択された動作周波数に影響されない。
【図面の簡単な説明】
【図１】第１の実施形態に係わる１チップマイコンの概略構成を示すブロック図。
【図２】集積回路部３０の動作周波数としてソースクロックSCKの１／４を選択したときの動作タイミングチャートを示す図。
【図３】第１の実施形態に係わるノイズキャンセラの概略構成を示すブロック図。
【図４】図３に示すノイズキャンセラの動作タイミングチャートを示す図。
【図５】従来のノイズキャンセラの概略構成を示すブロック図。
【図６】図５に示すノイズキャンセラの動作タイミングチャートを示す図。
【図７】第２の実施形態に係わる１チップマイコンの概略構成を示すブロック図。
【図８】第３の実施形態に係わる１チップマイコンの概略構成を示すブロック図。
【図９】第４の実施形態に係わるタイマの概略構成を示すブロック図。
【図１０】図９に示すタイマの動作タイミングチャートを示す図。
【図１１】従来のタイマの概略構成を示すブロック図。
【図１２】図１１に示すタイマの動作タイミングチャートを示す図。
【図１３】従来の１チップマイコンの概略構成を示すブロック図。
【図１４】集積回路部１３５の動作周波数としてソースクロックSCKの１／４を選択したときの動作タイミングチャートを示す図。
【符号の説明】
１１…同期式分周器
２０…セレクタ回路
２０．７０…動作周波数セレクタ
２１…第１のＡＮＤ回路
２２…第２のＡＮＤ回路
２３…マルチプレクサ
３０…集積回路部
３１…インターフェイス同期調停部
４０…４ビットシフトレジスタ
４１…レジスタ
４２…動作周波数選択回路
４３…フリップ・フロップ
５０…サンプリング回路
Claims (6)
- 入力されたクロック信号をカウントし、カウント値を出力する同期式分周器と、
この同期式分周器から出力されたカウント値の各ビットの信号が入力され、セレクタ信号に応じて、所定のビットのキャリー先読み信号を動作処理実効ステート信号として出力するセレクタ回路と、
前記同期式分周器に入力されたクロック信号をソースクロックとして使用し、前記動作処理実効ステート信号により動作周波数が切り替えられる集積回路部とを具備してなることを特徴とする半導体回路装置。 - 入力されたクロック信号をカウントし、カウント値を出力する同期式分周器と、
セレクタ信号に応じて、前記分周器でのカウント値と設定された値との比較結果を動作処理実効ステート信号として出力するセレクタ回路と、
前記同期式分周器に入力されたクロック信号をソースクロックとして使用し、前記動作処理実効ステート信号により動作周波数が切り替えられる集積回路部とを具備してなることを特徴とする半導体回路装置。 - 外部信号を前記同期式分周器に入力されたクロック信号でデジタルノイズキャンセルした信号のエッジを検出し、検出信号を前記ソースクロックの１周期分アクティブとなる信号を出力するエッジ検出回路をさらに具備し、
前記セレクタ回路は、前記セレクタ信号に応じて、前記エッジ検出回路からの出力信号を動作処理実効ステート信号として出力することを特徴とする請求項１又は２に記載の半導体回路装置。 - 前記集積回路部は、前記動作処理実行ステート信号がアクティブな状態でサンプリングするデジタルノイズキャンセラであることを特徴とする請求項１又は２に記載の半導体回路装置。
- 前記集積回路部は、前記動作処理実行ステート信号がアクティブな状態でカウント動作する同期カウンタであることを特徴とする請求項１又は２に記載の半導体回路装置。
- 前記集積回路部は、前記動作処理実行ステート信号がアクティブな状態で、所定の信号を転送動作する動作周波数選択回路を具備してなることを特徴とする請求項１〜５の何れかに記載の半導体回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002193391A JP3825722B2 (ja) | 2002-07-02 | 2002-07-02 | 半導体回路装置 |
| CN03145792.4A CN1244038C (zh) | 2002-07-02 | 2003-07-02 | 半导体电路装置 |
| US10/610,573 US7073085B2 (en) | 2002-07-02 | 2003-07-02 | Semiconductor circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002193391A JP3825722B2 (ja) | 2002-07-02 | 2002-07-02 | 半導体回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004038457A JP2004038457A (ja) | 2004-02-05 |
| JP3825722B2 true JP3825722B2 (ja) | 2006-09-27 |
Family
ID=30437062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002193391A Expired - Fee Related JP3825722B2 (ja) | 2002-07-02 | 2002-07-02 | 半導体回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7073085B2 (ja) |
| JP (1) | JP3825722B2 (ja) |
| CN (1) | CN1244038C (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006035479A1 (ja) | 2004-09-27 | 2006-04-06 | Fujitsu Limited | 送信装置、受信装置、伝送システム、伝送方法 |
| US7818596B2 (en) * | 2006-12-14 | 2010-10-19 | Intel Corporation | Method and apparatus of power management of processor |
| US9098274B2 (en) * | 2009-12-03 | 2015-08-04 | Intel Corporation | Methods and apparatuses to improve turbo performance for events handling |
| KR101728559B1 (ko) * | 2011-11-25 | 2017-04-20 | 엘에스산전 주식회사 | Ｐｌｃ 고속카운터 모듈의 입력회로 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0748824B2 (ja) * | 1986-12-24 | 1995-05-24 | 日本電気株式会社 | 固体撮像素子用クロツク発生器 |
| JP2543514B2 (ja) | 1987-02-16 | 1996-10-16 | 株式会社日立製作所 | タイミング信号発生器 |
| JPH0677228B2 (ja) | 1988-09-01 | 1994-09-28 | 日本電気株式会社 | クロック信号発生回路 |
| JP2727146B2 (ja) | 1992-04-27 | 1998-03-11 | ミノルタ株式会社 | 色度モニター |
| JPH06112810A (ja) | 1992-09-30 | 1994-04-22 | Sony Corp | ディジタルｉｃ装置 |
| US5933058A (en) * | 1996-11-22 | 1999-08-03 | Zoran Corporation | Self-tuning clock recovery phase-locked loop circuit |
| JPH10198457A (ja) | 1997-01-09 | 1998-07-31 | Miyagi Oki Denki Kk | クロック周波数切り替え回路 |
| US5880644A (en) * | 1997-11-04 | 1999-03-09 | Texas Instruments Incorporated | N-bit pulse width modulated signal generator |
| JP3410652B2 (ja) * | 1998-01-30 | 2003-05-26 | コピア株式会社 | インクジェット画像形成装置 |
| DE10007606A1 (de) * | 2000-02-18 | 2001-08-30 | Siemens Ag | Verfahren zur Frequenzteilung eines Taktsignals und Frequenzteilerschaltung zur Realisierung des Verfahrens |
| US6393088B1 (en) * | 2001-01-16 | 2002-05-21 | Wavecrest Corporation | Measurement system with a frequency-dividing edge counter |
| US6404840B1 (en) * | 2001-06-25 | 2002-06-11 | Agere Systems Inc. | Variable frequency divider |
| KR100471181B1 (ko) * | 2002-08-20 | 2005-03-10 | 삼성전자주식회사 | 소모 전력에 따라 동작 성능을 최적화할 수 있는 집적회로 장치 |
| TWI261225B (en) * | 2003-04-10 | 2006-09-01 | Via Optical Solution Inc | Method and related apparatus for evaluating beta-parameter according to results of read data sliced with different slicing levels while performing optimal power control of optical disk drive |
-
2002
- 2002-07-02 JP JP2002193391A patent/JP3825722B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-02 US US10/610,573 patent/US7073085B2/en not_active Expired - Fee Related
- 2003-07-02 CN CN03145792.4A patent/CN1244038C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1244038C (zh) | 2006-03-01 |
| US20050005182A1 (en) | 2005-01-06 |
| JP2004038457A (ja) | 2004-02-05 |
| US7073085B2 (en) | 2006-07-04 |
| CN1472614A (zh) | 2004-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051206 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060206 |
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| TRDD | Decision of grant or rejection written | ||
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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