KR0164817B1 - 워치독 타이머회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

워치독 타이머에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제

테스트 시간의 조절이 용이하고 불필요한 인에이블을 막을 수 있는 워치독 타이머회로를 제공함에 있다.

3. 발명의 해결방법의 요지

워치독 타이머 회로에 있어서, 정상적인 동작 중에는 일정한 주기로 임펄스를 발생하는 중앙처리장치와, 상기 중앙처리장치로부터 임펄스가 발생되는지 여부를 체크하여 발생되지 않으면 제1리셋신호를 출력하는 제1리셋신호발생부와, 상기 제1리셋신호에 의해 동작을 개시하여 소정의 제2리셋신호를 출력하는 제2리셋신호 발생부와, 상기 제2리셋신호를 카운트하여 제3리셋신호를 상기 중앙처리장치를 리셋시키기 위한 신호로서 출력하는 카운트부와, 상기 카운터부의 각 카운터에 연결되고 상기 제1리셋신호에 동기되어 동작하며, 테스트시간을 조절하기 위해 상기 각 카운터를 이루는 플립플롭의 개수를 몇 개로 제한할 것인지 결정하는 카운트시간조절부와, 상기 제1리셋신호에 동기되어 동작하며 워치독 기능을 수행할 것인지 여부에 따라 상기 카운트부의 동작 여부를 결정하는 워치독 락 제어부와, 워치독 기능의 수행에 필요한 소정의 클럭을 발생하는 클럭발생부와, 상기 클럭을 소정 분주하는 분주부와, 상기 클럭발생부에서 출력되는 원래의 클럭과 상기 분주부에서 출력되는 분주된 클럭을 입력하고 소정의 선택신호에 응답하여 두 클럭중 하나를 선택적으로 출력하여 상기 카운트부의 각 카운터에 클럭으로서 인가하는 멀티플랙서와, 상기 멀티플랙서로 선택신호를 출력하는 주파수모드 선택부로 구성됨을 특징으로 한다.

4. 발명의 중요한 용도

워치독 타이머의 테스트 시간을 용이하게 조절하고 불필요한 인에이블을 막는 데 이용한다.

Description

워치독 타이머회로

제1도는 본 발명에 따른 워치독 타이머회로의 구성도.

* 도면의 주요부분에 대한 부호의 설명

11 : 중앙처리장치 12 : 제1리셋신호발생부

13 : 제3리셋신호발생부 14 : 카운트시간조절부

15 : 워치독 락 제어부 17 : 카운트부

18 : 분주부 19 : 주파수모드 선택부

본 발명은 워치독(watch-dog) 타이머회로에 관한 것으로, 특히 테스트 시간의 조절이 용이하고 불필요한 인에이블(enable)을 막을 수 있는 워치독 타이머회로에 관한 것이다.

일반적인 워치독 타이머는 하드웨어적으로 항상 전원만 가하면 인에이블(enable)되어 중앙처리장치 및 그 주변회로에 잡음이나 기타 이유로 인해 오동작이 일어나게 되면 리셋신호를 발생한다. 그런데 종래의 워치독 타이머는 테스트 시간이 많이 걸린다는 단점을 갖고 있다. 왜냐하면 카운트시간을 주파수 분주에 의해서만 조절할 수 있었기 때문에 사용자가 원하는 다양한 시간 내에 리셋 되도록 하는데 큰 어려움이 따를 수밖에 없었다. 또한 경우에 따라서는 워치독 기능을 꼭 수행시킬 필요가 없음에도 불구하고 불필요하게 인에이블 되는 문제점도 갖고 있었다.

따라서 본 발명의 목적은 테스트 시간의 조절이 용이한 워치독 타이머회로를 제공함에 있다.

본 발명의 다른 목적은 불필요한 인에이블을 막을 수 있는 워치독 타이머회로를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 워치독 타이머 회로에 있어서, 정상적인 동작 중에는 일정한 주기로 임펄스를 발생하는 중앙처리장치와, 상기 중앙처리장치로부터 임펄스가 발생되는지 여부를 체크하여 발생되지 않으면 제1리셋신호를 출력하는 제1리셋신호발생부와, 상기 제1리셋신호에 의해 동작을 개시하여 소정의 제2리셋신호를 출력하는 제2리셋신호발생부와, 상기 제2리셋신호를 카운트하여 제3리셋신호를 상기 중앙처리장치를 리셋시키기 위한 신호로서 출력하는 카운트부와, 상기 카운터부의 각 각운터에 연결되고 상기 제1리셋신호에 동기되어 동작하며, 테스트시간을 조절하기 위해 상기 각 카운터를 이루는 플립플롭의 개수를 몇개로 제한할 것인지 결정하는 카운트시간조절부와, 상기 제1리셋신호에 동기되어 동작하며 워치독 기능을 수행할 것인지 여부에 따라 상기 카운트부의 동작 여부를 결정하는 워치독 락 제어부와, 워치독 기능의 수행에 필요한 소정의 클럭을 발생하는 클럭발생부와, 상기 클럭을 소정 분주하는 분주부와, 상기 클럭발생부에서 출력되는 원래의 클럭과 상기 분주부에서 출력되는 분주된 클럭을 입력하고 소정의 선택신호에 응답하여 두 클럭중 하나를 선택적으로 출력하여 상기 카운트부의 각 카운터에 클럭으로서 인가하는 멀티플랙서와, 상기 멀티플랙서로 선택신호를 출력하는 주파수모드 선택부로 구성됨을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명에서는 구체적인 회로의 구성 소자 등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

제1도는 본 발명에 따른 워치독 타이머회로의 구성도 이다.

중앙처리장치 11은 정상적인 동작 중에는 일정한 주기로 임펄스를 발생한다. 제1리셋신호발생부 12는 상기 중앙처리장치 11로부터 임펄스가 발생되는지 여부를 체크하여 발생되지 않으면 제1리셋신호 RST1을 출력한다. 제2리셋신호발생부 13은 상기 중앙처리장치 11과 어드레스 및 데이타버스를 통해 접속되고 상기 제1리셋신호 RST1에 의해 동작을 개시하여 제2리셋신호 RST2를 출력한다. 카운트부 16은 예를 들어 74LS160시리즈의 다단 종속(cascade) 접속과 같이 다수의 카운터로 이루어져 상기 제2리셋신호 RST2를 카운트하여 제3리셋신호 RST3을 상기 중앙처리장치 20을 리셋시키기 위한 신호로서 출력한다. 카운트시간조절부 14는 상기 중앙처리장치 11과 어드레스 및 데이타버스를 통해 접속되는 레지스터로서, 상기 카운트부 16의 각 카운터를 이루는 플립플롭의 개수를 몇 개로 제한할 것인지 결정함으로써 테스트시간, 다시 말해서 카운트시간을 조절한다. 이렇게 하면 주파수 분주에만 의존하는 경우보다 다양한 시간 조절이 가능하여 효과를 배가시킬 수 있다. 주파수 분주에만 의존하는 경우 아무리 빠른 주파수를 사용하더라도 일정 정도는 한계가 있을 것이기 때문이다.

워치독 락(lock) 제어부 15는 상기 중앙처리장치 11과 어드레스 및 데이타버스를 통해 접속되는 레지스터로서, 상기 제1리셋신호 RST1에 동기되어 동작한다. 또한 상기 워치독 락 제어부 15는 워치독 기능을 수행할 것인지 여부에 따라 상기 카운트부 16의 동작여부를 결정하게 되는데, 본 실시 예에서는 4비트로 세팅할 수 있게 한다. 이로써 오동작이 별로 없는 시스템이나 시스템 초기화시 워치독 기능을 인에이블시킬 필요가 없는 경우에는 락을 걸어 불필요한 인에이블을 막는다.

클럭발생부 17은 워치독 기능의 수행에 필요한 소정의 클럭을 발생한다. 분주부 18은 상기 클럭을 소정 분주한다. 멀티플랙서 20은 상기 클럭발생부 17에서 출력되는 원래의 클럭과 상기 분주부 18에서 출력되는 분주된 클럭을 입력하고 소정의 선택신호에 응답하여 두 클럭중 하나를 선택적으로 출력한다. 주파수모드 선택부 19는 상기 중앙처리장치 11과 어드레스 및 데이타버스를 통해 접속되는 레지스터로서, 상기 멀티플랙서 20으로 선택신호를 출력한다. 상기 멀티플랙서 20에서 출력되는 신호는 상기 카운트부 16의 각 카운터에 클럭으로서 제공된다. 그러므로 상기 멀티플랙서 20에서 어떤 클럭을 선택하여 출력하는가에 따라 카운트시간이 조절된다.

상술한 바와 같은 본 발명은 워치독 타이머의 테스트 시간을 용이하게 조절할 수 있고 불필요한 인에이블을 막을 수 있는 장점이 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (2)

1. 워치독 타이머 회로에 있어서, 정상적인 동작 중에는 일정한 주기로 임펄스를 발생하는 중앙처리장치와, 상기 중앙처리장치로부터 임펄스가 발생되는지 여부를 체크하여 발생되지 않으면 제1리셋신호를 출력하는 제1리셋신호발생부와, 상기 제1리셋신호에 의해 동작을 개시하여 소정의 제2리셋신호를 출력하는 제2리셋신호발생부와, 상기 제2리셋신호를 카운트하여 제3리셋신호를 상기 중앙처리장치를 리셋시키기 위한 신호로서 출력하는 카운트부와, 상기 카운트부의 각 카운터에 연결되고 상기 제1리셋신호에 동기되어 동작하며, 테스트시간을 조절하기 위해 상기 각 카운터를 이루는 플립플롭의 개수를 몇 개로 제한할 것인지 결정하는 카운트시간조절부와, 상기 제1리셋신호에 동기되어 동작하며 워치독 기능을 수행할 것인지 여부에 따라 상기 카운트부의 동작 여부를 결정하는 워치독 락 제어부와, 워치독 기능의 수행에 필요한 소정의 클럭을 발생하는 클럭발생부와, 상기 클럭을 소정 분주하는 분주부와, 상기 클럭발생부에서 출력되는 원래의 클럭과 상기 분주부에서 출력되는 분주된 클럭을 입력하고 소정의 선택신호에 응답하여 두 클럭중 하나를 선택적으로 출력하여 상기 카운트부의 각 카운터에 클럭으로서 인가하는 멀티플랙서와, 상기 멀티플랙서로 선택신호를 출력하는 주파수모드 선택부로 구성됨을 특징으로 하는 회로.
2. 제1항에 있어서, 상기 카운트시간조절부, 상기 워치독 락 제어부, 상기 제2리셋신호발생부 및 상기 주파수모드 선택부가 상기 중앙처리장치와 어드레스 및 데이타버스를 통해 접속되는 레지스터임을 특징으로 하는 회로.