CN117554694A - 一种时钟频率监测电路和方法 - Google Patents
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Abstract
本发明公开了一种时钟频率监测电路和方法，属于集成电路设计领域，本发明通过对两个时钟域下的计数逻辑进行实时精确控制，实现用户预定义频率波动范围的时钟频率监测，同时输出频率监测异常或正常的监测结果信号。本发明使用纯数字电路实现，不涉及模拟电路，实现方法明确，控制逻辑简单，相较于传统的解决方案具有低开销、易实现以及高灵活性的特点。本发明采用数字电路实现，易于SoC设计实现和集成；实现效果更有优势，可实现频率过高或过低情况的监测和预警。本发明提出的方法和结构不要求已知参考时钟必须比待测时钟频率高，且在频率相当的情况下误差很小，应用灵活性以及误差控制均优于传统结构。
Description
技术领域
本发明属于集成电路设计领域，具体属于一种时钟频率监测电路和方法。
背景技术
现有的时钟频率监测电路包括数字电路实现以及定制模拟电路实现两种方案。例如在专利《时钟检测电路、时钟检测方法、时钟校准装置及时钟校准方法》(CN115549654A)中，基于分频器、倍频器、FIFO存储器、计数器等数字电路实现频率检测，要求基准时钟和待测时钟的频率为整倍数。另一种常用的数字电路实现时钟监测的方案，是采用高速的已知时钟，采样低速的待测时钟，通过计算低速时钟沿中包含多少个高速时钟周期，实现时钟频率的监测。通常要求已知时钟的频率是待测时钟的二倍以上，且在已知和被测时钟的频率相差不大时候，监测误差很大。
例如论文《基于单稳态结构的时钟丢失检测电路设计》采用定制的单稳态模拟电路实现时钟频率过低监测预警，该结构需要通过定制模拟电路实现，当时钟周期大于258us时可产生异常预警信号，但是只能监测时钟频率低于3.88KHz这种情况。
综上所述，现有技术中的时钟频率监测电路存在监测误差大、适用范围窄以及输入信号要求严苛的问题。
发明内容
为了解决现有技术中存在的问题，本发明提供一种时钟频率监测电路和方法，用于解决现有技术中监测误差大，适用范围窄以及输入信号要求严苛的问题。本发明提出的方法和结构不要求已知参考时钟必须比待测时钟频率高，且在频率相当的情况下误差很小，应用灵活性以及误差控制均优于传统结构。
为实现上述目的，本发明提供如下技术方案：
一种时钟频率监测电路，包括配置状态寄存器、计数器Counter0、计数器Counter1、计数器Counter2、多路选择器MUX0、多路选择器MUX1和比较控制模块；
所述配置状态寄存器与片内总线接口连接进行数据交互；所述配置状态寄存器的输出端连接多路选择器MUX0和多路选择器MUX1控制计数器输入时钟选择；所述配置状态寄存器的输出端分别连接计数器Counter0、计数器Counter1和计数器Counter2；计数器Counter0的输出端连接计数器Counter1的输入端；所述比较控制模块分别与计数器Counter0、计数器Counter1和计数器Counter2进行数据交互连接；所述比较控制模块的输入端连接参考时钟clk0；
所述多路选择器MUX0的输入端分别连接配置状态寄存器的输出端和时钟域CLK_1～CLK_n；多路选择器MUX0的输出端连接计数器Counter0提供计数时钟；所述多路选择器MUX1的输入端分别连接配置状态寄存器的输出端和时钟域CLK_1～CLK_n；多路选择器MUX1的输出端连接计数器Counter2提供计数时钟。
优选的，还包括信号同步模块，所述信号同步模块用于进行start信号同步、end信号同步、stop信号同步、restart信号同步以及stat_signal信号同步。
进一步的，所述信号同步模块采用pls2pls结构。
优选的，所述计数器Counter0、计数器Counter1和计数器Counter2为自减计数器。
优选的，计数器Counter0、计数器Counter1、比较控制模块工作在clk0下，clk0在初始化阶段通过多路选择器MUX0的sel0信号选通，选择模块外部输入的CLK_1～CLK_n的任意一个作为时钟源；
所述计数器Counter0和计数器Counter1的计数初值value0和value1由配置状态寄存器模块输出；
所述计数器Counter0的启动信号start0由配置状态寄存器模块在初始化之后输出并经过同步到达；计数器Counter0的重载信号restart由比较控制模块控制输出，计数器Counter0的单循环计数结束信号end0输出给比较控制模块；
所述计数器Counter1的启动信号start1由计数器Counter0模块输出，计数器Counter0自减到0后输出start1信号启动计数器Counter1的自减计数，计数器Counter1自减计数到0之后，输出单循环计数结束信号end1给比较控制模块。
优选的，所述计数器Counter2工作在clk2时钟域下，clk2在初始化阶段通过MUX1的sel1信号选通，选择模块外部输入的CLK_1～CLK_n的任一个作为时钟源；
计数初值value2由配置状态寄存器模块输出，计数器Counter2的启动信号start2由配置状态寄存器模块在初始化之后输出并经过同步到达；计数器Counter2的重载信号restart2由比较控制模块控制输出并经过同步到达，计数器Counter2的单循环计数结束信号end2输出经过同步后给比较控制模块。
优选的，比较控制模块接收计数器Counter0、计数器Counter1、计数器Counter2的结束标志，判断被测时钟clk2计数过程是否满足预期目标，当clk2频率符合预期时输出restart信号控制计数器重载，当clk2频率异常时发送stop信号给三个计数器，并发送stat_signal给配置状态寄存器模块，用于产生工作正常或异常的状态及中断；所述比较控制模块工作在clk0时钟域下，与不同时钟域下控制逻辑的信号交互均进行同步处理。
优选的，在初始化阶段，时钟频率监测电路接收总线接口信号，完成clk0、clk2输入时钟选择，完成计数器Counter0、计数器Counter1、计数器Counter2的计数初值配置，之后总线主机配置start位开始工作流程。
优选的，在循环工作阶段，总线主机配置start之后，配置状态寄存器模块基于start产生同步后的输出start0和start2给计数器Counter0和计数器Counter2，启动计数实现频率监测。
一种时钟频率监测方法，基于上述任意一项所述的一种时钟频率监测电路，包括以下过程，
时钟频率监测电路接收来自片内总线的配置信息，完成初始化；
初始化完成后，接收总线上启动工作信号start，经过同步后分别为start0和start2，开始循环工作；计数器Counter0和计数器Counter2一起开始自减计数，当计数器Counter0自减到0时候，触发计数器Counter1启动自减计数；三个计数器的计数状态保存和控制由比较控制模块来完成，设定计数器Counter0自减到0之后时刻为t1，计数器Counter1自减到0的时刻为t2，如果t1到t2此段时间内比较控制模块接收到计数器Counter2的自减到0的标志，则认为被测时钟clk2的频率符合预期；否则，则认为clk2的频率不符合预期，比较控制模块输出stop0、stop1、stop2信号控制计数器停止工作，通过INT信号输出错误中断告知处理器来进行处理，同时计数器停止工作；
未发生错误的正常工作情况下，每个循环计数完毕均以计数器Counter1计数到0之后开始，比较控制模块发送重载控制信号给计数器Counter0和计数器Counter2。
与现有技术相比，本发明具有以下有益的技术效果：
本发明提供一种时钟频率监测电路，通过对两个时钟域下的计数逻辑进行实时精确控制，实现用户预定义频率波动范围的时钟频率监测，同时输出频率监测异常或正常的监测结果信号。本发明使用纯数字电路实现，不涉及模拟电路，实现方法明确，控制逻辑简单，相较于传统的解决方案具有低开销、易实现以及高灵活性的特点。本发明采用数字电路实现，易于SoC设计实现和集成；实现效果更有优势，可实现频率过高或过低情况的监测和预警。本发明提出的方法和结构不要求已知参考时钟必须比待测时钟频率高，且在频率相当的情况下误差很小，应用灵活性以及误差控制均优于传统结构。本发明与上述传统的技术相比，技术方案不同，实现效果具有优势，设计结构明确，可方便的集成到不同架构的SoC、MCU系统中，使用灵活且通用性较强。
本发明提供一种时钟频率监测方法，可根据实际应用需求和系统架构，方便的集成到不同架构的SoC/MCU中，结构明确，控制逻辑简单，计数宽度不同可实现不同波动范围和精度下时钟频率的实时监测，不需要定制模拟电路，节省研制周期和流片成本，便于应用。本发明支持SoC/MCU片内各个时钟的频率监测，参考时钟和被测时钟选择可配置；本发明支持较慢参考时钟clk0监测较快被测时钟clk1，同样支持较快已知时钟clk0监测较慢的被测时钟clk1，对频率快慢及整数倍比例无要求，优于传统的数字电路时钟监测结构；本发明支持预定义波动范围的时钟频率监测，基于对三个计数器计数初值的配置，可灵活定义被测时钟频率波动范围。这是本发明优于传统的单稳态定制模拟电路时钟监测结构的特点。
附图说明
图1为本发明时钟频率监测电路结构框图。
图2为本发明时钟频率监测电路工作流程示意图。
具体实施方式
下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。
本发明提供的一种时钟频率监测电路结构，该结构通过对两个时钟域下的计数逻辑进行实时精确控制，可实现预定义波动范围的时钟频率监测和异常预警。本发明首先用于对SoC、MCU中片内时钟频率异常情况实时监测，满足芯片的安全控制和可靠性要求。本发明结构明确可复用性强，不涉及定制模拟电路，有利于缩短SoC/MCU项目研制周期、降低流片成本。
本发明的一种时钟频率监测电路，包括配置状态寄存器、计数器Counter0、计数器Counter1、计数器Counter2、多路选择器MUX0、多路选择器MUX1和比较控制模块。
配置状态寄存器与片内总线接口连接进行数据交互；配置状态寄存器的输出端连接多路选择器MUX0和多路选择器MUX1控制计数器输入时钟选择；配置状态寄存器的输出端分别连接计数器Counter0、计数器Counter1和计数器Counter2；计数器Counter0的输出端连接计数器Counter1的输入端；比较控制模块分别与计数器Counter0、计数器Counter1和计数器Counter2进行数据交互连接；比较控制模块的输入端连接参考时钟clk0。
多路选择器MUX0的输入端分别连接配置状态寄存器的输出端和时钟域CLK_1～CLK_n；多路选择器MUX0的输出端连接计数器Counter0提供计数时钟；多路选择器MUX1的输入端分别连接配置状态寄存器的输出端和时钟域CLK_1～CLK_n；多路选择器MUX1的输出端连接计数器Counter2提供计数时钟。
本发明得一种时钟频率监测电路的设计方法和实现结构，包含片内总线接口、控制和状态寄存器、多个计数器、多个多路选择器、同步模块、比较控制模块，通过对两个时钟域下的计数逻辑进行实时精确控制，实现用户预定义频率波动范围的时钟频率监测，同时输出频率监测异常或正常的监测结果信号。本结构使用纯数字电路实现，不涉及模拟电路，实现方法明确，控制逻辑简单，相较于传统的解决方案具有低开销、易实现以及高灵活性的特点。
实施例
如图1所示，针对SoC/MCU片内时钟的实时监测，本发明的一种时钟频率监测电路，包括配置状态寄存器(CONFIG/STAT REG)、计数器0(Counter0)、计数器1(Counter1)、计数器2(Counter2)、多路选择器0(MUX0)、多路选择器1(MUX1)、信号同步模块(Sync，同步模块均采用pls2pls结构)、比较控制模块(Compare/control)组成，结构中三个时钟域分别为clk0(参考时钟)、clk1(总线时钟)和clk2(被测时钟)；
模块复位后，接收来自片内总线的配置信息，完成初始化，初始化主要内容包括计数器0/1/2的自减计数的初始值(value0、value1和value2)；多路选择器0的选择，输出的是此次工作的基准参考时钟clk0，通常选择已知的稳定可靠的时钟源；多路选择器1的选择，输出的是此次工作监测的目标时钟源clk2；
初始化完成后，接收总线上启动工作信号start，经过pls2pls同步后分别为start0和start2，开始循环工作。计数器0和计数器2一起开始自减计数，当计数器0自减到0时候，触发计数器1启动自减计数。三个计数器的计数状态保存和控制由比较控制模块来完成，设定计数器0自减到0之后时刻为t1，计数器1自减到0的时刻为t2，如果t1到t2此段时间内比较控制模块接收到计数器2的自减到0的标志，则认为被测时钟clk2的频率符合预期。否则，则认为clk2的频率不符合预期，比较控制模块输出stop0、stop1、stop2信号控制计数器停止工作，可通过INT信号输出错误中断告知处理器来进行处理，同时计数器停止工作；
未发生错误的正常工作情况下，每个循环计数完毕均以计数器1计数到0之后开始，比较控制模块发送重载控制信号给计数器0(restart)和计数器2(restart2)；
本发明可实现预定义时钟频率波动范围的实时监测，假定参考时钟clk0为100MHz，参考时钟的频率和周期为稳定可靠的，设定待监测的clk2预期正常工作频率约为49-50MHz。可将value0设定为10000，value1设定为200，value2设定为5000，启动时钟监测模块开始工作。参考时钟clk0的每个周期长为10ns，则在10*10000ns到10*10200ns这段时间内，clk2需计数满5000个周期，可推算出clk2的时钟周期为100000ns/5000到102000ns/5000，即clk2的时钟周期为20.4ns-20ns，时钟监测模块正常响应的频率范围为49.02MHz-50MHz。在实际的应用中，需要额外考虑的是信号同步消耗的周期数开销，包括start信号同步、end信号同步、restart信号同步消耗时间，上述信号的同步均采用通用的pls2pls脉冲同步结构，经过仿真和计算，实际消耗的同步处理时间小于4个clk0时钟周期加上4个clk2时钟周期，对最终的频率监测的误差影响非常小。value0、value1和value2由用户定义配置不同初值，可实现灵活的不同精度要求的时钟频率监测；
本发明对输入时钟频率的快慢关系无固定要求，只需根据参考时钟和被测时钟的频率比值设定三个计数器的计数值，可实现较慢时钟clk0监测较快时钟clk1，也可实现较快时钟clk0监测clk1。这是本发明优于传统的时钟监测结构的特点；
本发明提出的设计方法和实现结构，并未规定片内总线接口的形式，未限制多路选择器时钟输入的个数，未限制计数器0/1/2的计数位宽，未限制中断输出INT信号的形式，在实际设计及应用中，本发明提出的方法和结构可根据实际应用需求和系统架构，方便的集成到不同架构的SoC/MCU中，计数宽度不同可实现不同波动范围和精度下时钟频率的实时监测，便于应用。
本发明的一种时钟频率监测电路，支持SoC/MCU片内各个时钟的频率监测，参考时钟和被测时钟选择可配置；支持较慢参考时钟clk0监测较快被测时钟clk1，同样支持较快已知时钟clk0监测较慢的被测时钟clk1，对频率快慢及整数倍无要求，优于传统的数字电路时钟监测结构；支持预定义波动范围的时钟频率监测，基于对三个计数器计数初值的配置，可灵活定义被测时钟频率波动范围。这是本发明优于传统的单稳态定制模拟电路时钟监测结构的特点。
本发明可根据实际应用需求和系统架构，方便的集成到不同架构的SoC/MCU中，结构明确，控制逻辑简单，计数宽度不同可实现不同波动范围和精度下时钟频率的实时监测，不需要定制模拟电路，节省研制周期和流片成本，便于应用。
如图1所示为时钟频率监测电路结构框图，包括配置状态寄存器模块(CONFIG/STAT REG)、计数器0(Counter0)、计数器1(Counter1)、计数器2(Counter2)、多路选择器0(MUX0)、多路选择器1(MUX0)、信号同步模块(Sync)、比较控制模块(Compare/control)组成，本结构中三个时钟域分别为clk0(参考时钟)、clk1(总线时钟)和clk2(被测时钟)。
CLK_BUS为总线输入时钟，配置状态寄存器模块(CONFIG/STAT REG)工作在CLK_BUS(clk1)下，接收总线的接口的访问时序，完成模块配置和状态读取操作。
计数器0(Counter0)、计数器1(Counter1)、比较控制模块(Compare/control)工作在clk0下，clk0在初始化阶段通过MUX0的sel0信号选通，可选择模块外部输入的CLK_1～CLK_n(根据应用需求决定需要几个时钟源输入)的任意一个作为时钟源。计数器0和计数器1为自减计数器，计数初值value0和value1由配置状态寄存器模块(CONFIG/STAT REG)输出，计数器0的启动信号start0由配置状态寄存器模块(CONFIG/STAT REG)在初始化之后输出并经过同步到达。计数器0的重载信号restart由比较控制模块(Compare/control)控制输出，计数器0的单循环计数结束信号end0输出给比较控制模块(Compare/control)。计数器1的启动信号start1由计数器0模块输出，计数器0自减到0后输出start1信号启动计数器1的自减计数，计数器1自减计数到0之后，输出单循环计数结束信号end1给比较控制模块(Compare/control)。
计数器2(Counter2)工作在clk2时钟域下，clk2在初始化阶段通过MUX1的sel1信号选通，可选择模块外部输入的CLK_1～CLK_n的任意一个作为时钟源。计数器2为自减计数器，计数初值value2由配置状态寄存器模块(CONFIG/STAT REG)输出，计数器2的启动信号start2由配置状态寄存器模块(CONFIG/STAT REG)在初始化之后输出并经过同步到达。计数器2的重载信号restart2由比较控制模块(Compare/control)控制输出并经过同步到达，计数器2的单循环计数结束信号end2输出经过同步后给比较控制模块(Compare/control)。
比较控制模块(Compare/control)接收三个计数器的结束标志，判断被测时钟clk2计数过程是否满足预期目标，当clk2频率符合预期时输出restar0和restart2信号控制计数器重载，当clk2频率异常时发送stop信号给三个计数器，并发送stat_signal给配置状态寄存器模块(CONFIG/STAT REG)，用于产生工作正常或异常的状态及中断。比较控制模块(Compare/control)工作在clk0时钟域下，与不同时钟域下控制逻辑的信号交互均进行同步处理。
上述Sync模块信号同步的方案可采用数字电路设计中通用的pls2pls的脉冲到脉冲的同步方案，可实现不同频率下单周期脉冲的同步和控制信号交互，保证功能的正确性。
图2作为典型的运行示例说明了时钟频率监测电路工作流程。工作流程分为初始化阶段和循环工作阶段。初始化阶段时钟频率监测电路接收总线接口信号，完成clk0、clk2输入时钟选择，完成三个计数器的计数初值配置。此时总线主机可配置start位开始工作流程，配置start之后，配置状态寄存器模块(CONFIG/STAT REG)基于start产生同步后的输出start0和start2给计数器0和计数器2，启动计数，如图2所示的T0时刻。T1时刻，计数器0自减计数到0，同时发送start1给计数器1，计数器1启动自减计数。T2时刻计数器2计数到0，T3时刻计数器1自减计数到0，第一个计数循环结束，频率监测正常。T3时刻之后，比较控制模块(Compare/control)产生restart信号，restart信号直接输出给计数器0，经过同步后，输出restart2给计数器2模块重载开始下一个循环计数，T4为计数器0在第二个循环内计数到0的时刻，T6为计数器1在在第二个循环内计数到0的时刻，若计数器2在第二个循环内，在T5时刻计数到0，则clk2频率正常，继续重载进行下一个循环计数。若计数器2在第二个循环内，在T5'时刻计数到0，则认为clk2频率过快；若计数器2在第二个循环内在T5”时刻计数到0，则认为clk2频率过慢。clk2频率异常可触发配置状态寄存器模块(CONFIG/STAT REG)记录错误状态以及输出中断标志。
本发明的时钟频率监测电路设计方法及实现结构已经应用于一款通用32位MCU中，可适用于各种架构的MCU、SoC设计中，满足军工及工业控制领域MCU、SoC的高可靠及高安全控制应用需求，采用纯数字电路实现无需定制模拟电路，可节省流片成本，经济效益良好。
Claims (10)
1.一种时钟频率监测电路，其特征在于，包括配置状态寄存器、计数器Counter0、计数器Counter1、计数器Counter2、多路选择器MUX0、多路选择器MUX1和比较控制模块；
所述配置状态寄存器与片内总线接口连接进行数据交互；所述配置状态寄存器的输出端连接多路选择器MUX0和多路选择器MUX1控制计数器输入时钟选择；所述配置状态寄存器的输出端分别连接计数器Counter0、计数器Counter1和计数器Counter2；计数器Counter0的输出端连接计数器Counter1的输入端；所述比较控制模块分别与计数器Counter0、计数器Counter1和计数器Counter2进行数据交互连接；所述比较控制模块的输入端连接参考时钟clk0；
所述多路选择器MUX0的输入端分别连接配置状态寄存器的输出端和时钟域CLK_1～CLK_n；多路选择器MUX0的输出端连接计数器Counter0提供计数时钟；所述多路选择器MUX1的输入端分别连接配置状态寄存器的输出端和时钟域CLK_1～CLK_n；多路选择器MUX1的输出端连接计数器Counter2提供计数时钟。
2.根据权利要求1所述的一种时钟频率监测电路，其特征在于，还包括信号同步模块，所述信号同步模块用于进行start信号同步、end信号同步、stop信号同步、restart信号同步以及stat_signal信号同步。
3.根据权利要求2所述的一种时钟频率监测电路，其特征在于，所述信号同步模块采用pls2pls结构。
4.根据权利要求1所述的一种时钟频率监测电路，其特征在于，所述计数器Counter0、计数器Counter1和计数器Counter2为自减计数器。
5.根据权利要求1所述的一种时钟频率监测电路，其特征在于，计数器Counter0、计数器Counter1、比较控制模块工作在clk0下，clk0在初始化阶段通过多路选择器MUX0的sel0信号选通，选择模块外部输入的CLK_1～CLK_n的任意一个作为时钟源；
所述计数器Counter0和计数器Counter1的计数初值value0和value1由配置状态寄存器模块输出；
所述计数器Counter0的启动信号start0由配置状态寄存器模块在初始化之后输出并经过同步到达；计数器Counter0的重载信号restart由比较控制模块控制输出，计数器Counter0的单循环计数结束信号end0输出给比较控制模块；
所述计数器Counter1的启动信号start1由计数器Counter0模块输出，计数器Counter0自减到0后输出start1信号启动计数器Counter1的自减计数，计数器Counter1自减计数到0之后，输出单循环计数结束信号end1给比较控制模块。
6.根据权利要求1所述的一种时钟频率监测电路，其特征在于，所述计数器Counter2工作在clk2时钟域下，clk2在初始化阶段通过MUX1的sel1信号选通，选择模块外部输入的CLK_1～CLK_n的任意一个作为时钟源；
计数初值value2由配置状态寄存器模块输出，计数器Counter2的启动信号start2由配置状态寄存器模块在初始化之后输出并经过同步到达；计数器Counter2的重载信号restart2由比较控制模块控制输出并经过同步到达，计数器Counter2的单循环计数结束信号end2输出经过同步后给比较控制模块。
7.根据权利要求1所述的一种时钟频率监测电路，其特征在于，比较控制模块接收计数器Counter0、计数器Counter1、计数器Counter2的结束标志，判断被测时钟clk2计数过程是否满足预期目标，当clk2频率符合预期时输出restart信号控制计数器重载，当clk2频率异常时发送stop信号给三个计数器，并发送stat_signal给配置状态寄存器模块，用于产生工作正常或异常的状态及中断；所述比较控制模块工作在clk0时钟域下，与不同时钟域下控制逻辑的信号交互均进行同步处理。
8.根据权利要求1所述的一种时钟频率监测电路，其特征在于，在初始化阶段，时钟频率监测电路接收总线接口信号，完成clk0、clk2输入时钟选择，完成计数器Counter0、计数器Counter1、计数器Counter2的计数初值配置，之后总线主机配置start位开始工作流程。
9.根据权利要求1所述的一种时钟频率监测电路，其特征在于，在循环工作阶段，总线主机配置start之后，配置状态寄存器模块基于start产生同步后的输出start0和start2给计数器Counter0和计数器Counter2，启动计数实现频率监测。
10.一种时钟频率监测方法，其特征在于，基于权利要求1至9任意一项所述的一种时钟频率监测电路，包括以下过程，
时钟频率监测电路接收来自片内总线的配置信息，完成初始化；
初始化完成后，接收总线上启动工作信号start，经过同步后分别为start0和start2，开始循环工作；计数器Counter0和计数器Counter2一起开始自减计数，当计数器Counter0自减到0时候，触发计数器Counter1启动自减计数；三个计数器的计数状态保存和控制由比较控制模块来完成，设定计数器Counter0自减到0之后时刻为t1，计数器Counter1自减到0的时刻为t2，如果t1到t2此段时间内比较控制模块接收到计数器Counter2的自减到0的标志，则认为被测时钟clk2的频率符合预期；否则，则认为clk2的频率不符合预期，比较控制模块输出stop0、stop1、stop2信号控制计数器停止工作，通过INT信号输出错误中断告知处理器来进行处理，同时计数器停止工作；
未发生错误的正常工作情况下，每个循环计数完毕均以计数器Counter1计数到0之后开始，比较控制模块发送重载控制信号给计数器Counter0和计数器Counter2。
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| CN202311491638.5A CN117554694A (zh) | 2023-11-09 | 2023-11-09 | 一种时钟频率监测电路和方法 |
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Family Applications (1)
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2023
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