KR20080065065A - 반도체 메모리 장치의 셀프 리프레쉬 제어 회로 - Google Patents

반도체 메모리 장치의 셀프 리프레쉬 제어 회로 Download PDF

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Abstract

본 발명은 메모리 칩의 온도를 감지하고 서로 다른 특성을 가지는 제 1 온도 센서 및 제 2 온도 센서; 상기 제 1 온도 센서의 특성에 따른 주기를 갖는 제 1 셀프 리프레쉬 신호를 출력하는 제 1 주기 생성 수단; 상기 제 2 온도 센서의 특성에 따른 주기를 갖는 제 2 셀프 리프레쉬 신호를 출력하는 제 2 주기 생성 수단; 및 상기 제 1 셀프 리프레쉬 신호 및 상기 제 2 셀프 리프레쉬 신호의 주기를 비교하여 긴 주기를 갖는 신호를 출력하는 주기 감지 수단;을 포함한다.
온도 센서, 주기 감지부

Description

반도체 메모리 장치의 셀프 리프레쉬 제어 회로{Circuit for Controlling Self Refresh in Semiconductor Memory Apparatus}
도 1은 종래의 반도체 메모리 장치의 셀프 리프레쉬 제어 회로를 나타내는 블록도,
도 2는 메모리 셀의 리프레쉬 특성과 온도 센서에 대한 리프레쉬 특성을 보여주는 그래프,
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로를 나타내는 블록도,
도 4는 도 3에 도시된 주기 감지부의 내부 회로도,
도 5는 제 1 셀프 리프레쉬 신호의 주기가 제 2 셀프 리프레쉬 신호의 주기보다 긴 경우에 주기 감지부의 동작을 설명하는 타이밍도,
도 6은 제 1 셀프 리프레쉬 신호의 주기가 제 2 셀프 리프레쉬 신호의 주기보다 짧은 경우에 주기 감지부의 동작을 설명하는 타이밍도,
도 7은 메모리 셀의 리프레쉬 특성과 본 발명을 이용한 리프레쉬 특성을 보여주는 그래프,
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로를 나타내는 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 온도 센서 200 : 주기 신호 생성부
300 : 제 1 온도 센서 400 : 제 2 온도 센서
500 : 제 1 주기 신호 생성부 600 : 제 2 주기 신호 생성부
700 : 주기 감지부
본 발명은 반도체 메모리 장치의 셀프 리프레쉬 제어 회로에 관한 것으로, 온도 센서를 사용하여 셀프 리프레쉬 주기를 조정하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로에 관한 것이다.
반도체 메모리 장치는 고속화와 저전력화가 지속적으로 크게 요구되고 있다. 특히 디램(DRAM, Dynamic Random Access Memory)에서 셀프 리프레쉬 모드(셀 데이터를 주기적으로 리프레쉬하는 스탠바이 상태)의 전류 소모를 줄이기 위해 온도 센서를 사용하여 셀프 리프레쉬 주기를 조정하는 회로를 사용한다.
이하, 종래의 반도체 메모리 장치의 셀프 리프레쉬 제어 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 종래의 반도체 메모리 장치의 셀프 리프레쉬 제어 회로를 나타내는 블록도이다.
종래의 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는 칩 내부의 온도를 감지하는 온도 센서(100); 및 상기 온도 센서(100)의 온도 정보에 응답하여 주기를 갖는 셀프 리프레쉬 신호(SELF_SIG)를 생성하는 주기 신호 생성부(200);를 포함한다.
상기 셀프 리프레쉬 제어 회로는 상기 온도 센서(100)에서 칩 내부 온도를 감지하고, 상기 주기 신호 생성부(200)에서 상기 온도 센서(100)의 특성에 따른 주기를 갖는 상기 셀프 리프레쉬 신호(SELF_SIG)를 생성한다. 상기 셀프 리프레쉬 신호(SELF_SIG)는 메모리 셀의 리프레쉬(refresh) 동작을 수행하는 리프레쉬 동작 회로에 입력된다.
상기 온도 정보는 특정 코드 형태로 상기 주기 신호 생성부(200)에 입력될 수 있으며, 상기 온도 정보는 상기 온도 센서(100)의 특성에 따라 달라진다.
도 2는 메모리 셀의 리프레쉬 특성과 온도 센서에 대한 리프레쉬 특성을 보여주는 그래프이다.
상기 온도 센서(100)는 메모리 셀의 리프레쉬 특성과 근접한 특성을 가지도록 설계되어야 하기 때문에 선형(linear) 특성을 가지는 회로를 사용하였다.
종래의 셀프 리프레쉬 제어 회로를 구비하는 반도체 메모리 장치는, 도 2에 도시된 바와 같이, 한가지 특성을 가지는 상기 온도 센서(100)의 특성 커브(LINE_B)가 메모리 셀의 리프레쉬 특성 커브(LINE_A)보다 주기가 길어지는 경우 리프레쉬 페일이 발생할 가능성이 있다. 이런 경우, 종래의 셀프 리프레쉬 제어 회로는 상기 온도 센서(100)에 의한 셀프 리프레쉬 신호의 주기가 짧아지도록 설계를 하지만 약한 셀(weak cell)에 의한 주기가 역전되는 부분이 발생하여 수율의 저하 를 가져올 수가 있다. 하지만 수율 저하를 고려하여 셀프 리프레쉬 주기를 너무 짧게 할 경우 전류 소모가 많이 발생하여 제품의 특성의 열화를 가져올 수 있는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 온도 센서의 특성에 따라 서로 다른 주기를 가지고 출력되는 셀프 리프레쉬 신호 중 긴 주기를 갖는 셀프 리프레쉬 신호를 출력함으로써 메모리 셀의 수율을 개선할 수 있는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는, 메모리 칩의 온도를 감지하고 서로 다른 특성을 가지는 제 1 온도 센서 및 제 2 온도 센서; 상기 제 1 온도 센서의 특성에 따른 주기를 갖는 제 1 셀프 리프레쉬 신호를 출력하는 제 1 주기 생성 수단; 상기 제 2 온도 센서의 특성에 따른 주기를 갖는 제 2 셀프 리프레쉬 신호를 출력하는 제 2 주기 생성 수단; 및 상기 제 1 셀프 리프레쉬 신호 및 상기 제 2 셀프 리프레쉬 신호의 주기를 비교하여 긴 주기를 갖는 신호를 출력하는 주기 감지 수단;을 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀프 리프레쉬 제 어 회로를 나타내는 블록도이다.
본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는 메모리 칩의 온도를 감지하고 서로 다른 특성을 가지는 제 1 온도 센서(300) 및 제 2 온도 센서(400); 상기 제 1 온도 센서(300)의 특성에 따른 주기를 갖는 제 1 셀프 리프레쉬 신호(SELF_SIG1)를 출력하는 제 1 주기 신호 생성부(500); 상기 제 2 온도 센서(400)의 특성에 따른 주기를 갖는 제 2 셀프 리프레쉬 신호(600)를 출력하는 제 2 주기 신호 생성부(600); 및 상기 제 1 셀프 리프레쉬 신호(SELF_SIG1) 및 상기 제 2 셀프 리프레쉬 신호(SELF_SIG2)의 주기를 비교하여 긴 주기를 갖는 신호를 출력 신호(OUT_SIG)로서 출력하는 주기 감지부(700);를 포함한다.
도 4는 도 3에 도시된 주기 감지부의 내부 회로도이다
상기 주기 감지부(700)는 리프레쉬 스타트 신호(SELF_ST)에 응답하여 초기화 되고, 상기 제 1 셀프 리프레쉬 신호(SELF_SIG1) 및 제 2 셀프 리프레쉬 신호(SELF_SIG2)의 주기를 비교하고, 그 결과에 응답하여 출력 제어 신호(OUT_CTRL)를 출력하는 출력 제어 신호 생성부(710); 및 상기 리프레쉬 스타트 신호(SELF_ST)에 응답하여 초기화 되고, 상기 출력 제어 신호(OUT_CTRL)에 응답하여 상기 제 1 셀프 리프레쉬 신호(SELF_SIG1) 또는 상기 제 2 셀프 리프레쉬 신호(SELF_SIG1)를 상기 출력 신호(OUT_SIG)로서 출력하는 출력 신호 선택부(730);를 포함한다.
상기 출력 제어 신호 생성부(710)는 상기 리프레쉬 스타트 신호(SELF_ST), 상기 제 1 셀프 리프레쉬 신호(SELF_SIG1) 및 제 2 셀프 리프레쉬 신호(SELF_SIG2)를 입력받아 비교 신호(COM_SIG)를 출력하는 비교부(711); 및 상기 비교 신 호(COM_SIG)에 응답하여 펄스 신호인 상기 출력 제어 신호(OUT_CTRL)를 출력하는 펄스 신호 생성부(713);를 포함한다.
상기 비교부(711)는 상기 리프레쉬 스타트 신호(SELF_ST) 및 상기 제 1 셀프 리프레쉬 신호(SELF_SIG1)를 입력받는 제 1 신호 입력부(711-1); 상기 제 1 신호 입력부(711-1)의 출력 신호를 래치하는 제 1 래치부(711-3); 및 상기 제 1 래치부(711-5)의 출력 신호 및 상기 제 2 셀프 리프레쉬 신호(SELF_SIG2)를 논리 조합하여 상기 비교 신호(COM_SIG)를 출력하는 신호 조합부(711-5);를 포함한다.
상기 제 1 신호 입력부(711-1)는 게이트 단이 상기 리프레쉬 스타트 신호(SELF_ST)를 입력받고 소스 단이 외부 공급 전압(VDD)을 인가받는 제 1 피모스 트랜지스터(P1); 및 게이트 단이 상기 제 1 셀프 리프레쉬 신호(SELF_SIG1)를 입력받고 드레인 단이 상기 제 1 피모스 트랜지스터(P1)의 드레인 단과 연결되고 소스 단이 접지 전압(VSS)을 인가받는 제 1 엔모스 트랜지스터(N1);를 포함한다.
상기 제 1 래치부(711-3)는 입력 단이 상기 제 1 피모스 트랜지스터(P1) 및 상기 제 1 엔모스 트랜지스터(N1)의 접속 단에 연결되는 제 1 인버터(IV1); 및 입력 단이 상기 제 1 인버터(IV1)의 출력 단에 연결되고 출력 단이 상기 제 1 인버터(IV1)의 입력 단에 연결되는 제 2 인버터(IV2);를 포함한다.
상기 신호 조합부(711-5)는 입력 단이 상기 제 1 인버터(IV1)의 출력 단에 연결되는 제 3 인버터(IV3); 입력 단이 상기 제 2 셀프 리프레쉬 신호(SELF_SIG2)를 입력받는 제 4 인버터(IV4); 하나의 입력 단이 상기 제 3 인버터(IV3)의 출력 단에 연결되고 다른 입력 단이 상기 제 4 인버터(IV4)의 출력 단에 연결되는 제 1 낸드 게이트(ND1); 및 입력 단이 상기 제 1 낸드 게이트(ND1)의 출력 단에 연결되고 출력 단이 상기 비교 신호(COM_SIG)를 출력하는 제 5 인버터(IV5);를 포함한다.
상기 펄스 신호 생성부(713)는 상기 비교 신호(COM_SIG)가 하이 레벨로 트리거하는 경우 딜레이 시키는 지연부(713-1); 상기 지연부(713-1)의 출력 신호를 반전 시키는 제 6 인버터(IV6); 및 하나의 입력 단이 상기 비교 신호(COM_SIG)를 입력받고 다른 입력 단이 상기 제 6 인버터(IV6)의 출력 단에 연결되고 출력 단이 상기 출력 제어 신호(OUT_CTRL)를 출력하는 제 2 낸드 게이트(ND2);를 포함한다.
상기 출력 신호 선택부(730)는 상기 출력 제어 신호(OUT_CTRL) 및 상기 리프레쉬 스타트 신호(SELF_ST)를 입력받는 제 2 신호 입력부(731); 상기 제 2 신호 입력부(731)의 출력 신호를 래치하는 제 2 래치부(733); 상기 제 2 래치부(733)의 출력 신호에 응답하여 상기 제 1 셀프 리프레쉬 신호(SELF_SIG1) 또는 상기 제 2 셀프 리프레쉬 신호(SELF_SIG2) 중 어느 하나를 출력하는 스위칭부(735);를 포함한다.
상기 제 2 신호 입력부(731)는 입력 단이 상기 리프레쉬 스타트 신호(SELF_ST)를 입력받는 제 7 인버터(IV7); 게이트 단이 상기 출력 제어 신호(OUT_CTRL)를 입력받고 소스 단이 상기 외부 공급 전압(VDD)을 인가받는 제 2 피모스 트랜지스터(P2); 및 게이트 단이 상기 제 7 인버터(IV7)의 출력 단에 연결되고 드레인 단이 상기 제 2 피모스 트랜지스터(P2)의 드레인 단과 연결되고 소스 단이 상기 접지 전압(VSS)을 인가받는 제 2 엔모스 트랜지스터(N2);를 포함한다.
상기 제 2 래치부(733)는 입력 단이 상기 제 2 피모스 트랜지스터(P2) 및 상 기 제 2 엔모스 트랜지스터(N2)의 접속 단에 연결되는 제 8 인버터(IV8); 및 입력 단이 상기 제 8 인버터(IV8)의 출력 단에 연결되고 출력 단이 상기 제 8 인버터(IV8)의 입력 단에 연결되는 제 9 인버터(IV9);를 포함한다.
상기 스위칭부(735)는 상기 제 2 래치부(733)의 출력 신호를 반전시키는 제 10 인버터(IV10); 상기 제 2 래치부(733)의 출력 신호 및 상기 제 10 인버터(IV10)의 출력 신호에 응답하여 상기 제 1 셀프 리프레쉬 신호(SELF_SIG1)를 상기 출력 신호(OUT_SIG)로서 출력하는 제 1 패스 게이트(PG1); 및 상기 제 2 래치부(733)의 출력 신호 및 상기 제 10 인버터(IV10)의 출력 신호에 응답하여 상기 제 2 셀프 리프레쉬 신호(SELF_SIG2)를 상기 출력 신호(OUT_SIG)로서 출력하는 제 2 패스 게이트(PG1);를 포함하며, 상기 제 1 패스 게이트(PG1)의 활성화 구간과 상기 제 2 패스 게이트(PG2)의 활성화 구간은 서로 중첩되지 않는다.
도 4에 도시된 A 내지 F는 설명의 편의상 임으로 정한 노드들이다.
도 5는 제 1 셀프 리프레쉬 신호의 주기가 제 2 셀프 리프레쉬 신호의 주기보다 긴 경우에 주기 감지부의 동작을 설명하는 타이밍도이고, 도 6은 제 1 셀프 리프레쉬 신호의 주기가 제 2 셀프 리프레쉬 신호의 주기보다 짧은 경우에 주기 감지부의 동작을 설명하는 타이밍도이다.
상기 주기 감지부(700)는 상기 제 1 셀프 리프레쉬 신호(SELF_SIG1)가 상기 제 2 셀프 리프레쉬 신호(SELF_SIG2)의 주기보다 긴 경우 상기 제 1 셀프 리프레쉬 신호(SELF_SIG1)를 출력한다.
도 4를 참조하면, 상기 리프레쉬 스타트 신호(SELF_ST)가 로우 레벨로 활성 화 되어 입력되는 경우 제 1 노드(A)의 전위가 로우 레벨이 되므로 상기 제 2 패스 게이트(PG2)가 턴-온(turn-on) 된다. 제 2 노드(B)의 전위는 상기 제 2 셀프 리프레쉬 신호(SELF_SIG2)의 반전 레벨을 갖는다. 제 3 노드(C)의 전위는 상기 리프레쉬 스타트 신호(SELF_ST)에 의해 하이 레벨을 유지하다가 상기 제 1 셀프 리프레쉬 신호(SELF_SIG1)가 하이 레벨의 펄스를 갖는 경우 로우 레벨을 천이되고 래치된다.
상기 비교 신호(COM_SIG)가 출력되는 제 4 노드(D)의 전위는 상기 제 2 노드(B)의 전위와 상기 제 3 노드(C)의 전위를 앤드(AND) 연산한 논리 값을 유지한다. 제 5 노드(E)의 전위는 상기 제 4 노드(D)의 전위가 로우 레벨에서 하이레벨로 트리거 하는 경우 상기 지연부(713-1)가 상기 제 4 노드(D)의 전위를 지연시키고 이를 제 6 반전 수단(IV6)이 반전시켜 출력되는 레벨이다. 이때 상기 제 2 낸드 게이트(ND2)는 상기 제 4 노드(D)의 전위 및 상기 제 5 노드(E)의 전위를 논리 연산하여 제 6 노드(F)에 상기 출력 제어 신호(OUT_CTRL)를 출력한다.
도 5를 참조하면, 상기 제 6 노드(F)는 상기 제 2 낸드 게이트(ND2)에 의해 상기 제 4 노드(D)의 전위 및 상기 제 5 노드(E)의 전위가 모두 하이 레벨인 경우에 로우 레벨 전위를 갖는다. 이때, 상기 출력 제어 신호(OUT_CTRL)에 응답하여 상기 제 2 피모스 트랜지스터(P2)가 턴-온(turn-on) 되므로 상기 제 1 노드(A)의 전위는 하이 레벨로 천이한다. 그 결과 상기 제 1 패스 게이트(PG1)가 턴-온(turn-on)되어 상기 제 1 셀프 리프레쉬 신호(SELF_SIG1)가 상기 출력 신호(OUT_SIG)로서 출력된다.
도 6을 참조하면, 상기 제 6 노드(F)는 상기 제 2 낸드 게이트(ND2)에 의해 상기 제 4 노드(D)의 전위 및 상기 제 5 노드(E)의 전위가 하이 레벨로 중첩되는 부분이 없는 경우에는 하이 레벨의 전위를 갖는다. 이때, 상기 출력 제어 신호(OUT_CTRL)에 응답하여 상기 제 2 피모스 트랜지스터(P2)가 턴-오프(turn-off) 상태를 유지하므로 상기 제 1 노드(A)는 로우 레벨을 유지한다. 그 결과 상기 제 2 패스 게이트(PG2)가 턴-온(turn-on) 상태를 유지하므로 상기 제 2 셀프 리프레쉬 신호(SELF_SIG2)가 상기 출력 신호(OUT_SIG)로서 출력된다.
도 7은 메모리 셀의 리프레쉬 특성과 본 발명을 이용한 리프레쉬 특성을 보여주는 그래프이다.
도 7에 도시된, LINE_C는 리프레쉬 주기의 기울기가 완만한 구간에 맞는 온도 특성 출력을 나타내고, LINE_D는 리프레쉬 주기의 기울기가 급격한 구간에 맞는 온도 특성 출력을 나타낸다. 예를 들어, 본 발명에서 상기 제 1 온도 센서(300)가 상기 LINE_C와 같은 특성을 갖고, 상기 제 2 온도 센서(400)가 상기 LINE_D와 같은 특성을 갖는다.
이에 따라, 상기 제 1 온도 센서(300)에 연결된 제 1 주기 신호 생성부(500)가 상기 제 1 온도 센서(300)의 온도 특성 기울기에 맞는 주기를 갖는 상기 제 1 셀프 리프레쉬 신호(SELF_SIG1)를 생성하고, 상기 제 2 온도 센서(400)에 연결된 제 2 주기 신호 생성부(600)가 상기 제 2 온도 센서(400)의 온도 특성 기울기에 맞는 주기를 갖는 상기 제 2 셀프 리프레쉬 신호(SELF_SIG2)를 생성한다. 상기 주기 감지부(700)는 상기 제 1 셀프 리프레쉬 신호(SELF_SIG1)와 상기 제 2 셀프 리프레쉬 신호(SELF_SIG2)의 주기를 비교하고, 상기 제 1 셀프 리프레쉬 신호(SELF_SIG1) 또는 상기 제 2 셀프 리프레쉬 신호(SELF_SIG2) 중 주기가 긴 신호를 상기 출력 신호(OUT_SIG)로서 출력한다. 즉, 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는 도 7에 도시된 바와 같이, X를 기준으로 좌측에서는 상기 LINE_D보다 긴 주기의 LINE_C의 특성을 사용하고, X를 기준으로 우측에서는 상기 LINE_C보다 긴 주기의 LINE_D의 특성을 사용하므로 메모리 셀의 리프레쉬 특성(LINE_A)을 만족시킬 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로를 나타내는 블록도이다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는 메모리 칩의 온도를 감지하여 온도 정보 신호를 출력하는 제 3 온도 센서(800); 상기 온도 정보 신호에 응답하여 짧은 주기를 가지는 제 1 셀프 리프레쉬 신호(SELF_SIG1)를 출력하는 제 3 주기 신호 생성부(810); 상기 온도 정보 신호에 응답하여 상기 제 1 셀프 리프레쉬 신호(SELF_SIG1) 보다 긴 주기를 갖는 제 2 셀프 리프레쉬 신호(SELF_SIG2)를 출력하는 제 4 주기 신호 생성부(830); 및 상기 제 1 셀프 리프레쉬 신호(SELF_SIG1) 및 상기 제 2 셀프 리프레쉬 신호(SELF_SIG2)의 주기를 비교하여 긴 주기를 갖는 신호를 출력 신호(OUT_SIG)로서 출력하는 주기 감지부(700);를 포함한다.
상기 온도 정보 신호는 상기 제 3 온도 센서(800)에서 온도에 따라 해당 온도를 알리는 신호로서, 현재 온도에 대한 정보가 코딩(coding) 또는 인코딩(encoding) 된 상태로 상기 제 3 주기 신호 생성부(810) 및 상기 제 4 주기 신호 생성부(830)에 입력된다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는 설계자가 목표로 하는 두 가지의 특성(curve)을 가진 장치로 동작하기 위해 하나의 온도 센서를 사용하고, 상기 온도 센서로부터 출력되는 동일한 온도 정보 신호를 입력받아 각기 다른 특성 커브를 가진 주기 신호를 생성하는 주기 신호 생성부를 두 개 구비하여 실시하였다.
도 8에 도시된 상기 주기 감지부(700)는 도 4와 같이 실시 가능하므로 상세한 설명은 도 4를 참조하기로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는 2가지 이상의 온도 특성을 가진 회로를 결합하여 그 중 하나의 출력 신호를 선택하여 사용함으로써 실제 메모리 셀의 리프레쉬 특성에 근접하게 동작하여 저하된 수율을 개선할 수 있는 효과를 수반한다.

Claims (13)

  1. 메모리 칩의 온도를 감지하고 서로 다른 특성을 가지는 제 1 온도 센서 및 제 2 온도 센서;
    상기 제 1 온도 센서의 특성에 따른 주기를 갖는 제 1 셀프 리프레쉬 신호를 생성하는 제 1 주기 생성 수단;
    상기 제 2 온도 센서의 특성에 따른 주기를 갖는 제 2 셀프 리프레쉬 신호를 생성하는 제 2 주기 생성 수단; 및
    상기 제 1 셀프 리프레쉬 신호 및 상기 제 2 셀프 리프레쉬 신호의 주기를 비교하여 긴 주기를 갖는 신호를 출력하는 주기 감지 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
  2. 제 1 항에 있어서,
    상기 주기 감지부는,
    리프레쉬 스타트 신호에 응답하여 초기화 되고, 상기 제 1 셀프 리프레쉬 신호 및 상기 제 2 셀프 리프레쉬 신호의 주기를 비교하고, 그 결과에 응답하여 출력 제어 신호를 출력하는 출력 제어 신호 생성부; 및
    상기 리프레쉬 스타트 신호에 응답하여 초기화 되고, 상기 출력 제어 신호에 응답하여 상기 제 1 셀프 리프레쉬 신호 또는 상기 제 2 셀프 리프레쉬 신호 중 어 느 하나를 선택적으로 출력하는 출력 신호 선택부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
  3. 제 2 항에 있어서,
    상기 출력 제어 신호 생성부는,
    상기 리프레쉬 스타트 신호, 상기 제 1 셀프 리프레쉬 신호 및 제 2 셀프 리프레쉬 신호를 입력받아 비교 신호를 출력하는 비교부; 및
    상기 비교 신호에 응답하여 펄스 신호인 상기 출력 제어 신호를 출력하는 펄스 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
  4. 제 3 항에 있어서,
    상기 비교부는,
    상기 리프레쉬 스타트 신호 및 상기 제 1 셀프 리프레쉬 신호를 입력받는 신호 입력부;
    상기 신호 입력부의 출력 신호를 래치하는 래치부; 및
    상기 래치부의 출력 신호 및 상기 제 2 셀프 리프레쉬 신호를 논리 조합하여 상기 비교 신호를 출력하는 신호 조합부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
  5. 제 4 항에 있어서,
    상기 신호 입력부는,
    게이트 단이 상기 리프레쉬 스타트 신호를 입력받고 소스 단이 외부 공급 전압을 인가받는 피모스 트랜지스터; 및
    게이트 단이 상기 제 1 셀프 리프레쉬 신호를 입력받고 드레인 단이 상기 피모스 트랜지스터의 드레인 단과 연결되고 소스 단이 접지 전압을 인가받는 엔모스 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
  6. 제 5 항에 있어서,
    상기 래치부는,
    입력 단이 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터의 접속 단에 연결되는 제 1 인버터; 및
    입력 단이 상기 제 1 인버터의 출력 단에 연결되고 출력 단이 상기 제 1 인버터의 입력 단에 연결되는 제 2 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
  7. 제 6 항에 있어서,
    상기 신호 조합부는,
    입력 단이 상기 제 1 인버터의 출력 단에 연결되는 제 3 인버터;
    입력 단이 상기 제 2 셀프 리프레쉬 신호를 입력받는 제 4 인버터;
    하나의 입력 단이 상기 제 3 인버터의 출력 단에 연결되고 다른 입력 단이 상기 제 4 인버터의 출력 단에 연결되는 낸드 게이트; 및
    입력 단이 상기 낸드 게이트의 출력 단에 연결되고 출력 단이 상기 비교 신호를 출력하는 제 5 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
  8. 제 3 항에 있어서,
    상기 펄스 신호 생성부는
    상기 비교 신호가 하이 레벨로 트리거하는 경우 지연시키는 지연부;
    상기 지연부의 출력 신호를 반전 시키는 인버터; 및
    하나의 입력 단이 상기 비교 신호를 입력받고 다른 입력 단이 상기 인버터의 출력 단에 연결되고 출력 단이 상기 출력 제어 신호를 출력하는 낸드 게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
  9. 제 2 항에 있어서,
    상기 출력 신호 선택부는,
    상기 출력 제어 신호 및 상기 리프레쉬 스타트 신호를 입력받는 신호 입력부;
    상기 신호 입력부의 출력 신호를 래치하는 래치부;
    상기 래치부의 출력 신호에 응답하여 상기 제 1 셀프 리프레쉬 신호 또는 상기 제 2 셀프 리프레쉬 신호 중 어느 하나를 출력하는 스위칭부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
  10. 제 9 항에 있어서,
    상기 신호 입력부는,
    입력 단이 상기 리프레쉬 스타트 신호를 입력받는 제 1 인버터;
    게이트 단이 상기 출력 제어 신호를 입력받고 소스 단이 외부 공급 전압을 인가받는 피모스 트랜지스터; 및
    게이트 단이 상기 제 1 인버터의 출력 단에 연결되고 드레인 단이 상기 피모스 트랜지스터의 드레인 단과 연결되고 소스 단이 접지 전압을 인가받는 엔모스 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
  11. 제 10 항에 있어서,
    상기 래치부는,
    입력 단이 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터의 접속 단에 연결되는 제 2 인버터; 및
    입력 단이 상기 제 2 인버터의 출력 단에 연결되고 출력 단이 상기 제 2 인버터의 입력 단에 연결되는 제 3 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
  12. 제 11 항에 있어서,
    상기 스위칭부는,
    상기 래치부의 출력 신호를 반전시키는 제 4 인버터;
    상기 래치부의 출력 신호 및 상기 제 4 인버터의 출력 신호에 응답하여 상기 제 1 셀프 리프레쉬 신호를 출력하는 제 1 패스 게이트; 및
    상기 래치부의 출력 신호 및 상기 제 4 인버터의 출력 신호에 응답하여 상기 제 2 셀프 리프레쉬 신호를 출력하는 제 2 패스 게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
  13. 제 12 항에 있어서,
    상기 제 1 패스 게이트의 활성화 구간과 상기 제 2 패스 게이트의 활성화 구간은 서로 중첩되지 않는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
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