KR100351457B1 - 반도체 소자의 내부 전원 전압 보상 회로 - Google Patents
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Abstract
본 발명은 반도체 기억소자의 전압 강하 컨버터(Voltage Down Convertor)에 서 외부 전원 전압단과 내부 전원 전압단 사이에서 일정 간격/길이를 갖고 정해진 파형의 펄스를 구동할 수 있도록 하여 센스 앰프의 동작시의 반응 속도에 제약을 받지 않도록 한 반도체 소자의 내부 전원 전압 보상 회로에 관한 것으로, 센스 앰프 동작 신호(sg)를 래치하여 내부 전원전압 레벨의 제 1 버퍼 출력(sg1)과 외부전원전압 레벨의 제 2 버퍼 출력(sg2)를 발생시키는 센스 앰프 동작 신호 감지부;상기 제 1,2 버퍼 출력(sg1)(sg2)를 입력으로 받아 센스 앰프의 동작 시간에 동기된 일정한 시간의 폭을 가지는 펄스 신호(sgp)를 출력하는 펄스 발생부;상기 펄스 신호(sgp)에 의해 센스 앰프 동작시의 내부 전원 전압단(Vint)으로부터 전원 기준전압(Vss)으로의 드레인 전류와 동일한 파형을 가지는 전류를 외부 전원 전압단(Vext)으로부터 내부 전원 전압단(Vint)으로 인가하는 전류 구동부를 포함하여 구성된다.
Description
본 발명은 반도체 기억소자의 전압 강하 컨버터(Voltage Down Convertor)에 관한 것으로, 특히 외부 전원 전압단과 내부 전원 전압단 사이에서 일정 간격/길이를 갖고 정해진 파형의 펄스를 구동할 수 있도록 하여 센스 앰프의 동작시의 반응 속도에 제약을 받지 않도록 한 반도체 소자의 내부 전원 전압 보상 회로에 관한 것이다.
일반적으로 내부 전원전압(Vint) 회로를 구성함에 있어서 공정상 변화 또는 온칩 회로 동작시 노이즈가 야기하는 내부 전원전압(Vint)의 레벨 변화를 보상하기 위하여, 최종 전류 구동부를 구동하기 위한 비교기의 기준전위를 생성하는 데에 있어서 전압 증폭기(Voltage Amp)를 이용한다.
여기서, 공정상의 변화는 문턱전압(Vt) 또는 포화 전류(Ids)등의 파라메타가 변하는 것을 의미한다.
그리고 온칩회로 동작시 노이즈는 센싱 또는 입출력회로에서 큰 전류 흐름이 야기하는 전류 스파이크를 의미하며, 그 노이즈가 내부 회로(Vint)에 영향을 미쳐 미리 설정된 기준 전압의 변화를 일으키는 것을 의미한다.
이하, 첨부된 도면을 참고하여 종래 기술의 내부 전압 보상 회로에 관하여 설명하면 다음과 같다.
도 1a와 도 1b는 종래 기술의 반도체 소자의 내부 전원 전압 보상 회로의 동작 파형도이다.
종래 기술의 VDC 회로의 구조는 기본적으로 기준 전위 발생장치와 이 기준전위 발생장치에 의해 발생한 기준전위 및 내부전원전압의 차이에 의해 제어되는 전류 구동장치, 그리고 기준전위의 안정성을 획득하기 위한 충전장치로 구성된다.
이때, 전류구동장치는 DRAM의 센스 엠프가 동작함으로써 내부전원전압이 급격히 변할 경우 반응속도가 충분치 못하여 센스 앰프의 동작을 심각하게 지연시킬 정도로 내부전원전압이 낮아질 수 있다.
도 1a는 종래 기술의 내부 전원 전압 보상 회로의 전류 모드의 동작 파형을 나타낸 것으로, 센스 앰프 전류(Sense Amp current)에 의해 VDC 액티브 구동 전류가 ~5ns이상의 동작지연(lag)을 갖는 것을 나타낸다.
그리고 도 1b는 종래 기술의 내부 전원 전압 보상 회로의 전압 모드의 동작 파형을 나타낸 것이다.
도 1b에서 보면, 내부 전원 전압의 드롭에 의해 센스 앰프의 센싱 동작의 지연이 ~10ns이상 일어나는 경우 소자의 동작이 정상적으로 이루어질 수 없는 것을 나타낸다.
그러나 이와 같은 종래 기술의 반도체 소자의 내부 전원 전압 보상 회로는 다음과 같은 문제가 있다.
종래 기술의 VDC 회로에서 기준전위 및 내부전원전압의 차이에 의해 제어되는 전류구동장치가 센스 앰프의 동작에 의해 내부 전원 전압이 급격하게 변하는 것을 방지하지 못하여 센싱 동작의 지연을 발생시킨다.
이는 소자의 신뢰성에 영향을 주게된다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 내부 전원 전압 보상 회로의 문제를 해결하기 위한 것으로, 외부 전원 전압단과 내부 전원 전압단 사이에서 일정 간격/길이를 갖고 정해진 파형의 펄스를 구동할 수 있도록 하여 센스 앰프의 동작시의 반응 속도에 제약을 받지 않도록한 반도체 소자의 내부 전원 전압 보상 회로를 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래 기술의 반도체 소자의 내부 전원 전압 보상 회로의 동작 파형도
도 2는 본 발명에 따른 내부 전원 전압 보상 회로의 개략적인 구성 블록도
도 3은 본 발명에 따른 내부 전원 전압 보상 회로의 상세 구성도
도 4a와 도 4b는 본 발명에 따른 반도체 소자의 내부 전원 전압 보상 회로의 동작 파형도
- 도면의 주요 부분에 대한 부호의 설명 -
21. 센스 앰프 동작신호 감지부 22. 펄스 발생부
23. 전류 구동부 24. 센스 앰프
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 내부 전원 전압 보상 회로는 센스 앰프 동작 신호(sg)를 래치하여 내부 전원전압 레벨의 제 1 버퍼 출력(sg1)과 외부전원전압 레벨의 제 2 버퍼 출력(sg2)를 발생시키는 센스 앰프 동작 신호 감지부;상기 제 1,2 버퍼 출력(sg1)(sg2)를 입력으로 받아 센스 앰프의 동작 시간에 동기된 일정한 시간의 폭을 가지는 펄스 신호(sgp)를 출력하는 펄스 발생부;상기 펄스 신호(sgp)에 의해 센스 앰프 동작시의 내부 전원 전압단(Vint)으로부터 전원 기준전압(Vss)으로의 드레인 전류와 동일한 파형을 가지는 전류를 외부 전원 전압단(Vext)으로 부터 내부 전원 전압단(Vint)으로 인가하는 전류 구동부를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 내부 전원 전압 보상 회로에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 내부 전원 전압 보상 회로의 개략적인 구성 블록도이고, 도 3은 본 발명에 따른 내부 전원 전압 보상 회로의 상세 구성도이다.
그리고 도 4a와 도 4b는 본 발명에 따른 반도체 소자의 내부 전원 전압 보상 회로의 동작 파형도이다.
본 발명은 센스 앰프 동작시에 반응 속도에 제약을 받지 않도록 센스 앰프 동작 신호에 의해 센스 앰프에 사용되는 것과 유사한 파형과 크기를 갖는 전류를 구동하는 장치(VDC-sg)를 추가한 것이다.
본 발명의 내부 전원 전압 보상 회로는 도 2에서와 같이 크게 센스 앰프 동작신호(sg) 감지부(21), 펄스발생부(22), 전류구동부(23), 센스 앰프(24)로 구성된다.
센스 앰프 동작 신호 감지부(21)는 센스 앰프 동작 신호(sg)의 상승 에지(rising edge)를 입력으로 받아서 내부 전원전압 수준의 버퍼 출력(sg1)과 외부전원전압 수준의 버퍼 출력(sg2)를 발생시킨다.
그리고 펄스발생부(22)는 센스 앰프 동작 신호 감지부(21)의 버퍼 출력(sg1)과 (sg2)를 입력으로 받아 센스 앰프의 동작 시간에 동기된 일정한 시간의 폭을 가지는 펄스 신호(sgp)를 출력한다.
그리고 전류 구동부(23)는 펄스 신호(sgp)를 입력으로 받아서 센스 앰프 동작시의 내부 전원 전압단(Vint)로 부터 전원 기준전압(Vss)으로의 드레인 전류(drain current)와 같은 파형을 가지는 전류를 외부 전원 전압단(Vext)으로 부터 내부 전원 전압단(Vint)으로 인가한다.
이와 같은 본 발명에 따른 내부 전원 전압 보상 회로의 상세 구성은 다음과 같다.
도 3에서와 같이, 센스 앰프 동작 신호 감지부(21)는 래치 회로를 사용하여 구성한다.
즉, 각각 센스 앰프 동작 신호(sg)와 반전된 센스 앰프 동작 신호가 인가되어 각각 내부 전원전압 수준의 버퍼 출력(sg1)과 외부전원전압 수준의 버퍼 출력(sg2)를 발생시키는 제 1,2 래치부로 구성된다.
그리고 펄스 발생부(22)는 인버터를 이용한 지연 회로와 NAND 게이트를 이용하여 구성한다.
여기서, NAND 게이트의 풀다운 트랜지스터(pull down transistor)들(N1) (N3)은 포화 모드(saturation mode)에서 동작하여 외부 전원 전압단(Vext)과 관계없이 전류 구동 트랜지스터(current driver transistor)(P0)가 같은 크기의 전류 구동 능력을 갖도록 한다.
그리고 풀다운 트랜지스터(N1)(N3)의 크기와 전류 구동 트랜지스터(P0)의 게이트 축전용량(Cgs0)의 비율(Rpd) 및 풀업 트랜지스터(pull-up transistor)(P2), (P4)의 크기와 전류 구동 트랜지스터(P0)의 게이트 축전용량(Cgs0)의 비율(Rpu)에 의해 전류 구동 트랜지스터(P0)의 게이트-소오스 전압의 상승 슬로프(rising slope) 및 하강 슬로프(falling slope)가 결정된다.
또한, 전류 구동 트랜지스터(P0)의 게이트-소오스 전압 및 크기에 따라 전류 구동부(23)의 전류 파형이 결정된다.
이와 같은 본 발명에 따른 내부 전원 전압 보상 회로는 도 4a와 도 4b에서와 같이 센스 앰프 동작 신호에 의해 센스 앰프에 사용되는 것과 유사한 파형과 크기를 갖는 전류를 구동하는 장치(VDC-sg)를 추가하는 것에 의해 센스 앰프 동작시에 반응 속도에 제약을 받지 않는 것을 알 수 있다.
도 4b에서 a,b,c는 각각 외부 전압을 6V,5V,4V로 하고, 동작 온도를 각각 0℃,25℃,90℃의 조건으로 하였을 경우의 결과를 나타낸 것이다.
bl은 비트 라인 구동 펄스이고, blb는 /비트 라인 구동 펄스를 의미한다.
이와 같은 본 발명에 따른 반도체 소자의 내부 전원 전압 보상 회로는 다음과 같은 효과가 있다.
외부 전원 전압단과 내부 전원 전압단 사이에서 일정 간격/길이를 갖고 정해진 파형의 펄스를 구동할 수 있도록 하여 센스 앰프의 동작시의 반응 속도에 제약을 받지 않도록 하여 센스 앰프의 동작에 의해 내부 전원 전압이 급격하게 변하는 것을 방지할 수 있다.
이는 센싱 동작의 지연을 막아 소자의 신뢰성을 높이는 효과가 있다.
Claims (5)
- 센스 앰프 동작 신호(sg)를 래치하여 내부 전원전압 레벨의 제 1 버퍼 출력(sg1)과 외부전원전압 레벨의 제 2 버퍼 출력(sg2)를 발생시키는 센스 앰프 동작 신호 감지부;상기 제 1,2 버퍼 출력(sg1)(sg2)를 입력으로 받아 센스 앰프의 동작 시간에 동기된 일정한 시간의 폭을 가지는 펄스 신호(sgp)를 출력하는 펄스 발생부;상기 펄스 신호(sgp)에 의해 센스 앰프 동작시의 내부 전원 전압단(Vint)으로부터 전원 기준전압(Vss)으로의 드레인 전류와 동일한 파형을 가지는 전류를 외부 전원 전압단(Vext)으로 부터 내부 전원 전압단(Vint)으로 인가하는 전류 구동부를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 내부 전원 전압 보상 회로.
- 제 1 항에 있어서, 전류 구동부는 외부전원전압단과 내부전원전압단 사이에 일정 간격마다 정해진 길이동안 센스 앰프 동작시의 내부 전원 전압단(Vint)으로부터 전원 기준전압(Vss)으로의 드레인 전류와 동일한 파형을 가지는 전류를 구동하는 것을 특징으로 하는 반도체 소자의 내부 전원 보상 회로.
- 제 1 항에 있어서, 센스 앰프 동작 신호 감지부는 각각 센스 앰프 동작 신호(sg)와 반전된 센스 앰프 동작 신호가 인가되어 각각 내부 전원전압 수준의 버퍼 출력(sg1)과 외부전원전압 수준의 버퍼 출력(sg2)를 발생시키는 제 1,2 래치부로 구성되는 것을 특징으로 하는 반도체 소자의 내부 전원 보상 회로.
- 제 1 항에 있어서, 펄스 발생부는 포화 모드에서 동작하는 풀다운 트랜지스터들(N1)(N3)을 포함하는 NAND 게이트로 구성되어 외부 전원 전압단(Vext)과 관계없이 전류 구동 트랜지스터(P0)가 동일한 크기의 전류 구동 능력을 갖도록 하는 것을 반도체 소자의 내부 전원 보상 회로.
- 제 4 항에 있어서, 풀다운 트랜지스터(N1)(N3)의 크기와 전류 구동 트랜지스터(P0)의 게이트 축전용량(Cgs0)의 비율(Rpd) 및 풀업 트랜지스터(P2)(P4)의 크기와 전류 구동 트랜지스터(P0)의 게이트 축전용량(Cgs0)의 비율(Rpu)에 의해 전류 구동 트랜지스터(P0)의 게이트-소오스 전압의 상승/하강 슬로프가 결정되는 것을 특징으로 하는 반도체 소자의 내부 전원 보상 회로.
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