CN100530022C - 恒压电路、使用其的半导体器件、和恒压输出方法 - Google Patents

Abstract

一种恒压电路，包括第一晶体管、第一控制电路、以及具有第二晶体管和差动放大器的第二控制电路。第一晶体管根据由第一控制电路输出的第一控制信号控制输出电流，以使得输出电压基本等于预定电压。与第一控制电路相比，第二控制电路具有对输出电压的变化更快的响应特性，并且当输出电压变化到大于预定输出电压变化值的程度时，使第一晶体管增加输出电流预定时间周期而不考虑第一控制信号。第二晶体管根据由差动放大器输出的第二控制信号控制第一个晶体管的操作，以使得反相输入端处的电压基本等于偏压。

Description

恒压电路、使用其的半导体器件、和恒压输出方法

技术领域

这个专利说明书涉及输出恒压的方法和设备，尤其涉及用于以对输出电压中的变化的提高的响应速度输出恒压的方法和设备。

背景技术

近些年来，从环境保护的观点出发已经要求电器的节能。电源电路也不例外。因此，电器中使用的电源电路的节能已经在进展中。然而，电源电路中能量消耗的减少导致电源响应和负载响应特性的退化。鉴于此，在背景技术的恒压电路中，自动地控制通过该电路的差动放大器电路的电流量，以使得在诸如当在输出电压和参考电压之间的差值相对大时接通电源的场合下增加电流量，而当输出电压接近预期值时减少电流量。由此，背景技术恒压电路在保持它的响应性能的同时，从整体来说减少了它的消耗电流量。

为了提高负载响应特性，尤其是处理负载电流的飞涨，另一种背景技术恒压电路另外包括高速交流放大器电路。因此，该背景技术恒压电路快速地将与输出电压中的变化相对应的电压发送回到输出电压控制晶体管的控制电极。因此，该背景技术恒压电路在保持高速负载响应特性的同时，消耗相对小的电流量。

背景技术恒压电路包括交流放大器电路，该交流放大器电路包括运算放大器电路，用于提高对负载电流中的变化的响应速度。在这个背景技术恒压电路中，在运算放大器电路的一个输入端生成偏移电压，以建立响应于输出电压中的变化的死区电压(dead-zone voltage)。此外，只有当输出电压中的变化超过预定值时，交流放大器电路才进行操作。由此，防止不必要的电流消耗。

然而，包括运算放大器电路的背景技术恒压电路集成在半导体器件上。因此，在运算放大器电路的输入电路中生成的偏移电压由于在制造过程中出现的半导体器件的变化而发生相当大的变化。因此，为了确保偏移电压处于生成死区电压所需要的最低电平处，考虑到该变化，偏移电压的设计值范围需要是相对大的。因此，例如，在偏移电压充分增加了的情况下，输出电压中的变化需要相对大，以便驱动和操作该交流放大器电路。因此，没有太多地改善负载响应特性。

发明内容

这个专利说明书描述了一种新颖的恒压电路。在一个示例中，新颖的恒压电路包括上拉到输入电压的输入端以及输出一输出电压的输出端。该恒压电路还包括第一晶体管、第一控制电路、以及具有第二晶体管和差动放大器的第二控制电路。第一晶体管被配置为根据第一控制信号控制从输入端流向输出端的输出电流。第一控制电路被配置为通过输出第一控制信号来控制第一晶体管，以使得从输出端输出的输出电压与预定电压相等。与第一控制电路相比，第二控制电路具有对输出电压的变化更快的响应特性，并且其被配置为当输出电压变化到大于预定输出电压变化值的程度时，使第一晶体管增加输出电流一个预定时间周期而不考虑第一控制信号。第二晶体管被配置为根据第二控制信号控制第一晶体管的操作。差动放大器包括非反相输入端和反相输入端，非反相输入端连接到偏压，而反相输入端经由电阻连接到该非反相输入端而且经由电容器连接到输出端。差动对包括第三和第四晶体管。第三晶体管被配置为具有可变地设置以便确定预定输出电压变化值的电流驱动性能。此外，差动放大器被配置为通过输出第二控制信号控制第二晶体管的操作，以使得反相输入端的电压等于偏压。

这个专利说明书还描述了一种新颖的恒压输出方法。在一个示例中，一种新颖的恒压输出方法包括：提供第一晶体管、第一控制电路、以及包括第二晶体管和差动放大器的第二控制电路，该差动放大器具有第三和第四晶体管的差动对；使第一控制电路输出第一控制信号；使第一晶体管根据第一控制信号控制输出电流；在差动放大器的非反相输入端输入偏压，并且使差动放大器的反相输入端处的电压等于该偏压；使差动放大器输出第二控制信号；使第二晶体管根据第二控制信号控制第一晶体管的操作；以及使第一晶体管在输出电压变化到大于预定输出电压变化值的程度时，增加输出电流预定时间周期而不考虑第一控制信号，该预定输出电压变化值通过可变地设置第三晶体管的电流驱动性能而确定。

这个专利说明书还描述了一种新颖的半导体器件。在一个示例中，新颖的半导体器件包括恒压电路，该恒压电路具有上拉到输入电压的输入端和输出一输出电压的输出端。该恒压电路还包括第一晶体管、第一控制电路、以及具有第二晶体管和差动放大器的第二控制电路。第一晶体管被配置为根据第一控制信号控制从输入端流向输出端的输出电流。第一控制电路被配置为通过输出第一控制信号来控制第一晶体管，以使得从输出端输出的输出电压与预定电压相等。与第一控制电路相比，第二控制电路具有对输出电压的变化更快的响应特性，并且其被配置为当输出电压变化到大于预定输出电压变化值的程度时，使第一晶体管增加输出电流一个预定时间周期而不考虑第一控制信号。第二晶体管被配置为根据第二控制信号控制第一晶体管的操作。差动放大器包括非反相输入端和反相输入端，非反相输入端连接到偏压，而反相输入端经由电阻连接到该非反相输入端而且经由电容器连接到输出端。差动对包括第三和第四晶体管。第三晶体管被配置为具有可变地设置该以便确定预定输出电压变化值的电流驱动性能。此外，差动放大器被配置为通过输出第二控制信号控制第二晶体管的操作，以使得反相输入端的电压等于偏压。

附图说明

随着通过参考下面结合附图描述的详细说明，这个公开将变得更容易理解，而且可以容易地获得这个公开的更完整理解及其许多优点，在附图中：

图1为图解根据一实施例的恒压电路的示范配置的电路图；

图2为图解在图1所图解的恒压电路中使用的运算放大器电路的示范配置的电路图；以及

图3为图解在图1所图解的恒压电路中使用的运算放大器电路的另一个示范配置的电路图。

具体实施方式

在描述附图中图解的优选实施例时，为了清楚起见，使用了特定的术语。然而，这个专利说明书的公开不局限于这样使用的特定术语，而且要理解：每个特定单元的替换可以包括以类似的方式进行操作的任何技术上的等效体。

现在参见附图，其中在几个附图中类似的附图标记一直指示相同或者对应的部分，图1图解了根据实施例的恒压电路1的示范配置。

图1中所图解的恒压电路1集成在执行预定功能的半导体器件上。恒压电路1从在输入端IN输入的电源电压Vdd中生成预定恒压，并且从输出端OUT输出该恒压作为输出电压Vout。负载10连接在输出端OUT和地电压端之间。

恒压电路1包括参考电压生成电路2、电阻R1和R2、输出电压控制晶体管M1、运算放大器电路AMP1、和交流放大器电路3。参考电压生成电路2生成并且输出预定参考电压Vr1。电阻R1和R2划分输出电压Vout，以生成并输出分压VFB。输出电压控制晶体管M1由PMOS(P沟道金属氧化物半导体)晶体管形成，其根据在它的栅极输入的控制信号来控制输出到输出端OUT的输出电流io。运算放大器电路AMP1控制输出电压控制晶体管M1的操作，以便分压VFB等于参考电压Vr1。当输出电压Vout中的变化超过预定值时，交流放大器电路3放大该变化中的交流分量预定时间周期，并且与发自运算放大器电路AMP1的控制信号无关地使输出电压控制晶体管M1增加输出电流io。交流放大器电路3包括形成差动放大器电路的运算放大器电路AMP2、NMOS(N沟道金属氧化物半导体)晶体管M2、电阻R3、耦合电容器C1、以及用于生成和输出预定参考电压Vr2的参考电压生成电路5。

输出电压控制晶体管M1连接在输入端IN和输出端OUT之间。电阻R1和R2串联连接在输出端OUT和地电压端之间。在运算放大器电路AMP1的反相输入端输入参考电压Vr1，而在运算放大器电路AMP1的非反相输入端输入分压VFB。运算放大器电路AMP1的输出端连接到输出电压控制晶体管M1的栅极。NMOS晶体管M2连接在输出电压控制晶体管M1的栅极和地电压端之间。NMOS晶体管M2的栅极连接到运算放大器电路AMP2的输出端。耦合电容器C1连接在运算放大器电路AMP2的反相输入端和输出端OUT之间。在运算放大器电路AMP2的非反相输入端输入参考电压Vr2。电阻R3连接在运算放大器电路AMP2的反相端和非反相端之间。

在这样配置的恒压电路1中，与运算放大器电路AMP1相比，运算放大器电路AMP2具有较少的放大率，但是具有更快的响应速度。因此，与输出电压Vout中的变化相对应的电压从耦合电容器C1通过运算放大器电路AMP2和NMOS晶体管M2快速地发回到输出电压控制晶体管M1的栅极。因此，输出电压控制晶体管M1响应于输出电压Vout中的变化而快速地进行操作。因此，可以充分地增加恒压电路1对负载电流变化的响应速度。

此外，电阻R3连接在运算放大器电路AMP2的两个输入端之间。因此，当从恒压电路1输出的输出电压Vout处于稳定状态时，在运算放大器电路AMP2两个输入端处的电势相同。因此，根据输入偏移电压充分地变化从运算放大器电路AMP2输出的输出电压Vo2。

例如，当相对于运算放大器电路AMP2的反相输入端，在运算放大器电路AMP2的非反相输入端生成负偏移电压时，运算放大器电路AMP2的输出端输出相对高电平的信号。由此，导通NMOS晶体管M2，并且减少输出电压控制晶体管M1的栅极电压以增加输出电压Vout。为了防止这个操作，相对大的电流量从运算放大器电路AMP1的输出端流向NMOS晶体管M2。因此，增加了消耗电流。通过在运算放大器电路AMP2的一个输入端生成偏移电压、建立响应于输出电压Vout中的变化的死区电压、并且只有当输出电压Vout中的变化超过预定值时才操作交流放大器电路3，防止了电流中这样的不必要消耗。通过使运算放大器电路AMP2的输入电路生成偏移电压，生成为交流放大器电路3中的输入建立的死区电压。

图2图解了在图1所图解的恒压电路1中使用的运算放大器电路AMP2的一个示范配置。图2图解的运算放大器电路AMP2包括：PMOS晶体管M21到M25、NMOS晶体管M26和M27、以及熔丝F1和F2。PMOS晶体管M22和M23形成差动对。NMOS晶体管M26和M27形成电流镜电路，其用作差动对的负载。NMOS晶体管M26和M27的源极连接到地电压端。此外，NMOS晶体管M26和M27的栅极彼此相连，而且它们的连接点连接到NMOS晶体管M27的漏极。NMOS晶体管M26的漏极连接到PMOS晶体管M22的漏极，而NMOS晶体管M27的漏极连接到PMOS晶体管M23的漏极。

PMOS晶体管M22和M22的源极彼此相连，而且PMOS晶体管M21连接在PMOS晶体管M22和M22的连接点和电源电压Vdd之间。PMOS晶体管M21具有用于接收预定恒压Vb1的输入的栅极，并且形成恒流源。可以在PMOS晶体管M21的栅极从外部输入恒压Vb1。作为选择，可以在运算放大器电路AMP2中提供生成恒压Vb1的电路。PMOS晶体管M24和熔丝F1形成串联电路，而且PMOS晶体管M25和熔丝F2形成另一个串联电路。这两个串联电路并联连接到PMOS晶体管M23。PMOS晶体管M23到M25的栅极彼此相连接，而且这些栅极的连接点形成运算放大器电路AMP2的非反相输入端。同时，PMOS晶体管M22的栅极形成运算放大器电路AMP2的反相输入端。PMOS晶体管M22和NMOS晶体管M26之间的连接点形成运算放大器电路AMP2的输出端，并且该连接点连接到NMOS晶体管M2的栅极。

在这样配置的运算放大器电路AMP2中，通过使PMOS晶体管M22和M23之间的元件大小(element size)产生差别来生成运算放大器电路AMP2的输入偏移电压。也就是说，如果PMOS晶体管M23的元件大小大于PMOS晶体管M22的元件大小，而且如果相同量的漏极电流流过PMOS晶体管M22和M23，则PMOS晶体管M23中的栅极-源极电压变得小于PMOS晶体管M22中的栅极-源极电压。因此，可以在运算放大器电路AMP2的非反相输入端生成正偏移电压。

在初始状态下，在运算放大器电路AMP2的非反相输入端侧的PMOS晶体管M23到M25并联连接。因此，PMOS晶体管M23的栅极-源极电压Vgs23充分小于PMOS晶体管M22的栅极-源极电压Vgs22。因此，在运算放大器电路AMP2的非反相输入端生成比其反相输入端更大的正偏移电压。根据微调技术，可以通过切断熔丝F1和F2中的至少一个减少该偏移电压。也就是说，通过切断熔丝F1和F2中的至少一个以补偿在制造过程中出现的半导体器件的变化，可以使偏移电压接近预定电压。

在如上所述的恒压电路1中，参考电压生成电路2、运算放大器电路AMP1、和电阻R1和R2形成第一控制电路。同时，交流放大器电路3形成第二控制电路。NMOS晶体管M2形成控制晶体管，而且PMOS晶体管M22和PMOS晶体管M23分别形成第一晶体管和第二晶体管。PMOS晶体管M24和PMOS晶体管M25形成第三晶体管。

根据本实施例的运算放大器电路AMP2包括两个串联电路，其中每个都包括彼此串联连接的PMOS晶体管和熔丝。此外，这两个串联电路并联连接到PMOS晶体管M23。然而，根据本实施例的运算放大器电路AMP2不局限于上述配置。也就是说，运算放大器电路AMP2包括至少一个包括PMOS晶体管和熔丝在内的串联电路。

图3图解了根据另一个实施例的运算放大器电路AMP3的示范配置。图3中图解的运算放大器电路AMP3包括PMOS晶体管M21到M23、NMOS晶体管M26和M27、电阻R24和R25、和熔丝F1和F2。如同在运算放大器电路AMP2中那样，PMOS晶体管M22和M23形成差动对，而且NMOS晶体管M26和M27形成电流镜电路，其用作差动对的负载。此外，NMOS晶体管M26和M27的源极连接到地电压端。NMOS晶体管M26和M27的栅极彼此相连，而且它们的连接点连接到NMOS晶体管M27的漏极。NMOS晶体管M26的漏极连接到PMOS晶体管M22的漏极，而NMOS晶体管M27的漏极连接到PMOS晶体管M23的漏极。

PMOS晶体管M21连接在PMOS晶体管M22的源极和电源电压Vdd之间。PMOS晶体管M21的栅极接收预定恒压Vb1的输入，而且PMOS晶体管M21形成恒流源。可以在PMOS晶体管M21的栅极从外部输入恒压Vb1。作为选择，可以在运算放大器电路AMP3中提供生成恒压Vb1的电路。电阻R24和R25串联连接在PMOS晶体管M22的源极和PMOS晶体管M23的源极之间。电阻R24并联连接到熔丝F1，而电阻R25并联连接到熔丝F2。PMOS晶体管M23的栅极形成运算放大器电路AMP3的非反相输入端。同时，PMOS晶体管M22的栅极形成运算放大器电路AMP3的反相输入端。PMOS晶体管M22和NMOS晶体管M26之间的连接点形成运算放大器电路AMP3的输出端，并且该连接点连接到NMOS晶体管M2的栅极。

在这样配置的运算放大器电路AMP3中，通过使在PMOS晶体管M22和M23之间的元件大小产生差别来生成运算放大器电路AMP3的输入偏移电压。也就是说，如果PMOS晶体管M23的元件大小大于PMOS晶体管M22，而且如果相同量的漏极电流分别流过PMOS晶体管M22和M23，则在PMOS晶体管M23中的栅极-源极电压变得小于PMOS晶体管M22中的栅极-源极电压。因此，可以在运算放大器电路AMP3的非反相输入端生成正偏移电压。

在初始状态下，运算放大器电路AMP3的非反相输入端侧的PMOS晶体管M23的源极经由熔丝F1和F2连接到PMOS晶体管M22的源极。假如与电阻R24和R25的阻抗值相比，熔丝F1和F2的阻抗值可忽略不计，则由PMOS晶体管M23的栅极-源极电压Vgs23和PMOS晶体管M22的栅极-源极电压Vgs22之间的差值确定运算放大器电路AMP3的偏移电压。PMOS晶体管M23的元件大小大于PMOS晶体管M22。因此，PMOS晶体管M23的栅极-源极电压Vgs23充分小于PMOS晶体管M22的栅极-源极电压Vgs22。

因此，在运算放大器电路AMP3的非反相输入端生成比其反相输入端处更大的正偏移电压。如果根据微调技术切断熔丝F1和F2中的至少一个，则电阻R24和R25与PMOS晶体管M22和M23串联连接。因此，电流流过电阻R24和R25中的至少一个，而且在包括电阻R24和R25的串联电路的相对端生成电压Voff23。因此，可以减少PMOS晶体管M23的栅极-源极电压Vgs23和PMOS晶体管M22的栅极-源极电压Vgs22之间的差值(即，偏移电压)。因此，可以通过切断熔丝F1和F2中的至少一个来使偏移电压接近预定电压，以补偿在制造过程中出现的半导体器件的变化。

根据本实施例的运算放大器电路AMP3包括两个与PMOS晶体管M23串联连接的电阻R24和R25、以及与相应的电阻R24和R25并联连接的两个熔丝F1和F2。根据本实施例的运算放大器电路AMP3是一个示例，并且不局限于上述配置。也就是说，运算放大器电路AMP3包括至少一个与PMOS晶体管M23串联连接的电阻以及至少一个与该电阻并联连接的熔丝。

在根据如上所述实施例的恒压电路1中，通过微调熔丝F1和F2中的至少一个，尽可能减少形成交流放大器电路3的运算放大器电路AMP2或者AMP3的偏移电压中的变化。因此，减少了交流放大器电路3的死区电压，并且因此可以改善恒压电路1的负载响应特性。

上述实施例是说明性的，而且根据上述示教，许多附加的修改和变化是可能的。例如，此处不同的说明性和示范性实施例中的元件和/或特征可以在这个公开和所附权利要求的范围内彼此结合和/或彼此替换。因此应当理解，在所附权利要求的范围之内，可以与此处具体描述不同地实践这个专利说明书的公开。

这个专利说明书基于2005年1月26日在日本专利局提交的日本专利申请2005-018337，通过引用将该申请的全部内容合并于此。

Claims (12)

1、一种恒压电路，具有上拉到输入电压的输入端以及输出一输出电压的输出端，该恒压电路包括：

第一晶体管，配置为根据第一控制信号控制从输入端流向输出端的输出电流；

第一控制电路，配置为通过输出第一控制信号来控制第一晶体管，以使得从输出端输出的输出电压等于预定电压；

第二控制电路，其与第一控制电路相比，具有对输出电压的变化更快的响应特性，并且其被配置为当输出电压变化到大于预定输出电压变化值的程度时，使第一晶体管增加输出电流预定时间周期而不考虑第一控制信号，该第二控制电路包括：

第二晶体管，配置为根据第二控制信号控制第一晶体管的操作；以及

差动放大器，包括非反相输入端、反相输入端、和第三和第四晶体管的差动对，该非反相输入端连接到偏压，反相输入端经由电阻连接到非反相输入端并且经由电容器连接到输出端，第三晶体管被配置为具有可变地设置以确定预定输出电压变化值的电流驱动性能，并且被配置为通过输出第二控制信号来控制第二晶体管的操作，以使得反相输入端处的电压等于偏压。

2、如权利要求1所述的恒压电路，其中，第三晶体管的电流驱动性能被设置为不同于第四晶体管的电流驱动性能，以便生成差动放大器的偏移电压。

3、如权利要求2所述的恒压电路，其中，所述差动对还包括至少一个与其并联的串联电路，所述至少一个与其并联的串联电路中的每一个包括：

第五晶体管，其控制电极连接到第四晶体管的控制电极；以及

熔丝，串联连接到第五晶体管，

其中，第三晶体管的控制电极形成反相输入端，而第四晶体管的控制电极形成非反相输入端，并且

其中，通过切断所选择的熔丝来设置第三晶体管的电流驱动性能。

4、如权利要求2所述的恒压电路，其中，所述差动对还包括：

至少一个电阻，串联连接到第四晶体管；以及

至少一个熔丝，与相应的至少一个电阻并联连接，

其中，第三晶体管的控制电极形成反相输入端，而第四晶体管的控制电极形成非反相输入端，并且

其中，通过切断所选择的熔丝来设置第三晶体管的电流驱动性能。

5、一种恒压输出方法，包括：

提供第一晶体管、第一控制电路、以及包括第二晶体管和差动放大器的第二控制电路，该差动放大器具有第三和第四晶体管的差动对；

使第一控制电路输出第一控制信号；

使第一晶体管根据第一控制信号控制输出电流；

在差动放大器的非反相输入端输入偏压，并且使差动放大器的反相输入端处的电压等于该偏压；

使差动放大器输出第二控制信号；

使第二晶体管根据第二控制信号控制第一晶体管的操作；以及

当输出电压变化到大于预定输出电压变化值的程度时，使第一晶体管增加输出电流预定时间周期而不考虑第一控制信号，该预定输出电压变化值通过可变地设置第三晶体管的电流驱动性能而确定。

6、如权利要求5所述的恒压输出方法，其中，在差动放大器的非反相输入端输入偏压并且使差动放大器的反相输入端处的电压等于该偏压的步骤包括：

将第三晶体管的电流驱动性能设置为不同于第四晶体管的电流驱动性能，以便生成差动放大器的偏移电压。

7、如权利要求6所述的恒压输出方法，其中，将第三晶体管的电流驱动性能设置为不同于第四晶体管的电流驱动性能以便生成差动放大器的偏移电压的步骤包括：

切断包括在与所述差动对并联连接的至少一个串联电路中的至少一个熔丝，所述至少一个串联电路中的每一个包括第五晶体管和熔丝，该第五晶体管的控制电极连接到第四晶体管的控制电极，而熔丝串联连接到第五晶体管。

8、如权利要求6所述的恒压输出方法，其中，将第三晶体管的电流驱动性能设置为不同于第四晶体管的电流驱动性能以便生成差动放大器的偏移电压的步骤包括：

切断至少一个与相应的至少一个电阻并联连接的熔丝，所述至少一个电阻串联连接到第四晶体管。

9、一种半导体器件，包括：

恒压电路，其具有上拉到输入电压的输入端以及输出一输出电压的输出端，该恒压电路包括：

第一晶体管，配置为根据第一控制信号控制从输入端流向输出端的输出电流；

第一控制电路，配置为通过输出第一控制信号来控制第一晶体管，以使得从输出端输出的输出电压等于预定电压；

第二控制电路，其与第一控制电路相比，具有对输出电压的变化更快的响应特性，并且其被配置为当输出电压变化到大于预定输出电压变化值的程度时，使第一晶体管增加输出电流预定时间周期而不考虑第一控制信号，该第二控制电路包括：

第二晶体管，配置为根据第二控制信号控制第一晶体管的操作；以及

差动放大器，包括非反相输入端、反相输入端、和第三和第四晶体管的差动对，该非反相输入端连接到偏压，反相输入端经由电阻连接到非反相输入端并且经由电容器连接到输出端，第三晶体管被配置为具有可变地设置以确定预定输出电压变化值的电流驱动性能，并且被配置为通过输出第二控制信号来控制第二晶体管的操作，以使得反相输入端处的电压等于偏压。

10、如权利要求9所述的半导体器件，其中，第三晶体管的电流驱动性能被设置为不同于第四晶体管的电流驱动性能，以便生成差动放大器的偏移电压。

11、如权利要求10所述的半导体器件，其中，所述差动对还包括至少一个与其并联的串联电路，所述至少一个与其并联的串联电路中的每一个包括：

第五晶体管，其控制电极连接到第四晶体管的控制电极；以及

熔丝，串联连接到第五晶体管，

其中，第三晶体管的控制电极形成反相输入端，而第四晶体管的控制电极形成非反相输入端，并且

其中，通过切断所选择的熔丝来设置第三晶体管的电流驱动性能。

12、如权利要求10所述的半导体器件，其中所述差动对还包括：

至少一个电阻，串联连接到第四晶体管；以及

至少一个熔丝，与相应的至少一个电阻并联连接，

其中，第三晶体管的控制电极形成反相输入端，而第四晶体管的控制电极形成非反相输入端，并且

其中，通过切断所选择的熔丝来设置第三晶体管的电流驱动性能。

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