CN203930569U - 低失调带隙基准源电路及低失调缓冲电路 - Google Patents

Abstract

本实用新型提供低失调带隙基准源电路及低失调缓冲电路，其中，缓冲电路包括：运算放大器；连接于运算放大器的第二输入端与接地端之间的基准电压源，依次连接于运算放大器的输出端与接地端之间的第二电阻和第一电阻；依次连接于运算放大器的第一输入端与第二节点之间的第一电容和第一开关；连接于第一电容和第一开关之间的连接节点与第一节点之间的第二开关；连接于运算放大器的第一输入端与第一节点之间的第三开关；依次连接于运算放大器输出端与电压输出端之间的第四开关和第三电阻；连接于电压输出端与接地端之间的第二电容。与现有技术相比，本实用新型通过分时控制存储电容的连接，以降低运算放大器的输入失调电压对输出电压的影响。

Description

低失调带隙基准源电路及低失调缓冲电路

【技术领域】

本实用新型涉及电路设计领域，特别涉及一种低失调带隙基准(Bandgap Reference)源电路以及一种低失调缓冲(buffer)电路。

【背景技术】

其中，带隙基准电压源(又称带隙基准源)因其具有低温度系数和高电源电压抑制比而广泛应用于模拟和集成电路中，其精度和稳定性对整个系统的性能有着重要影响。

请参考图1所示，其为现有技术中典型的带隙基准源电路的电路示意图。该带隙基准源电路包括电阻R1、R2和R3，PNP(Positive-Negative-Positive)双极型晶体管Q1和Q2，运算放大器A1以及基准电压输出端VREF，其中，双极型晶体管Q1的发射极面积是双极型晶体管Q2的发射极面积的N倍，VOS代表运算放大器A1的输入失调电压。运算放大器A1通常存在输入失调电压VOS的原因在于，在实际大批量生产中，由于运算放大器的内部器件在加工过程中存在不一致的现象，导致实际不同芯片间运算放大器的正相输入端与负相输入端之间存在输入偏差电压，该输入偏差电压即为输入失调电压VOS，该输入失调电压VOS可以为正数，也可以为负数，随机分布。

以下具体介绍图1中的带隙基准源电路的基本原理。

假设R2＝R3，通过反馈环路保持运算放大器A1两个输入端的结点电压相等，使得流过双极型晶体管Q1和Q2的电流相等。由于双极型晶体管Q1的发射极面积是双极型晶体管Q2的发射极面积的N倍，因此，在电阻R1上会产生ΔVBE的电压；又由于运算放大器A1存在输入失调电压VOS，因此，最终基准电压输出端VREF输出的基准电压为：

$\mathrm{VREF}=\mathrm{VBE}1+(1+\frac{R3}{R1})(\mathrm{VT}*\ln N-\mathrm{VOS})---\left(1\right),$

其中，VBE1是双极型晶体管Q1的基极-发射极电压，VT为热电压，Ｎ是PNP双极型晶体管Q1和Q2的发射极面积之比，VOS为运算放大器A1的输入失调电压。由于ΔVBE＝VT*lnN具有正的温度系数，而VBE1具有负的温度系数，因此，通过适当调整参数，可以获得温度系数较小的基准电压VREF，但是由公 式(1)可知，基准电压VREF还与运算放大器A1的输入失调电压VOS有关，该输入失调电压VOS被放大了1+(R3/R1)倍，而且输入失调电压VOS随温度和工艺的变化而变化，这会对基准电压VREF的精度和温度系数造成很大影响。

此外，现有技术中的buffer电路也存在类似的问题，即其内的运算放大器的输入失调电压会影响其输出电压，导致其输出电压的精度降低。

因此，有必要提供一种改进的技术方案来克服上述问题。

【实用新型内容】

本实用新型的一个目的在于提供一种带隙基准源电路，其可以降低运算放大器的输入失调电压对其输出的带隙基准电压的影响。

本实用新型的另一个目的在于提供一种buffer电路，其可以降低运算放大器的输入失调电压对其输出电压的影响。

根据本实用新型的一个方面，本实用新型提供一种带隙基准源电路，其包括：运算放大器；依次串联于运算放大器的输出端与接地端之间的第三电阻、第一电阻和第一双极型晶体管，依次串联于所述运算放大器的输出端与接地端之间的第二电阻和第二双极型晶体管，第一双极型晶体管的基极与其集电极相连，第二双极型晶体管的基极与其集电极相连，第三电阻和第一电阻之间的连接节点为第一节点，第二电阻和第二双极型晶体管之间的连接节点为第二节点；依次连接于第二节点与运算放大器的第一输入端之间的第二开关和第三开关，且运算放大器的第一输入端与所述第一节点相连；连接于第二节点与运算放大器的第二输入端之间的第一开关；连接于第二开关和第三开关之间的连接节点与运算放大器的第二输入端之间的第一电容；依次连接于运算放大器输出端与基准电压输出端之间的第四开关和第四电阻；连接于基准电压输出端与接地端之间的第二电容。

进一步的，第一开关和第三开关的控制端都与第一时钟信号相连，第二开关和第四开关的控制端都与第二时钟信号相连，当第一时钟信号控制第一开关和第三开关导通时，第二时钟信号控制第二开关和第四开关关断；当第二时钟信号控制第二开关和第四开关导通时，第一时钟信号控制第一开关和第三开关关断。

进一步的，所述第一双极型晶体管和第二双极型晶体管都为PNP双极型晶体管，第一双极型晶体管的发射极与第一电阻的一端相连，其集电极与接地端相连；第二双极型晶体管的发射极与所述第二电阻的一端相连，其集电极与接地端相连。

进一步的，所述第一双极型晶体管和第二双极型晶体管都为NPN双极型晶体管，第一双极型晶体管的集电极与所述第一电阻的一端相连，其发射极与接地端相连；第二双极型晶体管的集电极与所述第二电阻的一端相连，其发射极与接地端相连。

进一步的，带隙基准源电路还包括振荡器，该振荡器产生两相不交叠的所述第一时钟信号和所述第二时钟信号，所述第一输入端为负相输出端，所述第二输入端为正相输出端。

根据本实用新型的一个方面，本实用新型提供另一种带隙基准源电路，其包括：运算放大器；依次串联于运算放大器的输出端与接地端之间的第三电阻、第一电阻和第一双极型晶体管，依次串联于所述运算放大器的输出端与接地端之间的第二电阻和第二双极型晶体管，第一双极型晶体管的基极与其集电极相连，第二双极型晶体管的基极与其集电极相连，第三电阻和第一电阻之间的连接节点为第一节点，第二电阻和第二双极型晶体管之间的连接节点为第二节点；依次连接于运算放大器的第一输入端与第二节点之间的第一电容和第一开关；连接于第一电容和第一开关之间的连接节点与第一节点之间的第二开关；连接于运算放大器的第一输入端与第一节点之间的第三开关；依次连接于运算放大器输出端与基准电压输出端之间的第四开关和第四电阻；连接于基准电压输出端与接地端之间的第二电容。

根据本实用新型的另一个方面，本实用新型提供一种缓冲电路，其包括：运算放大器；连接于运算放大器的第二输入端与接地端之间的基准电压源，依次连接于运算放大器的输出端与接地端之间的第二电阻和第一电阻，其中，第一电阻和第二电阻之间的连接节点为第一节点，基准电压源与运算放大器的第二输入端相连的一端为第二节点；依次连接于运算放大器的第一输入端与第二节点之间的第一电容和第一开关；连接于第一电容和第一开关之间的连接节点与第一节点之间的第二开关；连接于运算放大器的第一输入端与第一节点之间的第三开关；依次连接于运算放大器输出端与电压输出端之间的第四开关和第 三电阻；连接于电压输出端与接地端之间的第二电容。

进一步的，第一开关和第三开关的控制端都与第一时钟信号相连，第二开关和第四开关的控制端都与第二时钟信号相连，当第一时钟信号控制第一开关和第三开关导通时，第二时钟信号控制第二开关和第四开关关断；当第二时钟信号控制第二开关和第四开关导通时，第一时钟信号控制第一开关和第三开关关断。

进一步的，所述缓冲电路还包括振荡器，该振荡器产生两相不交叠的所述第一时钟信号和所述第二时钟信号，所述第一输入端为负相输出端，所述第二输入端为正相输出端。

根据本实用新型的另一个方面，本实用新型提供另一种缓冲电路，其包括：运算放大器；连接于运算放大器的第二输入端与接地端之间的基准电压源，依次连接于运算放大器的输出端与接地端之间的第二电阻和第一电阻，其中，第一电阻和第二电阻之间的连接节点为第一节点，基准电压源与运算放大器的第二输入端相连的一端为第二节点；依次连接于第二节点与运算放大器的第一输入端之间的第二开关和第三开关，且运算放大器的第一输入端与所述第一节点相连；

连接于第二节点与运算放大器的第二输入端之间的第一开关；连接于第二开关和第三开关之间的连接节点与运算放大器的第二输入端之间的第一电容；依次连接于运算放大器输出端与电压输出端之间的第四开关和第三电阻；连接于电压输出端与接地端之间的第二电容。

与现有技术相比，本实用新型中的带隙基准源电路和buffer电路都增设有存储电容，通过分时控制存储电容的连接，以先存储运算放大器的输入失调电压，再将其反向加入到反馈环路中，从而降低运算放大器的输入失调电压对输出电压的影响。

【附图说明】

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为现有技术中的一种带隙基准源电路的电路示意图；

图2为本实用新型在一个实施例中的带隙基准源电路的电路示意图；

图3a为图2中的带隙基准源电路在一个实施例中，当第一时钟信号CLKA为高电平，第二时钟信号CLKB为低电平时的等效工作电路图；

图3b为图2中的带隙基准源电路在一个实施例中，当第一时钟信号CLKA为低电平，第二时钟信号CLKB为高电平时的等效工作电路图：

图4为本实用新型在一个实施例中的buffer电路的电路示意图；

图5a为图4中的buffer电路在一个实施例中，当第一时钟信号CLKA为高电平，第二时钟信号CLKB为低电平时的等效工作电路图；

图5b为图4中的buffer电路在一个实施例中，当第一时钟信号CLKA为低电平，第二时钟信号CLKB为高电平时的等效工作电路图；

图6为本实用新型在另一个实施例中的带隙基准源电路的电路示意图；

图7为本实用新型在另一个实施例中的buffer电路的电路示意图。

【具体实施方式】

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

此处所称的“一个实施例”或“实施例”是指可包含于本实用新型至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。文中的连接、相接、串联等词可以理解为间接或者直接的连接相接、串联。

请参考图2所示，其为本实用新型在一个实施例中的带隙基准源电路的电路示意图。该带隙基准源电路包括：运算放大器A1；依次串联于运算放大器A1的输出端与接地端GND之间的第三电阻R3、第一电阻R1和第一双极型晶体管Q1，依次串联于所述运算放大器A1的输出端与接地端GND之间的第二电阻R2和第二双极型晶体管Q2，第一双极型晶体管Q1的基极与其集电极相连，以用作二极管，第二双极型晶体管Q2的基极与其集电极相连，以用作二极管，第三电阻R3和第一电阻R1之间的连接节点为第一节点VN，第二电阻R2和第二 双极型晶体管Q2之间的连接节点为第二节点VP；依次连接于第二节点VP与运算放大器A1的第一输入端之间的第二开关K2和第三开关K3，且运算放大器A1的第一输入端与所述第一节点VN相连；连接于第二节点VP与运算放大器A1的第二输入端之间的第一开关K1；连接于第二开关K2和第三开关K3之间的连接节点与运算放大器A1的第二输入端之间的第一电容C1；依次连接于运算放大器A1输出端与基准电压输出端VREF之间的第四开关K4和第四电阻R4；连接于基准电压输出端VREF与接地端GND之间的第二电容C2。

第一开关K1和第三开关K3的控制端都与第一时钟信号CLKA相连，第二开关K2和第四开关K4的控制端都与第二时钟信号CLKB相连，当第一时钟信号CLKA控制第一开关K1和第三开关K3导通时，第二时钟信号CLKB控制第二开关K2和第四开关K4关断；当第二时钟信号CLKB控制第二开关K2和第四开关K4导通时，第一时钟信号CLKA控制第一开关K1和第三开关K3关断。

需要说明的是，在图2所示的实施例中，所述第一双极型晶体管Q1和第二双极型晶体管Q2都为PNP双极型晶体管，第一PNP双极型晶体管Q1的发射极与第一电阻R1的一端相连，其集电极与接地端GND相连；第二PNP双极型晶体管Q2的发射极与所述第二电阻R2的一端相连，其集电极与接地端GND相连。在另一个实施例中，所述第一双极型晶体管Q1和第二双极型晶体管Q2也可以都为NPN(Negative-Positive-Negative)双极型晶体管，第一NPN双极型晶体管Q1的集电极与所述第一电阻R1的一端相连，其发射极与接地端GND相连；第二NPN双极型晶体管Q2的集电极与所述第二电阻R2的一端相连，其发射极与接地端GND相连。

以下参照图2具体介绍本实用新型中的带隙基准源电路的工作原理。

在图2所示的实施例中，所述第一输入端为负相输出端，所述第二输入端为正相输出端。图2中的带隙基准源电路还包括振荡器210，该振荡器210产生两相不交叠的第一时钟信号CLKA和第二时钟信号CLKB，以控制四个开关的导通或者关断，假设时钟信号为高电平时开关导通，时钟信号为低电平时开关关断。

当振荡器210输出为第一控制状态(即第一时钟信号CLKA为高电平，第二时钟信号CLKB为低电平)时，第一开关K1和第三开关K3导通，第二开关K2和第四开关K4关断，图2的等效工作电路如图3a所示，第一电容C1并联 在运算放大器A1的两个输入端(具体为，第一电容C1的第一连接端与所述运算放大器A1的负相输入端相连，其第二连接端与所述运算放大器A1的正相输入端相连)，这时通过反馈环路的控制，第一电容C1会存储运算放大器A1的输入失调电压VOS(即第一电容C1又可以称为存储电容)，第一电容C1上的电压VC1＝-VOS。由于这时反馈环路中包含运算放大器A1的输入失调电压VOS，若第四开关K4导通，基准电压输出端VREF输出的基准电压会存在很大偏差，因此，这时第四开关K4应关断，由第二电容C2上存储的电压为后级电路提供基准电压VREF。

当振荡器210输出为第二控制状态(即第一时钟信号CLKA为低电平，第二时钟信号CLKB为高电平)时，第一开关K1和第三开关K3关断，第二开关K2和第四开关K4导通，图2的等效工作电路如图3b所示，第一电容C1被反向接入到运算放大器A1的正相输入端(具体为，第一电容C1的第一连接端由与连接节点VN相连改为与连接节点VP相连，其第二连接端依然与所述运算放大器A1的正相输入端相连)，这样，在运算放大器A1的反馈环路中，第一电容C1上的电压VC1＝-VOS可以抵消运算放大器A1自身的失调电压VOS，且运算放大器A1的输出电压通过第四电阻R4和第二电容C2组成的低通滤波器将电压存储在第二电容C2上为后级电路提供基准电压VREF。由于第一电容C1上的电压VC1＝-VOS可以抵消运算放大器A1自身的失调电压VOS，因此，可以降低运算放大器A1的输入失调电压VOS对带隙基准电压VREF的影响，从而提高带隙基准源电路输出的带隙基准电压的精度。

综上所述，本实用新型中的带隙基准源电路增设有存储电容，通过分时控制存储电容的连接，以先在每个开关周期中的部分时间使存储电容C1存储运算放大器的输入失调电压VOS，再在每个开关周期中的另一部分时间将存储电容C1反向接入到运算放大器A1的正相输入端，以抵消运算放大器A1自身的失调电压VOS，从而降低运算放大器A1的输入失调电压对输出的带隙基准电压VREF的影响。

同样的原理还可以应用到其他包括运算放大器的反馈环路中，请参考图4所示，其为本实用新型在一个实施例中的buffer电路的电路示意图，其常用于模拟电路中。该buffer电路包括运算放大器A1；连接于运算放大器A1的第二输入端与接地端GND之间的基准电压源VREF，依次连接于运算放大器A1的 输出端与接地端之间的第二电阻R2和第一电阻R1，其中，第一电阻R1和第二电阻R2之间的连接节点为第一节点VN，基准电压源VREF与运算放大器A1的第二输入端相连的一端为第二节点VP；依次连接于运算放大器A1的第一输入端与第二节点VP之间的第一电容C1和第一开关K1；连接于第一电容C1和第一开关K1之间的连接节点与第一节点VN之间的第二开关K2；连接于运算放大器A1的第一输入端与第一节点VN之间的第三开关K3；依次连接于运算放大器A1输出端与电压输出端VOUT之间的第四开关K4和第三电阻R3；连接于电压输出端VOUT与接地端GND之间的第二电容C2。

第一开关K1和第三开关K3的控制端都与第一时钟信号CLKA相连，第二开关K2和第四开关K4的控制端都与第二时钟信号CLKB相连，当第一时钟信号CLKA控制第一开关K1和第三开关K3导通时，第二时钟信号CLKB控制第二开关K2和第四开关K4关断；当第二时钟信号CLKB控制第二开关K2和第四开关K4导通时，第一时钟信号CLKA控制第一开关K1和第三开关K3关断。

以下参照图4具体介绍本实用新型中的buffer电路的工作原理。

在图4所示的实施例中，所述第一输入端为负相输出端，所述第二输入端为正相输出端。优选的，图4中的buffer电路还包括振荡器410，该振荡器410产生两相不交叠的第一时钟信号CLKA和第二时钟信号CLKB，以控制四个开关的导通或者关断，假设时钟信号为高电平时开关导通，时钟信号为低电平时开关关断。

当振荡器输出为第一控制状态(即第一时钟信号CLKA为高电平，第二时钟信号CLKB为低电平)时，第一开关K1和第三开关K3导通，第二开关K2和第四开关K4关断，图4的等效工作电路如图5a所示，第一电容C1并联在运算放大器A1的两个输入端(具体为，第一电容C1的第一连接端与所述运算放大器A1的负相输入端相连，其第二连接端与所述运算放大器A1的正相输入端相连)，这时通过反馈环路的控制，第一电容C1会存储运算放大器A1的输入失调电压VOS(其中，第一电容C1又可以称为存储电容)，第一电容C1上的电压VC1＝-VOS。由于这时反馈环路中包含运算放大器A1的输入失调电压VOS，若第四开关K4导通，电压输出端VOUT输出的输出电压会存在很大偏差，因此，这时第四开关K4应关断，由第二电容C2上存储的电压为后级电路提供输出电压VOUT。

当振荡器输出为第二控制状态(即第一时钟信号CLKA为低电平，第二时钟信号CLKB为高电平)时，第一开关K1和第三开关K3关断，第二开关K2和第四开关K4导通，图4的等效工作电路如图5b所示，第一电容C1被正向接入到运算放大器A1的负相输入端(具体为，第一电容C1的第一连接依然与所述运算放大器A1的负相输入端相连，其第二连接端由与连接节点VP相连，改为与连接节点VN相连)，使得第一电容C1加在运算放大器A1负相输入端上的电压(VC1＝-VOS)和运算放大器A1正相输入端的失调电压VOS同方向，这样，在运算放大器A1的反馈环路中，第一电容C1上的电压VC1＝-VOS可以抵消运算放大器A1自身的失调电压VOS，且运算放大器A1的输出电压通过第三电阻R3和第二电容C2组成的低通滤波器将电压存储在第二电容C2上为后级电路提供输出电压VOUT。由于第一电容C1上的电压VC1＝-VOS可以抵消运算放大器A1自身的失调电压VOS，因此，可以降低运算放大器A1的输入失调电压VOS对输出电压VOUT的影响，从而提高buffer电路输出电压VOUT的精度。

综上所述，本实用新型中的buffer电路增设有存储电容，通过分时控制存储电容的连接，以先在每个开关周期中的部分时间使存储电容C1存储运算放大器的输入失调电压VOS，再在每个开关周期中的另一部分时间将存储电容C1正向接入到运算放大器A1的负相输入端，以抵消运算放大器A1自身的失调电压VOS，从而降低运算放大器A1的输入失调电压对输出电压VOUT的影响。

综合上述两种实施例可知，本实用新型中的带隙基准源电路是先在每个开关周期中的部分时间使存储电容C1存储运算放大器的输入失调电压VOS，再在每个开关周期中的另一部分时间将存储电容C1反向接入到运算放大器A1的正相输入端，以抵消运算放大器A1自身的失调电压VOS；而本实用新型中的buffer电路是先在每个开关周期中的部分时间使存储电容C1存储运算放大器的输入失调电压VOS，再在每个开关周期中的另一部分时间将存储电容C1正向接入到运算放大器A1的负相输入端，以抵消运算放大器A1自身的失调电压VOS。

由此容易想到的是，可以将图2所示的带隙基准源电路中的第一开关K1、第二开关K2、第三开关K3和第一电容C1对第一节点VN、第二节点VP和运算放大器A1的连接关系进行修改，以使本实用新型中的带隙基准源电路先在每个开关周期中的部分时间使存储电容C1存储运算放大器的输入失调电压VOS， 再在每个开关周期中的另一部分时间将存储电容C1正向接入到运算放大器A1的负相输入端，以抵消运算放大器A1自身的失调电压VOS。具体请参考图6所述，该图中的带隙基准源电路包括：运算放大器A1；依次串联于运算放大器A1的输出端与接地端GND之间的第三电阻R3、第一电阻R1和第一双极型晶体管Q1，依次串联于所述运算放大器A1的输出端与接地端GND之间的第二电阻R2和第二双极型晶体管Q2，第一双极型晶体管Q1的基极与其集电极相连，以用作二极管，第二双极型晶体管Q2的基极与其集电极相连，以用作二极管，第三电阻R3和第一电阻R1之间的连接节点为第一节点VN，第二电阻R2和第二双极型晶体管Q2之间的连接节点为第二节点VP；依次连接于运算放大器A1的第一输入端与第二节点VP之间的第一电容C1和第一开关K1；连接于第一电容C1和第一开关K1之间的连接节点与第一节点VN之间的第二开关K2；连接于运算放大器A1的第一输入端与第一节点VN之间的第三开关K3；依次连接于运算放大器A1输出端与基准电压输出端VREF之间的第四开关K4和第四电阻R4；连接于基准电压输出端VREF与接地端GND之间的第二电容C2。

在另一个实施例中，可以将图4的buffer电路中的第一开关K1、第二开关K2、第三开关K3和第一电容C1对第一节点VN、第二节点VP和运算放大器A1的连接关系进行修改，以使本实用新型中的buffer电路先在每个开关周期中的部分时间使存储电容C1存储运算放大器的输入失调电压VOS，再在每个开关周期中的另一部分时间将存储电容C1反向接入到运算放大器A1的正相输入端，以抵消运算放大器A1自身的失调电压VOS。具体请参考图7所示，该图中的buffer电路包括运算放大器A1；连接于运算放大器A1的第二输入端与接地端GND之间的基准电压源VREF，依次连接于运算放大器A1的输出端与接地端之间的第二电阻R2和第一电阻R1，其中，第一电阻R1和第二电阻R2之间的连接节点为第一节点VN，基准电压源VREF与运算放大器A1的第二输入端相连的一端为第二节点VP；依次连接于第二节点VP与运算放大器A1的第一输入端之间的第二开关K2和第三开关K3，且运算放大器A1的第一输入端与所述第一节点VN相连；连接于第二节点VP与运算放大器A1的第二输入端之间的第一开关K1；连接于第二开关K2和第三开关K3之间的连接节点与运算放大器A1的第二输入端之间的第一电容C1；依次连接于运算放大器A1输出端与电压输出端VOUT之间的第四开关K4和第三电阻R3；连接于电压输出端VOUT与 接地端GND之间的第二电容C2。

综上所述，本实用新型中的带隙基准源电路和buffer电路都增设有存储电容，通过分时控制存储电容的连接，以先存储运算放大器的输入失调电压，再将其反向加入到反馈环路中，从而与降低运算放大器的输入失调电压对输出电压的影响。

本实用新型中的在本实用新型中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。

需要指出的是，熟悉该领域的技术人员对本实用新型的具体实施方式所做的任何改动均不脱离本实用新型的权利要求书的范围。相应地，本实用新型的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (10)

1.一种带隙基准源电路，其特征在于，其包括：

运算放大器(A1)；

依次串联于运算放大器(A1)的输出端与接地端(GND)之间的第三电阻(R3)、第一电阻(R1)和第一双极型晶体管(Q1)，依次串联于所述运算放大器(A1)的输出端与接地端(GND)之间的第二电阻(R2)和第二双极型晶体管(Q2)，第一双极型晶体管(Q1)的基极与其集电极相连，第二双极型晶体管(Q2)的基极与其集电极相连，第三电阻(R3)和第一电阻(R1)之间的连接节点为第一节点(VN)，第二电阻(R2)和第二双极型晶体管(Q2)之间的连接节点为第二节点(VP)；

依次连接于第二节点(VP)与运算放大器(A1)的第一输入端之间的第二开关(K2)和第三开关(K3)，且运算放大器(A1)的第一输入端与所述第一节点(VN)相连；

连接于第二节点(VP)与运算放大器(A1)的第二输入端之间的第一开关(K1)；

连接于第二开关(K2)和第三开关(K3)之间的连接节点与运算放大器(A1)的第二输入端之间的第一电容(C1)；

依次连接于运算放大器(A1)输出端与基准电压输出端(VREF)之间的第四开关(K4)和第四电阻(R4)；

连接于基准电压输出端(VREF)与接地端(GND)之间的第二电容(C2)。

2.一种带隙基准源电路，其特征在于，其包括：

运算放大器(A1)；

依次串联于运算放大器(A1)的输出端与接地端(GND)之间的第三电阻(R3)、第一电阻(R1)和第一双极型晶体管(Q1)，依次串联于所述运算放大器(A1)的输出端与接地端(GND)之间的第二电阻(R2)和第二双极型晶体管(Q2)，第一双极型晶体管(Q1)的基极与其集电极相连，第二双极型晶体管(Q2)的基极与其集电极相连，第三电阻(R3)和第一电阻(R1)之间的连接节点为第一节点(VN)，第二电阻(R2)和第二双极型晶体管(Q2)之间的连接节点为第二节点(VP)；

依次连接于运算放大器(A1)的第一输入端与第二节点(VP)之间的第一电容(C1)和第一开关(K1)；连接于第一电容(C1)和第一开关(K1)之间 的连接节点与第一节点(VN)之间的第二开关(K2)；

连接于运算放大器(A1)的第一输入端与第一节点(VN)之间的第三开关(K3)；

依次连接于运算放大器(A1)输出端与基准电压输出端(VREF)之间的第四开关(K4)和第四电阻(R4)；

连接于基准电压输出端(VREF)与接地端(GND)之间的第二电容(C2)。

3.根据权利要求1或者2所述的带隙基准源电路，其特征在于，

第一开关(K1)和第三开关(K3)的控制端都与第一时钟信号(CLKA)相连，第二开关(K2)和第四开关(K4)的控制端都与第二时钟信号(CLKB)相连，

当第一时钟信号(CLKA)控制第一开关(K1)和第三开关(K3)导通时，第二时钟信号(CLKB)控制第二开关(K2)和第四开关(K4)关断；当第二时钟信号(CLKB)控制第二开关(K2)和第四开关(K4)导通时，第一时钟信号(CLKA)控制第一开关(K1)和第三开关(K3)关断。

4.根据权利要求3所述的带隙基准源电路，其特征在于，所述第一双极型晶体管(Q1)和第二双极型晶体管(Q2)都为PNP双极型晶体管，

第一双极型晶体管(Q1)的发射极与第一电阻(R1)的一端相连，其集电极与接地端(GND)相连；第二双极型晶体管(Q2)的发射极与所述第二电阻(R2)的一端相连，其集电极与接地端(GND)相连。

5.根据权利要求3所述的带隙基准源电路，其特征在于，所述第一双极型晶体管(Q1)和第二双极型晶体管(Q2)都为NPN双极型晶体管，

第一双极型晶体管(Q1)的集电极与所述第一电阻(R1)的一端相连，其发射极与接地端(GND)相连；第二双极型晶体管(Q2)的集电极与所述第二电阻(R2)的一端相连，其发射极与接地端(GND)相连。

6.根据权利要求3所述的带隙基准源电路，其特征在于，其还包括振荡器，该振荡器产生两相不交叠的所述第一时钟信号(CLKA)和所述第二时钟信号(CLKB)，

所述第一输入端为负相输出端，所述第二输入端为正相输出端。

7.一种缓冲电路，其特征在于，其包括：

运算放大器(A1)；

连接于运算放大器(A1)的第二输入端与接地端(GND)之间的基准电压源(VREF)，依次连接于运算放大器(A1)的输出端与接地端(GND)之间的第二电阻(R2)和第一电阻(R1)，其中，第一电阻(R1)和第二电阻(R2)之间的连接节点为第一节点(VN)，基准电压源(VREF)与运算放大器(A1)的第二输入端相连的一端为第二节点(VP)；

依次连接于运算放大器(A1)的第一输入端与第二节点(VP)之间的第一电容(C1)和第一开关(K1)；

连接于第一电容(C1)和第一开关(K1)之间的连接节点与第一节点(VN)之间的第二开关(K2)；

连接于运算放大器(A1)的第一输入端与第一节点(VN)之间的第三开关(K3)；

依次连接于运算放大器(A1)输出端与电压输出端(VOUT)之间的第四开关(K4)和第三电阻(R3)；

连接于电压输出端(VOUT)与接地端(GND)之间的第二电容(C2)。

8.一种缓冲电路，其特征在于，其包括：

运算放大器(A1)；

连接于运算放大器(A1)的第二输入端与接地端(GND)之间的基准电压源(VREF)，依次连接于运算放大器(A1)的输出端与接地端之间的第二电阻(R2)和第一电阻(R1)，其中，第一电阻(R1)和第二电阻(R2)之间的连接节点为第一节点(VN)，基准电压源(VREF)与运算放大器(A1)的第二输入端相连的一端为第二节点(VP)；

依次连接于第二节点(VP)与运算放大器(A1)的第一输入端之间的第二开关(K2)和第三开关(K3)，且运算放大器(A1)的第一输入端与所述第一节点(VN)相连；

连接于第二节点(VP)与运算放大器(A1)的第二输入端之间的第一开关(K1)；连接于第二开关(K2)和第三开关(K3)之间的连接节点与运算放大器(A1)的第二输入端之间的第一电容(C1)；

依次连接于运算放大器(A1)输出端与电压输出端(VOUT)之间的第四开关(K4)和第三电阻(R3)；

连接于电压输出端(VOUT)与接地端(GND)之间的第二电容(C2)。

9.根据权利要求7或者8所述的缓冲电路，其特征在于，

第一开关(K1)和第三开关(K3)的控制端都与第一时钟信号(CLKA)相连，第二开关(K2)和第四开关(K4)的控制端都与第二时钟信号(CLKB)相连，

当第一时钟信号(CLKA)控制第一开关(K1)和第三开关(K3)导通时，第二时钟信号(CLKB)控制第二开关(K2)和第四开关(K4)关断；当第二时钟信号(CLKB)控制第二开关(K2)和第四开关(K4)导通时，第一时钟信号(CLKA)控制第一开关(K1)和第三开关(K3)关断。

10.根据权利要求9所述的缓冲电路，其特征在于，其还包括振荡器，该振荡器产生两相不交叠的所述第一时钟信号(CLKA)和所述第二时钟信号(CLKB)，

所述第一输入端为负相输出端，所述第二输入端为正相输出端。