CN109471486A

CN109471486A - 一种降低失调影响的低噪声带隙基准电路

Info

Publication number: CN109471486A
Application number: CN201910031872.7A
Authority: CN
Inventors: 李靖; 张哲�; 张启辉
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2019-01-14
Filing date: 2019-01-14
Publication date: 2019-03-15
Anticipated expiration: 2039-01-14
Also published as: CN109471486B

Abstract

一种降低失调影响的低噪声带隙基准电路，属于集成电路领域。包括电流源模块、PTAT电压产生模块和带隙基准电压产生模块，PTAT电压产生模块用于产生PTAT电压；电流源模块用于给PTAT电压产生模块中的NPN晶体管提供成比例的电流，同时给带隙基准电压产生模块中的两条支路提供成比例的电流；带隙基准电压产生模块用于利用PTAT电压产生带隙基准电压。本发明提出的带隙基准电路利用运算放大器钳位流过两个NPN晶体管的集电极电流的比例，通过电压叠加实现两个NPN晶体管的基极发射极电压差的差值，显著降低了运放输入失调电压和噪声电压到带隙基准输出电压的增益，从而降低了运放失调和噪声对输出电压的影响。

Description

一种降低失调影响的低噪声带隙基准电路

技术领域

本发明属于集成电路领域，涉及集成电路中的带隙基准电路，具体为一种降低失调影响的低噪声带隙基准电路。

背景技术

基准电压源是集成电路中应用极为广泛的一类电路，它可为集成电路中的其他模块提供精确的电压参考信号，而“带隙”基准已经成为公认的电压基准技术，其基本结构如图1所示，该电路中运算放大器用于钳位X和Y点电压V_X和V_Y，使得V_X＝V_Y。该带隙基准电路的具体原理如下：

三极管的电压电流关系为：

其中，V_BE为三极管的基极与发射极的电压差，一般在600mV～800mV之间，而其在室温(300°K)下的温度系数大概为-1.5mV/°K(V_BE的大小及其温度系数会随工艺不同会有较大变化，这里取教科书中的示意值)；V_T是热电压，表达式为kT/q(k为玻尔兹曼常数，T为开氏温度，q是单位电荷量)，其在室温下的温度系数为+0.087mV/°K；I_C为三极管的集电极电流，I_S为三极管的反向饱和电流。图1中，RA₁＝RA₂，于是QA₁和QA₂的集电极电流相等，由于QA₁只有一个“单位三极管”，而QA₂为n个“单位三极管”并联，由式(1)可得到：

V_BE,QA1为三极管QA₁的基极发射极的电压，V_BE,QA2为三极管QA₂的基极发射极的电压，于是有电阻RA₃两端电压V_RA3＝V_BE,QA1-V_BE,QA2＝ΔV_BE＝V_Tln(n)，其中，ΔV_BE为不同三极管基极与发射极电压差的差值，由此得到的带隙基准电压V_BG为：

其中，RA₂和RA₃为同类型的电阻，n为三极管QA₁与QA₂的个数比。为了产生零温度系数的带隙电压，要求正温度系数和负温度系数相互抵消，即式(3)中，V_T的系数应为1.5/0.087＝17.2，即(1+RA₂/RA₃)*ln(n)＝17.2，由此产生的带隙基准电压为V_BG≈V_BE,QA2+17.2*V_T≈1.2V。

然而，由于在集成电路制造过程中不可避免会存在工艺偏差，即使在设计时完全对称的输入晶体管对，在制作完成后也会出现不对称的现象，由此产生了运放输入为“零”而输出不为“零”的现象，该现象通常称为“失调”。同时，运放中各个MOS管产生的热噪声和闪烁噪声，也会极大地影响运放的钳位效果。

集成电路领域中，我们通常将运放的失调和噪声产生的影响折合到运放输入端，分别以等效输入失调电压V_OS和等效输入噪声电压V_Noise来表示，他们均以任意极性叠加在运放输入端，以相似的方法对电路产生影响，在此我们用V_OS+Noise来代表他们在运放输入端的整体值。

在图1所示的带隙基准电路中，考虑运放失调电压和噪声电压之后的输出电压为：

其中，V_OS+Noise为运放输入端的失调电压和噪声电压。那么由运放输入端失调和噪声所引起的输出端电压的误差就等于：

由此可见，运放输入端的失调和噪声到输出端的电压增益等于：

即运放的失调和噪声电压会被放大(1+RA₂/RA₃)倍，从而在输出端引入较大的误差。如果要使V_OS+Noise对输出的影响尽可能小，则需要(1+RA₂/RA₃)尽可能小，而根据式(4)，在减小(1+RA₂/RA₃)时，必须增大ln(n)，这样才能保证零温度系数电压的实现。当(1+RA₂/RA₃)＝2时，则ln(n)约为8.5，由此计算得到的n(晶体管个数比)为4915左右。

然而，过多数量的三极管会占用很大的芯片面积，使制造成本增加，故上述计算得到的晶体管的个数(n＝4915)在集成电路设计中是不合理的(带隙基准电路中晶体管的个数大约在100以内)。通常晶体管的个数比为8，即n＝8，由此可得ln(n)≈2.08，(1+RA₂/RA₃)≈8.3，导致运放的失调电压和噪声电压V_OS+Noise被放大8.3倍；即使n＝100，根据式(4)，运放的失调电压和噪声电压V_OS+Noise也会被放大3.7倍。

通常，带隙基准电路的输出精度为1％，则输出的电压变化值在1.2V*1％＝12mV以内。在考虑电阻、BJT工艺偏差及输出随温度变化之后，运放失调和噪声引入的误差则需要更进一步的限制。例如，对输出精度为1％的带隙基准，其输出变化不应超过12mV，该误差为综合各种误差之后的值，而运放失调和噪声仅是其中一个误差源，通常典型的失调误差值控制在2mV以内，而此时，图1所示的电路即使牺牲面积(n＝100)，也难以达到该精度要求。

为了进一步减小运放输入失调和噪声对基准电路输出的影响，“模拟CMOS集成电路设计”(毕查德·拉扎维(著)，陈贵灿、程军、张瑞智(译).西安交通大学出版社，2003.)中提出了一种如图2所示的电路结构，该电路采用两对PNP型三极管使ΔV_BE增加一倍，ΔV_BE为每一对的两个三极管之间的基极发射极电压差。该结构的带隙基准电压为：

由式(7)可知，该电路结构可将运放失调电压和噪声电压的影响减小一半，然而，该结构获得的基准电压值为2.4V左右，仍然不能满足低压应用场合。

另外，“杨晓春，于奇等.一种采用斩波调制的高精度带隙基准源的设计.微电子学与计算机.2013，30(1)”中提出一种带斩波技术的带隙基准电路可将运放失调电压控制在1uV以下，但是该电路在工作时需要不断切换开关，产生显著的噪声。为了降低斩波引入的噪声，该基准电路在输出端串接由电阻电容形成的低通滤波器(RC滤波器)进行滤波；然而当应用于对噪声要求很高的场合时，需要很大的电阻值和电容值，导致该RC滤波器难以在芯片内部集成，需要外置与PCB板上，增大了PCB面积和元器件个数，进而增加了制作成本。此外，大的电阻电容会使电路的启动变慢，当应用于需要快速启动的场合时，需要额外设计快速启动，增加了芯片设计的复杂程度且提高了制造成本。

发明内容

针对上述传统带隙基准电路存在的失调和噪声所引起的输出端电压的误差大、不能应用于低压应用场合等不足之处，本发明提出了一种高电源抑制比带隙基准电路，利用运算放大器用于钳位流过两个NPN晶体管的集电极电流的比例，通过电压叠加实现两个NPN晶体管的基极发射极电压差的差值，可以有效降低运放失调电压和噪声电压对输出电压的影响，能够应用于低压环境下。

本发明的技术方案如下：

一种降低失调影响的低噪声带隙基准电路，包括电流源模块、PTAT电压产生模块和带隙基准电压产生模块，

所述电流源模块包括第一PMOS管，第一PMOS管的源极连接正电源；

所述PTAT电压产生模块包括运算放大器、第一NPN晶体管、第二NPN晶体管、第三电阻、第四电阻和第六电阻，第三电阻和第四电阻的阻值之比为1:M，M为正数；

运算放大器的正输入端连接第一NPN晶体管的集电极并通过第三电阻后连接第一PMOS管的漏极，其负输入端连接第二NPN晶体管的集电极并通过第四电阻后连接第一PMOS管的漏极，其输出端连接第一PMOS管的栅极；

第一NPN晶体管的发射极连接负电源，第二NPN晶体管的发射极作为所述带隙基准电路的输出端并通过第六电阻后连接第一NPN晶体管的发射极；

所述带隙基准电压产生模块包括第一电阻、第二电阻和第五电阻，第二电阻和第五电阻的阻值之比为1:M；

第一电阻和第二电阻串联并接在第一PMOS管的漏极和第一NPN晶体管的发射极之间，其串联点连接第一NPN晶体管的基极；

第五电阻接在第一PMOS管的漏极和第二NPN晶体管的基极之间。

具体的，第一NPN晶体管的发射极和负电源之间还设置有第七电阻。

本发明的有益效果为：本发明提出的带隙基准电路利用运算放大器OP1钳位流过两个NPN晶体管Q₁和Q₂的集电极电流的比例，通过电压叠加实现两个NPN晶体管Q₁和Q₂的基极发射极电压差的差值，显著降低了运放输入失调电压和噪声电压到带隙基准输出电压的增益，从而降低了运放失调和噪声对输出电压的影响；同时，本发明提出的带隙基准电路结构简单实用，无需采用时钟开关控制，不需要输出RC低通滤波器，可应用于低压环境，在降低失调影响的同时也具有低噪声的优点，可以很好地适合低压高精度低噪声高电源抑制比带隙基准电压源的要求。

附图说明

图1是传统的带隙基准电路的电路图。

图2是现有的一种降低失调影响的带隙基准电路的电路图。

图3为本发明提出的一种降低失调影响的低噪声带隙基准电路的电路图。

具体实施方式

下面结合附图和具体实施例对本发明进行详细描述：

本发明提出一种降低失调影响的低噪声带隙基准电路，通过运算放大器钳位流过两个NPN晶体管的集电极电流的比例，而并非钳位两个NPN晶体管的V_BE电压的差值，可以有效降低运放等效输入失调电压和等效输入噪声电压对带隙基准电压的影响。如图3所示，本发明提出的带隙基准电路包括电流源模块、PTAT电压产生模块和带隙基准电压产生模块，其中电流源模块用于给PTAT电压产生模块中的NPN晶体管提供成比例的电流，同时给带隙基准电压产生模块中的两条支路提供成比例的电流，包括第一PMOS管M1，第一PMOS管M1的源极连接正电源V_CC；PTAT电压产生模块用于产生PTAT电压，包括运算放大器OP1、第一NPN晶体管Q₁、第二NPN晶体管Q₂、第三电阻R₃、第四电阻R₄和第六电阻R₆，第三电阻R₃和第四电阻R₄的阻值之比为1:M，M为正数；运算放大器OP1的正输入端连接第一NPN晶体管Q₁的集电极并通过第三电阻R₃后连接第一PMOS管M1的漏极，其负输入端连接第二NPN晶体管Q₂的集电极并通过第四电阻R₄后连接第一PMOS管M1的漏极，其输出端连接第一PMOS管M1的栅极；第一NPN晶体管Q₁的发射极连接负电源GND，第二NPN晶体管Q₂的发射极作为带隙基准电路的输出端并通过第六电阻R₆后连接第一NPN晶体管Q₁的发射极。PTAT电压产生模块包括至少一对三极管，本实施例中PTAT电源产生模块包括一对三极管即第一NPN晶体管Q₁、第二NPN晶体管Q₂。带隙基准电压产生模块利用PTAT电压产生带隙基准电压，包括第一电阻R₁、第二电阻R₂和第五电阻R₅，第二电阻R₂和第五电阻R₅的阻值之比为1:M；第一电阻R₁和第二电阻R₂串联并接在第一PMOS管M1的漏极和第一NPN晶体管Q₁的发射极之间，其串联点连接第一NPN晶体管Q₁的基极；第五电阻R₅接在第一PMOS管M1的漏极和第二NPN晶体管Q₂的基极之间。

一些实施例中，为了提高输出电压值，还可以在第一NPN晶体管Q₁的发射极和负电源GND之间设置第七电阻，第一NPN晶体管Q₁的发射极连接第一电阻R₁和第六电阻R₆的一端再通过第七电阻后连接负电源GND。

本发明中，第一NPN晶体管Q₁和第二NPN晶体管Q₂采用传统的1：N的比例，即第二NPN晶体管Q₂采用N个“单位NPN型晶体管”并联，第一NPN晶体管Q₁只采用一个“单位NPN型晶体管”，N为大于1的整数。

第三电阻R₃和第四电阻R₄的阻值采用1:M的比例，即R₄的阻值是R₃的M倍，且R₃和R₄在版图中应保持匹配，减小失配的影响。第二电阻R₂和第五电阻R₅的阻值采用1:M的比例，即R₅的阻值是R₂的M倍，且R₅和R₂在版图中应保持匹配，减小失配的影响。

本发明的工作过程和工作原理为：

如图3所示，本发明提出的带隙基准电路中，第一电阻R₁的两端接在第一NPN晶体管Q₁的基极和发射极中间，即第一电阻R₁两端的电压V_R1＝V_BE1，V_BE1为第一NPN晶体管Q₁的基极发射极电压，那么流过第一电阻R₁的电流即为I_R1＝V_BE1/R₁，由基尔霍夫电流定律KCL有流过第二电阻R₂的电流I_R2＝I_R1+I_QB1，其中I_QB1是流过第一NPN晶体管Q₁基极的电流。那么V1点的电压就等于：

流过第五电阻R₅的电流等于第二NPN晶体管Q₂的基极电流I_QB2，第五电阻R₅连接第二NPN晶体管Q₂基极的一端和带隙基准电路输出端VOUT分别在第二NPN晶体管Q₂的基极和发射极，那么带隙基准电路输出端电压V_OUT等于：

其中ΔV_BE＝V_BE1-V_BE2。

运算放大器OP1的钳位作用使得第三电阻R₃和第四电阻R₄两端的电压相等，第四电阻R₄的阻值等于第三电阻R₃阻值的M倍，那么流过第三电阻R₃的电流就等于流过第四电阻R₄电流的M倍。流过第三电阻R₃的电流全部流入了第一NPN晶体管Q₁的集电极，流过第四电阻R₄的电流全部流入了第二NPN晶体管Q₂的集电极，那么第一NPN晶体管Q₁的集电极电流就等于第二NPN晶体管Q₂集电极电流的M倍，于是有：

ΔV_BE＝V_BE1-V_BE2＝V_T ln(M*N)

第一NPN晶体管Q₁的基极电流I_QB1是第二NPN晶体管Q₂基极电流I_QB2的M倍，第五电阻R₅的阻值是第二电阻R₂阻值的M倍，那么：

I_QB1·R₂-I_QB2·R₅＝0

从而得到最终输出电压为：

第六电阻R₆决定了流过第二NPN晶体管Q₂的电流值I_Q2＝V_OUT/R₆，和流过第一NPN晶体管Q₁的电流值I_Q1＝M*V_OUT/R₆，第一电阻R₁决定了流过V_BE倍增支路的电流值I＝V_BE1/R₁，这两个电阻用于确定电路的整体功耗。

为了达到零温度系数，必须要保证输出电压V_OUT的温度系数等于零：

得到第二电阻R₂和第一电阻R₁的比例为：

在本实施例中，考虑电路的功耗和面积，我们取M＝1，N＝8，得到R₂/R₁＝0.157，输出电压V_OUT≈126mV。

现在阐述一下本发明提出的这种结构是如何有效地减少运放的噪声和失调对输出电压的影响：

在理想情况下，如果电路没有任何噪声，那么输出电压应该为：

现在假如运放存在等效输入噪声电压和等效输入失调电压，那么这个电压会导致流过第三电阻R₃的电流产生波动，进而使得I_c1/I_c2的比例产生波动，从而影响到最终的输出电压V_OUT。

用V_OS+Noise来代表运放的等效输入噪声电压和等效输入失调电压的整体影响，那么，在考虑运放的噪声和失调后，输出电压变为了：

其中ΔI_noise是运放的噪声和失调作用于第三电阻R₃时使I_c1产生的波动，即噪声电流。

那么此时，噪声引起的输出端电压的偏差就为：

V_R3是直流下第三电阻R₃两端的压降。

由此可见，第三电阻R₃和第四电阻R₄上的压降决定了运放的噪声和失调对输出端电压的影响，第三电阻R₃和第四电阻R₄上的压降越大，运放噪声到输出端的电压增益就会越低。

在本实施例中，我们取直流下第三电阻R₃和第四电阻R₄的压降设计为250mV，假设运放的等效输入噪声电压和失调电压的影响在10mV左右，那么此时运放噪声和失调到输出端的电压增益就为：

与传统带隙基准电路中n＝8时，运放的失调电压和噪声电压到输出端被放大8.3倍相比，本发明提出的带隙基准电路在取＝8时，失调电压到输出端仅被放大0.1倍，可见，在这种结构中，运放用来钳位流过第一NPN晶体管Q₁和第二NPN晶体管Q₂的电流之比所引起的输出电压的波动，比直接钳位ΔV_BE所引起的波动要小很多。并且该电路的最低电源电压应大于(1+R₂/R₁)*V_BE1+V_ds1≈1.16*V_BE1+V_ds1，满足绝大多数低压环境下可以提供的电源电压。

以上实例仅为本发明的带隙基准电路的一种电路实现形式，本实施例中选取的M＝1，N＝8只是为了方便计算和说明效果，并不局限于本实施例中的比例N:1、M:1，实际上电路采用其他比例关系也能得到同样的效果。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims

1.一种降低失调影响的低噪声带隙基准电路，其特征在于，包括电流源模块、PTAT电压产生模块和带隙基准电压产生模块，

第五电阻接在第一PMOS管的漏极和第二NPN晶体管的基极之间。

2.根据权利要求1所述的降低失调影响的低噪声带隙基准电路，其特征在于，第一NPN晶体管的发射极和负电源之间还设置有第七电阻。