CN202083976U - 一种高精度cmos带隙基准电路 - Google Patents

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Abstract

本实用新型公开了一种高精度CMOS带隙基准电路，包括直流电源VDD，以及依次配合连接在直流电源VDD与地之间的电压基准核心模块、运算放大器OP与基准输出支路，所述基准输出支路包括配合连接的第三PMOS晶体管PM3与高阶补偿模块。本实用新型所述高精度CMOS带隙基准电路，利用对基准输出支路用MOS管驱动电压VGS的控制，通过在不同温度段内往基准电流中分别注入和抽出微小电流，实现精密的温度补偿，从而得到低温度系数的电压基准，有效降低温度系数，可以克服现有技术中精度低与稳定度低等缺陷，以实现精度高与稳定度高的优点。

Description

一种高精度CMOS带隙基准电路
技术领域
本实用新型涉及电子电路，具体地，涉及一种高精度互补金属氧化物半导体（Complementary Metal Oxide Semiconductor ，简称CMOS)带隙基准电路。
背景技术
近年来，随着电子产品和无线通信系统的广泛应用，电子产品和无线通信系统的集成度越来越高，电路结构和功能也日益复杂和完善。低压低功耗、低温度系数、高电源抑制比带隙基准源在电路设计中有着广泛的应用，同时基准电路还需要与标准CMOS工艺兼容。因此设计高性能带隙基准电路成为了模拟以及混合电路设计的需要。
目前，主流的高性能电压基准大多采用两种电压基准结构，即电压模带隙基准电路与电流模带隙基准电路，这两种结构各具优势，可以根据应用的不同进行选择。
其中，电压模带隙基准电路如图1所示。在图1中，电压模带隙基准电路包括第一至三PMOS晶体管PM1-PM3、第一至三三极管Q1-Q3、电阻R0、第一分压电阻R1与第二分压电阻R2。第一至三PMOS晶体管PM1-PM3的源极均与直流电源VDD连接，栅极均与运算放大器OP的输出端连接，第一PMOS晶体管PM1的漏极与运算放大器OP的反相输入端Vn及第一三极管Q1的发射极连接，第二PMOS晶体管PM2的漏极与运算放大器OP的同相输入端Vp连接、并经电阻R0后与第二三极管Q2的发射极连接，第三PMOS晶体管PM3的漏极与第一分压电阻R1及第二分压电阻R2串联，第一分压电阻R1与第二分压电阻R2的公共端为基准电路输出端VREF；第一三极管Q1的基极与集电极均接地，第二三极管Q2的基极与集电极均接地，第三三极管Q3的基极与集电极均接地。
其中，在电压模带隙基准电路中，运算放大器OP使电压模带隙基准电路处于深度负反馈状态，三极管Q1、Q2与Q3均为由N阱和P型衬底形成的寄生纵向双极性晶体管BJT。电压模带隙基准电路的基准电压公式为：
Figure DEST_PATH_IMAGE002
在上式中，其中VBEQ3为Q3的基极-发射极电压，VT为热电势VT=0.026V，N即电流和面积的比例系数，m为电阻系数。
这里，电压模带隙基准电路是利用VBE自身的高稳定负温度特性与因偏置电路产生的PTAT电压在基准输出支路相加而实现。
而电流模带隙基准电路因基准输出支路仅含电阻负载，通过电阻分压可获得多值基准输出，以弥补电压模带隙基准电路的不足，但其温度系数通常是10-20ppm/℃，同样面临精度不够的问题。
综上所述，在实现本实用新型的过程中，发明人发现现有技术中至少存在精度低与稳定度低等缺陷。 
发明内容
本实用新型的目的在于，针对上述问题，提出一种高精度CMOS带隙基准电路，以实现精度高与稳定度高的优点。
为实现上述目的，本实用新型采用的技术方案是：一种高精度CMOS带隙基准电路，包括直流电源VDD，以及依次配合连接在直流电源VDD与地之间的电压基准核心模块、运算放大器OP与基准输出支路，所述基准输出支路包括配合连接的第三PMOS晶体管PM3与高阶补偿模块。
进一步地，所述电压基准核心模块包括第一至二PMOS晶体管PM1-PM2、第一至二三极管Q1-Q2与电阻R0，其中：所述第一至三PMOS晶体管PM1-PM3的源极均与直流电源VDD连接，栅极均与运算放大器OP的输出端连接，第一PMOS晶体管PM1的漏极与运算放大器OP的反相输入端Vn及第一三极管Q1的发射极连接，第二PMOS晶体管PM2的漏极与运算放大器OP的同相输入端Vp连接、并经电阻R0后与第二三极管Q2的发射极连接，第三PMOS晶体管PM3的漏极与高阶补偿模块的输入端连接；所述第一三极管Q1的基极与集电极均接地，第二三极管Q2的基极与集电极均接地。
进一步地，所述高阶补偿模块包括第一至三分压电阻R1-R3、第一至二补偿管Mn的并联电阻Rn1-Rn2、第一至二NMOS晶体管Mn1-Mn2与第三三极管Q3，其中：所述第三PMOS晶体管PM3的漏极与第一至二NMOS晶体管Mn1-Mn2的栅极连接，并依次经第一至二分压电阻R1-R2、第二补偿管Mn2的并联电阻Rn1、第三分压电阻R3及第一补偿管Mn1的并联电阻Rn2后、与第一NMOS晶体管Mn1的源极及第三三极管Q3的发射极连接；第一分压电阻R1与第二分压电阻R2的公共端为高阶补偿模块的输出端VREF；第三三极管Q3的基极与集电极均接地；所述第一NMOS晶体管Mn1的漏极与第三分压电阻R3及第一补偿管Mn1的并联电阻Rn2的公共端连接；第二NMOS晶体管Mn2的漏极与第二分压电阻R2及第二补偿管Mn2的并联电阻Rn1的公共端连接，源极与第二补偿管Mn2的并联电阻Rn1及第三分压电阻R3连接。
本实用新型各实施例的高精度CMOS带隙基准电路，由于包括直流电源，以及依次配合连接在直流电源VDD与地之间的电压基准核心模块、运算放大器OP与高阶补偿模块；可以通过高阶补偿模块，使该高精度CMOS带隙基准电路的温度系数大幅度降低，有利于提高电源抑制比，以提供高精度和高稳定度的基准量电源；从而可以克服现有技术中精度低与稳定度低的缺陷，以实现精度高与稳定度高的优点。
本实用新型的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本实用新型而了解。本实用新型的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
下面通过附图和实施例，对本实用新型的技术方案做进一步的详细描述。
附图说明
附图用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与本实用新型的实施例一起用于解释本实用新型，并不构成对本实用新型的限制。在附图中：
图1为现有技术中电压模带隙基准电路的电路原理示意图；
图2为根据本实用新型高精度CMOS带隙基准电路的电路原理示意图；
图3a 与图3b为根据本实用新型高精度CMOS带隙基准电路补偿前后基准电压温度特性曲线示意图;
图4a与图4b为根据本实用新型高精度CMOS带隙基准电路补偿前后基准电压PSRR特性曲线示意图；
图5a与图5b为根据本实用新型高精度CMOS带隙基准电路补偿前后基准电压随电源电压变化的特性曲线示意图。
结合附图，本实用新型实施例中附图标记如下：
1-电压基准核心模块；2-高阶补偿模块。
具体实施方式
以下结合附图对本实用新型的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本实用新型，并不用于限定本实用新型。
根据本实用新型实施例，如图2-图5b所示，提供了一种高精度CMOS带隙基准电路。
如图2所示，本实施例包括直流电源VDD，以及依次配合连接在直流电源VDD与地之间的电压基准核心模块、运算放大器OP与基准输出支路，所述基准输出支路包括配合连接的第三PMOS晶体管PM3与高阶补偿模块。
进一步地，在上述实施例中，电压基准核心模块包括第一至二PMOS晶体管PM1-PM2、第一至二三极管Q1-Q2与电阻R0，其中：第一至三PMOS晶体管PM1-PM3的源极均与直流电源VDD连接，栅极均与运算放大器OP的输出端连接，第一PMOS晶体管PM1的漏极与运算放大器OP的反相输入端Vn及第一三极管Q1的发射极连接，第二PMOS晶体管PM2的漏极与运算放大器OP的同相输入端Vp连接、并经电阻R0后与第二三极管Q2的发射极连接，第三PMOS晶体管PM3的漏极与高阶补偿模块的输入端连接；第一三极管Q1的基极与集电极均接地，第二三极管Q2的基极与集电极均接地。
进一步地，在上述实施例中，高阶补偿模块包括第一至三分压电阻R1-R3、第一至二补偿管Mn的并联电阻Rn1-Rn2、第一至二NMOS晶体管Mn1-Mn2与第三三极管Q3，其中：第三PMOS晶体管PM3的漏极与第一至二NMOS晶体管Mn1-Mn2的栅极连接，并依次经第一至二分压电阻R1-R2、第二补偿管Mn2的并联电阻Rn1、第三分压电阻R3及第一补偿管Mn1的并联电阻Rn2后、与第一NMOS晶体管Mn1的源极及第三三极管Q3的发射极连接；第一分压电阻R1与第二分压电阻R2的公共端为高阶补偿模块的输出端VREF；第三三极管Q3的基极与集电极均接地；第一NMOS晶体管Mn1的漏极与第三分压电阻R3及第一补偿管Mn1的并联电阻Rn2的公共端连接；第二NMOS晶体管Mn2的漏极与第二分压电阻R2及第二补偿管Mn2的并联电阻Rn1的公共端连接，源极与第二补偿管Mn2的并联电阻Rn1及第三分压电阻R3连接。这里，第一至二NMOS晶体管Mn1-Mn2均为起高阶补偿作用的补偿管。
在上述高阶补偿模块中，第一至二NMOS晶体管Mn1-Mn2均作为补偿管，补偿管的栅极电位VG可以在输出电压VREF附近灵活调节，当VG>VREF时，补偿管的正温度系数电流调节作用增强;相反，当VG<VREF时，负温度系数电压调节作用减弱。此外，第一NMOS晶体管Mn1与第二NMOS晶体管Mn2的协调配合，可获得两个不同高温起点下负温度系数补偿作用的叠加，实现高阶补偿特性。
另外，上述高阶补偿模块，还可以采用等区间设置的多个NMOS晶体管，将全温度范围划分为若干个子区间，进行分段补偿。
上述实施例的高精度CMOS带隙基准电路，在3.3V的直流电源VDD下，在-40??C-125??C的温度范围内，基准电压的一阶温度系数为5.505 ppm/??C，基准电压温度特性曲线参见图3a。当基准电压输出为1.2V，低频时基准输出电压的PSRR为58.36dB，基准电压PSRR特性曲线参见图4a。当直流电源VDD在0-3.3V范围内变化时，一阶基准电压随电源电压变化的特性曲线参见图5a。
当采用输出支路的高阶补偿模块后，在-40??C-125??C的温度范围内，基准电压温度系数为0.984ppm/??C，基准电压温度特性曲线参见图3b。补偿后PSRR在低频100Hz为-60.82dB，10KHz为-29.59dB，基准电压PSRR特性曲线参见图4b。当直流电源VDD在0-3.3V范围内变化，基准电压随电源电压变化的特性曲线如图5b所示。高精度CMOS带隙基准电路通过输出支路的高阶补偿模块补偿后，直流电源VDD大于2.2V，高精度CMOS带隙基准电路能够稳定正常工作；其中，当直流电源VDD在2.3V-3.3V范围内变化时，其电压值波动为4mV/V。
上述实施例的高精度互补金属氧化物半导体带隙基准电路，适用于各类IC、ADC等系统中，也可作为独立的IP核。
综上所述，本实用新型各实施例的高精度CMOS带隙基准电路，由于包括直流电源，以及依次配合连接在直流电源VDD与地之间的电压基准核心模块、运算放大器OP与高阶补偿模块；可以通过高阶补偿模块，使该高精度CMOS带隙基准电路的温度系数大幅度降低，有利于提高电源抑制比，以提供高精度和高稳定度的基准量电源；从而可以克服现有技术中精度低与稳定度低的缺陷，以实现精度高与稳定度高的优点。
最后应说明的是：以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，尽管参照前述实施例对本实用新型进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (3)

1.一种高精度CMOS带隙基准电路，其特征在于，包括直流电源VDD，以及依次配合连接在直流电源VDD与地之间的电压基准核心模块、运算放大器OP与基准输出支路，所述基准输出支路包括配合连接的第三PMOS晶体管PM3与高阶补偿模块。
2.根据权利要求1所述的高精度CMOS带隙基准电路，其特征在于，所述电压基准核心模块包括第一至二PMOS晶体管PM1-PM2、第一至二三极管Q1-Q2与电阻R0，其中：
所述第一至三PMOS晶体管PM1-PM3的源极均与直流电源VDD连接，栅极均与运算放大器OP的输出端连接，第一PMOS晶体管PM1的漏极与运算放大器OP的反相输入端Vn及第一三极管Q1的发射极连接，第二PMOS晶体管PM2的漏极与运算放大器OP的同相输入端Vp连接、并经电阻R0后与第二三极管Q2的发射极连接，第三PMOS晶体管PM3的漏极与高阶补偿模块的输入端连接；
所述第一三极管Q1的基极与集电极均接地，第二三极管Q2的基极与集电极均接地。
3.根据权利要求2所述的高精度CMOS带隙基准电路，其特征在于，所述高阶补偿模块包括第一至三分压电阻R1-R3、第一至二补偿管Mn的并联电阻Rn1-Rn2、起高阶补偿作用的第一至二NMOS晶体管Mn1-Mn2与第三三极管Q3，其中：
所述第三PMOS晶体管PM3的漏极与第一至二NMOS晶体管Mn1-Mn2的栅极连接，并依次经第一至二分压电阻R1-R2、第二补偿管Mn2的并联电阻Rn1、第三分压电阻R3及第一补偿管Mn1的并联电阻Rn2后、与第一NMOS晶体管Mn1的源极及第三三极管Q3的发射极连接；第一分压电阻R1与第二分压电阻R2的公共端为基准电路输出端VREF；第三三极管Q3的基极与集电极均接地；
所述第一NMOS晶体管Mn1的漏极与第三分压电阻R3及第一补偿管Mn1的并联电阻Rn2的公共端连接；第二NMOS晶体管Mn2的漏极与第二分压电阻R2及第二补偿管Mn2的并联电阻Rn1的公共端连接，源极与第二补偿管Mn2的并联电阻Rn1及第三分压电阻R3连接。
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