CN203720695U - 一种抗单粒子效应的带隙基准 - Google Patents

Abstract

一种抗单粒子效应的带隙基准，有栅极相连的第一PMOS管M1、第二PMOS管M2和第三PMOS管M3，基极与集电极都接地的第一三极管Q1、第二三极管Q2和第三三极管Q3，以及运算放大器F，M1管、M2管和M3管的源极分别连接电源VDD，M1管的漏极和第一三极管Q1的发射极均连接运算放大器F的反相输入端，M2管的漏极连接运算放大器F的同相输入端，第二三极管Q2的发射极通过电阻R1连接运算放大器F的同相输入端，M3管的漏极构成带隙基准输出端V_out，第三三极管Q3的发射极通过电阻R2连接M3管的漏极，运算放大器F的同相输入端Y连接辅助电路。本实用新型减小了单粒子效应的影响，可应用于太空等辐射条件下。

Description

一种抗单粒子效应的带隙基准

技术领域

本实用新型涉及一种带隙基准。特别是涉及一种模拟集成电路中抗单粒子效应的带隙基准.

背景技术

模拟集成电路中很多基准电压不依赖于电源电压和温度，通常这些电压由带隙基准来实现。带隙基准是利用正、负温度系数的电压线性组合来实现与温度无关的电压基准。然而，在辐射环境下工作的带隙基准可能受到单粒子效应的影响。单粒子效应指的是单个高能粒子在穿过微电子器件的灵敏区时，在其轨迹上沉积电荷，这些电荷被器件电极收集，造成器件逻辑状态的改变或器件损坏。存在电场时，粒子轨迹上的电子空穴对将会分离，被电极收集形成瞬时电流。随着特征尺寸的减小，单粒子效应引起的电路响应耦合和电荷共享等效应变得显著。受到单粒子效应影响的带隙基准，由于单粒子效应产生的电流，输出支路电流可能发生较大变化，导致输出基准电压变化，严重时还可能引起击穿甚至器件损坏。

发明内容

本实用新型所要解决的技术问题是，提供一种能够消除单粒子效应对带隙基准中支路电流的影响的抗单粒子效应的带隙基准。

本实用新型所采用的技术方案是：一种抗单粒子效应的带隙基准，包括：栅极相互连接的第一PMOS管M1、第二PMOS管M2和第三PMOS管M3，基极与集电极都接地的第一三极管Q1、第二三极管Q2和第三三极管Q3，以及运算放大器F，其中，所述第一PMOS管M1、第二PMOS管M2和第三PMOS管M3的源极分别连接电源VDD，所述第一PMOS管M1的漏极和第一三极管Q1的发射极均连接运算放大器F的反相输入端，所述第二PMOS管M2的漏极连接运算放大器F的同相输入端，所述第二三极管Q2的发射极通过电阻R1连接运算放大器F的同相输入端，所述第三PMOS管M3的漏极构成带隙基准输出端V_out，所述第三三极管Q3的发射极通过电阻R2连接第三PMOS管M3的漏极，其特征在于，所述的运算放大器F的同相输入端Y连接用来实现受到单粒子效应时的分流电流的辅助电路。

所述的辅助电路包括有第一NMOS管M4、第二NMOS管M5和第四PMOS管M6，其中，所述的第一NMOS管M4、第二NMOS管的发射极接地，所述的第一NMOS管M4、第二NMOS管的栅极相连，该相连点还连接第二NMOS管M5的漏极与第四PMOS管M6的漏极的连接点，第一NMOS管M4的漏极连接所述的运算放大器F的同相输入端Y，所述第四PMOS管M6的栅极和发射极连接电源VDD。

所述的第一三极管Q1、第二三极管Q2和第三三极管Q3为PNP管。

所述的第二三极管Q2的面积为第一三极管Q1的n倍，其中n为大于等于1的整数。

所述的第四PMOS管M6与第二PMOS管M2管尺寸相同，版图设计使用共质心布局，并使第四PMOS管M6与第二PMOS管M2管的漏极相接近。

本实用新型的一种抗单粒子效应的带隙基准，由于加入辅助电路，使带隙基准电路可以减小单粒子效应的影响，因而可以应用于太空等辐射条件下。

附图说明

图1是本实用新型的电路原理图；

图2是本实用新型具体电路原理图。

具体实施方式

下面结合实施例和附图对本实用新型的一种抗单粒子效应的带隙基准做出详细说明。

通用结构的带隙基准能够产生不依赖于电源电压和温度的基准电压，但是不具有抗单粒子辐射的能力。为了使带隙基准具有抗单粒子效应的能力，需要增加辅助电路。

如图1所示，本实用新型的一种抗单粒子效应的带隙基准，包括：栅极相互连接的第一PMOS管M1、第二PMOS管M2和第三PMOS管M3，基极与集电极都接地的由PNP管构成的第一三极管Q1、第二三极管Q2和第三三极管Q3，以及运算放大器F，其中，，所述的第二三极管Q2的面积为第一三极管Q1的n倍，其中n为大于等于1的整数。所述第一PMOS管M1、第二PMOS管M2和第三PMOS管M3的源极分别连接电源VDD，所述第一PMOS管M1的漏极和第一三极管Q1的发射极均连接运算放大器F的反相输入端X，所述第二PMOS管M2的漏极连接运算放大器F的同相输入端Y，所述第二三极管Q2的发射极通过电阻R1连接运算放大器F的同相输入端，所述第三PMOS管M3的漏极构成带隙基准输出端V_out，所述第三三极管Q3的发射极通过电阻R2连接第三PMOS管M3的漏极，其特征在于，所述的运算放大器F的同相输入端Y连接用来实现受到单粒子效应时的分流电流的辅助电路B。

所述的辅助电路B包括有第一NMOS管M4、第二NMOS管M5和第四PMOS管M6，其中，所述的第四PMOS管M6与第二PMOS管M2管尺寸相同，所述的第一NMOS管M4、第二NMOS管的发射极接地，所述的第一NMOS管M4、第二NMOS管的栅极相连，该相连点还连接第二NMOS管M5的漏极与第四PMOS管M6的漏极的连接点，第一NMOS管M4的漏极连接所述的运算放大器F的同相输入端Y，所述第四PMOS管M6的栅极和发射极连接电源VDD。

如图1所示，假设流过第一PMOS管M1和第二PMOS管M2的电流分别为I_D1和I_D2，保证V_X=V_Y，则

I_D1=I_D2=（V_Tlnn）R₁，

其中V_T=kT/q，k为玻耳兹曼常数，T为温度。结果使I_D3产生同样的特性。带隙基准的输出电压为

$V_{\mathrm{out}}=V_{\mathrm{BE}}+\frac{R_2}{R_1}{V}_T\ln n.$

图1所示的电路分为两种工作模式：未受到单粒子效应影响时，辅助电路B不工作，该电路与普通带隙基准没有区别，此时第二PMOS管M2管漏极（Y点）受到单粒子效应影响时，假设单粒子效应产生的电流为ΔI，则流过第二PMOS管M2管的电流I_D2’=I_D2+ΔI，此时辅助电路工作，从Y节点分流大小为ΔI的电流，此时电阻R₁中流过的电流为I’=I_D2’-ΔI=I_D2，节点Y的电压为V_Y’=V_BE2+I’R₁=V_Y。假设节点X未收到影响，由于节点X、Y电压不变，运放的输出电压保持不变，即第三PMOS管M3管的状态不会改变，输出基准电压仍为即消除了单粒子效应对输出基准电压的影响。

具体如图2所示，其中虚线框外为通用带隙基准，虚线框内为增加的辅助电路。辅助电路由第一NMOS管M4、第二NMOS管M5和第四PMOS管M6组成，用来实现受到单粒子效应时的分流电流ΔI。

设计辅助电路的核心思想是电荷共享。随着器件间距的持续减小，单次粒子入射，可能在多个相邻PN结发生电荷收集。假设单粒子入射对相邻晶体管的影响相同。辅助电路的第四PMOS管M6管与构成电流镜的第二PMOS管M2管尺寸相同，版图设计时除了使用共质心布局，还要使两个晶体管的漏极非常接近，这样能够最大化共享电荷收集。辅助电路的第一NMOS管M4、第二NMOS管M5管为电流镜形式。

未受到单粒子效应时，辅助电路中的第四PMOS管M6栅极接电源，第四PMOS管M6关断，没有电流流过，则第二NMOS管M5管也没有电流流过，即辅助电路处于不工作的状态，带隙基准正常工作，与通用带隙基准没有区别。第二PMOS管M2管漏极（Y点）受到单粒子效应影响时，流过第二PMOS管M2管的电流不再是I_D2，还包括受单粒子效应影响产生的电流；第二PMOS管M2管和第四PMOS管M6管的漏极非常接近，由于电荷共享，第四PMOS管M6管会收集到与第二PMOS管M2管等量的电荷，即第四PMOS管M6受到单粒子效应也会产生电流；假设此时流过第二PMOS管M2和第四PMOS管M6的电流均为ΔI，由于第一NMOS管M4管和第二NMOS管M5管构成电流镜，流过第一NMOS管M4管的电流也为ΔI。这样辅助电路在带隙基准受到单粒子效应影响时从节点Y分流电流ΔI，流过电阻R1的电流为I’=I_D2’-ΔI=I_D2，节点Y的电压V_Y’=V_BE2+I’R₁=V_Y保持不变。若节点X未受到影响，则运放的输出电压不会改变，即第三PMOS管M3管的状态不会改变，输出基准电压仍为同理可在节点X处增加相同的辅助电路，这样即可消除单粒子效应对输出基准电压的影响。

Claims (5)

1.一种抗单粒子效应的带隙基准，包括：栅极相互连接的第一PMOS管M1、第二PMOS管M2和第三PMOS管M3，基极与集电极都接地的第一三极管Q1、第二三极管Q2和第三三极管Q3，以及运算放大器F，其中，所述第一PMOS管M1、第二PMOS管M2和第三PMOS管M3的源极分别连接电源VDD，所述第一PMOS管M1的漏极和第一三极管Q1的发射极均连接运算放大器F的反相输入端（X），所述第二PMOS管M2的漏极连接运算放大器F的同相输入端（Y），所述第二三极管Q2的发射极通过电阻R1连接运算放大器F的同相输入端，所述第三PMOS管M3的漏极构成带隙基准输出端V_out，所述第三三极管Q3的发射极通过电阻R2连接第三PMOS管M3的漏极，其特征在于，所述的运算放大器F的同相输入端Y连接用来实现受到单粒子效应时的分流电流的辅助电路（B）。

2.根据权利要求1所述的一种抗单粒子效应的带隙基准，其特征在于，所述的辅助电路（B）包括有第一NMOS管M4、第二NMOS管M5和第四PMOS管M6，其中，所述的第一NMOS管M4、第二NMOS管的发射极接地，所述的第一NMOS管M4、第二NMOS管的栅极相连，该相连点还连接第二NMOS管M5的漏极与第四PMOS管M6的漏极的连接点，第一NMOS管M4的漏极连接所述的运算放大器F的同相输入端Y，所述第四PMOS管M6的栅极和发射极连接电源VDD。

3.根据权利要求1所述的一种抗单粒子效应的带隙基准，其特征在于，所述的第一三极管Q1、第二三极管Q2和第三三极管Q3为PNP管。

4.根据权利要求1所述的一种抗单粒子效应的带隙基准，其特征在于，所述的第二三极管Q2的面积为第一三极管Q1的n倍，其中n为大于等于1的整数。

5.根据权利要求2所述的一种抗单粒子效应的带隙基准，其特征在于，所述的第四PMOS管M6与第二PMOS管M2管尺寸相同，版图设计使用共质心布局，并使第四PMOS管M6与第二PMOS管M2管的漏极相接近。