CN101414197B - 宽输入cmos带隙基准电路结构 - Google Patents

Abstract

本发明公开了一种宽输入CMOS带隙基准电路结构。第一级带隙基准电路的输入端连接输入电压V_dd，第一级带隙基准电路的输出端电压V_out1连接第二级带隙基准电路的输入端输入电压V_dd1，第二级带隙基准电路的输出端输出电压V_out，第一级带隙基准电路和第二级带隙基准电路之间采用电压互连的方式连接。在提供电压宽输入范围的同时，不损失电路的电源抑制比、温度系数其它性能指标，同时与CMOS工艺兼容，可应用于主流CMOS电路系统中。

Description

宽输入CMOS带隙基准电路结构

技术领域

本发明属于微电子学与固体电子学技术领域，涉及一种集成电路的电压基准源电路，具体涉及一种宽输入CMOS带隙基准电路结构。

背景技术

电压基准源广泛应用于模拟电路及数模混合电路中。基准源的性能指标随着电路系统复杂程度的增加及芯片功能的增强，对电压基准源的输入范围要求变宽。同时，由于CMOS技术成为集成电路的主流技术，与传统双极型电路相比，CMOS电压基准源电路在成本和开发周期上具有显著优势。现有宽输入电压基准源设计思路为采用电流级联方式实现，但这种方式只适用于双极型电路，无法用在CMOS集成电路中，因此设计出输入电压能够覆盖几乎所有小功率设备中直流电压输入范围，工艺与CMOS工艺相兼容的高性能电压基准具有重要的意义。

发明内容

本发明的目的是提供一种宽输入CMOS带隙基准电路结构，解决了现有CMOS集成电路中电压基准源的宽输入范围的问题。

本发明所采用的技术方案是，宽输入CMOS带隙基准电路结构，包括第一级带隙基准电路和第二级带隙基准电路，第一级带隙基准电路的输入端连接输入电压V_dd，第一级带隙基准电路的输出端电压V_out1连接第二级带隙基准电路的输入端输入电压V_dd1，第二级带隙基准电路的输出端输出电压V_out，第一级带隙基准电路和第二级带隙基准电路之间采用电压互连的方式连接。

本发明的特征还在于：

其中的第一级带隙基准电路由2个电阻R1、R2，3个PMOS晶体管MP1、MP2、MP3，2个NMOS晶体管MN1、MN2以及与CMOS工艺兼容的2个双极晶体管Q1、Q2，以及晶体管Q3构成，从输入电压V_dd到地的3个回路中分别为MP1、MN1、Q1顺序串联，MP2、MN2、R1、Q2顺序串联，MP3、R2、Q3顺序串联，第一级带隙基准电路的输出端V_out1位于MP3和R2之间。

其中的晶体管Q3由4个基级-发射级相连的PNP管组成。

其中的第二级带隙基准电路由运算放大器AMP，2个电阻R3、R4，4个PMOS晶体管MP4、MP5、MP6、MP7，4个NMOS晶体管MN3、MN4、MN5、MN6以及与CMOS工艺兼容的4个双极晶体管Q4、Q5、Q6、Q7构成，从输入电压V_dd1到地的4个回路中分别为MP4、MN3、R5、Q4顺序串联，MP5、MN4、R3、Q5顺序串联，MP6、MN5、R4、Q6顺序串联，MP7、MN6、Q7顺序串联，运算放大器的正、负输入端分别为Q4和Q7的射极即X点和Y点，输出端连接4个PMOS晶体管的栅极。

本发明的有益效果是采用电压级联方式的两级结构，在提供电压宽输入范围的同时，不损失电路的电源抑制比、温度系数其它性能指标，同时与CMOS工艺兼容，可应用于主流CMOS电路系统中。

附图说明

图1是本发明的电路结构示意图；

图2是本发明的电路中第一级带隙基准电路的结构图；

图3是本发明的电路中第一级带隙基准电路中晶体管Q3的结构图；

图4是本发明的电路中第二级带隙基准电路的结构图；

图5是本发明的电路输出端电压随温度变化的仿真曲线；

图6是本发明的电路输出端电压随电源电压的变化曲线；

图7是本发明的电路工作在1.8V电源电压下没有滤波电容的电源抑制比PSRR。

图中，1.第一级带隙基准电路，2.第二级带隙基准电路。

具体实施方式

下面结合附图和具体实施方式对本发明进行详细说明。

如图1所示，本发明的电路结构由第一级带隙基准电路1和第二级带隙基准电路2构成，第一级带隙基准电路1和第二级带隙基准电路2之间采用电压互连的方式连接。第一级带隙基准电路1的输入端由输入电压V_dd供电，输出端输出3.0V的输出电压V_out1。将第一级带隙基准电路1的输出电压V_out1作为第二级带隙基准电路2的电源V_dd1，电源V_dd1为第二级带隙基准电路2供电，第二级带隙基准电路2输出电压为V_out。

第一级带隙基准电路1的电路结构如图2所示，第一级带隙基准电路1由2个电阻R1、R2，3个PMOS晶体管MP1、MP2、MP3，2个NMOS晶体管MN1、MN2以及与CMOS工艺兼容的双极晶体管Q1、Q2，以及晶体管Q3构成。从电源到地的3个回路中分别为MP1、MN1、Q1顺序串联，MP2、MN2、R1、Q2顺序串联，MP3、R2、Q3顺序串联，第一级带隙基准电路1的输出端V_our1位于MP3和R2之间。

传统的带隙基准源电路的输出电压一般均在1.5V以下，这是由采用的双极晶体管的发射结电压V_BE决定的。常温下，各种不同工艺的双极晶体管的电压V_BE都在0.6V-0.8V之间，所以将多个电压V_BE叠加的方式来提高输出电压。将传统电路中的双极晶体管用结构如图3所示的晶体管Q3代替，就可以形成多个电压V_BE叠加的效果。晶体管Q3为的4个基级-发射级相连的PNP管。这样的接法完全满足CMOS工艺的要求，保证了电路可以用在CMOS电路系统中。虽然这样的做法会影响到本级电路的温度特性，但可以通过第二级带隙基准电路2对其进行补偿。

电路中Q2的发射级面积是Q1的M倍，MP3的宽长比W/L是MP1和MP2的N倍。MP1，MP2，MN1，MN2四管构成反馈回路，使流过Q1和Q2的电流相等，设其电流为I，则有：

V_BE1＝V_BE2+I×R₁       (1)

式中V_BE1和V_BE2分别为晶体管Q1和Q2的发射结电压，R₁为电阻R1的阻值。

由上式得：

$I=\frac{V_{\mathrm{BE}1}-V_{\mathrm{BE}2}}{R1}---\left(2\right)$

根据双极型晶体管BJT的特性：

$V_{\mathrm{BE}1}=V_T\×\ln \frac{I}{I_{\mathrm{ss}1}}---\left(3\right)$

$V_{\mathrm{BE}2}=V_T\×\ln \frac{I}{I_{\mathrm{ss}2}}---\left(4\right)$

其中V_T＝kT/q为热电压，k是Boltzmann常数，q是电荷量。I_ss1、I_ss2分别为双极晶体管Q1、Q2的反向饱和电流，其值和BJT的面积成正比，所以I_ss2＝M×I_ss1。

所以

$\mathrm{\Δ}{V}_{\mathrm{BE}}=V_{\mathrm{BE}1}-V_{\mathrm{BE}2}=V_T\ln \frac{I\×I_{\mathrm{ss}1}}{I\×I_{\mathrm{ss}2}}=V_T\ln M---\left(5\right)$

因为MP3的宽长比W/L是其他MOS管的N倍，所以流过MP3的电流为I_mp3＝N×I。那么输出点的电压为：

$V_{\mathrm{out}1}=V_{\mathrm{BE}3}+{\mathrm{NIR}}_2=V_{\mathrm{BE}3}+N\frac{R_2}{R_1}\×V_T\ln M---\left(6\right)$

其中的V_BE3是上文所述的4个基级-发射级相连的PNP管的V_BE和，在2.6V左右。通过合理设置M，N和R1，R2的值就可以使V_out1达到设计的目标3V。

第二级带隙基准电路2如图4所示，第二级带隙基准电路2由运算放大器AMP，3个电阻R3、R4、R5，4个PMOS晶体管MP4、MP5、MP6、MP7，4个NMOS晶体管MN3、MN4、MN5、MN6以及与CMOS工艺兼容的4个双极晶体管Q4、Q5、Q6、Q7构成。从电源到地的4个回路中分别为MP4、MN3、R5、Q4顺序串联，MP5、MN4、R3、Q5顺序串联，MP6、MN5、R4、Q6顺序串联，MP7、MN6、Q7顺序串联。运算放大器的正、负输入端分别为Q4和Q7的射极即X点和Y点，输出端连接4个PMOS晶体管的栅极，构成反馈回路使电路工作在深度负反馈状态。

电路中晶体管Q4、Q5的发射极面积为Q6、Q7的A倍，因此

ΔV_BE＝(V_BE6+V_BE7)-(V_BE4+V_BE5)＝2V_TlnA

由于运放的作用，X和Y两点的电压几乎相等，设流过MN3的电流为I₃，则有

V_BE6+V_BE7＝V_BE4+V_BE5+I₃*R₅

所以

$I_3=\frac{\mathrm{\Δ}{V}_{\mathrm{BE}}}{R_5}=\frac{{2V}_T\ln A}{R_5}$

由于电流镜的作用，且晶体管MN5的宽长比为MN3的B倍，因此流过R4的电流I_R4为I₃的B倍，即

$I_{R4}={\mathrm{BI}}_3=\frac{2{\mathrm{BV}}_T\ln A}{R_5}$

所以，输出电压V_out为

$V_{\mathrm{out}}=V_{\mathrm{BE}6}+{I_{R4}R}_4=V_{\mathrm{BE}6}+2B{V}_T\frac{R_4}{R_5}\ln A$

常温下有：

${\∂V}_{\mathrm{BE}6}/\∂T=-1.5\mathrm{mV}/K$

$\∂V_T/\∂T=+0.0086\mathrm{mV}/K$

因此，适当调节双极晶体管发射极的面积和电阻R4、R5的阻值就可以获得具有零温度系数的基准电压。

通过HSPICE采用0.35μm混合信号模型对电路进行仿真，得到的电路输出端电压V_out随温度变化的仿真曲线如图5所示。由图可见，当温度从-40℃变化到80℃时，得到的电路温度系数为3.82×10^-6K^-1。说明电路的输出电压随温度变化影响很小。

图6为电路输出端电压V_out随电源电压V_dd的变化曲线，由图可见，当输入电压从5V到36V之间变化时，参考电压的输出波动最大只有6mV，表现出了很好的电源抑制能力。

图7给出了在电源电压为1.8V时(没有滤波电容)电路的电源抑制比PSRR曲线。从图中可以看出电路的电源抑制比PSRR在低频时为-78dB，当频率在2kHz以上时为-74db。说明电源电压波动时对输出电压的影响很小。

Claims (4)

1.一种宽输入CMOS带隙基准电路结构，其特征在于，包括第一级带隙基准电路(1)和第二级带隙基准电路(2)，第一级带隙基准电路(1)的输入端连接输入电压V_dd，第一级带隙基准电路(1)的输出端连接第二级带隙基准电路(2)的输入端，将第一级带隙基准电路(1)的输出电压V_out1作为第二级带隙基准电路(2)的输入电压V_dd1，第二级带隙基准电路(2)的输出端输出电压V_out，第一级带隙基准电路(1)和第二级带隙基准电路(2)之间采用电压级联的方式连接。

2.根据权利要求1所述的宽输入CMOS带隙基准电路，其特征在于，所述的第一级带隙基准电路(1)由2个电阻R1、R2，3个PMOS晶体管MP1、MP2、MP3，2个NMOS晶体管MN1、MN2以及与CMOS工艺兼容的2个双极晶体管Q1、Q2，以及晶体Q3管组成，从输入电压V_dd到地的3个回路中分别为MP1、MN1、Q1顺序串联，MP2、MN2、R1、Q2顺序串联，MP3、R2、Q3顺序串联，MP1、MP2、MP3的源极和衬底都连接到输入电压V_dd，栅极连接在一起并与MP2、MP3的漏极相接，MP1、MP2的漏极分别与MN1、MN2的漏极相接，MP3的漏极与电阻R2的一端连接，MN1和MN2的栅极相连并连接到MN1的漏极，衬底都与地相连，MN1的源极与Q1的发射极相连，电阻R1的一端与MN2的源极相连，另一端与Q2的发射极相连，Q3的发射极与电阻R2的一端相连，Q1、Q2、Q3的基极和集电极相连并连接到地，第一级带隙基准电路的输出端V_out1位于MP3和R2之间。

3.根据权利要求2所述的宽输入CMOS带隙基准电路其特征在于，所述的晶体管Q3由4个基极-发射极相连的PNP管组成，即4个PNP管的集电极连接在一起作为Q3的集电极，第一个PNP管的发射极作为Q3的发射极，第一个PNP管的基极连接第二个PNP管的发射极，第二个PNP管的基极连接第三个PNP的发射极，第三个PNP管的基极连接第四个PNP管的发射极，第四个PNP的基极与集电极相连。

4.根据权利要求1所述的宽输入CMOS带隙基准电路，其特征在于，所述的第二级带隙基准电路(2)由运算放大器AMP，3个电阻R3、R4、R5，4个PMOS晶体管MP4、MP5、MP6、MP7，4个NMOS晶体管MN3、MN4、MN5、MN6以及与CMOS工艺兼容的4个双极晶体管Q4、Q5、Q6、Q7组成，从输入电压V_dd1到地的4个回路中分别为MP4、MN3、R5、Q4顺序串联，MP5、MN4、R3、Q5顺序串联，MP6、MN5、R4、Q6顺序串联，MP7、MN6、Q7顺序串联，MP4、MP5、MP6、MP7的源极和衬底都连接到输入电压V_dd1，栅极连接在一起并与MP5、MP6、MP7的漏极相接，MP4、MP5、MP6、MP7的漏极分别与MN3、MN4、MN5、MN6的漏极相连，MN3、MN4、MN5、MN6的栅极连接在一起并与MN3的漏极相连，衬底都与地连接，电阻R5、R3、R4的一端分别接MN3、MN4、MN5的源极，另一端分别接Q4、Q5、Q6的发射极，Q7的发射极连接MN6的源极，Q4、Q7的基极分别与Q5、Q6的发射极相连，Q5、Q6的基极与集电极连接，Q4、Q5、Q6、Q7的集电极与地连接，运算放大器的正、负输入端分别为MN3的源极和Q7的发射极，输出端连接4个PMOS晶体管的栅极。

Images