CN107209528B - 带隙电压产生 - Google Patents

Abstract

在所描述实例中，带隙参考电压产生器包含第一双极结晶体管(PNP1)及第二双极结晶体管(PNP2)。所述第二晶体管(PNP2)以比所述第一晶体管(PNP1)的每单位射极面积电流低的每单位射极面积电流进行偏置。因此，所述第一晶体管(PNP1)的基极到射极电压高于所述第二晶体管(PNP2)的基极到射极电压，且在所述第一晶体管(PNP1)的基极处相对于所述第二晶体管(PNP2)的基极产生ΔVBE。第一分压器(R1/R2)在第一中心节点处产生VBE的经分压电压(分数VBE)。通过闭合环路反馈动作(经由420)而将所述分数VBE加到所述第一晶体管(PNP1)的VBE及从所述第二晶体管(PNP2)的VBE减去以在第二晶体管(PNP2)的所述基极处产生经温度补偿参考电压。可通过使用第二晶体管(PNP2)的所述基极处的电阻分压器(R4/R3)而将所述参考电压放大到较高电压电平(VRGB)。

Description

带隙电压产生

背景技术

集成电路的许多应用体现于高度集成系统(例如单芯片系统(SoC))内。在这些应用中的一些应用中，SoC需要从低供电电压工作且消耗相对低电力量。在此类应用中，SoC并入有在SoC的睡眠模式期间启用的功能(例如唤醒检测功能)。在此类睡眠模式中，各种电池或系统监测应用“接通”，且因此经设计为从低电压工作以节省电力。几乎所有这些SoC具有用以提供恒定电压参考的带隙参考电路。此类带隙参考电路通常需要具有产生准确参考电压(甚至在低供电电压下)的能力。

发明内容

在所描述实例中，带隙参考电压产生器包含第一双极结晶体管及第二双极结晶体管。所述第二晶体管以比所述第一晶体管的每单位射极面积电流低的每单位射极面积电流进行偏置。因此，所述第一晶体管的基极到射极电压高于所述第二晶体管的基极到射极电压，且在所述第一晶体管的基极处相对于所述第二晶体管的基极产生ΔVBE。第一分压器在第一中心节点处产生VBE的经分压电压(分数VBE)。通过闭合环路反馈动作而将所述分数VBE加到所述第一晶体管的VBE及从所述第二晶体管的VBE减去以在第二晶体管的所述基极处产生经温度补偿参考电压。可通过使用第二晶体管的所述基极处的电阻分压器而将所述参考电压放大到较高电压电平。

附图说明

图1展示根据实例性实施例的说明性电子装置。

图2是带隙电路的示意图。

图3是带隙电路的示意图。

图4是根据实例性实施例的低供电电压带隙产生器的示意图。

图5是图解说明根据实例性实施例的两个双极结晶体管的射极电压的均衡的波形图，所述均衡是通过控制源自PMOS电流镜的偏置电流实现的。

具体实施方式

如果第一装置耦合到第二装置，那么所述连接可通过直接电连接或通过经由其它装置及连接进行的间接电连接而做出。术语“输入”可意指PMOS(正型金属氧化物半导体)或NMOS(负型金属氧化物半导体)晶体管的源极或漏极(或甚至在上下文指示的情况下，例如栅极等控制输入)。

图1展示根据实例性实施例的说明性计算装置100。举例来说，计算装置100是电子系统129(例如计算机、电子器件控制“盒”或显示器、通信设备(包含发射器或接收器)或者可操作以处理信息的任何类型的电子系统)或并入到所述电子系统中或者耦合(例如，连接)到所述电子系统。

在一些实施例中，计算装置100包含巨型单元或单芯片系统(SoC)，所述巨型单元或SoC包含例如CPU 112(中央处理单元)、存储装置114(例如，随机存取存储器(RAM))及电力供应器110等控制逻辑。举例来说，CPU 112可为CISC型(复杂指令集计算机)CPU、RISC型CPU(精简指令集计算机)、MCU型(微控制器单元)或数字信号处理器(DSP)。存储装置114(其可为存储器，例如处理器上高速缓冲存储器、处理器外高速缓冲存储器、RAM、快闪存储器或磁盘存储装置)存储在由CPU 112执行时执行与计算装置100相关联的任何适合功能的一或多个软件应用程序130(例如，嵌入式应用程序)。

CPU 112包含存储从存储装置114频繁地存取的信息的存储器及逻辑。计算装置100通常由用户使用UI(用户接口)116来控制，所述UI在软件应用程序130的执行期间将输出提供到用户且从用户接收输入。所述输出是使用显示器118、指示器灯、扬声器及振动来提供的。所述输入是使用音频及/或视频输入(例如，使用话音或图像辨识)及例如小键盘、开关、接近检测器、陀螺仪及加速度计等电装置及/或机械装置来接收的。

CPU 112及电力供应器110耦合到I/O(输入-输出)端口128，所述I/O端口提供经配置以从联网装置131接收输入(及/或将输出提供到所述联网装置)的接口。联网装置131可包含能够与计算装置100进行点对点及/或联网通信的任何装置(例如测试设备)。计算装置100通常耦合到外围设备及/或计算装置，包含有形、非暂时性媒体(例如快闪存储器)及/或有线或无线媒体。这些及其它输入及输出装置由外部装置使用无线或有线连接选择性地耦合到计算装置100。举例来说，存储装置114可由联网装置131存取。CPU 112、存储装置114及电力供应器110还任选地耦合到外部电力供应器(未展示)，所述外部电力供应器经配置以从电源(例如电池、太阳能电池、“带电”电力线、感应场、燃料电池及电容器)接收电力。

电力供应器110包含用于产生电力以使得计算装置100能够执行软件应用程序130的电力产生及控制组件。举例来说，电力供应器110提供在各种电压下将电力供应到计算装置100的各种组件的一或多个电力开关(其每一者可被独立地控制)。电力供应器110任选地位于与计算装置100相同的物理组合件中，或耦合到计算装置100。计算装置100任选地以各种电力节省模式(例如睡眠模式)操作，其中根据选定电力节省模式来供应(及/或关断)个别电压，且各种组件布置于特定电力域中。

计算装置100包含LSV(低供电电压)带隙电压参考产生器138。此带隙参考架构可在低到大约1.1V的宽广供电电压范围内操作。此架构可在不具有深n阱支持的情况下使用超深亚微米工艺来制造。

图2是带隙电路200的示意图。带隙电路200包含PMOS晶体管210、电阻器212、214、216、222及224、运算放大器220以及双极晶体管280及282。电路200通过将双极晶体管280的基极到射极电压(VBE)与双极晶体管282的VBE之间的经放大差(例如，“m*ΔVBE”)加到由双极晶体管280产生的VBE以产生经温度补偿参考电压(VBG)而产生恒定电压。VBG信号是经温度补偿的，这是因为m*ΔVBE的温度系数理想地恰好与晶体管280的VBE所关联的温度系数相等且相反。

带隙电路200是第一实例性带隙架构。操作电路200所需的最小电压供应(Vdd)是VBE+m*dVBE+Vdsat，其中m*dVBE是双极晶体管280的基极到射极电压(VBE)与双极晶体管282的VBE之间的经放大差，且其中Vdsat是将晶体管210保持于电流饱和操作区中所需要的最小源极到漏极电压。VBE+m*dVBE是针对Si的常见带隙电压，其为大约1.23V。如果需要0.1V的最小Vdsat，那么最小操作Vdd为大约1.33V。因此，电路200并不非常适合于利用数字逻辑电压供应或利用从低电压供应操作的电路来进行操作。而且，在电路200的启动期间，来自PMOS晶体管210的所有电流将在特定PMOS栅极电压范围内流动穿过电阻器216。至少出于此原因，电路200具有多个操作点(例如，多于两个操作点)且在不具有额外控制电路的情况下可能不会达到正确操作点。操作点是其中由电路达到稳定操作电压的点(例如，针对电路的组件的一组给定选定值)。有效(例如，正确)操作点是电路根据其既定功能而操作的点。因此，操作点可取决于情景而为有效或无效的。

第二实例性带隙架构是Banba架构(未展示)，其在电流(例如，流)域(与其中带隙电路200操作的电压域相比)中操作。Banba带隙架构通过将ΔVBE相依电流加到VBE相依电流的正确比例且使所述ΔVBE相依电流通过类似类型电阻器(VBE及ΔVBE电流由其产生)而产生恒定电压。VBE+Vdsat是操作Banba带隙架构所需的最小电压供应(Vdd)。举例来说，当双极晶体管具有0.8V的VBE且PMOS控制晶体管具有0.1V的Vdsat时，最小操作Vdd为大约0.9V。

然而，Banba带隙架构以由用于产生参考电压的电流镜射所致的较高不准确性操作。此外，此类不准确性随着Vdsat降低且随着使用越来越深的亚微米工艺而逐渐变得甚至更大。Banba带隙架构也具有多个操作点且在不具有额外控制电路的情况下可能不会达到正确操作点。

图3是带隙电路300的示意图。带隙电路300由专利第US 7,411,443号描述，所述专利据此出于所有目的而以引用的方式完全并入本文中。带隙电路300包含PMOS晶体管310、电阻器312、314、322、324及326、运算放大器320以及双极晶体管380及382。在电路300中，在双极结晶体管380的射极处产生VBE及VBE的正确分数(例如，1/m*VBE)。将晶体管382的VBE从此电压减去以得出ΔVBE+1/m*VBE值，使得ΔVBE信号及分数VBE信号的温度系数消除。操作电路300所需的最小电压供应(Vdd)是VRBG+VBE+Vdsat。举例来说，如果VRGB为大约0.18V、双极晶体管具有0.8V的VBE且PMOS控制晶体管具有0.1V的Vdsat，那么最小操作Vdd为大约1.08V。

然而，电路300通常被限制为产生大约0.18V的带隙参考电压(例如，VRBG)。此外，电路300不使用其中默认集电极端子耦合到衬底的衬底PNP双极结晶体管来起作用。电路300也具有多个操作点且在不具有额外控制电路的情况下可能不会达到正确操作点。

图4是根据实例性实施例的低供电电压带隙产生器的示意图。电路400是图1的LSV带隙产生器138的实例性实施例。一般来说，电路400包含PMOS晶体管MP0、MP1、MP2、MP3及MP4、电阻器R1、R2、R3、R4、Rb1及Rb2、运算放大器420以及双极晶体管PNP0、PNP1及PNP2。电路400任选地形成于通常不支持深N阱形成的衬底中。举例来说，双极晶体管PNP0、PNP1及PNP2中的每一者是衬底PNP双极结晶体管，所述衬底PNP双极结晶体管包含耦合到形成于衬底中(例如，同一衬底中)的接地(例如，电压电位)结构的集电极。衬底PNP双极结晶体管通常为可用于不支持深N阱形成的工艺中的仅有双极晶体管。

在操作中，电路400通过将分数VBE信号(例如，从晶体管PNP0的射极分压出)加到ΔVBE信号(例如，从晶体管PNP1及PNP2产生，所述晶体管PNP1及PNP2中的每一者经偏置以具有不同电流密度)而产生经温度补偿带隙参考电压(VRBG)，使得ΔVBE信号及分数VBE信号的温度系数消除。此参考电压在PNP2的基极处产生(例如在忽略跨越Rb2的压降的情况下，V1)。操作电路400所需的最小电压供应(Vdd)是V1+VBE+Vdsat。举例来说，如果节点电压V1为大约0.18V、双极晶体管具有0.8V的最大VBE且PMOS控制晶体管具有0.1V的Vdsat，那么最小操作Vdd为大约1.08V。

晶体管MP0、MP1、MP2、MP3及MP4各自可操作以响应于运算放大器420的输出而提供操作电流。晶体管PNP1具有射极面积A。晶体管PNP2具有比A大(例如，大整数倍N)的射极面积。晶体管MP1产生是由晶体管MP2产生的电流的倍数(m)的电流(m*I)，使得使用整体上比用于对晶体管PNP2进行偏置的每单位射极面积电流高的每单位射极面积电流来对晶体管PNP1进行偏置。运算放大器420可操作以迫使晶体管PNP1的射极电压等于PNP2的射极电压。因此，在晶体管PNP2的基极处产生(忽略跨越Rb2的压降)的参考电压V1是经温度补偿的。

晶体管PNP0具有耦合(例如，连接)到其基极的集电极。晶体管PNP0具有基极到射极电压(VBE0)，如下文所描述。电阻器R1及R2(其中R1是“高侧”电阻器，且R2是“低侧”电阻器)串联地布置(例如，其中R1的第一端子耦合到PNP0的射极)以形成可操作以产生分数VBE电压的分压器。电阻器Rb1耦合到分压器的中间(例如，耦合到R1与R2之间的节点)。穿过电阻器Rb1的电流可操作以抵消由双极晶体管PNP1的有限基极电流所致的任何误差。

如上文所论述，使用比晶体管PNP2的每单位射极面积电流高的每单位射极面积电流对晶体管PNP1进行偏置。因此，PNP1的基极到射极电压(VBE1)高于晶体管PNP2的VBE(VBE2)。运算放大器420迫使晶体管PNP2的射极电压等于晶体管PNP1的射极电压。因此，晶体管PNP1的基极处的电压比晶体管PNP2的基极电压高VBE1-VBE2(“ΔVBE”)。将ΔVBE量加到由R1及R2分压器产生的分数VBE。

运算放大器420通过将电流注入穿过晶体管MP3且注入到电阻器R3中直到跨越电阻器R3(其为低侧电阻器)产生反向带隙电压V1为止而迫使PNP1及PNP2的射极电压相等。电阻器Rb2耦合到电阻器R3的非接地端子以消除由双极晶体管PNP2的有限基极电流引起的误差。

选择R4(其为高侧电阻器)的电阻值允许(例如，在实施例中)将跨越R3所产生的输出电压放大到较高电压(例如，输出电压可高于由如图3中所描述的电路产生的反向带隙电压)。在各种实施例中，经放大带隙参考电压可几乎高达最小供电电压减去由使晶体管MP3处于电流饱和中所需的源极到漏极电压(Vdsat)。因此，调整由R4及R3形成的分压器的比率致使VRBG的可能经放大电压范围从V1变化到操作电压减去晶体管MP3的Vdsat。电阻器R4可任选地为零欧姆(例如，本身不包含于电路中)。

晶体管MP0、MP1、MP2、MP3及MP4是匹配的电流镜晶体管。举例来说，通过流动穿过晶体管MP3的由电阻器R3分压的电压V1(在此实例中，基极电流被视为可忽略的)而大约确定流动穿过电流镜晶体管的电流量。晶体管MP0可操作以将操作电流提供到晶体管PNP0的射极且提供到由电阻器R1及R2形成的分压器。晶体管MP1可操作以将操作电流提供到晶体管PNP1的射极。晶体管MP2可操作以将操作电流提供到晶体管PNP2的射极。晶体管MP4可操作以提供参考电流IREF，所述参考电流IREF将由系统中的其它电路(例如，经布置以响应于操作参数信号与由参考电流产生的电压的比较而选择操作模式的处理器)使用或将用作用于各种其它类型的电路的偏置电流。

根据基尔霍夫(Kirchhoff)电路定律，运算放大器420的负输入端子处的电压为：

其中Voff是运算放大器420的输入参考偏移电压。此外，放大器420的正输入端子处的电压为：

VBE2+Ib*Rb2+V1 (2)

其中V1是跨越电阻器R3产生的电压，且其中通过运算放大器420的反馈环路布置而使V1稳定。

方程式(1)及(2)由于运算放大器420所产生的误差校正信号而为相等的。将方程式(1)与(2)组合得出：

用Vrbg(且用R4/R3来替代V1)进行表达：

在以上方程式(4)中，第一部分是所需带隙电压。第二部分是因放大器420的输入参考偏移电压所致的误差，所述误差可通过使用对此误差的一次性修整或通过使用动态偏移消除方法而被移除。方程式(4)的第三部分是因有限基极电流所致的误差。有限基极电流可通过针对电阻器Rb1及Rb2选择最优值而被取消。

图5是图解说明根据实例性实施例的两个双极结晶体管的射极电压的均衡的波形图，所述均衡是通过控制源自PMOS电流镜的偏置电流实现的。一般来说，波形图500图解说明低供电电压带隙产生器操作的运算放大器420的非反相输入(amp_plus)的波形510及运算放大器420的反相输入(amp_minus)的波形520。轴502表示电压，且轴504表示偏置电流。波形510图解说明运算放大器420可在偏置电流＝0uA或2uA处使电路稳定(在放大器的两个输入相等时)。由于仅两个操作点是可能的，因此使此电路在不需要复杂启动电路的情况下进行操作的复杂性大体上减小。

在实施例中，使用控制器(例如，微控制器或数字信号处理器)来控制LSV带隙产生器138的一或多个属性及其它系统层级受控变量(例如电力模式选择及电力模式转变)。所述变量中的一些变量是软件可编程的，此允许在实施所揭示控制方案时具有较大灵活性且提供自适应性地进行调整以适应动态改变的条件从而优化系统性能的经增强能力。可在制造工艺期间通过对可修整电阻器进行修整而编程其它变量(例如，以补偿大量特性)以增加在测量提供对动态改变的条件的指示的信号时的操作稳定性及准确性。

各种实施例的组件可在内部或在外部以硬件或软件实施，且与如本文中所图解说明的其它模块及组件共享功能性。举例来说，LSV带隙产生器138的处理及存储器部分可在电力转换器形成于其上的装置及/或衬底外部实施。

在权利要求书的范围内，修改在所阐述实施例中是可能的且其它实施例是可能的。

Claims (11)

1.一种带隙电压电路，包括：

(a)源极引线和接地引线；

(b)串联耦合于所述源极引线和所述接地引线之间的第一电阻器、第一节点和第二电阻器；

(c)串联耦合于所述源极引线和所述接地引线之间的带隙参考电压输出、第三电阻器、第二节点和第四电阻器；

(d)第一晶体管，其具有与所述第一电阻器、所述第一节点和所述第二电阻器并联连接的且耦合于所述源极引线和所述接地引线之间的射极和集电极，所述第一晶体管具有连接至所述集电极的基极；

(e)第二晶体管，其具有耦合于所述源极引线和所述接地引线之间的射极和集电极且具有耦合至所述第一节点的基极；

(f)第三晶体管，其具有耦合于所述源极引线和所述接地引线之间的射极和集电极且具有耦合至所述第二节点的基极；以及

(g)比较器，其具有连接至所述第二晶体管的所述射极的第一输入、连接至所述第三晶体管的所述射极的第二输入、以及输出。

2.根据权利要求1所述的电路，其中所述第一晶体管的所述集电极、所述第二晶体管的所述集电极和所述第三晶体管的所述集电极一起连接至所述接地引线。

3.根据权利要求1所述的电路，其包括连接所述第二晶体管的所述基极至所述第一节点的第五电阻器。

4.根据权利要求1所述的电路，其包括连接所述第三晶体管的所述基极至所述第二节点的第六电阻器。

5.根据权利要求1所述的电路，包括匹配的电流镜晶体管，所述匹配的电流镜晶体管分别耦合所述源极引线至所述第一电阻器、所述带隙参考电压输出、所述第一晶体管的所述射极、所述第二晶体管的所述射极和所述第三晶体管的所述射极，且具有连接至所述比较器的所述输出的控制输入。

6.根据权利要求1所述的电路，其中所述第二晶体管具有射极区域A且所述第三晶体管具有比A大的射极区域。

7.根据权利要求1所述的电路，其中所述电路的最小操作电压根据等式V1+VBE+Vdsat确定，其中V1是在所述第二节点处的第一参考电压，VBE(基极至射极的电压)是在所述第三晶体管的所述射极处产生相对于其基极的电压，以及Vdsat是耦合到所述第二晶体管的所述射极的电流镜晶体管操作于电流饱和区时的最小源极到漏极电压。

8.根据权利要求1所述的电路，其包括计算装置，所述计算装置具有耦合到所述带隙参考电压输出的引线。

9.一种产生带隙参考电压的方法，包括：

(a)在第一分压器的第一中心节点处产生分数基极射极电压，所述第一分压器由与第一晶体管的射极和集电极并联连接的两个串联连接的电阻器形成；

(b)对第二晶体管的射极以及对第三晶体管的射极进行偏置以使两者处于相等的电压以产生在所述第二晶体管的基极到射极电压和所述第三晶体管的基极到射极电压的差，其中所述第二晶体管具有射极区域A和耦合到所述第一中心节点的基极，以及所述第三晶体管具有比A大的射极区域和基极的；以及

(c)在第二分压器的顶端节点处产生所述带隙参考电压，所述第二分压器具有耦合到所述第三晶体管的所述基极的第二中心节点。

10.根据权利要求9所述的方法，其包括采用匹配的电流镜晶体管耦合所述第一分压器和所述第二分压器以及所述第二晶体管和所述第三晶体管至源极引线。

11.根据权利要求9所述的方法，其中所述偏置包括比较所述第二晶体管的所述射极电压和所述第三晶体管的所述射极电压，以及控制控制匹配的电流镜晶体管以提供所述相等电压至所述第二晶体管的所述射极和所述第三晶体管的所述射极。