CN106055002B - 低压输出的带隙基准电路 - Google Patents
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Abstract
本发明公开了一种低压输出的带隙基准电路，输出的带隙基准电压低于1.25V，包括PTAT电流产生电路和带隙产生电路；PTAT电流产生电路包括第一双极型晶体管、第二双极型晶体管、第一电阻、第一运算放大器、第一PMOS管和第二PMOS管；带隙产生电路包括第三PMOS管、第四电阻和缓冲电路，缓冲电路包括接成单位增益负反馈结构的第二运算放大器、第二电阻和第三电阻；第二运算放大器的正向输入端与第二双极型晶体管的发射极相连，输出端通过第二电阻、第三电阻与地相接，第三PMOS管的漏极通过第四电阻、第三电阻与地相接。本发明能在较低的电源电压下工作，并能够输出较低的与温度无关的带隙基准电压；同时也能输出较高的与温度无关的带隙基准电压，适用范围广。
Description
技术领域
本发明属于集成电路技术领域，特别涉及一种与温度无关的低压输出的带隙基准电路。
背景技术
带隙基准在模拟/数字转换器、数字/模拟转换器、存储器及开关电源等数模混合电路中有广泛的应用，低输出电压一直是带隙基准电路的重要关注点。
传统的带隙基准电路的原理是将两个正负温度系数的电压加权相加，从而产生与温度无关的带隙基准电压。
传统的带隙基准电路的基本结构如图1所示，包括PTAT(Proportional toAbsolute Temperature，与绝对温度成正比的)电流产生电路和带隙产生电路，其中PTAT电流产生电路包括第一运算放大器amp1，第一PMOS管MP1、第二PMOS管MP2、第一电阻R1、第一双极型晶体管Q1和第二双极型晶体管Q2；带隙产生电路包括第三PMOS管MP3、第三双极型晶体管Q3和第二电阻R2。
其中第一PMOS管MP1和第二PMOS管MP2具有相同的尺寸，第一双极型晶体管Q1的基极-发射极面积是第二双极型晶体管Q2的基极-发射极面积的N倍，在不考虑运放的失调电压的情况下，输出的带隙基准电压如等式1所示：
其中Vref为带隙基准电路的输出电压，VBE1和VBE2分别为第一双极型晶体管Q1和第二双极型晶体管Q2的基极-发射极电压差。
由于
式等式2中，VBE为双极型晶体管的基极-发射极电压，k为波尔兹曼常数，T是开尔文单位的pn结温度，q是单位电荷，IS是饱和电流，IC为双极型晶体管的集电极电流。
因此，可得等式3：
因为，VBE3具有负温度系数，VT具有正温度系数，因此，理论上选取合适的和N值就可以产生零温度系数的基准电压。
带隙输出电压Vref对温度求导得式4：
在室温条件下， 因此当选取时，从而得到近似零温度系数的基准电压。此时输出的基准电压大小由等式5得到：
Vref＝VBE3+17.2VT≈1.25V……(5)，
从等式5可以看出，传统带隙基准电路产生的电压约为1.25V，因此图1所示带隙基准电路不能在低于1.25V的电源电压下工作，也不能提供低于1.2V的带隙基准电压。
然而，随着集成电路技术的迅猛发展，便携式电子产品在市场的占有率越来越大，对电子产品工作电压和功耗的要求也越来越高，从而对带隙基准电压的大小提出了新的要求。带隙基准电路被越来越多的要求在1V左右的电源电压下工作，并且要求能够提供低于1V的基准电压，传统的带隙基准电路已经不能满足需求。
发明内容
传统的带隙基准电路不能在低于1.25V的电源电压下工作，也不能提供低于1.2V的带隙基准电压，本发明的目的在于，针对上述现有技术的不足，提供一种与温度无关的低压输出的带隙基准电路。
为解决上述技术问题，本发明所采用的技术方案是：
一种低压输出的带隙基准电路，所述带隙基准电路输出的带隙基准电压低于1.25V。
作为一种优选方式，包括PTAT电流产生电路和带隙产生电路；所述PTAT电流产生电路包括第一双极型晶体管、第二双极型晶体管、第一电阻、第一运算放大器、第一PMOS管和第二PMOS管；所述带隙产生电路包括第三PMOS管、第四电阻；所述第一PMOS管的源极和衬底、第二PMOS管的源极和衬底均与电源正极相连，所述第一PMOS管的栅极、第二PMOS管的栅极均与第一运算放大器的输出端相连，第一PMOS管的漏极与第一运算放大器的正向输入端相连，第二PMOS管的漏极与第一运算放大器的反向输入端相连，第一PMOS管的漏极还通过第一电阻与第一双极型晶体管的发射极相连，第二PMOS管的漏极还与第二双极型晶体管的发射极相连，第一PMOS管的基极和集电极、第二PMOS管的基极和集电极均接地；所述第三PMOS管的源极和衬底与电源正极相连，第三PMOS管的栅极与第一运算放大器的输出端相连；从第三PMOS管的漏极引出带隙基准电路的输出端；所述带隙产生电路还包括缓冲电路，所述缓冲电路包括第二运算放大器、第二电阻和第三电阻；第二运算放大器的正向输入端与第二双极型晶体管的发射极相连，第二运算放大器的反向输入端与第二运算放大器的输出端相连，第二运算放大器的输出端依次通过第二电阻、第三电阻与地相接，第三PMOS管的漏极依次通过第四电阻、第三电阻与地相接。
作为一种优选方式，所述第一PMOS管、第二PMOS管、第三PMOS管具有相同的尺寸。
作为一种优选方式，所述第一双极型晶体管的基极-发射极面积是第二双极型晶体管基极-发射极面积的N倍。
与现有技术相比，本发明能在较低的电源电压下工作，并能够输出较低的与温度无关的带隙基准电压；同时也能输出较高的与温度无关的带隙基准电压，适用范围广。
附图说明
图1为传统带隙基准电路结构示意图。
图2为本发明一实施例的结构示意图。。
其中，amp1为第一运算放大器，amp2为第二运算放大器，MP1为第一PMOS管，MP2为第二PMOS管，MP3为第三PMOS管，Q1为第一双极型晶体管，Q2为第二双极型晶体管，Q3为第三双极型晶体管，R1为第一电阻，R2为第二电阻，R3为第三电阻，R4为第四电阻，VDD为电源正极。
具体实施方式
如图1所示，本发明的一实施例输出的带隙基准电压低于1.25V。
该带隙基准电路包括PTAT电流产生电路和带隙产生电路。
所述PTAT电流产生电路包括第一双极型晶体管Q1、第二双极型晶体管Q2、第一电阻R1、第一运算放大器amp1、第一PMOS管MP1和第二PMOS管MP2；所述第一PMOS管MP1的源极和衬底、第二PMOS管MP2的源极和衬底均与电源正极VDD相连，所述第一PMOS管MP1的栅极、第二PMOS管MP2的栅极均与第一运算放大器amp1的输出端相连，第一PMOS管MP1的漏极与第一运算放大器amp1的正向输入端相连，第二PMOS管MP2的漏极与第一运算放大器amp1的反向输入端相连，第一PMOS管MP1的漏极还通过第一电阻R1与第一双极型晶体管Q1的发射极相连，第二PMOS管MP2的漏极还与第二双极型晶体管Q2的发射极相连，第一PMOS管MP1的基极和集电极、第二PMOS管MP2的基极和集电极均接地。
所述带隙产生电路包括第三PMOS管MP3、第四电阻R4和缓冲电路；所述第三PMOS管MP3的源极和衬底与电源正极VDD相连，第三PMOS管MP3的栅极与第一运算放大器amp1的输出端相连；从第三PMOS管MP3的漏极引出带隙基准电路的输出端；所述缓冲电路包括接成单位增益负反馈结构的第二运算放大器amp2、第二电阻R2和第三电阻R3；第二运算放大器amp2的正向输入端与第二双极型晶体管Q2的发射极相连，第二运算放大器amp2的反向输入端与第二运算放大器amp2的输出端相连，第二运算放大器amp2的输出端依次通过第二电阻R2、第三电阻R3与地相接，第三PMOS管MP3的漏极依次通过第四电阻R4、第三电阻R3与地相接。电路正常工作时，第三PMOS管MP3镜像PTAT电流给带隙产生电路。
所述第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3具有相同的尺寸。
所述第一双极型晶体管Q1的基极-发射极面积是第二双极型晶体管Q2基极-发射极面积的N倍。
所述PTAT电流产生电路利所述第一双极型晶体管Q1和第二双极型晶体管Q2的基极-发射极电压差在所述第一电阻R1上产生正比于温度的电流(即PTAT电流)。
因为第一运算放大器amp1的钳位作用，使得第一运算放大器amp1的正向输入端和反向输入端的电压相等。因此可以推导出，在第一电阻R1上的电压降为：
式6中，ΔVBE为第一双极型晶体管Q1和第二双极型晶体管Q2的基极-发射极电压差，VBE1和VBE2分别为第一双极型晶体管Q1和第二双极型晶体管Q2的基极-发射极电压，k为波尔兹曼常数，T为绝对温度，q为单位电荷量，IS为饱和电流，IC1和IC2分别为为第一双极型晶体管Q1和第二双极型晶体管Q2的集电极电流，N为第一双极型晶体管Q1的基极-发射极面积与第二双极型晶体管Q2基极-发射极面积比。
从而在第一电阻R1上产生PTAT电流：
第三PMOS管MP3镜像PTAT电流到第四电阻R4，电流大小为：
其中，iD1、iD3分别表示第一PMOS管MP1和第三PMOS管MP3的漏极电流。
因为缓冲电路的加入，第二运算放大器amp2的输出端电压等于第二双极型晶体管Q2基极-发射极的电压VBE2。
设第二电阻R2与第三电阻R3之间支路的输出电压为VO，则流过第二电阻R2的电流为：
流过第三电阻R3的电流为：
流过第四电阻R4的电流为：
又因为流过第二电阻R2、第三电阻R3和第四电阻R4的电流满足关系：
iR3＝iR2+iR4……(12)，
即
所以，可以求得电压VO为：
又因为Vref可以通过式15求得：
Vref＝VO+iR4*R4……(15)，
所以，可以推导带隙输出电压表达式为：
等式16左右两边对温度T求偏导得：
要使则
由于在室温条件下， 则
即
因此，当选取
时，可以得到近似零温度系数的基准电压。
此时，
室温下，VBE2+17.2*VT＝1.25，因此本发明输出的带隙基准电压为：
将式23与式5对比可知，在满足等式21的前提下，只需满足即可输出比现有技术低的带隙基准电压输出。例如，在满足等式21的前提下，假设选取则能提供Vref＝0.5*1.25＝0.625V的与温度无关的带隙电压。
当然，当时，输出的带隙基准电压大小范围与现有技术相同。
因此，较之现有技术，本发明能在较低的电源电压下工作，并能够输出较低的与温度无关的带隙基准电压，同时也能输出较高的与温度无关的带隙基准电压，适用范围广。
Claims (3)
1.一种低压输出的带隙基准电路，其特征在于，所述带隙基准电路输出的带隙基准电压低于1.25V；包括PTAT电流产生电路和带隙产生电路；所述PTAT电流产生电路包括第一双极型晶体管（Q1）、第二双极型晶体管（Q2）、第一电阻（R1）、第一运算放大器（amp1）、第一PMOS管（MP1）和第二PMOS管（MP2）；所述带隙产生电路包括第三PMOS管（MP3）、第四电阻（R4）；
所述第一PMOS管（MP1）的源极和衬底、第二PMOS管（MP2）的源极和衬底均与电源正极（VDD）相连，所述第一PMOS管（MP1）的栅极、第二PMOS管（MP2）的栅极均与第一运算放大器（amp1）的输出端相连，第一PMOS管（MP1）的漏极与第一运算放大器（amp1）的正向输入端相连，第二PMOS管（MP2）的漏极与第一运算放大器（amp1）的反向输入端相连，第一PMOS管（MP1）的漏极还通过第一电阻（R1）与第一双极型晶体管（Q1）的发射极相连，第二PMOS管（MP2）的漏极还与第二双极型晶体管（Q2）的发射极相连，第一双极型晶体管（Q1）的基极和集电极、第二双极型晶体管（Q2）的基极和集电极均接地；
所述第三PMOS管（MP3）的源极和衬底与电源正极（VDD）相连，第三PMOS管（MP3）的栅极与第一运算放大器（amp1）的输出端相连；从第三PMOS管（MP3）的漏极引出带隙基准电路的输出端；
所述带隙产生电路还包括缓冲电路，所述缓冲电路包括第二运算放大器（amp2）、第二电阻（R2）和第三电阻（R3）；
第二运算放大器（amp2）的正向输入端与第二双极型晶体管（Q2）的发射极相连，第二运算放大器（amp2）的反向输入端与第二运算放大器（amp2）的输出端相连，第二运算放大器（amp2）的输出端依次通过第二电阻（R2）、第三电阻（R3）与地相接，第三PMOS管（MP3）的漏极依次通过第四电阻（R4）、第三电阻（R3）与地相接。
2.如权利要求1所述的低压输出的带隙基准电路，其特征在于，所述第一PMOS管（MP1）、第二PMOS管（MP2）、第三PMOS管（MP3）具有相同的尺寸。
3.如权利要求1所述的低压输出的带隙基准电路，其特征在于，所述第一双极型晶体管（Q1）的基极-发射极面积是第二双极型晶体管（Q2）基极-发射极面积的N倍。
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