CN105955381A

CN105955381A - 一种具有高psr特性的带隙基准电压源

Info

Publication number: CN105955381A
Application number: CN201610436883.XA
Authority: CN
Inventors: 周泽坤; 董瑞凯; 张家豪; 石跃; 王卓; 张波
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2016-06-16
Filing date: 2016-06-16
Publication date: 2016-09-21
Anticipated expiration: 2036-06-16
Also published as: CN105955381B

Abstract

本发明属于模拟电路技术领域，涉及一种具有高PSR特性的带隙基准电压源。本发明与传统的带隙基准电压源相比，主要是增加了PTAT电流，使得电路中形成了多个环路，从而提交PSR。本发明的多环路带隙基准电压源与常规的带隙基准电压源相比具有PSR非常高的特点。

Description

一种具有高PSR特性的带隙基准电压源

技术领域

本发明属于模拟电路技术领域，涉及一种具有高PSR特性的带隙基准电压源。

背景技术

在模拟集成电路或混合信号集成电路设计领域，基准电压源是非常重要且常用的模块，主要为电路提供一个不随温度及电源电压变化的稳定偏置。随着便携式电子设备的快速发展，对于基准电压源也提出了新的要求，高PSR(电源抑制比)基准电压源是其中一个发展方向。近年来，提出了很多方法来提高PSR，譬如伪浮动技术，共源共栅技术，预偏置技术等。然而，更好地提高基准电压源的PSR仍然在研究之中，因此，研究出能进一步提高基准源的PSR具有重要的意义。

发明内容

本发明所要解决的，就是为了解决常规基准电压源的PSR不高的问题，提出一种具有高PSR特性的带隙基准电压源。

本发明的技术方案是：一种具有高PSR特性的带隙基准电压源，包括第一NMOS管MN1、第二NMOS管MN2、第一PMOS管MP1、第二PMOS管MP2、第一NJFET管NJFET1、第二NJFET管NJFET2、第一PNP三极管QP1、第二PNP三极管QP2、第三PNP三极管QP3、第一NPN三极管QN1、第二NPN三极管QN2、第三NPN三极管QN3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第一电容C1、第二电容C2、第三电容C3、电流源I1、启动电路和电压源；第一NJFET管NJFET1的漏极接电源，其栅极接地；第二NJFET管NJFET2的漏极接电源，其栅极接地；第二NMOS管MN2的漏极接第一NJFET管NJFET1的源极，第二NMOS管MN2的栅极接第一PMOS管MP1的漏极，第二NMOS管MN2栅极与第一PMOS管MP1漏极的连接点通过第一电容C1后接地；第一PMOS管MP1的漏极接电压源的正极，电压源的负极通过第三电阻R3后接地；第一PMOS管MP1的源极接第二NJFET管NJFET2的源极，第一PMOS管MP1的栅极接第二PMOS管MP2的漏极；第二PMOS管MP2的源极接第二NJFET管NJFET2的源极，第二PMOS管MP2的栅极与漏极互连；第二PMOS管MP2的漏极接电流源I1的正端，电流源I1的负端接地；发射极通过第四电阻R4后接第二NMOS管MN2的源极，第一PNP三极管QP1的基极接第二PNP三极管QP2的集电极，第一PNP三极管QP1的集电极接启动电路；第二PNP三极管QP2的发射极通过第五电阻R5后接第二NMOS管MN2的源极，第二PNP三极管QP2的基极与集电极互连；第三PNP三极管QP3的发射极通过第六电阻R6后接第二NMOS管MN2的源极，第三PNP三极管QP3的基极接启动电路，第三PNP三极管QP3的集电极接第一NMOS管MN1的栅极；第一NMOS管MN1的漏极接第二NMOS管MN2的源极，第一NMOS管MN1的源极通过第三电阻R3后接地；第一NPN三极管QN1的集电极接启动电路，第一NPN三极管QN1的发射极通过第一电阻R1后接地；第二NPN三极管QN2的集电极接第二PNP三极管QP2的集电极，第二NPN三极管QN2的发射极通过第二电阻R2后接地；第三NPN三极管QN3的集电极接第三PNP三极管QP3的集电极，第三NPN三极管QN3的发射极通过第二电阻R2后接地；第二电容C2与第二电阻R2并联；第三电容C2与第三电阻R3并联；第一NPN三极管QN1的基极、第二NPN三极管QN2的基极、第三NPN三极管QN3的基极、第一NMOS管MN1的源极与第三电阻R3和第三电容C3的连接点为基准电压输出端。

本发明的有益效果为，本发明的多环路带隙基准电压源与常规的带隙基准电压源相比具有PSR非常高的特点。

附图说明

图1为本发明的多环路高PSR带隙基准电压源电路原理图；

图2为本发明的多环路高PSR带隙基准电压源电路环路的示意图；

图3为本发明的多环路高PSR带隙基准电压源电路环路1的示意图；

图4为本发明的多环路高PSR带隙基准电压源电路环路2的示意图。

具体实施方式

下面结合附图，详细描述本发明的技术方案：

本发明的电路图如图1所示，通过QN1、QN2及R1产生PTAT(Proportional to absolutetemperature)电流，与传统电路不同，QN3的电流镜像QN2电流，这样电路中有三股PTAT电流流过电阻R2，基准电压VREF可以表示为：

V R E F = V_{B E} + \frac{3 R_{2} V_{T} \ln N}{R_{1}}

其中N为QN1与QN2的个数比，VT为热电压。

本发明通过电路中多个环路的方式实现高的PSR。图2为电路的环路示意图，可以看到包括loop1，loop2两个环路。下面将对分别对loop1和loop2进行环路的相关的计算分析。

图3为loop1的等效图，Vin1对应于图2中MN2的源端，下面将计算Vin1到VREF的增益。

A1为MN1管的漏端到VREF的增益：

A_{1} = \frac{1}{g_{m N 1} r_{o N 1}} - - - (1)

其中gmN1为MN1管的跨导，roN1为MN1管的输出电阻。

A2为由MN2管的源端经过R4及QP1，R5及QP2，R6及QP3到VREF的增益，为了方便计算，将一些参数的表达式作统一描述：由于三极管跨导gm＝Ic/VT，故统一为gm；三极管的输出电阻统一写为ro；电阻R4、R5、R6统一写为R，由此可得：

A_{2} = \frac{(2 r_{o} R - 2 g_{m} R_{1} {r_{o}}^{2}) (\frac{1}{g_{m}} + R) - 4 {r_{o}}^{2} \frac{1}{g_{m}}}{(2 r_{o} + R + \frac{1}{g_{m}}) R^{2}} - - - (2)

环路增益β3A3为：

β_{3} A_{3} = - g_{m} r_{o} - \frac{{g_{m}}^{2} {r_{o}}^{2} R_{1}}{R} - - - (3)

由于ro>>R，roN1>>R，由式(1)，(2)，(3)可以化简得到loop1的增益为：

H_{1} = \frac{A_{1} + A_{2}}{1 + β_{3} A_{3}} \approx \frac{1}{g_{m} r_{o}} - - - (4)

图4是loop2等效图，可以看到从VDD到VREF有两条通路及一个环路。其中A4为NJFET1的漏端到MN2管源端的增益，为：

A_{4} = \frac{1}{g_{m N J 1} r_{o N J 1}} \cdot \frac{1}{g_{m N 2} r_{o N 2}} - - - (5)

A5为NJFET2的漏端到VREF的增益：

A_{5} = \frac{1}{g_{m N J 2} r_{o N J 2}} \cdot \frac{\frac{1}{g_{m N 1}} \cdot \frac{1}{1 + β_{3} A_{3}}}{\frac{1}{g_{m N 1}} \cdot \frac{1}{1 + β_{3} A_{3}} + r_{o P 1}} - - - (6)

其中(5)，(6)式中gmNJ1、gmNJ2是NJFET1、NJFET2的跨导，简化时统一写作gmNJ；roNJ1、roNJ2是NJFET1、NJFET2的输出电阻，简化时统一写作roNJ；gmN2是MN2管的跨导；roN2是MN2管的输出电阻；roP1是MP1管的输出电阻。

由于ro>>R，ro>>R1，由此，式(6)化简为：

A_{5} \approx - \frac{1}{g_{m N J} r_{o N J}} \cdot \frac{1}{{g_{m}}^{3} {r_{o}}^{3}} - - - (7)

VDD经过A4及H1到VREF的增益为：

H_{2} = A_{4} \cdot H_{1} \approx \frac{1}{g_{m N J} r_{o N J}} \cdot \frac{1}{g_{m N 2} r_{o N 2}} \cdot \frac{1}{g_{m} r_{o}} - - - (8)

由此可得电路的PSR表达式：

P S R = \frac{d V R E F}{d V D D} = \frac{A_{5} + H_{2}}{1 + H_{1}} - - - (9)

又H1<<1,则由式(7)，(8)，(9)：

P S R \approx A_{5} + H_{2} = - \frac{1}{g_{m N J} r_{o N J}} \cdot \frac{1}{{g_{m}}^{3} {r_{o}}^{3}} + \frac{1}{g_{m N J} r_{o N J}} \cdot \frac{1}{g_{m N 2} r_{o N 2}} \cdot \frac{1}{g_{m} r_{o}} \approx \frac{1}{g_{m N J} r_{o N J}} \cdot \frac{1}{g_{m N 2} r_{o N 2}} \cdot \frac{1}{g_{m} r_{o}}

由以上分析可以得到本电路的PSR表达式，很容易看出本电路的PSR相对于传统电路非常高。

Claims

1.一种具有高PSR特性的带隙基准电压源，包括第一NMOS管MN1、第二NMOS管MN2、第一PMOS管MP1、第二PMOS管MP2、第一NJFET管NJFET1、第二NJFET管NJFET2、第一PNP三极管QP1、第二PNP三极管QP2、第三PNP三极管QP3、第一NPN三极管QN1、第二NPN三极管QN2、第三NPN三极管QN3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第一电容C1、第二电容C2、第三电容C3、电流源I1、启动电路和电压源；第一NJFET管NJFET1的漏极接电源，其栅极接地；第二NJFET管NJFET2的漏极接电源，其栅极接地；第二NMOS管MN2的漏极接第一NJFET管NJFET1的源极，第二NMOS管MN2的栅极接第一PMOS管MP1的漏极，第二NMOS管MN2栅极与第一PMOS管MP1漏极的连接点通过第一电容C1后接地；第一PMOS管MP1的漏极接电压源的正极，电压源的负极通过第三电阻R3后接地；第一PMOS管MP1的源极接第二NJFET管NJFET2的源极，第一PMOS管MP1的栅极接第二PMOS管MP2的漏极；第二PMOS管MP2的源极接第二NJFET管NJFET2的源极，第二PMOS管MP2的栅极与漏极互连；第二PMOS管MP2的漏极接电流源I1的正端，电流源I1的负端接地；发射极通过第四电阻R4后接第二NMOS管MN2的源极，第一PNP三极管QP1的基极接第二PNP三极管QP2的集电极，第一PNP三极管QP1的集电极接启动电路；第二PNP三极管QP2的发射极通过第五电阻R5后接第二NMOS管MN2的源极，第二PNP三极管QP2的基极与集电极互连；第三PNP三极管QP3的发射极通过第六电阻R6后接第二NMOS管MN2的源极，第三PNP三极管QP3的基极接启动电路，第三PNP三极管QP3的集电极接第一NMOS管MN1的栅极；第一NMOS管MN1的漏极接第二NMOS管MN2的源极，第一NMOS管MN1的源极通过第三电阻R3后接地；第一NPN三极管QN1的集电极接启动电路，第一NPN三极管QN1的发射极通过第一电阻R1后接地；第二NPN三极管QN2的集电极接第二PNP三极管QP2的集电极，第二NPN三极管QN2的发射极通过第二电阻R2后接地；第三NPN三极管QN3的集电极接第三PNP三极管QP3的集电极，第三NPN三极管QN3的发射极通过第二电阻R2后接地；第二电容C2与第二电阻R2并联；第三电容C2与第三电阻R3并联；第一NPN三极管QN1的基极、第二NPN三极管QN2的基极、第三NPN三极管QN3的基极、第一NMOS管MN1的源极与第三电阻R3和第三电容C3的连接点为基准电压输出端。