CN106055007B - 一种具有失调抑制与温度补偿的亚阈值cmos基准电压源电路 - Google Patents

Abstract

本发明涉及一种具有失调抑制和温度补偿的亚阈值CMOS基准电压源电路。该亚阈值CMOS基准电压源电路包括启动电路11、电流偏置电路13，箝位运放电路15、基准源核心电路17、电压源V_DD、接地端GND及输出端V_REF，其中，在基准源核心电路17中通过使用伪串联晶体管与电阻并联的结构，利用伪串联晶体管的负温度特性对基准电压源输出进行温度曲率补偿。即采用失调按比例缩小技术的亚阈值CMOS基准电压源电路能有效地减小运放失调电压对基准电压的影响。

Description

一种具有失调抑制与温度补偿的亚阈值CMOS基准电压源电路

技术领域

本发明涉及模拟集成电路技术领域，特别涉及一种具有温度补偿的亚阈值CMOS基准电压源电路。

背景技术

如今以无线体域网(Wireless Body Area Network,简称WBAN)、能量获取技术为代表的低压低功耗应用受到了越来越多的关注。在这些应用中，需要基准源尽可能满足低电源电压，低功耗、小尺寸以及高精度的要求。传统的CMOS带隙基准源虽然精度较高，但BE结需要正向偏置，因此电源电压要在1V左右。为了满足低电源电压的应用要求，亚阈值MOS的基准源的设计得到了发展。

然而，亚阈值MOS在应用中存在以下两个比较严重的问题：

第一、温度系数较高。亚阈值MOS产生基准电压的原理与双极结型晶体管(BipolarJunction Transistor,简称BJT)类似。利用阈值电压V_th的负温度系数和两个亚阈值MOS的栅源电压之差ΔV_GS的正温度系数可以获得零温度系数。但V_th高阶项的值远大于V_BE的高阶项，因此亚阈值MOS的温度系数往往较高，在几十ppm/℃。所以，为了进一步降低温度系数，需要考虑高阶项的影响，进行曲率补偿。

第二、由于MOS管的失配，箝位电路存在失调。请参见图1，图1为现有技术的一种亚阈值MOS基准源的电路结构示意图。箝位电路的失调会使基准源的ΔV_GS或PTAT(Proportional To Absolute Temperature)电流出现偏差。更进一步的，箝位电路的失调会被电阻的比例放大进而影响基准电压的精度。

针对失调的消除，第一种方法是增加MOS器件尺寸，但抑制失调的效果有限，且是以牺牲面积为代价。第二种方法是采用斩波技术来消除失调。然后，斩波技术虽然可以减小运放失调，从而使得基准电压的偏差降低，但斩波技术需要额外的时钟产生电路和滤波电路，增大了芯片面积和功耗。因此，如何设计一种失调抑制的基准电压源就变得及其重要。

发明内容

因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种具有失调抑制与温度补偿的亚阈值CMOS基准电压源电路。

本发明从降低温度系数和抑制失调出发，提出了一种失调抑制与曲率补偿的亚阈值CMOS实现的基准电压源。该基准电压源在较低的电源电压下工作，实现了低功耗。失调抑制与曲率补偿使得基准电压源实现了高精度。

具体地，本发明一个实施例提出的一种具有失调抑制与温度补偿的亚阈值CMOS基准电压源电路10，包括启动电路11、电流偏置电路13，箝位运放电路15、基准源核心电路17、电压源V_DD、接地端GND及输出端V_REF，其中：

所述基准源核心电路17包括第四电阻R₄、第五电阻R₅、第六电阻R₆、第七电阻R₇、第十PMOS管M_P10、第十一PMOS管M_P11、第十二PMOS管M_P12、第十三PMOS管M_P13、第十四PMOS管M_P14、第十五PMOS管M_P15、第十一NMOS管M_N11、第十二NMOS管M_N12及第十三NMOS管M_N13；

其中，所述第四电阻R₄与所述第十一NMOS管M_N11，所述第五电阻R₅、所述第十二NMOS管M_N12与所述第七电阻R₇，所述第六电阻R₆与所述第十三NMOS管M_N13分别串接后并接于所述输出端V_REF与所述接地端GND之间；所述第十一NMOS管M_N11的控制端电连接至所述第五电阻R₅与所述第十二NMOS管M_N12串接形成的节点B处；所述第十二NMOS管M_N12的控制端与所述第十三NMOS管M_N13的控制端均电连接至所述第六电阻R₆与所述第十三NMOS管M_N13串接形成的节点C处；

所述第十PMOS管M_P10与所述第十一PMOS管M_P11串接后并接于所述第四电阻R₄的两端，且所述第十PMOS管M_P10的控制端电连接至所述第十PMOS管M_P10与所述第十一PMOS管M_P11串接形成的节点处，所述第十一PMOS管M_P11的控制端电连接至所述第四电阻R₄和所述第十一NMOS管M_N11串接形成的节点A处；

所述第十二PMOS管M_P12与所述第十三PMOS管M_P13串接后并接于所述第五电阻R₅的两端，且所述第十二PMOS管M_P12的控制端电连接至所述第十二PMOS管M_P12与所述第十三PMOS管M_P13串接形成的节点处，所述第十三PMOS管M_P13的控制端电连接至所述第五电阻R₅和所述第十二NMOS管M_N12串接形成的节点B处；

所述第十四PMOS管M_P14与所述第十五PMOS管M_P15串接后并接于所述第六电阻R₆的两端，且所述第十四PMOS管M_P14的控制端电连接至所述第十四PMOS管M_P14与所述第十五PMOS管M_P15串接形成的节点处，所述第十五PMOS管M_P15的控制端电连接至所述第六电阻R₆和所述第十三NMOS管M_N13串接形成的节点C处。

在本发明的一个实施例中，所述启动电路11包括第一PMOS管M_p1、第二PMOS管M_p2、第三PMOS管M_p3、第四PMOS管M_p4、第十六PMOS管M_p16、第十七PMOS管M_p17、第十八PMOS管M_p18、第十九PMOS管M_p19、第一NMOS管M_n1、第二NMOS管M_n2、第三NMOS管M_n3、第四NMOS管M_n4、第五NMOS管M_n5；

其中，所述第十六PMOS管M_p16、所述第十七PMOS管M_p17、所述第十八PMOS管M_p18及所述第十九PMOS管M_p19和所述第一NMOS管M_n1串接于所述电压源V_DD和所述接地端GND之间，且所述第十六PMOS管M_p16、所述第十七PMOS管M_p17、所述第十八PMOS管M_p18和所述第十九PMOS管M_p19的控制端串接后电连接至所述接地端GND；所述第一PMOS管M_p1与所述第二PMOS管M_p2并接后与所述第二NMOS管M_n2串接于所述电压源V_DD和所述接地端GND之间，所述第一PMOS管M_p1的控制端电连接至所述第二PMOS管M_p2与所述第二NMOS管M_n2串接形成的节点处，所述第二PMOS管M_p2的控制端电连接至所述第四PMOS管M_p4的控制端，所述第一NMOS管M_n1的控制端与所述第二NMOS管M_n2的控制端均电连接至所述第十九PMOS管M_p19和所述第一NMOS管M_n1串接形成的节点处；所述第三PMOS管M_p3电连接至所述电压源V_DD与所述电流偏置电路13之间且其控制端电连接至所述第二PMOS管M_p2与所述第二NMOS管M_n2串接形成的节点处；所述第三NMOS管M_n3与所述第四NMOS管M_n4并接后与所述第四PMOS管M_p4串接于所述接地端GND与所述电压源V_DD之间，所述第三NMOS管M_n3的控制端电连接至所述第四NMOS管M_n4与所述四PMOS管M_p4串接形成的节点处，所述第四NMOS管M_n4的控制端电连接第二节点B处；所述第五NMOS管M_n5电连接至所述箝位运放电路15与所述接地端GND之间且其控制端电连接至所述第四NMOS管M_n4与所述四PMOS管M_p4串接形成的节点处。

在本发明的一个实施例中，所述电流偏置电路13包括第五PMOS管M_p5、第六PMOS管M_p6、第六NMOS管M_n6、第七NMOS管M_p6和第一电阻R₁；

其中，所述第五PMOS管M_p5、所述第六NMOS管M_n6和所述第一电阻R₁，所述第六PMOS管M_p6和所述第七NMOS管M_n7分别串接后电连接至所述电压源V_DD和所述接地端GND之间；所述第五PMOS管M_p5的控制端与所述第六PMOS管M_p6的控制端均电连接至所述第五PMOS管M_p5和所述第六NMOS管M_n6串接后形成的节点处且进一步电连接至所述第四PMOS管M_p4的控制端；所述第六NMOS管M_n6和所述第七NMOS管M_n7的控制端均电连接至所述第六PMOS管M_p6与所述第七NMOS管M_n7串接形成的节点处。

在本发明的一个实施例中，所述箝位运放电路15包括第二电阻R₂、第一电容C₁、第七PMOS管M_p7、第八PMOS管M_p8、第九PMOS管M_p9、第二电容C₂、第三电阻R₃、第八NMOS管M_n8、第九NMOS管M_n9和第十NMOS管M_n10；

其中，所述第七PMOS管M_p7与所述第八NMOS管M_n8、所述第八PMOS管M_p8与所述第九NMOS管M_n9分别串接后并接于所述电压源V_DD和所述第十NMOS管M_n10的一端之间，且所述第十NMOS管M_n10的另一端电连接至所述接地端GND；所述第七PMOS管M_p7的控制端与所述第八PMOS管M_p8的控制端分别电连接至所述第八PMOS管M_p8与所述第九NMOS管M_n9串接后形成的节点处，所述第八NMOS管M_n8的控制端电连接第一节点A处，所述第十NMOS管M_n10的控制端电连接至所述第六PMOS管M_p6与所述第七NMOS管M_n7串接形成的节点处；所述第二电阻R₂与所述第一电容C₁串接后并接于所述第七PMOS管M_p7的两端；所述第九PMOS管M_p9、所述第二电容C₂及所述第三电阻R₃串接后电连接至所述电压源V_DD和所述第九NMOS管M_n9的控制端之间，且所述第九PMOS管M_p9的控制端电连接至第七PMOS管M_p7与所述第八NMOS管M_n8串接形成的节点处；所述输出端V_REF电连接至所述第九PMOS管M_p9与所述第二电容C₂串接形成的节点处。

本发明实施例，通过使用伪串联晶体管M_p10和M_p11、M_p12和M_p13、M_p14和M_p15与电阻R₄、R₅、R₆并联的结构，利用伪串联晶体管的负温度特性对基准电压源输出进行曲率补偿，在-25℃～85℃范围内，可以优化基准电压源的温度系数。该基准源采用一种失调按比例缩小技术，将运放失调搬移到对基准电压影响较小的节点，在不牺牲芯片面积与功耗的前提下，有效地抑制失调。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

下面将结合附图，对本发明的具体实施方式进行详细的说明。

图1为现有技术的一种具有失调抑制与温度补偿的亚阈值MOS基准源电路的电路结构示意图；

图2为本发明实施例的一种具有失调抑制与温度补偿的亚阈值CMOS基准电压源电路的电路结构示意图；

图3为本发明实施例的箝位运放电路存在输入失调电压V_OS的传统基准电压源电路图；

图4为本发明实施例的一种具有失调抑制与温度补偿的亚阈值CMOS基准电压源电路中对V_REF进行蒙特卡洛分析的仿真波形图；

图5为本发明实施例的一种具有失调抑制与温度补偿的亚阈值CMOS基准电压源电路输出电压在25℃时随电源电压变化的仿真波形图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

实施例一

请参见图2，图2为本发明实施例的一种具有失调抑制与温度补偿的亚阈值CMOS基准电压源电路的电路结构示意图。本发明的亚阈值CMOS基准电压源电路可以广泛地应用于数字、模拟、混合集成电路设计领域，如：电源管理芯片等芯片。该亚阈值CMOS基准电压源电路包括启动电路11、电流偏置电路13，箝位运放电路15、基准源核心电路17、电压源V_DD、接地端GND及输出端V_REF。具体地：

所述基准源核心电路17包括第四电阻R₄、第五电阻R₅、第六电阻R₆、第七电阻R₇、第十PMOS管M_P10、第十一PMOS管M_P11、第十二PMOS管M_P12、第十三PMOS管M_P13、第十四PMOS管M_P14、第十五PMOS管M_P15、第十一NMOS管M_N11、第十二NMOS管M_N12及第十三NMOS管M_N13；

其中，所述第四电阻R₄与所述第十一NMOS管M_N11，所述第五电阻R₅、所述第十二NMOS管M_N12与所述第七电阻R₇，所述第六电阻R₆与所述第十三NMOS管M_N13分别串接后并接于所述输出端V_REF与所述接地端GND之间；所述第十一NMOS管M_N11的控制端电连接至所述第五电阻R₅与所述第十二NMOS管M_N12串接形成的节点B处；所述第十二NMOS管M_N12的控制端与所述第十三NMOS管M_N13的控制端均电连接至所述所述第六电阻R₆与所述第十三NMOS管M_N13串接形成的节点C处；

所述第十PMOS管M_P10与所述第十一PMOS管M_P11串接后并接于所述第四电阻R₄的两端，且所述第十PMOS管M_P10的控制端电连接至所述第十PMOS管M_P10与所述第十一PMOS管M_P11串接形成的节点处，所述第十一PMOS管M_P11的控制端电连接至所述第四电阻R₄和所述第十一NMOS管M_N11串接形成的节点A处；

所述第十二PMOS管M_P12与所述第十三PMOS管M_P13串接后并接于所述第五电阻R₅的两端，且所述第十二PMOS管M_P12的控制端电连接至所述第十二PMOS管M_P12与所述第十三PMOS管M_P13串接形成的节点处，所述第十三PMOS管M_P13的控制端电连接至所述第五电阻R₅和所述第十二NMOS管M_N12串接形成的节点B处；

所述第十四PMOS管M_P14与所述第十五PMOS管M_P15串接后并接于所述第六电阻R₆的两端，且所述第十四PMOS管M_P14的控制端电连接至所述第十四PMOS管M_P14与所述第十五PMOS管M_P15串接形成的节点处，所述第十五PMOS管M_P15的控制端电连接至所述第六电阻R₆和所述第十三NMOS管M_N13串接形成的节点C处。

所述启动电路11包括第一PMOS管M_p1、第二PMOS管M_p2、第三PMOS管M_p3、第四PMOS管M_p4、第十六PMOS管M_p16、第十七PMOS管M_p17、第十八PMOS管M_p18、第十九PMOS管M_p19、第一NMOS管M_n1、第二NMOS管M_n2、第三NMOS管M_n3、第四NMOS管M_n4、第五NMOS管M_n5；

其中，所述第十六PMOS管M_p16、所述第十七PMOS管M_p17、所述第十八PMOS管M_p18及所述第十九PMOS管M_p19和所述第一NMOS管M_n1串接于所述电压源V_DD和所述接地端GND之间，且所述第十六PMOS管M_p16、所述第十七PMOS管M_p17、所述第十八PMOS管M_p18和所述第十九PMOS管M_p19的控制端串接后电连接至所述接地端GND；所述第一PMOS管M_p1与所述第二PMOS管M_p2并接后与所述第二NMOS管M_n2串接于所述电压源V_DD和所述接地端GND之间，所述第一PMOS管M_p1的控制端电连接至所述第二PMOS管M_p2与所述第二NMOS管M_n2串接形成的节点处，所述第二PMOS管M_p2的控制端电连接至所述第四PMOS管M_p4的控制端，所述第一NMOS管M_n1的控制端与所述第二NMOS管M_n2的控制端均电连接至所述第十九PMOS管M_p19和所述第一NMOS管M_n1串接形成的节点处；所述第三PMOS管M_p3电连接至所述电压源V_DD与所述电流偏置电路13之间且其控制端电连接至所述第二PMOS管M_p2与所述第二NMOS管M_n2串接形成的节点处；所述第三NMOS管M_n3与所述第四NMOS管M_n4并接后与所述第四PMOS管M_p4串接于所述接地端GND与所述电压源V_DD之间，所述第三NMOS管M_n3的控制端电连接至所述第四NMOS管M_n4与所述四PMOS管M_p4串接形成的节点处，所述第四NMOS管M_n4的控制端电连接第二节点B；所述第五NMOS管M_n5电连接至所述箝位运放电路15与所述接地端GND之间且其控制端电连接至所述第四NMOS管M_n4与所述四PMOS管M_p4串接形成的节点处。

所述电流偏置电路13包括第五PMOS管M_p5、第六PMOS管M_p6、第六NMOS管M_n6、第七NMOS管M_p6和第一电阻R₁；

其中，所述第五PMOS管M_p5、所述第六NMOS管M_n6和所述第一电阻R₁，所述第六PMOS管M_p6和所述第七NMOS管M_n7分别串接后电连接至所述电压源V_DD和所述接地端GND之间；所述第五PMOS管M_p5的控制端与所述第六PMOS管M_p6的控制端均电连接至所述第五PMOS管M_p5和所述第六NMOS管M_n6串接后形成的节点处且进一步电连接至所述第四PMOS管M_p4的控制端；所述第六NMOS管M_n6和所述第七NMOS管M_n7的控制端均电连接至所述第六PMOS管M_p6与所述第七NMOS管M_n7串接形成的节点处。

所述箝位运放电路15包括第二电阻R₂、第一电容C₁、第七PMOS管M_p7、第八PMOS管M_p8、第九PMOS管M_p9、第二电容C₂、第三电阻R₃、第八NMOS管M_n8、第九NMOS管M_n9和第十NMOS管M_n10；

其中，所述第七PMOS管M_p7与所述第八NMOS管M_n8、所述第八PMOS管M_p8与所述第九NMOS管M_n9分别串接后并接于所述电压源V_DD和所述第十NMOS管M_n10的一端之间，且所述第十NMOS管M_n10的另一端电连接至所述接地端GND；所述第七PMOS管M_p7的控制端与所述第八PMOS管M_p8的控制端分别电连接至所述第八PMOS管M_p8与所述第九NMOS管M_n9串接后形成的节点处，所述第八NMOS管M_n8的控制端电连接第一节点A处，所述第十NMOS管M_n10的控制端电连接至所述第六PMOS管M_p6与所述第七NMOS管M_n7串接形成的节点处；所述第二电阻R₂与所述第一电容C₁串接后并接于所述第七PMOS管M_p7的两端；所述第九PMOS管M_p9、所述第二电容C₂及所述第三电阻R₃串接后电连接至所述电压源V_DD和所述第九NMOS管M_n9的控制端之间，且所述第九PMOS管M_p9的控制端电连接至第七PMOS管M_p7与所述第八NMOS管M_n8串接形成的节点处；所述输出端V_REF电连接至所述第九PMOS管M_p9与所述第二电容C₂串接形成的节点处。

本发明实施例中，启动电路用于启动电流偏置电路与箝位运放电路；电流偏置电路用于为箝位运放电路提供偏置电流；箝位运放电路用于箝制带隙基准源核心电路中节点A与节点B的电压值；带隙基准源核心电路用于利用伪串联晶体管进行曲率补偿以及利用失调按比例缩小技术减小所述箝位运放电路的失调，并且产生基准电压。具体的有益效果包括如下：

1、采用偏置于亚阈值区MOS管代替双极型晶体管，实现了基准电压源电在低电源电压下工作并且实现了基准电压源的低功耗。

2、采用了伪串联晶体管与电阻并联的结构代替电阻，利用串联晶体管的负温度系数特性对基准电压的温度系数进行二阶曲率补偿，提高了基准电压源的精度。

3、使用了失调按比例缩小技术，抑制了箝位运放中的失调对基准电压的影响，进一步提高了基准电压源的精度。

实施例二

本实施例在上述实施例的基础上，对本发明的具有失调抑制与温度补偿的亚阈值CMOS基准电压源电路进行详细描述。请一并参见图2、图3、图4及图5，图3为本发明实施例的箝位运放电路存在输入失调电压V_OS的传统基准电压源电路图；图4为本发明实施例的一种亚阈值CMOS基准电压源中对V_REF进行蒙特卡洛分析的仿真波形图；图5为本发明实施例的一种亚阈值CMOS基准电压源电路输出电压在25℃时随电源电压变化的仿真波形图。该亚阈值CMOS基准电压源电路具体包括启动电路、电流偏置电路、箝位运放电路与基准源核心电路。

进一步地，所述启动电路包括PMOS管M_p16、PMOS管M_P17、PMOS管M_p18、PMOS管M_p19、PMOS管M_p1、PMOS管M_p2、PMOS管M_p3、PMOS管M_p4、NMOS管M_n1、NMOS管M_n2、NMOS管M_n3、NMOS管M_n4、NMOS管M_n5。

在所述启动电路中，M_p16、M_P17、M_p18、M_p19串联在一起，即M_p16的漏极接M_p17源极，类推之；M_p16、M_P17、M_p18、M_p19的源极与各自漏极相接；M_p16、M_p1、M_p2、M_p3、M_p4的源极与各自的衬底均与V_DD相接；M_p16、M_P17、M_p18、M_p19的栅极均接到地；M_p19的漏极与M_n1的漏极、栅极与M_n2的栅极相接；M_n1、M_n2、M_n3、M_n4、M_n5的源极与各自衬底均与地相接；M_n2的漏极，M_p1的漏极、栅极，M_p3的栅极，以及M_p2的漏极相接；M_p2的栅极与M_p4的栅极相接；M_p4的漏极，M_n3的栅极、源极，M_n4的漏极以及M_n5的栅极相接。

进一步地，所述电流偏置电路包括PMOS管M_p5、PMOS管M_p6，NMOS管M_n6、NMOS管M_n7、电阻R₁。

在所述电流偏置电路中，M_p5与M_p6的源极、衬底与V_DD相接；M_p5的栅极、漏极，M_p4的栅极，M_p2的栅极，以及M_n6的漏极相接；M_n6的源极与R₁的一端相接；R₁的另一端，M_n6的衬底，M_n7的源极、衬底与地相接；M_n6的栅极，M_n7的漏极、栅极，M_p6的漏极，以及所述启动电路中的M_p3的漏极相接。

进一步地，所述箝位运放电路包括PMOS管M_p7，PMOS管M_p8，PMOS管M_p9，NMOS管M_n8，NMOS管M_n9，NMOS管M_n10，电阻R₂，电阻R₃，电容C₁，电容C₂。

在所述箝位运放电路中，电阻R₂的一端，M_p7、M_p8、M_p9的源和衬底与V_DD相接；R₂的另一端与C₁的一端相接；C₁的另一端，M_p7的漏极，M_p9的栅极，M_n8的漏极，以及所述启动电路中的M_n5的漏极相接；M_n8的源极与M_n9的源极与的M_n10漏极相接；M_n10的源极、衬底，M_n8、M_n9的衬底与地相接；M_n9的漏极与M_p8的漏极栅极相接；M_n9的栅极与R₃的一端相接；R₃的另一端与C₂的一端相接；C₂的另一端与的M_p9漏端相接。

进一步地，所述基准源核心电路包括PMOS管M_p10，PMOS管M_p11，PMOS管M_p12，PMOS管M_p13，PMOS管M_p14，PMOS管M_p15，NMOS管M_n11，NMOS管M_n12，NMOS管M_n13，电阻R₄，电阻R₅，电阻R₆，电阻R₇。在所述基准电压源核心电路中，M_p10、M_p11，M_p12、M_p13，M_p14、M_p15分别构成伪串联晶体管。

在所述基准源核心电路中，M_p10与M_p11串联后与R₄并联，即M_p10的源极与R₄一端相接，M_p10的漏极与的M_p11源极相接，M_p11的漏极与R₄的另一端相接；M_p12与M_p13串联后与R₄并联，即M_p12的源极与R₅一端相接，M_p12的漏极与的M_p13源极相接，M_p13的漏极与R₅的另一端相接；M_p14与M_p15串联后与R₄并联，即M_p14的源极与R₆一端相接，M_p14的漏极与的M_p15源极相接，M_p15的漏极与R₆的另一端相接；M_p10、M_p11、M_p12、M_p13、M_p14、M_p15的源极分别和其各自衬底相接，M_p10、M_p11，M_p12、M_p13，M_p14、M_p15的栅极分别和各自漏极相接；R₄的一端，M_p10的源极、衬底，R₅的一端，M_p12的源极、衬底，R₆一端，M_p14的源极、衬底均与基准电压源核心电路的输出V_REF相接；R₄的另一端与M_p11的漏极、栅极，M_n11的漏极，以及所述的箝位运放电路的M_n8的栅极相接；M_n11的源极、衬底，M_n12的衬底，R₇的一端，以及的M_n13的源极衬底均相接；M_n11的栅极，M_n12的漏极，R₅的一端，M_p13的漏极，以及所述箝位运放电路的的M_n9的栅极相接；M_n12的栅极与的栅极、M_n13漏极，R₆的一端，M_p15的栅极、漏极相接。

下面，对于本发明的亚阈值CMOS基准电压源与未采用伪串联二极管的基准电压源进行对比。

对于未采用伪串联二极管的基准电压源(参见图1)，其输出电压为：

所述等式(1)中，V_gsMn11为NMOS管M_n11的栅源电压，V_t为热电压，η为亚阈值区晶体管的非理想因子常数，NMOS晶体管M_n11与M_n12与M_n13的宽长比的比值为1:N:1。实验表明所述等式(1)第一项V_gsMn11具有正温度系数；所述等式(1)第二项中，电阻R₅、R₇的温度系数互相抵消，ξ、lnN为常数，以及V_t具有负温度系数。

进一步地，所述等式第一项V_gsMn11与NMOS管M_n11的阈值电压V_TH0有关，则NMOS管M_n11的栅源电压为：

所述等式(2)中，α和β为常数系数,且设置为α>0以及β<0；μ₀为NMOS管M_n11在T＝的T₀的电子迁移率；W/L为NMOS管M_n11的宽长比；C_ox为NMOS管M_n11的电位面积栅氧化层电容；k为玻尔兹曼常数；q为电子电荷；V_TH0为NMOS管M_n11在T＝T₀的阈值电压。则NMOS管M_n11的栅源电压V_gsMn11具有二阶温度系数，进一步地所述等式(1)第一项的温度系数为二阶；而所述等式(1)第二项的温度系数为一阶。本发明使用伪串联二极管后使得所述等式(1)第二项的温度系数从一阶提升为二阶，与所述等式(1)第一项的二阶温度系数匹配。

所述箝位运放电路15使所述基准源核心电路17中第一电压端V_A的值与第二电压端的值V_B相等。电阻R4、R5和R6有相同的电阻，NMOS晶体管M_n11与M_n12与M_n13的宽长比的比值为1:N:1。因此可以得到所述基准源核心电路17中第一电压端V_A的值、第二电压端的值V_B与第三电压端的值V_C都相等的关系。则使用伪串联晶体管的基准电压源输出电压为：

式中，R_p为伪串联二极管的等效电阻。R₅‖R_p近似为：

式中，h为普朗克常量；i和j为常数变量。由所述等式(3)、等式(2)、等式(4)联立，得：

则基准电压源输出电压对温度的偏导数为：

由所述等式(6)可得：

由所述等式(7)可知，通过调节电阻R₄、R₅、R₆、R₇的电阻值以及伪串联二极管的宽长比，可以对基准电压源进行二阶曲率补偿。

运放电路存在输入失调电压V_OS的传统基准电压源电路图如图1所示。所述运放电路存在输入失调电压V_OS的传统基准电压源的输出电压为：

式中，V_gsMn14为NMOS管M_n14的栅源电压；N为NMOS管M_n14与NMOS管M_n15的宽长比；V_OS为运放电路的输入失调电压。由所述等式(8)可知，输出电压V_REF受到失调的影响为：

由等式(9)可知，失调使得V_REF产生了Vos(1+R₁₁/R₉)的偏差。

使用失调按比例缩小技术的失调抑制与曲率补偿的亚阈值CMOS基准电压源电路如图2所示。所述失调抑制与曲率补偿的亚阈值CMOS基准电压源电路的输出电压受到失调的影响为：

式中，g_m为NMOS管M_n11、M_n12、M_n13相同的跨导值。由所述等式(10)得：

由所述等式(9)和等式(11)，设置电阻值R₄＝R₅＝R₆＝R₉＝R₁₀＝1/3R₇＝1/3R₁₁，N＝8。由所述等式(9)，|ΔV_REF|＝4|ΔV_OS|；由所述等式(10)，|ΔV_REF|＝1/4|ΔV_OS|。即采用失调按比例缩小技术的亚阈值CMOS基准电压源能有效地减小运放失调电压对基准电压的影响。

更进一步地，所述基准电压源的输出电压V_REF可以为500mV。

请参见图3，在-25℃～85℃之间，通过使用伪串联晶体管进行曲率补偿，所述基准电压源的温度系数得到优化，所述基准电压源的温度系数可以达到8.69ppm/℃，则所述基准电压源输出电压受到温度的影响被减弱。

请参见图4，所述基准电压源通过使用伪串联晶体管与电阻并联的结构，以及失调按比例缩小技术，基准源的精度得到提高，其输出精度(标准差δ除以平均值μ)为1.386％。

请参见图5，所述基准源最低可在0.6V电源电压下工作，满足低电源电压的要求。

综上所述，本文中应用了具体个例对本发明一种具有失调抑制与温度补偿的亚阈值CMOS基准电压源电路的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (4)

1.一种具有失调抑制和温度补偿的亚阈值CMOS基准电压源电路(10)，包括启动电路(11)、电流偏置电路(13)，箝位运放电路(15)、基准源核心电路(17)、电压源(V_DD)、接地端(GND)及输出端(V_REF)，所述启动电路(11)、所述电流偏置电路(13)，所述箝位运放电路(15)及基准源核心电路(17)依次串行连接，其特征在于：

所述基准源核心电路(17)包括第四电阻(R₄)、第五电阻(R₅)、第六电阻(R₆)、第七电阻(R₇)、第十PMOS管(M_P10)、第十一PMOS管(M_P11)、第十二PMOS管(M_P12)、第十三PMOS管(M_P13)、第十四PMOS管(M_P14)、第十五PMOS管(M_P15)、第十一NMOS管(M_N11)、第十二NMOS管(M_N12)及第十三NMOS管(M_N13)；

其中，所述第四电阻(R₄)与所述第十一NMOS管(M_N11)，所述第五电阻(R₅)、所述第十二NMOS管(M_N12)与所述第七电阻(R₇)，所述第六电阻(R₆)与所述第十三NMOS管(M_N13)分别串接后并接于所述输出端(V_REF)与所述接地端(GND)之间；所述第十一NMOS管(M_N11)的控制端电连接至所述第五电阻(R₅)与所述第十二NMOS管(M_N12)串接形成的节点(B)处；所述第十二NMOS管(M_N12)的控制端与所述第十三NMOS管(M_N13)的控制端均电连接至所述第六电阻(R₆)与所述第十三NMOS管(M_N13)串接形成的第三节点(C)处；

所述第十PMOS管(M_P10)与所述第十一PMOS管(M_P11)串接后并接于所述第四电阻(R₄)的两端，且所述第十PMOS管(M_P10)的控制端电连接至所述第十PMOS管(M_P10)与所述第十一PMOS管(M_P11)串接形成的节点处，所述第十一PMOS管(M_P11)的控制端电连接至所述第四电阻(R₄)和所述第十一NMOS管(M_N11)串接形成的第一节点(A)处；

所述第十二PMOS管(M_P12)与所述第十三PMOS管(M_P13)串接后并接于所述第五电阻(R₅)的两端，且所述第十二PMOS管(M_P12)的控制端电连接至所述第十二PMOS管(M_P12)与所述第十三PMOS管(M_P13)串接形成的节点处，所述第十三PMOS管(M_P13)的控制端电连接至所述第五电阻(R₅)和所述第十二NMOS管(M_N12)串接形成的第二节点(B)处；

所述第十四PMOS管(M_P14)与所述第十五PMOS管(M_P15)串接后并接于所述第六电阻(R₆)的两端，且所述第十四PMOS管(M_P14)的控制端电连接至所述第十四PMOS管(M_P14)与所述第十五PMOS管(M_P15)串接形成的节点处，所述第十五PMOS管(M_P15)的控制端电连接至所述第六电阻(R₆)和所述第十三NMOS管(M_N13)串接形成的第三节点(C)处。

2.如权利要求1所述的基准电压源电路(10)，其特征在于，所述启动电路(11)包括第一PMOS管(M_p1)、第二PMOS管(M_p2)、第三PMOS管(M_p3)、第四PMOS管(M_p4)、第十六PMOS管(M_p16)、第十七PMOS管(M_p17)、第十八PMOS管(M_p18)、第十九PMOS管(M_p19)、第一NMOS管(M_n1)、第二NMOS管(M_n2)、第三NMOS管(M_n3)、第四NMOS管(M_n4)、第五NMOS管(M_n5)；

其中，所述第十六PMOS管(M_p16)、所述第十七PMOS管(M_p17)、所述第十八PMOS管(M_p18)及所述第十九PMOS管(M_p19)和所述第一NMOS管(M_n1)串接于所述电压源(V_DD)和所述接地端(GND)之间，且所述第十六PMOS管(M_p16)、所述第十七PMOS管(M_p17)、所述第十八PMOS管(M_p18)和所述第十九PMOS管(M_p19)的控制端串接后电连接至所述接地端(GND)；所述第一PMOS管(M_p1)与所述第二PMOS管(M_p2)并接后与所述第二NMOS管(M_n2)串接于所述电压源(V_DD)和所述接地端(GND)之间，所述第一PMOS管(M_p1)的控制端电连接至所述第二PMOS管(M_p2)与所述第二NMOS管(M_n2)串接形成的节点处，所述第二PMOS管(M_p2)的控制端电连接至所述第四PMOS管(M_p4)的控制端，所述第一NMOS管(M_n1)的控制端与所述第二NMOS管(M_n2)的控制端均电连接至所述第十九PMOS管(M_p19)和所述第一NMOS管(M_n1)串接形成的节点处；所述第三PMOS管(M_p3)电连接至所述电压源(V_DD)与所述电流偏置电路(13)之间且其控制端电连接至所述第二PMOS管(M_p2)与所述第二NMOS管(M_n2)串接形成的节点处；所述第三NMOS管(M_n3)与所述第四NMOS管(M_n4)并接后与所述第四PMOS管(M_p4)串接于所述接地端(GND)与所述电压源(V_DD)之间，所述第三NMOS管(M_n3)的控制端电连接至所述第四NMOS管(M_n4)与所述四PMOS管(M_p4)串接形成的节点处，所述第四NMOS管(M_n4)的控制端电连接第二节点(B)处；所述第五NMOS管(M_n5)电连接至所述箝位运放电路(15)与所述接地端(GND)之间且其控制端电连接至所述第四NMOS管(M_n4)与所述第四PMOS管(M_p4)串接形成的节点处。

3.如权利要求2所述的基准电压源电路(10)，其特征在于，所述电流偏置电路(13)包括第五PMOS管(M_p5)、第六PMOS管(M_p6)、第六NMOS管(M_n6)、第七NMOS管(M_p6)和第一电阻(R₁)；

其中，所述第五PMOS管(M_p5)、所述第六NMOS管(M_n6)和所述第一电阻(R₁)，所述第六PMOS管(M_p6)和所述第七NMOS管(M_n7)分别串接后电连接至所述电压源(V_DD)和所述接地端(GND)之间；所述第五PMOS管(M_p5)的控制端与所述第六PMOS管(M_p6)的控制端均电连接至所述第五PMOS管(M_p5)和所述第六NMOS管(M_n6)串接后形成的节点处且进一步电连接至所述第四PMOS管(M_p4)的控制端；所述第六NMOS管(M_n6)和所述第七NMOS管(M_n7)的控制端均电连接至所述第六PMOS管(M_p6)与所述第七NMOS管(M_n7)串接形成的节点处。

4.如权利要求3所述的基准电压源电路(10)，其特征在于，所述箝位运放电路(15)包括第二电阻(R₂)、第一电容(C₁)、第七PMOS管(M_p7)、第八PMOS管(M_p8)、第九PMOS管(M_p9)、第二电容(C₂)、第三电阻(R₃)、第八NMOS管(M_n8)、第九NMOS管(M_n9)和第十NMOS管(M_n10)；

其中，所述第七PMOS管(M_p7)与所述第八NMOS管(M_n8)、所述第八PMOS管(M_p8)与所述第九NMOS管(M_n9)分别串接后并接于所述电压源(V_DD)和所述第十NMOS管(M_n10)的一端之间，且所述第十NMOS管(M_n10)的另一端电连接至所述接地端(GND)；所述第七PMOS管(M_p7)的控制端与所述第八PMOS管(M_p8)的控制端分别电连接至所述第八PMOS管(M_p8)与所述第九NMOS管(M_n9)串接后形成的节点处，所述第八NMOS管(M_n8)的控制端电连接第一节点(A)处，所述第十NMOS管(M_n10)的控制端电连接至所述第六PMOS管(M_p6)与所述第七NMOS管(M_n7)串接形成的节点处；所述第二电阻(R₂)与所述第一电容(C₁)串接后并接于所述第七PMOS管(M_p7)的两端；所述第九PMOS管(M_p9)、所述第二电容(C₂)及所述第三电阻(R₃)串接后电连接至所述电压源(V_DD)和所述第九NMOS管(M_n9)的控制端之间，且所述第九PMOS管(M_p9)的控制端电连接至第七PMOS管(M_p7)与所述第八NMOS管(M_n8)串接形成的节点处；所述输出端(V_REF)电连接至所述第九PMOS管(M_p9)与所述第二电容(C₂)串接形成的节点处。