CN116092547A - 存储器装置、存储器系统及该存储器装置的操作方法 - Google Patents

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Abstract

提供了一种存储器装置、存储器系统及该存储器装置的操作方法。存储器装置的操作方法包括：接收行地址；确定操作模式是否是字节模式；当操作模式是字节模式时，对行地址的访问计数值向上计数，同时忽略页位；使用目标行锤击地址的访问计数值在目标行地址之中选择目标行锤击地址；计算与目标行锤击地址对应的受害行地址；以及对受害行地址执行目标刷新操作。

Description

存储器装置、存储器系统及该存储器装置的操作方法
相关申请的交叉引用
本申请要求于2021年11月5日在韩国知识产权局提交的韩国专利申请No.10-2021-0151056的优先权，所述申请的公开内容以引用的方式全部并入本文。
技术领域
本公开涉及一种存储器装置、包括该存储器装置的存储器系统以及操作该存储器装置的方法。
背景技术
动态随机存取存储器(DRAM)是易失性存储器，因为当电源被移除时它丢失数据。因此，DRAM可执行刷新操作以保持存储的数据。
例如，DRAM可通过刷新操作来保持存储在单元电容器中的数据。例如，存储器刷新电路可周期性地重写电容器中的数据，将它们恢复到它们的原始电荷。随着DRAM的集成度的增加，DRAM的单元之间的距离减小。由于单元之间的距离减小，来自相邻单元或字线的干扰可能对数据完整性造成不利影响。在一些情况下，当干扰强烈地影响特定单元时，DRAM可能无法限制对特定地址的访问。因此，干扰可能发生在特定单元中，并且可能影响这种单元的刷新特性。
发明内容
本公开的示例实施例提供了一种用于减少行锤击干扰的存储器装置、包括该存储器装置的存储器系统以及操作该存储器装置的方法。
本公开的示例实施例提供了一种用于提高行锤击检测效率的存储器装置、包括该存储器装置的存储器系统以及操作该存储器装置的方法。
根据本公开的示例实施例，一种存储器装置的操作方法包括：接收行地址；确定操作模式是否是字节模式；当操作模式是字节模式时，对行地址的访问计数值向上计数，同时忽略页位；使用目标行锤击地址的访问计数值在目标行地址中选择目标行锤击地址；计算与目标行锤击地址对应的受害行地址；以及对受害行地址执行目标刷新操作。
根据本公开的示例实施例，一种存储器装置包括：第一行地址控制单元，其被配置为接收行地址并输出指示第一向上计数方案的信号；第二行地址控制单元，其被配置为接收行地址，并在忽略行地址的页分离位的同时输出指示第二向上计数方案的信号；计数器控制单元，其被配置为通过第一向上计数方案和第二向上计数方案之一控制对各个目标行地址的向上计数操作；计数器和寄存器，其被配置为根据计数器控制单元中的每一个的控制来增加访问计数值，并且存储目标行地址和对应的经过向上计数的访问计数值；以及选择器，其被配置为选择与分别存储在计数器和寄存器中的访问计数值中的一个访问计数值对应的目标行地址作为行锤击地址。
根据本公开的示例实施例，一种存储器系统包括：至少一个存储器装置；以及存储器控制器，其被配置为控制该至少一个存储器装置，其中：该至少一个存储器装置在字节模式中在不考虑行地址的页分离位的同时检测行锤击地址，生成与检测到的行锤击地址对应的害行地址，并且对受害行地址执行目标刷新操作。
附图说明
从以下结合附图的详细描述中，将更清楚地理解本公开的上述和其它特征。
图1是示出根据本公开的示例实施例的用于描述字节模式操作的存储器装置的示图。
图2是示出根据本公开的示例实施例的存储器装置的示图。
图3A是示出根据本公开的示例实施例的行锤击地址检测器的示图。
图3B是示出根据本公开的示例实施例的访问计数控制器的示图。
图4是示出根据本公开的示例实施例的存储器装置的访问计数存储方案的效果的示图。
图5是示出根据本公开的示例实施例的行锤击地址检测器的示图。
图6A和图6B是示出根据本公开的示例实施例的由行锤击地址选择器选择行锤击地址的方法的示图。
图7是示出根据本公开的示例实施例的刷新操作的时段的示图。
图8是示出根据本公开的示例实施例的存储器装置的操作的流程图。
图9是示出根据本公开的另一示例实施例的存储器装置的操作的流程图。
图10是示出根据本公开的示例实施例的存储器系统的示图。
图11是示出根据本公开的示例实施例的存储器系统的刷新操作的梯形图。
图12A是示出根据本公开的另一示例实施例的行锤击检测器的示图。
图12B是示出根据本公开的示例实施例的随机行地址生成器的示图。
图13A和图13B是示出包括以芯片形式实现的行锤击保护电路的存储器装置的示图。
图14是示出根据本公开的示例实施例的存储器模块的示图。
图15是示出根据本公开的示例实施例的计算系统的示图。
图16是示出根据本公开的示例实施例的具有包括多个层的堆叠结构的半导体封装件的框图。
图17是示出根据本公开的示例实施例的包括堆叠半导体芯片的半导体封装件的示图。
具体实施方式
在下文中，将参照附图描述本公开的示例实施例。
通常，在读取操作或写入操作中将所选字线电压提供给所选字线。在这种情况下，由于电容性耦合，即使当所选字线电压未被施加到相邻字线时，所选字线上的电压也会增加。当对所选字线执行重复访问时，电荷可能从与相邻字线对应的存储器单元泄漏。这种现象被称为行锤击(row hammer)。用于检测行锤击和执行刷新操作的技术已经由三星电子提交，并且在美国专利No.9,589,606、美国专利No.9,767,883、美国专利No.9,892,779、美国专利No.9,972,377、美国专利No.9,978,440、美国专利No.10,090,039、美国专利No.10,223,311、美国专利No.10,719,467、美国专利No.10,446,216、美国专利No.10,600,470、美国专利No.10,607,683、美国专利No.10,811,077、美国专利No.10,860,222、美国专利No.11,087,821和美国专利No.11,107,531中进行了描述，它们的公开内容通过引用全部并入本文。
在根据本公开的示例实施例的存储器装置、包括该存储器装置的存储器系统以及操作该存储器装置的方法中，在字节模式操作中，行地址可不根据页而分离，并且因此，可提高用于检测行锤击地址的寄存器的效率。字节模式操作可以是在其中数据可以以字节为单位被连续地输入和输出的模式中执行的操作。例如，可在X8操作模式或X16操作模式中执行字节模式操作。在X8操作模式中，可连续地输入和输出8位(例如，1字节)的数据，并且在X16操作模式中，可连续地输入和输出16位(例如，2字节)的数据。
图1是示出根据本公开的示例实施例的用于描述字节模式操作的存储器装置1的示图。参照图1，存储器装置1可包括存储体10、行解码器(DEC)20和列解码器30。
行解码器20可被配置为响应于行地址激活字线WL。第一页(OB页)11和第二页(1B页)12可连接到字线WL。当在X8模式下执行字节模式操作时，可由列解码器30仅激活第一页11和第二页12中的一页。例如，可以以一个字节(例如，CL0B或CL1B)为单位连续地输入和输出数据。另一方面，当在X16模式中执行字节模式操作时，可激活第一页11和第二页12二者。例如，可以以两个字节为单位连续地输入和输出数据。
图2是示出根据本公开的示例实施例的存储器装置100的示图。参照图2，存储器装置100可包括命令解码器和地址(CMD DEC&ADD)缓冲器110、正常刷新地址(NRA)生成器120、行锤击地址(RHA)检测器130、选择信号生成器140、受害行地址生成器150、行解码器160、列解码器165、以及存储器单元阵列(MCA)170。
命令解码器和地址缓冲器110可对命令CMD进行解码以生成激活命令ACT、刷新命令REF、读取命令和写入命令。命令解码器和地址缓冲器110可接收地址ADD以输出行地址RA和列地址CA。行地址RA可与激活命令ACT一起被输出，并且列地址CA可与读取命令或写入命令一起被输出。刷新命令REF可以是自刷新命令或自动刷新命令。当刷新命令REF是自刷新命令时，刷新命令REF可以是内部生成的。当刷新命令REF是自动刷新命令时，刷新命令REF可以是从外部控制器提供的。
正常刷新地址生成器120可被配置为响应于刷新命令REF生成正常刷新地址NRA。正常刷新地址NRA可用于选择存储器单元阵列MCA170的多条字线，或者可用于选择存储器单元阵列170的多个块。
行锤击地址检测器130可被配置为响应于激活命令ACT输入行地址RA，并且检测和生成行锤击地址RHA。在本公开的示例实施例中，可在字节模式操作中生成行锤击地址RHA，同时忽略用于分离页的页位。
选择信号生成器140可被配置为生成用于选择正常刷新地址NRA和行锤击地址RHA之一的选择信号SS。
受害行地址生成器150可被配置为响应于刷新命令REF和选择信号SS选择正常刷新地址NRA和行锤击地址RHA之一。例如，选择信号SS的第一状态可指示正常刷新地址NRA将被选择，而选择信号SS的第二状态可指示行锤击地址RHA将被选择。在本公开的示例实施例中，当选择行锤击地址RHA时，受害行地址生成器150可输出行锤击地址RHA的至少一个相邻行地址作为受害行地址VRA。在本公开的另一示例实施例中，当选择正常刷新地址NRA时，受害行地址生成器150可输出正常刷新地址NRA作为受害行地址VRA。
行解码器160可响应于激活命令ACT对行地址RA进行解码以生成字线信号WL，或者可响应于刷新命令REF对行地址RA和受害行地址VRA中的至少一个进行解码以生成字线信号WL。存储器单元阵列170的字线可被生成的字线信号WL激活。
列解码器165可被配置为响应于列地址CA来激活列线。例如，列解码器165可根据不同字节模式操作来激活不同数量的列线。
图3A是示出根据本公开的示例实施例的行锤击地址检测器330的示图。
参照图3A，行锤击地址检测器330可包括访问计数控制器331、目标行地址寄存器332、访问计数器333、行访问计数寄存器334和行锤击地址确定逻辑345。
访问计数控制器331可被配置为接收行地址RA，并且根据操作模式以不同的方式增加行地址RA的访问计数值。
目标行地址寄存器332可被配置为存储目标行地址。例如，目标行地址寄存器332可存储目标行地址TRA1至TRA5。在本公开的示例实施例中，目标行地址可以是预定的行地址。在本公开的另一实例实施例中，可按访问存储器装置100的次序顺序地存储目标行地址。
访问计数器333可被配置为在访问计数控制器331的控制下，对与行地址RA对应的访问计数值进行向上计数。例如，当操作模式是正常操作模式时，访问计数器333可将与接收的行地址RA对应的目标行地址的访问计数值向上加1。另一方面，当操作模式是字节模式时，访问计数器333可将与行地址对应的至少一个目标行地址的访问计数值向上加1，同时忽略用于分离接收的行地址RA中的页的页位。
行访问计数寄存器334可被配置为存储对应于目标行地址的访问计数值。例如，行访问计数寄存器334可存储与目标行地址TRA1至TRA5对应的访问计数值RCNT1至RCNT5。在本公开的示例实施例中，响应于激活命令ACT，可针对激活的行地址复位存储在行访问计数寄存器334中的每一个中的访问计数值。
行锤击地址确定逻辑345可读取存储在行访问计数寄存器334中的访问计数值，并且可根据预定技术来确定行锤击地址RHA。
图3B是示出根据本公开的示例实施例的访问计数控制器的示图。参照图3B，访问计数控制器331可包括第一行地址控制单元(RA控制单元1)331-1、第二行地址控制单元(RA控制单元2)331-2和访问计数控制单元331-3。
第一行地址控制单元331-1可控制访问计数控制单元331-3将在正常模式操作中接收的行地址RA与目标行地址进行比较。
第二行地址控制单元331-2可接收字节模式信息BOM和行地址RA，并且可控制访问计数控制单元331-3，使得当字节模式信息BOM指示字节模式操作时，将接收的行地址RA与目标行地址进行比较，同时忽略页分离位。
访问计数控制单元331-3可根据第一行地址控制单元331-1和第二行地址控制单元331-2以不同的方式控制访问计数器333的向上计数操作。第一行地址控制单元331-1可指示第一向上计数方案。第二行地址控制单元331-2可指示第二向上计数方案同时忽略行地址的页分离位。
图4是示出根据本公开的示例实施例的存储器装置的访问计数存储方案的效果的示图。参照图4，当页位处于“关心”状态时，管理两个行“A”和“B”的四个访问计数值。然而，当页位处于“不关心”状态时，仅管理两个行“A”和“B”的两个访问计数值。换句话说，在“关心”状态中，考虑每个行的页位，并且在“不关心”状态中，不考虑页位。管理访问计数值的资源可被减少到该程度。可看出，用于管理访问计数值的容量在根据现有技术的技术中呈现低容量特性，而在根据本公开的示例实施例的技术中呈现高容量特性。
根据本公开的示例实施例的存储器装置100在字节模式操作中检测并管理行锤击地址，同时忽略用于分离页的页位，并且因此有效地使用寄存器。
图5是示出根据本公开的示例实施例的行锤击地址检测器530的示图。
参照图5，行锤击地址检测器530可包括第一行地址控制单元(RA控制单元)531、第二行地址控制单元(X8 RA控制单元)532、访问计数控制单元(控制单元)533-1至533-k(其中，k是大于或等于2的整数)、计数器和寄存器534-1至534-k、以及行锤击地址选择器(MUX)535。
第一行地址控制单元531可接收行地址RA，并且可将行地址RA按原样发送到访问计数控制单元533-1至533-k(其中，k是大于或等于2的整数)。
第二行地址控制单元532可接收行地址RA和X8 RA不关心信息，并可将行地址RA和具有与行地址RA的页分离位相反的页分离位的行地址输出到访问计数控制单元533-1至533-k(其中，k是大于或等于2的整数)。
访问计数控制单元533-1至533-k中的每一个可控制对应的计数器和对应的寄存器534-1至534-k，以将从第一行地址控制单元531和第二行地址控制单元532接收的行地址与目标行地址进行比较，以执行向上计数操作。
计数器和寄存器534-1至534-k可在对应的访问计数控制单元533-1至533-k的控制下对访问计数值执行向上计数操作，或者可执行复位操作。
行锤击地址选择器535可根据预定方法选择存储在计数器和寄存器534-1至534-k中的访问计数值中的至少一个作为行锤击地址RHA。
图6A和图6B是示出根据本公开的示例实施例的由行锤击地址选择器535选择行锤击地址的方法的示图。
参照图6A，具有最多访问计数值的目标行地址TRA3可被选择为行锤击地址RHA。例如，具有最高访问计数值500的行锤击地址RHA3被选择为行锤击地址RHA。另一方面，当目标行地址具有相同的访问计数值时，可按照地址编号增加的顺序来选择行锤击地址RHA。例如，参照图6B，在具有相同访问计数值的目标行地址TRA1至TRA5中，具有最高地址编号的地址TRA5可被选择为行锤击地址RHA。
图7是示出根据本公开的示例实施例的刷新操作的时段的示图。参照图7，可以每单位时间段执行根据受害行地址VRA的目标行刷新操作。单位时间段可以是固定的或可变的。例如，当获得总激活命令ACT计数值时，单位时间段可以是总ACT计数值的预定值的倍数。此外，单位时间段可以是内部时钟的预定时段。在本公开的示例实施例中，可根据从外部控制器接收的特殊命令(例如，RFM(刷新管理)命令)来确定单位时间段。
在本公开的示例实施例中，自动刷新时段被划分为多个部分，并且划分的部分可以各自是单位时间段。自动刷新时段可以是tREFI。
图8是示出根据本公开的示例实施例的存储器装置的操作的流程图。在下文中，将参照图1至图8描述存储器装置100的操作。
在操作S110中，存储器装置100可根据输入/输出请求(例如，写入操作或读取操作)接收行地址。例如，可从诸如主机的外部装置提供行地址。在操作S120中，当作出输入/输出请求时，可确定操作模式是否是字节模式。当操作模式是字节模式时，在操作S130中，存储器装置100可对相应行地址的访问计数值进行向上计数，同时忽略用于分离行地址中的页的页位。换句话说，存储器装置100不考虑用于分离行地址中的页的页位。当操作模式不是字节模式时，在操作S135中，存储器装置100可对与行地址对应的访问计数值向上计数。
在操作S140中，存储器装置100可选择在预定时间点具有最高访问计数值的目标行锤击地址。在操作S150中，存储器装置100可计算与所选目标行锤击地址相邻的受害行地址。在操作S160中，存储器装置100可在每个预定时段对受害行地址执行刷新操作。例如，可在访问操作的行激活时间tRAS期间执行刷新操作。行激活时间tRAS可以是从将激活命令ACT从存储器控制器发送到存储器装置100的时间点到发送预充电命令PRE的时间点的时间。
在本公开的示例实施例中，当操作模式是正常模式时，行地址的访问计数值计数可向上加1。在本公开的示例实施例中，在访问计数值中，具有最大值的目标行地址可被选择为目标行锤击地址。在本公开的示例实施例中，当所有访问计数值都相同时，在目标行地址中，具有最高编号的行地址可被选择为目标行锤击地址。在本公开的示例实施例中，当访问计数值中的每一个都低于参考值时，可不执行目标刷新操作。
在本公开的示例实施例中，存储器装置100可实时地监测行锤击攻击。在本公开的示例实施例中，可每单位时间段执行目标刷新操作。在本公开的示例实施例中，单位时间段可以是可变的。在本公开的示例实施例中，存储器装置100可周期性地接收刷新命令，并且可响应于刷新命令执行正常刷新操作。在本公开的示例实施例中，存储器装置100可对接收的激活命令的总计数值进行计数，并且可每当总计数值是预定值的倍数时执行目标刷新操作。
根据本公开的示例实施例的存储器装置100可每单位时间段执行目标行刷新操作。
图9是示出根据本公开的另一示例实施例的存储器装置的操作的流程图。在下文中，将参照图1至图9描述存储器装置100的操作。
在操作S210中，存储器装置100可根据操作模式以不同方式检测行锤击攻击。例如，当操作模式是字节模式时，可在忽略页分离位的同时检测行锤击地址。在操作S220中，存储器装置100可确定是否已达到单位时间段。在存储器装置100中，单位时间段可以是内部固定的或可变的。例如，在单位时间段中，可将对接收到的激活命令ACT的数量进行计数而获得的值确定为预定值的倍数。
在操作S230中，当达到单位时间段时，存储器装置100可使用访问计数表来执行目标行刷新操作。然而，在本公开的示例实施例中，目标行刷新操作不需要使用访问计数表来执行。在本公开的示例实施例中的目标行刷新操作中，可根据指示行锤击相关受害者的值来执行刷新操作。在操作S240中，存储器装置100可复位已刷新的行的访问计数值。
图10是示出根据本公开的示例实施例的存储器系统10的示图。参照图10，存储器系统10可包括存储器装置(MEM)100a和用于控制存储器装置100a的存储器控制器(MEMCNTL)200。
存储器装置100a可被配置为存储数据。在本公开的实施例中，存储器装置100a可被实现为易失性存储器装置。例如，易失性存储器装置可被实现为随机存取存储器(RAM)、动态RAM(DRAM)、静态RAM(SRAM)或低功率双倍数据速率(LPDDR)DRAM。在本公开的示例实施例中，存储器装置100a可被实现为非易失性存储器装置。例如，非易失性存储器装置可被实现为电可擦除可编程只读存储器(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)等。
继续参照图10，存储器装置100a可包括行锤击检测电路102、目标行刷新逻辑(TRR逻辑)104和存储器单元阵列(MCA)110。
如参照图1至图9所描述的，行锤击检测电路102可被配置为在字节模式操作中检测行锤击地址，同时忽略页分离位。
目标行刷新逻辑(TRR逻辑)104可被配置为根据内部请求或外部实体(例如，MEMCNTL 200)的请求对目标行执行刷新操作。目标行刷新逻辑104可使用访问计数表的信息对目标行执行刷新操作。
存储器单元阵列MCA 110可包括多个存储体。多个存储体中的每一个可包括连接到字线和位线的多个存储器单元。
存储器控制器200可被配置为控制存储器装置100a以读取存储在存储器装置100a中的数据或将数据写入存储器装置100a。存储器控制器200可将命令CMD及地址ADDR与时钟CLK同步地提供到存储器装置100a，以控制对存储器装置100a执行的写入操作或读取操作。可与数据传输时钟WCK同步地在存储器控制器200与存储器装置100a之间发送和接收通过数据线DQ输入和输出的数据。
另外，存储器控制器200可提供主机与存储器装置100a之间的接口连接。存储器控制器200可通过控制信号线/RAS、/CAS和/WE、地址线ADD、数据线DQ、告警信号线等与存储器装置100a交换数据和信号。
根据本公开的示例实施例的存储器系统10可包括存储器装置100a，存储器装置100a在字节模式操作中执行刷新操作同时忽略页分离位，以使用有限的资源有效地处理行锤击攻击。
图11是示出根据本公开的示例实施例的存储器系统的刷新操作的梯形图。
参照图11，在操作S10中，存储器控制器MEMCNTL可向存储器装置MEM发送输入/输出(I/O)请求。I/O请求可以是写入请求或读取请求。
在操作S11中，存储器装置MEM可根据操作模式以不同的方式对行地址的访问计数值向上计数。在操作S12中，存储器装置MEM可对与行地址对应的存储器单元执行与输入/输出请求对应的读取/写入操作。然后，存储器装置MEM可将通过完成输入/输出请求而获得的结果值发送到存储器控制器MEMCNTL。例如，在读取请求的情况下可发送读取数据，而在写入请求的情况下可发送写入完成信息。在操作S14中，存储器装置MEM可每单位时间段使用访问计数表执行目标刷新操作。
在本公开的示例实施例中，可生成随机地址以添加处理行锤击的功能。
图12A是示出根据本公开的另一示例实施例的行锤击检测器530a的示图。参照图12A，与图5所示的行锤击检测器530相比，行锤击检测器530a还可包括随机行地址生成器538、随机行地址寄存器143a和调度器539。
随机行地址生成器538可被配置为接收激活命令ACT并生成随机行地址RRA。随机行地址寄存器143a可存储由随机行地址生成器538生成的随机行地址RRA。调度器539可选择存储在随机行地址寄存器143a中的随机行地址RRA和具有最高访问计数值的行地址中的一个作为行锤击地址RHA。
图12B是示出根据本公开的示例实施例的随机行地址生成器538的示图。参照图12B，随机行地址生成器538可包括随机数生成器(RNG)538-1和查找表(LUT)538-2。
随机数生成器538-1可被配置为接收激活命令ACT并生成随机数。在本公开的示例实施例中，随机数生成器538-1可被实现为真随机数生成器。在本公开的另一示例实施例中，随机数生成器538-1可被实现为伪随机数生成器。查找表538-2可以是用于存储生成的随机数的表。可通过从查找表538-2中随机地选取适合于行地址的大小的值来生成随机行地址RRA(见图12A)。
根据本公开的示例实施例的存储器装置还可响应于从存储器控制器接收的周期性刷新命令来执行刷新操作。
根据本公开的示例实施例的存储器装置可包括行锤击保护电路。
图13A和图13B是示出包括以芯片的形式实现的行锤击保护电路的存储器装置的示图。
参照图13A，存储器装置400可包括至少一个存储器芯片401和用于保护存储器芯片401免受行锤击的行锤击保护电路402。行锤击保护电路402可被配置为响应于从控制器CNTL接收的命令(例如，RFM CMD)而忽略用于分离页的数据位，使得寄存器有效地用在图1至图12B中描述的字节模式操作中。
根据本公开的示例实施例的存储器装置400可实时地监测行锤击，并且可基于监测的结果输出警报信号。
参照图13B，与图13A的存储器装置400相比，存储器装置400a还可包括行锤击检测电路403。行锤击检测电路403可实时地监测行锤击攻击，并且可在预期到行锤击攻击时向控制器CNTL输出警报信号。控制器CNTL可接收警报信号，并且可向存储器装置400a输出用于激活行锤击保护电路402的命令(例如，RFM CMD)。
根据本公开的示例实施例的存储器装置400a可结合刷新管理命令来操作。
本公开的示例实施例可应用于存储器模块。
图14是示出根据本公开的示例实施例的存储器模块700的示图。参照图14，存储器模块700可包括多个存储器芯片DRAM、缓冲器芯片RCD以及电力管理芯片PMIC，每个存储器芯片DRAM包括存储器单元阵列，缓冲器芯片RCD用于通过存储器控制器路由发送/接收信号或管理用于存储器芯片DRAM的存储器操作。多个存储器芯片DRAM中的每一个可被配置为在字节模式操作中检测和刷新行锤击地址，同时忽略页分离位，如参照图1至图12B所描述的。
缓冲器芯片RCD可在存储器控制器的控制下控制存储器芯片DRAM和电力管理芯片PMIC。例如，缓冲器芯片RCD可从存储器控制器接收命令信号、控制信号和时钟信号(CLK)。在本公开的示例实施例中，缓冲器芯片RCD可另外包括行锤击保护电路。
存储器芯片DRAM中的每一个可通过相应的数据传输线连接到数据缓冲器DB中的相应的数据缓冲器，以向相应的数据缓冲器DB发送数据信号DQ和数据选通信号DQS以及从相应的数据缓冲器DB接收数据信号DQ和数据选通信号DQS。存储器芯片DRAM中的每一个可通过相应的数据传输线连接到相应的数据缓冲器DB，以向相应的数据缓冲器DB发送奇偶校验数据和数据选通信号DQS以及从相应的数据缓冲器DB接收奇偶校验数据和数据选通信号DQS。
在存储器模块700中还可包括串行存在检测(SPD)芯片，并且SPD芯片可以是电可擦除可编程只读存储器(EEPROM)。SPD芯片可包括存储器模块700的初始信息或装置信息。例如，SPD芯片可包括诸如存储器模块700的模块形式、模块配置、存储容量、模块类型和执行环境的初始信息或装置信息。当包括存储器模块700的存储器系统启动时，存储器控制器可从SPD芯片读取装置信息，并基于读取的装置信息识别存储器模块700。在本公开的示例实施例中，存储块(rank)可包括8个存储体(bank)组。存储体组中的每一个可包括4个存储体。在本公开的示例实施例中，存储器芯片DRAM可被划分为第一仅通道(通道1)存储器芯片和第二仅通道(通道2)存储器芯片。
存储器控制器可将命令发送到存储器芯片DRAM的每个通道。通道可各自具有独立的命令、地址和总线，以彼此并行操作。单个通道可包括一个或多个存储块，并且存储块中的每一个可包括独立的DRAM装置。此外，通道中的所有存储块可并行地执行操作。每个存储块可包括多个存储体，并且DRAM单元可二维地存在于存储体中。每个存储体可并行操作。
根据本公开的示例实施例的存储器装置可应用于计算装置。
图15是示出根据本公开的示例实施例的计算系统1000的示图。参照图15，计算系统1000可包括主处理器1100、存储器1200a和1200b、以及存储装置1300a和1300b，并且还可包括图像捕获装置(或光学输入装置)1410、用户输入装置1420、传感器1430、通信装置1440、显示器1450、扬声器1460、供电装置1470和连接接口1480中的至少一个。
主处理器1100可控制计算系统1000的整体操作，并且更具体地，控制构成计算系统1000的其它组件的操作。主处理器1100可被实现为通用处理器、专用处理器或应用处理器。
主处理器1100可包括一个或多个CPU内核1110，并且还可包括用于控制存储器1200a和1200b或存储装置1300a和1300b的控制器1120。在本公开的示例实施例中，主处理器1100还可包括加速器1130，例如，用于诸如人工智能(AI)数据操作的高速数据操作的专用电路。加速器1130可包括图形处理单元(GPU)、神经处理单元(NPU)和/或数据处理单元(DPU)，并且还可被实现为物理地独立于主处理器1100的其它组件的附加芯片。
存储器1200a和1200b可用作计算系统1000的主存储器装置，并且可包括诸如SRAM或DRAM的易失性存储器，但是还可包括诸如闪速存储器、PRAM或RRAM的非易失性存储器。存储器1200a和1200b可与主处理器1100在同一封装件中实现。例如，存储器1200a和1200b可在字节模式操作中执行刷新操作，同时忽略页分离位，如参照图1至图12B所述。
存储装置1300a和1300b可用作无论是否被供电均存储数据的非易失性存储装置，并且与存储器1200a和1200b相比，可具有相对高的存储容量。存储装置1300a和1300b可包括控制器1310a和1310b以及在控制器1310a和1310b的控制下存储数据的非易失性存储器(NVM)1320a和1320b。非易失性存储器1320a和1320b可包括具有二维(2D)结构或三维(3D)结构的V-NAND闪速存储器，但也可包括其它类型的非易失性存储器，诸如PRAM、RRAM等。
存储装置1300a和1300b可被包括在计算系统1000中，同时与主处理器1100物理地分离，或者可与主处理器1100在同一封装件中实现。另外，存储装置1300a和1300b可具有与固态装置(SSD)或存储卡相同的形状，并且因此，可通过诸如将稍后描述的连接接口1480的接口可移除地耦接到计算系统1000的其它组件。存储装置1300a和1300b可以是应用了诸如通用闪存(UFS)、嵌入式多媒体卡(eMMC)或非易失性存储器高速(NVMe)的标准协议的装置，但不限于此。
图像捕获装置1410可捕获静态图像或视频，并且可包括相机、摄像机和/或网络摄像机。
用户输入装置1420可接收从计算系统1000的用户输入的各种类型的数据，并且可包括触摸板、小键盘、键盘、鼠标和/或麦克风。
传感器1430可检测从计算系统1000的外部实体获得的各种类型的物理量，并且可将感测到的物理量转换成电信号。传感器1430可包括温度传感器、压力传感器、照度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺仪传感器。
通信装置1440可根据各种通信协议在计算系统1000外部的其它装置之间发送和接收信号。通信装置1440可包括天线、收发机和/或调制解调器。
显示器1450和扬声器1460可用作输出装置，分别向计算系统1000的用户输出视觉信息和听觉信息。
供电装置1470可适当地转换从嵌入在计算系统1000中的电池或外部电源供应的电力，并且可将转换后的电力供应给计算系统1000的每个组件。
连接接口1480可提供计算系统1000和连接到计算系统1000的外部装置之间的连接，以能够向计算系统1000发送数据和从计算系统1000接收数据。可使用各种接口方案(诸如，高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机小接口(SCSI)、串行附接SCSI(SAS)、外围组件互连(PCI)、PCI快速(PCIe)、NVMe、IEEE 1394、通用串行总线(USB)接口、安全数字(SD)卡接口、多媒体卡(MMC)接口、eMMC接口、UFS接口、嵌入式UFS(eUFS)接口和紧凑闪存(CF)卡接口)来实现连接接口1480。
图16是示出根据本公开的示例实施例的具有包括多个层的堆叠结构的半导体封装件的框图。
参照图16，半导体封装件2000可包括多个层LA1至LAn。第一层LA1至第n-1层LAn-1中的每一个可以是包括多个存储器内核MC的存储器层(或存储器芯片)。存储器内核MC可包括用于存储数据的存储器单元阵列、行解码器、列解码器、读出放大器电路和纠错电路。如上所述，本公开的示例实施例中的存储器内核MC可在字节模式和正常模式中执行不同的目标刷新操作。
第n层LAn可以是缓冲器层(或缓冲器芯片)。在半导体封装件2000中，具有堆叠结构的层LA1至LAn可通过硅通孔(TSV)2100彼此连接。缓冲器层LAn可与外部存储器控制器和存储器层LA1至LAn-1通信，并且可在存储器层LA1至LAn-1和存储器控制器之间路由传输/接收信号。另外，缓冲器层LAn可将从存储器控制器或存储器层LA1至LAn-1接收的信号排队。另外，缓冲器层LAn可包括训练块(TB)2200。缓冲器层LAn可使用训练块2200对存储器层LA1至LAn-1执行训练操作。
图17是示出根据本公开的示例实施例的包括堆叠半导体芯片的半导体封装件的示图。参照图17，半导体封装件3000可以是包括安装在诸如印刷电路板(PCB)的封装衬底3100上的至少一个堆叠半导体芯片3300和片上系统(SOC)3400的存储器模块。可在封装衬底3100上可选地设置插入器。堆叠半导体芯片3300可形成为芯片上芯片(CoC)。
堆叠半导体芯片3300可包括堆叠在诸如逻辑芯片的缓冲器芯片3310上的至少一个存储器芯片3320。存储器芯片3320可在字节模式中执行行锤击检测操作，同时忽略页分离位，如参照图1至图12B所描述的。
缓冲器芯片3310和至少一个存储器芯片3320可通过硅通孔(TSV)彼此连接。缓冲器芯片3310可对存储器芯片3320执行训练操作。堆叠半导体芯片3300可以是例如500GB/秒至1TB/秒或更高的高带宽存储器(HBM)。
一般的存储器装置根据页来分离行地址，并且实际上在没有分离页的情况下执行行锤击刷新操作。
根据本公开的示例实施例的存储器装置不根据页来分离行地址，从而提高了寄存器搜索行锤击地址的效率。
如上所述，在根据本公开的示例实施例的存储器装置、包括该存储器装置的存储器系统以及操作该存储器装置的方法中，可忽略页分离位以提高行锤击检测效率。
此外，可防止行锤击攻击以提高数据的可靠性。
尽管以上已经示出并描述了本公开的示例实施例，但是对于本领域技术人员来说清楚的是，在不脱离由所附权利要求阐述的本公开的范围的情况下，可对其进行修改和改变。

Claims (20)

1.一种存储器装置的操作方法，所述方法包括：
接收行地址；
确定操作模式是否是字节模式；
当所述操作模式是所述字节模式时，在忽略页位的同时对所述行地址的访问计数值向上计数；
使用目标行锤击地址的访问计数值在目标行地址中选择所述目标行锤击地址；
计算与所述目标行锤击地址对应的受害行地址；以及
对所述受害行地址执行目标刷新操作。
2.如权利要求1所述的方法，还包括：
当所述操作模式是正常模式时，对所述行地址的访问计数值向上计数。
3.如权利要求1所述的方法，其中：
选择所述目标行锤击地址包括选择具有所述行地址的访问计数值中的最大值的目标行地址作为所述目标行锤击地址。
4.如权利要求1所述的方法，其中：
选择所述目标行锤击地址包括当所述行地址的访问计数值中的全部都相同时，选择所述目标行地址中具有最高编号的行地址作为所述目标行锤击地址。
5.如权利要求1所述的方法，其中：
当所述行地址的每个访问计数值低于参考值时，不执行所述目标刷新操作。
6.如权利要求1所述的方法，还包括：
检测行锤击攻击。
7.如权利要求1所述的方法，其中：
每单位时间段执行所述目标刷新操作。
8.如权利要求7所述的方法，其中：
所述单位时间段是可变的。
9.如权利要求1所述的方法，还包括：
周期性地接收刷新命令；以及
响应于所述刷新命令执行正常刷新操作。
10.如权利要求1所述的方法，还包括：
对接收的激活命令的总计数值进行计数，其中：
每次所述总计数值是预定值的倍数时，执行所述目标刷新操作。
11.一种存储器装置，包括：
第一行地址控制单元，其被配置为接收行地址并输出指示第一向上计数方案的信号；
第二行地址控制单元，其被配置为接收所述行地址，并在忽略所述行地址的页分离位的同时输出指示第二向上计数方案的信号；
计数器控制单元，其被配置为通过所述第一向上计数方案和所述第二向上计数方案中的一个控制对相应的目标行地址的向上计数操作；
计数器和寄存器，其被配置为根据所述计数器控制单元中的每一个的控制来增加访问计数值，并且存储所述目标行地址和对应的经过向上计数的访问计数值；以及
选择器，其被配置为选择与分别存储在所述计数器和寄存器中的访问计数值中的一个访问计数值对应的目标行地址作为行锤击地址。
12.如权利要求11所述的存储器装置，其中：
所述第二行地址控制单元接收字节模式信息，并基于所述字节模式信息输出指示所述第二向上计数方案的信号。
13.如权利要求12所述的存储器装置，其中：
所述字节模式信息指示X8模式或X16模式。
14.如权利要求11所述的存储器装置，还包括：
随机行地址生成器，其被配置为响应于激活命令生成随机行地址。
15.如权利要求14所述的存储器装置，还包括：
调度器，其被配置为输出选择信号，其中：
所述选择器响应于所述选择信号确定是输出所述随机行地址作为所述行锤击地址还是输出所述目标行地址之一作为所述行锤击地址。
16.一种存储器系统，包括：
至少一个存储器装置；以及
存储器控制器，其被配置为控制所述至少一个存储器装置，其中：
所述至少一个存储器装置在字节模式中在不考虑行地址的页分离位的同时检测行锤击地址，生成与检测到的行锤击地址对应的受害行地址，并且对所述受害行地址执行目标刷新操作。
17.如权利要求16所述的存储器系统，其中：
所述至少一个存储器装置包括：
行锤击检测电路，其被配置为接收所述行地址并输出所述行锤击地址；以及
目标刷新地址生成器，其被配置为生成与所述行锤击地址对应的受害行地址。
18.如权利要求16所述的存储器系统，其中：
所述至少一个存储器装置从所述存储器控制器接收刷新管理命令。
19.如权利要求16所述的存储器系统，其中：
所述至少一个存储器装置包括：
正常刷新地址生成器，其被配置为从所述存储器控制器接收正常刷新命令，并且响应于所述正常刷新命令生成正常刷新地址；以及
行锤击检测器，其被配置为接收所述行地址和激活命令并且生成所述行锤击地址。
20.如权利要求19所述的存储器系统，其中：
所述至少一个存储器装置还包括受害行地址选择器，所述受害行地址选择器被配置为选择所述正常刷新地址和所述行锤击地址中的一个作为所述受害行地址。
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