KR102640960B1 - 노이즈 증폭 회로 및 이를 포함하는 메모리 장치 - Google Patents

노이즈 증폭 회로 및 이를 포함하는 메모리 장치 Download PDF

Info

Publication number
KR102640960B1
KR102640960B1 KR1020190066070A KR20190066070A KR102640960B1 KR 102640960 B1 KR102640960 B1 KR 102640960B1 KR 1020190066070 A KR1020190066070 A KR 1020190066070A KR 20190066070 A KR20190066070 A KR 20190066070A KR 102640960 B1 KR102640960 B1 KR 102640960B1
Authority
KR
South Korea
Prior art keywords
data
internal power
circuit
voltage
outputs
Prior art date
Application number
KR1020190066070A
Other languages
English (en)
Other versions
KR20200139492A (ko
Inventor
손관수
김동현
정요한
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190066070A priority Critical patent/KR102640960B1/ko
Priority to CN201911409741.4A priority patent/CN112039446A/zh
Priority to US16/733,881 priority patent/US11100960B2/en
Publication of KR20200139492A publication Critical patent/KR20200139492A/ko
Application granted granted Critical
Publication of KR102640960B1 publication Critical patent/KR102640960B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/38—Positive-feedback circuit arrangements without negative feedback
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 기술은 서로 동일하게 구성되고, 외부전원을 공동으로 공급받아 제1 내부전원 및 제2 내부전원을 출력하는 다수의 레귤레이터들을 포함하는 내부전원 공급 회로; 상기 제1 및 제2 내부전원들의 전압 차이를 증폭하여 증폭 전압을 출력하는 증폭기; 상기 제1 내부전원을 공급받아 동작하고, 상기 증폭 전압에 응답하여 제1 클럭을 지연시켜 제2 클럭으로써 출력하는 VCDL(Voltage Controlled Delay Line) 회로; 및 상기 제1 내부전원을 공급받아 동작하고, 상기 제2 클럭에 응답하여 제1 데이터를 제2 데이터로써 출력하는 데이터 출력부를 포함하는 데이터 전송 회로 및 이를 포함하는 메모리 장치를 포함한다.

Description

노이즈 증폭 회로 및 이를 포함하는 메모리 장치{Noise amplification circuit and memory device having the same}
본 발명은 노이즈 증폭 회로 및 이를 포함하는 메모리 장치에 관한 것으로, 보다 구체적으로는 외부전원(external power)을 내부전원으로 변경하고, 내부전원을 사용하여 데이터를 전송하는 노이즈 증폭 회로 및 이를 포함하는 메모리 장치에 관한 것이다.
메모리 장치는 외부전원(external power)을 사용하여 데이터를 저장, 출력 또는 소거할 수 있다. 이를 위해, 메모리 장치는 데이터가 저장되는 메모리 셀 어레이(memory cell array)와, 프로그램, 리드 또는 소거 동작 등의 동작을 수행하는 주변 회로들(peripheral circuits)과, 이러한 회로들을 제어하는 제어 로직(control logic)을 포함할 수 있다.
주변 회로들은 다양한 동작에 필요한 전압들을 생성하고, 어드레스 및 데이터를 전송하는 다양한 회로들을 포함할 수 있다. 주변 회로들은 외부전원을 공급받아 동작하기 때문에, 외부전원에 변동(fluctuation)이 생기면 데이터 전송 시 지터(jitter)가 발생할 수 있고, 이로 인해 주변 회로들의 신뢰도가 저하될 수 있다.
본 발명의 실시예는 내부전원을 안정적으로 공급함으로써, 데이터 전송 시 지터를 보상할 수 있는 노이즈 증폭 회로 및 이를 포함하는 메모리 장치를 제공한다.
본 발명의 실시예에 따른 노이즈 증폭 회로는, 서로 동일하게 구성되고, 외부전원을 공동으로 공급받아 제1 내부전원 및 제2 내부전원을 출력하는 다수의 레귤레이터들을 포함하는 내부전원 공급 회로; 및 상기 제1 및 제2 내부전원들 간의 노이즈를 증폭하여 증폭 전압을 출력하는 증폭기를 포함한다.
본 발명의 실시예에 따른 메모리 장치는, 데이터가 저장되는 메모리 셀 어레이; 상기 메모리 셀 어레이에 데이터를 프로그램하거나, 저장된 데이터를 리드하거나, 저장된 데이터를 소거하도록 구성된 주변 회로들; 및 상기 주변 회로들을 제어하는 로직 회로를 포함하며, 상기 주변 회로들은, 외부전원을 제1 및 제2 내부전원들로 변환하고, 상기 제1 및 제2 내부전원을 사용하여 데이터 패드들을 통해 데이터를 수신받는 입력 회로를 포함한다.
본 기술은 내부전원을 안정적으로 공급할 수 있고, 데이터 전송 시 지터(jitter)를 제거할 수 있다.
도 1은 일반적인 데이터 전송 회로를 설명하기 위한 도면이다.
도 2는 외부전원의 변동으로 인한 데이터 지터를 설명하기 위한 도면이다.
도 3은 도 1의 노이즈 패스 필터를 설명하기 위한 회로도이다.
도 4는 본 발명의 실시예에 따른 노이즈 증폭 회로 및 이를 포함하는 데이터 전송 회로를 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 LDO를 구체적으로 설명하기 위한 회로도이다.
도 6은 도 4의 증폭기를 설명하기 위한 회로도이다.
도 7은 메모리 장치를 설명하기 위한 도면이다.
도 8은 도 7의 입력 회로의 제1 실시예를 설명하기 위한 도면이다.
도 9는 도 7의 입력 회로의 제2 실시예를 설명하기 위한 도면이다.
도 10은 입력 회로에 포함되는 전원 검출기를 구체적으로 설명하기 위한 회로도이다.
도 11은 입력 회로에 포함되는 VCDL 회로를 구체적으로 설명하기 위한 회로도이다.
도 12는 메모리 시스템을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 일반적인 데이터 전송 회로를 설명하기 위한 도면이다.
도 1을 참조하면, 데이터 전송 회로(data transfer circuit; 1000)는 외부전원(VCCE)을 공급받아 동작하는 다수의 회로들(110~140)을 포함할 수 있다. 예를 들면, 데이터 전송 회로(1000)는 노이즈 패스 필터(Noise Pass Filter; 110), 증폭기(Amplifier; 120), VCDL(Voltage Controlled Delay Line) 회로(130) 및 데이터 출력부(DATA Output Component; 140)를 포함할 수 있다.
노이즈 패스 필터(110)는 외부전압(VCCE)에 변동(fluctuation)이 발생하면, 변동된 전압을 노이즈로 검출하고 출력할 수 있다. 예를 들면, 노이즈 패스 필터(110)는 외부전원(VCCE)과 기준전압(Vref)을 서로 비교하고, 비교 결과로 검출된 전압 차이를 노이즈 전압(noise voltage; Vnf)으로써 출력할 수 있다. 노이즈 패스 필터(110)는 캐패시터(capacitor)를 포함한다. 기준전압(Vref)은 다양한 방식으로 생성될 수 있는 전압으로써, 예를 들면 밴드갭 전압이거나, 기준전압 생성 회로(미도시)에 의해서 생성되는 전압일 수 있다.
다만, 일반적으로 캐패시터의 사이즈가 크기 때문에, 데이터 전송 회로(1000)에서 노이즈 패스 필터(110)가 차지하는 면적이 증가할 수 있다. 노이즈 패스 필터(110)의 구체적인 회로는 도 3에서 후술하도록 한다.
증폭기(120)는 외부전원(VCCE)을 공급받아 동작하며, 노이즈 전압(Vnf)을 증폭시켜 증폭 전압(Vamp)을 출력할 수 있다. 하지만, 증폭기(120)가 외부전원(VCCE)을 직접 공급받아 동작하므로, 외부전원(VCCE)에 노이즈(NS1)가 발생하면 증폭기(120)에서 출력되는 증폭 전압(Vamp)의 레벨이 불규칙해질 수 있다.
VCDL 회로(130)는 외부전원(VCCE)을 공급받아 동작하며, 증폭 전압(Vamp)에 따라 제1 클럭(1CLK)의 주파수(frequency) 또는 지연(delay) 시간을 조절하여 제2 클럭(2CLK)을 출력할 수 있다. 하지만, VCDL 회로(130)도 외부전원(VCCE)을 직접 공급받아 동작하므로, 외부전원(VCCE)에 노이즈(NS1)가 발생할 경우 제2 클럭(2CLK)이 불규칙하게 출력될 수 있다.
데이터 출력부(140)는 외부전원(VCCE)을 공급받아 동작하며, 제2 클럭(2CLK)에 응답하여 제1 데이터(1DATA)를 수신받고 제2 데이터(2DATA)를 출력할 수 있다. 제2 데이터(2DATA)는 제1 데이터(1DATA)를 증폭한 데이터일 수 있다. 하지만, 데이터 출력부(140)도 외부전원(VCCE)을 직접 공급받아 동작하므로, 외부전원(VCCE)에 노이즈(NS1)가 발생하면, 데이터 출력부(140)에 지터(jitter)가 발생할 수 있고, 이로 인해 제2 데이터(2DATA)에도 노이즈(NS2)가 발생할 수 있다.
상술한 바와 같이, 외부전원(VCCE)의 변동(fluctuation)은 데이터 전송 동작 시 노이즈(NS1)가 되므로, 데이터 전송 회로(1000)에서 최종적으로 출력되는 제2 데이터(2DATA)에도 노이즈(NS2)를 발생시킬 수 있다. 따라서, 데이터 전송 회로(1000)를 포함하는 장치의 신뢰도가 저하될 수 있다.
도 2는 외부전원의 변동으로 인한 데이터 지터를 설명하기 위한 도면이다.
도 2를 참조하면, 외부전원(VCCE)의 변동은 노이즈(NS)가 되므로, 데이터 파형이 불규칙해지는 지터(JT)가 발생할 수 있다. 지터(JT)가 발생하면 데이터의 진폭 및 주파수에 변경이 발생하므로, 최종적으로 출력되는 제2 데이터(2DATA)에 노이즈(NS2)가 발생할 수 있다.
도 3은 도 1의 노이즈 패스 필터를 설명하기 위한 회로도이다.
도 3을 참조하면, 노이즈 패스 필터(110)는 제1 비교기(COM1), 다수의 저항들(R1, R2) 및 캐패시터(CAP)를 포함할 수 있다. 구체적으로 설명하면, 제1 비교기(COM1)는 기준전압(Vref)과 외부전원(VCCE)을 비교하여 노이즈 전압(Vnf)을 제2 노드(N2)를 통해 출력할 수 있다. 제1 저항(R1)은 기준전압(Vref)이 인가되는 단자와 제1 노드(N1) 사이에 연결될 수 있으며, 기준전압(Vref)은 제1 저항(R1)을 통해 제1 비교기(COM1)의 입력 단자(-)에 인가될 수 있다.
외부전원(VCCE)은 제1 비교기(COM1)의 다른 입력 단자(+)에 인가될 수 있다. 제2 저항(R2)과 캐패시터(CAP)는 제1 노드(N1)와 제2 노드(N2) 사이에서 서로 병렬로 연결될 수 있다. 캐패시터(CAP)는 기준전압(Vref)을 충전하여 제1 비교기(COM1)에 기준전압(Vref)을 안정적으로 공급하는 기능을 수행할 수 있다. 제1 비교기(COM1)는 안정적으로 공급되는 기준전압(Vref)을 외부전원(VCCE)과 비교하고, 비교 결과로 인한 전압 차이를 출력하므로, 외부전원(VCCE)에 발생한 노이즈에 해당되는 노이즈 전압(Vnf)이 제2 노드(N2)를 통해 출력될 수 있다.
하지만, 기준전압(Vref)을 충전하는 캐패시터(CAP)는 기본적으로 두 개의 전극판들(electrodes)과, 전극판들 사이에 형성되는 절연막으로 구성되므로, 일반적인 트랜지스터보다 사이즈가 크다. 따라서, 노이즈 패스 필터(110)로 인해 데이터 전송 회로(1000)의 사이즈를 감소시키는데 한계가 있다.
이하 실시예에서는, 데이터 전송 회로(1000)의 면적 증가를 방지하고, 외부전원의 노이즈에 따른 데이터 신뢰도 저하를 방지하기 위하여, 이하 실시예에서는 노이즈 패스 필터(110)대신 레귤레이터(regulator)를 사용하여 데이터 전송 회로(도 4의 2000)가 구성된다.
도 4는 본 발명의 실시예에 따른 노이즈 증폭 회로 및 이를 포함하는 데이터 전송 회로를 설명하기 위한 도면이다.
도 4를 참조하면, 데이터 전송 회로(2000)는 노이즈 증폭 회로(Noise amplification circuit; 2100), 클럭 제어부(240) 및 데이터 출력부(250)를 포함할 수 있다.
노이즈 증폭 회로(2100)는 내부전원 공급 회로(internal power supply circuit; 200) 및 증폭기(Amplifier; 230)를 포함할 수 있다.
내부전원 공급 회로(200)는 외부전원(VCCE)을 내부전원(VCCI)으로 변경할 수 있으며, 이를 위해 다수의 레귤레이터들(210, 220)을 포함할 수 있다. 구체적으로, 레귤레이터들(210, 220)은 제1 LDO(Low-Dropout Regulator; LDO1) 및 제2 LDO(220)를 포함할 수 있다. 여기서, LDO는 직류 선형 전압 레귤레이터(DC linear voltage regulator)로써, 다른 DC-DC 레귤레이터에 비해 작은 사이즈를 가지며 스위칭(switching) 노이즈가 적다.
본 실시예에서는 이러한 LDO를 적어도 두 개 이상 사용하여 내부전원 공급 회로(200)를 구성할 수 있다.
구체적으로 설명하면, 제1 LDO(210)는 외부전원(VCCE)을 공급받고, 공급된 외부전원(VCCE)을 제1 내부전원(VCCI1)으로 변경하여 출력할 수 있다. 제1 내부전원(VCCI1)은 데이터 전송 회로(2000)에서 제2 LDO(220)를 제외한 나머지 회로들(230, 240, 250)의 전원으로 공급될 수 있다.
제2 LDO(220)는 제1 LDO(210)에 공급되는 외부전원(VCCE)과 동일한 외부전원(VCCE)을 공급받고 제2 내부전원(VCCI2)을 출력할 수 있다. 제2 LDO(220)는 제1 LDO(210)와 동일하게 구성되고, 동일한 외부전원(VCCE)을 공급받아 동작하므로, 제2 내부전원(VCCI2)는 제1 내부전원(VCCI1)과 동일할 수 있다.
특히, 제1 및 제2 LDO들(210, 220)은 캐패시터(capacitor)를 포함하지 않으므로, 노이즈 패스 필터(도 3의 110)보다 작은 사이즈로 구성될 수 있다. 또한, 제1 및 제2 LDO들(210, 220)은 비교기를 통해 제1 및 제2 내부전원들(VCCI1, VCCI2)을 출력하지 않으므로, 전압의 스위칭이 발생하지 않으므로 노이즈 패스 필터(110)에 비해 스위칭 노이즈가 적다. 따라서, 외부전원(VCCE)에 노이즈(NS)가 발생하더라도 제1 및 제2 내부전원(VCCI1, VCCI2)은 노이즈(NS)의 영향을 받지 않고 일정하게 출력될 수 있다. 제1 및 제2 LDO들(210, 220)의 구체적인 회로 구성은 도 5에서 후술하도록 한다.
증폭기(230)는 제1 및 제2 내부전원들(VCCI1, VCCI2)을 공급받아 동작하며, 제1 및 제2 내부전원들(VCCI1, VCCI2) 간의 노이즈(noise)를 증폭시켜 증폭 전압(Vamp)을 출력할 수 있다. 예를 들면, 제1 및 제2 내부전원들(VCCI1, VCCI2) 간 전압 차이가 발생하면, 이러한 차이는 노이즈(noise)가 될 수 있으며, 증폭기(230)는 이러한 노이즈를 증폭하여 증폭 전압(Vamp)을 출력할 수 있다. 또한, 제2 내부전원(VCCI2)이 제2 LDO(220)에 의해 일정하게 공급되므로, 증폭기(230)도 증폭 전압(Vamp)을 일정하게 출력할 수 있다.
클럭 제어부(240)는 제1 내부전원(VCCI1)을 공급받아 동작하며, 증폭 전압(Vamp)에 따라 제1 클럭(1CLK)의 주파수(frequency) 또는 지연(delay)을 조절하여 제2 클럭(2CLK)을 출력할 수 있다. 예를 들면, 클럭 제어부(240)는 VCDL(Voltage Controlled Delay Line)로 구현될 수 있다.
데이터 출력부(250)는 제1 내부전원(VCCI1)을 공급받아 동작하며, 제2 클럭(2CLK)에 응답하여 제1 데이터(1DATA)를 수신받고 제2 데이터(2DATA)를 출력할 수 있다. 제2 데이터(2DATA)는 제1 데이터(1DATA)를 증폭한 데이터일 수 있다.
증폭기(230), 클럭 제어부(240) 및 데이터 출력부(250) 모두가 노이즈가 상쇄된 제1 내부전원(VCCI1)을 공급받아 동작하므로, 데이터 출력부(250)에서도 노이즈가 상쇄되어 지터(jitter)가 발생하지 않는다. 이로 인해, 데이터 출력부(250)는 노이즈가 보상된 제2 데이터(2DATA)를 출력할 수 있다.
도 5는 본 발명의 실시예에 따른 LDO를 구체적으로 설명하기 위한 회로이고, 도 4의 제1 및 제2 LDO들(210, 220) 각각은 도 5에 도시된 LDO와 같이 구성될 수 있다.
도 5를 참조하면, LDO는 제2 비교기(COM2), 다수의 저항들(R3, R4) 및 제1 스위치(SW1)를 포함할 수 있다.
제3 및 제4 저항들(R3, R4)은 외부전원(VCCE)이 공급되는 제3 노드(N3)와 접지단자(GND) 사이에서 서로 직렬로 연결될 수 있다. 제3 및 제4 저항들(R3, R4) 사이의 제4 노드(N4)에는 제3 및 제4 저항들(R3, R4)에 의해 분배된 전압(분배전압)이 인가될 수 있다. 제4 노드(N4)에 인가된 분배전압은 제2 비교기(COM2)의 입력 단자(-)에 인가되고, 제2 비교기(COM2)의 다른 입력 단자(+)에는 기준전압(Vref)이 인가될 수 있다.
제2 비교기(COM2)는 분배전압과 기준전압(Vref)을 비교하여 제5 노드(N5) 를 통해 비교전압을 출력할 수 있다.
제1 스위치(SW1)는 제3 노드(N3)와 제6 노드(N6) 사이에 연결되고, 제5 노드(N5)에 인가되는 비교전압에 응답하여 동작하는 NMOS 트랜지스터로 구현될 수 있다. 예를 들면, 외부전압(VCCE)이 높아지면 제4 노드(N4)의 분배전압이 높아지고, 분배전압이 높아지면 제2 비교기(COM2)에 의해 제5 노드(N5)의 비교전압은 낮아진다. 비교전압이 낮아지면, 제1 스위치(SW1)의 턴온 레벨이 낮아지므로, 제6 노드(N6)를 통해 출력되는 제1 또는 제2 내부전원(VCCI1 또는 VCCI2)이 낮아질 수 있다. 이와 반대로, 외부전원(VCCE)이 낮아지면 제1 스위치(SW1)의 턴온 레벨이 높아지면서 제6 노드(N6)를 통해 출력되는 제1 또는 제2 내부전원(VCCI1 또는 VCCI2)이 높아질 수 있다. 또한, 제1 또는 제2 내부전원(VCCI1 또는 VCCI2)은 외부전원(VCCE)보다 제1 스위치(SW1)의 문턱전압만큼 낮은 전압으로써 출력될 수 있다.
도 4에 도시된 제1 및 제2 LDO들(210, 220)은 도 5에 도시된 LDO와 동일하게 구성되므로, 제1 및 제2 내부전원들(VCCI1, VCCI2)도 동일한 레벨로 출력될 수 있다. 또한, 도 5에 도시된 회로는 기본적인 LDO 회로이므로, LDO 회로는 도 5에 도시된 회로 외에도 다양하게 구현될 수 있다.
도 6은 도 4의 증폭기를 설명하기 위한 회로도이다.
도 6을 참조하면, 증폭기(230)는 제5 및 제6 저항들(R5, R6)과 제3 비교기(COM3)를 포함할 수 있다.
제1 내부전원(VCCI1)은 제5 저항(R5)을 통해 제3 비교기(COM3)의 입력단자(-)에 인가되고, 제2 내부전원(VCCI2)은 제6 저항(R6)을 통해 제3 비교기(COM3)의 입력단자(+)에 인가될 수 있다.
제3 비교기(COM3)는 제1 및 제2 내부전원들(VCCI1, VCCI2)을 서로 비교하고, 제1 및 제2 내부전원들(VCCI1, VCCI2) 간 전압 차이(voltage difference)를 증폭하여 증폭 전압(Vamp)을 출력할 수 있다.
상술한 바와 같이, 제1 및 제2 내부전원들(VCCI1, VCCI2)은 동일한 외부전압(VCCE)에 응답하여 동작하고, 서로 동일하게 구성되는 제1 및 제2 LDO들(도 4의 210, 220)로부터 출력되므로, 제1 및 제2 내부전원들(VCCI1, VCCI2) 간 전압 차이는 매우 적을 수 있다.
따라서, 증폭기(230)에서 출력되는 증폭 전압(Vamp)의 변화도 크지 않으며, 이로 인해 클럭 제어부(도 4의 240)는 제1 클럭(1CLK)과 차이가 거의 없는 제2 클럭(2CLK)을 출력할 수 있고, 데이터 출력부(도 4의 250)는 지터(jitter) 없이 제2 데이터(2DATA)를 출력할 수 있다.
상술한 내부전원 공급 회로(200)는 외부전원(VCCE)의 변동(fluctuation)에도 불구하고 신뢰도 저하를 방지하는 다양한 회로들에 사용될 수 있다. 이에 대한 일 예로써, 상술한 내부전원 공급 회로(200)를 채용한 메모리 장치를 설명하면 다음과 같다.
도 7은 메모리 장치를 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 장치(3000)는 데이터가 저장되는 메모리 셀 어레이(Memory Cell Array; 310)와, 프로그램, 리드 및 소거 동작을 수행하는 주변 회로들(Peripheral Circuit; 320~360)과, 주변 회로들을 제어하는 로직 회로(Logic Circuit; 370)를 포함할 수 있다.
메모리 셀 어레이(310)는 휘발성(volatile) 메모리 셀들 또는 비휘발성(Non-volatile) 메모리 셀들을 포함할 수 있다.
주변 회로들(320~360)은 전압 생성부(Voltage Generator; 320), 로우 디코더(Row Decoder; 330), 페이지 버퍼 그룹(Page Buffer Group; 340), 컬럼 디코더(Column Decoder; 350) 및 입출력 회로(Input/output Circuit; 360)를 포함할 수 있다.
전압 생성부(320)는 동작 신호(OPS)에 응답하여 각종 동작들에 필요한 동작 전압들(Vop)을 생성할 수 있다.
로우 디코더(330)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(310)에 포함된 메모리 블록들을 선택하거나, 적어도 하나의 워드라인을 선택할 수 있다.
페이지 버퍼 그룹(340)은 페이지 버퍼 신호(PBSIG)에 응답하여 프로그램 또는 리드 동작 시 데이터를 임시로 저장하고 전송할 수 있다.
컬럼 디코더(350)는 컬럼 어드레스(CADD)에 응답하여 컬럼 라인들(CL) 또는 페이지 버퍼 그룹(340) 사이에서 데이터를 전송할 수 있다.
입출력 회로(360)는 데이터 패드들(data pads; DQ)을 통해 수신되는 커맨드(CMD) 및 어드레스(ADD)를 로직 회로(370)에 전송하고, 데이터 패드들(DQ)을 통해 수신되는 데이터를 컬럼 라인들(CL)로 전송할 수 있다. 또는, 입출력 회로(360)는 컬럼 라인들(CL)을 통해 수신되는 데이터를 데이터 패드들(DQ)을 통해 출력할 수 있다. 또한, 입출력 회로(360)는 데이터 스트로브 패드들(data strobe pads; DQS)을 통해 데이터 스트로브 클럭(data strobe clock)을 외부 장치와 송수신할 수 있다. 여기서, 외부 장치는 메모리 장치(3000)를 제어하는 컨트롤러(controller)일 수 있다.
커맨드, 어드레스 또는 데이터의 입출력을 위하여, 입출력 회로(360)는 입력 회로(Rx) 및 출력 회로(Tx)를 포함할 수 있다. 입력 회로(Rx)는 커맨드, 어드레스 및 데이터를 외부 장치로부터 입력 받을 때 사용될 수 있고, 출력 회로(Tx)는 메모리 셀 어레이(310)로부터 리드된 데이터를 외부 장치로 출력할 때 사용될 수 있다.
특히, 입력 회로(Rx) 및 출력 회로(Tx)는 데이터를 에러 없이 전송해야 하므로, 지터(jitter)가 발생할 경우 메모리 장치(3000)의 신뢰도를 저하시키는 요인이 될 수도 있다. 따라서, 외부전원(VCCE)의 변동으로 인한 지터(jitter)의 발생을 방지하기 위하여, 입력 회로(Rx) 및 출력 회로(Tx)는 내부전원 공급 회로(도 4의 200)가 포함되도록 구성될 수 있다.
이에 대한 일 실시예로써, 내부전원 공급 회로(200)가 포함된 입력 회로(Rx)를 예를 들어 설명하면 다음과 같다.
도 8은 도 7의 입력 회로의 제1 실시예를 설명하기 위한 도면이다.
도 8을 참조하면, 제1 실시예에 따른 입력 회로(Rx(1))는 노이즈 증폭 회로(800), 데이터 버퍼(DATA Buffer; 820), VCDL 회로(830) 및 제1 래치(840)를 포함할 수 있다.
노이즈 증폭 회로(800)는 내부전원 공급 회로(200) 및 전원 검출기(PWR Detector; 810)를 포함할 수 있다.
내부전원 공급 회로(200)는 외부전원(VCCE)을 공급받고 제1 및 제2 내부전원들(VCCI1, VCCI2)을 생성할 수 있다. 제1 및 제2 내부전원들(VCCI1, VCCI2)은 나머지 회로들(810~840)의 전원으로 공급될 수 있다.
전원 검출기(810)는 제1 및 제2 내부전원들(VCCI1, VCCI2)의 전압 차이를 증폭하여 제1 및 제2 증폭 전압들(Vamp1, Vamp2)을 출력할 수 있다.
데이터 버퍼(820)는 제2 내부전원(VCCI2)을 공급받아 동작하며, 데이터 패드들(DQ)을 통해 수신된 데이터(DATA)를 VCDL 회로(830)에 전송할 수 있다. 예를 들면, 데이터(DATA)의 폭(width)이 8비트(bit)인 경우, 데이터 패드들(DQ)은 8개의 패드들(DQ<0:7>)을 포함할 수 있다.
VCDL 회로(830)는 제2 내부전원(VCCI2)을 공급받아 동작하며, 데이터 버퍼(820)로부터 수신받은 데이터(DATA)를 제1 및 제2 증폭 전압들(Vamp1, Vamp2)에 따라 지연(delay) 시간을 조절하여 제1 래치(840)로 출력할 수 있다.
제1 래치(840)는 제2 내부전원(VCCI2)을 공급받아 동작하며, VCDL 회로(830)로부터 수신받은 데이터(DATA)를 컬럼 라인들(CL)을 통해 출력할 수 있다. 컬럼 라인들(CL)에 로드된 데이터(DATA)는 컬럼 디코더(도 7의 350)로 전송될 수 있다.
제1 실시예에 따른 입력 회로(Rx(1))는 내부전원 공급 회로(200)를 사용하여 내부 회로들에 전원을 공급하고, 전원 검출기(810)는 서로 유사한 제1 및 제2 내부전원들(VCCI1, VCCI2)을 비교하여 제1 및 제2 증폭 전압들(Vamp1, Vamp2)을 출력하므로, 데이터(DATA)가 데이터 패드들(DQ), 데이터 버퍼(820), VCDL 회로(830) 및 제1 래치(840)를 통하여 컬럼 라인들(CL)로 전송되는 동안 디터(jitter)의 발생이 억제될 수 있다. 따라서, 컬럼 라인들(CL)로 전송되는 데이터(DATA)의 신뢰도가 개선될 수 있다.
도 9는 도 7의 입력 회로의 제2 실시예를 설명하기 위한 도면이다.
도 9를 참조하면, 도 8에 도시된 제1 실시예와 다른 제2 실시예에 따른 입력 회로(Rx(2))가 도시된다.
제2 실시예에 따른 입력 회로(Rx(2))는 다수의 데이터 패드들(DQ<0:3>, DQ<4:7>) 및 데이터 스트로브 패드들(DQS_1, DQS_2)을 통해 데이터 또는 데이터 스트로브 클럭을 입력받을 수 있다. 입력 회로(Rx(2))에 포함된 회로들은 데이터 패드들(DQ<0:3>, DQ<4:7>) 및 데이터 스트로브 패드들(DQS_1, DQS_2)에 따라 다수의 전송 그룹들(TRG1~TRG3)로 구분될 수 있다. 전송 그룹들(TRG1~TRG3) 각각에 포함된 회로들은 내부전원 공급 회로(200)에서 생성된 제2 내부전원(VCCI2)을 공통으로 공급받아 동작할 수 있다. 예를 들면, 제1 전송 그룹(TRG1)은 데이터 패드(DQ<0:3>)를 통해 입력되는 데이터를 전송하는 회로들을 포함할 수 있고, 제2 전송 그룹(TRG2)은 데이터 스트로브 패드들(DQS_1, DQS_2)을 통해 입력되는 데이터 스트로브 클럭들을 전송하는 회로들을 포함할 수 있으며, 제3 전송 그룹(TRG3)은 데이터 패드(DQ<4:7>)를 통해 입력되는 데이터를 전송하는 회로들을 포함할 수 있다.
제1 전송 그룹(TRG1)에서 전송되는 데이터(DATA<0:3>)는 제1 래치(LAT1)를 통해 컬럼 라인들(CL)로 출력될 수 있고, 제3 전송 그룹(TRG3)에서 전송되는 데이터(DATA<4:7>)는 제2 래치(LAT2)를 통해 컬럼 라인들(CL)로 출력될 수 있다. 제2 전송 그룹(TRG2)에서 전송되는 데이터 스트로브 클럭들은 제1 또는 제2 래치(LAT1 또는 LAT2)로 출력되고, 제1 또는 제2 래치들(LAT1, LAT2)은 제2 전송 그룹(TRG2)으로부터 교호적으로 출력되는 데이터 스트로브 클럭들에 응답하여 데이터(DATA<0:3>) 또는 데이터(DATA<4:7>)를 컬럼 라인들(CL)로 출력할 수 있다.
내부전원 공급 회로(200)는 제1 LDO(LDO1; 210) 및 제2 LDO(LDO2; 220)를 포함할 수 있다. 제1 LDO(210)는 외부전원(VCCE)에 응답하여 제1 내부전원(VCCI1)을 생성할 수 있고, 제2 LDO(220)는 외부전원(VCCE)에 응답하여 제2 내부전원(VCCI2)을 생성할 수 있다. 제1 및 제2 LDO들(210, 220)은 도 5에서 상술한 회로와 동일하므로, 구체적인 설명은 생략하도록 한다.
제1 내부전원(VCCI1)은 제1 내지 제3 전송 그룹들(TRG1~TRG3)에 포함된 제1 내지 제3 전원 검출기들(1PWR Detector, 2PWR Detector, 3PWR Detector)에 각각 인가되고, 제2 내부전원(VCCI2)은 제1 내지 제3 전송 그룹들(TRG1~3), 제1 래치(LAT1) 및 제2 래치(LAT2)에 공통으로 공급될 수 있다.
제1 전송 그룹(TRG1)은 제1 전원 검출기(1PWR Detector), 제1 VCDL 회로(VCDL1) 및 제1 데이터 버퍼(DATA Buffer1)를 포함할 수 있다. 제1 전원 검출기(1PWR Detector)는 제1 및 제2 내부전압들(VCCI1, VCCI2)을 비교하고, 제1 및 제2 내부전압들(VCCI1, VCCI2) 간 전압 차이를 증폭하여 제1 및 제2 증폭 전압들(Vamp1, Vamp2)을 출력할 수 있다. 제1 데이터 버퍼(DATA Buffer1)는 제2 내부전원(VCCI2)을 공급받아 동작하며, 데이터 패드들(DQ<0:3>)로부터 수신된 데이터(DATA<0:3>)를 제1 VCDL 회로(VCDL1)로 전송할 수 있다. 제1 VCDL 회로(VCDL1)는 제2 내부전원(VCCI2)을 공급받아 동작하며, 제1 및 제2 증폭 전압들(Vamp1, Vamp2)에 응답하여 제1 데이터 버퍼(DATA Buffer1)로부터 수신받은 데이터(DATA<0:3>)를 제1 래치(LAT1)로 전송할 수 있다.
제2 전송 그룹(TRG2)은 제2 전원 검출기(2PWR Detector), 제2 및 제3 VCDL 회로들(VCDL2, VCDL3) 및 제2 데이터 버퍼(DATA Buffer2)를 포함할 수 있다. 제2 전원 검출기(2PWR Detector)는 제1 및 제2 내부전압들(VCCI1, VCCI2)을 비교하고, 제1 및 제2 내부전압들(VCCI1, VCCI2) 간 전압 차이를 증폭하여 제1 및 제2 증폭 전압들(Vamp1, Vamp2)을 출력할 수 있다. 제2 데이터 버퍼(DATA Buffer2)는 제2 내부전원(VCCI2)을 공급받아 동작하며, 제1 데이터 스트로브 패드(DQS_1)로부터 수신된 제1 데이터 스트로브 클럭(L1E)을 제2 VCDL 회로(VCDL2)로 전송하고, 제2 데이터 스트로브 패드(DQS_2)로부터 수신된 제2 데이터 스트로브 클럭(L2E)을 제3 VCDL 회로(VCDL3)로 전송할 수 있다. 여기서, 제2 및 제3 데이터 스트로브 클럭들은 서로 반대 레벨을 가지는 클럭들일 수 있다.
제2 VCDL 회로(VCDL2)는 제2 내부전원(VCCI2)을 공급받아 동작하며, 제1 및 제2 증폭 전압들(Vamp1, Vamp2)에 응답하여 제2 데이터 버퍼(DATA Buffer2)로부터 수신받은 제1 데이터 스트로브 클럭(L1E)을 제1 래치(LAT1)로 전송할 수 있다.
제3 VCDL 회로(VCDL3)는 제2 내부전원(VCCI2)을 공급받아 동작하며, 제1 및 제2 증폭 전압들(Vamp1, Vamp2)에 응답하여 제2 데이터 버퍼(DATA Buffer2)로부터 수신받은 제2 데이터 스트로브 클럭(L2E)을 제2 래치(LAT2)로 전송할 수 있다.
제1 래치(LAT1)는 제1 데이터 스트로브 클럭(L1E)에 응답하여 데이터(DATA<0:3>)를 컬럼 라인들(CL)로 전송할 수 있다. 예를 들면, 제1 래치(LAT1)는 제1 데이터 스트로브 클럭(L1E)이 하이(high) 레벨일 때마다 데이터(DATA<0:3>)를 컬럼 라인들(CL)로 전송할 수 있다.
제2 래치(LAT2)는 제2 데이터 스트로브 클럭(L2E)에 응답하여 데이터(DATA<4:7>)를 컬럼 라인들(CL)로 전송할 수 있다. 예를 들면, 제2 래치(LAT2)는 제2 데이터 스트로브 클럭(L2E)이 하이(high) 레벨일 때마다 데이터(DATA<4:7>)를 컬럼 라인들(CL)로 전송할 수 있다.
제3 전송 그룹(TRG3)은 제3 전원 검출기(3PWR Detector), 제4 VCDL 회로(VCDL4) 및 제3 데이터 버퍼(DATA Buffer3)를 포함할 수 있다. 제3 전원 검출기(3PWR Detector)는 제1 및 제2 내부전압들(VCCI1, VCCI2)을 비교하고, 제1 및 제2 내부전압들(VCCI1, VCCI2) 간 전압 차이를 증폭하여 제1 및 제2 증폭 전압들(Vamp1, Vamp2)을 출력할 수 있다. 제3 데이터 버퍼(DATA Buffer3)는 제2 내부전원(VCCI2)을 공급받아 동작하며, 데이터 패드들(DQ<4:7>)로부터 수신된 데이터(DATA<4:7>)를 제4 VCDL 회로(VCDL4)로 전송할 수 있다. 제4 VCDL 회로(VCDL4)는 제2 내부전원(VCCI2)을 공급받아 동작하며, 제1 및 제2 증폭 전압들(Vamp1, Vamp2)에 응답하여 제3 데이터 버퍼(DATA Buffer3)로부터 수신받은 데이터(DATA<4:7>)를 제2 래치(LAT2)로 전송할 수 있다.
도 9에 도시된 입력 회로(Rx(2))에서는 4비트의 데이터가 하나의 데이터 스트로브 클럭에 응답하여 전송되지만, 데이터의 비트 수와 데이터 스트로브 클럭은 이에 제한되지 않는다.
도 9에 도시된 입력 회로(Rx(2))는 데이터 패드들(DQ<0:3>, DQ<4:7>) 및 데이터 스트로브 패드들(DQS_1, DQS_2)에 따라 제1 내지 제3 전송 그룹들(TRG1~TRG3)로 구분되고, 제1 내지 제3 전송 그룹들(TRG1~TRG3)은 내부전원 공급 회로(200)로부터 생성된 제1 및 제2 내부전원들(VCCI1, VCCI2)에 응답하여 각각 제1 및 제2 증폭 전압들(Vamp1, Vamp2)을 생성하여 동작한다. 이로 인해, 데이터 전송 동작 시, 증폭 전압들을 다수의 회로들이 서로 공유하는 일반적인 입력 회로에 비해 상술한 입력 회로(Rx(2))에서는 지터(jitter) 발생이 억제될 수 있다.
도 8에 도시된 전원 검출기(PWR Detector) 및 도 9에 도시된 제1 내지 제3 전원 검출기들(1~3PWR Detector)의 구체적인 회로는 도 10에서 상세히 설명하고, VCDL 회로의 구체적인 회로는 도 11에서 상세히 설명하도록 한다.
도 10은 입력 회로에 포함되는 전원 검출기를 구체적으로 설명하기 위한 회로도이다.
도 10을 참조하면, 전원 검출기(PWR Detector)는 제1 검출회로(101), 제2 검출회로(102) 및 제4 비교기(COM4)를 포함할 수 있다.
제1 검출회로(101)는 제2 내부전원(VCCI2)과 인에이블 신호(EN)에 응답하여 제2 서브 내부전원(VCCI_2)을 출력할 수 있다. 제1 검출회로(101)는 제2 스위치(SW2) 및 제3 스위치(SW3)를 포함할 수 있다. 제2 스위치(SW2)는 제7 노드(N7)와 제8 노드(N8) 사이에 연결되어, 제8 노드(N8)의 전압에 따라 제2 내부전원(VCCI2)을 제8 노드(N8)로 전송할 수 있는 PMOS 트랜지스터로 구현될 수 있다. 제3 스위치(SW3)는 제8 노드(N8)와 접지단자(GND) 사이에 연결되어, 인에이블 신호(EN)에 따라 제8 노드(N8)와 접지단자(GND)를 서로 연결하는 PMOS 트랜지스터로 구현될 수 있다. 인에이블 신호(EN)는 로직 회로(도 7의 370)로부터 출력될 수 있으며, 실시예에 따라, 입출력 회로(도 7의 360) 내부에서 생성될 수도 있다. 인에이블 신호(EN)의 레벨에 따라 제3 스위치(SW3)의 턴온 레벨이 조절되므로, 제8 노드(N8)의 전압이 조절될 수 있다. 또한, 제8 노드(N8)의 전압에 따라 제2 스위치(SW2)의 턴온 레벨이 조절되므로, 결과적으로 제8 노드(N8)의 전압은 인에이블 신호(EN)의 레벨과 제2 내부전원(VCCI2)에 응답하여 조절될 수 있다. 인에이블 신호(EN)는 일정한 전압을 가질 수 있으므로, 본 실시예에서는 제2 내부전원(VCCI2)에 응답하여 제8 노드(N8)의 전압이 조절될 수 있고, 이로 인해 제2 서브 내부전원(VCCI_2)이 조절될 수 있다.
제2 검출회로(102)는 제1 내부전원(VCCI1)과 인에이블 신호(EN)에 응답하여 제1 서브 내부전원(VCCI_1)을 출력할 수 있다. 제2 검출회로(102)는 제4 스위치(SW4) 및 제5 스위치(SW5)를 포함할 수 있다. 제4 스위치(SW4)는 제9 노드(N9)와 제10 노드(N10) 사이에 연결되어, 제10 노드(N10)의 전압에 따라 제1 내부전원(VCCI1)을 제10 노드(N10)로 전송할 수 있는 PMOS 트랜지스터로 구현될 수 있다. 제5 스위치(SW5)는 제10 노드(N10)와 접지단자(GND) 사이에 연결되어, 인에이블 신호(EN)에 따라 제10 노드(N10)와 접지단자(GND)를 서로 연결하는 PMOS 트랜지스터로 구현될 수 있다. 인에이블 신호(EN)는 제1 검출회로(101)에 인가되는 신호와 동일할 수 있다. 인에이블 신호(EN)의 레벨에 따라 제5 스위치(SW5)의 턴온 레벨이 조절되므로, 제10 노드(N10)의 전압이 조절될 수 있다. 또한, 제10 노드(N10)의 전압에 따라 제4 스위치(SW4)의 턴온 레벨이 조절되므로, 결과적으로 제10 노드(N10)의 전압은 인에이블 신호(EN)의 레벨과 제1 내부전원(VCCI1)에 응답하여 조절될 수 있다. 인에이블 신호(EN)는 일정한 전압을 가질 수 있으므로, 본 실시예에서는 제1 내부전원(VCCI1)에 응답하여 제10 노드(N10)의 전압이 조절될 수 있고, 이로 인해 제1 서브 내부전원(VCCI_1)이 조절될 수 있다.
제4 비교기(COM4)는 제1 및 제2 서브 내부전원들(VCCI_1, VCCI_2)을 서로 비교하여 전압 차이를 제1 증폭전압(Vamp1)으로 출력할 수 있고, 제1 증폭전압(Vamp1)의 반대 레벨을 가지는 제2 증폭전압(Vamp2)을 동시에 출력할 수 있다.
도 11은 입력 회로에 포함되는 VCDL 회로를 구체적으로 설명하기 위한 회로도이다.
도 11을 참조하면, VCDL 회로는 제2 내부전원(VCCI2)을 공급받아 동작하며, 수신된 데이터(DATA)를 지연시켜 출력할 수 있다. 이를 위해, 본 실시예에 따른 VCDL 회로는 캐패시터(CAP)를 포함할 수 있다.
캐패시터(CAP)는 수신된 데이터(DATA)를 반전시키는 제1 인버터(IN1)와, 제1 인터버(IN1)에서 전송된 데이터를 다시 반전시켜 출력하는 제2 인버터(IN2) 사이에 연결될 수 있다. 캐패시터(CAP)는 두 개의 전극판들(electrodes)을 포함할 수 있으며, 이 중에서 하나의 전극판은 PMOS 트래지스터들로 이루어질 수 있고, 다른 하나의 전극판은 NMOS 트랜지스터들로 이루어질 수 있다. 캐패시터(CAP)의 전극판에 포함된 PMOS 트랜지스터들의 벌크(bulk)는 제6 스위치(SW6)에 공동으로 연결될 수 있다. 제6 스위치(SW6)는 제1 증폭 전압(Vamp1)에 응답하여 제2 내부전원(VCCI2)을 PMOS 트랜지스터들의 벌크로 전송하는 PMOS 트랜지스터로 구현될 수 있다. 캐패시터(CAP)의 전극판에 포함된 NMOS 트랜지스터들의 벌크(bulk)는 제7 스위치(SW7)에 공동으로 연결될 수 있다. 제7 스위치(SW7)는 제2 증폭 전압(Vamp2)에 응답하여 NMOS 트랜지스터들의 벌크를 접지단자(GND)에 연결하는 NMOS 트랜지스터로 구현될 수 있다.
VCDL 회로는 수신된 데이터에 일정한 지연을 주고, 지연된 데이터를 출력하므로, 도 11에 도시된 회로 외에도 다양한 구조로 구현될 수 있다.
도 12는 메모리 시스템을 설명하기 위한 도면이다.
도 12를 참조하면, 상술한 메모리 장치(3000)는 컨트롤러(Controller; 3100) 및 호스트(Host; 4000)로 이루어진 메모리 시스템에 포함될 수 있다.
예를 들면, 호스트(4000)는 컨트롤러(3100)에게 프로그램, 리드 또는 소거 등의 요청(request; RQ)을 전송할 수 있고, 프로그램 동작에서는 데이터를 컨트롤러(3100)로 전송하고, 리드 동작에서는 리드된 데이터를 수신받을 수 있다.
컨트롤러(3100)는 호스트(4000)로부터 수신받은 요청(RQ)에 응답하여 커맨드(CMD)를 생성하고, 생성된 커맨드(CMD) 및 어드레스(ADD)를 메모리 장치(3000)로 전송하거나, 메모리 장치(3000)로부터 리드된 데이터(DATA)를 호스트(4000)로 출력할 수 있다.
상술한 내부전원 공급 회로(도 4의 200)는 메모리 장치(3000)뿐만 아니라, 컨트롤러(3100) 또는 호스트(4000)에서도 사용 가능하다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 데이터 전송 회로 110: 노이즈 패스 필터
120, 230: 증폭기 130: VCDL 회로
140, 250: 데이터 출력부 200: 내부전원 공급 회로
210: 제1 LDO 220: 제2 LDO
240: 클럭 제어부 2100, 800: 노이즈 증폭 회로

Claims (20)

  1. 외부전원을 공급받아 제1 내부전원을 출력하는 제1 레귤레이터;
    상기 제1 레귤레이터와 동일하게 구성되고, 상기 외부전원을 공동으로 공급받아 제2 내부전원을 출력하는 제2 레귤레이터;
    상기 제1 및 제2 내부전원들 간의 노이즈를 증폭하여 증폭 전압을 출력하는 증폭기; 및
    상기 제1 내부전원을 공급받아 동작하는 주변 회로들;을 포함하는 노이즈 증폭 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 레귤레이터에서 출력된 상기 제1 내부전원은 상기 증폭기를 포함한 다수의 회로들의 전원으로 사용되고,
    상기 제2 레귤레이터에서 출력된 상기 제2 내부전원은 상기 증폭기에서만 사용되는 노이즈 증폭 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 레귤레이터는 LDO(Low-Dropout Regulator)로 구현되는 노이즈 증폭 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 LDO는,
    상기 외부전원을 수신하고, 상기 증폭기로 상기 제1 내부전원을 출력하는 제1 스위치;를 포함하는 노이즈 증폭 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 제1 스위치는,
    기준전압 및 상기 외부전원의 분배전압에 기초하여, 출력된 비교전압에 응답하여 턴온 또는 턴오프되는 트랜지스터를 포함하는 노이즈 증폭 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서, 상기 LDO는,
    상기 외부전원을 분배하여 분배전압을 출력하는 제1 및 제2 저항들;
    상기 분배전압과 기준전압을 서로 비교하여 비교전압을 출력하는 제1 비교기; 및
    상기 비교전압에 응답하여 상기 외부전원보다 문턱전압만큼 낮은 전압을 상기 제1 내부전원으로써 출력하는 제1 스위치를 포함하는 노이즈 증폭 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제1 및 제2 저항들을 서로 연결하는 노드는 상기 제1 비교기의 제1 입력단자에 연결되고,
    상기 기준전압은 상기 제1 비교기의 다른 입력단자에 인가되는 노이즈 증폭 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제1 스위치는 상기 비교전압에 응답하여 턴온 또는 턴오프되는 NMOS 트랜지스터로 구현되는 노이즈 증폭 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 증폭기는,
    상기 제1 내부전원과 상기 제2 내부전원의 전압 차이를 증폭시켜 상기 증폭 전압을 출력하는 제2 비교기를 포함하는 노이즈 증폭 회로.
  10. 데이터가 저장되는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 데이터를 프로그램하거나, 저장된 데이터를 리드하거나, 저장된 데이터를 소거하도록 구성된 주변 회로들; 및
    상기 주변 회로들을 제어하는 로직 회로를 포함하며,
    상기 주변 회로들은,
    외부전원을 제1 및 제2 내부전원들로 변환하고, 상기 제1 및 제2 내부전원들 간의 노이즈를 증폭하여 증폭 전압을 출력하고, 상기 제1 및 제2 내부전원을 사용하여 데이터 패드들을 통해 데이터를 수신받는 입력 회로를 포함하는 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서, 상기 주변 회로들은,
    동작 신호에 응답하여 각동 동작들에 필요한 동작 전압들을 생성하는 전압 생성부;
    로우 어드레스에 응답하여 적어도 하나의 워드라인을 선택하는 로우 디코더;
    페이지 버퍼 신호에 응답하여 프로그램 데이터 또는 리드 데이터를 임시로 저장 및 전송하는 페이지 버퍼 그룹;
    컬럼 어드레스에 응답하여 컬럼 라인들 또는 상기 페이지 버퍼 그룹 사이에서 데이터를 전송하는 컬럼 디코더; 및
    상기 입력 회로를 포함하며, 상기 데이터 패드들을 통해 상기 데이터를 송수신하거나, 컨트롤러로부터 커맨드 및 어드레스를 수신받아 상기 로직 회로에 전송하는 입출력 회로를 포함하는 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서, 상기 입력 회로는,
    서로 동일하게 구성되고, 상기 외부전원을 공동으로 공급받아 상기 제1 내부전원 및 상기 제2 내부전원을 출력하는 다수의 레귤레이터들을 포함하는 내부전원 공급 회로;
    상기 제1 및 제2 내부전원들 간 상기 노이즈를 증폭하여 제1 및 제2 증폭 전압들을 출력하는 전원 검출기;
    상기 제2 내부전원을 공급받아 동작하고, 상기 데이터 패드들을 통해 상기 데이터를 수신받는 데이터 버퍼;
    상기 제2 내부전원을 공급받아 동작하고, 상기 제1 및 제2 증폭 전압들에 응답하여 상기 데이터 버퍼에서 출력되는 데이터의 지연(delay) 시간을 조절하여 출력하는 VCDL(Voltage Controlled Delay Line) 회로; 및
    상기 제2 내부전원을 공급받아 동작하고, VCDL 회로로부터 수신받은 데이터를 상기 컬럼 라인들을 통해 출력하는 래치를 포함하는 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 내부전원 공급 회로는,
    상기 외부전원을 공급받아 상기 제1 내부전원을 출력하는 제1 레귤레이터; 및
    상기 제1 레귤레이터와 동일하게 구성되고, 상기 외부전원을 공급받아 상기 제2 내부전원을 출력하는 제2 레귤레이터를 포함하는 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1 및 제2 증폭 전압들은 서로 반대 레벨의 전압들로 출력되는 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서, 상기 입력 회로는,
    서로 동일하게 구성되고, 상기 외부전원을 공동으로 공급받아 상기 제1 내부전원 및 상기 제2 내부전원을 출력하는 다수의 레귤레이터들을 포함하는 내부전원 공급 회로;
    상기 데이터 패드들 중에서 제1 데이터 패드들로부터 데이터를 수신받고아 제1 래치로 전송하는 제1 전송 그룹;
    상기 데이터 패드들 중에서 제2 데이터 패드들로부터 데이터를 수신받아, 제2 래치로 전송하는 제2 전송 그룹; 및
    데이터 스트로브 패드들로부터 데이터 스트로브 클럭들을 수신받고, 상기 데이터 스트로브 클럭들 각각을 상기 제1 래치 또는 상기 제2 래치로 전송하는 제3 전송 그룹을 포함하는 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서, 상기 내부전원 공급 회로는
    상기 외부전원을 공급받아 상기 제1 내부전원을 출력하는 제1 LDO(Low-Dropout Regulator); 및
    상기 제1 LDO와 동일하게 구성되고, 상기 외부전원을 공급받아 상기 제2내부전원을 출력하는 제2 LDO를 포함하는 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서, 상기 제1 전송 그룹은,
    상기 제1 및 제2 내부전원들의 전압 차이를 증폭하여 제1 및 제2 증폭 전압들을 출력하는 전원 검출기;
    상기 제2 내부전원을 공급받아 동작하고, 상기 제1 데이터 패드들로부터 수신된 데이터를 출력하는 데이터 버퍼; 및
    상기 제2 내부전원을 공급받아 동작하고, 상기 제1 및 제2 증폭 전압들에 응답하여 상기 데이터 버퍼로부터 수신된 데이터의 지연 시간을 조절하여 상기 제1 래치로 출력하는 VCDL(Voltage Controlled Delay Line) 회로를 포함하는 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서, 상기 제2 전송 그룹은,
    상기 제1 및 제2 내부전원들의 전압 차이를 증폭하여 제1 및 제2 증폭 전압들을 출력하는 전원 검출기;
    상기 제2 내부전원을 공급받아 동작하고, 상기 제2 데이터 패드들로부터 수신된 데이터를 출력하는 데이터 버퍼; 및
    상기 제2 내부전원을 공급받아 동작하고, 상기 제1 및 제2 증폭 전압들에 응답하여 상기 데이터 버퍼로부터 수신된 데이터의 지연 시간을 조절하여 상기 제2 래치로 출력하는 VCDL 회로를 포함하는 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서, 상기 제3 전송 그룹은,
    상기 제1 및 제2 내부전원들의 전압 차이를 증폭하여 제1 및 제2 증폭 전압들을 출력하는 전원 검출기;
    상기 데이터 스트로브 패드들에 인가되는 제1 및 제2 데이터 스트로브 클럭들을 수신받고 출력하는 데이터 버퍼;
    상기 제2 내부전원을 공급받아 동작하고, 상기 제1 및 제2 증폭 전압들에 응답하여 상기 제1 데이터 스트로브 클럭을 상기 제1 래치로 전송하는 제1 VCDL 회로; 및
    상기 제2 내부전원을 공급받아 동작하고, 상기 제1 및 제2 증폭 전압들에 응답하여 상기 제2 데이터 스트로브 클럭을 상기 제2 래치로 전송하는 제2 VCDL 회로를 포함하는 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 제2 데이터 스트로브 클럭은 상기 제1 데이터 스트로브 클럭과 반대 레벨을 가지는 메모리 장치.
KR1020190066070A 2019-06-04 2019-06-04 노이즈 증폭 회로 및 이를 포함하는 메모리 장치 KR102640960B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190066070A KR102640960B1 (ko) 2019-06-04 2019-06-04 노이즈 증폭 회로 및 이를 포함하는 메모리 장치
CN201911409741.4A CN112039446A (zh) 2019-06-04 2019-12-31 噪声放大电路和包括该噪声放大电路的存储器装置
US16/733,881 US11100960B2 (en) 2019-06-04 2020-01-03 Noise amplification circuit and memory device including the noise amplification circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190066070A KR102640960B1 (ko) 2019-06-04 2019-06-04 노이즈 증폭 회로 및 이를 포함하는 메모리 장치

Publications (2)

Publication Number Publication Date
KR20200139492A KR20200139492A (ko) 2020-12-14
KR102640960B1 true KR102640960B1 (ko) 2024-02-27

Family

ID=73576690

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190066070A KR102640960B1 (ko) 2019-06-04 2019-06-04 노이즈 증폭 회로 및 이를 포함하는 메모리 장치

Country Status (3)

Country Link
US (1) US11100960B2 (ko)
KR (1) KR102640960B1 (ko)
CN (1) CN112039446A (ko)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11213664A (ja) * 1998-01-23 1999-08-06 Mitsubishi Electric Corp 半導体集積回路装置
US8321489B2 (en) 2006-09-15 2012-11-27 National Semiconductor Corporation Software reconfigurable digital phase lock loop architecture
JP5118411B2 (ja) * 2007-08-07 2013-01-16 オンセミコンダクター・トレーディング・リミテッド パワーアンプ
KR101559501B1 (ko) 2009-04-08 2015-10-15 삼성전자주식회사 지터를 보상하는 반도체 집적 회로 및 지터 보상 방법
KR101865929B1 (ko) 2011-11-14 2018-06-11 엘지디스플레이 주식회사 유기발광 표시장치의 기준전압 발생부 및 전원부
KR101387235B1 (ko) 2012-03-20 2014-04-21 삼성전기주식회사 정전압 생성회로 및 정전압 생성 방법
KR20170056952A (ko) 2015-11-16 2017-05-24 삼성전자주식회사 데이터 출력 회로 및 이를 포함하는 메모리 장치
US10622059B2 (en) * 2016-03-18 2020-04-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor based memory device
KR102442219B1 (ko) * 2018-10-08 2022-09-08 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
인용발명 1: 미국 특허출원공개공보 US2019/0057734호(2019.02.21.) 1부.*

Also Published As

Publication number Publication date
US11100960B2 (en) 2021-08-24
KR20200139492A (ko) 2020-12-14
CN112039446A (zh) 2020-12-04
US20200388306A1 (en) 2020-12-10

Similar Documents

Publication Publication Date Title
JP4386619B2 (ja) 半導体装置
US6781443B2 (en) Potential generating circuit capable of correctly controlling output potential
JP2007251351A (ja) 半導体装置
US8390265B2 (en) Circuit for generating reference voltage of semiconductor memory apparatus
US20190252006A1 (en) Bit line power supply apparatus
US10825487B2 (en) Apparatuses and methods for generating a voltage in a memory
US8203891B2 (en) Voltage sensing circuit capable of controlling a pump voltage stably generated in a low voltage environment
KR20220168257A (ko) 전압 레귤레이터 및 이를 포함하는 반도체 메모리 장치
KR0173934B1 (ko) 내부전원전압 공급장치
US20120218019A1 (en) Internal voltage generating circuit and testing method of integrated circuit using the same
KR102640960B1 (ko) 노이즈 증폭 회로 및 이를 포함하는 메모리 장치
KR100416792B1 (ko) 반도체 메모리 장치 및 이 장치의 전압 발생방법
US6614270B2 (en) Potential detecting circuit having wide operating margin and semiconductor device including the same
JP2001126477A (ja) 半導体集積回路
CN116027843A (zh) 电压调节器电路和相应的存储器器件
US7012840B2 (en) Semiconductor memory device having voltage driving circuit
US10083726B2 (en) Input circuit and semiconductor device including the same
KR20160115484A (ko) 전원 구동 회로 및 이를 포함하는 반도체 장치
JP2008310951A (ja) 半導体装置
US8368460B2 (en) Internal voltage generation circuit and integrated circuit including the same
US9874892B2 (en) Internal voltage generation device
CN117331394A (zh) 电压供应电路、电压差调节器和存储器装置
KR100734321B1 (ko) 반도체 메모리 장치 및 이의 구동방법
CN117275537A (zh) 半导体存储器
KR20050092199A (ko) 계층적 비트 라인 구조를 갖는 메모리 장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant