JP5952813B2 - Ｉｓｆｅｔアレイをテストする方法及び装置 - Google Patents

Ｉｓｆｅｔアレイをテストする方法及び装置 Download PDF

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Description

関連出願
本出願は、２０１０年６月３０日出願の米国特許仮出願第６１／３６０，４９３号、および２０１０年７月１日出願の米国特許仮出願第６１／３６０，４９５号からの優先権の利益を主張し、それらのすべての開示は、本明細書にそれらの全体を参考として組み込まれている。
背景
エレクトロニクス装置及びエレクトロニクス構成部品には、化学及び生物学（より一般的には、「生命科学」）において、特に様々な化学及び生物学反応の検出及び測定及び様々な化合物の識別、検出、測定のための多くの応用がある。そのうちの１つのエレクトロニクス装置は、イオン感応性電界効果トランジスタと呼ばれ、関連文献では、しばしば「ＩＳＦＥＴ」（又はｐＨＦＥＴ） と表示される。ＩＳＦＥＴは、従来、溶液の水素イオン濃度（一般的に「ｐＨ」と称される）の測定を容易にするため、主として、学界及び研究団体で研究されてきた。
より具体的には、ＩＳＦＥＴは、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）と類似の方法で動作するインピーダンス変換装置であり、特に、溶液（例えば、溶液中の水素イオンは「被分析物」である）中のイオン活動を選択的に測定するように構成されている。ＩＳＦＥＴの動作に関する詳細理論は、「Ｔｈｉｒｔｙ ｙｅａｒｓ ｏｆ ＩＳＦＥＴＯＬＯＧＹ：ｗｈａｔ ｈａｐｐｅｎｅｄ ｉｎ ｔｈｅ ｐａｓｔ ３０ ｙｅａｒｓ ａｎｄ ｗｈａｔ ｍａｙ ｈａｐｐｅｎ ｉｎ ｔｈｅ ｎｅｘｔ ３０ ｙｅａｒｓ」、Ｐ．Ｂｅｒｇｖｅｌｄ、Ｓｅｎｓ．Ａｃｔｕａｔｏｒｓ、８８（２００３）、ｐｐ．１−２０（「Ｂｅｒｇｖｅｌｄ」）（非特許文献１）に述べられており、そこで発表されたことの全体は本明細書に組み込まれている。
従来のＣＭＯＳ（相補型金属酸化膜半導体）プロセスを利用したＩＳＦＥＴ製造の詳細は、Ｒｏｔｈｂｅｒｇ等の米国特許出願公開第２０１０／０３０１３９８号（特許文献１）、Ｒｏｔｈｂｅｒｇ等の米国特許願公開第２０１０／０２８２６１７号（特許文献２）、及びＲｏｔｈｂｅｒｇ等の米国特許願公開第２００９／００２６０８２号（特許文献３）に見出すことができ、これらの公開特許を「Ｒｏｔｈｂｅｒｇ」と総称し、それらは、すべてその全体が本明細書に参考として組み込まれている。しかし、ＣＭＯＳに加えて、ｂｉＣＭＯＳ（つまり、バイポーラおよびＣＭＯＳ）処理は、周辺領域にバイポーラ構造を有するＰＭＯＳＦＥＴアレイを含むプロセスなどとしても使用可能である。あるいは、検出されたイオンが三つの端子のうちの一つを制御する信号に発展する３端子装置を使うことができるその他の技術を利用することも可能であり、そのような技術には、例えば、ＧａＡｓ及びカーボンナノチューブ技術が含まれ得る。
ＣＭＯＳを例に取ると、ＰタイプＩＳＦＥＴ製造は、ｐタイプシリコン基板に基づき、その基板に、トランジスタ「ボディ」を形成するｎタイプウエルが形成される。ＩＳＦＥＴのソースとドレインを構成する高濃度ドープされたｐタイプ（ｐ＋）領域ＳおよびＤがｎタイプウエル内に形成される。高濃度ドープされたｎタイプ（ｎ＋）領域Ｂもｎタイプウエル内に形成され、ｎタイプウエルに対する導電性ボディ（あるいは「バルク」）接続を提供する。酸化被膜はソース、ドレイン及びボディ接続領域の上に配置することが出来、これらの領域に対する電気接続（導電体を介して）を提供するために、それらを通過する開口部が形成される。ポリシリコンゲートが、ソースとドレインの間のｎタイプウエルの領域の上の位置における酸化被膜の上に形成される。それは、ポリシリコンゲートとトランジスタボディ（つまり、ｎタイプウエル）の間に配置されるので、酸化被膜はしばしば「ゲート酸化物」と呼ばれる。
ＭＯＳＦＥＴと同じく、ＩＳＦＥＴの動作は、ＭＯＳ（金属酸化膜半導体）の静電容量によって引き起こされる電荷集中（及びそれゆえの、チャネルの導通）の調節に基づく。この静電容量は、ポリシリコンゲートと、ゲート酸化物と、ソースおよびドレインの間のウエル（例えば、ｎタイプウエル）の領域とによって構成される。負電圧がゲートとソース領域に印加されると、この領域の電子を消耗させることによって、チャネルがこの領域とゲート酸化物の界面に形成される。ｎウエルに対しては、チャネルはｐチャネル（逆もまた同様）である。ｎウエルの場合、ｐチャネルはソースとドレインの間に延び、ゲートとソースの電位が、ソースからチャネルの中にホールを誘引するために十分な負電圧である場合、電流はｐチャネルを介して導通する。チャネルが電流を導通し始めるゲート−ソース電位は、トランジスタの閾値電圧ＶＴＨ（ＶＧＳが閾値電圧ＶＴＨよりも大きい絶対値を有する場合、トランジスタは導通する）と呼ばれる。ソースはチャネルを通過して流れる電荷キャリア（ｐチャネルのためのホール）の源であるためにその様に呼ばれる。同様に、ドレインは、電荷キャリアがチャネルを離れる場所である。
Ｒｏｔｈｂｅｒｇにおいて記述されるように、ＩＳＦＥＴは、ポリシリコンゲートをゲート酸化物上に配置された１つ以上の付加的酸化被膜中に配置された多数の金属層に結合することによって形成されたフローティングゲート構造を使用して、製造されることが出来る。フローティングゲート構造は、ＩＳＦＥＴに関係するその他の導体から電気的に絶縁されているので、そう呼ばれる。つまり、フローティングゲート構造は、ゲート酸化物と、フローティングゲートの金属層（例えば、最上部金属層）上に配置されたパッシベーション層の間に挟まれている。
Ｒｏｔｈｂｅｒｇにおいて更に記述されるように、ＩＳＦＥＴパッシベーション層は、この装置のイオン感応性を引き起こすイオン感応性被膜を構成する。パッシベーション層に接触している、特に、フローティングゲート構造上に存在してもよい感応性領域の被分析物溶液（つまり、対象の被分析物（イオンを含む）含有するか、または対象の被分析物の存在について検査される溶液）中のイオンなどの被分析物の存在は、ＩＳＦＥＴのソースとドレインの間のチャネルを流れる電流を調節するように、ＩＳＦＥＴの電気的特性を変化させる。パッシベーション層は特定イオンに対する感応性を促進するための異なる様々な材料の中のどれか１つを含んでいてもよく、例えば、シリコン、アルミ又はタンタル酸化物などの金属酸化物と共に窒化ケイ素又はオキシ窒化ケイ素などを含むパッシベーション層は、一般的に、被分析物溶液中の水素イオン濃度（ｐＨ）に対する感応性を提供するが、バリノマイシンを含むポリ塩化ビニルから構成されるパッシベーション層は、被分析物溶液中のカリウムイオン濃度に対する感応性を提供する。パッシベーション層に適しており、例えばナトリウム、銀、鉄、臭素、ヨウ素、カルシウム、及びニトレートなどのその他のイオンに対して感応性のある材料が知られており、パッシベーション層は様々な材料（例えば、金属酸化物、金属窒化物、金属オキシ窒化物）から構成されてよい。被分析物溶液／パッシベーション層の界面における化学反応に関して、ＩＳＦＥＴのパッシベーション層に使用されたある材料の表面は、被分析物溶液にプロトンを与えることが出来るか被分析物溶液からプロトンを受け取ることにより、常に被分析物溶液との界面のパッシベーション層表面に負電荷、陽電荷、中性の部位を残す化学基を含んでいてもよい。
イオン感応性に関して、通常、「表面電位」と称される電位差が、化学反応（例えば、通常、感応性領域近傍での被分析物溶液中のイオンによる酸化物表面基の解離を含む）が原因で感応性領域におけるイオン濃度の機能として、パッシベーション層と被分析物溶液の固体／液体界面で発生する。次に、この表面電位は、ＩＳＦＥＴの閾値電圧に影響する。それ故、表面電位は、感応性領域近傍の被分析物溶液のイオン濃度の変化と共に変化するＩＳＦＥＴの閾値電圧である。Ｒｏｔｈｂｅｒｇに記載されているように、ＩＳＦＥＴの閾値電圧ＶＴＨは、イオン濃度に敏感であるので、ソース電圧ＶＳは、ＩＳＦＥＴの感応性領域近傍の被分析物溶液のイオン濃度と直接関係がある信号を提供する。
化学的感応性ＦＥＴ（「ｃｈｅｍＦＥＴ」）、より具体的にはＩＳＦＥＴのアレイは、例えば、反応の間に生成又は使われる、存在している被分析物をモニタすることに基づく核酸（例えば、ＤＮＡ）シークエンシング反応を含む、反応をモニタするのに使用してもよい。より一般的に言えば、大規模なｃｈｅｍＦＥＴのアレイを含むアレイは、有益な情報がこのような被分析物の測定に基づいて得られ得る様々な化学的及び／又は生物学的プロセス（例えば、生物又は化学反応、細胞または組織培養又はモニタ、神経作用、核酸シークエンシング等）における様々な被分析物（例えば、水素イオン、その他のイオン、非イオン分子又は化合物等）の静的及び／又は動的な量又は濃度を検出し測定するために用いられてよい。そのようなｃｈｅｍＦＥＴアレイは、被分析物を検出する方法及び／又はｃｈｅｍＦＥＴ表面の電荷の変化を介して生物学的又は化学的プロセスをモニタする方法において用いてよい。ｃｈｅｍＦＥＴ（又はＩＳＦＥＴ）アレイのそのような使用は、溶液中の被分析物の検出及び／又はｃｈｅｍＦＥＴ表面（例えば、ＩＳＦＥＴパッシベーション層）に結合する電荷の変化の検出を含む。
ＩＳＦＥＴアレイ製造に関する調査は、「Ａ ｌａｒｇｅ ｔｒａｎｓｉｓｔｏｒ−ｂａｓｅｄ ｓｅｎｓｏｒ ａｒｒａｙ ｃｈｉｐ ｆｏｒ ｄｉｒｅｃｔ ｅｘｔｒａｃｅｌｌｕｌａｒ ｉｍａｇｉｎｇ」、Ｍ．Ｊ．Ｍｉｌｇｒｅｗ、Ｍ．Ｏ．Ｒｉｅｈｌｅ及びＤ．Ｒ．Ｓ．Ｃｕｍｍｉｎｇ、Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ、Ｂ：Ｃｈｅｍｉｃａｌ、１１１−１１２（２００５）、ｐｐ．３４７−３５３（非特許文献２）および「Ｔｈｅ ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｓｃａｌａｂｌｅ ｓｅｎｓｏｒ ａｒｒａｙｓ ｕｓｉｎｇ ｓｔａｎｄａｒｄ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ」、Ｍ．Ｊ．Ｍｉｌｇｒｅｗ、Ｐ．Ａ．Ｈａｍｍｏｎｄ、及びＤ．Ｒ．Ｓ．Ｃｕｍｍｉｎｇ、Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ、Ｂ：Ｃｈｅｍｉｃａｌ、１０３、（２００４）、ｐｐ．３７−４２（非特許文献３）の刊行物で報告されており、これらの刊行物は、参考により本明細書に組み込まれており、以後、「Ｍｉｌｇｒｅｗ等」と総称する。ＤＮＡシークエンシングに関係するイオン検出を含む化学的検出のためのｃｈｅｍＦＥＴ又はＩＳＦＥＴアレイの製造及び使用に関する記述はＲｏｔｈｂｅｒｇに含まれている。より具体的には、Ｒｏｔｈｂｅｒｇは核酸をシークエンシングするためのｃｈｅｍＦＥＴアレイ（特に、ＩＳＦＥＴ）の使用を記述しており、既知のヌクレオチドを、ｃｈｅｍＦＥＴに接触し容量結合された反応室内の複数の同一核酸に組み込むことを含み、その核酸は反応室の中の単一ビーズに結合され、ｃｈｅｍＦＥＴで信号を検出し、その信号を検出することは、既知のヌクレオチド三リン酸を合成された核酸に組み込むことによって生じた１個以上の水素イオンの放出を示している。
イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）アレイなどの化学的感応性トランジスタベースアレイをテストするための過去の技術には、「ウエットテスト」が含まれる。ＩＳＦＥＴアレイは、液体の化学的組成の変化に敏感である。それ故に、通常、ＩＳＦＥＴアレイはアレイ上に１つ以上の液体（例えば、異なるｐＨ値を有する液体）を流し、そのアレイ中の各々のＩＳＦＥＴ構成要素の反応を読み取り、その構成要素が正常に動作しているか判断することによってテストされていた。ウエットテストは、意図した動作状態下でＩＳＦＥＴをテストする利点を有するが、ウエットテストは、ほとんどの状況で実用的ではないと考えられている。
特に、ウエットテストは、多量な製造には面倒で実用的ではない。また、ウエットテストは、装置の腐食を起こし、通常動作の前に、装置が完全に乾燥するのを妨げる可能性のある液体に曝すことになる。さらに、装置を液体に曝すことは、装置に不具合を発生させ又は将来の汚れを発生させる恐れがある。これらの理由から、一旦、装置が液体に曝されると、通常は、製造業者はその装置を受け入れないだろう。
米国特許公開第２０１０／０３０１３９８号 米国特許公開第２０１０／０２８２６１７号 米国特許公開第２００９／００２６０８２号
「Ｔｈｉｒｔｙ ｙｅａｒｓ ｏｆ ＩＳＦＥＴＯＬＯＧＹ：ｗｈａｔ ｈａｐｐｅｎｅｄ ｉｎ ｔｈｅ ｐａｓｔ ３０ ｙｅａｒｓ ａｎｄ ｗｈａｔ ｍａｙ ｈａｐｐｅｎ ｉｎ ｔｈｅ ｎｅｘｔ ３０ ｙｅａｒｓ」、Ｐ．Ｂｅｒｇｖｅｌｄ、Ｓｅｎｓ．Ａｃｔｕａｔｏｒｓ、８８（２００３）、ｐｐ．１−２０（「Ｂｅｒｇｖｅｌｄ」） 「Ａ ｌａｒｇｅ ｔｒａｎｓｉｓｔｏｒ−ｂａｓｅｄ ｓｅｎｓｏｒ ａｒｒａｙ ｃｈｉｐ ｆｏｒ ｄｉｒｅｃｔ ｅｘｔｒａｃｅｌｌｕｌａｒ ｉｍａｇｉｎｇ」、Ｍ．Ｊ．Ｍｉｌｇｒｅｗ、Ｍ．Ｏ．Ｒｉｅｈｌｅ及びＤ．Ｒ．Ｓ．Ｃｕｍｍｉｎｇ、Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ、Ｂ：Ｃｈｅｍｉｃａｌ、１１１−１１２（２００５）、ｐｐ．３４７−３５３ 「Ｔｈｅ ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｓｃａｌａｂｌｅ ｓｅｎｓｏｒ ａｒｒａｙｓ ｕｓｉｎｇ ｓｔａｎｄａｒｄ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ」、Ｍ．Ｊ．Ｍｉｌｇｒｅｗ、Ｐ．Ａ．Ｈａｍｍｏｎｄ、及びＤ．Ｒ．Ｓ．Ｃｕｍｍｉｎｇ、Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ、Ｂ：Ｃｈｅｍｉｃａｌ、１０３、（２００４）、ｐｐ．３７−４２
それ故、当分野には、化学的感応性トランジスタベース装置を乾燥試験するニーズが存在する。
以下に、本発明の基本的な諸特徴および種々の態様を列挙する。
［１］
各々の画素要素が、ソース端子と、ドレイン端子と、フローティングゲート端子とを有する化学的感応性トランジスタを備える、画素要素のアレイによって構成される化学的検出装置をテストする方法であって、
該化学的感応性トランジスタのソース端子のグループを共通にして接続する工程と；
該グループの該ソース端子に第一のテスト電圧を印加する工程と；
該第一のテスト電圧によって生成された該ドレイン端子において、対応する第一の電流を測定する工程と；
該第一のテスト電圧及び電流に基づいて抵抗値を算出する工程と；
第二のテスト電圧が、少なくとも部分的に該抵抗値に基づく、該グループを異なる動作モードで操作するために該グループの該ソース端子において該第二のテスト電圧を印加する工程と、；
該第二のテスト電圧によって生成された該ドレイン端子において、対応する第二のセットの電流を測定する工程と；
該第二のテスト電圧及び電流に、並びに該化学的感応性トランジスタの動作特性に基づいて、該グループにおける各化学的感応性トランジスタのフローティングゲート電圧を算出する工程と
を含む、方法。
［２］
各々の化学的感応性トランジスタが、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）である、［１］に記載の方法。
［３］
前記グループが、前記アレイにおいてすべての前記化学的感応性トランジスタを含む、［１］に記載の方法。
［４］
前記グループが前記アレイの一つおきの行を含む、［１］に記載の方法。
［５］
前記グループが前記アレイの一つおきの列を含む、［１］に記載の方法。
［６］
前記第一のテスト電圧を前記アレイの異なる側において連続的に印加する、［１］に記載の方法。
［７］
前記第二のテスト電圧でテスト電流を印加する工程を更に含む、［１］に記載の方法。
［８］
前記第二のテスト電圧を前記アレイの異なる側において連続的に印加し、且つ前記フローティングゲート電圧を該アレイの各側に関して算出する、［１］に記載の方法。
［９］
算出した前記フローティングゲート電圧をすべての側に関してまとめて平均化する、［８］に記載の方法。
［１０］
前記アレイ中のいずれかのフローティングゲート端子に接触しているか又は隣接している液体サンプルが存在しない、［２］に記載の方法。
［１１］
前記化学的感応性トランジスタの異なる動作モードが、三極管モード及び飽和モードのうちの一つを含む、［１］に記載の方法。
［１２］
ソースと、ドレインと、フローティングゲートとを有する化学的感応性トランジスタのアレイを乾燥試験する方法であって、
第一のテスト電圧を該化学的感応性トランジスタの共通ソース接続グループに印加する工程と；
第一のセットのテスト電圧によって生成された該第一のテスト電圧及び電流に基づいて、抵抗を算出する工程と；
第二のテスト電圧が、該化学的感応性トランジスタを駆動させて複数の動作モード間を遷移させ、かつ該第二のテスト電圧が部分的に算出された抵抗に基づく、該第二のテスト電圧を印加する工程と；
各々の駆動させた化学的感応性トランジスタのフローティングゲート電圧を算出する工程と；
各々の算出されたフローティングゲート電圧が所定の閾値内にあるかどうかを判定する工程と
を含む、方法。
［１３］
前記化学的感応性トランジスタがＩＳＦＥＴである、［１２］に記載の方法。
［１４］
前記共通ソース接続グループが前記アレイ全体である、［１２］に記載の方法。
［１５］
前記共通ソース接続グループが、前記アレイの一つおきの行を備える、［１２］に記載の方法。
［１６］
前記共通ソース接続グループが、前記アレイの一つおきの列を備える、［１２］に記載の方法。
［１７］
前記複数の動作モードが、三極管モードと飽和モードとを含む、［１２］に記載の方法。
［１８］
各々の化学的検出要素が、半導体ボディ端子、ソース端子、ドレイン端子、及びフローティングゲート端子を有する、化学的感応性電界効果トランジスタを備える、化学的検出要素のアレイと；
複数のソース端子及び複数のボディ端子に接続された、該アレイの各側における複数の駆動電圧端子、及び
ドレイン電流を対応する電圧測定値に変換することによって該ドレイン電流を測定するために、該アレイ中の少なくとも１つの要素の該ドレイン端子に接続された、電流源
を備える、テスト回路と
を備える、装置。
［１９］
前記化学的感応性トランジスタがＩＳＦＥＴである、［１８］に記載の装置。
［２０］
前記テスト回路が、前記化学的感応性電界効果トランジスタを駆動させて異なるモードで動作させるように構成される、［１８］に記載の装置。
［２１］
前記異なるモードが、三極管モードと飽和モードとを含む、［２０］に記載の装置。
［２２］
トランジスタをテストする方法であって、該トランジスタが、フローティングゲート、並びに、該フローティングゲートと第一の端子及び第二の端子のうちの少なくとも一方との間の重複静電容量を有し、該方法が、
該トランジスタの該第一の端子にテスト電圧を印加する工程と；
該トランジスタの第二の端子にバイアスをかける工程と；
該第二の端子における出力電圧を測定する工程と；
該出力電圧が所定範囲内にあるかどうかを判定する工程と
を含み、該重複静電容量を介した該テスト電圧が、該トランジスタをアクティブモードにする、方法。
［２３］
前記トランジスタが、ＩＳＦＥＴである、［２２］に記載の方法。
［２４］
前記第一の端子がドレイン端子であり、かつ前記第二の端子がソース端子である、［２２］に記載の方法。
［２５］
前記テスト電圧を別の電圧値に調整する工程と；
調整された該テスト電圧を前記第一の端子に印加する工程と；
前記第二の端子における第二の出力電圧を測定する工程と；
該出力電圧に基づいてトランジスタ特性を決定する工程と
を更に含む、［２２］に記載の方法。
［２６］
前記トランジスタ特性がトランジスタ利得である、［２５］に記載の方法。
［２７］
前記重複静電容量が、前記トランジスタの端子インプラントと部分的に重なるゲート酸化物層材料によって形成される、［２２］に記載の方法。
［２８］
前記フローティングゲート端子に接触しているか又は隣接している液体サンプルが存在しない、［２３］に記載の方法。
［２９］
各々の検出要素が、フローティングゲート、第一の端子、第二の端子、並びに該フローティングゲートと該第一の端子及び該第二の端子のうちの少なくとも一方との間の重複静電容量を有する、電界効果トランジスタを含む、検出要素のアレイと；
少なくとも１つの第一の端子に結合した、駆動電圧端子、
少なくとも１つの第二の端子に結合した、バイアス電流端子、及び
該少なくとも１つの第二の端子に結合した、出力電圧測定端子
を備える、テスト回路と
を備える、装置。
［３０］
各々の電界効果トランジスタがＩＳＦＥＴである、［２９］に記載の装置。
［３１］
各々の電界効果トランジスタの前記第一の端子がドレイン端子であり、かつ各々の電界効果トランジスタの前記第二の端子がソース端子である、［２９］に記載の装置。
［３２］
前記重複静電容量が、前記トランジスタの端子インプラントと部分的に重なるゲート酸化物層材料によって形成される、［２９］に記載の装置。
イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）の断面図を図示する。 要素アレイのブロック図を図示する。 要素アレイをテストするための簡略化したフロー図を図示する。 ２−Ｔピクセルアレイの例を図示する。 ３−Ｔピクセルの例を図示する。 フローティングゲート端子トランジスタの断面図を図示する。 フローティングゲート端子トランジスタと等価の回路概略図を図示する。 テスト期間のフローティングゲート端子トランジスタと等価の回路概略図を図示する。
詳細な説明
本発明の実施形態は、化学製品をテストする方法と、各々の画素要素が、ソース端子、ドレイン端子、及びフローティングゲート端子を有する、化学的感応性トランジスタを備える画素要素アレイによって構成される化学的検出装置を提供する。この方法は、化学的感応性トランジスタのソース端子のグループを共通にして接続する工程と、第一のテスト電圧をそのグループのソース端子に印加する工程と、第一のテスト電圧によって生成された、ドレイン端子における対応する第一の電流を測定する工程と、第一のテスト電圧及び電流に基づいて、抵抗値を算出する工程とを含んでもよい。本方法はまた、第二のテスト電圧が少なくとも部分的に抵抗値に基づく、前記グループを異なる動作モードで操作するために、第二のテスト電圧をそのグループのソース端子において印加する工程と、第二のテスト電圧で生成された、ドレイン端子における対応する第二のセットの電流を測定する工程を含んでもよい。第二のテスト電圧及び電流に、並びに化学的感応性トランジスタの動作特性に基づいて、そのグループにおいて各化学的感応性トランジスタのフローティングゲート電圧を算出する工程を含んでもよい。
本発明の実施形態は、ソース、ドレイン及びフローティングゲートを有する化学的感応性トランジスタのアレイを乾燥試験する方法を提供する。本方法は、第一のテスト電圧を化学的感応性トランジスタの共通ソース接続グループに印加する工程と；第一のセットのテスト電圧によって生成された第一のテスト電圧及び電流に基づいて抵抗を算出する工程と；第二のテスト電圧が、化学的感応性トランジスタを駆動させて複数の動作モード間を遷移させ、かつ第二のテスト電圧は部分的に算出された抵抗に基づく、第二のテスト電圧を印加する工程と；各々駆動させた化学的感応性トランジスタのフローティングゲート電圧を算出する工程と；各々の算出されたフローティングゲート電圧が所定の閾値内にあるかどうかを判定する工程とを含んでもよい。
本発明の実施形態は、化学的検出要素のアレイとテスト回路とを含む装置を提供する。各々の要素は、半導体ボディ端子、ソース端子、ドレイン端子、及びフローティングゲート端子を有する、化学的感受性のある電界効果トランジスタを備えていてもよい。テスト回路は、アレイの各側に複数の駆動電圧端子を備えていてもよく、その複数の駆動電圧端子は、複数のソース端子と複数のボディ端子に接続しており、ドレイン電流を対応する電圧測定値に変換することによってドレイン電流を測定するために、電流ソースがアレイ中の少なくとも１つの要素のドレイン端子と接続している。
本発明の実施形態は、トランジスタをテストする方法であって、トランジスタが、フローティングゲート、並びに、前記フローティングゲートと第一の端子及び第二の端子のうちの少なくとも一方との間の重複静電容量を有する、方法を提供する。本方法はトランジスタの第一の端子に試験電圧を印加する工程と、トランジスタの第二の端子にバイアスをかける工程と、第二の端子において出力電圧を測定する工程と、出力電圧が所定の範囲にあるかどうかを判定する工程とを含む。重複静電容量を介した試験電圧はトランジスタをアクティブモードにすることが出来る。
本発明の実施形態は検出要素のアレイとテスト回路とを含む装置を提供する。各々の要素は、フローティングゲート、第一の端子、第二の端子、並びに該フローティングゲートと第一の端子及び第二の端子のうちの少なくとも一方との間の重複静電容量を有する、電界効果トランジスタを備えることが出来る。テスト回路は、少なくとも１つの第一の端子に結合した駆動電圧端子と、少なくとも１つの第二の端子に結合したバイアス電流端子と、前記少なくとも１つの第二の端子に結合した出力電圧測定端子とを含むことが出来る。
本発明の実施形態は、ＩＳＦＥＴ装置のようなイオン感知装置をテストするためのシステム及び方法に関する。典型的には、ＩＳＦＥＴは、ＩＳＦＥＴの上に形成されたマイクロウエルの化学的組成の変化を感知する。そのような化学的変化は、マイクロウエルの中に含まれる液体中の化学反応によって引き起こされ得る。図１はＩＳＦＥＴ１００の簡略化した図である。ＩＳＦＥＴ１００は、ＮＭＯＳ装置として図示されているが、ＰＭＯＳ装置も本発明の局面で使用してもよい。本実施形態では、ＩＳＦＥＴ１００は、４個の端子を有する半導体装置である。前記４個の端子は、ゲート端子１１０、ドレイン端子１２０、ソース端子１３０、及びボディ端子１４０である。ゲート端子１１０はフローティングゲートであってもよい。
ＩＳＦＥＴ１００は、フローティングゲート上のマイクロウエルを有するフローティングゲートを含んでいてもよい。本マイクロウエルは、特定のイオン種を結合させ、電荷分布に変化を起こし、表面の電位に変化を起こす表面部位を有する酸化物（又はその他の材料）を含んでいてもよい。この表面電位の変化は、次いでＩＳＦＥＴによって検出し、読み取り回路によって測定することが出来、マイクロウエルの中に含まれるイオン量を表す。この様な方法で、アレイ（例えば、図２のＩＳＦＥＴ要素アレイ２１０）の中の各ＩＳＦＥＴは、前記アレイ上に提示されたサンプル溶液のイオン濃度の局所的な変化を検出するために使用することが出来る。
ＩＳＦＥＴ１００は、標準ＭＯＳＦＥＴ装置と同じように動作してもよく、数か所の動作領域の間を遷移してもよい。ＶＧＳ−Ｖｔｈが正であり、ＶＤＳよりも大きくＩＳＦＥＴ１００がバイアスされている場合、トランジスタは、通常、線形領域と呼ばれる三極管領域に存在する。この三極管領域では、ドレイン端子１２０を通る電流ＩＤは次のように定義することが出来る。
Figure 0005952813
式中、μｎは電荷担体実効移動度係数であり、Ｃｏｘは単位領域係数当たりのゲート酸化物静電容量であり、Ｗはゲート幅であり、Ｌはゲート長さであり、ＶＧＳはゲートとソース端子の間の電圧であり、Ｖｔｈは閾値電圧であり、ＶＤＳドレインとソース端子の間の電圧である。三極管領域では、トランジスタは、ドレインとソース間でオームの法則に則った挙動を有し、ドレイン電流は飽和しない。
ＶＧＳ−Ｖｔｈが正であり、ＶＤＳよりも小さい場合には、ＩＳＦＥＴ１００は、通常、アクティブ領域と呼ばれる飽和領域において動作する。飽和領域では、ドレイン端子１２０を通る電流ＩＤは、次のように定義することが出来る。
Figure 0005952813
式中、μｎは電荷担体実効移動度係数であり、Ｃｏｘは単位領域係数当たりのゲート酸化物静電容量であり、Ｗはゲート幅であり、Ｌはゲート長さであり、ＶＧＳはゲートとソース端子の間の電圧であり、Ｖｔｈは閾値電圧であり、ＶＤＳドレインとソース端子の間の電圧であり、λはチャネル長さ調整のための係数である。
ＩＳＦＥＴ１００も、バルク電位に依存した閾値電圧を有している。前記バルク電位は、端子１４０のボディ電圧と呼ばれ、第二のゲートとして動作してもよい。ボディ効果は次のように定義することが出来る。
Figure 0005952813
式中、ＶＴＮは現在の基板のバイアスを有する閾値電圧であり、ＶＴＯは、閾値電圧についてのゼロのＶＳＢ値であり、ＶＳＢはソース端子とボディ端子の間の電圧であり、γはボディ効果パラメータであり、２φは表面電位パラメータである。
ＩＳＦＥＴ１００は画素要素の中に設置されてもよく、前記画素要素はアレイの一部であってよい。図２はＩＳＦＥＴ要素アレイ２１０を有する装置２００を図示している。アレイ２１０の中の各々の要素は、図１に述べたようにＩＳＦＥＴを備えていてもよく、その他のトランジスタ及び電気的構成要素も備えていてもよい。前記アレイ２１０は複数の行と列として配置されてよい。前記２１０はまた列の両端と行の両側にＩＳＦＥＴ端子接続部を有してもよく、従って、アレイ２１０の４つのエッジの各々にＩＳＦＥＴ端子接続部を有してもよい。ボディ接続部は、バイアス電圧に設定してもよい。例えば、各々のエッジは、以下で述べるように、アレイ２１０におけるＩＳＦＥＴのソース接続部を有してもよい。
アレイ２１０は通常、大規模であるので、前記アレイに沿ったソース抵抗は、トランジスタウエルの本来の抵抗とソースに対する接続によって変化してもよい。本発明の実施形態において、ＩＳＦＥＴアレイ２１０を、ボディとソース接続部のアクセスを、アレイ周囲の異なる物理的位置に戦略的に置くことによってテストしてもよい。次いで希望するフローティングゲート電圧の正確な表示を決めるために、ソース接続部の抵抗を調整してもよい。
図３は本発明の実施形態による、アレイに接触する又は隣接する液体の存在無しに、ＩＳＦＥＴアレイをテストする方法３００の簡略化したフロー図を図示している。最初に、装置をテストモードに入れてよく、テストモードでは装置回路はすべてのＩＳＦＥＴのソースを共通して接続してもよい（つまり、すべてのＩＳＦＥＴソースはお互いに接続される）（工程３１０）。別の実施形態においては、アレイ回路を一つおきの行又は列のソースを共通して接続してもよい（例えば、奇数番の行のソースを互いに接続する、偶数番の行のソースをお互いに接続する）。一つおきの行または列の配置は、このテスト手順によって行と列アレイの整合性のテストを可能にする構造アレイテスト技術である。例えば、列の欠陥の存在（例えば、製造欠陥によって、２つの列がショートしている）は、奇数列（偶数列ではない）をハイレベルに駆動させ（例えば、電圧を印加する）、偶数列がロウであるかどうか確認するために偶数列を測定することによってテストしてもよい。偶数列がハイと測定されれば、これによって、欠陥のある列であると識別される。行をテストするには、１つの列が駆動されてもよく、その行の他の側が測定されてもよく、信号がアレイを通過することを確保する。従って、構造アレイテストは、前記アレイの行と列の接続性をテストすることが出来る。アレイのＩＳＦＥＴのソースを接続することに加えて、ＩＳＦＥＴのドレインに対するその他又は類似の接続を確立してもよい。
ソースの接続が完成した後、第一のテストを行ってもよい（工程３２０）。第一のテストでは、第一のテスト電圧をアレイ全体にかけて（印加して）よい。第一のテスト電圧を、アレイの列のどちらかの端部又は行のどちらかの側などの装置の複数の側にかけてもよい。例えば、第一のテスト電圧を各々の側に連続的にかけてもよい。第一のテスト電圧を接続した複数のＩＳＦＥＴのボディとソースの端子に印加してもよい。第一のテスト電圧は、画素アレイをテストするための適切な動作（又はバイアス）電圧を認識するために最初の掃引電圧を含んでもよい。
第一のテストに対応する第一のテスト測定値を得てもよい（工程３３０）。第一のテスト電圧は各々の接続されたＩＳＦＥＴを介して対応する電流を生成することが出来る。次いで生成された電流は測定されてよい。本発明の実施形態においては、異なる電圧及び電流測定値の範囲が与えられてもよい。例えば、ボディをアナログ電源電圧又はアナログ接地（ＩＳＦＥＴがＰＭＯＳかＮＭＯＳ装置かによって決まる）の一方のバイアス電圧に設定して、ソース及びドレイン電圧をかけてもよい。次いで結果のドレイン電流は、測定された電流を対応する電圧値に変換する電源によって測定されてよい。別の例によれば、原則として、ボディはアナログ電源電圧とアナログ接地電圧間の電圧に設定されてよい。更に、すべてのボディ端子はＩＳＦＥＴアレイにおいて同じ電圧に設定されてよく、従って、アレイのすべてのＩＳＦＥＴは同じようにバイアスがかけられてよい。別のテストはアレイ全体の閾値電圧のミスマッチを特徴付けてもよい。
第一の試験電圧値及び対応する測定電流に基づいて、電源接続のための抵抗値を算出してもよい（工程３４０）。例えば、ソース接続のための抵抗勾配を算出してもよく、抵抗勾配はテスト電圧と測定電流の抵抗関係を示している。
ソース接続のための抵抗値を算出した後、装置の１つの側（例えば、列の１つの端部）に対するボディとソースの接続が行われてよい。次いで第二のテストが行われてもよい（工程３５０）。第二のテストでは、第二のテスト電圧と電流をアレイにかける又は印加してもよい。第二のテスト電圧は、異なる動作（あるいはバイアス）電圧ポイントでの掃引電圧であってよい。従って、バイアス電圧であるボディ接続は、それに応じて設定してよい。第二のテスト電圧及び電流は、三極管モード及び飽和モードなどの、上記したように異なる動作モードでＩＳＦＥＴを動作させる電圧範囲の掃引であってよい。更に、第二のゲートとしてボディ端子を使用することによって、ＩＳＦＥＴはボディ効果モードで動作されてもよい。
次いで第二のテストに対応する第二のテスト測定値を得てもよい（工程３６０）。第二のテスト電圧及び電流をかけること又は印加することを繰り返して、アレイで感知される異なる電流と電圧を測定してもよい。例えば、ボディ電圧がアナログ電源電圧とアナログ接地電圧の間にある時、ソース電圧及びドレイン電圧をかけてもよい。生成されたドレイン電流は、電流を、対応する電圧値に変換する電流源によって測定されてよい。かけられた又は測定された電圧及び電流に基づいて、ＩＳＦＥＴのゲート電圧が算出されてよい（工程３７０）。特に、かけられ且つ測定された電圧及び電流に基づいてゲート電圧を算出するために、上記の異なるモードでの動作式が使われてもよい。ＩＳＦＥＴが正常に作動しているか確認するために、各々のＩＳＦＥＴ要素のためのゲート電圧が算出されてよい。
実施形態において、装置の１つ以上の他の側（例えば、列の反対側端部）に関して工程３５０−３７０を繰り返してよい。別の実施形態では、例えば、２の倍数で掛けられた電圧および電流を増加する又は減少させた後、工程３５０−３７０を繰り返してよい。次いでゲート電圧は調節された電圧（バイアスポイント）から算出してもよい。繰り返しを増やすことまたは減らすことも、その装置の１つ以上の他の側に関して繰り返してよい。また、繰り返しを増やすことまたは減らすことは、複数回繰り返してよく、各々の回に、かけられた電圧及び電流は各々の繰り返しである要因によって調節される。すべての繰り返しが終了した後、ＩＳＦＥＴゲート電圧のより正確な表示を得るために、算出されたゲート電圧の平均値を出してもよい。平均ゲート電圧は、各々のＩＳＦＥＴが正常に作動しているか確認するために、希望する閾値範囲と比較される。更に、位置（例えば、アレイにおけるＸ、Ｙ列及び行）、各々のＩＳＦＥＴゲート電圧の値、及び／又は各々のＩＳＦＥＴの作動条件は、例えば、レジスタに記録されてもよい。各々のＩＳＦＥＴのフローティングゲート電圧がプログラムされる及び／又は消去される、各々の画素要素をプログラムするため及び／又は消去するために付加的な回路を設けてもよい。ある実施形態では、プログラム／消去能力がより高いレベルの故障検出範囲を提供してもよい。しかし、プログラム／消去回路は、他の回路構成要素よりも高い電圧で動作してもよく、回路構成要素が破損しないように、より高い電圧回路を絶縁する設計技術を応用してもよい。
別の実施態様では、電圧と電流に加えて、ＩＳＦＥＴ要素の閾値電圧を調整するために装置温度も変化させてよい。温度を変化させることによって、ＩＳＦＥＴ要素のゲート電圧を算出するために一つおきのデータポイントが観察され使用されてよい。
更に、個々の画素要素のための回路は様々な異なる形態を取ってもよい。図４は本発明の局面で使用してもよい４個の画素要素を示す２個トランジスタ（２−Ｔ）画素アレイ４００を図示している。画素アレイ４００は複数の画素要素４０１．１−４０１．ｎを備えていてもよい。各々の画素要素４０１はＩＳＦＥＴ４１０と別のトランジスタ４２０を備えていてもよい。２−Ｔ画素実施形態では、ＩＳＦＥＴのフローティングゲート端子以外のすべてのノードを制御及び／又は測定することによって、アレイがテストされてよい。
図５は本発明の局面で使用されてもよい３個トランジスタ（３−Ｔ）画素要素５００を図示している。画素要素５００は、ＩＳＦＥＴ５１０と２個のその他のトランジスタ５２０、５３０を備えていてもよい。３−Ｔ画素実施形態では、ＩＳＦＥＴのフローティングゲート端子以外のすべてのノードを制御及び／又は測定することによってアレイがテストされてよい。ＩＳＦＥＴに一定の電流を提供するために、シンク電流（Ｉ−Ｓｉｎｋ）は制御可能電流源であってよい。この実施形態においては、シンク電流能力は、ゲート電圧をより正確に算出するために使用されてもよい別の測定ポイントを加える。画素回路のその他の変形体が本発明の実施形態とともに使用されてもよい。
上記の本発明の乾燥試験の実施形態は、フローティングゲートトランジスタの機能性をテストするために、フローティングゲートトランジスタの特性を活用する。それ故に、回路のオーバーヘッド無し又はほとんど無しで、装置の動作をテストすることが出来、アレイ領域において、付加的なテスト回路は必要ないのでアレイのサイズを最適にすることが出来る。更に、本発明の実施形態は液体がアレイをすべてテストするということを要求しないので、汚染が避けられる。
ＩＳＦＥＴアレイは液体の使用無しでテストが可能であるという本発明の局面を記述してきたが、本発明の局面をテスト目的の液体の使用とともに採用してもよい。例えば、既知のｐＨを有する液体を、本明細書に記述された乾燥試験の前、その最中、あるいはその後に適用してもよい。従って、本明細書に記述した乾燥試験の技術は、希望する場合には、ウエット試験の技術と一緒に使用してもよい。
更に、本発明の異なる実施形態は、本明細書では、一個のＩＳＦＥＴを使用して記述している。しかし、本発明は複数のＩＳＦＥＴに限定されず、その他の適するフローティングゲートトランジスタ装置又はその他の適する化学的感応性トランジスタに応用可能である。
本発明の別の実施形態によれば、フローティングゲートトランジスタの機能性をテストするために、フローティングゲートに結合した寄生静電容量を使用してもよい。図６はＩＳＦＥＴのようなフローティングゲートトランジスタ６００の簡略図を示している。トランジスタ６００は、フローティングゲート６１２と、ドレイン６１４と、ソース６１６とを備えていてもよい。この実施形態において、ドレイン６１４とソース６１６は、ｎタイプ基板の中のｐタイプのインプラントであり、ｐチャネルＦＥＴ装置を形成している。しかし、当業者は、トランジスタ６００は、ｐタイプ半導体の中のｎタイプインプラントを使用して形成したドレインとソースとを有するｎチャネルＦＥＴ装置を使用して、形成してもよいことを理解するだろう。
ＩＳＦＥＴは、一般的には、自己整合プロセスを使用して形成してよい。ポリシリコンゲートは形成されてよく、フローティングゲート６１２は、ゲート酸化物６１５又はその他の適するゲート絶縁物の上に形成してよい。ソースとドレインとのインプラントは数個の工程で形成してよい。窒化物スペーサーを適用する前に、ＬＤＤ（軽くドープしたドレイン）インプラントを形成してよい。ＬＤＤインプラントは、ゲートの下の狭い範囲に拡散して、電場を縮小し、ホットキャリアなどのトランジスタの性能のマイナス側面を減少させる。ＬＤＤインプラントは、変性ドープの注入工程と共に、ドレイン６１４とソース６１６を形成する。ドレイン６１４とソース６１６は、ゲート酸化物６１５の各々の部分の下に配置された部分的に重なる部分６０７、６０８を有してよい。インプラントの一部分が、寄生静電容量を生成するフローティングゲート電極の下になるように、重なる部分６０７、６０８が各々のインプラント内で形成される。重なる部分の大きさに関係したプロセスパラメータは、重なる部分の大きさとその静電容量を制御するために調節されてよい。
図７は、ゲート及びソース（ＣＧＳ）の間の寄生静電容量と、ゲート及びドレイン（ＣＧＤ）の間の寄生容量とを図示する、トランジスタ６００と等価の回路略図を示している。あるいは、ゲートとドレインの間だけ、あるいはゲートとソースの間だけに寄生静電容量は存在してもよい。
本発明の実施形態において、フローティングゲートトランジスタは、フローティングゲートを動作させるための流体バイアスを使用しないで、上記の寄生静電容量を使用してテストしてよい。図８は、本発明の実施形態によるアレイ中の画素要素のためのフローティングゲートトランジスタ構造を図示している。図８のフローティングゲートトランジスタ（例えば、ＩＳＦＥＴ）は、ソースフォロワー構造の中に配置されるが、当業者によってコモンソースなどのその他の構造を適用してもよいことは理解されるだろう。フローティングゲートトランジスタのドレインは、トランジスタを駆動させるために、電圧電源ＶＤＤに結合させてよい。例えば、ＶＤＤは、３ボルトでよい。フローティングゲートトランジスタのソースは、電流源によってバイアスをかけられてよい。例えば、電流源は１μＡ電流源でよい。
次いでソースの電圧（図８にはＶＯＵＴと示されている）を測定してもよい。ソース電圧ＶＯＵＴは、フローティングゲート上の電圧を表すことができる。トランジスタの寄生静電容量がフローティングゲートを飽和領域に移行させ、そのため、トランジスタは、対象のゲート電位に従うソース電圧ＶＯＵＴを生成してよい。トランジスタの閾値電圧と寄生静電容量値は、トランジスタを動作領域に移行するのに十分であるフローティングゲートの正しい結合を可能にするように設計されてよい。
ソース電圧ＶＯＵＴが、アレイの通常の分布の期待される範囲にある場合、テストはフローティングゲートトランジスタが有効かつ測定可能な信号を生成することが出来ると判断するので、画素は操作可能と考えてよい。しかし、測定された信号が通常の分布に比較して高すぎる又は低すぎる場合には、それは、フローティングゲートにおいて過剰な取りこまれた電荷が存在できると示し得る。また、テストされたアレイ中の測定された値の分布が非常に広い場合には、それは個々の画素要素の大規模な不均一性を示し得る。重大な不均一性は、一般的には信頼出来ないと考えられ、それ故、アレイは使用不可能であり得る。
別の実施形態では、フローティングゲートトランジスタテストは、画素の利得を測定すること、及び／又はその他の画素特性を決めるために拡張してもよい。再び言うと、フローティングゲートを動作させるために流体バイアスを使わないでテストを実施してよく、それにより、アレイの完全性を維持する。
実施態様において、対応するソース電圧を測定しながらドレイン電圧を変化させてよい。ソースバイアス電流は、ドレイン電圧を変化させる一方で、一定に保ってもよい。第一の工程で、第一の電圧は、例えば、３Ｖをドレインに印加してよく、ソースはそれに応じてバイアスをかけてよい。第二の工程では、ソースのバイアス電流を第一の工程から一定に保ちながら、ドレイン電圧を、例えば、２．８Ｖの第二の電圧に調節してもよい。対応するソース電圧を測定してよい。ドレイン電圧（この例では２００ｍＶ）の変化は、重複静電容量ＣＧＤのためにフローティングゲートの対になる。それ故に、結果としてのソース電圧は、ドレイン電圧の変化の一部分であってよい。入力された電圧に対する測定値の比は、画素の利得を表しており、対象のその他の画素の特性を確かめるために使用してよい。
本明細書では、本発明のいくつかの実施形態を特に図示して記述した。しかし、本発明の改良と変形は上記の内容がカバーしていることが理解されるだろう。他の例では、実施形態を曖昧にしないために、周知の動作、構成要素及び回路について詳細には記述していない。本明細書に開示した特異な構造的及び機能的詳細は代表例であって、必ずしも、実施形態の範囲を限定しているのではないことが理解出来るだろう。
当業者は、先行する記述から本発明は様々な形態で実施可能であり、その様々な実施形態は、単独でもあるいは組み合わせても実施可能であることを理解するだろう。しかし、本発明の実施形態は、特定の例に関連して記述されているが、他の改良は、図面、明細書及びそれに続くクレームを精査することによって熟練技術者には明らかであるので、実施形態の真の範囲及び／又は本発明の方法は限定されるべきではない。
様々な実施形態は、ハードウエア要素、ソフトウエア要素又は両者の組み合わせを使用して実施されてよい。ハードウエア要素例は、プロセッサ、マイクロプロセッサ、回路、回路要素（例えば、トランジスタ、レジスタ、コンデンサ、インダクタ等）、集積回路、特定用途向け集積回路（ＡＳＩＣ）、プログラム可能論理装置（ＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）、論理ゲート、レジスタ、半導体装置、チップ、マイクロチップ、チップセット等を含んでもよい。ソフトウエア例は、ソフトウエア構成要素、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、マシーンプログラム、オペレーティングシステムソフトウエア、ミドルウエア、ファームウエア、ソフトウエアモデュール、ルーチン、サブルーチン、機能、方法、手順、ソフトウエアインターフェース、アプリケーションプログラムインターフェース（ＡＰＩ）、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、単語、数値、シンボル、又はそれらの組み合わせを含んでよい。実施形態をハードウエア要素及び／又はソフトウエア要素を使用して実施するかどうかの決定は、要因の数、例えば、好ましい計算速度、電力レベル、耐熱性、処理サイクル予算、入力データ速度、出力データ速度、メモリ資源、データバススピード、及びその他の設計又はパフォーマンス制約などによって変化してよい。
ある実施形態は、コンピュータ読込可能な媒体又は、もしマシーンで実行した場合、前記マシーンに実施形態の方法及び／又は動作を実行させる命令又は命令セットを記憶出来る物品を使用して実施してもよい。そのようなマシーンは、例えば、適当なプロセッシングプラットフォーム、コンピューティングプラットフォーム、コンピュータデバイス、処理装置、コンピュータシステム、処理システム、コンピュータ、プロセッサ等を含んでもよく、ハードウエア及び／又はソフトウエアの適当な組み合わせを使用して実施してもよい。コンピュータ読込可能な媒体又は物品は、例えば、適当なタイプのメモリユニット、メモリ装置、メモリ商品、メモリ媒体、記憶装置、記憶商品、記憶媒体及び／又は記憶ユニット、例えば、メモリ、取り外し可能又は取り外し不可の媒体、消去可能又は消去不可の媒体、書き込み可能又は書き込み不可の媒体、デジタル又はアナログ媒体、ハードディスク、フロッピーディスク、コンパクトディスク読み込み専用メモリ（ＣＤ−ＲＯＭ）、読込可能コンパクトディスク（ＣＤ−Ｒ）、再書き込み可能コンパクトディスク（ＣＤ−ＲＷ）、光ディスク、磁気ディスク、光磁気媒体、取り外し可能メモリーカード又はディスク、様々なタイプのデジタル多用途ディスク（ＤＶＤ）、テープ、カセット等を含んでよい。命令は、適当なハイレベル、ローレベル、オブジェクト指向、ビジュアル、コンパイル及び／又は解釈されたプログラミング言語を使用して実施されるソースコード、コンパイルコード、解釈されたコード、実行可能なコード、静的コード、動的コード、解読されたコード等の適当なタイプのコードを含んでよい。

Claims (13)

  1. 各々の画素要素が、ソース端子と、ドレイン端子と、フローティングゲート端子とを有するイオン感応性電界効果トランジスタ（ＩＳＦＥＴ）を備える、画素要素のアレイによって構成される化学的検出装置をテストする方法であって、
    該ＩＳＦＥＴのソース端子のグループを共通にして接続する工程と；
    該グループの該ソース端子に第一のテスト電圧を印加する工程と；
    該ドレイン端子において、第一のテスト電圧によって生成された対応する第一の電流を測定する工程と；
    該第一のテスト電圧及び電流に基づいて抵抗値を算出する工程と；
    該グループを異なる動作モードで操作するために該グループの該ソース端子において第二のテスト電圧を印加する工程であって、該第二のテスト電圧が、該グループにおけるＩＳＦＥＴを該異なる動作モードで動作させる電圧ポイントでの掃引電圧である、前記工程；
    該ドレイン端子において、第二のテスト電圧によって生成された対応する第二のセットの電流を測定する工程と；
    該グループの各ＩＳＦＥＴにおいて、該第二のテスト電圧及び電流に基づいて、フローティングゲートの電圧を算出する工程と
    を含み、
    前記グループが、前記アレイにおいてすべての前記ＩＳＦＥＴを含むか、または
    前記グループが、前記アレイの一つおきの行、もしくは一つおきの列を含む、
    方法。
  2. 前記第一のテスト電圧を前記アレイの異なる側において連続的に印加する、請求項１に記載の方法。
  3. 前記第二のテスト電圧でテスト電流を印加する工程を更に含む、請求項１に記載の方法。
  4. 前記第二のテスト電圧を前記アレイの異なる側において連続的に印加し、且つ前記フローティングゲートの電圧を該アレイの各側に関して算出する、請求項１に記載の方法。
  5. 算出した前記フローティングゲートの電圧をすべての側に関してまとめて平均化する、請求項４に記載の方法。
  6. 前記アレイ中のいずれかのフローティングゲート端子に接触しているか又は隣接している液体サンプルが存在しない、請求項１に記載の方法。
  7. 前記ＩＳＦＥＴの異なる動作モードが、三極管モード及び飽和モードのうちの一つを含む、請求項１に記載の方法。
  8. ソースと、ドレインと、フローティングゲートとを有する化学的感応性トランジスタのアレイを乾燥試験する方法であって、
    第一のテスト電圧を該化学的感応性トランジスタの共通ソース接続グループに印加する工程と；
    第一のセットのテスト電圧によって生成された該第一のテスト電圧及び電流に基づいて、抵抗を算出する工程と；
    第二のテスト電圧が、該化学的感応性トランジスタを駆動させて複数の動作モード間を遷移させ、かつ該第二のテスト電圧が、該グループにおける化学的感応性トランジスタを該複数の動作モードで動作させる電圧ポイントでの掃引電圧である、該第二のテスト電圧を印加する工程と；
    各々の駆動させた化学的感応性トランジスタにおいて、該第二のテスト電圧及び電流に基づいて、フローティングゲートの電圧を算出する工程と；
    各々の算出されたフローティングゲートの電圧が所定の閾値内にあるかどうかを判定する工程と
    を含む、方法。
  9. 前記化学的感応性トランジスタがＩＳＦＥＴである、請求項８に記載の方法。
  10. 前記共通ソース接続グループが前記アレイ全体である、請求項８に記載の方法。
  11. 前記共通ソース接続グループが、前記アレイの一つおきの行を備える、請求項８に記載の方法。
  12. 前記共通ソース接続グループが、前記アレイの一つおきの列を備える、請求項８に記載の方法。
  13. 前記複数の動作モードが、三極管モードと飽和モードとを含む、請求項８に記載の方法。
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