TWI601260B - 半導體製程之測試結構及其偵測方法 - Google Patents

Description

半導體製程之測試結構及其偵測方法

本發明係關於一種半導體製程之測試結構及其偵測方法，尤指一種監測半導體基底之表面電荷的測試結構及其偵測方法。

半導體製程包含有許多子製程步驟，包括材料層的沈積以及定義所需圖案於材料層等。以較常使用的化學氣相沈積(chemical vapor deposition,CVD)而言，其是將半導體基底暴露在一種或多種不同的前驅物下，在半導體基底表面發生化學反應以沈積所需的材料層，例如：氧化矽、高介電常數介電層等之絕緣材料層，又或者是可用來形成例如：多晶矽、金屬或金屬合金所構成之導電材料層，其中又以電漿加強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)係利用電漿加速前驅物的反應速率，而可適用於低溫的反應環境，因此，已廣泛地利用於半導體製程中。此外，隨著積體電路的微小化，為精確定義所需圖案，除了微影製程之外，高密度非等向性電漿蝕刻亦在半導體製程中扮演重要的角色，例如：反應性離子蝕刻(reactive-ion-etching，RIE)電漿即常被使用以達到精密的尺寸控制。

然而進行電漿製程時，半導體基底會受到電漿轟擊而產生電荷例如：電子於半導體基底之表面或外露的半導體元件中，隨著多次電漿製程而累積的電荷將影響半導體元件的電性表現，甚至導致半導體元件的損傷。據此，現行的半導體製程時大多是利用一監測晶圓，單獨運行於各式產品晶圓的製程之間，藉以檢視各種半導體製程的穩定性。電荷監測晶圓例如：CHARM-2 wafer即被使用於偵測電荷造成的傷害，此電荷監測晶圓中係以可電抹除可程式唯讀記憶體(Electrically Erasable Programmable Read Only Memory，E²PROM)作為測試結構然而，E²PROM之結構複雜，需要較多製程步驟，使得電荷監測晶圓價格高昂。此外，電荷監測晶圓只能模擬檢測半導體製程的變異量，而無法監控每片產品晶圓的實際狀況。因此，如何簡化測試結構以降低偵測電荷所需之成本且監控產品晶圓實為相關技術者所欲改進之課題。

本發明之目的之一在於提供一種結構簡單的測試結構及其偵測方法，以降低半導體製程中偵測電荷所需之成本。

本發明之一較佳實施例係提供一種半導體製程之測試結構，包括一半導體基底、一第一摻雜區、一第二摻雜區、一介電層以及一導電物質層。第一摻雜區以及第二摻雜區設置於半導體基底中，介電層設置於半導體基底上，而導電物質層直接設置於介電層上。導電物質層係處於浮接態(floating state)，且部分重疊第一摻雜區以及部分重疊第二摻雜區。

本發明之另一較佳實施例係提供一種偵測半導體製程的方法，包括下列步驟。提供一半導體基底，且形成至少一測試結構。形成測試結構包括下列步驟：首先，形成一第一摻雜區以及一第二摻雜區於半導體基底中，接著，形成一介電層於半導體基底上，並直接形成一導電物質層於介電層上，其中導電物質層部分重疊第一摻雜區以及部分重疊第二摻雜區，且導電物質層係處於浮接態。至此，完成測試結構。然後，施加一電壓訊號於測試結構，以及測量測試結構之第一摻雜區與第二摻雜區之間的一崩潰電壓(breakdown voltage，Vbd)值。

本發明提供一測試結構，藉由施加一電壓訊號於測試結構的導電物質層，並測量第一摻雜區以及第二摻雜區之間的崩潰電壓值，以確認半導體製程是否造成電荷累積於半導體基底的表面。本發明的測試結構形成步驟簡單，且可整合於產品晶圓的半導體製程，因此將可縮減測試結構之製作成本以及達到檢測每片產品晶圓的效果。此外，重複設置測試結構可增加訊號強度，有助於觀察第一摻雜區以及第二摻雜區之間的電流-電壓曲線。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

請參考第1圖。第1圖繪示了本發明之一較佳實施例之半導體製程之測試結構的示意圖。如第1圖所示，半導體基底10包括至少一測試結構12，例如可位於半導體基底10之一切割道等之測試區域內，且其可另包括至少一半導體元件22，例如可位於半導體基底10之一晶粒區之一電路區域內。半導體基底10可包含例如一由砷化鎵、矽覆絕緣(SOI)層、磊晶層、矽鍺層或其他半導體基底材料所構成的基底。

測試結構12包括半導體基底10、一第一摻雜區14、一第二摻雜區16、一介電層18以及一導電物質層20。第一摻雜區14以及第二摻雜區16設置於半導體基底10中，且第一摻雜區14不重疊第二摻雜區16。此外，半導體基底10具有一第一導電型，而第一摻雜區14以及第二摻雜區16分別具有一第二導電型，其中第一導電型係為N型或P型之一者，而第二導電型係為P型或N型之另一者。介電層18設置於半導體基底10上，可直接接觸第一摻雜區14與第二摻雜區16之間的半導體基底10，且完全覆蓋半導體元件22、第一摻雜區14以及第二摻雜區16。介電層18可由絕緣材料例如：旋塗式玻璃(spin-on glass，SOG)、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)或氟矽玻璃(FSG)等構成。在本實施例中，介電層18係為層間介電層(inter-layer dielectric，ILD)，具有一厚度實質上大約3500埃(angstrom)。此外，測試結構12之導電物質層20直接設置於介電層18上，部分重疊第一摻雜區14以及部分重疊第二摻雜區16，且導電物質層20係重疊第一摻雜區14及第二摻雜區16間之半導體基底10，而第一摻雜區14、第二摻雜區16及導電物質層20均係處於浮接態(floating state)。值得注意的是，本實施例之導電物質層20可包括一金屬層，用於接受電壓訊號，以中和位於導電物質層20下方的半導體基底10之表面的累積電荷。

而位於晶粒區之電路區域內的半導體元件22，例如為一可電抹除可程式唯讀記憶體(E²PROM)，其閘極結構包括一浮動閘極介電層24、一浮動閘極26、一矽氧層28、一控制閘極30以及兩擴散區32/34。浮動閘極介電層24設置於浮動閘極26下方；控制閘極30設置於浮動閘極26上方；矽氧層28設置於浮動閘極26與控制閘極30之間，作為隧穿氧化層(tunnel oxide layer)；兩擴散區32/34則分別位於控制閘極30以及浮動閘極26兩側的半導體基底10中。浮動閘極介電層24可由矽氧化物等絕緣材料所構成，浮動閘極26以及控制閘極30均可由多晶矽或金屬矽化物等導電材料所構成。

值得注意的是，測試結構12之介電層18係完全覆蓋半導體元件22，也就是說介電層18具有一厚度實質上大於浮動閘極介電層24之一厚度、矽氧層28之一厚度或浮動閘極介電層24與矽氧層28之厚度的總和。另外，在測試區域中，由導電材料組成的閘極未設置於導電物質層20重疊的部分半導體基底10上。此外，半導體元件22的兩摻雜區32/34之間距容易受到浮動閘極26以及控制閘極30的尺寸影響，相對而言，測試結構12之第一摻雜區14與第二摻雜區16之間距係根據測試所需調整，未受限於半導體基底10上已形成之結構，也就是說，第一摻雜區14與第二摻雜區16的位置不需藉由半導體基底10上已形成的其他結構進行對位，製程條件限制較少。因此，本發明的測試結構12，不但係與正常產品晶圓的晶粒區一起製作，可有效且直接地監控製程中的累積電荷，更可大幅減少製程繁複、避免製作過程中的誤差，進而達到偵測累積電荷的較佳測量效果並降低生產成本。

本發明測試結構12的第一摻雜區14與第二摻雜區16可藉由離子佈植製程獨立形成，也可整合於半導體基底10上之其他半導體製程。舉例來說，本發明的測試結構12可整合於雙極性接面電晶體(bipolar junction transistor,BJT)結構中，請參考第2圖。第2圖繪示了本發明之另一較佳實施例之半導體製程之測試結構的示意圖。如第2圖所示，雙極性接面電晶體36的射極與集極可分別作為測試結構12之第一摻雜區14與第二摻雜區16，其中，集極環繞射極，亦即第二摻雜區16環繞第一摻雜區14。此外，雙極性接面電晶體36另包括一第三摻雜區38作為雙極性接面電晶體36的基極。在本實施例中，半導體基底10具有第一導電型，第一摻雜區14與第二摻雜區16具有第二導電型，且第三摻雜區38具有第一導電型，但不以此為限。另外，介電層40設置於第二摻雜區16與第三摻雜區38之間的半導體基底10中，以電性隔離第二摻雜區16與第三摻雜區38。

為了取得理想的測量結果例如：可辨別的測試訊號強度，本發明之測試結構12之第一摻雜區14、第二摻雜區16以及導電物質層20的尺寸、形狀與排列方式均可變更。請參考第3圖、第4圖以及第5圖。第3圖繪示了本發明之一較佳實施例之半導體製程之測試結構的上視圖。如第3圖所示，測試結構12A包括一半導體基底10、一第一摻雜區14A、一第二摻雜區16A未重疊第一摻雜區14A、一介電層(圖未示)設置於第一摻雜區14A以及第二摻雜區16A上以及一導電物質層20A設置於介電層上。第一摻雜區14A、第二摻雜區16A以及導電物質層20A均可為一環狀結構，環狀導電物質層20A位於環狀第一摻雜區14A與環狀第二摻雜區16A之間。在本實施例中，導電物質層20A完全重疊第一摻雜區14A與第二摻雜區16A之間的半導體基底10。為增加測試訊號強度，可拉大第一摻雜區14A與第二摻雜區16A之間距，或重複設置測試結構12A，以增加導電物質層20A與位於第一摻雜區14A與第二摻雜區16A之間的半導體基底10之重疊面積。

第4圖繪示了本發明之另一較佳實施例之半導體製程之測試結構的上視圖。如第4圖所示，測試結構12B包括一半導體基底10、一指狀的第一摻雜區14B、一與第一摻雜區14B相平行的第二摻雜區16B、一介電層(圖未示)以及一指狀的導電物質層20B。第一摻雜區14B以及第二摻雜區16B可設置於同一平面例如：半導體基底10中，介電層位於第一摻雜區14B、第二摻雜區16B與導電物質層20B之間，而導電物質層20B係直接設置於介電層上。另外，第5圖繪示了本發明之再一較佳實施例之半導體製程之測試結構的上視圖。如第5圖所示，在半導體基底10的切割道等之測試區域A中的測試結構12C可包括複數個上述之測試結構12B，以增加測試訊號強度。第一摻雜區14C、第二摻雜區16C以及導電物質層20C均包括至少一指狀結構。同樣地，第一摻雜區14C與第二摻雜區16C不重疊，導電物質層20C設置於第一摻雜區14C與第二摻雜區16C之間的半導體基底10上方，且各指狀結構互相交錯設置，也就是說，在上視圖中，導電物質層20C的一指狀結構將位於第一摻雜區14C的一指狀結構與第二摻雜區16C的一指狀結構之間。導電物質層20C重疊第一摻雜區14C與第二摻雜區16C之間的半導體基底10，且部分重疊第一摻雜區14C以及部分重疊第二摻雜區16C。

第一摻雜區14、第二摻雜區16與導電物質層20的佈局圖案亦可為其他幾何或非幾何圖案，本發明所提供的導電物質層之形狀不以上述之指狀結構與環狀結構為限。此外，在其他較佳實施例中，導電物質層也可重疊第一摻雜區與第二摻雜區之間的半導體基底，但未重疊第一摻雜區以及未部分重疊第二摻雜區。

本發明亦提供一種形成測試結構的方法，為簡化說明且易於比較，在下文之各實施例中使用相同的符號標注相同的元件，且主要針對各實施例之相異處進行說明，而不再對重覆部分進行贅述。請參考第6圖至第8圖。第6圖至第8圖繪示了本發明之另一較佳實施例之製作半導體製程之測試結構的方法示意圖。如第6圖所示，首先，對一半導體基底10進行離子佈植製程P1，以分別形成第一摻雜區14以及第二摻雜區16於半導體基底10中，且其皆係處於浮接態(floating state)。半導體基底10具有第一導電型，第一摻雜區14以及第二摻雜區16分別具有第二導電型，其中第一導電型係為N型或P型之一者，而第二導電型係為P型或N型之另一者。本發明也適用於半導體基底10係具有第二導電型，此時，使具有第二導電型的第一摻雜區14以及第二摻雜區16之間的區域具有第一導電型的方式，包括例如：進行一離子佈植製程，以形成具有第一導電型的井區(圖未示)，且此井區環繞第一摻雜區14以及第二摻雜區16，或是以選擇性磊晶成長(selective epitaxial growth，SEG)製程形成具有第一導電型的磊晶層(圖未示)於半導體基底10表面後，再形成第一摻雜區14以及第二摻雜區16於磊晶層中。此外，離子佈植製程P1可以整合於晶粒區之電路區域內的半導體元件製程來同時施作，例如離子佈植製程P1即為晶粒區內半導體元件之源極/汲極摻雜區的離子佈植製程。

接著，如第7圖所示，在完成晶粒區之半導體元件的製程後，例如閘極製程之後，進行電漿加強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD))、常壓化學氣相沉積(atmospheric pressure chemical vapor deposition,APCVD)或次常壓化學氣相沉積(sub-atmospheric pressure chemical vapor deposition,SACVD)之製程，以形成介電層18於半導體基底10上。介電層18之材料包括旋塗式玻璃(spin-on glass,SOG)、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)或氟矽玻璃(FSG)等絕緣材料。在本實施例中，介電層18係以電漿加強化學氣相沉積製程形成的硼磷矽玻璃層，且具有一厚度實質上大約3500埃。值得注意的是，介電層18在形成過程中，硼離子或磷離子的成分比例或製程溫度的不適當都可能造成電荷從介電層18向半導體基底10擴散，使電荷累積於半導體基底10之表面，不利於設置在半導體基底10的其他半導體裝置之電性表現。

隨後，如第8圖所示，可進行一濺鍍製程，直接形成一導電物質層20於介電層18上，導電物質層20包括一金屬層，可用於接受電壓訊號，以中和位於導電物質層20下方的半導體基底10之表面的累積電荷。導電物質層20處於浮接態，部分重疊第一摻雜區14、部分重疊第二摻雜區16，且較佳係完全重疊第一摻雜區14與第二摻雜區16之間的半導體基底10。至此完成本發明之測試結構12。此外，不受限於上述較佳實施例，第一摻雜區14、第二摻雜區16與導電物質層20的佈局圖案亦可為其他幾何或非幾何圖案。

接下來，將對如何運用上述的測試結構以偵測半導體製程中半導體基底表面的電荷累積情形進行說明。請參考第9圖，並一併參考第6圖至第8圖。第9圖繪示了本發明之偵測半導體製程的方法的步驟流程圖。如第9圖所示，首先，如步驟801所示，提供一半導體基底10。接著，如步驟802所示，形成至少一測試結構12，測試結構12包括半導體基底10、第一摻雜區14、第二摻雜區16、介電層18以及導電物質層20。由於在介電層18製程或其他半導體製程實施後，可能產生電荷累積於半導體基底10表面。因此，如步驟803所示，本發明即可施加一電壓訊號於測試結構12，且測量測試結構12之第一摻雜區14以及第二摻雜區16之間的崩潰電壓(breakdown voltage，Vbd)值。提供於測試結構12之導電物質層20的電壓訊號，可誘發耦合電容以中和半導體基底10表面的電荷。另外，在此步驟中包括將探針分別連接至第一摻雜區14以及第二摻雜區16，以測量第一摻雜區14以及第二摻雜區16之間的電流-電壓曲線(I-V curve)，並從電流-電壓曲線決定出崩潰電壓值。

請參考第10圖。第10圖繪示了本發明之偵測半導體製程的方法的電流-電壓曲線示意圖。如第10圖所示，當導電物質層仍處於浮接態時，曲線901代表測試結構之半導體基底表面未有累積電荷的電流-電壓曲線，曲線902代表測試結構之半導體基底表面具有累積電荷的電流-電壓曲線，測量曲線902相對標準曲線901已發生偏移。以累積電荷係正電荷為例，若施加一正電壓訊號於測試結構的導電物質層，則可誘發具有負電荷的耦合電容中和導體基底表面的累積電荷，隨著正電壓訊號的增加，所測量的電流-電壓曲線將趨近甚至重合於曲線901，也就是說，測量曲線之崩潰電壓值與標準曲線之崩潰電壓值的差異值將減小，亦即，崩潰電壓值係相對於半導體基底之表面的累積電荷。此時，測試結構中，第一摻雜區以及第二摻雜區較佳為分別具有P型導電型，且位於第一摻雜區以及第二摻雜區之間的半導體基底較佳為具有N型導電型。同理論之，以累積電荷係負電荷為例，若施加一負電壓訊號於測試結構的導電物質層，則可誘發具有正電荷的耦合電容中和累積電荷，隨著負電壓訊號的增加，所測量的電流-電壓曲線將趨近甚至重合於曲線901。此時，測試結構中，第一摻雜區以及第二摻雜區較佳為分別具有N型導電型，且位於第一摻雜區以及第二摻雜區之間的半導體基底較佳為具有P型導電型。

綜上所述，本發明提供一測試結構，藉由施加一電壓訊號於測試結構的導電物質層，並測量第一摻雜區以及第二摻雜區之間的崩潰電壓值，以確認半導體製程是否造成電荷累積於半導體基底的表面。本發明的測試結構形成步驟簡單，且可整合於產品晶圓的半導體製程，因此將可縮減測試結構之製作成本以及達到檢測每片產品晶圓的效果。此外，重複設置測試結構可增加訊號強度，有助於觀察第一摻雜區以及第二摻雜區之間的電流-電壓曲線。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10．．．半導體基底

12，12A，12B，12C．．．測試結構

14，14A，14B，14C．．．第一摻雜區

16，14A，14B，14C．．．第二摻雜區

18，40．．．介電層

20，20A，20B，20C．．．導電物質層

22．．．半導體元件

24．．．浮動閘極介電層

26．．．浮動閘極

28．．．矽氧層

30．．．控制閘極

32．．．擴散區

34．．．擴散區

36．．．雙極性接面電晶體

38．．．第三摻雜區

801，802，803．．．步驟

901，902．．．電流-電壓曲線

A．．．測試區域

第1圖繪示了本發明之一較佳實施例之半導體製程之測試結構的示意圖。

第2圖繪示了本發明之另一較佳實施例之半導體製程之測試結構的示意圖。

第3圖繪示了本發明之一較佳實施例之半導體製程之測試結構的上視圖。

第4圖繪示了本發明之另一較佳實施例之半導體製程之測試結構的上視圖。

第5圖繪示了本發明之再一較佳實施例之半導體製程之測試結構的上視圖。

第6圖至第8圖繪示了本發明之另一較佳實施例之製作半導體製程之測試結構的方法示意圖。

第9圖繪示了本發明之偵測半導體製程的方法的步驟流程圖。

第10圖繪示了本發明之偵測半導體製程的方法的電流-電壓曲線示意圖。

10．．．半導體基底

12．．．測試結構

14．．．第一摻雜區

16．．．第二摻雜區

18．．．介電層

20．．．導電物質層

22．．．半導體元件

24．．．浮動閘極介電層

26．．．浮動閘極

28．．．矽氧層

30．．．控制閘極

32．．．擴散區

34．．．擴散區

Claims (19)

1. 一種半導體製程之測試結構，包括：一半導體基底，具有一閘極結構；一第一摻雜區設置於該半導體基底中；一第二摻雜區設置於該半導體基底中；一層間介電層(inter-layer dielectric,ILD)設置於該半導體基底上，其中該層間介電層覆蓋該閘極結構；以及一導電物質層直接設置於該層間介電層上，該導電物質層部分重疊該第一摻雜區以及部分重疊該第二摻雜區，該導電物質層與該閘極結構側向相隔且處於浮接態(floating state)，該導電物質層也與該第一摻雜區以及該第二摻雜區之間的該半導體基底重疊，且僅該半導體基底設置在該第一摻雜區以及該第二摻雜區之間。
2. 如請求項1所述之測試結構，其中該第一摻雜區不重疊該第二摻雜區。
3. 如請求項2所述之測試結構，其中該層間介電層直接接觸該第一摻雜區與該第二摻雜區之間的該半導體基底，且覆蓋該第一摻雜區以及該第二摻雜區。
4. 如請求項3所述之測試結構，其中該層間介電層之厚度實質上大約3500埃(angstrom)。
5. 如請求項1所述之測試結構，其中該導電物質層重疊該第一摻雜區與該第二摻雜區之間的該半導體基底。
6. 如請求項1所述之測試結構，其中該導電物質層包括一金屬層。
7. 如請求項1所述之測試結構，其中該導電物質層包括一指狀結構或一環狀結構。
8. 如請求項1所述之測試結構，其中該半導體基底具有一第一導電型，該第一摻雜區具有一第二導電型，且該第二摻雜區具有該第二導電型。
9. 如請求項8所述之測試結構，其中該第一導電型係為N型或P型之一者，該第二導電型係為P型或N型之另一者。
10. 一種偵測半導體製程的方法，包括：提供一半導體基底，該半導體基底具有一閘極結構；形成至少一測試結構，包括：形成一第一摻雜區於該半導體基底中；形成一第二摻雜區於該半導體基底中；形成一層間(inter-layer dielectric,ILD)介電層於該半導體基底上，其中該層間介電層覆蓋該閘極結構；以及 直接形成一導電物質層於該層間介電層上，其中該導電物質層部分重疊該第一摻雜區以及部分重疊該第二摻雜區，且該導電物質層係與該閘極結構側向相隔且處於浮接態(floating state)，該導電物質層也與該第一摻雜區以及該第二摻雜區之間的該半導體基底重疊，且僅該半導體基底設置在該第一摻雜區以及該第二摻雜區之間；施加一電壓訊號於該測試結構；以及測量該測試結構之該第一摻雜區以及該第二摻雜區之間的一崩潰電壓(breakdown voltage，Vbd)值。
11. 如請求項10所述之偵測半導體製程的方法，其中該第一摻雜區不重疊該第二摻雜區。
12. 如請求項10所述之偵測半導體製程的方法，其中該層間介電層直接接觸該第一摻雜區與該第二摻雜區之間的該半導體基底，且覆蓋該第一摻雜區以及該第二摻雜區。
13. 如請求項10所述之偵測半導體製程的方法，其中該導電物質層重疊該第一摻雜區與該第二摻雜區之間的該半導體基底。
14. 如請求項10所述之偵測半導體製程的方法，其中該導電物質層包括一金屬層。
15. 如請求項10所述之偵測半導體製程的方法，其中該導電物質層包括一指狀結構或一環狀結構。
16. 如請求項10所述之偵測半導體製程的方法，其中該半導體基底具有一第一導電型，該第一摻雜區具有一第二導電型，且該第二摻雜區具有該第二導電型。
17. 如請求項16所述之偵測半導體製程的方法，其中該第一導電型係為N型或P型之一者，該第二導電型係為P型或N型之另一者。
18. 如請求項10所述之偵測半導體製程的方法，其中測量該崩潰電壓值包括測量該第一摻雜區以及該第二摻雜區之間的電流-電壓曲線(I-V curve)。
19. 如請求項10所述之偵測半導體製程的方法，其中該崩潰電壓值係相對於該半導體基底之一表面的一累積電荷。