JP2789109B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置の製造方法に関し、特に、ド
レイン耐圧および電流駆動能力の双方の向上を図るMIS
型LDD構造トランジスタを形成する、半導体装置の製造
方法に関するものである。
レイン耐圧および電流駆動能力の双方の向上を図るMIS
型LDD構造トランジスタを形成する、半導体装置の製造
方法に関するものである。
［従来の技術］ 従来のMIS型LDDトランジスタの断面構造は、第３図に
示すようになっている（たとえば「IEEE Transaction o
n Electron Devices Vol.ED−29,1982」）。第３図を参
照して、従来のMIS型LDDトランジスタは、Ｐ型半導体基
板１上にゲート絶縁膜２を介して多結晶シリコンからな
るゲート電極３を設け、このゲート電極３の側部には絶
縁膜からなるサイドウォール４が形成されている。ま
た、ゲート電極３の左右両側部直下近傍からサイドウォ
ール４の外側端部の直下近傍にかけてのＰ型半導体基板
１表面には、りんイオンなどを注入した低濃度Ｎ型領域
5a,5bが形成されている。さらに、この低濃度Ｎ型領域5
a,5bに隣接した、サイドウォール４の外側端部の直下近
傍から外方に向けて、砒素イオンなどを注入した高濃度
Ｎ型領域6a,6bが形成されている。ここで低濃度Ｎ型領
域5aと高濃度Ｎ型領域6aはソース領域に対応し、低濃度
Ｎ型領域5bと高濃度Ｎ型領域6bはドレイン領域に対応す
る。
示すようになっている（たとえば「IEEE Transaction o
n Electron Devices Vol.ED−29,1982」）。第３図を参
照して、従来のMIS型LDDトランジスタは、Ｐ型半導体基
板１上にゲート絶縁膜２を介して多結晶シリコンからな
るゲート電極３を設け、このゲート電極３の側部には絶
縁膜からなるサイドウォール４が形成されている。ま
た、ゲート電極３の左右両側部直下近傍からサイドウォ
ール４の外側端部の直下近傍にかけてのＰ型半導体基板
１表面には、りんイオンなどを注入した低濃度Ｎ型領域
5a,5bが形成されている。さらに、この低濃度Ｎ型領域5
a,5bに隣接した、サイドウォール４の外側端部の直下近
傍から外方に向けて、砒素イオンなどを注入した高濃度
Ｎ型領域6a,6bが形成されている。ここで低濃度Ｎ型領
域5aと高濃度Ｎ型領域6aはソース領域に対応し、低濃度
Ｎ型領域5bと高濃度Ｎ型領域6bはドレイン領域に対応す
る。
このように従来のMIS型LDD構造トランジスタは、ソー
ス／ドレイン領域が低濃度Ｎ型領域5a,5bと高濃度Ｎ型
領域6a,6bとの二重オフセット構造を有している。この
構造により、特にドレイン領域近傍での電界集中の緩和
を意図したものである。すなわち、ソース／ドレイン領
域の高濃度Ｎ型領域6a,6bのチャネル側に低濃度Ｎ型領
域5a,5bを形成することによって、Ｐ型半導体基板１と
のPN接合部の不純物濃度分布を穏やかに変化させ、これ
により、電界集中の緩和ほ行なわしめている。その結
果、特にドレイン領域とチャネル領域との間で生じるブ
レークダウンが抑制され、ドレイン耐圧の劣化が防止さ
れることになる。
ス／ドレイン領域が低濃度Ｎ型領域5a,5bと高濃度Ｎ型
領域6a,6bとの二重オフセット構造を有している。この
構造により、特にドレイン領域近傍での電界集中の緩和
を意図したものである。すなわち、ソース／ドレイン領
域の高濃度Ｎ型領域6a,6bのチャネル側に低濃度Ｎ型領
域5a,5bを形成することによって、Ｐ型半導体基板１と
のPN接合部の不純物濃度分布を穏やかに変化させ、これ
により、電界集中の緩和ほ行なわしめている。その結
果、特にドレイン領域とチャネル領域との間で生じるブ
レークダウンが抑制され、ドレイン耐圧の劣化が防止さ
れることになる。
次に上記従来のMIS型LDD構造トランジスタの製造方法
の一例を、第４図（ａ）〜（ｅ）に基づいて説明する。
まず、第４図（ａ）を参照して、Ｐ型半導体基板１上に
熱酸化によって二酸化シリコンのゲート絶縁膜２を形成
する。このゲート絶縁膜２の上に多結晶シリコン７を堆
積させ、さらにレジスト８を塗布してパターニングを行
なう。その後、このレジスト膜４をマスクとして、反応
性イオンエッチング法で多結晶シリコン７をエッチング
することにより、ゲート電極３が形成される（第４図
（ｂ））。次に、このゲート電極３をマスクとして、り
んイオンなどのＮ型不純物をＰ型半導体基板１の表面に
その法線方向から注入し、低濃度Ｎ型領域5a,5bを形成
する（第４図（ｃ））。その後CVD法によって二酸化シ
リコンなどの絶縁膜をＰ型半導体基板１上に全面に堆積
させ、これに異方性エッチングを塗布してサイドウォー
ル４を形成し、第４図（ｄ）の状態を得る。その後さら
に、ゲート電極３とサイドウォール４とをマスクとして
砒素イオンなどのＮ型不純物を、Ｐ型半導体基板１上に
その法線方向から注入することにより、高濃度Ｎ型領域
6a,6bが形成され、第４図（ｅ）に示す状態となる。
の一例を、第４図（ａ）〜（ｅ）に基づいて説明する。
まず、第４図（ａ）を参照して、Ｐ型半導体基板１上に
熱酸化によって二酸化シリコンのゲート絶縁膜２を形成
する。このゲート絶縁膜２の上に多結晶シリコン７を堆
積させ、さらにレジスト８を塗布してパターニングを行
なう。その後、このレジスト膜４をマスクとして、反応
性イオンエッチング法で多結晶シリコン７をエッチング
することにより、ゲート電極３が形成される（第４図
（ｂ））。次に、このゲート電極３をマスクとして、り
んイオンなどのＮ型不純物をＰ型半導体基板１の表面に
その法線方向から注入し、低濃度Ｎ型領域5a,5bを形成
する（第４図（ｃ））。その後CVD法によって二酸化シ
リコンなどの絶縁膜をＰ型半導体基板１上に全面に堆積
させ、これに異方性エッチングを塗布してサイドウォー
ル４を形成し、第４図（ｄ）の状態を得る。その後さら
に、ゲート電極３とサイドウォール４とをマスクとして
砒素イオンなどのＮ型不純物を、Ｐ型半導体基板１上に
その法線方向から注入することにより、高濃度Ｎ型領域
6a,6bが形成され、第４図（ｅ）に示す状態となる。
［発明が解決しようとする課題］ 従来のMIS型LDDトランジスタは以上のように構成され
ているため、主として低濃度Ｎ型領域5a,5bのＮ型不純
物濃度とサイドウォール４の幅を制御することによっ
て、ドレイン耐圧や電流駆動能力などのトランジスタ特
性の最適化を行なう必要がある。しかし、たとえば低濃
度Ｎ型領域5a,5bへのＮ型不純物の注入量を増加させ、
あるいはサイドウォール４の幅を狭くして電流駆動能力
を高めようとすると、ソース／ドレイン領域での不純物
の濃度分布の変化が急激になるためにドレイン領域耐圧
が低下する。一方、低濃度Ｎ型領域5a,5bへのＮ型不純
物の注入量を減少させ、あるいはサイドウォール４の幅
を長くすると、ドレイン耐圧を高めることはできるが、
寄生抵抗が増加するためにソース／ドレイン領域におけ
る電流駆動能力が低下してしまう。このように、従来MI
S型LDDトランジスタの構造は、ドレイン耐圧と電流駆動
能力を同時に向上させることが困難であった。またＮ型
不純物の注入量を減少させて、サイドウォール４の幅を
長くした場合、サイドウォール４へのホットキャリアの
注入が活発となり、ホットキャリアに対する信頼性が低
下するという問題もあった。
ているため、主として低濃度Ｎ型領域5a,5bのＮ型不純
物濃度とサイドウォール４の幅を制御することによっ
て、ドレイン耐圧や電流駆動能力などのトランジスタ特
性の最適化を行なう必要がある。しかし、たとえば低濃
度Ｎ型領域5a,5bへのＮ型不純物の注入量を増加させ、
あるいはサイドウォール４の幅を狭くして電流駆動能力
を高めようとすると、ソース／ドレイン領域での不純物
の濃度分布の変化が急激になるためにドレイン領域耐圧
が低下する。一方、低濃度Ｎ型領域5a,5bへのＮ型不純
物の注入量を減少させ、あるいはサイドウォール４の幅
を長くすると、ドレイン耐圧を高めることはできるが、
寄生抵抗が増加するためにソース／ドレイン領域におけ
る電流駆動能力が低下してしまう。このように、従来MI
S型LDDトランジスタの構造は、ドレイン耐圧と電流駆動
能力を同時に向上させることが困難であった。またＮ型
不純物の注入量を減少させて、サイドウォール４の幅を
長くした場合、サイドウォール４へのホットキャリアの
注入が活発となり、ホットキャリアに対する信頼性が低
下するという問題もあった。
上記問題点に対する対策として、ソース／ドレイン領
域に低濃度、中濃度、高濃度の不純物拡散層を備えた、
三重のLDD構造を有するMIS型トランジスタが、特開昭63
−95670号公報に提案されている。
域に低濃度、中濃度、高濃度の不純物拡散層を備えた、
三重のLDD構造を有するMIS型トランジスタが、特開昭63
−95670号公報に提案されている。
同公報に開示されたMIS型トランジスタは、第５図に
示すように、断面が長方形の主ゲート21の左右側壁に、
サイドウォール状の導電性薄膜からなる副ゲート22が形
成されたゲート電極を有している。各副ゲート22の側壁
には、絶縁膜からなるサイドウォール23が形成され、ソ
ース／ドレイン領域は、副ゲート22直下の半導体基板20
表面上に形成された低濃度拡散層24と、サイドウォール
直下の中濃度拡散層25と、これに隣接する高濃度拡散層
26を備えた三重のLDD構造を有している。
示すように、断面が長方形の主ゲート21の左右側壁に、
サイドウォール状の導電性薄膜からなる副ゲート22が形
成されたゲート電極を有している。各副ゲート22の側壁
には、絶縁膜からなるサイドウォール23が形成され、ソ
ース／ドレイン領域は、副ゲート22直下の半導体基板20
表面上に形成された低濃度拡散層24と、サイドウォール
直下の中濃度拡散層25と、これに隣接する高濃度拡散層
26を備えた三重のLDD構造を有している。
この構造により、上記従来の二重LDD構造における問
題点をある程度解消するが、なお次のような問題点があ
る。
題点をある程度解消するが、なお次のような問題点があ
る。
まず、主ゲート21の幅L1を、最小加工寸法である、た
とえば0.3μｍに形成した場合、各副ゲート22はその幅
が約0.1μｍとなるように形成されることを考慮する
と、ゲート電極の全幅L2は約0.5μｍとなる。ゲート電
極直下の半導体基板表面に形成されるチャネルの長さ
は、１対の低濃度拡散層24の間隔で決まるため、約0.3
μｍとなるが、ゲート電極と半導体基板20との間の静電
容量は、その対向面積に比例するため、長さL2に比例す
ることになる。したがって、この構造においては、副ゲ
ート22を設けているため、ゲート電極と半導体基板表面
との間の静電容量が大きくなる。
とえば0.3μｍに形成した場合、各副ゲート22はその幅
が約0.1μｍとなるように形成されることを考慮する
と、ゲート電極の全幅L2は約0.5μｍとなる。ゲート電
極直下の半導体基板表面に形成されるチャネルの長さ
は、１対の低濃度拡散層24の間隔で決まるため、約0.3
μｍとなるが、ゲート電極と半導体基板20との間の静電
容量は、その対向面積に比例するため、長さL2に比例す
ることになる。したがって、この構造においては、副ゲ
ート22を設けているため、ゲート電極と半導体基板表面
との間の静電容量が大きくなる。
今、チャネルの抵抗をＲ、ゲート電極と半導体基板と
の間の静電容量をＣとすると、このトランジスタの応答
特性における時定数τは、Ｒ×Ｃで表わされるため、τ
は静電容量Ｃに比例し、Ｃが大きくなることによってト
ランジスタの応答速度が遅くなることになる。
の間の静電容量をＣとすると、このトランジスタの応答
特性における時定数τは、Ｒ×Ｃで表わされるため、τ
は静電容量Ｃに比例し、Ｃが大きくなることによってト
ランジスタの応答速度が遅くなることになる。
さらに、上記公報に示された製造方法は、主ゲート21
をマスクとした垂直イオン注入による低濃度拡散層24の
形成と、副ゲート22をマスクとして垂直イオン注入によ
る中濃度拡散層25の形成とにより、低濃度拡散層24の長
さおよび不純物濃度分布が決まるため、その長さが副ゲ
ート22の厚さのばらつきにより大きく影響される。した
がって、低濃度拡散層24の濃度分布が、副ゲート22形成
時の成膜やエッチングの均一性によって影響されるとい
う問題もある。
をマスクとした垂直イオン注入による低濃度拡散層24の
形成と、副ゲート22をマスクとして垂直イオン注入によ
る中濃度拡散層25の形成とにより、低濃度拡散層24の長
さおよび不純物濃度分布が決まるため、その長さが副ゲ
ート22の厚さのばらつきにより大きく影響される。した
がって、低濃度拡散層24の濃度分布が、副ゲート22形成
時の成膜やエッチングの均一性によって影響されるとい
う問題もある。
また、特開昭61−210673号公報にも同様に三重LDD構
造を有する、MIS型トランジスタが提案されている。し
かし、同公報の図１〜図４にも示されているように、１
対の低濃度拡散層51および52の位置がゲート絶縁膜３と
はオーバラップしない三重構造を有している。この構造
では、低濃度拡散領域51および52はソース−基板間の電
位差のみに対する依存性（または、ドレイン−基板間の
電位差依存性）を持つ可変抵抗として作用するため、上
記問題点をある程度は解消できるが、十分な電流駆動能
力および電界緩和効果が得られないという問題があっ
た。また、低濃度拡散層51および52の外側にかけての幅
は、第１の壁体酸化膜６の幅に依存するが、この酸化膜
６の幅は、成膜条件やエッチング条件の均一性によって
影響されるという問題もあった。
造を有する、MIS型トランジスタが提案されている。し
かし、同公報の図１〜図４にも示されているように、１
対の低濃度拡散層51および52の位置がゲート絶縁膜３と
はオーバラップしない三重構造を有している。この構造
では、低濃度拡散領域51および52はソース−基板間の電
位差のみに対する依存性（または、ドレイン−基板間の
電位差依存性）を持つ可変抵抗として作用するため、上
記問題点をある程度は解消できるが、十分な電流駆動能
力および電界緩和効果が得られないという問題があっ
た。また、低濃度拡散層51および52の外側にかけての幅
は、第１の壁体酸化膜６の幅に依存するが、この酸化膜
６の幅は、成膜条件やエッチング条件の均一性によって
影響されるという問題もあった。
上記従来の問題点を解消するため、本発明は、ドレイ
ン耐圧と電流駆動能力の双方の向上を図ることのできる
MIS型LDDトランジスタを形成する半導体装置の製造方法
を提供することを目的とする。
ン耐圧と電流駆動能力の双方の向上を図ることのできる
MIS型LDDトランジスタを形成する半導体装置の製造方法
を提供することを目的とする。
［課題を解決するための手段］ 請求項１に記載の半導体装置の製造方法は、次のよう
な工程を備える。すなわち、まず半導体基板上にゲート
電極を異方性エッチング法によって形成した後、斜めイ
オン注入によって、ゲート電極の真下の領域内のゲート
絶縁膜直下に所定の間隔をおいて１対の低濃度拡散領域
を形成する。次に、ゲート電極をマスクとする垂直イオ
ン注入によって第２導電型の不純物を注入することによ
り、低濃度拡散領域に隣接して、側壁絶縁膜の形成が予
定される領域の直下からゲート電極とは反対側へ延びる
領域における半導体基板表面から所定の深さにかけて、
中濃度拡散領域を形成する。その後、半導体基板上にCV
D絶縁膜を堆積させ、それに異方性エッチングを施して
側壁絶縁膜を形成し、ゲート電極および側壁絶縁膜をマ
スクとするイオン注入によって第２導電型の不純物を注
入することにより、１対の中濃度拡散領域の対向する１
対の端部よりも外側から左右に広がるとともに半導体基
板表面から所定の深さにかけての領域に、中濃度拡散領
域よりもさらに高い不純物濃度を有する項濃度拡散領域
を、その底面が中濃度拡散領域の底面よりも上方に位置
するように形成する。
な工程を備える。すなわち、まず半導体基板上にゲート
電極を異方性エッチング法によって形成した後、斜めイ
オン注入によって、ゲート電極の真下の領域内のゲート
絶縁膜直下に所定の間隔をおいて１対の低濃度拡散領域
を形成する。次に、ゲート電極をマスクとする垂直イオ
ン注入によって第２導電型の不純物を注入することによ
り、低濃度拡散領域に隣接して、側壁絶縁膜の形成が予
定される領域の直下からゲート電極とは反対側へ延びる
領域における半導体基板表面から所定の深さにかけて、
中濃度拡散領域を形成する。その後、半導体基板上にCV
D絶縁膜を堆積させ、それに異方性エッチングを施して
側壁絶縁膜を形成し、ゲート電極および側壁絶縁膜をマ
スクとするイオン注入によって第２導電型の不純物を注
入することにより、１対の中濃度拡散領域の対向する１
対の端部よりも外側から左右に広がるとともに半導体基
板表面から所定の深さにかけての領域に、中濃度拡散領
域よりもさらに高い不純物濃度を有する項濃度拡散領域
を、その底面が中濃度拡散領域の底面よりも上方に位置
するように形成する。
［作用］ 請求項１に記載の本発明の半導体装置の製造方法によ
れば、低濃度拡散領域の形成には斜めイオン注入法を用
い、中濃度拡散領域の形成には垂直イオン注入法を用い
ることにより、ゲート電極をマスクとして、低濃度拡散
領域と中濃度拡散領域を順次形成することができる。
れば、低濃度拡散領域の形成には斜めイオン注入法を用
い、中濃度拡散領域の形成には垂直イオン注入法を用い
ることにより、ゲート電極をマスクとして、低濃度拡散
領域と中濃度拡散領域を順次形成することができる。
この製造方法においては、低濃度拡散領域の形成を、
極めて精度の高い斜めイオン注入法を用いて行なうた
め、上記公報に開示された製造方法のように副ゲートを
用いる場合に比べて、成膜やエッチングの均一性の影響
を受けることなく、低濃度拡散領域のゲートオーバラッ
プ長さを精度よく制御することができる。
極めて精度の高い斜めイオン注入法を用いて行なうた
め、上記公報に開示された製造方法のように副ゲートを
用いる場合に比べて、成膜やエッチングの均一性の影響
を受けることなく、低濃度拡散領域のゲートオーバラッ
プ長さを精度よく制御することができる。
［実施例］ 以下、この発明の一実施例を第１図および第２図
（ａ）〜（ｆ）に基づいて説明する。
（ａ）〜（ｆ）に基づいて説明する。
本発明の一実施例の製造方法によって形成されるMIS
型LDD構造トランジスタは、第１図を参照して、Ｐ型半
導体基板１上にゲート絶縁膜２を介して多結晶シリコン
からなるゲート電極３を設け、このゲート電極３の側部
には、絶縁膜からなるサイドウォール４、すなわち側壁
絶縁膜が形成されている。ゲート電極３の真下の領域内
のゲート絶縁膜２直下の、ゲート電極３の左右両側部近
傍には、りんイオンを注入した低濃度Ｎ型領域5a,6bを
有し、サイドウォール４の直下にはりんイオンを注入し
た中濃度Ｎ型領域11a,11bを有する。
型LDD構造トランジスタは、第１図を参照して、Ｐ型半
導体基板１上にゲート絶縁膜２を介して多結晶シリコン
からなるゲート電極３を設け、このゲート電極３の側部
には、絶縁膜からなるサイドウォール４、すなわち側壁
絶縁膜が形成されている。ゲート電極３の真下の領域内
のゲート絶縁膜２直下の、ゲート電極３の左右両側部近
傍には、りんイオンを注入した低濃度Ｎ型領域5a,6bを
有し、サイドウォール４の直下にはりんイオンを注入し
た中濃度Ｎ型領域11a,11bを有する。
さらに、この中濃度Ｎ型領域11a,11bの対向する１対
の端部よりも外側から左右に広がるとともに、底面を中
濃度Ｎ型領域11a,11bによって包囲される領域に、砒素
イオンを注入した高濃度Ｎ型領域6a,6bを有している。
の端部よりも外側から左右に広がるとともに、底面を中
濃度Ｎ型領域11a,11bによって包囲される領域に、砒素
イオンを注入した高濃度Ｎ型領域6a,6bを有している。
次に、このような構造を有する本実施例のMIS型LDD構
造トランジスタの製造方法を説明する。まず、第２図
（ａ）を参照して、Ｐ型半導体基板１上に熱酸化によっ
て二酸化シリコンの酸化膜であるゲート絶縁膜２を形成
する。このゲート絶縁膜２の上に多結晶シリコン７を堆
積させ、さらにレジスト８を塗布してパターニングを行
なう。その後、このレジスト膜８をマスクとして、反応
性イオンエッチング法で多結晶シリコン７をエッチング
することにより、ゲート電極３が形成される（第２図
（ｂ））。
造トランジスタの製造方法を説明する。まず、第２図
（ａ）を参照して、Ｐ型半導体基板１上に熱酸化によっ
て二酸化シリコンの酸化膜であるゲート絶縁膜２を形成
する。このゲート絶縁膜２の上に多結晶シリコン７を堆
積させ、さらにレジスト８を塗布してパターニングを行
なう。その後、このレジスト膜８をマスクとして、反応
性イオンエッチング法で多結晶シリコン７をエッチング
することにより、ゲート電極３が形成される（第２図
（ｂ））。
次に、ゲート電極３に対して斜め方向からりんイオン
などのＮ型不純物を注入して低濃度Ｎ型領域5a,5bを形
成し、第２図（ｃ）に示す状態を得る。さらに、Ｐ型半
導体基板１に対してその法線方向からりんイオンを注入
して中濃度Ｎ型領域11a,11bを形成する（第２図
（ｄ））。その後、CVD法によってＰ型半導体基板１上
の全面に二酸化シリコンなどの絶縁膜を堆積し、それに
異方性エッチングを施してサイドウォール４を形成する
（第２図（ｅ））。
などのＮ型不純物を注入して低濃度Ｎ型領域5a,5bを形
成し、第２図（ｃ）に示す状態を得る。さらに、Ｐ型半
導体基板１に対してその法線方向からりんイオンを注入
して中濃度Ｎ型領域11a,11bを形成する（第２図
（ｄ））。その後、CVD法によってＰ型半導体基板１上
の全面に二酸化シリコンなどの絶縁膜を堆積し、それに
異方性エッチングを施してサイドウォール４を形成する
（第２図（ｅ））。
次に、ゲート電極３とサイドウォール４をマスクとし
て、高濃度Ｎ型不純物としての砒素イオンを注入して、
半導体基板１表面から所定の深さにかけての、底面が中
濃度Ｎ型領域11a,11bの底面よりも上方に位置する領域
に、中濃度Ｎ型領域11a,11bに隣接する中濃度拡散領域
に隣接する高濃度Ｎ型領域6a,5bを形成する（第２図
（ｆ））。
て、高濃度Ｎ型不純物としての砒素イオンを注入して、
半導体基板１表面から所定の深さにかけての、底面が中
濃度Ｎ型領域11a,11bの底面よりも上方に位置する領域
に、中濃度Ｎ型領域11a,11bに隣接する中濃度拡散領域
に隣接する高濃度Ｎ型領域6a,5bを形成する（第２図
（ｆ））。
以上のようにして形成された本実施例のMIS型LDD構造
トランジスタの作用は次のようになる。
トランジスタの作用は次のようになる。
まず、Ｐ型半導体基板１の表面上のソース／ドレイン
領域のうちサイドウォール４の直下の部分に、低濃度Ｎ
型領域5a,5bに隣接しかつそれよりも濃度の高い中濃度
Ｎ型領域を形成したことにより、この部分の寄生抵抗が
従来の構成と比較して減少する。したがってソース／ド
レイン領域における電流駆動能力を向上させることがで
きる。
領域のうちサイドウォール４の直下の部分に、低濃度Ｎ
型領域5a,5bに隣接しかつそれよりも濃度の高い中濃度
Ｎ型領域を形成したことにより、この部分の寄生抵抗が
従来の構成と比較して減少する。したがってソース／ド
レイン領域における電流駆動能力を向上させることがで
きる。
また、ゲート電極３の端部直下における低濃度Ｎ型領
域5a,5bの存在により、不純物濃度分布を穏やかに変化
させてドレイン領域における電界集中を緩和するという
LDD構造特有の効果が失われることもない。
域5a,5bの存在により、不純物濃度分布を穏やかに変化
させてドレイン領域における電界集中を緩和するという
LDD構造特有の効果が失われることもない。
よって、本実施例の半導体装置によりドレイン耐圧お
よびホットキャリアに対する耐性を向上させる効果を失
うことなく、ソース／ドレイン領域での電流駆動能力を
向上させることができる。
よびホットキャリアに対する耐性を向上させる効果を失
うことなく、ソース／ドレイン領域での電流駆動能力を
向上させることができる。
さらに、本実施例のMIS型LDD構造トランジスタのゲー
ト電極が、長方形の断面形状を有し、その左右両側壁が
半導体基板表面に垂直で互いにほぼ平行な面を有してい
ることにより、ゲート電極の幅を加工可能な最小寸法で
形成することができる。したがって、最小加工寸法を0.
3μｍとした場合、第５図に示した従来技術の場合のゲ
ート電極幅に比べて、ゲート電極３の幅を約60％程度小
さくすることができる。したがって、ゲート電極３にほ
ぼ比例するゲート電極と半導体基板との間の静電容量を
低く抑えることができ、この静電容量に比例する応答特
性上の時定数τも小さくなり、トランジスタ特性のとし
て応答速度が遅くなることが防止される。
ト電極が、長方形の断面形状を有し、その左右両側壁が
半導体基板表面に垂直で互いにほぼ平行な面を有してい
ることにより、ゲート電極の幅を加工可能な最小寸法で
形成することができる。したがって、最小加工寸法を0.
3μｍとした場合、第５図に示した従来技術の場合のゲ
ート電極幅に比べて、ゲート電極３の幅を約60％程度小
さくすることができる。したがって、ゲート電極３にほ
ぼ比例するゲート電極と半導体基板との間の静電容量を
低く抑えることができ、この静電容量に比例する応答特
性上の時定数τも小さくなり、トランジスタ特性のとし
て応答速度が遅くなることが防止される。
さらに、低濃度拡散領域が完全にゲート絶縁膜とオー
バラップしているので、トランジスタ特性の各動作領域
における電流駆動能力や電界緩和効果がさらに促進され
る。
バラップしているので、トランジスタ特性の各動作領域
における電流駆動能力や電界緩和効果がさらに促進され
る。
また、低濃度Ｎ型領域5a,5bの形成のためのイオン注
入が、第５図に示された従来技術のように副ゲートの厚
さのばらつきの影響を受けることなく、斜めイオン注入
という精度の高い手段によって行なわれるため、そのゲ
ートオーバラップ長さおよび濃度分布を高精度に維持す
ることができる。
入が、第５図に示された従来技術のように副ゲートの厚
さのばらつきの影響を受けることなく、斜めイオン注入
という精度の高い手段によって行なわれるため、そのゲ
ートオーバラップ長さおよび濃度分布を高精度に維持す
ることができる。
なお、上記実施例では中濃度Ｎ型領域11a,11bをりん
イオン注入によって形成したが、砒素イオン注入によっ
て形成してもよい。
イオン注入によって形成したが、砒素イオン注入によっ
て形成してもよい。
また上記実施例においては、半導体基板としてＰ型の
ものを用い、ソース／ドレイン領域の導電型をＮ型にし
たものを示したが、半導体基板としてＮ型のものを用
い、ソース／ドレイン領域にＰ型の不純物を注入し、低
濃度，中濃度，高濃度のＰ型領域を形成しても、同様の
効果を得ることができる。
ものを用い、ソース／ドレイン領域の導電型をＮ型にし
たものを示したが、半導体基板としてＮ型のものを用
い、ソース／ドレイン領域にＰ型の不純物を注入し、低
濃度，中濃度，高濃度のＰ型領域を形成しても、同様の
効果を得ることができる。
［発明の効果］ 以上述べたように、本発明によれば、ソース／ドレイ
ン領域のうち、低濃度拡散領域と高濃度拡散領域との間
のサイドウォール直下の領域に、中濃度拡散領域を形成
することにより、ドレイン耐圧とホットキャリアに対す
る耐性を向上するというLDD構造の効果を保持し、しか
もソース／ドレイン領域の電流駆動能力の向上を図るこ
とができる。
ン領域のうち、低濃度拡散領域と高濃度拡散領域との間
のサイドウォール直下の領域に、中濃度拡散領域を形成
することにより、ドレイン耐圧とホットキャリアに対す
る耐性を向上するというLDD構造の効果を保持し、しか
もソース／ドレイン領域の電流駆動能力の向上を図るこ
とができる。
また、低濃度拡散領域がゲート絶縁膜と完全にオーバ
ラップするように形成されるので、トランジスタ特性の
各動作領域における電流駆動能力や電界緩和効果が一層
促進される。
ラップするように形成されるので、トランジスタ特性の
各動作領域における電流駆動能力や電界緩和効果が一層
促進される。
さらに、低濃度拡散領域を斜めイオン注入法によって
形成するため、そのゲートオーバラップ長さおよび不純
物濃度分布を高精度に制御することができる。
形成するため、そのゲートオーバラップ長さおよび不純
物濃度分布を高精度に制御することができる。
第１図はこの発明の一実施例の製造方法によって形成さ
れるMIS型LDD構造トランジスタの構造を模式的に示す断
面図、第２図（ａ）〜（ｆ）は同実施例のMIS型LDD構造
トランジスタの製造工程の一例を模式的に示す断面図、
第３図は従来のMIS型LDD構造トランジスタの構造を模式
的に示す断面図、第４図（ａ）〜（ｅ）は従来のMIS型L
DD構造トランジスタの製造工程の一例を模式的に示す断
面図、第５図は特開昭63−95670号公報に示されたMIS型
LDD構造トランジスタの構造を示す断面図である。 図において、１はＰ型半導体基板、２はゲート絶縁膜、
３はゲート電極、４はサイドウォール、5a,5bは低濃度
Ｎ型領域（低濃度拡散領域）、6a,6bは高濃度Ｎ型領域
（高濃度拡散領域）、11a,11bは中濃度Ｎ型領域（中濃
度拡散領域）である。 なお、図中、同一符号は同一または相当部分を示す。
れるMIS型LDD構造トランジスタの構造を模式的に示す断
面図、第２図（ａ）〜（ｆ）は同実施例のMIS型LDD構造
トランジスタの製造工程の一例を模式的に示す断面図、
第３図は従来のMIS型LDD構造トランジスタの構造を模式
的に示す断面図、第４図（ａ）〜（ｅ）は従来のMIS型L
DD構造トランジスタの製造工程の一例を模式的に示す断
面図、第５図は特開昭63−95670号公報に示されたMIS型
LDD構造トランジスタの構造を示す断面図である。 図において、１はＰ型半導体基板、２はゲート絶縁膜、
３はゲート電極、４はサイドウォール、5a,5bは低濃度
Ｎ型領域（低濃度拡散領域）、6a,6bは高濃度Ｎ型領域
（高濃度拡散領域）、11a,11bは中濃度Ｎ型領域（中濃
度拡散領域）である。 なお、図中、同一符号は同一または相当部分を示す。
フロントページの続き (72)発明者 安永 雅敏 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭63−95670（ＪＰ，Ａ) 特開 昭62−287669（ＪＰ，Ａ) 特開 平２−250331（ＪＰ，Ａ) 特開 昭63−250175（ＪＰ，Ａ) 特開 昭63−240019（ＪＰ，Ａ) 特開 昭62−140470（ＪＰ，Ａ) 特開 昭59−211277（ＪＰ，Ａ) 特開 平２−239632（ＪＰ，Ａ) 特開 平２−265276（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１導電型の半導体基板上にゲート絶縁膜
を介してゲート電極を設け、このゲート電極の左右両側
壁には側壁絶縁膜が形成され、この側壁絶縁膜の下方近
傍から外側にかけて前記半導体基板表面に１対のソース
領域およびドレイン領域を形成してMIS型LDD構造トラン
ジスタを構成する半導体装置の製造方法であって、 前記半導体基板上にゲート電極を異方性エッチング法に
よって形成する工程と、 このゲート電極をマスクとして斜めイオン注入によっ
て、前記ゲート電極の真下の領域内の前記ゲート絶縁膜
直下に所定の間隔をおいて第２導電型の１対の低濃度拡
散領域を形成する工程と、 前記ゲート電極をマスクとする垂直イオン注入によって
第２導電型の不純物を注入することにより、前記低濃度
拡散領域に隣接して、前記側壁絶縁膜の形成が予定され
る領域の直下から前記ゲート電極とは反対側へ延びる領
域における前記半導体基板表面から所定の深さにかけ
て、中濃度拡散領域を形成する工程と、 前記半導体基板上にCVD絶縁膜を堆積させる工程と、 前記CVD絶縁膜に異方性エッチングを施して前記側壁絶
縁膜を形成する工程と、 前記ゲート電極および前記側壁絶縁膜をマスクとするイ
オン注入によって第２導電型の不純物を注入することに
より、前記１対の中濃度拡散領域の対向する１対の端部
よりも外側から左右に広がるとともに前記半導体基板表
面から所定の深さにかけての領域に、前記中濃度拡散領
域よりもさらに高い不純物濃度を有する高濃度拡散領域
を、その底面が前記中濃度拡散領域の底面よりも上方に
位置するように形成する工程と を備えた、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132204A JP2789109B2 (ja) | 1989-05-25 | 1989-05-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132204A JP2789109B2 (ja) | 1989-05-25 | 1989-05-25 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02310931A JPH02310931A (ja) | 1990-12-26 |
| JP2789109B2 true JP2789109B2 (ja) | 1998-08-20 |
Family
ID=15075828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132204A Expired - Fee Related JP2789109B2 (ja) | 1989-05-25 | 1989-05-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
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| KR100189964B1 (ko) * | 1994-05-16 | 1999-06-01 | 윤종용 | 고전압 트랜지스터 및 그 제조방법 |
| US5648286A (en) * | 1996-09-03 | 1997-07-15 | Advanced Micro Devices, Inc. | Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region |
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| EP4134667A1 (en) | 2006-12-14 | 2023-02-15 | Life Technologies Corporation | Apparatus for measuring analytes using fet arrays |
| US8262900B2 (en) | 2006-12-14 | 2012-09-11 | Life Technologies Corporation | Methods and apparatus for measuring analytes using large scale FET arrays |
| US11339430B2 (en) | 2007-07-10 | 2022-05-24 | Life Technologies Corporation | Methods and apparatus for measuring analytes using large scale FET arrays |
| US20100301398A1 (en) | 2009-05-29 | 2010-12-02 | Ion Torrent Systems Incorporated | Methods and apparatus for measuring analytes |
| US20100137143A1 (en) | 2008-10-22 | 2010-06-03 | Ion Torrent Systems Incorporated | Methods and apparatus for measuring analytes |
| US8776573B2 (en) | 2009-05-29 | 2014-07-15 | Life Technologies Corporation | Methods and apparatus for measuring analytes |
| JP5952813B2 (ja) | 2010-06-30 | 2016-07-13 | ライフ テクノロジーズ コーポレーション | Ｉｓｆｅｔアレイをテストする方法及び装置 |
| CN109449171A (zh) | 2010-06-30 | 2019-03-08 | 生命科技公司 | 用于检测和测量化学反应和化合物的晶体管电路 |
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| US9835585B2 (en) | 2013-03-15 | 2017-12-05 | Life Technologies Corporation | Chemical sensor with protruded sensor surface |
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| KR20170097712A (ko) | 2014-12-18 | 2017-08-28 | 라이프 테크놀로지스 코포레이션 | 대형 fet 어레이를 사용한 분석물 측정을 위한 방법과 장치 |
| US10077472B2 (en) | 2014-12-18 | 2018-09-18 | Life Technologies Corporation | High data rate integrated circuit with power management |
| TWI794007B (zh) | 2014-12-18 | 2023-02-21 | 美商生命技術公司 | 積體電路裝置、感測器裝置及積體電路 |
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|---|---|---|---|---|
| JPS6161465A (ja) * | 1984-09-03 | 1986-03-29 | Hitachi Ltd | Ｍｏｓ形電界効果トランジスタおよびその製造方法 |
| JPH067556B2 (ja) * | 1985-03-15 | 1994-01-26 | 株式会社東芝 | Ｍｉｓ型半導体装置 |
| JPH07123144B2 (ja) * | 1986-06-06 | 1995-12-25 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JPS6395670A (ja) * | 1986-10-13 | 1988-04-26 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置 |
| JPH02250331A (ja) * | 1989-03-24 | 1990-10-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1989
- 1989-05-25 JP JP1132204A patent/JP2789109B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02310931A (ja) | 1990-12-26 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |