KR960019712A - 반도체 기억장치 - Google Patents

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Abstract

본 발명은, 센스앰프가 오동작할 가능성을 저감할 수 있는 반도체 기억장치를 제공하기 위한 것이다.
본 발명은, 비트선쌍(BL,BBL)과, 이퀄라이즈회로(4), 센스앰프(6), 행계 제어회로(5) 및 센스앰프 구동회로(7)를 구비하여 구성된다. 제어회로(5)는 이퀄라이즈수단(4)와, 구동회로(7)가 포함하는 프라챠져를 서로 독립시켜 제어한다. 그리고, 구동회로(7)가 포함하는 드라이버가 구동신호선쌍(SAP,BSAN)으로 구동신호를 공급하기 직전까지 상기 프리챠져가 구동신호선쌍(SAP,BSAN)으로 프리챠지전위를 계속해서 공급하는 것을 특징으로 한다. 이 구성이면, 센스앰프 활성화신호가 이퀄라이즈신호보다 늦게 출력되어도 구동신호선쌍(SAP,BSAN)의 전위가 부정으로 되지 않고, 센스앰프가 오동작할 가능성이 낮아지게 된다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예에 따른 DRMA의 동작을 나타낸 동작파형도,
제4도는 본 발명의 제2실시예에 따른 DRMA의 구비하는 센스앰프 구동회로의 회로도.

Claims (13)

  1. 제1메모리셀에 접속된 제1비트선(BL)과, 제2메모리셀에 접속되고, 상기 제1비트선(BL)과 쌍을 이루는 제2비트선(BBL), 상기 제1비트선(BL)과 상기 제2비트선(BBL)의 사이에 접속되고, 상기 제1비트선(BL)의 전위와 상기 제2비트선(BBL)의 전위간의 전위차를 이퀄라이즈하기 위한 이퀄라이즈수단(4), 상기 상기 제1비트선(BL)과 상기 제2비트선(BBL)의 사이에 접속되고, 상기 제1비트선(BL)의 전위와 상기 제2비트선(BBL)의 전위간의 전위차를 증폭하기 위한 증폭수단(6), 상기 증폭수단(6)에 접속된 제1구동신호선(SAP), 상기 증폭수단(6)에 접속되고, 상기 제1구동신호선(SAP)과 쌍을 이루는 제2구동신호선(BSAN), 상기 제1구동신호선(SAP)과 상기 제2구동신호선(BSAN)에 접속되고, 상기 제1구동신호선(SAP)의 전위 및 상기 제2구동신호선(BSAN)의 전위를 프리챠지하기 위한 프리챠지수단(15)과, 상기 제1구동신호선(SAP) 및 상기 제2구동신호선(BSAN)에 구동신호를 공급하는 공급수단(14)을 포함하며, 상기 증폭수단(6)을 구동하는 구동수단(7,7-2) 및, 상기 이퀄라이즈수단(4) 및 상기 구동수단(7,7-2)을 제어하기 위한 제어수단(5)을 구비하고, 상기 제어수단이 상기 이퀄라이즈수단(4)과 상기 구동수단(7,7-2)이 포함하는 상기 프리챠지수단을 서로 독립시켜 제어함과 더불어, 상기 구동수단(7,7-2)이 포함하는 상기 공급수단(14)이 상기 제1구동신호선(SAP) 및 상기 제2구동신호선(BSAN)에 구동신호를 공급하는 실질적인 직전까지, 상기 구동수단(7,7-2)이 포함하는 상기 프리챠지수단(15)이 상기 제1구동신호선(SAP)의 전위 및 상기 제2구동신호선(BSAN)에 프리챠지전위를 계속해서 공급하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 제어수단(5)이 상기 이퀄라이즈수단(4)을 오프시키는 타이밍보다도 상기 구동수단(7,7-2)이 포함하는 프리챠지수단(15)을 오프시키는 타이밍을 지연시켜 제어하고, 상기 구동수단(7,7-2)이 포함하는 공급수단(14)이 상기 제1구동신호선(SAP) 및 상기 제2구동신호선(BSAN)에 구동신호를 공급하는 실질적인 직전까지, 상기 구동수단(7,7-2)이 포함하는 상기 프리챠지수단(15)이 상기 제1구동신호선(SAP) 및 상기 제2구동신호선(BSAN)에 프리챠지전위를 계속해서 공급하는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항 또는 제2항 중 어느 한 항에 있어서, 상기 제어수단(5)이 상기 이퀄라이즈수단(4)을 활성상태로 하는 제1활성화신호(BEQ)와, 상기 구동수단(7,7-2)을 활성상태로 하는 제2활성화신호(SEN)를 출력하고, 상기 제2활성화신호(SEN)만을 이용하여 상기 구동수단(7,7-2)이 포함하는 상기 프리챠지수단(15) 및, 상기 구동수단(7,7-2)이 포함하는 상기 공급수단(14)을 제어하는 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 제어수단(5)이 제1활성화신호(BEQ)를 출력한 후, 소정의 시간경과 후에 상기 제2활성화신호(SEN)를 출력하는 것을 특징으로 하는 반도체 기억장치.
  5. 제3항에 있어서, 상기 구동수단(7,7-2)이 상기 제2활성화신호(SEN)로부터 상기 공급수단(14)을 제어하는 제1신호(SANG) 및, 상기 프리챠지수단(15)을 제어하는 제2신호(BSANG)를 서로 겹치지 않게 출력하는 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 상기 발생수단(20)이 상기 프리챠지수단(15) 및 상기 공급수단(14)이 각각 동시에 오프되지 않도록 상기 제1신호(SANG) 및, 상기 제2신호(BSANG)를 서로 겹치지 않게 출력하는 것을 특징으로 하는 반도체 기억장치.
  7. 제6항에 있어서, 상기 발생수단(20)이 상기 제1신호(SANG)를 상기 제2신호(BSANG)보다도 지연시켜 출력하는 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서 상기 발생수단(20)이 제1지연수단(23)을 매개로 상기 제2활성화신호(BSANG)를 상기 제1활성화신호(BEQ)로 변환하는 제1변환수단(21)과, 상기 제2활성화신호(SEN)와 제2지연구단(25)을 매개로 상기 제2활성화신호(SEN)를 변환한 지연활성화신호(SEN')를 수신하고, 이러한 2개의 신호를 논리합성하여 상기 제2활성화신호(SEN)를 상기 제2신호(BSABG)로 변환하는 제2변환수단(22)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 제1지연수단(23)의 지연시간이 상기 제2지연수단(25)의 지연시간보다 짧게 설정되어 지는 것을 특징으로 하는 반도체 기억장치.
  10. 제3항에 있어서, 상기 제1비트선(BL)및 상기 제2비트선(BBL)으로 이루어지는 비트선쌍으로 이루어지는 열을 복수개 갖추고, 상기 열마다 설치된, 적어도 내부데이터버스로부터 공급되는 테이터를 일시적으로 기억하여 두기 위한 기억수단(34,38-1∼38-n)을 더 구비하며, 상기 제어수단(5)이 제1활성화신호(BEQ)를 출력한 후, 상기 소정의 시간이 경과하는 사이에, 적어도 갱신데이타가 입력된 때, 이 갱신데이터를 상기 기억수단(34,38-1∼38-n)에 기억시키는 동작을 반복하면서 데이터를 재기록하고, 이 데이터의 재기록이 종료한 후에 상기 제어수단(5)이 상기 제2활성화신호(SEN)를 출력하고, 상기 증폭수단(6)이 활성화하는 실질적인 직전까지 상기 제1구동신호선(SAP) 및 상기 제2구동신호선(BSAN)을 프리챠지전위로 고정하여 두는 것을 특징으로 하는 반도체 기억장치.
  11. 제10항에 있어서, 상기 데이터의 재기록이 종료한 후에 데이터를 상기 기억수단(34,38-1∼38-n)으로부터 상기 증폭수단(6)에 대한 데이터를 일괄하여 전송시키는 전송수단(33,39-1∼39-n)을 더 구비하고, 상기 데이터의 일괄정송 후, 상기 증폭수단(6)이 활성화하는 실질적인 직전까지 상기 제1구동신호선(SAP) 및 상기 제2구동신호선(BSAN)을 프리챠지전위로 고정하여 두는 것을 특징으로 하는 반도체 기억장치.
  12. 제5항에 있어서, 제1비트선(BL)및 상기 제2비트선(BBL)으로 이루어지는 비트선쌍으로 이루어지는 열을 복수개 갖추고, 상기 열마다 설치된, 적어도 내부데이터버스로부터 공급되는 테이터를 일시적으로 기억하여 두기 위한 기억수단(34,38-1∼38-n)을 더 구비하며, 상기 제어수단(5)이 제1활성화신호(BEQ)를 출력한 후, 상기 소정의 시간이 경과하는 사이에, 적어도 갱신데이타가 입력된 때, 이 갱신데이터를 상기 기억수단(34,38-1∼38-n)에 기억시키는 동작을 반복하면서 데이터를 재기록하고, 이 데이터의 재기록이 종료한 후에 상기 제어수단(5)이 상기 제2활성화신호(SEN)를 출력하고, 상기 증폭수단(6)이 활성화하는 실질적인 직전까지 상기 제1구동신호선(SAP) 및 상기 제2구동신호선(BSAN)을 프리챠지전위로 고정하여 두는 것을 특징으로 하는 반도체 기억장치.
  13. 제12항에 있어서, 상기 데이터의 재기록이 종료한 후에 데이터를 상기 기억수단(34,38-1∼38-n)으로부터 상기 증폭수단(6)에 대한 데이터를 일괄하여 전송시키는 전송수단(33,39-1∼39-n)을 더 구비하고, 상기 데이터의 일괄정송 후, 상기 증폭수단(6)이 활성화하는 실질적인 직전까지 상기 제1구동신호선(SAP) 및 상기 제2구동신호선(BSAN)을 프리챠지전위로 고정하여 두는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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