KR100506108B1

KR100506108B1 - 반도체 집적 회로 및 반도체 메모리

Info

Publication number: KR100506108B1
Application number: KR10-2002-0057301A
Authority: KR
Inventors: 다까기와데루오; 마스다마사미
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-09-21
Filing date: 2002-09-19
Publication date: 2005-08-05
Also published as: JP2003101396A; US20030058032A1; KR20030025882A; JP3892692B2; US6759896B2

Abstract

내부 회로와, 내부 회로가 대기 상태로부터 액티브 상태로 변화된 후의 일정 기간, 외부 전원 전압으로부터 내부 회로로 공급되는 내부 전원 전압을 생성하는 천이 상태 전압 강하 회로와, 내부 회로가 대기 상태 및 액티브 상태인 기간, 외부 전원 전압으로부터 내부 전원 전압을 생성하는 정상 상태 전압 강하 회로를 갖는 반도체 집적 회로.

Description

반도체 집적 회로 및 반도체 메모리{SEMICONDUCTOR INTEGRATED CIRCUIT AND SEMICONDUCTOR MEMORY}

본 발명은 반도체 집적 회로 및 반도체 메모리에 관한 것으로, 특히 외부 전원 전압을 내부 전원 전압까지 강하시켜 내부 회로로 공급하는 전압 강하 회로를 구비하는 반도체 집적 회로 및 반도체 메모리에 관한 것이다.

최근의 미세 가공 기술의 향상에 수반하여, 내부 회로로 공급되는 내부 전원 전압을 외부 전원 전압보다 낮게 설정하여, 고집적화, 고속화 등을 실현하는 기술이 활발히 연구되고 있다. 반도체 칩 상의 전원 단자로부터 공급되는 외부 전원 전압을 내부 전원 전압까지 강하시키는 수단으로서, 전압 강하 회로가 필수의 기술 요소로 되어 있다.

전압 강하 회로는, 비교 회로부와, 외부 전원 전압에 의해 구동되는 p형 MOS 트랜지스터를 구비한다. 비교 회로부는 p형 MOS 트랜지스터의 게이트 전압을 제어한다. 비교 회로부에 의한 게이트 제어에 의해서, p형 MOS 트랜지스터의 드레인으로부터 내부 전원 전압이 출력된다. 내부 전원 전압과 접지 전위의 사이에는 내부 용량이 배치되어 있다. 내부 전원 전압은 내부 회로로 공급되어, 내부 회로는 전류를 소비한다.

도 1에 도시한 바와 같이, 클럭 신호 CLK가 내부 회로로 공급되어 있지 않은 대기 상태 10으로부터, 클럭 신호 CLK가 공급되어 있는 액티브 상태 11로 변화하면, 내부 회로의 소비 전류 IDD가 크게 변화한다. 소비 전류 IDD의 변화는 내부 전원 전압 VINT의 변동을 일으켜, 내부 회로의 고속 동작을 방해하게 된다. 내부 전원 전압 VINT의 변동은, 대기 상태 10으로부터 액티브 상태 11로 변화된 직후가 가장 크고, 서서히 작아진다.

내부 전원 전압 VINT의 변동을 저감하기 위해서는, 내부 용량의 증대, 혹은 비교 회로부 및 p형 MOS 트랜지스터가 대규모화가 필요하다. 그러나, 칩 면적의 제한 때문에, 내부 용량을 증대시키는 것은 용이하지 않다. 비교 회로부 및 p형 MOS 트랜지스터의 대규모화는 전압 강하 회로 자신의 소비 전류의 증대를 초래하여, 바람직하지 않다.

내부 전원 전압 VINT의 안정 공급이라는 관점에서, 복수의 전압 강하 회로를 반도체 칩 내에 균등하게 분배하여, 대기 상태로 몇몇의 전압 강하 회로를 정지하여 전압 강하 회로 전체의 소비 전류를 삭감하는, 스톱 클럭이라고 불리는 기술이 이용되고 있다. 그러나, 스톱 클럭은 대기 상태에서의 전압 강하 회로의 소비 전류는 삭감할 수 있지만, 액티브 상태에서의 전압 강하 회로의 소비 전류를 삭감할 수 없다.

본 발명의 제1 특징은, 내부 회로와, 내부 회로가 대기 상태로부터 액티브 상태로 변화된 후의 일정 기간만, 외부 전원 전압으로부터 내부 회로로 공급되는 내부 전원 전압을 생성하는 천이 상태 전압 강하 회로와, 내부 회로가 대기 상태 및 액티브 상태인 기간, 외부 전원 전압으로부터 내부 전원 전압을 생성하는 정상 상태 전압 강하 회로를 적어도 갖는 반도체 집적 회로인 것이다.

본 발명의 제2 특징은, 메모리 회로와, 메모리 회로가 대기 상태로부터 액티브 상태로 변화된 후의 일정 기간만, 외부 전원 전압으로부터 메모리 회로로 공급되는 내부 전원 전압을 생성하는 천이 상태 전압 강하 회로와, 메모리 회로가 대기 상태 및 액티브 상태인 기간, 외부 전원 전압으로부터 내부 전원 전압을 생성하는 정상 상태 전압 강하 회로를 적어도 갖는 반도체 메모리인 것이다.

이하, 첨부하는 도면을 참조하여 본 발명의 다양한 실시예에 대하여 설명한다. 도면 전체를 통하여 동일 또는 유사한 부분에 대해서는 동일한 참조 부호를 병기하고, 동일 또는 유사한 부분 및 소자에 관한 반복 설명은 생략한다.

<제1 실시예>

도 2에 도시한 바와 같이, 제1 실시예에 따른 반도체 집적 회로는, 반도체 집적 회로가 주요한 기능을 실현하는 내부 회로(1)와, 외부 전원 전압 VDD로부터 내부 회로(1)로 공급되는 내부 전원 전압 VINT를 생성하는 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)와, 캐패시터(21)를 갖는다.

제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)는 내부 회로(1)가 대기 상태로부터 액티브 상태로 변화된 후의 일정 기간만 동작한다. 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)는 내부 회로(1)가 대기 상태 및 액티브 상태인 기간 동작한다. 여기서 「동작한다」란, 외부 전원 전압 VDD로부터 내부 전원 전압 VINT를 생성하는 것을 나타낸다. 「액티브 상태」란 클럭 신호 CLK가 내부 회로(1)로 공급되어 있는 상태를 나타내고, 「대기 상태」란 클럭 신호 CLK가 내부 회로(1)로 공급되어 있지 않은 상태를 나타낸다.

반도체 집적 회로는, 대기 상태로부터 액티브 상태로의 변화를 검지하고, 상술한 「일정 기간」에 상당하는 펄스폭을 갖는 펄스 신호 PLSST를 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)로 송신하는 천이 검지 회로(4)를 더 포함한다.

제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 및 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)는 내부 전원 전압 VINT를 출력하는 출력 단자(23a∼23c, 23d, 23e)를 각각 갖는다. 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c) 및 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)의 출력 단자(23a∼23c, 23d, 23e)는 병렬로 접속되어 있다. 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 및 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)에 의해서 생성된 내부 전원 전압 VINT는 내부 회로(1)로 공급된다. 내부 전원 전압 VINT와 접지 전위 사이에는 캐패시터(21)가 접속되고, 내부 전원 전압 VINT에 대하여 소정의 내부 용량이 부하로 되어 있다.

제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 및 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)는, 제어 단자(22a∼22c, 22d, 22e)를 각각 갖는다. 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)의 제어 단자(22a∼22c)에는 펄스 신호 PLSST가 입력되어 있다. 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)의 제어 단자(22d, 22e)에는 외부 전원 전압 VDD가 인가되어 있다. 천이 검지 회로(4)에는 내부 회로(1)와 마찬가지로 클럭 신호 CLK가 공급되어 있다.

제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 및 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)는 각각 동일한 회로 구성을 갖는다. 도 3에 도시한 바와 같이, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 및 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)는 비교 회로부(9)와, p형 MOS 트랜지스터 M7과, n형 MOS 트랜지스터 M8과, 제1 저항(24)과, 제2 저항(25)을 갖는다. 비교 회로부(9)는 제1 및 제2 p형 MOS 트랜지스터 M1, M2, 및 제1 및 제2 n형 MOS 트랜지스터 M3, M4를 구비한다. 제1 및 제2 p형 MOS 트랜지스터 M1, M2는 전류 미러 회로를 형성하고 있다.

제1 n형 MOS 트랜지스터 M3의 게이트 전극에는 외부 전원 전압 VDD에 의존하지 않는 기준 전압 VREF가 인가되어 있다. 제1 n형 MOS 트랜지스터 M3의 드레인 전극은 p형 MOS 트랜지스터 M7의 게이트 전극에 접속되어 있다. p형 MOS 트랜지스터 M7, 제1 저항(24), 제2 저항(25) 및 n형 MOS 트랜지스터 M8은 직렬로 접속되어 있다. p형 MOS 트랜지스터 M7의 소스 전극에는 외부 전원 전압 VDD가 인가되어 있다. n형 MOS 트랜지스터 M8의 소스 전극에는 접지 전위가 인가되어 있다. 제2 n형 MOS 트랜지스터 M4의 게이트 전극은 제1 저항(24)과 제2 저항(25) 사이에 접속되어 있다.

비교 회로부(9)는 제2 n형 MOS 트랜지스터 M4의 게이트 전압이 제1 n형 MOS 트랜지스터 M3의 게이트 전극에 인가되는 기준 전압 VREF와 일치하도록, p형 MOS 트랜지스터 M7을 구동한다. 출력 단자(23)는 p형 MOS 트랜지스터 M7의 드레인 전극에 접속되어 있다. 따라서, 내부 전원 전압 VINT는 VINT=(1+R1/R2) VREF로 나타낼 수 있다. 여기서, 「R1」 및 「R2」는 저항(24) 및 저항(25)의 저항치를 각각 나타낸다. 내부 회로(1)에는 내부 전원 전압 VINT가 인가되고, 내부 회로(1)는 전류(40)를 소비한다. 또, 제어 단자(22)는 n형 MOS 트랜지스터 M6, M8의 게이트 전극에 각각 접속되어 있다. 제어 단자(22)의 전위로 n형 MOS 트랜지스터 M6, M8의 온 오프를 제어함으로써, 비교 회로(9)를 포함하는 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 및 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b) 전체의 동작이 제어된다.

도 4에 도시한 바와 같이, 천이 검지 회로(4)는 제1 내지 제4 회로부(12∼14, 15a)를 갖는다. 제1 회로부(12)는 제1 NAND 회로(이후, 「NAND1」이라고 한다)와, 제1 내지 제6 인버터 회로(이후, 「INV1∼6」이라고 한다)를 갖는다. NAND1의 한쪽의 입력 단자에는 클럭 신호 CLK가 직접 입력되어 있다. NAND1의 다른 쪽의 입력 단자에는 클럭 신호 CLK가 직렬로 접속된 INV1∼5로 이루어지는 지연단을 통해 입력되어 있다. NAND1의 출력은 INV6으로 입력되어 있다. INV6으로부터 제1 검지 신호 P1이 출력된다.

제2 회로부(13)는 직렬로 접속된 복수(m단)의 지연 회로를 구비한다. 복수의 지연 회로는 각각 제1 내지 제m NOR 회로(이후, 「NOR1∼m」이라고 한다)와, 제7 내지 제(3m+6) 인버터 회로(이후, 「INV7∼(3m+6)」이라고 한다)를 구비한다. 초단의 지연 회로에서, NOR1의 한쪽의 입력 단자에는 제1 검지 신호 P1이 직접 입력되어 있다. NOR1의 다른 쪽의 입력 단자에는 제1 검지 신호 P1이 직렬로 접속된 INV7, INV8로 이루어지는 지연단을 통해 입력되고 있다. NOR1의 출력 신호는 INV9로 입력되고 있다.

INV9의 출력 신호는 직렬로 접속된 INV10, INV11로 이루어지는 지연단을 통해, 다음단의 지연 회로 내의 NOR2의 한쪽의 입력 단자로 입력되어 있다. NOR2의 다른 쪽의 입력 단자에는, 제1 검지 신호 P1이 직접 입력되어 있다. 이하 마찬가지로, 복수의 지연 회로가 직렬로 접속되어 있다. 최종단의 지연 회로 내의 INV(3m+6)로부터, 액티브 신호 PLSEN이 출력된다.

제3 회로부(14)는 제2 NAND 회로(이후, 「NAND2」라고 한다)와, 제(3m+7) 내지 제(3m+12) 인버터 회로(이후, 「INV(3m+7)∼(3m+12)」라고 한다)를 갖는다. NAND2의 한쪽의 입력 단자에는 액티브 신호 PLSEN이 직접 입력되어 있다. NAND2의 다른 쪽의 입력 단자에는 액티브 신호 PLSEN이 직렬로 접속된 INV(3m+7)∼(3m+11)로 이루어지는 지연단을 통해 입력되어 있다. NAND2의 출력 신호는 INV(3m+12)로 입력되어 있다. INV(3m+12)로부터 제2 검지 신호 P2가 출력된다.

제4 회로부(15a)는 제2 회로부(13)와 마찬가지로, 직렬로 접속된 복수(n단)의 지연 회로를 구비한다. 복수의 지연 회로는 제(m+1) 내지 제(m+n)의 NOR 회로(이후, 「NOR(m+1)∼(m+n)」이라고 한다)와, 제(3m+13) 내지 제(3m+3n+12)의 인버터 회로(이후, 「INV(3m+13)∼(3m+3n+12)」라고 한다)를 갖는다. 초단의 지연 회로에서, NOR(m+1)의 한쪽의 입력 단자에 제2 검지 신호 P2가 직접 입력되어 있다. NOR(m+1)의 다른 쪽의 입력 단자에 제2 검지 신호 P2가 직렬로 접속된 INV(3m+13), INV(3m+14)로 이루어지는 지연단을 통해 입력되어 있다. NOR(m+1)의 출력 신호는 INV(3m+15)로 입력되어 있다. INV(3m+15)의 출력 신호는, 직렬로 접속된(3m+16), INV(3m+17)으로 이루어지는 지연단을 통해, 다음단의 지연 회로 내의 NOR(m+2)의 한쪽의 입력 단자로 입력되어 있다. NOR(m+2)의 다른 쪽의 입력 단자에는 제2 검지 신호 P2가 직접 입력되어 있다. 이하 마찬가지로, 복수의 지연 회로가 직렬로 접속되어 있다. 최종단의 지연 회로 내의 INV(3m+3n+12)로부터, 펄스 신호 PLSST가 출력된다.

다음에 본 발명의 제1 실시예에 따른 반도체 집적 회로의 동작을 도 5를 참조하여 설명한다.

도 4의 제1 회로부(12)는 클럭 신호 CLK의 상승을 검지하여 제1 검지 신호 P1을 출력한다. 도 4의 제2 회로부(13)는 제1 검지 신호 P1의 상승으로부터 하강까지의 기간을 지연시켜, 내부 회로(1)가 적어도 액티브 상태 11인 기간, 액티브 신호 PLSEN을 출력한다. 도 4의 제3 회로부(14)는 액티브 신호 PLSEN의 상승을 검지하여 제2 검지 신호 P2를 출력한다. 도 4의 제4 회로부(15a)는 제2 검지 신호 P2의 상승으로부터 하강까지의 기간을 지연시킴으로써, 펄스 신호 PLSST를 출력한다. 펄스 신호 PLSST는 도 2의 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)가 동작하는 「일정 기간」에 상당하는 펄스폭(도 5에 있어서「tST」로 나타낸다)를 갖는다. 이와 같이, 도 2의 천이 검지 회로(4)는 클럭 신호 CLK가 일정 기간 변화하지 않은 것에 의해 대기 상태 10을 검지한다. 그리고, 천이 검지 회로(4)는 클럭 신호 CLK가 변화하기 시작하는 것에 의하여 대기 상태 10으로부터 액티브 상태 11로의 변화를 검지하여, 클럭 신호 CLK가 내부 회로(1)로 공급되기 시작하면 거의 동시에 펄스 신호 PLSST를 송신한다.

도 2의 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)는 펄스 신호 PLSST를 수신하고 있는 기간만 동작한다. 즉, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)는 내부 회로(1)가 대기 상태 10으로부터 액티브 상태 11로 변화된 후의 일정 기간만, 내부 회로(1)로 내부 전원 전압 VINT를 공급한다. 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)의 제어 단자(22d, 22e)에는 외부 전원 전압 VDD가 인가되어 있다. 따라서, 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)는 내부 회로(1)가 액티브 상태 10인지 대기 상태 11인지 상관없이 동작한다. 즉, 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)는 내부 회로(1)가 대기 상태 10 및 액티브 상태 11인 기간, 내부 회로(1)로 내부 전원 전압 VINT를 공급한다.

도 1을 참조하여 설명한 바와 같이, 대기 상태 10으로부터 액티브 상태 11로의 변화에 따라, 내부 회로(1)의 소비 전류가 크게 변화하여 내부 전원 전압 VINT에 변동이 생기게 된다. 또한, 내부 전원 전압 VINT의 변동은 대기 상태 10으로부터 액티브 상태 11로 변화된 직후가 가장 크고, 서서히 작아진다. 그래서, 도 2에 도시한 펄스 신호 PLSST의 펄스폭 tST를, 내부 전원 전압 VINT에 큰 변동이 생기는, 대기 상태 10으로부터 액티브 상태 11로 변화된 직후의 일정 기간과 맞춘다. 즉, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)를, 내부 전원 전압 VINT에 큰 변동이 생기는 일정 기간 tST만 동작시킴으로써, 내부 회로(1)에 대한 전류 공급 능력을 일시적으로 높일 수 있어, 내부 전원 전압 VINT의 변동을 억제할 수 있다.

다음에, 도 4에 도시한 제1 내지 제4 회로부(12∼14, 15a)의 동작에 대하여 상세히 설명한다. 클럭 신호 CLK의 상승과 동시에 제1 검지 신호 P1도 상승한다. 그리고, 클럭 신호 CLK의 상승이 INV1∼5를 통과하여 NAND1에 입력됨으로써, 제1 검지 신호 P1은 하강한다. 따라서, 제1 검지 신호 P1의 펄스폭은 클럭 신호 CLK가 INV1∼5를 통과하는데 필요한 시간에 상당한다. 또, NAND1의 다른 쪽의 입력 단자에 직렬로 접속된 지연단의 단수는 5개인 경우뿐만 아니라, 1개, 3개, 7개, 등의 다른 홀수라도 상관없다. 지연단의 단수의 증가에 의해, 제1 검지 신호 P1의 펄스폭이 넓어진다.

제1 검지 신호 P1이 NOR1의 한쪽의 입력 단자에 직접 입력되어 있기 때문에, 제1 검지 신호 P1의 상승과 동시에 INV9의 출력도 상승한다. 그 후, 제1 검지 신호 P1의 상승은, INV7, 8을 통과하여 NOR1의 다른 쪽의 입력 단자에도 입력된다. 제1 검지 신호 P1의 하강은, NOR1의 한쪽의 입력 단자에 직접 입력되지만, NOR1의 다른 쪽의 입력 단자에는 INV7, 8을 통과하고나서 입력된다. 따라서, INV9의 출력 신호의 하강은 제1 검지 신호 P1이 하강 보다도, INV7, INV8을 통과하고 있는 기간만큼 지연된다. 따라서, INV9의 출력 신호의 상승은 제1 검지 신호 P1의 상승과 거의 동시이지만, INV9의 출력 신호의 하강은, 제1 검지 신호 P1이 하강 보다도 지연되게 된다.

상술한 복수의 지연 회로를 직렬로 접속함으로써, 최종단의 지연 회로 내의 INV(3m+6)는, 적어도 클럭 신호 CLK가 공급되어 있는 기간, 액티브 신호 PLSEN을 출력할 수 있다. 또한, NOR1, 2, …, 3m의 한쪽의 입력 단자에는 제1 검지 신호 P1이 각각 직접 입력되어 있기 때문에, 액티브 신호 PLSEN의 상승이 제1 검지 신호 P1의 상승에 대하여 지연되는 일이 없다. 또, 제2 회로부(13)에 포함되는 지연 회로의 수를 사용자가 자유롭게 설정할 수 있도록, 메탈 옵션 혹은 레이저 블로우가 가능한 퓨즈를 제2 회로부(13) 내에 형성해 두는 것이 바람직하다. 또한, 각 지연 회로 내의 지연단의 단수는 두개인 경우뿐만 아니라, 4개, 6개, 8개, 등의 다른 짝수이더라도 상관없다. 지연단의 단수의 증가에 의해, 액티브 신호 PLSEN의 펄스폭이 넓어진다.

액티브 신호 PLSEN이 NAND2의 한쪽의 입력 단자에 직접 입력되어 있기 때문에, 액티브 신호 PLSEN의 상승과 동시에 제2 검지 신호 P2도 상승한다. 그리고, 액티브 신호 PLSEN의 상승이 INV(3m+7)∼(3m+11)을 통과하여 NAND2에 입력됨으로써, 제2 검지 신호 P2는 하강한다. 따라서, 제2 검지 신호 P2의 펄스폭은 액티브 신호 PLSEN이 INV(3m+7)∼(3m+11)을 통과하는데 필요한 시간에 상당한다. 또, NAND2의 다른 쪽의 입력 단자에 직렬로 접속된 지연단의 단수는 5개인 경우뿐만 아니라, 하나, 3개, 7개, 등의 다른 홀수라도 상관없다. 지연단의 단수의 증가에 의해, 제2 검지 신호 P2의 펄스폭이 넓어진다.

제2 검지 신호 P2가 NOR(m+1)의 한쪽의 입력 단자에 직접 입력되어 있기 때문에, 제2 검지 신호 P2의 상승과 거의 동시에 INV(3m+15)의 출력 신호도 상승한다. 그 후, 제2 검지 신호 P2의 상승은 INV(3m+13), INV(3m+14)를 통과하여 NOR(m+1)의 다른 쪽의 입력 단자에도 입력된다. 제2 검지 신호 P2의 하강은 NOR(m+1)의 한쪽의 입력 단자에 직접 입력되지만, NOR(m+1)의 다른 쪽의 입력 단자에는 INV(3m+13), INV(3m+14)를 통과하고나서 입력된다. 따라서, INV(3m+15) 로부터의 출력 신호의 하강은, 제2 검지 신호 P2의 하강 보다도, INV(3m+13), INV(3m+14)를 통과하고 있는 기간만큼 지연된다. 따라서, INV(3m+15)의 출력 신호의 상승은 제2 검지 신호 P2의 상승과 거의 동시이지만, INV(3m+15)의 출력 신호의 하강은, 제2 검지 신호 P2가 하강 보다도 지연된다.

상술한 복수의 지연 회로를 직렬로 접속함으로써, 최종단의 지연 회로 내의 INV(3m+3n+l2) 는, 제2 검지 신호 P2의 상승으로부터의 일정 기간, 도 2의 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)를 동작시키는 위한 펄스 신호 PLSST를 출력할 수 있다. 또한, NOR(m+1)∼NOR(m+n)의 한쪽의 입력 단자에는 제2 검지 신호 P2가 각각 직접 입력되어 있기 때문에, 펄스 신호 PLSST의 상승이 제2 검지 신호 P2의 상승에 대하여 지연되지 않는다. 또, 제4 회로부(15a)가 갖는 지연 회로의 수를 사용자가 자유롭게 설정할 수 있도록, 메탈 옵션 혹은 레이저 등에 의한 블로우가 가능한 퓨즈를 제4 회로부(15a) 내에 형성해 두는 것이 바람직하다. 또한, 지연 회로가 갖는 지연단의 단수는 2개인 경우뿐만 아니라, 4개, 6개, 8개, 등의 다른 짝수이더라도 상관없다. 지연 회로의 단수의 증가에 의해, 펄스 신호 PLSST의 펄스폭이 넓어진다.

이상 설명한 바와 같이, 제1 실시예에 따르면, 대기 상태 10으로부터 액티브 상태 11로의 변화에 따라, 내부 회로(1)의 소비 전류가 변화해도, 내부 전원 전압 VINT의 변동을 저감할 수 있다. 따라서, 내부 회로(1)의 안정된 고속 동작을 실현할 수 있다.

또한, 내부 전원 전압 VINT의 변동이 가장 큰 대기 상태 10으로부터 액티브 상태 11로 변화된 직후의 일정 기간 tST만, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)를 동작시키고 있다. 따라서, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)를 대규모화할 필요가 없고, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)의 소비 전류의 증대를 초래하는 일도 없다.

또한, 일정 기간 tST이 경과한 후의 액티브 상태 11에 있어서는 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)를 동작시키고 있지 않기 때문에, 액티브 상태 11에서의 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)의 소비 전류를 삭감할 수도 있다.

또한, 내부 전원 전압 VINT에 접속되어 있는 내부 용량(21)을 증대할 필요도 없어진다.

또, 내부 전원 전압 VINT의 변동이 최대인 경우는, 내부 회로(1)의 소비 전류가 크게 변화하는 경우, 즉, 대기 상태 10으로부터 액티브 상태 11로 변화하는 경우이다. 내부 전원 전압 VINT의 변동을 작게 하기 위해서는, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b) 내의 p형 MOS 트랜지스터 M7이나 비교 회로부(9)를 크게 할 필요가 있다. 그러나, 대기 상태 10으로부터 액티브 상태 11로 변화된 후, 액티브 상태 11에서의 내부 회로(1)의 소비 전류의 변화는 일반적으로 작아진다. 따라서, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)는 그다지 큰 p형 MOS 트랜지스터 M7이나 비교 회로(9)를 필요로 하지 않게 된다. 그래서, 대기 상태 10으로부터 액티브 상태 11로 변화하는 경우에만, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)를 일정 기간 tST 동작시켜, 그 후의 액티브 상태 11에서는 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)만을 동작시킨다. 이것에 의해 액티브 상태 11에서의 내부 회로(1)의 소비 전류를 삭감할 수 있다.

(제1 실시예의 변형예)

도 6에 도시한 바와 같이, 제1 실시예의 변형예에 따른 반도체 집적 회로는, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)와, 제1 정상 상태 전압 강하 회로(3a)와, 액티브 상태 전압 강하 회로(7a)와, 천이 검지 회로(6)와, 캐패시터(21)를 갖는다. 액티브 상태 전압 강하 회로(7a)는, 도 3에 도시한 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)와 동일한 회로 구성을 갖는다. 액티브 상태 전압 강하 회로(7a)의 제어 단자(22d)에는 천이 검지 회로(6)로부터 송신되는 액티브 신호 PLSEN이 입력되고 있다. 액티브 상태 전압 강하 회로(7a)가 생성하는 내부 전원 전압 VINT는 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 정상 상태 전압 강하 회로(3a)와 마찬가지로 내부 회로(1)로 인가되고 있다.

도 7에 도시한 천이 검지 회로(6)는, 도 4에 도시한 천이 검지 회로(4)와 거의 마찬가지의 구성을 갖는다. 도 4에 도시한 천이 검지 회로(4)와 다른 점은 제2 회로부(13)로부터 출력되는 액티브 신호 PLSEN이 제3 회로부(14)에 입력되는 것뿐만아니라, 천이 검지 회로(6)의 외부로도 추출되고 있는 점이다. 도 7의 천이 검지 회로(6)의 그 밖의 구성은, 도 4의 천이 검지 회로(4)와 동일하다.

도 5에 도시한 바와 같이, 액티브 신호 PLSEN은 내부 회로(1)가 적어도 액티브 상태 11인 기간, 출력된다. 따라서, 액티브 상태 전압 강하 회로(7a)는 액티브 신호 PLSEN을 수신하고 있는 기간, 즉 내부 회로(1)가 적어도 액티브 상태 11인 기간은 동작하고, 대기 상태 10인 기간은 동작하지 않는다. 도 2에 도시한 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)의 일부를, 액티브 상태 전압 강하 회로(7a)로 변경함으로써, 대기 상태 10에서의 액티브 상태 전압 강하 회로(7a)의 소비 전류를 삭감할 수 있다.

이상 설명한 바와 같이, 제1 실시예의 변형예에 따른 반도체 집적 회로는, 액티브 상태 11에서의 전류 공급 능력을 높여, 대기 상태 10에서의 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 정상 상태 전압 강하 회로(3a), 및 액티브 상태 전압 강하 회로(7a)의 소비 전류를 삭감할 수 있다.

또, 액티브 상태 11로부터 대기 상태 10으로 다시 변화된 후에 액티브 신호 PLSEN이 출력되어 있는 기간 tEN은 도 7의 제2 회로부(13)에 의해서 형성되는 지연 시간에 기인하고 있다. 제2 회로부(13)에 포함되는 지연 회로의 수를 줄이는 것으로 기간 tEN을 짧게 할 수 있다. 그러나, 액티브 신호 PLSEN이, 내부 회로(1)가 적어도 액티브 상태 11인 기간, 계속 출력되는 하나의 신호이기 위해서는, 기간 tEN은 어느 정도 길게 해야만 한다. 한편, 기간 tEN이 너무 길어지면, 대기 상태 10에서의 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 정상 상태 전압 강하 회로(3a), 및 액티브 상태 전압 강하 회로(7a)의 소비 전류를 저감할 수 없다.

(제2 실시예)

도 8에 도시한 바와 같이, 제2 실시예에 따른 반도체 집적 회로는, 내부 회로(1)와, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)와, 천이 검지 회로(5)와, 캐패시터(21)를 갖는다. 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)는 내부 전원 전압 VINT를 출력하는 출력 단자(23a∼23c, 23d, 23e)와, 제어 단자(22a∼22c, 22d, 22e)를 각각 갖는다. 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)의 출력 단자(23a∼23c, 23d, 23e)는 병렬로 접속되어 있다. 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)에 의해 생성된 내부 전원 전압 VINT는 내부 회로(1)로 공급되어 있다. 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)는 도 3과 동일한 회로 구성을 갖는다.

천이 검지 회로(5)는 상호 다른 펄스폭을 갖는 제1 내지 제3 펄스 신호 PLSST1, PLSST2, PLSST3을 출력한다. 제1 펄스 신호 PLSST1은 제1 천이 상태 전압 강하 회로(2a)의 제어 단자(22a)에 입력되어 있다. 제2 펄스 신호 PLSST2는 제2 천이 상태 전압 강하 회로(2b)의 제어 단자(22b)에 입력되어 있다. 제3 펄스 신호 PLSST3은 제3 천이 상태 전압 강하 회로(2c)의 제어 단자(22c)에 입력되어 있다. 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)의 제어 단자(22d, 22e)에는 외부 전원 전압 VDD가 인가되어 있다. 천이 검지 회로(4)에는 내부 회로(1)와 마찬가지로 클럭 신호 CLK가 공급되어 있다.

도 9에 도시한 바와 같이, 천이 검지 회로(5)는 제1 내지 제4 회로부(12∼14, 15b)를 갖는다. 제1 내지 제3 회로부(12∼14)는 도 4와 동일한 회로 구성을 각각 갖는다. 제4 회로부(15b)는 직렬로 접속된 복수(n 단)의 지연 회로를 구비한다. 복수의 지연 회로는, 제(m+1) 내지 제(m+n)의 NOR 회로(이후, 「NOR(m+1)∼(m +n)」이라고 한다)와, 제(3m+13) 내지 (3m+3n+12)의 인버터 회로(이후, 「INV(3m+13)∼(3m+3n+12)」라고 한다)를 갖는다. 지연 회로의 구성은 도 4에 도시한 제4 회로부(15a) 내의 지연 회로와 동일하다. 제4 회로부(15b)의 도중에 위치하는 지연 회로 내의 INV(3m+3n1+12)으로부터 제1 펄스 신호 P LSST1가 추출되고 있다. INV(3m+3n1+12)보다도 후단에 위치하는 지연 회로 내의 INV(3m+3n2+12)로부터 제2 펄스 신호 PLSST2가 추출되고 있다. INV(3m+3n2+12)보다도 후단에 위치하는 지연 회로 내의 INV(3m+3n+12)로부터 제3 펄스 신호 PLSST3이 추출되고 있다.

다음에 본 발명의 제2 실시예에 따른 반도체 집적 회로의 동작을 도 10을 참조하여 설명한다.

도 9의 제1 회로부(12)는 클럭 신호 CLK의 상승을 검지하여 제1 검지 신호 P1을 출력한다. 제2 회로부(13)는, 제1 검지 신호 P1의 상승으로부터 하강까지의 기간을 지연시켜, 내부 회로(1)가 적어도 액티브 상태 11인 기간, 액티브 신호 PLSEN을 출력한다. 제3 회로부(14)는 액티브 신호 PLSEN의 상승을 검지하여 제2 검지 신호 P2를 출력한다. 제4 회로부(15b)는 제2 검지 신호 P2의 상승으로부터 하강까지의 기간을 지연시킴으로써, 제1 내지 제3 펄스 신호 PLSST1∼PLSST3을 출력한다. 제1 내지 제3 펄스 신호 PLSST1∼PLSST3은 도 8의 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)가 동작하는 「일정 기간」에 상당하는 펄스폭(도 10에 있어서 「tST1∼tST3」으로 나타낸다)를 갖는다. 제1 펄스 신호 PLSST1의 펄스폭 tST1이 가장 짧다. 제2 펄스 신호 PLSST2의 펄스폭 tST2는 제1 펄스 신호 PLSST1의 펄스폭 tST1보다도 길다. 제3 펄스 신호 PLSST3의 펄스폭 tST3은 제2 펄스 신호 PL SST2의 펄스폭 tST2보다도 길다.

도 8의 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)는 제1 내지 제3 펄스 신호 PLSST1∼PLSST3을 수신하고 있는 기간, 각각 동작한다. 즉, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)는 내부 회로(1)가 대기 상태로부터 액티브 상태로 변화된 후의 일정 기간(tST1∼tST3)만, 내부 회로(1)로 내부 전원 전압 VINT를 공급한다. 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)는 내부 회로(1)가 대기 상태 10 및 액티브 상태 11인 기간, 내부 회로(1)로 내부 전원 전압 VINT를 공급한다.

이상 설명한 바와 같이, 제1 실시예에서는, 대기 상태 10으로부터 액티브 상태 11로 변화된 후의 일정 기간 tST, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)를 동작시키고, 그 후 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)를 동시에 정지시키었다. 그러나, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)를 동시에 정지시키고 있기 때문에, 내부 전원 전압 VINT이 변동하는 경우가 있다. 즉, 대기 상태 10으로부터 액티브 상태 11로의 변화에 의한 내부 전원 전압 VINT의 변동을 저감할 수 있는 한편, 그 후의 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)를 정지시킬 때에 내부 전원 전압 VINT의 변동이 생기게 되는 경우가 있다.

그래서, 제2 실시예는 대기 상태 10으로부터 액티브 상태 11로 변화된 직후에 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)의 동작을 개시하여, 펄스폭이 다른 제1 내지 제3 펄스 신호 PLSST1∼PLSST3에 의해 순서대로 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)의 동작을 정지한다. 따라서, 제2 실시예에 따르면, 제1 실시예에 따른 반도체 집적 회로와 마찬가지인 작용 효과를 발휘하는 것뿐만아니라, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)의 동작을 정지할 때에 생기는 내부 전원 전압 VINT의 변동을 억제할 수도 있다.

또, 제4 회로부(15b)에 포함되는 지연 회로의 단수를 사용자가 자유롭게 설정할 수 있도록, 메탈 옵션, 혹은 레이저 등에 의한 블로우가 가능한 퓨즈를 형성해 두는 것이 바람직하다. 제1 내지 제3 펄스 신호 PLSST1∼PLSST3의 펄스폭에 대한 설계의 자유도가 향상한다.

(제2 실시예의 변형예)

도 11에 도시한 바와 같이, 제2 실시예의 변형예에 따른 반도체 집적 회로는, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)와, 제1 정상 상태 전압 강하 회로(3a)와, 액티브 상태 전압 강하 회로(7a)와, 천이 검지 회로(8)와, 캐패시터(21)를 갖는다. 액티브 상태 전압 강하 회로(7a)는, 도 3에 도시한 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)와 동일한 회로 구성을 갖는다. 액티브 상태 전압 강하 회로(7a)로부터 생성되는 내부 전원 전압 VINT은, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 정상 상태 전압 강하 회로(3a)와 마찬가지로 내부 회로(1)로 인가되어 있다. 천이 검지 회로(8)는 상호 다른 펄스폭을 갖는 제1 내지 제3 펄스 신호 PLSST1∼PLSST3, 및 액티브 신호 PLSEN을 출력한다.

제1 내지 제3 펄스 신호 PLSST1∼PLSST3은 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)의 제어 단자(22a∼22c)에 각각 입력되고 있다. 액티브 신호 PLSEN은 액티브 상태 전압 강하 회로(7a)의 제어 단자(22d)에 입력되고 있다.

도 12에 도시한 천이 검지 회로(8)는 도 9에 도시한 천이 검지 회로(5)와 거의 마찬가지의 구성을 갖는다. 도 9에 도시한 천이 검지 회로(5)와 다른 점은, 제2 회로부(13)로부터 출력되는 액티브 신호 PLSEN이 제3 회로부(14)에 입력되는 것뿐만 아니라, 천이 검지 회로(8)의 외부로도 추출되고 있는 점이다. 도 12의 천이 검지 회로(8)의 그 밖의 구성은, 도 9의 천이 검지 회로(5)와 동일하다.

도 10에 도시한 바와 같이, 액티브 신호 PLSEN은 내부 회로(1)가 적어도 액티브 상태 11인 기간, 출력된다. 따라서, 액티브 상태 전압 강하 회로(7a)는 액티브 신호 PLSEN을 수신하고 있는 기간, 동작한다. 도 8에 도시한 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)의 일부를, 액티브 상태 전압 강하 회로(7a)로 변경함으로써, 대기 상태 10에서의 액티브 상태 전압 강하 회로(7a)의 소비 전류를 삭감할 수 있다.

이상 설명한 바와 같이, 제2 실시예의 변형예에 따른 반도체 집적 회로는 액티브 상태 11에서의 전류 공급 능력을 높여, 대기 상태 10에서의 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c), 제1 정상 상태 전압 강하 회로(3a), 및 액티브 상태 전압 강하 회로(7a)의 소비 전류를 삭감할 수 있다.

상기한 바와 같이, 본 발명은 제1 및 제2 실시예, 및 이들의 변형예에 의해서 기재하였지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것으로 이해되어서는 안된다. 이 개시로부터 당업자에게는 여러가지 대체 실시예 및 운용 기술이 자명하게 될 것이다.

예를 들면, 제1 및 제2 실시예 및 이들의 변형예에서는, 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)의 수가 3개인 경우에 대해 설명하였지만, 본 발명에 따른 반도체 장치는 이것에 한정되지 않고, 천이 상태 전압 강하 회로의 수가 1, 2, 또는 4 이상이더라도 상관없다. 마찬가지로, 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)는 2개 혹은 하나인 경우뿐만 아니라, 3개 이상이어도 상관없다. 액티브 상태 전압 강하 회로(7a)에 대해서도 마찬가지이다.

또한, 본 발명의 제1 및 제2 실시예에서 설명한 반도체 집적 회로를 갖는, 전원 전압이 인가되어 있는 한 기억 내용이 유지되는 스태틱 RAM(SRAM) 등의 반도체 메모리로서도 본 발명을 실시하는 것이 가능하다. 도 13에 도시한 바와 같이, 반도체 메모리(102)는 데이터의 기입, 판독, 유지 등의 반도체 메모리의 주요한 기능을 실현하는 메모리 회로(100)와, 메모리 회로(100)가 대기 상태 10으로부터 액티브 상태 11로 변화된 후의 일정 기간만, 외부 전원 전압 VDD로부터 메모리 회로(100)로 공급되는 내부 전원 전압 VINT를 생성하는 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)와, 메모리 회로(100)가 대기 상태 10 및 액티브 상태 11인 기간, 외부 전원 전압 VDD로부터 내부 전원 전압 VINT를 생성하는 제1 및 제2 정상 상태 전압 강하 회로(3a, 3b)와, 대기 상태 10으로부터 액티브 상태 11로의 변화를 검지하고, 일정 기간에 상당하는 펄스폭을 갖는 펄스 신호 PLSST를 제1 내지 제3 천이 상태 전압 강하 회로(2a∼2c)로 송신하는 천이 검지 회로(4)를 갖는다.

메모리 회로(100)는, 행렬 형상으로 배치된 복수의 메모리 셀을 갖는 메모리 어레이(121)와, 원하는 메모리 셀을 선택하는 로우 디코더(122) 및 컬럼 셀렉터(123)와, 감지 증폭기(124)와, 라이트 버퍼(125)와, 어드레스 데이터가 입력되는 어드레스 단자(126)와, 어드레스 단자(126), 로우 디코더(122), 및 컬럼 셀렉터(123)에 각각 접속된 어드레스 버퍼 회로(127)과, 입출력 단자(105)와, 입출력 단자(105)에 접속된 입력 버퍼 회로(128) 및 출력 버퍼 회로(108)와, 컨트롤 단자(130)와, 기입 시 또는 판독 시에서의 동작 타이밍을 제어하는 타이밍 컨트롤 회로(129)와, 클럭 신호 CLK가 입력되는 클럭 단자(131)를 갖는다.

클럭 신호 CLK는, 로우 디코더(122), 컬럼 셀렉터(123), 감지 증폭기(124), 라이트 버퍼(125), 어드레스 버퍼 회로(127), 입력 버퍼 회로(128), 출력 버퍼 회로(108), 컨트롤 회로(129), 및 천이 검지 회로(4)로 각각 공급되고 있다. 또한, 내부 전원 전압 VINT는 메모리 어레이(121), 로우 디코더(122), 컬럼 셀렉터(123), 감지 증폭기(124), 라이트 버퍼(125), 어드레스 버퍼 회로(127), 입력 버퍼 회로(128), 출력 버퍼 회로(108), 및 컨트롤 회로(129)로 각각 공급되고 있다.

어드레스 데이터는, 어드레스 단자(126)로부터 입력되어, 어드레스 버퍼 회로(127)를 통해, 로우 디코더(122) 및 컬럼 셀렉터(123)로 공급된다. 어드레스 데이터에 의해, 메모리 어레이(121) 중의 원하는 기입 메모리 셀 또는 판독 메모리 셀이 선택된다. 기입 시에는, 입출력 단자(105)로부터 입력된 기입 데이터가, 입력 버퍼 회로(128)를 통해 라이트 버퍼(125)로 주어지고, 메모리 어레이(121) 중 원하는 기입 셀에 기입된다. 한편, 판독 시에는 선택된 판독 셀로부터 판독된 판독 데이터가 감지 증폭기(124)를 통해 출력 버퍼 회로(108)로 주어지고, 출력 버퍼 회로(108)로부터 입출력 단자(105)를 통해 반도체 메모리(102)의 외부로 구동된다.

컨트롤 단자(130)로부터 입력된 타이밍 제어 신호는, 타이밍 컨트롤 회로(129)로부터 로우 디코더(122), 컬럼 셀렉터(123), 감지 증폭기(124), 및 라이트 버퍼(125)에 각각 공급되어, 기입 시 또는 판독 시에서의 동작 타이밍의 제어가 행해진다.

상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것으로 의도되어야 한다.

본 발명에 따르면, 대기 상태로부터 액티브 상태로의 변화에 따라 내부 회로의 소비 전류가 변화해도 내부 전원 전압의 변동을 저감할 수 있어, 내부 회로의 안정된 고속 동작을 실현할 수 있다.

도 1은 관련 기술에 따른 클럭 신호, 내부 회로의 소비 전류, 내부 전원 전압의 시간 변화를 나타내는 타임차트.

도 2는 본 발명의 제1 실시예에 따른 반도체 집적 회로를 도시하는 블록도.

도 3은 도 2에 도시한 제1 내지 제3 천이 상태 전압 강하 회로, 제1 및 제2 정상 상태 전압 강하 회로를 도시하는 회로도.

도 4는 도 2에 도시한 천이 검지 회로에 포함되는 제1 내지 제4 회로부를 도시하는 회로도.

도 5는 도 4에 도시한 천이 검지 회로의 동작에서의 주요한 신호의 시간 변화를 나타내는 타임 시퀀스.

도 6은 본 발명의 제1 실시예의 변형예에 따른 반도체 집적 회로를 도시하는 블록도.

도 7은 도 6에 도시한 천이 검지 회로에 포함되는 제1 내지 제4 회로부를 도시하는 회로도.

도 8은 본 발명의 제2 실시예에 따른 반도체 집적 회로를 도시하는 블록도.

도 9는 도 8에 도시한 천이 검지 회로에 포함되는 제1 내지 제4 회로부를 도시하는 회로도.

도 10은 도 9에 도시한 천이 검지 회로의 동작에서의 주요한 신호의 시간 변화를 나타내는 타임 시퀀스.

도 11은 본 발명의 제2 실시예의 변형예에 따른 반도체 집적 회로를 도시하는 블록도.

도 12는 도 11에 도시한 천이 검지 회로에 포함되는 제1 내지 제4 회로부를 도시하는 회로도.

도 13은 본 발명의 제1 실시예에 따른 반도체 집적 회로를 갖는 반도체 메모리를 도시하는 블록도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 내부 회로

2a : 제1 천이 상태 전압 강하 회로

2b : 제2 천이 상태 전압 강하 회로

2c : 제3 천이 상태 전압 강하 회로

3a : 제1 정상 상태 전압 강하 회로

3b : 제2 정상 상태 전압 강하 회로

21 : 캐패시터

VDD : 외부 전원 전압

VINT : 내부 전원 전압

Claims

내부 회로와,

상기 내부 회로가 대기 상태로부터 액티브 상태로 변화된 후의 일정 기간만, 외부 전원 전압으로부터 상기 내부 회로로 공급되는 내부 전원 전압을 생성하는 천이 상태 전압 강하 회로와,

상기 내부 회로가 상기 대기 상태 및 상기 액티브 상태인 기간, 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 생성하는 정상 상태 전압 강하 회로를 포함하는 반도체 집적 회로.
제1항에 있어서,

상기 대기 상태로부터 상기 액티브 상태로의 변화를 검지하여, 상기 일정 기간에 상당하는 펄스폭을 갖는 펄스 신호를 상기 천이 상태 전압 강하 회로로 송신하는 천이 검지 회로를 더 포함하며,

상기 천이 상태 전압 강하 회로는 상기 펄스 신호를 수신하고 있는 기간, 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 생성하는 반도체 집적 회로.
제1항에 있어서,

적어도 상기 내부 회로가 상기 액티브 상태인 기간, 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 생성하는 액티브 상태 전압 강하 회로를 더 포함하는 반도체 집적 회로.
제3항에 있어서,

상기 대기 상태로부터 상기 액티브 상태로의 변화를 검지하여, 상기 일정 기간에 상당하는 펄스폭을 갖는 펄스 신호를 상기 천이 상태 전압 강하 회로로 송신하고, 또한 적어도 상기 내부 회로가 상기 액티브 상태인 기간, 액티브 신호를 상기 액티브 상태 전압 강하 회로로 송신하는 천이 검지 회로를 포함하며,

상기 천이 상태 전압 강하 회로는 상기 펄스 신호를 수신하고 있는 기간, 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 생성하고, 상기 액티브 상태 전압 강하 회로는 상기 액티브 신호를 수신하고 있는 기간, 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 생성하는 반도체 집적 회로.
제1항에 있어서,

상기 천이 상태 전압 강하 회로를 복수개 더 포함하며,

상기 일정 기간은 상기 천이 상태 전압 강하 회로마다 다른 반도체 집적 회로.
제5항에 있어서,

상기 대기 상태로부터 상기 액티브 상태로의 변화를 검지하여, 상호 다른 펄스폭을 갖는 복수의 펄스 신호를 상기 복수의 천이 상태 전압 강하 회로로 각각 송신하는 천이 검지 회로를 더 포함하며,

상기 복수의 천이 상태 전압 강하 회로는 상기 펄스 신호를 수신하고 있는 기간, 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 각각 생성하는 반도체 집적 회로.
제5항에 있어서,

적어도 상기 내부 회로가 상기 액티브 상태인 기간, 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 생성하는 액티브 상태 전압 강하 회로를 더 포함하는 반도체 집적 회로.
제7항에 있어서,

상기 대기 상태로부터 상기 액티브 상태로의 변화를 검지하여, 상호 다른 펄스폭을 갖는 복수의 펄스 신호를 상기 복수의 천이 상태 전압 강하 회로로 각각 송신하고, 또한 적어도 상기 내부 회로가 상기 액티브 상태인 기간, 액티브 신호를 상기 액티브 상태 전압 강하 회로로 송신하는 천이 검지 회로를 더 포함하며,

상기 복수의 천이 상태 전압 강하 회로는 상기 펄스 신호를 수신하고 있는 기간, 각각 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 생성하고, 상기 액티브 상태 전압 강하 회로는 상기 액티브 신호를 수신하고 있는 기간, 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 생성하는 반도체 집적 회로.
제1항에 있어서,

상기 액티브 상태는 클럭 신호가 상기 내부 회로로 공급되고 있는 상태이고, 상기 대기 상태는 상기 클럭 신호가 해당 내부 회로로 공급되고 있지 않은 상태인 반도체 집적 회로.
제2항에 있어서,

상기 천이 검지 회로는 직렬로 접속된 제1 내지 제4 회로부를 포함하며,

상기 제1 회로부는 클럭 신호의 상승을 검지하여 제1 검지 신호를 출력하고,

상기 제2 회로부는 상기 제1 검지 신호의 상승으로부터 하강까지의 기간을 지연시켜, 상기 내부 회로가 적어도 상기 액티브 상태인 기간, 액티브 신호를 출력하며,

상기 제3 회로부는 상기 액티브 신호의 상승을 검지하여 제2 검지 신호를 출력하고,

상기 제4 회로부는 상기 제2 검지 신호의 상승으로부터 하강까지의 기간을 지연시킴으로써, 펄스 신호를 출력하는 반도체 집적 회로.
메모리 회로와,

상기 메모리 회로가 대기 상태로부터 액티브 상태로 변화된 후의 일정 기간만, 외부 전원 전압으로부터 상기 메모리 회로로 공급되는 내부 전원 전압을 생성하는 천이 상태 전압 강하 회로와,

상기 메모리 회로가 상기 대기 상태 및 상기 액티브 상태인 기간, 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 생성하는 정상 상태 전압 강하 회로를 포함하는 반도체 메모리.
제11항에 있어서,

상기 대기 상태로부터 상기 액티브 상태로의 변화를 검지하여, 상기 일정 기간에 상당하는 펄스폭을 갖는 펄스 신호를 상기 천이 상태 전압 강하 회로로 송신하는 천이 검지 회로를 더 포함하며,

상기 천이 상태 전압 강하 회로는 상기 펄스 신호를 수신하고 있는 기간, 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 생성하는 반도체 메모리.
제11항에 있어서,

적어도 상기 메모리 회로가 상기 액티브 상태인 기간, 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 생성하는 액티브 상태 전압 강하 회로를 더 포함하는 반도체 메모리.
제13항에 있어서,

상기 대기 상태로부터 상기 액티브 상태로의 변화를 검지하여, 상기 일정 기간에 상당하는 펄스폭을 갖는 펄스 신호를 상기 천이 상태 전압 강하 회로로 송신하고, 또한 적어도 상기 메모리 회로가 상기 액티브 상태인 기간, 액티브 신호를 상기 액티브 상태 전압 강하 회로로 송신하는 천이 검지 회로를 더 포함하며,

상기 천이 상태 전압 강하 회로는 상기 펄스 신호를 수신하고 있는 기간, 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 생성하고, 상기 액티브 상태 전압 강하 회로는 상기 액티브 신호를 수신하고 있는 기간, 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 생성하는 반도체 메모리.
제11항에 있어서,

상기 천이 상태 전압 강하 회로를 복수개 더 포함하며,

상기 일정 기간은 상기 천이 상태 전압 강하 회로마다 다른 반도체 메모리.
제15항에 있어서,

상기 대기 상태로부터 상기 액티브 상태로의 변화를 검지하여, 상호 다른 펄스폭을 갖는 복수의 펄스 신호를 상기 복수의 천이 상태 전압 강하 회로로 각각 송신하는 천이 검지 회로를 더 포함하며,

상기 복수의 천이 상태 전압 강하 회로는 상기 펄스 신호를 수신하고 있는 기간, 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 각각 생성하는 반도체 메모리.
제15항에 있어서,

적어도 상기 메모리 회로가 상기 액티브 상태인 기간, 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 생성하는 액티브 상태 전압 강하 회로를 더 포함하는 반도체 메모리.
제17항에 있어서,

상기 대기 상태로부터 상기 액티브 상태로의 변화를 검지하여, 상호 다른 펄스폭을 갖는 복수의 펄스 신호를 상기 복수의 천이 상태 전압 강하 회로로 각각 송신하고, 또한 적어도 상기 메모리 회로가 상기 액티브 상태인 기간, 액티브 신호를 상기 액티브 상태 전압 강하 회로로 송신하는 천이 검지 회로를 더 포함하며,

상기 복수의 천이 상태 전압 강하 회로는 상기 펄스 신호를 수신하고 있는 기간, 각각 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 생성하고, 상기 액티브 상태 전압 강하 회로는 상기 액티브 신호를 수신하고 있는 기간, 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 생성하는 반도체 메모리.
제11항에 있어서,

상기 액티브 상태는 클럭 신호가 상기 메모리 회로로 공급되고 있는 상태이고, 상기 대기 상태는 상기 클럭 신호가 해당 메모리 회로로 공급되고 있지 않은 상태인 반도체 메모리.
제12항에 있어서,

상기 천이 검지 회로는, 직렬로 접속된 제1 내지 제4 회로부를 포함하며,

상기 제1 회로부는 클럭 신호의 상승을 검지하여 제1 검지 신호를 출력하고,

상기 제2 회로부는 상기 제1 검지 신호의 상승으로부터 하강까지의 기간을 지연시켜, 상기 메모리 회로가 적어도 상기 액티브 상태인 기간, 액티브 신호를 출력하며,

상기 제3 회로부는 상기 액티브 신호의 상승을 검지하여 제2 검지 신호를 출력하고,

상기 제4 회로부는 상기 제2 검지 신호의 상승으로부터 하강까지의 기간을 지연시킴으로써, 펄스 신호를 출력하는 반도체 메모리.