JP2003078406A - データバッファ回路およびデータ出力バッファ - Google Patents
データバッファ回路およびデータ出力バッファInfo
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Abstract
(57)【要約】
【課題】 データ出力のための電源ＶＤＤＱと、内部回
路において使われる電源ＶＤＤＰとが異なる場合にもデ
ータ出力時のスキューを生じないデータバッファ回路を
提供すること。 【解決手段】 第１データ信号及び第２データ信号の各
々に応答して各々の出力端を第１電圧にプルアップ、ま
たは第２電圧にプルダウンする第１及び第２ドライバ回
路と、出力端に接続される第１及び第２トランジスタを
備え、前記第１及び第２ドライバ回路の出力信号の各々
に応答して前記出力端を第３電圧にプルアップ、または
前記出力端を第４電圧にプルダウンする出力回路と、遷
移率制御信号に応答して前記出力回路の出力端が前記第
３電圧及び前記第４電圧に遷移する相対的遷移率を制御
する遷移補償回路とを備える。
路において使われる電源ＶＤＤＰとが異なる場合にもデ
ータ出力時のスキューを生じないデータバッファ回路を
提供すること。 【解決手段】 第１データ信号及び第２データ信号の各
々に応答して各々の出力端を第１電圧にプルアップ、ま
たは第２電圧にプルダウンする第１及び第２ドライバ回
路と、出力端に接続される第１及び第２トランジスタを
備え、前記第１及び第２ドライバ回路の出力信号の各々
に応答して前記出力端を第３電圧にプルアップ、または
前記出力端を第４電圧にプルダウンする出力回路と、遷
移率制御信号に応答して前記出力回路の出力端が前記第
３電圧及び前記第４電圧に遷移する相対的遷移率を制御
する遷移補償回路とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、より詳細には、データの論理‘ロー’から論理
‘ハイ’への遷移時間と、論理‘ハイ’から論理‘ロ
ー’への遷移時間とを一致させてスキューを低減できる
データバッファ回路およびデータ出力バッファに関す
る。
係り、より詳細には、データの論理‘ロー’から論理
‘ハイ’への遷移時間と、論理‘ハイ’から論理‘ロ
ー’への遷移時間とを一致させてスキューを低減できる
データバッファ回路およびデータ出力バッファに関す
る。
【０００２】
【従来の技術】図１は、従来のデータ出力バッファの回
路図である。図１を参照すれば、データ出力バッファ
は、データ伝送回路１０、プリドライバ１１及び出力ド
ライバ１７を備える。データ伝送回路１０は伝送ゲート
Ｔ１及びＴ２、ラッチ回路３及び５及び反転回路１及び
７を備える。
路図である。図１を参照すれば、データ出力バッファ
は、データ伝送回路１０、プリドライバ１１及び出力ド
ライバ１７を備える。データ伝送回路１０は伝送ゲート
Ｔ１及びＴ２、ラッチ回路３及び５及び反転回路１及び
７を備える。
【０００３】伝送ゲートＴ１は伝送制御信号ＢＵＦの活
性化（例えば、論理‘ハイ’）に応答してデータＤＡＴ
Ａをプリドライバ１１に出力し、伝送ゲートＴ２は伝送
制御信号ＢＵＦの活性化に応答して反転データ／ＤＡＴ
Ａを反転回路７に出力する。インバータＩ１，Ｉ２が直
列接続されたラッチ回路３、及びインバータＩ３，Ｉ４
が直列接続されたラッチ回路５は伝送ゲートＴ１，Ｔ２
の出力信号をラッチする。
性化（例えば、論理‘ハイ’）に応答してデータＤＡＴ
Ａをプリドライバ１１に出力し、伝送ゲートＴ２は伝送
制御信号ＢＵＦの活性化に応答して反転データ／ＤＡＴ
Ａを反転回路７に出力する。インバータＩ１，Ｉ２が直
列接続されたラッチ回路３、及びインバータＩ３，Ｉ４
が直列接続されたラッチ回路５は伝送ゲートＴ１，Ｔ２
の出力信号をラッチする。
【０００４】プリドライバ１１は反転回路１３，１５を
備え、反転回路１３は伝送ゲートＴ１の出力信号に応答
して第１電源ＶＤＤＰと第２電源ＶＳＳＰとの間をスイ
ングする信号を出力し、反転回路１５は反転回路７の出
力信号に応答して第１電源ＶＤＤＰと第２電源ＶＳＳＰ
との間をスイングする信号を出力する。一般に、第１電
源ＶＤＤＰは３．３Ｖ又は２．５Ｖを持ち、第２電圧Ｖ
ＳＳＰは接地電圧を持つ。
備え、反転回路１３は伝送ゲートＴ１の出力信号に応答
して第１電源ＶＤＤＰと第２電源ＶＳＳＰとの間をスイ
ングする信号を出力し、反転回路１５は反転回路７の出
力信号に応答して第１電源ＶＤＤＰと第２電源ＶＳＳＰ
との間をスイングする信号を出力する。一般に、第１電
源ＶＤＤＰは３．３Ｖ又は２．５Ｖを持ち、第２電圧Ｖ
ＳＳＰは接地電圧を持つ。
【０００５】出力ドライバ１７はプルアップ回路ＭＰ１
及びプルダウン回路ＭＮ１を備える。プルアップ回路Ｍ
Ｐ１はＰＭＯＳトランジスタＭＰ１により具現され、反
転回路１３の出力信号ＵＰに応答して出力端ＯＵＴを第
３電源ＶＤＤＱにプルアップする。プルダウン回路ＭＮ
１はＮＭＯＳトランジスタＭＮ１により具現され、反転
回路１５の出力信号ＤＯＷＮに応答して出力端ＯＵＴを
第４電源ＶＳＳＱにプルダウンする。このため、出力端
ＯＵＴは、第３電源ＶＤＤＱ及び第４電源ＶＳＳＱ間に
おいてスイングする。
及びプルダウン回路ＭＮ１を備える。プルアップ回路Ｍ
Ｐ１はＰＭＯＳトランジスタＭＰ１により具現され、反
転回路１３の出力信号ＵＰに応答して出力端ＯＵＴを第
３電源ＶＤＤＱにプルアップする。プルダウン回路ＭＮ
１はＮＭＯＳトランジスタＭＮ１により具現され、反転
回路１５の出力信号ＤＯＷＮに応答して出力端ＯＵＴを
第４電源ＶＳＳＱにプルダウンする。このため、出力端
ＯＵＴは、第３電源ＶＤＤＱ及び第４電源ＶＳＳＱ間に
おいてスイングする。
【０００６】
【発明が解決しようとする課題】一般に、出力端ＯＵＴ
信号が論理‘ハイ’又は論理‘ロー’に遷移する時のス
キューを低減するために、ＰＭＯＳトランジスタＭＰ１
及びＮＭＯＳトランジスタＭＮ１のチャンネル長及びチ
ャンネル幅の比を調節してＰＭＯＳトランジスタＭＰ１
のターンオン抵抗（以下、‘Ｒｏｎ＿ｍｐ１’という）
とＮＭＯＳトランジスタＭＮ１のターンオン抵抗（以
下、‘Ｒｏｎ＿ｍｎ１’という）とを同一に設定する。
信号が論理‘ハイ’又は論理‘ロー’に遷移する時のス
キューを低減するために、ＰＭＯＳトランジスタＭＰ１
及びＮＭＯＳトランジスタＭＮ１のチャンネル長及びチ
ャンネル幅の比を調節してＰＭＯＳトランジスタＭＰ１
のターンオン抵抗（以下、‘Ｒｏｎ＿ｍｐ１’という）
とＮＭＯＳトランジスタＭＮ１のターンオン抵抗（以
下、‘Ｒｏｎ＿ｍｎ１’という）とを同一に設定する。
【０００７】しかし、第３電源ＶＤＤＱが第１電源ＶＤ
ＤＰよりも低くなる場合、例えば第１電源ＶＤＤＰが
２．５Ｖであり、第３電源ＶＤＤＱが１．８Ｖである場
合、ＰＭＯＳトランジスタＭＰ１のゲートとソースとの
間のターンオン電圧が２．５Ｖから１．８Ｖへと下がる
ために、ＰＭＯＳトランジスタＭＰ１のターンオン抵抗
Ｒｏｎ＿ｍｐ１は高くなる。
ＤＰよりも低くなる場合、例えば第１電源ＶＤＤＰが
２．５Ｖであり、第３電源ＶＤＤＱが１．８Ｖである場
合、ＰＭＯＳトランジスタＭＰ１のゲートとソースとの
間のターンオン電圧が２．５Ｖから１．８Ｖへと下がる
ために、ＰＭＯＳトランジスタＭＰ１のターンオン抵抗
Ｒｏｎ＿ｍｐ１は高くなる。
【０００８】これに対し、ＮＭＯＳトランジスタＭＮ１
のゲートに入力される信号ＤＯＷＮは第１電源ＶＤＤＰ
と第２電源ＶＳＳＰとの間においてスイングするため、
第３電源ＶＤＤＱが第１電源ＶＤＤＰよりも低くなる場
合にもＮＭＯＳトランジスタＭＮ１のゲート及びソース
間のターンオン電圧は一定である。このため、ＮＭＯＳ
トランジスタＭＮ１のターンオン抵抗Ｒｏｎ＿ｍｎ１は
第３電源ＶＤＤＱが第１電源ＶＤＤＰよりも低くなる場
合にも変化がない。
のゲートに入力される信号ＤＯＷＮは第１電源ＶＤＤＰ
と第２電源ＶＳＳＰとの間においてスイングするため、
第３電源ＶＤＤＱが第１電源ＶＤＤＰよりも低くなる場
合にもＮＭＯＳトランジスタＭＮ１のゲート及びソース
間のターンオン電圧は一定である。このため、ＮＭＯＳ
トランジスタＭＮ１のターンオン抵抗Ｒｏｎ＿ｍｎ１は
第３電源ＶＤＤＱが第１電源ＶＤＤＰよりも低くなる場
合にも変化がない。
【０００９】従って、第３電源ＶＤＤＱが第１電源ＶＤ
ＤＰよりも低くなる場合、ＮＭＯＳトランジスタＭＮ１
のターンオン抵抗Ｒｏｎ＿ｍｎ１及びＰＭＯＳトランジ
スタＭＰ１のターンオン抵抗Ｒｏｎ＿ｍｐ１は異なって
くるために、出力端ＯＵＴ信号の論理‘ロー’から論理
‘ハイ’への遷移傾斜と、論理‘ハイ’から論理‘ロ
ー’への遷移傾斜とが変わり、その結果、出力端ＯＵＴ
の信号にスキューが生じてしまう問題がある。
ＤＰよりも低くなる場合、ＮＭＯＳトランジスタＭＮ１
のターンオン抵抗Ｒｏｎ＿ｍｎ１及びＰＭＯＳトランジ
スタＭＰ１のターンオン抵抗Ｒｏｎ＿ｍｐ１は異なって
くるために、出力端ＯＵＴ信号の論理‘ロー’から論理
‘ハイ’への遷移傾斜と、論理‘ハイ’から論理‘ロ
ー’への遷移傾斜とが変わり、その結果、出力端ＯＵＴ
の信号にスキューが生じてしまう問題がある。
【００１０】図２(Ａ)は、図１の第１電源ＶＤＤＰと第
３電源ＶＤＤＱとが同じ場合の出力端の出力波形を示し
たものである。この場合、ＮＭＯＳトランジスタＭＮ１
のターンオン抵抗Ｒｏｎ＿ｍｎ１とＰＭＯＳトランジス
タＭＰ１のターンオン抵抗Ｒｏｎ＿ｍｐ１とは同一であ
る。ゆえに、出力端ＯＵＴ信号の論理‘ロー（０Ｖ）’
から論理‘ハイ（ＯＵＴ“Ｈ”）’への遷移と、論理
‘ハイ（２．５Ｖ）’から論理‘ロー（ＯＵＴ
“Ｌ”）’の遷移との間にスキューが生じない。
３電源ＶＤＤＱとが同じ場合の出力端の出力波形を示し
たものである。この場合、ＮＭＯＳトランジスタＭＮ１
のターンオン抵抗Ｒｏｎ＿ｍｎ１とＰＭＯＳトランジス
タＭＰ１のターンオン抵抗Ｒｏｎ＿ｍｐ１とは同一であ
る。ゆえに、出力端ＯＵＴ信号の論理‘ロー（０Ｖ）’
から論理‘ハイ（ＯＵＴ“Ｈ”）’への遷移と、論理
‘ハイ（２．５Ｖ）’から論理‘ロー（ＯＵＴ
“Ｌ”）’の遷移との間にスキューが生じない。
【００１１】これに対し、図２(Ｂ)は、図１の第１電源
ＶＤＤＰと第３電源ＶＤＤＱとが異なる場合の出力端の
出力波形を示したものである。この場合、ＮＭＯＳトラ
ンジスタＭＮ１のターンオン抵抗Ｒｏｎ＿ｍｎ１と、Ｐ
ＭＯＳトランジスタＭＰ１のターンオン抵抗Ｒｏｎ＿ｍ
ｐ１とは異なってくる。このため、図２（Ｂ）から明ら
かなように、出力端信号の０ＶからＯＵＴ“Ｈ”への遷
移と、１．８からＯＵＴ“Ｌ”への遷移との間にスキュ
ーが生じてしまう。
ＶＤＤＰと第３電源ＶＤＤＱとが異なる場合の出力端の
出力波形を示したものである。この場合、ＮＭＯＳトラ
ンジスタＭＮ１のターンオン抵抗Ｒｏｎ＿ｍｎ１と、Ｐ
ＭＯＳトランジスタＭＰ１のターンオン抵抗Ｒｏｎ＿ｍ
ｐ１とは異なってくる。このため、図２（Ｂ）から明ら
かなように、出力端信号の０ＶからＯＵＴ“Ｈ”への遷
移と、１．８からＯＵＴ“Ｌ”への遷移との間にスキュ
ーが生じてしまう。
【００１２】そこで、本発明は、データ出力のための電
源ＶＤＤＱと、内部回路において使われる電源ＶＤＤＰ
とが異なる場合にもデータ出力時のスキューを生じない
データバッファ回路およびデータ出力バッファを提供す
ることを目的とする。
源ＶＤＤＱと、内部回路において使われる電源ＶＤＤＰ
とが異なる場合にもデータ出力時のスキューを生じない
データバッファ回路およびデータ出力バッファを提供す
ることを目的とする。
【００１３】
【課題を解決するための手段】本発明のデータバッファ
回路は、第１データ信号及び第２データ信号の各々に応
答して各々の出力端を第１電圧にプルアップ、または第
２電圧にプルダウンする第１及び第２ドライバ回路と、
出力端に接続される第１及び第２トランジスタを備え、
前記第１及び第２ドライバ回路の出力信号の各々に応答
して前記出力端を第３電圧にプルアップ、または前記出
力端を第４電圧にプルダウンする出力回路と、遷移率制
御信号に応答して前記出力回路の出力端が前記第３電圧
及び前記第４電圧に遷移する相対的遷移率を制御する遷
移補償回路とを備える。
回路は、第１データ信号及び第２データ信号の各々に応
答して各々の出力端を第１電圧にプルアップ、または第
２電圧にプルダウンする第１及び第２ドライバ回路と、
出力端に接続される第１及び第２トランジスタを備え、
前記第１及び第２ドライバ回路の出力信号の各々に応答
して前記出力端を第３電圧にプルアップ、または前記出
力端を第４電圧にプルダウンする出力回路と、遷移率制
御信号に応答して前記出力回路の出力端が前記第３電圧
及び前記第４電圧に遷移する相対的遷移率を制御する遷
移補償回路とを備える。
【００１４】好ましくは、前記遷移補償回路は、前記第
１及び第２ドライバ回路のうち少なくともいずれか一方
の入力と直列接続されるドライバ回路と、このドライバ
回路の電源入力端に接続され、前記遷移率制御信号に応
答して前記電源入力端と電源端との間のインピーダンス
を可変させるためのバイアス制御回路とを備える。好ま
しくは、前記ドライバ回路は、インバータを備える。好
ましくは、前記バイアス制御回路は、前記ドライバ回路
の電源入力端と前記電源端との間に接続される電圧分配
回路と、この電圧分配回路のノードと前記電源端との間
に接続され、前記遷移率制御信号を受信するための制御
端を持つトランジスタとを備える。好ましくは、前記遷
移補償回路は、前記遷移率制御信号に応答して前記出力
回路の前記第１及び第２トランジスタのうち少なくとも
いずれか一方と並列接続されて選択的にインピーダンス
を与えるための選択的インピーダンス低減回路をさらに
備える。好ましくは、前記選択的インピーダンス低減回
路は、前記出力回路の前記第１及び第２トランジスタと
各々並列接続される第３及び第４トランジスタと、前記
遷移率制御信号及び前記ラッチされた各データ信号に応
答して前記第３及び第４トランジスタの各々の制御端を
駆動するための第１及び第２駆動回路とを備える。好ま
しくは、前記データバッファ回路は、前記遷移率制御信
号を生じるための遷移率制御信号発生回路をさらに備
え、この遷移率制御信号発生回路は、前記第３電圧及び
前記第４電圧のうち少なくともいずれか一方の電圧と基
準電圧との比較に応答して前記遷移率制御信号を生じ
る。また、前記遷移率制御信号発生回路はヒューズを備
え、このヒューズはこのヒューズの状態に応答して前記
遷移率制御信号を生じる。この遷移率制御信号はパワー
アップ信号に応答して生じる。好ましくは、前記データ
バッファ回路は、前記第１データ信号及び前記第２デー
タ信号をラッチするためのラッチ回路をさらに備える。
１及び第２ドライバ回路のうち少なくともいずれか一方
の入力と直列接続されるドライバ回路と、このドライバ
回路の電源入力端に接続され、前記遷移率制御信号に応
答して前記電源入力端と電源端との間のインピーダンス
を可変させるためのバイアス制御回路とを備える。好ま
しくは、前記ドライバ回路は、インバータを備える。好
ましくは、前記バイアス制御回路は、前記ドライバ回路
の電源入力端と前記電源端との間に接続される電圧分配
回路と、この電圧分配回路のノードと前記電源端との間
に接続され、前記遷移率制御信号を受信するための制御
端を持つトランジスタとを備える。好ましくは、前記遷
移補償回路は、前記遷移率制御信号に応答して前記出力
回路の前記第１及び第２トランジスタのうち少なくとも
いずれか一方と並列接続されて選択的にインピーダンス
を与えるための選択的インピーダンス低減回路をさらに
備える。好ましくは、前記選択的インピーダンス低減回
路は、前記出力回路の前記第１及び第２トランジスタと
各々並列接続される第３及び第４トランジスタと、前記
遷移率制御信号及び前記ラッチされた各データ信号に応
答して前記第３及び第４トランジスタの各々の制御端を
駆動するための第１及び第２駆動回路とを備える。好ま
しくは、前記データバッファ回路は、前記遷移率制御信
号を生じるための遷移率制御信号発生回路をさらに備
え、この遷移率制御信号発生回路は、前記第３電圧及び
前記第４電圧のうち少なくともいずれか一方の電圧と基
準電圧との比較に応答して前記遷移率制御信号を生じ
る。また、前記遷移率制御信号発生回路はヒューズを備
え、このヒューズはこのヒューズの状態に応答して前記
遷移率制御信号を生じる。この遷移率制御信号はパワー
アップ信号に応答して生じる。好ましくは、前記データ
バッファ回路は、前記第１データ信号及び前記第２デー
タ信号をラッチするためのラッチ回路をさらに備える。
【００１５】本発明のデータ出力バッファは、第１入力
信号に応答して出力端を第１電源にプルアップ、または
第２電源にプルダウンする第１出力信号を出力する第１
出力回路と、前記第１出力信号に応答して出力端を第３
電源にプルアップ、または第４電源にプルダウンする第
２出力信号を出力する第２出力回路と、前記第２出力信
号に応答して出力端を前記第４電源にプルダウンするプ
ルダウン回路と、前記第３電源が前記第１電源よりも低
いことを感知して制御信号を出力する電源感知回路とを
備え、前記第１出力回路は前記制御信号により制御され
る。
信号に応答して出力端を第１電源にプルアップ、または
第２電源にプルダウンする第１出力信号を出力する第１
出力回路と、前記第１出力信号に応答して出力端を第３
電源にプルアップ、または第４電源にプルダウンする第
２出力信号を出力する第２出力回路と、前記第２出力信
号に応答して出力端を前記第４電源にプルダウンするプ
ルダウン回路と、前記第３電源が前記第１電源よりも低
いことを感知して制御信号を出力する電源感知回路とを
備え、前記第１出力回路は前記制御信号により制御され
る。
【００１６】好ましくは、前記データ出力バッファは、
第２入力信号に応答して出力端を前記第３電源にプルア
ップ、または第４電源にプルダウンする第３出力信号を
出力する第３出力回路と、前記第３出力信号に応答して
出力端を前記第３電源にプルアップするプルアップ回路
とをさらに備える。好ましくは、前記電源感知回路は、
前記出力端の電圧が前記第３電源にプルアップされる位
相遷移時間と、前記第４電源にプルダウンされる前記位
相遷移時間とを同時間に調整し、この電源感知回路は、
前記第３電源と所定の基準電圧とを比較して前記制御信
号を出力する電源比較回路を備える。また、前記電源比
較回路は、前記第３電源と前記所定の基準電圧とを比較
する比較回路と、この比較回路の出力信号又はパワーア
ップ信号に応答して前記制御信号を出力する論理回路と
を備える。好ましくは、前記制御信号は、モードレジス
タセットにより生じ、前記第３電源と前記所定の基準電
圧とを比較してその比較結果を出力する比較回路の出力
信号である。また、この制御信号は、所定の論理回路内
のヒューズの切断により生じる。好ましくは、前記所定
の基準電圧は、前記第１電源及び前記第２電源の電圧分
配により生じる。好ましくは、前記第１出力回路は、前
記第１入力信号を受信する論理回路と、この論理回路の
第１端と前記第２電源との間に接続され、前記制御信号
に応答して動作するスイッチング回路と、前記第１端と
前記第２電源との間に接続される抵抗とを備える。
第２入力信号に応答して出力端を前記第３電源にプルア
ップ、または第４電源にプルダウンする第３出力信号を
出力する第３出力回路と、前記第３出力信号に応答して
出力端を前記第３電源にプルアップするプルアップ回路
とをさらに備える。好ましくは、前記電源感知回路は、
前記出力端の電圧が前記第３電源にプルアップされる位
相遷移時間と、前記第４電源にプルダウンされる前記位
相遷移時間とを同時間に調整し、この電源感知回路は、
前記第３電源と所定の基準電圧とを比較して前記制御信
号を出力する電源比較回路を備える。また、前記電源比
較回路は、前記第３電源と前記所定の基準電圧とを比較
する比較回路と、この比較回路の出力信号又はパワーア
ップ信号に応答して前記制御信号を出力する論理回路と
を備える。好ましくは、前記制御信号は、モードレジス
タセットにより生じ、前記第３電源と前記所定の基準電
圧とを比較してその比較結果を出力する比較回路の出力
信号である。また、この制御信号は、所定の論理回路内
のヒューズの切断により生じる。好ましくは、前記所定
の基準電圧は、前記第１電源及び前記第２電源の電圧分
配により生じる。好ましくは、前記第１出力回路は、前
記第１入力信号を受信する論理回路と、この論理回路の
第１端と前記第２電源との間に接続され、前記制御信号
に応答して動作するスイッチング回路と、前記第１端と
前記第２電源との間に接続される抵抗とを備える。
【００１７】本発明の他の形態によるデータ出力バッフ
ァは、入力信号に応答して第１電源又は第２電源の第１
出力信号を出力する第１論理回路と、前記第１出力信号
に応答して第３電源又は第４電源の第２出力信号を出力
する第２論理回路と、前記第２出力信号に応答して出力
端の電圧を前記第３電源又は前記第４電源に駆動するド
ライバ回路と、前記第３電源と前記第１電源とが異なる
場合、前記出力端の電圧が前記第３電源にプルアップさ
れる時間と、前記第４電源にプルダウンされる時間とを
同時間に制御する制御信号を出力する電源感知回路とを
備える。
ァは、入力信号に応答して第１電源又は第２電源の第１
出力信号を出力する第１論理回路と、前記第１出力信号
に応答して第３電源又は第４電源の第２出力信号を出力
する第２論理回路と、前記第２出力信号に応答して出力
端の電圧を前記第３電源又は前記第４電源に駆動するド
ライバ回路と、前記第３電源と前記第１電源とが異なる
場合、前記出力端の電圧が前記第３電源にプルアップさ
れる時間と、前記第４電源にプルダウンされる時間とを
同時間に制御する制御信号を出力する電源感知回路とを
備える。
【００１８】好ましくは、前記電源感知回路は、前記第
３電源と所定の基準電圧とを比較する比較回路と、この
比較回路の出力信号又はパワーアップ信号に応答する論
理回路とを備える。前記第１論理回路は、前記入力信号
をラッチする１以上のラッチ回路と、このラッチ回路の
出力信号を駆動する論理回路と、この論理回路の第１端
と前記第２電源との間に接続され、前記制御信号に応答
して動作するスイッチング回路と、前記第１端と前記第
２電源との間に接続される抵抗とを備える。前記スイッ
チング回路のターンオン抵抗は前記抵抗の抵抗値よりも
低い。好ましくは、前記第２論理回路は、前記入力信号
を受信する第１トランジスタと、前記論理回路の出力信
号を受信する第２トランジスタとを備え、前記第１トラ
ンジスタの出力信号は前記ドライバ回路を駆動して前記
ドライバ回路の出力端の電圧を前記第３電源にプルアッ
プさせ、前記第２トランジスタの出力信号は前記ドライ
バ回路を駆動して前記ドライバ回路の出力端の電圧を前
記第４電源にプルダウンさせる。好ましくは、前記デー
タ出力バッファは、前記制御信号又は前記第１出力信号
に応答して前記出力端を前記第３電源にプルアップする
補助プルアップ回路と、前記制御信号又は前記第１出力
信号に応答して前記出力端を前記第４電源にプルダウン
する補助プルダウン回路とをさらに備える。
３電源と所定の基準電圧とを比較する比較回路と、この
比較回路の出力信号又はパワーアップ信号に応答する論
理回路とを備える。前記第１論理回路は、前記入力信号
をラッチする１以上のラッチ回路と、このラッチ回路の
出力信号を駆動する論理回路と、この論理回路の第１端
と前記第２電源との間に接続され、前記制御信号に応答
して動作するスイッチング回路と、前記第１端と前記第
２電源との間に接続される抵抗とを備える。前記スイッ
チング回路のターンオン抵抗は前記抵抗の抵抗値よりも
低い。好ましくは、前記第２論理回路は、前記入力信号
を受信する第１トランジスタと、前記論理回路の出力信
号を受信する第２トランジスタとを備え、前記第１トラ
ンジスタの出力信号は前記ドライバ回路を駆動して前記
ドライバ回路の出力端の電圧を前記第３電源にプルアッ
プさせ、前記第２トランジスタの出力信号は前記ドライ
バ回路を駆動して前記ドライバ回路の出力端の電圧を前
記第４電源にプルダウンさせる。好ましくは、前記デー
タ出力バッファは、前記制御信号又は前記第１出力信号
に応答して前記出力端を前記第３電源にプルアップする
補助プルアップ回路と、前記制御信号又は前記第１出力
信号に応答して前記出力端を前記第４電源にプルダウン
する補助プルダウン回路とをさらに備える。
【００１９】
【発明の実施の形態】以下、添付した図面に基づき本発
明のデータバッファ回路およびデータ出力バッファの好
ましい実施形態を詳細に説明する。ただし、以下の実施
形態は単なる例示的なものに過ぎず、この技術分野にお
ける当業者であれば、これより各種の変形及び均等な他
の実施形態が可能であるという点が理解できるであろ
う。よって、本発明の真の技術的な保護範囲は特許請求
の範囲の技術的な思想により定まるべきである。なお、
図中、同じ参照符号は同じ要素を表わす。
明のデータバッファ回路およびデータ出力バッファの好
ましい実施形態を詳細に説明する。ただし、以下の実施
形態は単なる例示的なものに過ぎず、この技術分野にお
ける当業者であれば、これより各種の変形及び均等な他
の実施形態が可能であるという点が理解できるであろ
う。よって、本発明の真の技術的な保護範囲は特許請求
の範囲の技術的な思想により定まるべきである。なお、
図中、同じ参照符号は同じ要素を表わす。
【００２０】図３は、本発明の一実施形態によるデータ
出力バッファ３００の回路図である。図３を参照すれ
ば、データ出力バッファ３００は、データ伝送回路２
０、遷移補償回路３０、プリドライバ４０及び出力ドラ
イバ５０を備える。
出力バッファ３００の回路図である。図３を参照すれ
ば、データ出力バッファ３００は、データ伝送回路２
０、遷移補償回路３０、プリドライバ４０及び出力ドラ
イバ５０を備える。
【００２１】データ伝送回路２０は、伝送ゲートＴ１
１，Ｔ１２及びラッチ回路２３，２５を備える。伝送ゲ
ートＴ１１は伝送制御信号ＢＵＦの活性化（例えば、論
理‘ハイ’）に応答してデータＤＡＴＡをプリドライバ
４０に出力し、伝送ゲートＴ１２は伝送制御信号ＢＵＦ
の活性化に応答して反転データ／ＤＡＴＡを反転回路２
９に出力する。直列接続されたインバータＩ１，Ｉ２を
備えるラッチ回路２３及び直列接続されたインバータＩ
３，Ｉ４を備えるラッチ回路２５は伝送ゲートＴ１１，
Ｔ１２の出力信号ＤＯＫ’及びＩＤＯＫ’を各々ラッチ
する。
１，Ｔ１２及びラッチ回路２３，２５を備える。伝送ゲ
ートＴ１１は伝送制御信号ＢＵＦの活性化（例えば、論
理‘ハイ’）に応答してデータＤＡＴＡをプリドライバ
４０に出力し、伝送ゲートＴ１２は伝送制御信号ＢＵＦ
の活性化に応答して反転データ／ＤＡＴＡを反転回路２
９に出力する。直列接続されたインバータＩ１，Ｉ２を
備えるラッチ回路２３及び直列接続されたインバータＩ
３，Ｉ４を備えるラッチ回路２５は伝送ゲートＴ１１，
Ｔ１２の出力信号ＤＯＫ’及びＩＤＯＫ’を各々ラッチ
する。
【００２２】遷移補償回路３０は反転回路２９を備え、
反転回路２９は伝送ゲートＴ１２の出力信号に応答して
第１電源ＶＤＤＰと第２電源ＶＳＳＰとの間をスイング
する出力信号ＤＯＫＢ’を出力する。すなわち、出力信
号ＤＯＫＢ’は出力端を第１電源ＶＤＤＰレベルにプル
アップ、または第２電源ＶＳＳＰレベルにプルダウンす
る。抵抗Ｒ１は第１電源ＶＤＤＰと反転回路２９の第１
電圧供給端子との間に接続される。
反転回路２９は伝送ゲートＴ１２の出力信号に応答して
第１電源ＶＤＤＰと第２電源ＶＳＳＰとの間をスイング
する出力信号ＤＯＫＢ’を出力する。すなわち、出力信
号ＤＯＫＢ’は出力端を第１電源ＶＤＤＰレベルにプル
アップ、または第２電源ＶＳＳＰレベルにプルダウンす
る。抵抗Ｒ１は第１電源ＶＤＤＰと反転回路２９の第１
電圧供給端子との間に接続される。
【００２３】遷移補償回路３０は抵抗Ｒ２、トランジス
タＭＮ１０及び抵抗Ｒ３からなるバイアス制御回路３２
を備える。抵抗Ｒ２は反転回路２９の第２電圧供給端子
とノードＮ１との間に接続され、ＮＭＯＳトランジスタ
ＭＮ１０及び抵抗Ｒ３の各々はノードＮ１と第２電源Ｖ
ＳＳＰとの間に接続される。制御信号ＤＲＶ１８はＮＭ
ＯＳトランジスタＭＮ１０のゲートに入力される。制御
信号ＤＲＶ１８は、図５に示されたように、第３電源Ｖ
ＤＤＱを感知して自動的に生じるか、それとも図６に示
されたように、ヒューズＦの切断により選択的に活性化
される。
タＭＮ１０及び抵抗Ｒ３からなるバイアス制御回路３２
を備える。抵抗Ｒ２は反転回路２９の第２電圧供給端子
とノードＮ１との間に接続され、ＮＭＯＳトランジスタ
ＭＮ１０及び抵抗Ｒ３の各々はノードＮ１と第２電源Ｖ
ＳＳＰとの間に接続される。制御信号ＤＲＶ１８はＮＭ
ＯＳトランジスタＭＮ１０のゲートに入力される。制御
信号ＤＲＶ１８は、図５に示されたように、第３電源Ｖ
ＤＤＱを感知して自動的に生じるか、それとも図６に示
されたように、ヒューズＦの切断により選択的に活性化
される。
【００２４】ＮＭＯＳトランジスタＭＮ１０はターンオ
ン抵抗（以下、‘Ｒｏｎ＿ｍｎ１０’という）を持つ。
反転回路２９の出力信号ＤＯＫＢ’が第２電源ＶＳＳＰ
にプルダウンされる場合、遷移率はターンオン抵抗Ｒｏ
ｎ＿ｍｎ１０と抵抗Ｒ３の組合わせにより決定される。
好ましくは、ターンオン抵抗Ｒｏｎ＿ｍｎ１０は抵抗Ｒ
３よりも相当小さく設計される。
ン抵抗（以下、‘Ｒｏｎ＿ｍｎ１０’という）を持つ。
反転回路２９の出力信号ＤＯＫＢ’が第２電源ＶＳＳＰ
にプルダウンされる場合、遷移率はターンオン抵抗Ｒｏ
ｎ＿ｍｎ１０と抵抗Ｒ３の組合わせにより決定される。
好ましくは、ターンオン抵抗Ｒｏｎ＿ｍｎ１０は抵抗Ｒ
３よりも相当小さく設計される。
【００２５】例えば、制御信号ＤＲＶ１８が非活性化
（例えば、論理‘ロー’）される場合、反転回路２９の
出力信号ＤＯＫＢ’が第２電源ＶＳＳＰにプルダウンさ
れる遷移率は下記式１により決定される。
（例えば、論理‘ロー’）される場合、反転回路２９の
出力信号ＤＯＫＢ’が第２電源ＶＳＳＰにプルダウンさ
れる遷移率は下記式１により決定される。
【数１】
これに対し、制御信号ＤＲＶ１８が活性化（例えば、論
理‘ハイ’）される場合、反転回路２９の出力信号ＤＯ
ＫＢが第２電源ＶＳＳＰにプルダウンされる遷移率は下
記式２により決定される。
理‘ハイ’）される場合、反転回路２９の出力信号ＤＯ
ＫＢが第２電源ＶＳＳＰにプルダウンされる遷移率は下
記式２により決定される。
【数２】
結局、制御信号ＤＲＶ１８が活性化される場合の遷移率
は制御信号ＤＲＶ１８が非活性化される場合の遷移率よ
りも高い。
は制御信号ＤＲＶ１８が非活性化される場合の遷移率よ
りも高い。
【００２６】プリドライバ４０は反転回路４１，４３を
備える。反転回路４１は伝送ゲートＴ１１の出力信号Ｄ
ＯＫ’に応答して第３電源ＶＤＤＱと第４電源ＶＳＳＱ
との間をスイングする第１制御信号ＵＰ’を出力する。
反転回路４１は伝送ゲートＴ１１の出力信号ＤＯＫ’を
反転させる通常のインバータを用いるか、それとも、図
３に示されたように否定論理積ＮＡＮＤゲートを用い
る。反転回路４３は反転回路２９の出力信号ＤＯＫＢ’
に応答して第３電源ＶＤＤＱと第４電源ＶＳＳＱとの間
をスイングする第２制御信号ＤＯＷＮ’を出力する。反
転回路４３は反転回路２９の出力信号ＤＯＫＢ’を反転
させる通常のインバータを用いるか、それとも、図３に
示されたように否定論理積ＮＡＮＤゲートを用いる。
備える。反転回路４１は伝送ゲートＴ１１の出力信号Ｄ
ＯＫ’に応答して第３電源ＶＤＤＱと第４電源ＶＳＳＱ
との間をスイングする第１制御信号ＵＰ’を出力する。
反転回路４１は伝送ゲートＴ１１の出力信号ＤＯＫ’を
反転させる通常のインバータを用いるか、それとも、図
３に示されたように否定論理積ＮＡＮＤゲートを用い
る。反転回路４３は反転回路２９の出力信号ＤＯＫＢ’
に応答して第３電源ＶＤＤＱと第４電源ＶＳＳＱとの間
をスイングする第２制御信号ＤＯＷＮ’を出力する。反
転回路４３は反転回路２９の出力信号ＤＯＫＢ’を反転
させる通常のインバータを用いるか、それとも、図３に
示されたように否定論理積ＮＡＮＤゲートを用いる。
【００２７】出力ドライバ５０はＰＭＯＳトランジスタ
ＭＰ１１及びＮＭＯＳトランジスタＭＮ１１を備える。
ＰＭＯＳトランジスタＭＰ１１のソース及びドレインは
各々第３電源ＶＤＤＱと出力ノードＯＵＴ’との間に接
続され、ＮＭＯＳトランジスタＭＮ１１のソース及びド
レインは各々第４電源ＶＳＳＱと出力ノードＯＵＴ’と
の間に接続される。ＰＭＯＳトランジスタＭＰ１１のゲ
ートは反転回路４１の出力端に接続され、ＮＭＯＳトラ
ンジスタＭＮ１１のゲートは反転回路４３の出力端に接
続される。
ＭＰ１１及びＮＭＯＳトランジスタＭＮ１１を備える。
ＰＭＯＳトランジスタＭＰ１１のソース及びドレインは
各々第３電源ＶＤＤＱと出力ノードＯＵＴ’との間に接
続され、ＮＭＯＳトランジスタＭＮ１１のソース及びド
レインは各々第４電源ＶＳＳＱと出力ノードＯＵＴ’と
の間に接続される。ＰＭＯＳトランジスタＭＰ１１のゲ
ートは反転回路４１の出力端に接続され、ＮＭＯＳトラ
ンジスタＭＮ１１のゲートは反転回路４３の出力端に接
続される。
【００２８】ＰＭＯＳトランジスタＭＰ１１は第１制御
信号ＵＰ’に応答して出力端ＯＵＴ’を第３電源ＶＤＤ
Ｑにプルアップし、ＮＭＯＳトランジスタＭＮ１１は第
２制御信号ＤＯＷＮ’に応答して出力端ＯＵＴ’を第４
電源ＶＳＳＱにプルダウンする。出力ドライバ５０のＰ
ＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタ
ＭＮ１１のチャンネル長及びチャンネル幅は出力端ＯＵ
Ｔ’のスキューを低減するために制御される。例えば、
ＰＭＯＳトランジスタＭＰ１１のターンオン抵抗（以
下、‘Ｒｏｎ＿ｍｐ１１’という）と、ＮＭＯＳトラン
ジスタＭＮ１１のターンオン抵抗（以下、‘Ｒｏｎ＿ｍ
ｎ１１’という）とは実質的に同一に設定される。
信号ＵＰ’に応答して出力端ＯＵＴ’を第３電源ＶＤＤ
Ｑにプルアップし、ＮＭＯＳトランジスタＭＮ１１は第
２制御信号ＤＯＷＮ’に応答して出力端ＯＵＴ’を第４
電源ＶＳＳＱにプルダウンする。出力ドライバ５０のＰ
ＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタ
ＭＮ１１のチャンネル長及びチャンネル幅は出力端ＯＵ
Ｔ’のスキューを低減するために制御される。例えば、
ＰＭＯＳトランジスタＭＰ１１のターンオン抵抗（以
下、‘Ｒｏｎ＿ｍｐ１１’という）と、ＮＭＯＳトラン
ジスタＭＮ１１のターンオン抵抗（以下、‘Ｒｏｎ＿ｍ
ｎ１１’という）とは実質的に同一に設定される。
【００２９】図４は、本発明の他の実施形態によるデー
タ出力バッファ４００の回路図である。図４を参照すれ
ば、データ出力バッファ４００は、データ伝送回路２
０、遷移補償回路３０’、プリドライバ４０及び出力ド
ライバ５０を備える。図４のデータ伝送回路２０、プリ
ドライバ４０及び出力ドライバ５０は図３のデータ伝送
回路２０、プリドライバ４０及び出力ドライバ５０と同
一であるため、それについての詳細な説明は省く。
タ出力バッファ４００の回路図である。図４を参照すれ
ば、データ出力バッファ４００は、データ伝送回路２
０、遷移補償回路３０’、プリドライバ４０及び出力ド
ライバ５０を備える。図４のデータ伝送回路２０、プリ
ドライバ４０及び出力ドライバ５０は図３のデータ伝送
回路２０、プリドライバ４０及び出力ドライバ５０と同
一であるため、それについての詳細な説明は省く。
【００３０】プリドライバ４０は反転回路４１，４３を
備える。反転回路４１は伝送ゲートＴ１１の出力信号Ｄ
ＯＫ’に応答して第３電源ＶＤＤＱと第４電源ＶＳＳＱ
との間をスイングする第１制御信号ＵＰ１’を出力す
る。反転回路４３は反転回路２９の出力信号ＤＯＫＢ’
に応答して第３電源ＶＤＤＱと第４電源ＶＳＳＱとの間
をスイングする第２制御信号ＤＯＷＮ’を出力する。
備える。反転回路４１は伝送ゲートＴ１１の出力信号Ｄ
ＯＫ’に応答して第３電源ＶＤＤＱと第４電源ＶＳＳＱ
との間をスイングする第１制御信号ＵＰ１’を出力す
る。反転回路４３は反転回路２９の出力信号ＤＯＫＢ’
に応答して第３電源ＶＤＤＱと第４電源ＶＳＳＱとの間
をスイングする第２制御信号ＤＯＷＮ’を出力する。
【００３１】出力ドライバ５０のＰＭＯＳトランジスタ
ＭＰ１１は第１制御信号ＵＰ’に応答して出力端ＯＵ
Ｔ”を第３電源ＶＤＤＱにプルアップし、ＮＭＯＳトラ
ンジスタＭＮ１１は第２制御信号ＤＯＷＮ’に応答して
出力端ＯＵＴ”を第４電源ＶＳＳＱにプルダウンする。
ＭＰ１１は第１制御信号ＵＰ’に応答して出力端ＯＵ
Ｔ”を第３電源ＶＤＤＱにプルアップし、ＮＭＯＳトラ
ンジスタＭＮ１１は第２制御信号ＤＯＷＮ’に応答して
出力端ＯＵＴ”を第４電源ＶＳＳＱにプルダウンする。
【００３２】遷移補償回路３０’は反転回路２９と、図
３に示された遷移補償回路３０のように抵抗Ｒ１，Ｒ
２，Ｒ３及びＮＭＯＳトランジスタＭＮ１０を備える。
遷移補償回路３０’は選択的な出力インピーダンス低減
回路３４をさらに備え、選択的出力インピーダンス低減
回路３４はインバータ６１、第１論理ゲート６３、第２
論理ゲート６５、補助プルアップトランジスタＭＰ２３
及び補助プルダウントランジスタＭＮ２３を備える。
３に示された遷移補償回路３０のように抵抗Ｒ１，Ｒ
２，Ｒ３及びＮＭＯＳトランジスタＭＮ１０を備える。
遷移補償回路３０’は選択的な出力インピーダンス低減
回路３４をさらに備え、選択的出力インピーダンス低減
回路３４はインバータ６１、第１論理ゲート６３、第２
論理ゲート６５、補助プルアップトランジスタＭＰ２３
及び補助プルダウントランジスタＭＮ２３を備える。
【００３３】インバータ６１は制御信号ＤＲＶ１８を反
転させ、第１論理ゲート６３は制御信号ＤＲＶ１８及び
伝送ゲートＴ１１の出力信号ＤＯＫ’に応答して制御信
号ＵＰ２を出力する。第１論理ゲート６３は否定論理積
ＮＡＮＤを用いる。第２論理ゲート６５はインバータ６
１の出力信号及び反転回路２９の出力信号ＤＯＫＢ’に
応答して制御信号ＤＯＷＮ２を出力する。第２論理ゲー
ト６５は否定論理和ＮＯＲにより具現できる。
転させ、第１論理ゲート６３は制御信号ＤＲＶ１８及び
伝送ゲートＴ１１の出力信号ＤＯＫ’に応答して制御信
号ＵＰ２を出力する。第１論理ゲート６３は否定論理積
ＮＡＮＤを用いる。第２論理ゲート６５はインバータ６
１の出力信号及び反転回路２９の出力信号ＤＯＫＢ’に
応答して制御信号ＤＯＷＮ２を出力する。第２論理ゲー
ト６５は否定論理和ＮＯＲにより具現できる。
【００３４】補助プルアップトランジスタＭＰ２３は所
定のターンオン抵抗を持ち、制御信号ＵＰ２に応答して
出力端ＯＵＴ”を第３電源ＶＤＤＱにプルアップする。
補助プルダウントランジスタＭＮ２３は所定のターンオ
ン抵抗を持ち、制御信号ＤＯＷＮ２に応答して出力端Ｏ
ＵＴ”を第４電源ＶＳＳＱにプルダウンする。補助プル
アップトランジスタＭＰ２３及び補助プルダウントラン
ジスタＭＮ２３はＲｏｎ＿ｍｐ１１及びＲｏｎ＿ｍｎ１
１を低減させるためのものであり、制御信号ＤＲＶ１８
に応答して出力端ＯＵＴ”信号の遷移率又は遷移傾斜を
制御する。
定のターンオン抵抗を持ち、制御信号ＵＰ２に応答して
出力端ＯＵＴ”を第３電源ＶＤＤＱにプルアップする。
補助プルダウントランジスタＭＮ２３は所定のターンオ
ン抵抗を持ち、制御信号ＤＯＷＮ２に応答して出力端Ｏ
ＵＴ”を第４電源ＶＳＳＱにプルダウンする。補助プル
アップトランジスタＭＰ２３及び補助プルダウントラン
ジスタＭＮ２３はＲｏｎ＿ｍｐ１１及びＲｏｎ＿ｍｎ１
１を低減させるためのものであり、制御信号ＤＲＶ１８
に応答して出力端ＯＵＴ”信号の遷移率又は遷移傾斜を
制御する。
【００３５】図５は、図３及び図４に示された制御信号
ＤＲＶ１８を生じる本発明の一実施形態による制御信号
発生回路５００の回路図である。図５を参照すれば、制
御信号発生回路５００は、比較回路３１、反転回路３
３，３５及び３７及び基準電圧発生回路３９を備える。
ＤＲＶ１８を生じる本発明の一実施形態による制御信号
発生回路５００の回路図である。図５を参照すれば、制
御信号発生回路５００は、比較回路３１、反転回路３
３，３５及び３７及び基準電圧発生回路３９を備える。
【００３６】基準電圧発生回路３９は抵抗Ｒ５，Ｒ７の
電圧分配を用いてノードＮＯＤＡの信号を生じ、比較回
路３１は第３電源ＶＤＤＱとノードＮＯＤＡの信号とを
比較し、その比較結果による信号を出力する。
電圧分配を用いてノードＮＯＤＡの信号を生じ、比較回
路３１は第３電源ＶＤＤＱとノードＮＯＤＡの信号とを
比較し、その比較結果による信号を出力する。
【００３７】反転回路３３はパワーアップ信号ＶＣＣＨ
及び比較回路３１の出力信号に応答して第１電源ＶＤＤ
Ｐと第２電源ＶＳＳＰとの間をスイングする信号を出力
する。パワーアップ信号ＶＣＣＨは初期には論理‘ロ
ー’を維持し、所定の時間ＳＶが経過すれば第１電源Ｖ
ＤＤＰに同じくなる信号である。
及び比較回路３１の出力信号に応答して第１電源ＶＤＤ
Ｐと第２電源ＶＳＳＰとの間をスイングする信号を出力
する。パワーアップ信号ＶＣＣＨは初期には論理‘ロ
ー’を維持し、所定の時間ＳＶが経過すれば第１電源Ｖ
ＤＤＰに同じくなる信号である。
【００３８】反転回路３５は反転回路３３の出力信号を
反転させ、反転回路３７は反転回路３５の出力信号を反
転させて制御信号ＤＲＶ１８を出力する。反転回路３５
及び３７の出力信号は第１電源ＶＤＤＰと第２電源ＶＳ
ＳＰとの間をスイングする信号である。
反転させ、反転回路３７は反転回路３５の出力信号を反
転させて制御信号ＤＲＶ１８を出力する。反転回路３５
及び３７の出力信号は第１電源ＶＤＤＰと第２電源ＶＳ
ＳＰとの間をスイングする信号である。
【００３９】例えば、ノードＮＯＤＡの電圧が２．０Ｖ
であり、第３電源ＶＤＤＱが２．５Ｖである場合、比較
回路３１はノードＮＯＤＡの電圧と第３電源ＶＤＤＱと
を比較して論理‘ハイ’を出力する。このため、制御信
号ＤＲＶ１８は非活性化（例えば、論理‘ロー’）され
る。これに対し、第３電源ＶＤＤＱが１．８Ｖであれ
ば、比較回路３１はノードＮＯＤＡの電圧と第３電源Ｖ
ＤＤＱとを比較して論理‘ロー’を出力する。このた
め、制御信号ＤＲＶ１８は活性化（例えば、論理‘ハ
イ’）される。
であり、第３電源ＶＤＤＱが２．５Ｖである場合、比較
回路３１はノードＮＯＤＡの電圧と第３電源ＶＤＤＱと
を比較して論理‘ハイ’を出力する。このため、制御信
号ＤＲＶ１８は非活性化（例えば、論理‘ロー’）され
る。これに対し、第３電源ＶＤＤＱが１．８Ｖであれ
ば、比較回路３１はノードＮＯＤＡの電圧と第３電源Ｖ
ＤＤＱとを比較して論理‘ロー’を出力する。このた
め、制御信号ＤＲＶ１８は活性化（例えば、論理‘ハ
イ’）される。
【００４０】図６は、本発明の他の実施形態による制御
信号発生回路６００の回路図である。図６を参照すれ
ば、制御信号発生回路６００は反転回路５１，５３，５
４、ＰＭＯＳトランジスタＭＰ３１、ＮＭＯＳトランジ
スタＭＮ３１、ヒューズＦ及びラッチ回路５５，５７を
備える。ＮＭＯＳトランジスタＭＮ３１はパワーアップ
信号ＶＣＣＨに応答してターンオン又はターンオフされ
る。
信号発生回路６００の回路図である。図６を参照すれ
ば、制御信号発生回路６００は反転回路５１，５３，５
４、ＰＭＯＳトランジスタＭＰ３１、ＮＭＯＳトランジ
スタＭＮ３１、ヒューズＦ及びラッチ回路５５，５７を
備える。ＮＭＯＳトランジスタＭＮ３１はパワーアップ
信号ＶＣＣＨに応答してターンオン又はターンオフされ
る。
【００４１】ヒューズＦが切断されない場合、制御信号
ＤＲＶ１８は所定の時間ＳＶが経過した後に非活性化さ
れる。これに対し、ヒューズＦが切断された場合は、制
御信号ＤＲＶ１８は所定の時間ＳＶが経過した後に活性
化される。このため、ヒューズＦの状態は第３電源ＶＤ
ＤＱに基づき選択される。例えば、第３電源ＶＤＤＱが
２．５Ｖである場合、ヒューズＦは好適な遷移率又は遷
移傾斜を与えるために切断されないこともあり、第３電
源ＶＤＤＱが１．８Ｖである場合、ヒューズＦは好適な
遷移率又は遷移傾斜を与えるために切断されることもあ
る。
ＤＲＶ１８は所定の時間ＳＶが経過した後に非活性化さ
れる。これに対し、ヒューズＦが切断された場合は、制
御信号ＤＲＶ１８は所定の時間ＳＶが経過した後に活性
化される。このため、ヒューズＦの状態は第３電源ＶＤ
ＤＱに基づき選択される。例えば、第３電源ＶＤＤＱが
２．５Ｖである場合、ヒューズＦは好適な遷移率又は遷
移傾斜を与えるために切断されないこともあり、第３電
源ＶＤＤＱが１．８Ｖである場合、ヒューズＦは好適な
遷移率又は遷移傾斜を与えるために切断されることもあ
る。
【００４２】図４ないし図６を参照して、第３電源ＶＤ
ＤＱが１．８Ｖである場合、図４に示された遷移補償回
路３０’の動作について説明すれば、下記の通りであ
る。Ｒｏｎ＿ｍｐ１１及びＲｏｎ＿ｍｎ１１は低くなっ
た第３電源ＶＤＤＱに応答して高くなり、制御信号ＤＲ
Ｖ１８は活性化される。
ＤＱが１．８Ｖである場合、図４に示された遷移補償回
路３０’の動作について説明すれば、下記の通りであ
る。Ｒｏｎ＿ｍｐ１１及びＲｏｎ＿ｍｎ１１は低くなっ
た第３電源ＶＤＤＱに応答して高くなり、制御信号ＤＲ
Ｖ１８は活性化される。
【００４３】この時、データＤＡＴＡが論理‘ハイ’で
ある場合、第１論理ゲート６３は論理‘ロー’を持つ制
御信号ＵＰ２を出力するため、補助プルアップトランジ
スタＭＰ２３はターンオンされる。このため、出力端Ｏ
ＵＴ”はプルアップトランジスタＭＰ１１及び補助プル
アップトランジスタＭＰ２３を介して第３電源ＶＤＤＱ
に早くプルアップされる。従って、第３電源ＶＤＤＱに
プルアップされる出力端ＯＵＴ”の遷移率は上がる。
ある場合、第１論理ゲート６３は論理‘ロー’を持つ制
御信号ＵＰ２を出力するため、補助プルアップトランジ
スタＭＰ２３はターンオンされる。このため、出力端Ｏ
ＵＴ”はプルアップトランジスタＭＰ１１及び補助プル
アップトランジスタＭＰ２３を介して第３電源ＶＤＤＱ
に早くプルアップされる。従って、第３電源ＶＤＤＱに
プルアップされる出力端ＯＵＴ”の遷移率は上がる。
【００４４】また、データＤＡＴＡが論理‘ロー’であ
る場合、プルダウントランジスタＭＮ１１はターンオン
され、第２論理ゲート６５は論理‘ハイ’を持つ制御信
号ＤＯＷＮ２を出力するため、補助プルダウントランジ
スタＭＮ２３はターンオンされる。このため、出力端Ｏ
ＵＴ”はプルダウントランジスタＭＮ１１及び補助プル
ダウントランジスタＭＮ２３を介して第４電源ＶＳＳＱ
に迅速にプルダウンされる。従って、第４電源ＶＳＳＱ
にプルダウンされる出力端ＯＵＴの遷移率は上がる。
る場合、プルダウントランジスタＭＮ１１はターンオン
され、第２論理ゲート６５は論理‘ハイ’を持つ制御信
号ＤＯＷＮ２を出力するため、補助プルダウントランジ
スタＭＮ２３はターンオンされる。このため、出力端Ｏ
ＵＴ”はプルダウントランジスタＭＮ１１及び補助プル
ダウントランジスタＭＮ２３を介して第４電源ＶＳＳＱ
に迅速にプルダウンされる。従って、第４電源ＶＳＳＱ
にプルダウンされる出力端ＯＵＴの遷移率は上がる。
【００４５】図７（Ａ）は、従来の技術によるデータ出
力バッファの各出力端の波形を示したものであり、図７
（Ｂ）は、本発明の実施形態によるデータ出力バッファ
の各出力端の波形を示したものである。図１、図３、図
７（Ａ）及び図７（Ｂ）を参照すれば、図３の反転回路
２９の出力信号ＤＯＫＢ’の論理‘ハイ’から論理‘ロ
ー’への遷移時間は、図１の反転回路７の出力信号ＤＯ
ＫＢの論理‘ハイ’から論理‘ロー’への遷移時間より
も短くなる。それゆえに、図３のバッファ３００の出力
信号のスキューは図１のバッファの出力信号のスキュー
に比べて低減される。特に、図３を参照すれば、ＰＭＯ
ＳトランジスタＭＰ１１のターンオン抵抗と、ＮＭＯＳ
トランジスタＭＮ１１のターンオン抵抗とが同一であ
り、第１電源ＶＤＤＰが２．５Ｖであり、第３電源ＶＤ
ＤＱが１．８Ｖであり、第２電源ＶＳＳＰ及び第４電源
ＶＳＳＱが接地電源であるとすれば、反転回路２９の出
力信号ＤＯＫＢ’を論理‘ロー’にプルダウンするのに
必要な時間は、数式２のReq2により決定される。
力バッファの各出力端の波形を示したものであり、図７
（Ｂ）は、本発明の実施形態によるデータ出力バッファ
の各出力端の波形を示したものである。図１、図３、図
７（Ａ）及び図７（Ｂ）を参照すれば、図３の反転回路
２９の出力信号ＤＯＫＢ’の論理‘ハイ’から論理‘ロ
ー’への遷移時間は、図１の反転回路７の出力信号ＤＯ
ＫＢの論理‘ハイ’から論理‘ロー’への遷移時間より
も短くなる。それゆえに、図３のバッファ３００の出力
信号のスキューは図１のバッファの出力信号のスキュー
に比べて低減される。特に、図３を参照すれば、ＰＭＯ
ＳトランジスタＭＰ１１のターンオン抵抗と、ＮＭＯＳ
トランジスタＭＮ１１のターンオン抵抗とが同一であ
り、第１電源ＶＤＤＰが２．５Ｖであり、第３電源ＶＤ
ＤＱが１．８Ｖであり、第２電源ＶＳＳＰ及び第４電源
ＶＳＳＱが接地電源であるとすれば、反転回路２９の出
力信号ＤＯＫＢ’を論理‘ロー’にプルダウンするのに
必要な時間は、数式２のReq2により決定される。
【００４６】
【発明の効果】前述したように、本発明に係るデータ出
力バッファおよびデータバッファ回路は相異なる電源を
用いる回路間のインタフェイスを備え、そのインタフェ
イスは前記回路の電源変動を感知し、出力信号の遷移時
間（又は遷移傾斜）を制御できることから、出力信号の
スキューを低減させる長所がある。また、出力ドライバ
５０の電源電圧ＶＤＤＱが下がるために、出力端ＯＵ
Ｔ’、ＯＵＴ”信号のスイング幅が狭まる。このため、
高速動作時における信号伝達特性を改善でき、インタフ
ェイス装置の互換特性を改善できるほか、消耗電力を省
ける長所がある。
力バッファおよびデータバッファ回路は相異なる電源を
用いる回路間のインタフェイスを備え、そのインタフェ
イスは前記回路の電源変動を感知し、出力信号の遷移時
間（又は遷移傾斜）を制御できることから、出力信号の
スキューを低減させる長所がある。また、出力ドライバ
５０の電源電圧ＶＤＤＱが下がるために、出力端ＯＵ
Ｔ’、ＯＵＴ”信号のスイング幅が狭まる。このため、
高速動作時における信号伝達特性を改善でき、インタフ
ェイス装置の互換特性を改善できるほか、消耗電力を省
ける長所がある。
【図１】従来のデータ出力バッファの回路図である。
【図２】（Ａ）は図１の第１電源ＶＤＤＰ及び第３電源
ＶＤＤＱが同じ場合の出力端の出力波形を示し、（Ｂ）
は図１の第１電源ＶＤＤＰ及び第３電源ＶＤＤＱが異な
る場合の出力端の出力波形を示す波形図である。
ＶＤＤＱが同じ場合の出力端の出力波形を示し、（Ｂ）
は図１の第１電源ＶＤＤＰ及び第３電源ＶＤＤＱが異な
る場合の出力端の出力波形を示す波形図である。
【図３】本発明の一実施形態によるデータ出力バッファ
の回路図である。
の回路図である。
【図４】本発明の他の実施形態によるデータ出力バッフ
ァの回路図である。
ァの回路図である。
【図５】本発明の一実施形態による制御信号発生回路の
回路図である。
回路図である。
【図６】本発明の他の実施形態による制御信号発生回路
の回路図である。
の回路図である。
【図７】（Ａ）は従来の技術によるデータ出力バッファ
の各出力端の波形を示し、（Ｂ）は本発明の実施形態に
よる出力バッファの各出力端の波形を示す波形図であ
る。
の各出力端の波形を示し、（Ｂ）は本発明の実施形態に
よる出力バッファの各出力端の波形を示す波形図であ
る。
２０ データ伝送回路
２９ 反転回路
３０ 遷移補償回路
３２ バイアス制御回路
４０ プリドライバ
５０ 出力ドライバ
３００ データ出力バッファ
─────────────────────────────────────────────────────
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Ｆターム(参考） 5B015 HH01 JJ24 KB33 KB35 KB36
5J039 CC04 CC18 KK10 KK20 KK22
MM01 NN06
5J056 AA05 BB00 CC00 CC04 CC09
CC14 DD13 DD29 DD60 FF06
FF08 GG09 KK01
Claims (40)
- 【請求項１】 第１データ信号及び第２データ信号の各
々に応答して各々の出力端を第１電圧にプルアップ、ま
たは第２電圧にプルダウンする第１及び第２ドライバ回
路と、 出力端に接続される第１及び第２トランジスタを備え、
前記第１及び第２ドライバ回路の出力信号の各々に応答
して前記出力端を第３電圧にプルアップ、または前記出
力端を第４電圧にプルダウンする出力回路と、 遷移率制御信号に応答して前記出力回路の出力端が前記
第３電圧及び前記第４電圧に遷移する相対的遷移率を制
御する遷移補償回路とを備えることを特徴とするデータ
バッファ回路。 - 【請求項２】 前記遷移補償回路は、 前記第１及び第２ドライバ回路のうち少なくともいずれ
か一方の入力と直列接続されるドライバ回路と、 このドライバ回路の電源入力端に接続され、前記遷移率
制御信号に応答して前記電源入力端と電源端との間のイ
ンピーダンスを可変させるためのバイアス制御回路とを
備えることを特徴とする請求項１に記載のデータバッフ
ァ回路。 - 【請求項３】 前記ドライバ回路は、 インバータを備えることを特徴とする請求項２に記載の
データバッファ回路。 - 【請求項４】 前記バイアス制御回路は、 前記ドライバ回路の電源入力端と前記電源端との間に接
続される電圧分配回路と、 この電圧分配回路のノードと前記電源端との間に接続さ
れ、前記遷移率制御信号を受信するための制御端を持つ
トランジスタとを備えることを特徴とする請求項２に記
載のデータバッファ回路。 - 【請求項５】 前記遷移補償回路は、 前記遷移率制御信号に応答して前記出力回路の前記第１
及び第２トランジスタのうち少なくともいずれか一方と
並列接続されて選択的にインピーダンスを与えるための
選択的インピーダンス低減回路をさらに備えることを特
徴とする請求項２に記載のデータバッファ回路。 - 【請求項６】 前記選択的インピーダンス低減回路は、 前記出力回路の前記第１及び第２トランジスタと各々並
列接続される第３及び第４トランジスタと、 前記遷移率制御信号及び前記ラッチされた各データ信号
に応答して前記第３及び第４トランジスタの各々の制御
端を駆動するための第１及び第２駆動回路とを備えるこ
とを特徴とする請求項５に記載のデータバッファ回路。 - 【請求項７】 前記遷移補償回路は、 前記遷移率制御信号に応答して前記出力回路の前記第１
及び第２トランジスタのうち少なくともいずれか一方と
並列接続されて選択的にインピーダンスを与えるための
選択的インピーダンス低減回路をさらに備えることを特
徴とする請求項１に記載のデータバッファ回路。 - 【請求項８】 前記選択的インピーダンス低減回路は、 前記出力回路の前記第１及び第２トランジスタと各々並
列接続される第３及び第４トランジスタと、 前記遷移率制御信号及び前記ラッチされた各データ信号
に応答して前記第３及び第４トランジスタの各々の制御
端を駆動するための第１及び第２駆動回路とを備えるこ
とを特徴とする請求項７に記載のデータバッファ回路。 - 【請求項９】 前記データバッファ回路は、 前記遷移率制御信号を生じるための遷移率制御信号発生
回路をさらに備えることを特徴とする請求項１に記載の
データバッファ回路。 - 【請求項１０】 前記遷移率制御信号発生回路は、 前記第３電圧及び前記第４電圧のうち少なくともいずれ
か一方の電圧と基準電圧との比較に応答して前記遷移率
制御信号を生じることを特徴とする請求項９に記載のデ
ータバッファ回路。 - 【請求項１１】 前記遷移率制御信号発生回路はヒュー
ズを備え、このヒューズはこのヒューズの状態に応答し
て前記遷移率制御信号を生じることを特徴とする請求項
９に記載のデータバッファ回路。 - 【請求項１２】 前記遷移率制御信号はパワーアップ信
号に応答して生じることを特徴とする請求項１に記載の
データバッファ回路。 - 【請求項１３】 前記データバッファ回路は、前記第１
データ信号及び前記第２データ信号をラッチするための
ラッチ回路をさらに備えることを特徴とする請求項１に
記載のデータバッファ回路。 - 【請求項１４】 第１入力信号に応答して出力端を第１
電源にプルアップ、または第２電源にプルダウンする第
１出力信号を出力する第１出力回路と、 前記第１出力信号に応答して出力端を第３電源にプルア
ップ、または第４電源にプルダウンする第２出力信号を
出力する第２出力回路と、 前記第２出力信号に応答して出力端を前記第４電源にプ
ルダウンするプルダウン回路と、 前記第３電源が前記第１電源よりも低いことを感知して
制御信号を出力する電源感知回路とを備え、 前記第１出力回路は前記制御信号により制御されること
を特徴とするデータ出力バッファ。 - 【請求項１５】 前記データ出力バッファは、 第２入力信号に応答して出力端を前記第３電源にプルア
ップ、または第４電源にプルダウンする第３出力信号を
出力する第３出力回路と、 前記第３出力信号に応答して出力端を前記第３電源にプ
ルアップするプルアップ回路とをさらに備えることを特
徴とする請求項１４に記載のデータ出力バッファ。 - 【請求項１６】 前記電源感知回路は、 前記出力端の電圧が前記第３電源にプルアップされる位
相遷移時間と、前記第４電源にプルダウンされる前記位
相遷移時間とを同時間に調整することを特徴とする請求
項１５に記載のデータ出力バッファ。 - 【請求項１７】 前記電源感知回路は、 前記第３電源と所定の基準電圧とを比較して前記制御信
号を出力する電源比較回路を備えることを特徴とする請
求項１４に記載のデータ出力バッファ。 - 【請求項１８】 前記電源比較回路は、 前記第３電源と前記所定の基準電圧とを比較する比較回
路と、 この比較回路の出力信号又はパワーアップ信号に応答し
て前記制御信号を出力する論理回路とを備えることを特
徴とする請求項１７に記載のデータ出力バッファ。 - 【請求項１９】 前記制御信号は、モードレジスタセッ
トにより生じることを特徴とする請求項１４に記載のデ
ータ出力バッファ。 - 【請求項２０】 前記制御信号は、 前記第３電源と前記所定の基準電圧とを比較してその比
較結果を出力する比較回路の出力信号であることを特徴
とする請求項１８に記載のデータ出力バッファ。 - 【請求項２１】 前記所定の基準電圧は、 前記第１電源及び前記第２電源の電圧分配により生じる
ことを特徴とする請求項２０に記載のデータ出力バッフ
ァ。 - 【請求項２２】 前記第１出力回路は、 前記第１入力信号を受信する論理回路と、 この論理回路の第１端と前記第２電源との間に接続さ
れ、前記制御信号に応答して動作するスイッチング回路
と、 前記第１端と前記第２電源との間に接続される抵抗とを
備えることを特徴とする請求項１８に記載のデータ出力
バッファ。 - 【請求項２３】 前記制御信号は、所定の論理回路内の
ヒューズの切断により生じることを特徴とする請求項１
４に記載のデータ出力バッファ。 - 【請求項２４】 第１入力信号に応答して出力端に第１
電源又は第２電源を持つ第１出力信号を出力する第１出
力回路と、 前記第１出力信号に応答して出力端に第３電源又は第４
電源を持つ第２出力信号を出力する第２出力回路と、 前記第２出力信号に応答して出力端を前記第４電源にプ
ルダウンするプルダウン回路と、 前記第３電源が前記第１電源よりも低いことを感知して
制御信号を出力する電源感知回路と、 前記制御信号又は前記第１出力信号に応答して前記出力
端を前記第４電源にプルダウンする第２プルダウン回路
とを備えることを特徴とするデータ出力バッファ。 - 【請求項２５】 前記データ出力バッファは、 第２入力信号に応答して出力端に前記第３電源又は前記
第４電源を持つ第３出力信号を出力する第３出力回路
と、 前記第３出力信号に応答して前記出力端を前記第３電源
にプルアップする第１プルアップ回路と、 前記制御信号又は前記第２入力信号に応答して前記出力
端を前記第３電源にプルアップする第２プルアップ回路
とをさらに備えることを特徴とする請求項２４に記載の
データ出力バッファ。 - 【請求項２６】 前記電源感知回路は、 前記出力端が前記第３電源にプルアップされる位相遷移
時間と前記第４電源にプルダウンされる前記位相遷移時
間とを同時間に調整することを特徴とする請求項２５に
記載のデータ出力バッファ。 - 【請求項２７】 前記第２プルダウン回路は前記出力端
が前記第４電源にプルダウンされる時間を短縮させ、 前記第２プルアップ回路は前記出力端が前記第３電源に
プルアップされる時間を短縮させることを特徴とする請
求項２５に記載のデータ出力バッファ。 - 【請求項２８】 前記第１出力回路は、 前記第１入力信号を受信する論理回路と、 この論理回路の第１端と前記第２電源との間に接続さ
れ、前記制御信号に応答して動作するスイッチング回路
と、 前記第１端と前記第２電源との間に接続される抵抗とを
備えることを特徴とする請求項２４に記載のデータ出力
バッファ。 - 【請求項２９】 前記スイッチング回路のターンオン抵
抗は前記抵抗の抵抗値よりも低いことを特徴とする請求
項２８に記載のデータ出力バッファ。 - 【請求項３０】 前記制御信号は、モードレジスタセッ
トにより生じることを特徴とする請求項２４に記載のデ
ータ出力バッファ。 - 【請求項３１】 前記制御信号は、前記第３電源と所定
の基準電圧とを比較してその比較結果を出力する比較回
路の出力信号であることを特徴とする請求項２４に記載
のデータ出力バッファ。 - 【請求項３２】 前記所定の基準電圧は、 前記第１電源及び前記第２電源の電圧分配により生じる
ことを特徴とする請求項３１に記載のデータ出力バッフ
ァ。 - 【請求項３３】 前記電源感知回路は、 前記比較回路の出力信号又はパワーアップ信号に応答す
る論理回路をさらに備えることを特徴とする請求項３１
に記載のデータ出力バッファ。 - 【請求項３４】 前記制御信号は所定の論理回路内のヒ
ューズの切断により生じることを特徴とする請求項２４
に記載のデータ出力バッファ。 - 【請求項３５】 入力信号に応答して第１電源又は第２
電源の第１出力信号を出力する第１論理回路と、 前記第１出力信号に応答して第３電源又は第４電源の第
２出力信号を出力する第２論理回路と、 前記第２出力信号に応答して出力端の電圧を前記第３電
源又は前記第４電源に駆動するドライバ回路と、 前記第３電源と前記第１電源とが異なる場合、前記出力
端の電圧が前記第３電源にプルアップされる時間と、前
記第４電源にプルダウンされる時間とを同時間に制御す
る制御信号を出力する電源感知回路とを備えることを特
徴とするデータ出力バッファ。 - 【請求項３６】 前記電源感知回路は、 前記第３電源と所定の基準電圧とを比較する比較回路
と、 この比較回路の出力信号又はパワーアップ信号に応答す
る論理回路とを備えることを特徴とする請求項３５に記
載のデータ出力バッファ。 - 【請求項３７】 前記第１論理回路は、 前記入力信号をラッチする１以上のラッチ回路と、 このラッチ回路の出力信号を駆動する論理回路と、 この論理回路の第１端と前記第２電源との間に接続さ
れ、前記制御信号に応答して動作するスイッチング回路
と、 前記第１端と前記第２電源との間に接続される抵抗とを
備えることを特徴とする請求項３５に記載のデータ出力
バッファ。 - 【請求項３８】 前記スイッチング回路のターンオン抵
抗は前記抵抗の抵抗値よりも低いことを特徴とする請求
項３７に記載のデータ出力バッファ。 - 【請求項３９】 前記第２論理回路は、 前記入力信号を受信する第１トランジスタと、 前記論理回路の出力信号を受信する第２トランジスタと
を備え、 前記第１トランジスタの出力信号は前記ドライバ回路を
駆動して前記ドライバ回路の出力端の電圧を前記第３電
源にプルアップさせ、前記第２トランジスタの出力信号
は前記ドライバ回路を駆動して前記ドライバ回路の出力
端の電圧を前記第４電源にプルダウンさせることを特徴
とする請求項３７に記載のデータ出力バッファ。 - 【請求項４０】 前記データ出力バッファは、 前記制御信号又は前記第１出力信号に応答して前記出力
端を前記第３電源にプルアップする補助プルアップ回路
と、 前記制御信号又は前記第１出力信号に応答して前記出力
端を前記第４電源にプルダウンする補助プルダウン回路
とをさらに備えることを特徴とする請求項３５に記載の
データ出力バッファ。
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