CN219676899U - 参考电压控制的等化输入数据缓冲电路 - Google Patents

Abstract

本实用新型公开了一种参考电压控制的等化输入数据缓冲电路。参考电压控制的等化输入数据缓冲电路包括第一放大器、第二放大器、回授信号产生器、参考电压转换器、参考电压多任务电路及增益控制单元。第一放大器用于接收数据信号及参考电压。第二放大器耦接于第一放大器。回授信号产生器耦接于第二放大器。参考电压转换器用以接收参考电压。参考电压多任务电路，耦接于第二放大器及参考电压转换器。增益控制单元，耦接于回授信号产生器，第一放大器及参考电压多任务电路。

Description

参考电压控制的等化输入数据缓冲电路

技术领域

本实用新型涉及一种参考电压控制的等化输入数据缓冲电路，特别是涉及一种根据参考电压及输入数据，而可自动地控制其增益以及附加等化特性的缓冲电路。

背景技术

随着科技日新月异，各种挥发性以及非挥发性的内存也已用于计算机系统中。动态随机存取存储器(Dynamic Random Access Memory，DRAM)是属于挥发性内存的一种半导体内存，主要的作用原理是利用电容内储存电荷的多寡来代表一个二进制位(bit)是1还是0。动态随机存取存储器是计算机系统的短期数据储存区，可用于存放计算机系统正在使用中的信息，以便快速地存取。

DRAM可以提供高速传输以及高带宽的使用率，然而，由于DRAM被要求高速传输以及高带宽的使用率，故其耗电量也随之增加，尤其是较新的Double-Data-Rate(DDR)4以及DDR5的规格更为明显。因此，发展一种根据参考电压及输入数据自动地控制其增益以及附加等化特性的DRAM数据缓冲电路，是一个重要的设计议题。

实用新型内容

本实用新型实施例提出一种参考电压控制的等化输入数据缓冲电路。参考电压控制的等化输入数据缓冲电路包括第一放大器、第二放大器、回授信号产生器、参考电压转换器、参考电压多任务电路及增益控制单元。第一放大器包括用以接收数据信号的第一输入端、用以接收参考电压的第二输入端、第一输出端及第二输出端。第二放大器，耦接于第一放大器的第一输出端及第一放大器的第二输出端。回授信号产生器耦接于第二放大器。参考电压转换器用以接收参考电压。参考电压多任务电路耦接于第二放大器及参考电压转换器。增益控制单元耦接于回授信号产生器，第一放大器的第一输出端、第一放大器的第二输出端、及参考电压多任务电路。

附图说明

图1是本实用新型的参考电压控制的等化输入数据缓冲电路的方块图。

图2是图1的参考电压控制的等化输入数据缓冲电路中，第一放大器的架构图。

图3是图1的参考电压控制的等化输入数据缓冲电路中，第二放大器的架构图。

图4是图1的参考电压控制的等化输入数据缓冲电路中，回授信号产生器的架构图。

图5是图1的参考电压控制的等化输入数据缓冲电路中，参考电压转换器的架构图。

图6是图1的参考电压控制的等化输入数据缓冲电路中，参考电压多任务电路的架构图。

图7是图1的参考电压控制的等化输入数据缓冲电路中，增益控制单元的架构图。

其中，附图标记说明如下：

100参考电压控制的等化输入数据缓冲电路

10 第一放大器

11 第二放大器

12 回授信号产生器

13 参考电压转换器

14 参考电压多任务电路

15 增益控制单元

POUTB 第一输出信号

POUT 第二输出信号

DIP 数据信号

VERF 参考电压

PT 第三输出信号

PB 第四输出信号

P_FB 回授信号

VREF_H 第一电位参考电压

VREF_DEF 第二电位参考电压

VREF_L 第三电位参考电压

V_DD 工作电压

BIAS 偏压信号

T1 第一晶体管

T2 第二晶体管

T3 第三晶体管

T4 第四晶体管

T5 第五晶体管

T6 第六晶体管

T7 第七晶体管

T8 第八晶体管

T9 第九晶体管

INV1 第一反向器

A3 第三放大器

R1 第一电阻

R2 第二电阻

R3 第三电阻

R4 第四电阻

SW1 第一开关

SW2 第二开关

SW3 第三开关

H_ENB 第一控制信号

H_ENT 第二控制信号

RSTB 第三控制信号

RST 第四控制信号

L_ENB 第五控制信号

L_ENT 第六控制信号

VREF_FB 参考电压回授信号

NAND1 与非门

NOR1 或非门

INV2 第二反向器

INV3 第三反向器

INV4 第四反向器

INV5 第五反向器

INV6 第六反向器

HF_EN 启动信号

具体实施方式

图1是本实用新型的参考电压控制的等化输入数据缓冲电路100的方块图。参考电压控制的等化输入数据缓冲电路100的功效在于根据所输入的参考电压以及输入数据，而可自动地控制其增益以及附加等化功能。参考电压控制的等化输入数据缓冲电路100包括第一放大器10、第二放大器11、回授信号产生器12、参考电压转换器13、参考电压多任务电路14及增益控制单元15。第一放大器包括第一输入端、第二输入端、第一输出端及第二输出端。第一输入端用以接收数据信号DIP。第二输入端用以接收参考电压VREF。第二放大器11耦接于第一放大器10的第一输出端及第一放大器的第二输出端。回授信号产生器12耦接于第二放大器11。参考电压转换器13用以接收参考电压VREF。参考电压多任务电路14，耦接于第二放大器11及参考电压转换器12。增益控制单元15，耦接于回授信号产生器12，第一放大器10的第一输出端、第一放大器10的第二输出端、及参考电压多任务电路14。在参考电压控制的等化输入数据缓冲电路100中，第一放大器10、第二放大器11、回授信号产生器12、参考电压多任务电路14以及增益控制单元15构成一种根据参考电压及输入数据自动地控制其增益电路回路。举例而言，数据信号DIP以及参考电压VREF经过第一放大器10以及第二放大器11放大后，输入至回授信号产生器12内以产生回授信号P_FB。参考电压VREF利用参考电压转换器13转换为第一电位参考电压VREF_H、第二电位参考电压VREF_DEF及第三电位参考电压VREF_L。第一电位参考电压VREF_H、第二电位参考电压VREF_DEF及第三电位参考电压VREF_L可通过参考电压多任务电路14转为参考电压回授信号VREF_FB。增益控制单元15接收第一放大器11的两个输出(POUT以及POUTB)、回授信号P_FB以及参考电压回授信号VREF_FB后，即可调整其增益。由于参考电压回授信号VREF_FB与参考电压VREF有关，故增益控制单元15可以利用参考电压VREF及数据信号DIP自动地控制其增益。参考电压控制的等化输入数据缓冲电路100的电路细节将于后文详述。

图2是参考电压控制的等化输入数据缓冲电路100中，第一放大器10的架构图。图3是参考电压控制的等化输入数据缓冲电路100中，第二放大器11的架构图。参考电压控制的等化输入数据缓冲电路100的第一放大器10以及第二放大器11并不被放大器的电路所限制。例如，第一放大器10以及第二放大器11可为电压放大器、电流放大器或是差分放大器等等。例如在图2中，第一放大器10可为差分放大器。第一放大器10可包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4以及第五晶体管T5。第一晶体管T1包括用以接收工作电压V_DD的第一端、第二端及控制端。第二晶体管T2包括用以接收工作电压V_DD的第一端、第二端、及耦接于第一晶体管T1的控制端。第三晶体管T3包括耦接于第一晶体管T1的第二端的第一端、第二端及以接收数据信号DIP的控制端。第四晶体管T4包括耦接于第二晶体管T2的第二端的第一端、耦接于第三晶体管T3的第二端的第二端、及用以接收参考电压VREF的控制端。第五晶体管T5包括耦接于第四晶体管T4第二端的第一端、耦接于接地端的第二端、以及用以接收偏压信号BIAS的控制端。于此说明，第一晶体管T1及第二晶体管T2可为P型金属氧化物半导体场效晶体管(P Type Metal-Oxide-Semiconductor Field-EffectTransistor)。第三晶体管T3、第四晶体管T4及第五晶体管T5可为N型金属氧化物半导体场效晶体管(N Type Metal-Oxide-Semiconductor Field-Effect Transistor)。偏压信号BIAS可为一个自定义或是内定的电压值，用以控制第五晶体管T5的导通状态。例如，当第五晶体管T5为N型金属氧化物半导体场效晶体管时，偏压信号BIAS的电压会影响第五晶体管T5的导通状态，因此第一放大器10经过第五晶体管T5的电流也可被偏压信号BIAS控制。并且，当第三晶体管T3及第四晶体管T4在线性区，且第一晶体管T1以及第二晶体管T2为导通时，第一放大器10的两输出，即是第一输出信号POUTB与第二输出信号POUT也会依据数据信号DIP及参考电压VREF被线性放大。应当理解的是，第一输出信号POUTB位于第三晶体管T3的第一端，且第二输出信号POUT位于第四晶体管T4的第一端。并且，第一输出信号POUTB以及第二输出信号POUT互为反向。在图3中，第二放大器11也可为差分放大器，其输入为互为反向的第一输出信号POUTB以及第二输出信号POUT。第二放大器11包括耦接于第一放大器10的第一输出端的第一输入端、耦接于第一放大器10的第二输出端的第二输入端、耦接于回授信号产生器12的第一输出端、以及第二输出端。因此，第一输出信号POUTB以及第二输出信号POUT经过第二放大器11的运算后，将被分别放大为第三输出信号PT以及第四输出信号PB。第三输出信号PT是由第一输出端输出。第四输出信号PB是由第二输出端输出。并且，第三输出信号PT以及第四输出信号PB可互为反向。

图4是参考电压控制的等化输入数据缓冲电路100中，回授信号产生器的架构图。回授信号产生器12包括多个串联的第一反向器INV1。多个串联的第一反向器INV1用以将第二放大器11的第一输出端的信号延迟，以输出回授信号P_FB。换句话说，由第二放大器11所输出的第三输出信号PT，可以利用回授信号产生器12延迟，以产生回授信号P_FB。如图4，回授信号产生器12的第一反向器INV1数量并无限制。并且，由于每一个反向器都有各自的时间延迟，因此，回授信号产生器12内的反向器越多，将产生越大的时间延迟。

图5是参考电压控制的等化输入数据缓冲电路100中，参考电压转换器13的架构图。参考电压转换器13包括第三放大器A3、至少一个串联的第一电阻R1、至少一个串联的第二电阻R2、至少一个串联的第三电阻R3以及至少一个串联的第四电阻R4。第三放大器A3用以接收参考电压VREF。至少一个串联的第一电阻R1包含耦接于第三放大器A3的第一端，以及用以输出第一电位参考电压VREF_H的第二端。至少一个串联的第二电阻R2包括耦接于至少一个串联的第一电阻R1的第二端的第一端，以及用以输出第二电位参考电压VREF_DEF的第二端。至少一个串联的第三电阻R3包括耦接于至少一个串联的第二电阻R2的第二端的第一端，以及用以输出第三电位参考电压VREF_L的第二端。至少一个串联的第四电阻R4包括耦接于至少一个串联的第三电阻R3的第二端的第一端，以及耦接于接地端的第二端。在图5中，由参考电压转换器13的架构可以看出，至少一个串联的第一电阻R1、至少一个串联的第二电阻R2、至少一个串联的第三电阻R3以及至少一个串联的第四电阻R4组成分压电路。换句话说，在参考电压VREF经过第三放大器A3放大后，利用分压电路可以输出第一电位参考电压VREF_H、第二电位参考电压VREF_DEF以及第三电位参考电压VREF_L。并且，第一电位参考电压VREF_H大于第二电位参考电压VREF_DEF，且第二电位参考电压VREF_DEF大于第三电位参考电压VREF_L。第一电位参考电压VREF_H、第二电位参考电压VREF_DEF以及第三电位参考电压VREF_L可利用分压定理求得，故于此将不再赘述。

图6是参考电压控制的等化输入数据缓冲电路100中，参考电压多任务电路14的架构图。参考电压多任务电路14包括第一开关SW1、第二开关SW2、以及第三开关SW3。第一开关SW1包括用以接收第一电位参考电压VREF_H的输入端、用以接收第一控制信号H_ENB的第一控制端、用以接收第二控制信号H_ENT的第二控制端、以及用以输出参考电压回授信号VREF_FB的输出端。第二开关SW2包括用以接收第二电位参考电压VREF_DEF的输入端、用以接收第三控制信号RSTB的第一控制端、用以接收第四控制信号RST的第二控制端、以及耦接于第一开关SW1的输出端的输出端。第三开关SW3包括用以接收第三电位参考电压VREF_L的输入端、用以接收第五控制信号L_ENB的第一控制端、用以接收第六控制信号L_ENT的第二控制端、以及耦接于第一开关SW1的输出端的输出端。并且，在参考电压多任务电路14中，第一开关SW1、第二开关SW2及第三开关SW3可包括成对的N型金属氧化物半导体场效晶体管及P型金属氧化物半导体场效晶体管。并且，第一控制信号H_ENB与第二控制信号H_ENT互为反向。第三控制信号RSTB与第四控制信号RST互为反向。第五控制信号L_ENB与第六控制信号L_ENT互为反向。换句话说，第一控制信号H_ENB与第二控制信号H_ENT可控制第一开关SW1是导通或是截止状态。第三控制信号RSTB与第四控制信号RST可控制第二开关SW2是导通或是截止状态。第五控制信号L_ENB与第六控制信号L_ENT可控制第三开关SW3是导通或是截止状态。以下将描述第一控制信号H_ENB、第二控制信号H_ENT、第三控制信号RSTB、第四控制信号RST、第五控制信号L_ENB与第六控制信号L_ENT的产生电路。

如图6所示，参考电压多任务电路14还包括与非门NAND1、或非门NOR1、第二反向器INV2、第三反向器INV3、第四反向器INV4、第五反向器INV5、以及第六反向器INV6。与非门NAND1包括耦接于第二放大器11的第一输出端，用以接收第三输出信号PT的第一输入端、用以接收第三控制信号RSTB的第二输入端、以及输出端。或非门NOR1包括耦接于第二放大器11的第一输出端，用以接收第三输出信号PT的第一输入端、用以接收第四控制信号RST的第二输入端、以及输出端。第二反向器INV2包括耦接于与非门NAND1的输出端的输入端，以及用以输出第二控制信号H_ENT的输出端。第三反向器INV3包括耦接于或非门NOR1的输出端的输入端、以及用以输出第五控制信号L_ENB的输出端。第四反向器INV4包括用以接收第四控制信号RST的输入端、以及用以输出第三控制信号RSTB的输出端。第五反向器INV5包括耦接于第二反向器INV2的输出端的输入端、以及用以输出第一控制信号H_ENB的输出端。第六反向器INV6包括耦接于第三反向器INV3的输出端的输入端、以及用以输出所述第六控制信号L_ENT的输出端。因此，藉由与非门NAND1、或非门NOR1、第二反向器INV2、第三反向器INV3、第四反向器INV4、第五反向器INV5、以及第六反向器INV6，第一控制信号H_ENB、第二控制信号H_ENT、第三控制信号RSTB、第四控制信号RST、第五控制信号L_ENB与第六控制信号L_ENT的电位将可依据第三输出信号PT变动。且由于第一控制信号H_ENB、第二控制信号H_ENT、第三控制信号RSTB、第四控制信号RST、第五控制信号L_ENB与第六控制信号L_ENT控制开关SW1至SW3的导通或是截止，故参考电压多任务电路14最终输出的参考电压回授信号VREF_FB将与第三输出信号PT、第一电位参考电压VREF_H、第二电位参考电压VREF_DEF以及第三电位参考电压VREF_L有关(如图1所示)。

举例而言，当第二放大器11的第一输出端是高电位，亦即第三输出信号PT是高电位。对于与非门NAND1而言，其输出会与第三控制信号RSTB是反向。因此，第二反向器INV2的输出会与第三控制信号RSTB同相。这将导致第二控制信号H_ENT与会与第三控制信号RSTB同相，且第一控制信号H_ENB会与第三控制信号RSTB反向。当第三控制信号RSTB是高电位，第一控制信号H_ENB将会是低电位，且第二控制信号H_ENT将会是高电位。因此，第一开关SW1将会是导通状态，第一电位参考电压VREF_H被致能。对于或非门NOR1而言，当第三输出信号PT是高电位时，输出必为低电位。这将导致第三反向器INV3的输出为高电位，亦即第五控制信号L_ENB为高电位，且第六控制信号L_ENT为低电位。因此，第三开关SW3将会是截止状态，第三电位参考电压VREF_L将被失能。并且，若第二放大器11的第一输出端是低电位，则第一电位参考电压VREF_H被失能且第三电位参考电压VREF_L被致能。其推导细节类似于前述的概念，故于此将不再赘述。

图7是参考电压控制的等化输入数据缓冲电路100中，增益控制单元15的架构图。增益控制单元15包括第六晶体管T6、第七晶体管T7、第八晶体管T8、以及第九晶体管T9。第六晶体管T6包括耦接于第一放大器10的第一输出端的第一端(接收第一输出信号POUTB)、第二端、及耦接于回授信号产生器12，用以接收回授信号P_FB的控制端。第七晶体管T7包括耦接于第一放大器10的第二输出端(接收第二输出信号POUT)的第一端、耦接于第六晶体管T6的第二端的第二端、以及用以接收参考电压回授信号VREF_FB的控制端。第八晶体管T8包括耦接于第七晶体管T7的第二端的第一端、第二端、以及用以接收偏压信号BIAS的控制端。偏压信号BIAS可为一个自定义或是内定的电压值，用以控制第第八晶体管T8的导通状态。第九晶体管T9包括耦接于第八晶体管T8的第二端的第一端、耦接于接地端的第二端以及用以接收启动信号HF_EN的控制端。在增益控制单元15中，当第八晶体管T8为N型金属氧化物半导体场效晶体管时，偏压信号BIAS的电压会影响第八晶体管T8的导通状态，因此增益控制单元15经过第八晶体管T8的电流也可被偏压信号BIAS控制。在增益控制单元15中，第六晶体管T6、第七晶体管T7、第八晶体管T8及第九晶体T9管是N型金属氧化物半导体场效晶体管。启动信号HF_EN可视为增益控制单元15的开关信号。举例而言，若是启动信号HF_EN是低电压，则第九晶体管T9是截止，故第九晶体管T9不会有电流经过。因此，增益控制单元15将不会调整电压增益，增益控制单元15被关闭。若是启动信号HF_EN是高电压，则第九晶体管T9是导通。增益控制单元13可以根据偏压信号BIAS、回授信号P_FB以及参考电压回授信号VREF_FB，调整增益控制单元15的电压增益。类似前述，参考电压回授信号VREF_FB由于被第七晶体管T7的控制端接收，故参考电压回授信号VREF_FB以及第二输出信号POUT间的跨压可以控制第七晶体管T7的导通状态。类似地，回授信号PT_FB由于被第六晶体管T6的控制端接收，故回授信号PT_FB以及第一输出信号POUTB间的跨压可以控制第六晶体管T6的导通状态。举例而言，当第七晶体管T6及第七晶体管T7为导通时，由于第一输出信号POUTB与第二输出信号POUT的电压相反，因此第一输出信号POUTB与第二输出信号POUT间会产生电流。并且，由于偏压信号BIAS的电压会影响第八晶体管T8的导通状态，因此第一输出信号POUTB与第二输出信号POUT间的电流的一部分可被第八晶体管T8及第九晶体管T9导入接地端。当电流大小发生变化时，增益控制单元15即可调整第一输出信号POUTB与第二输出信号POUT间的增益。

综上所述，本实用新型描述一种参考电压控制的等化输入数据缓冲电路。参考电压控制的等化输入数据缓冲电路可以利用参考电压以及数据信号自动地调整其增益。参考电压控制的等化输入数据缓冲电路可以自动调适其增益以优化功率消耗。因此，本实用新型的参考电压控制的等化输入数据缓冲电路非常适合应用于高速运算的动态随机存取存储器中。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种参考电压控制的等化输入数据缓冲电路，其特征在于，包括：

第一放大器，包括：

第一输入端，用以接收数据信号；

第二输入端，用以接收参考电压；

第一输出端；及

第二输出端；

第二放大器，耦接于所述第一放大器的第一输出端及所述第一放大器的第二输出端；

回授信号产生器，耦接于所述第二放大器；

参考电压转换器，用以接收所述参考电压；

参考电压多任务电路，耦接于所述第二放大器及所述参考电压转换器；及

增益控制单元，耦接于所述回授信号产生器，所述第一放大器的第一输出端、所述第一放大器的第二输出端、及所述参考电压多任务电路。

2.如权利要求1所述的参考电压控制的等化输入数据缓冲电路，其特征在于，所述第一放大器还包括：

第一晶体管，包括：

第一端，用以接收工作电压；

第二端；及

控制端；

第二晶体管，包括：

第一端，用以接收所述工作电压；

第二端；及

控制端，耦接于所述第一晶体管的控制端；

第三晶体管，包括：

第一端，耦接于所述第一晶体管的第二端；

第二端；及

控制端，用以接收所述数据信号；

第四晶体管，包括：

第一端，耦接于所述第二晶体管的第二端；

第二端，耦接于所述第三晶体管的第二端；及

控制端，用以接收所述参考电压；

第五晶体管，包括：

第一端，耦接于所述第四晶体管的第二端；

第二端，耦接于接地端；及

控制端，用以接收偏压信号。

3.如权利要求2所述的参考电压控制的等化输入数据缓冲电路，其特征在于，所述第一晶体管及所述第二晶体管是P型金属氧化物半导体场效晶体管，所述第三晶体管、所述第四晶体管及所述第五晶体管是N型金属氧化物半导体场效晶体管。

4.如权利要求1所述的参考电压控制的等化输入数据缓冲电路，其特征在于，所述回授信号产生器包括：

多个串联的第一反向器，用以将所述第二放大器的第一输出端的信号延迟，以输出回授信号。

5.如权利要求1所述的参考电压控制的等化输入数据缓冲电路，其特征在于，所述参考电压转换器包括：

第三放大器，用以接收所述参考电压；

至少一个串联的第一电阻，包括：

第一端，耦接于所述第三放大器；及

第二端，用以输出第一电位参考电压；

至少一个串联的第二电阻，包括：

第一端，耦接于所述至少一个串联的第一电阻的第二端；及

第二端，用以输出第二电位参考电压；

至少一个串联的第三电阻，包括：

第一端，耦接于所述至少一个串联的第二电阻的第二端；及

第二端，用以输出第三电位参考电压；及

至少一个串联的第四电阻，包括：

第一端，耦接于所述至少一个串联的第三电阻的第二端；及

第二端，耦接于接地端。

6.如权利要求5所述的参考电压控制的等化输入数据缓冲电路，其特征在于，所述参考电压多任务电路包括：

第一开关，包括：

输入端，用以接收所述第一电位参考电压；

第一控制端，用以接收第一控制信号；

第二控制端，用以接收第二控制信号；及

输出端，用以输出所述参考电压回授信号；

第二开关，包括：

输入端，用以接收所述第二电位参考电压；

第一控制端，用以接收第三控制信号；

第二控制端，用以接收第四控制信号；及

输出端，耦接于所述第一开关的输出端；及

第三开关，包括：

输入端，用以接收所述第三电位参考电压；

第一控制端，用以接收第五控制信号；

第二控制端，用以接收第六控制信号；及

输出端，耦接于所述第一开关的输出端。

7.如权利要求6所述的参考电压控制的等化输入数据缓冲电路，其特征在于，所述第一开关、所述第二开关及所述第三开关包括成对的N型金属氧化物半导体场效晶体管及P型金属氧化物半导体场效晶体管，且所述第一控制信号与所述第二控制信号互为反向，所述第三控制信号与所述第四控制信号互为反向，所述第五控制信号与所述第六控制信号互为反向。

8.如权利要求6所述的参考电压控制的等化输入数据缓冲电路，其特征在于，所述参考电压多任务电路还包括：

与非门，包括：

第一输入端，耦接于所述第二放大器的第一输出端；

第二输入端，用以接收所述第三控制信号；及

输出端；

或非门，包括：

第一输入端，耦接于所述第二放大器的第一输出端；

第二输入端，用以接收所述第四控制信号；及

输出端；

第二反向器，包括：

输入端，耦接于所述与非门的输出端；及

输出端，用以输出所述第二控制信号；

第三反向器，包括：

输入端，耦接于所述或非门的输出端；及

输出端，用以输出所述第五控制信号；

第四反向器，包括：

输入端，用以接收所述第四控制信号；及

输出端，用以输出所述第三控制信号；

第五反向器，包括：

输入端，耦接于所述第二反向器的输出端；及

输出端，用以输出所述第一控制信号；及

第六反向器，包括：

输入端，耦接于所述第三反向器的输出端；及

输出端，用以输出所述第六控制信号。

9.如权利要求8所述的参考电压控制的等化输入数据缓冲电路，其特征在于，当电路不处于复位状态时，若所述第二放大器的第一输出端是高电位，则所述第一电位参考电压被致能且所述第三电位参考电压被失能，若所述第二放大器的第一输出端是低电位，则所述第一电位参考电压被失能且所述第三电位参考电压被致能。

10.如权利要求1所述的参考电压控制的等化输入数据缓冲电路，其特征在于，所述增益控制单元包括：

第六晶体管，包括：

第一端，耦接于所述第一放大器的第一输出端；

第二端；及

控制端，耦接于所述回授信号产生器，用以接收所述回授信号；

第七晶体管，包括：

第一端，耦接于所述第一放大器的第二输出端；

第二端，耦接于所述第六晶体管的第二端；及

控制端，用以接收参考电压回授信号；

第八晶体管，包括：

第一端，耦接于所述第七晶体管的第二端；

第二端；及

控制端，用以接收偏压信号；及

第九晶体管，包括：

第一端，耦接于所述第八晶体管的第二端；

第二端，耦接于接地端；及

控制端，用以接收启动信号。