CN115966230A

CN115966230A - 自控输入数据缓冲电路

Info

Publication number: CN115966230A
Application number: CN202310027034.9A
Authority: CN
Inventors: 朴珉皓
Original assignee: Fujian Jinhua Integrated Circuit Co Ltd
Current assignee: Fujian Jinhua Integrated Circuit Co Ltd
Priority date: 2023-01-09
Filing date: 2023-01-09
Publication date: 2023-04-14

Abstract

本发明公开了一种自控输入数据缓冲电路，包括第一放大器、第二放大器、回授信号产生器以及增益控制单元。第一放大器包括用以接收数据信号的第一输入端，用以接收参考信号的第二输入端，第一输出端及第二输出端。第二放大器耦接于第一放大器的第一输出端及第一放大器的第二输出端。回授信号产生器耦接于第二放大器。增益控制单元耦接于回授信号产生器，第一放大器的第一输出端、第一放大器的第二输出端以及第一放大器的第二输入端。

Description

自控输入数据缓冲电路

技术领域

本发明涉及一种自控输入数据缓冲电路，特别是涉及一种利用增益控制单元，自动地控制系统增益的自控输入数据缓冲电路。

背景技术

随着科技日新月异，各种挥发性以及非挥发性的内存也已用于计算机系统中。动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)是属于挥发性内存的一种半导体内存，主要的作用原理是利用电容内储存电荷的多寡来代表一个二进制位(bit)是1还是0。动态随机存取存储器是计算机系统的短期数据储存区，可用于存放计算机系统正在使用中的信息，以便快速地存取。

DRAM可以提供高速传输以及高带宽的使用率，然而，由于DRAM被要求高速传输以及高带宽的使用率，故其耗电量也随之增加。因此，发展一种自动控制增益以优化电量消耗，是一个重要的设计议题。

发明内容

本发明实施例提出一种自控输入数据缓冲电路。自控输入数据缓冲电路包括第一放大器、第二放大器、回授信号产生器以及增益控制单元。第一放大器包括用以接收数据信号的第一输入端，用以接收参考信号的第二输入端，第一输出端及第二输出端。第二放大器耦接于第一放大器的第一输出端及第一放大器的第二输出端。回授信号产生器耦接于第二放大器。增益控制单元耦接于回授信号产生器，第一放大器的第一输出端、第一放大器的第二输出端以及第一放大器的第二输入端。

附图说明

图1是本发明的自控输入数据缓冲电路的实施例的方块图。

图2是图1的自控输入数据缓冲电路中，第一放大器的架构图。

图3是图1的自控输入数据缓冲电路中，第二放大器的架构图。

图4是图1的自控输入数据缓冲电路中，回授信号产生器的架构图。

图5是图1的自控输入数据缓冲电路中，增益控制单元的架构图。

其中，附图标记说明如下：

100 自控输入数据缓冲电路

10 第一放大器

11 第二放大器

12 回授信号产生器

13 增益控制单元

POUTB 第一输出信号

POUT 第二输出信号

DIP 数据信号

DIN 参考信号

PT 第三输出信号

FB 第四输出信号

P_FB 回授信号

V_DD 工作电压

BIAS 偏压信号

HF_EN 启动信号

T1 第一晶体管

T2 第二晶体管

T3 第三晶体管

T4 第四晶体管

T5 第五晶体管

T6 第六晶体管

T7 第七晶体管

T8 第八晶体管

T9 第九晶体管

INV1 第一反向器

具体实施方式

图1是本发明的自控输入数据缓冲电路100的实施例的方块图。自控输入数据缓冲电路100的功效在于依据输入的数据信号，自动调整系统增益。因此具有优化电流能量消耗以及自动控制其增益功能。自控输入数据缓冲电路100的说明如下。自控输入数据缓冲电路100包括第一放大器10、第二放大器11、回授信号产生器12以及增益控制单元13。第一放大器10包括第一输入端、第二输入端、第一输出端及第二输出端。第一输入端用以接收数据信号DIP。第二输入端用以接收参考信号DIN。第二放大器11耦接于第一放大器10的第一输出端及第一放大器10的第二输出端。回授信号产生器12耦接于第二放大器11。增益控制单元13耦接于回授信号产生器12，第一放大器10的第一输出端、第一放大器10的第二输出端以及第一放大器10的第二输入端。在自控输入数据缓冲电路100的架构中，第一放大器10、第二放大器11、回授信号产生器12以及增益控制单元13构成一种具自动控制其增益的电路回路。举例而言，数据信号DIP经过第一放大器10以及第二放大器11放大后，输入至回授信号产生器12内以产生回授信号P_FB，回授信号P_FB被增益控制单元13接收后，增益控制单元13即可利用第一放大器11的两个输出(POUT以及POUTB)调整增益。而第一放大器11的两个输出(POUT以及POUTB)与数据信号DIP有关。换句话说，由于增益控制单元13可以依据数据信号DIP调整增益，故可达到优化能量消耗的功效。自控输入数据缓冲电路100的电路细节将于后文详述。

图2是自控输入数据缓冲电路100中，第一放大器10的架构图。图3是图1的自控输入数据缓冲电路100中，第二放大器11的架构图。自控输入数据缓冲电路100的第一放大器10以及第二放大器11并不被放大器的电路所限制。例如，第一放大器10以及第二放大器11可为电压放大器、电流放大器或是差分放大器等等。例如在图2中，第一放大器10可为差分放大器。第一放大器10可包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4以及第五晶体管T5。第一晶体管T1包括用以接收工作电压V_DD的第一端、第二端及控制端。第二晶体管T2包括用以接收工作电压V_DD的第一端、第二端、及耦接于第一晶体管10的控制端。第三晶体管T3包括耦接于第一晶体管T1的第二端的第一端、第二端及以接收数据信号DIP的控制端。第四晶体管T4包括耦接于第二晶体管T2的第二端的第一端、耦接于第三晶体管T3的第二端的第二端、及用以接收参考信号DIN的控制端。第五晶体管T5包括耦接于第四晶体管T4的第二端、耦接于接地端的第二端、以及用以接收偏压信号BIAS的控制端。于此说明，第一晶体管T1及第二晶体管T2可为P型金属氧化物半导体场效晶体管(P Type Metal-Oxide-Semiconductor Field-Effect Transistor)。第三晶体管T3、第四晶体管T4及第五晶体管T5可为N型金属氧化物半导体场效晶体管(N Type Metal-Oxide-SemiconductorField-Effect Transistor)。偏压信号BIAS可为一个自定义或是内定的电压值，用以控制第五晶体管T5的导通状态。例如，当第五晶体管T5为N型金属氧化物半导体场效晶体管时，偏压信号BIAS的电压会影响第五晶体管T5的导通状态，因此第一放大器10经过第五晶体管T5的电流也可被偏压信号BIAS控制。并且，当第三晶体管T3及第四晶体管T4在线性区，且第一晶体管T1以及第二晶体管T2为导通时，第一放大器10的两输出，即是第一输出信号POUTB与第二输出信号POUT也会依据数据信号DIP及参考信号DIN被线性放大。应当理解的是，第一输出信号POUTB位于第三晶体管T3的第一端，且第二输出信号POUT位于第四晶体管T4的第一端。并且，第一输出信号POUTB以及第二输出信号POUT互为反向。在图3中，第二放大器11也可为差分放大器，其输入为互为反向的第一输出信号POUTB以及第二输出信号POUT。第二放大器11包括耦接于第一放大器10的第一输出端的第一输入端、耦接于第一放大器10的第二输出端的第二输入端、耦接于回授信号产生器12的第一输出端、以及第二输出端。因此，第一输出信号POUTB以及第二输出信号POUT经过第二放大器11的运算后，将被分别放大为第三输出信号PT以及第四输出信号FB。第三输出信号PT是由第一输出端输出。第四输出信号FB是由第二输出端输出。并且，第三输出信号PT以及第四输出信号FB可互为反向。

图4是自控输入数据缓冲电路100中，回授信号产生器12的架构图。回授信号产生器12包括多个串联的第一反向器INV1。多个串联的第一反向器INV1用以将第二放大器11的第一输出端的信号延迟，以输出回授信号P_FB。换句话说，由第二放大器11所输出的第三输出信号PT，可以利用回授信号产生器12延迟，以产生回授信号P_FB。如图4，回授信号产生器12的反向器数量并无限制。并且，由于每一个反向器都有各自的时间延迟，因此，回授信号产生器12内的反向器越多，将产生越大的时间延迟。

图5是自控输入数据缓冲电路100中，增益控制单元13的架构图。增益控制单元13包括第六晶体管T6、第七晶体管T7、第八晶体管T8、以及第九晶体管T9。第六晶体管T6耦接于第一放大器10的第一输出端的第一端(接收第一输出信号POUTB)、第二端、及耦接于回授信号产生器12，用以接收回授信号P_FB的控制端。第七晶体管T7包括耦接于第一放大器10的第二输出端(接收第二输出信号POUT)的第一端、耦接于第六晶体管T6的第二端的第二端、以及用以接收参考信号DIN的控制端。第八晶体管T8包括耦接于第七晶体管T7的第二端的第一端、第二端、以及用以接收偏压信号BIAS的控制端。偏压信号BIAS可为一个自定义或是内定的电压值，用以控制第第八晶体管T8的导通状态。第九晶体管T9包括耦接于第八晶体管T8的第二端的第一端、耦接于接地端的第二端以及用以接收启动信号HF_EN的控制端。在增益控制单元13中，当第八晶体管T8为N型金属氧化物半导体场效晶体管时，偏压信号BIAS的电压会影响第八晶体管T8的导通状态，因此增益控制单元13经过第第八晶体管T8的电流也可被偏压信号BIAS控制。在增益控制单元13中，第六晶体管T6、第七晶体管T7、第八晶体管T8及第九晶体T9管是N型金属氧化物半导体场效晶体管。启动信号HF_EN可视为增益控制单元13的开关信号。举例而言，若是启动信号HF_EN是低电压，则第九晶体管T9是截止，故第九晶体管T9不会有电流经过。因此，增益控制单元13将不会调整电压增益，增益控制单元13被关闭。若是启动信号HF_EN是高电压，则第九晶体管T9是导通。增益控制单元13可以根据偏压信号BIAS、参考信号DIN以及回授信号P_FB，调整增益控制单元13的电压增益。类似前述，参考信号DIN由于被第七晶体管T7的控制端接收，故参考信号DIN以及第二输出信号POUT间的跨压可以控制第七晶体管T7的导通状态。类似地，回授信号P_FB由于被第六晶体管T6的控制端接收，故回授信号P_FB以及第一输出信号POUTB间的跨压可以控制第六晶体管T6的导通状态。举例而言，当第七晶体管T6及第七晶体管T7为导通时，由于第一输出信号POUTB与第二输出信号POUT的电压相反，因此第一输出信号POUTB与第二输出信号POUT间会产生电流。并且，由于偏压信号BIAS的电压会影响第八晶体管T8的导通状态，因此第一输出信号POUTB与第二输出信号POUT间的电流的一部分可被第八晶体管T8及第九晶体管T9导入接地端。当电流大小发生变化时，增益控制单元13即可调整第一输出信号POUTB与第二输出信号POUT间的增益。

综上所述，本发明描述一种自控输入数据缓冲电路，自控输入数据缓冲电路引入了增益控制单元。因此，自控输入数据缓冲电路可以根据输入的数据信号，自动调适其增益以优化功率消耗。因此，本发明的自控输入数据缓冲电路非常适合应用于高速运算的动态随机存取存储器中。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种自控输入数据缓冲电路，其特征在于，包括：

第一放大器，包括：

第一输入端，用以接收数据信号；

第二输入端，用以接收参考信号；

第一输出端；及

第二输出端；

第二放大器，耦接于所述第一放大器的第一输出端及所述第一放大器的第二输出端；

回授信号产生器，耦接于所述第二放大器；及

增益控制单元，耦接于所述回授信号产生器，所述第一放大器的第一输出端、所述第一放大器的第二输出端以及所述第一放大器的第二输入端。

2.如权利要求1所述的自控输入数据缓冲电路，其特征在于，所述第一放大器还包括：

第一晶体管，包括：

第一端，用以接收工作电压；

第二端；及

控制端；

第二晶体管，包括：

第一端，用以接收所述工作电压；

第二端；及

控制端，耦接于所述第一晶体管的控制端；

第三晶体管，包括：

第一端，耦接于所述第一晶体管的第二端；

第二端；及

控制端，用以接收所述数据信号；

第四晶体管，包括：

第一端，耦接于所述第二晶体管的第二端；

第二端，耦接于所述第三晶体管的第二端；及

控制端，用以接收所述参考信号；

第五晶体管，包括：

第一端，耦接于所述第四晶体管的第二端；

第二端，耦接于接地端；及

控制端，用以接收偏压信号。

3.如权利要求2所述的自控输入数据缓冲电路，其特征在于，所述第一晶体管及所述第二晶体管是P型金属氧化物半导体场效晶体管，所述第三晶体管、所述第四晶体管及所述第五晶体管是N型金属氧化物半导体场效晶体管。

4.如权利要求1所述的自控输入数据缓冲电路，其特征在于，所述回授信号产生器包括：

多个串联的第一反向器，用以将所述第二放大器的第一输出端的信号延迟，以输出回授信号。

5.如权利要求1所述的自控输入数据缓冲电路，其特征在于，所述增益控制单元包括：

第六晶体管，包括：

第一端，耦接于所述第一放大器的第一输出端；

第二端；及

控制端，耦接于所述回授信号产生器，用以接收所述回授信号；

第七晶体管，包括：

第一端，耦接于所述第一放大器的第二输出端；

第二端，耦接于所述第六晶体管的第二端；及

控制端，用以接收所述参考信号；

第八晶体管，包括：

第一端，耦接于所述第七晶体管的第二端；

第二端；及

控制端，用以接收偏压信号；及

第九晶体管，包括：及

第一端，耦接于所述第八晶体管的第二端；

第二端，耦接于接地端；及

控制端，用以接收启动信号。

6.如权利要求5所述的自控输入数据缓冲电路，其特征在于，所述第六晶体管、所述第七晶体管、所述第八晶体管及所述第九晶体管是N型金属氧化物半导体场效晶体管。

7.如权利要求5所述的自控输入数据缓冲电路，其特征在于，当所述启动信号将所述第九晶体管导通时，所述增益控制单元根据所述偏压信号、所述参考信号以及所述回授信号，调整所述增益控制单元的电压增益。

8.如权利要求5所述的自控输入数据缓冲电路，其特征在于，当所述启动信号将所述第九晶体管截止时，所述增益控制单元被关闭。

9.如权利要求1所述的自控输入数据缓冲电路，其特征在于，所述第一放大器以及所述第二放大器是差分放大器。

10.如权利要求1所述的自控输入数据缓冲电路，其特征在于，所述第一放大器的第一输出端以及所述第一放大器的第二输出端所输出的两信号互为反向。