JP6232232B2 - 半導体装置及び電流量制御方法 - Google Patents
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Description
[第1の実施の形態]
まず、本実施の形態の半導体装置としての定電圧装置の構成について説明する。図1には、本実施の形態の定電圧装置の一例の構成を表す回路図を示す。図1に示すように、本実施の形態の定電圧装置10は、ロジック回路16、容量接続端子18、及び容量素子C1と共に、マイクロコントローラ(半導体集積回路)1上に搭載されている。すなわち、定電圧装置10、ロジック回路16、容量接続端子18、及び容量素子C1は、同一の半導体チップ上に搭載されている。
ここで、従来の定電圧装置を備えたマイクロコントローラを比較例として挙げて説明する。図9には、従来の定電圧装置110を備えたマイクロコントローラ100の一例の回路図を示す。また、図10には、図9に示した従来のマイクロコントローラ100における負荷電流、PMOS42のゲートの電位(PG電位)、及び出力VDDLの電位(VDDL電位)のタイムチャートを示す。
[第2の実施の形態]
本実施の形態の定電圧装置は、第1の実施の形態の定電圧装置10と同様の構成及び動作を含むため、同様の構成及び動作についてはその旨を記し、詳細な説明を省略する。
10 定電圧装置
14 定電流切替信号生成回路
15 メモリ
16 ロジック回路
18 容量接続端子
20 定電流生成回路
22、24、32、34、42、52 PMOS
26、27、28、29、36、38、40、41、43、44、45、46 NMOS
30 ボルテージフォロアアンプ
50 定電流回路
54 基準電圧生成回路
56 比較回路
58 インバータ
60、62 RSラッチ
64 論理和回路
66 制御回路
C1、C2 容量素子
R1、R2 抵抗素子
Claims (8)
- ソースが電源電圧部に接続された第1PMOSトランジスタ、
ソースが電源電圧部に接続され、ゲートが前記第1PMOSトランジスタのゲートに接続された第2PMOSトランジスタ、
ドレインが前記第1PMOSトランジスタのドレイン及びゲートに接続され、ゲートが前記第2PMOSトランジスタのドレインに接続された第1NMOSトランジスタ、
ドレインが前記第2PMOSトランジスタのドレインに接続され、ソースが所定の電位を有する部位に接続され、ゲートが前記第1NMOSトランジスタのゲートに接続された第2NMOSトランジスタ、
一端が前記第1NMOSトランジスタのソースに接続された第1抵抗素子、
一端が前記第1抵抗素子の他端に接続され、他端が所定の電位を有する部位に接続された第2抵抗素子、
及びドレインが前記第1抵抗素子の他端に接続され、ソースが所定の電位を有する部位に接続された第3NMOSトランジスタを備え、電流を生成する電流生成回路と、
前記電流生成回路で生成された電流を用いて基準電圧から所定の電圧を生成して出力し、かつ出力に自装置が搭載された集積回路の内部に設けられた内部容量素子が接続された電圧生成回路と、
前記電圧生成回路の出力と前記集積回路の外部に設けられた外部容量素子との接続状態を示すフラグを記憶する記憶部と、
前記第3NMOSトランジスタのゲートに接続され、前記フラグに基づいて、前記電圧生成回路の出力と前記外部容量素子とが接続されている接続状態を前記フラグが示す場合は、前記第3NMOSトランジスタをオフ状態にし、前記電圧生成回路の出力と前記外部容量素子とが非接続である接続状態を前記フラグが示す場合は、前記第3NMOSトランジスタをオン状態にして、前記電圧生成回路が前記所定の電圧を生成するのに用いる電流の電流量を制御する制御部と、
を備えた半導体装置。 - 前記制御部は、
前記フラグが示す接続状態が、前記電圧生成回路の出力と前記外部容量素子とが接続されていることを示す場合は、第1の電流量に制御し、
前記フラグが示す接続状態が、前記電圧生成回路の出力と前記外部容量素子とが非接続であることを示す場合は、前記第1の電流量よりも電流量が多い第2の電流量に制御する、
請求項1に記載の半導体装置。 - 前記制御部は、前記フラグに基づいて前記電流生成回路が生成する電流の電流量を制御する、
請求項1または請求項2に記載の半導体装置。 - ソースが電源電圧部に接続された第1PMOSトランジスタ、
ソースが電源電圧部に接続され、ゲートが前記第1PMOSトランジスタのゲートに接続された第2PMOSトランジスタ、
ドレインが前記第1PMOSトランジスタのドレイン及びゲートに接続され、ゲートが前記第2PMOSトランジスタのドレインに接続された第1NMOSトランジスタ、
ドレインが前記第2PMOSトランジスタのドレインに接続され、ソースが所定の電位を有する部位に接続され、ゲートが前記第1NMOSトランジスタのゲートに接続された第2NMOSトランジスタ、
一端が前記第1NMOSトランジスタのソースに接続された第1抵抗素子、
一端が前記第1抵抗素子の他端に接続され、他端が所定の電位を有する部位に接続された第2抵抗素子、
及びドレインが前記第1抵抗素子の他端に接続され、ソースが所定の電位を有する部位に接続された第3NMOSトランジスタを備え、
電流を生成する電流生成回路と、
前記電流生成回路で生成された電流を用いて基準電圧から所定の電圧を生成して出力する、自装置が搭載された集積回路の内部に設けられた内部容量素子が出力に接続された電圧生成回路と、
前記第3NMOSトランジスタのゲートに接続され、前記電圧生成回路から出力された出力電圧が、所定の時間内に前記基準電圧の電圧値よりも高い制御用基準電圧値に到達した場合に、前記第3NMOSトランジスタをオン状態にして、前記電圧生成回路の出力と前記集積回路の外部に設けられた外部容量素子との接続状態を判断し、接続状態に基づいて前記電圧生成回路が前記所定の電圧を生成するのに用いる電流の電流量を制御する制御部と、
を備えた半導体装置。 - 前記制御部は、前記電圧生成回路から出力された出力電圧の単位時間当たりの変化量に基づいて、前記接続状態を判断する、
請求項4に記載の半導体装置。 - 前記制御部は、
前記電圧生成回路の出力に所定の電流を供給する定電流回路と、
前記基準電圧よりも電圧値が高い制御用基準電圧を生成する制御用基準電圧生成回路と、
前記制御用基準電圧と前記電圧生成回路の出力の電圧とを比較する比較回路と、を備え、
前記比較回路の比較結果に基づいて前記電圧生成回路が前記所定の電圧を生成するのに用いる電流の電流量を制御する、
請求項4または請求項5に記載の半導体装置。 - 前記制御部は、
スタート信号とストップ信号とを出力する制御回路と、
前記スタート信号に応じたレベルの信号がセットされて出力され、かつ、前記比較回路の比較結果と前記ストップ信号との組み合わせに対応する信号に応じてリセットされる第1のRSラッチと、
前記第1のRSラッチの出力のレベルに応じて、前記定電流回路から前記電圧生成回路の出力に電流を供給させる制御を行うスイッチング素子と、
前記比較回路の比較結果に応じたレベルの信号がセットされて出力され、かつ、前記スタート信号に応じたレベルの信号に応じてリセットされる第2のRSラッチと、
を備え、前記第2のRSラッチから出力された信号に基づいて電流量を制御する請求項6に記載の半導体装置。 - 請求項1から請求項3のいずれか1項に記載の半導体装置における電流量制御方法であって、
電流生成回路により、電流を生成する工程と、
出力に自装置が搭載された集積回路の内部に設けられた内部容量素子が接続された電圧生成回路により、前記電流生成回路で生成された電流を用いて基準電圧から所定の電圧を生成して出力する工程と、
制御部により、記憶部に記憶された前記電圧生成回路の出力と前記集積回路の外部に設けられた外部容量素子との接続状態を示すフラグに基づいて前記電圧生成回路が前記所定の電圧を生成するのに用いる電流の電流量を制御する工程と、
を備えた電流量制御方法。
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