CN104426507B - 半导体装置以及电流量控制方法 - Google Patents

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Abstract

本发明提供一种半导体装置以及电流量控制方法。在电容元件(C2)未与电容连接端子(18)连接的情况下，使NMOS(29)成为导通状态从而减小恒流生成电路(20)的电阻值，使从恒流生成电路(20)供给至电压跟随放大器(30)的电流的电流量增加。由此，电压跟随放大器(30)因驱动电流增加而响应时间(T)变短，节点(VDDL)的电压降得到抑制。另外，在电容元件(C2)与电容连接端子(18)连接的情况下，使NMOS(29)成为截止状态从而增大恒流生成电路(20)的电阻值，抑制从恒流生成电路(20)供给至电压跟随放大器(30)的电流的电流量，并抑制消耗电流。

Description

半导体装置以及电流量控制方法
技术领域
本发明涉及半导体装置以及电流量控制方法。
背景技术
在安装于半导体芯片(半导体集成电路)的逻辑电路等的处理电路中，存在因伴随着被使用的晶体管的微细化的耐压下降等理由而无法直接施加半导体芯片的电源电压的情况。在这样的情况下，在该半导体芯片上安装恒压装置，并通过该恒压装置生成规定的电压来供给至逻辑电路。作为这样的恒压装置，专利文献1记载有外置电容元件作为去耦电容来与输出连接的电源产生电路。
近年来，由于降低成本和安装基板小型化的要求，要求不外置去耦电容，而将其内置在半导体芯片。通常，与外置的情况相比，内置去耦电容的情况下电容变小。因此，在恒压装置中，根据针对本来的输出电压的电位的逻辑电路驱动所产生的负载电流来产生的电压降的影响变大。
为了与此对应，在内置电容元件的情况下，使恒压装置的驱动电流比外置电容元件的情况多，从而缩短恒压装置的响应时间。作为使电流量可变的方法，例如，专利文献2记载有使电流反射镜电路所生成的电流的电流量可变的技术。
专利文献1：日本特开2008-17566号公报
专利文献2：日本特开2007-228357号公报
在将电容元件内置在半导体芯片的情况下，如上述那样恒压装置的电流量增加，因而产生消耗电流增加这样的问题。因此，在与安装基板小型化相比更重视消耗电流的情况(抑制消耗电流的情况)下，使用外置的电容元件。
这样，是否使用外置的电容元件是根据用户等的期望来确定的，所以期望能够与外置的电容元件的有无对应的恒压装置。然而，上述专利文献1以及专利文献2所述的技术不是基于外置的电容元件的有无来变更恒流装置的驱动电流的电流量的技术。
发明内容
本发明是为了解决上述的问题而提出的，其目的在于，提供能够根据外部电容元件的连接状态来调整电压生成电路生成规定的电压所使用的电流的电流量的半导体装置以及电流量控制方法。
为了达成上述目的，本发明的半导体装置具备：电流生成电路，其生成电流；电压生成电路，其使用在上述电流生成电路中生成的电流来从基准电压生成规定的电压并输出，并且将安装有所述电压生成电路的集成电路的内部所设置的内部电容元件连接到输出；存储部，其存储表示上述电压生成电路的输出和在上述集成电路的外部设置的外部电容元件的连接状态的标记；以及控制部，其基于上述标记，来控制上述电压生成电路生成上述规定的电压中使用的电流的电流量。
另外，本发明的半导体装置具备：电流生成电路，其生成电流；电压生成电路，其使用在上述电流生成电路中生成的电流来从基准电压生成规定的电压并输出，并且将安装有所述电压生成电路的集成电路的内部所设置的内部电容元件连接到输出；以及控制部，其判断上述电压生成电路的输出和在上述集成电路的外部设置的外部电容元件的连接状态，并基于连接状态来控制上述电压生成电路生成上述规定的电压中使用的电流的电流量。
本发明的电流量控制方法具备：通过电流生成电路来生成电流的工序；通过将安装有所述电压生成电路的集成电路的内部所设置的内部电容元件连接到输出的电压生成电路，并使用在上述电流生成电路中生成的电流来从基准电压生成规定的电压并输出的工序；以及通过控制部，并基于存储于存储部的表示上述电压生成电路的输出和在上述集成电路的外部设置的外部电容元件的连接状态的标记，来控制上述电压生成电路生成上述规定的电压所使用的电流的电流量的工序。
根据本发明，起到能够对应于外部电容元件的连接状态来调整电压生成电路生成规定的电压中使用的电流的电流量这样的效果。
附图说明
图1是表示第1实施方式的恒压装置的一个例子的构成的电路图。
图2是第1实施方式的微控制器未连接有电容元件C2的情况下的负载电流、PG电位、以及VDDL电位的时序图。
图3是第1实施方式的微控制器连接有电容元件C2的情况下的负载电流、PG电位、以及VDDL电位的时序图。
图4是表示第2实施方式的恒压装置的一个例子的构成的电路图。
图5是第2实施方式的微控制器未连接有电容元件C2的情况下的负载电流、PG电位、以及VDDL电位的时序图。
图6是第2实施方式的微控制器连接有电容元件C2的情况下的负载电流、PG电位、以及VDDL电位的时序图。
图7是表示恒压装置的另一例子的构成的电路图。
图8是表示恒压装置的另一例子的构成的电路图。
图9是表示作为比较例的以往的恒压装置的一个例子的构成的电路图。
图10是作为比较例的图9所示的微控制器未连接有电容元件C2的情况下的负载电流、PG电位、以及VDDL电位的时序图。
具体实施方式
以下，参照各附图，对本实施方式的一个例子进行说明。
(第1实施方式)
首先，对作为本实施方式的半导体装置的恒压装置的构成进行说明。图1示出表示本实施方式的恒压装置的一个例子的构成的电路图。如图1所示，本实施方式的恒压装置10与逻辑电路16、电容连接端子18、以及电容元件C1一起安装在微控制器(半导体集成电路)1上。即，恒压装置10、逻辑电路16、电容连接端子18、以及电容元件C1安装于相同的半导体片上。
本实施方式的恒压装置10(电压跟随放大器30)的输出与逻辑电路16连接，恒压装置10具有经由节点VDDL向逻辑电路16供给规定的电压(输出VDDL)的功能。本实施方式的微控制器1的电源电压例如为5V，但逻辑电路16所使用的晶体管由于伴随微细化的耐压下降而不能直接施加5V的电压。因此，通过恒压装置10，使电源电压下降至使用于逻辑电路16的晶体管的耐压以下的电压(例如，2V)，并供给至逻辑电路16。
另外，本实施方式的恒压装置10(电压跟随放大器30)的输出与电容元件C1连接。作为去耦电容的电容元件C1的一端与恒压装置10的输出连接，另一端接地。并且，本实施方式的恒压装置10(电压跟随放大器30)的输出经由电容连接端子18，根据需要(根据用户的期望)连接有电容元件C2。作为去耦电容的电容元件C2是设置于微控制器1的外部的电容元件。在本实施方式的微控制器1中，电容元件C2的电容比电容元件C1大。作为具体的一个例子，在本实施方式中，将电容元件C1的电容设为1nF，电容元件C2的电容设为1μF。
本实施方式的恒压装置10具备基准电压生成电路12、恒流切换信号生成电路14、恒流生成电路20、以及电压跟随放大器30。
作为电流反射镜电路的恒流生成电路20具有将生成的恒流经由节点BL供给至电压跟随放大器30的功能。本实施方式的恒流生成电路20具备PMOS(PMOS晶体管，以下，称为PMOS)22、PMOS24、NMOS(NMOS晶体管，以下，称为NMOS)26、NMOS28、NMOS29、电阻元件R1、以及电阻元件R2。
PMOS22的漏极与NMOS26的漏极连接。另一方面，PMOS24的漏极与NMOS28的漏极连接。PMOS22的源极以及PMOS24的源极，电位与VDD的电源电压部连接。此外，以下，将电位为VDD的电源电压部称为“电源电压VDD”。PMOS22的栅极以及PMOS24的栅极与PMOS22的漏极以及NMOS26的漏极连接。
NMOS26的栅极以及NMOS28的栅极与PMOS24的漏极以及NMOS28的漏极连接。NMOS28的源极与具有规定的电位的部位连接。此外，在本实施方式中，作为一个例子，作为具有规定的电位的部位接地，所以，以下将这样与具有规定的电位的部位连接的情况称为“接地”。另外，NMOS28的栅极与节点BL连接。另一方面，NMOS26的源极与电阻元件R1的一端连接。
电阻元件R1的一端与NMOS26的源极连接，另一端与电阻元件R2的一端连接。电阻元件R2的一端与电阻元件R1的另一端连接，另一端接地。
电阻元件R1和电阻元件R2之间连接有NMOS29的漏极。NMOS29的源极接地。另外，NMOS29的栅极与恒流切换信号生成电路14连接。
恒流切换信号生成电路14具备存储器15。作为存储器15的具体的一个例子，列举有闪速存储器ROM(Read Only Memory：只读存储器)、熔断器，但并不特别限定，只要是非易失性存储装置即可。存储器15存储有表示电容元件C2的连接状态(是否与电容连接端子18连接)的标记。此外，在本实施方式中，通过外部装置(CPU：Central Processing Unit：中央处理器)等，使存储器15预先存储该标记。恒流切换信号生成电路14具有经由节点SEL将与该标记对应的电平的信号供给至NMOS29的栅极从而控制NMOS29的导通、截止的功能(详细后述)。
电压跟随放大器30具有如下的功能，即使用从恒流生成电路20供给的电流，从基准电压生成电路12的输出(基准电压VREF)生成规定的电压VDDL并输出，从而将比电源电压VDD低的电位的电压供给至逻辑电路16。此外，在本实施方式中，基准电压VREF的电位(例如，VR)和规定的电压VDDL的电位相同。
电压跟随放大器30具备：作为差动级来发挥功能的PMOS32、PMOS34、NMOS36、NMOS38、以及NMOS40；和作为输出段来发挥功能的PMOS42、以及NMOS44。
NMOS40的栅极经由节点BL与恒流生成电路20连接。另外，NMOS40的漏极与NMOS36的源极以及NMOS38的源极连接。
构成电流反射镜电路的PMOS32的栅极以及PMOS34的栅极与PMOS34的漏极以及NMOS38的漏极连接。PMOS32的源极以及PMOS34的源极与电源电压VDD连接。另外，PMOS32的漏极与NMOS36的漏极以及PMOS42的栅极连接。PMOS34的漏极与NMOS38的漏极连接。
构成差动对电路的NMOS36的源极以及NMOS38的源极与NMOS40的漏极连接。NMOS36的栅极与基准电压生成电路12连接。基准电压生成电路12具有生成基准电压VREF(VR电位)并供给至电压跟随放大器30(NMOS36的栅极)的功能。另一方面，NMOS38的栅极经由节点VDDL与PMOS42的漏极以及NMOS44的漏极连接。
PMOS42的栅极与PMOS32的漏极以及NMOS36的漏极连接。另外，PMOS42的源极与电源电压VDD连接。并且，PMOS42的漏极与NMOS44的漏极连接。
NMOS44的栅极与节点BL连接。另外，NMOS44的源极接地。PMOS42和NMOS44之间的电位作为电压跟随放大器30的输出VDDL来输出。
接下来，对本实施方式的恒压装置10的动作进行说明。
图2示出微控制器1未连接有电容元件C2的情况下的负载电流、PMOS42的栅极的电位(PG电位)、以及输出VDDL的电位(VDDL电位)的时序图。另外，图3示出微控制器1连接有电容元件C2的情况下的负载电流、PMOS42的栅极的电位(PG电位)、以及输出VDDL的电位(VDDL电位)的时序图。
基准电压生成电路12的输出即基准电压VREF输入至电压跟随放大器30。电压跟随放大器30动作成使电压跟随放大器30的输出VDDL的电位与基准电压VREF成为同电位(例如，VR)。
在图2以及图3的时刻t0～t1中，逻辑电路16不动作，负载电流微少。在本实施方式中，作为具体的一个例子，将逻辑电路16不动作的情况下的负载电流设为0.1μA。
负载电流为0.1μA，很微小，所以PMOS42无限地接近截止状态。换言之，PMOS42导通时的电阻(以下，称为导通电阻。)是高状态，PMOS42的栅极电位(PG电位)为与负载电流0.1μA对应的电位，例如为VDD-Vg0。
若逻辑电路16开始动作，则如图2以及图3的时刻t1所示，负载电流的电流量增加。在本实施方式中，作为具体的一个例子，将逻辑电路16动作的情况下的负载电流设为1mA。若负载电流增加，则节点VDDL的电位下降。NMOS38的栅极电位下降，所以NMOS38的电流下降，NMOS38的漏极电位上升，从而PMOS34的电流和与PMOS34栅极电位共用的PMOS32的电流下降。由此，PMOS32的漏极电位下降，栅极与PMOS32的漏极连接的PMOS42的电流增加，供给与负载电流对应的电流，欲将节点VDDL的电位保持在与基准电压VREF相同的电位。
这样，电压跟随放大器30动作成使PMOS42的栅极电位(PG电位)下降来提高PMOS42的电流供给能力，从而节点VDDL(输出电压VDDL)的电位成为所希望的电位(VR)。
然而，电压跟随放大器30的响应时间需要某一定时间，所以PMOS42的电流供给能力在直至电压跟随放大器30响应为止的期间，持续供给电流比负载电流少的状态。
以下述(1)式表示节点VDDL的电位的电压降ΔV、负载电流I、负载电流持续的时间T、与节点VDDL连接的去耦电容(电容元件C1以及电容元件C2)的总电容C的关系。此外，下述(1)式表示PMOS42的供给电流对于负载电流I能够忽略的情况。另外，本实施方式中，将电压跟随放大器30的响应时间T视为负载电流持续的时间T。
ΔV＝I×(T/C) …(1)式
这里，将以往的具备恒压装置的微控制器列举为比较例来进行说明。图9示出以往的具备恒压装置110的微控制器100的一个例子的电路图。另外，图10示出图9所示的以往的微控制器100中的负载电流、PMOS42的栅极的电位(PG电位)、以及输出VDDL的电位(VDDL电位)的时序图。
在以往的恒压装置110中，恒流生成电路120的NMOS26的源极仅连接有电阻元件R(电阻值R)。在以往的恒压装置110中，在电容元件C2未与电容连接端子18连接的情况下，若电容元件C1的电容＝1nF、负载电流I＝1mA、响应时间T＝2μs，则通过上述(1)式，电压降ΔV成为1mA×(2μs/1nF)＝2V。例如，在恒压装置110的输出电压VDDL的原来的VR电位是2V的情况下，根据电压降ΔV，在2μs的时间电位成为0V。在这样的情况下，逻辑电路16可能不能正常动作。
另一方面，在本实施方式的恒压装置10中，恒流生成电路120的NMOS26的源极连接有电阻元件R1以及电阻元件R2。此外，电阻元件R1的电阻值R1以及电阻元件R2的电阻值R2例如为电阻值R1+电阻值R2＝电阻值R。另外，在本实施方式的恒压装置10中，具备NMOS29、恒流切换信号生成电路14、以及存储器15，如上述那样，在存储器15预先存储表示电容连接端子18是否连接有电容元件C2的标记。作为具体的一个例子，在本实施方式的恒压装置10中，当在电容连接端子18未连接有电容元件C2(未连接)的情况下，存储有标记“1”，当在电容连接端子18连接电容元件C2的情况下，存储有标记“0”。通过对NMOS29的栅极施加具有基于该标记的电平的信号SEL，从而恒流切换信号生成电路14控制NMOS29的导通以及截止。
在本实施方式的微控制器1中，当在电容连接端子18未连接有电容元件C2的情况下，对应于存储在存储器15的标记“1”，对NMOS29的栅极施加H电平的信号SEL。通过信号SEL，NMOS29成为导通状态。流过NMOS26的电流不经由电阻元件R2而经由NMOS29流过，由此恒流生成电路20的电阻值变小。
对应于电阻值的下降，从恒流生成电路20供给至电压跟随放大器30的电流量增加，所以电压跟随放大器30的驱动电流增加。电压跟随放大器30的响应时间T依赖驱动电流的电流量，驱动电流越多，则响应时间越短。在本实施方式的恒压装置10中，与以往的恒流生成电路120的电阻值R相比，恒流生成电路20的电阻值R1小，所以与以往的恒流生成电路120相比，响应时间T缩短。从上述(1)式可知，若响应时间缩短，则电压降ΔV变小。因此，在本实施方式的恒压装置10中，能够抑制节点VDDL的电位的下降。
这样，在本实施方式的恒压装置10中，通过使电压跟随放大器30的驱动电流的电流量增加，从而能够抑制电压效果ΔV，但消耗电流增加。因此，在将恒压装置10用于不想要使消耗电流增加的用途的情况下，将电容元件C2连接在微控制器1的电容连接端子18。
在本实施方式的微控制器1中，当在电容连接端子18连接有电容元件C2的情况下，对应于存储在存储器15的标记“0”，对NMOS29的栅极施加L电平的信号SEL。通过信号SEL，NMOS29成为截止状态。流过NMOS26的电流经由电阻元件R1以及电阻元件R2流过，由此恒流生成电路20的电阻值为电阻元件R1以及电阻元件R2的合成电阻的电阻值(电阻值R1+电阻值R2)。
与未连接有电容元件C2的情况相比，恒流生成电路20的电阻值大，所以供给至电压跟随放大器30的电流量少。电压跟随放大器30的驱动电流少，所以与未连接有电容元件C2的情况相比，电压跟随放大器30的响应时间T变长。然而，在直至电压跟随放大器30响应的期间，能够从电容元件C2供给电流，所以电压降ΔV变小。
此外，实际上成为节点VDDL连接有电容元件C1以及电容元件C2的状态，所以节点VDDL连接有电容元件C1以及电容元件C2的合成电容。然而，电容元件C2的电容＝1μF与电容元件C1的电容＝1nF相比非常大，所以能够几乎忽略电容元件C1的电容。
若假设负载电流I＝1mA、响应时间T＝10μs，则通过上述(1)式，电压降ΔV成为1mA×(10μs/1μF)＝10mV。该电压降ΔV与恒压装置110的输出电压VDDL的正常的VR电位(例如，2V)相比，是能够忽略的值。因此，本实施方式的恒压装置10中，通过在电容连接端子18连接电容元件C2，从而能够抑制电压效果ΔV，并且抑制消耗电流。
如上所述，在本实施方式的恒压装置10中，具备恒流切换信号生成电路14以及存储器15，并且，恒流生成电路20具备电阻元件R1、电阻元件R2、以及NMOS29。在连接有电容元件C2的情况下，通过恒流切换信号生成电路14将NMOS29设为截止状态。在没有连接电容元件C2的情况下，通过恒流切换信号生成电路14将NMOS29设为导通状态，从而减小恒流生成电路20的电阻值，来使电压跟随放大器30的驱动电流的电流量增加。由此，在本实施方式的恒压装置10中，不管电容元件C2的连接状态，均能抑制电压降ΔV。
这样，在本实施方式的恒压装置10中，能够对应于电容元件C2的连接状态来调整电压跟随放大器30的驱动电流的电流量。因此，针对不考虑消耗电流不连接电容元件C2来使用的用途和连接电容元件C2来减少消耗电流的用途双方，能够用一种恒压装置10(微控制器1)来对应。
此外，在本实施方式中，对逻辑电路16的存储器15预先存储有表示电容元件C2的连接状态的标记的情况进行了说明，但并不局限于此。例如，也可以使微控制器1的外部装置检测或者判断电容元件C2的连接状态来使存储器15存储。
(第2实施方式)
本实施方式的恒压装置包括与第1实施方式的恒压装置10相同的构成以及动作，所以对于相同的构成以及动作描述其主旨，省略详细的说明。
图4示出表示本实施方式的恒压装置的一个例子的构成的电路图。如图4所示，本实施方式的恒压装置10的用于控制恒流生成电路20的驱动电流的电流量的构成不同。具体而言，本实施方式的恒压装置10与第1实施方式的恒压装置10的不同点在于，检测电容元件C2是否被连接来控制恒流生成电路20的NMOS29的导通以及截止的构成。
本实施方式的恒压装置10与第1实施方式的恒压装置10同样具备基准电压生成电路12、恒流生成电路20、以及电压跟随放大器30。另外，本实施方式的恒压装置10具备恒流电路50、PMOS52、基准电压生成电路54、比较电路56、变换器58、RS锁存器60、RS锁存器62、逻辑或电路64、以及控制电路66。
恒流电路50与电源电压VDD以及PMOS52的源极连接，具有向PMOS52供给电流量一定的电流的功能。PMOS52的源极与恒流电路50连接，漏极与节点VDDL连接，栅极与变换器58的输出连接。
比较电路56的非反转输入端子与节点VDDL连接。另外，基准电压生成电路54与比较电路56的反转输入端子连接。
基准电压生成电路54具有生成基准电压VREF2来供给至比较电路56的功能。此外，在本实施方式中，基准电压生成电路54所生成的基准电压VREF2的VR电位2比基准电压VREF的VR电位高。
比较电路56的输出与RS锁存器60的置位端子S、以及逻辑或电路64的输入连接。逻辑或电路64将与比较电路56的输出和从控制电路66输入的信号STOP的逻辑或对应的电平的信号输出至RS锁存器62的复位端子。在RS锁存器62的置位端子连接有控制电路66。控制电路66具有在规定的时机输出H脉冲的信号START(开始)以及信号STOP(停止)的功能(详细后述)。
RS锁存器60的复位端子与控制电路66连接，置位端子与比较电路56的输出连接，输出端子与恒流生成电路20的NMOS29的栅极连接。
接下来，对本实施方式的恒压装置10的动作进行说明。
作为基准电压生成电路12的输出的基准电压VREF输入至电压跟随放大器30。电压跟随放大器30动作成使电压跟随放大器30的输出VDDL的电位与基准电压VREF成为同电位(例如，VR)。
图5示出在微控制器1未连接有电容元件C2的情况下的负载电流、PMOS42的栅极的电位(PG电位)、以及输出VDDL的电位(VDDL电位)的时序图。
从控制电路66输出H脉冲的信号START。通过H脉冲的信号START，RS锁存器60被复位，RS锁存器62被置位。从RS锁存器62输出至变换器58的信号SEN变为H电平。由此，L电平的信号施加于PMOS52的栅极，所以PMOS52成为导通状态。若PMOS52为导通状态，则电流从恒流电路50供给至节点VDDL。当在微控制器1(电容连接端子18)未连接有电容元件C2的情况下，所供给的电流仅流过电容元件C1。电容元件C1的电容小，所以与连接电容元件C2的情况相比，节点VDDL的电位(VDDL电位)在短时间内上升。即，在未连接有电容元件C2的情况下，VDDL电位的上升陡峭(每单位时间的变化量大)。
在本实施方式中，使基准电压VREF2的电位VR2高于基准电压VREF的VR电位(VR2＞VR)，因而若VDDL电位超过VR2电位，则比较电路56的输出信号CMP成为H电平。通过H电平的信号CMP，RS锁存器60被置位。由此，H电平的信号从RS锁存器60施加于恒流生成电路20的NMOS29的栅极。
另外，通过H电平的输出信号CMP，逻辑或电路64将H电平的信号输出至RS锁存器62的复位端子，因而RS锁存器62被复位。信号START是L电平，所以从RS锁存器62输出的信号SEN的电平成为L电平。由此，H电平的信号施加于PMOS52的栅极，所以PMOS52成为截止状态。若PMOS52成为截止状态，则停止从恒流电路50向节点VDDL供给电流。
另一方面，在恒流生成电路20中，施加于NMOS29的栅极的信号SEL为H电平，因而NMOS29成为导通状态，流过NMOS26的电流不经由电阻元件R2而经由NMOS29流过，从而恒流生成电路20的电阻值变小。与上述第1实施方式的恒压装置10的情况相同，对应于电阻值的下降，从恒流生成电路20供给至电压跟随放大器30的电流量增加，所以电压跟随放大器30的驱动电流增加。因此，在本实施方式的恒压装置10中，也能够缩短电压跟随放大器30的响应时间T，并抑制节点VDDL的电位的下降。
另外，图6示出在微控制器1连接有电容元件C2的情况下的负载电流、PMOS42的栅极的电位(PG电位)、以及输出VDDL的电位(VDDL电位)的时序图。
从控制电路66输出H脉冲的信号START。通过H脉冲的信号START，RS锁存器60被复位，RS锁存器62被置位。从RS锁存器62输出至变换器58的信号SEN成为H电平。由此，L电平的信号施加于PMOS52的栅极，所以PMOS52成为导通状态。若PMOS52成为导通状态，则电流从恒流电路50供给至节点VDDL。当在微控制器1(电容连接端子18)连接有电容元件C2的情况下，所供给的电流流向电容元件C1以及电容元件C2。如上述那样，与电容元件C1相比，电容元件C2是大电容，所以与未连接有电容元件C2的情况相比，节点VDDL的电位(VDDL电位)在长时间内上升。即，在连接有电容元件C2的情况下，VDDL电位上升平稳(每单位时间的变化量小)。
在本实施方式中，使基准电压VREF2的电位VR2高于基准电压VREF的VR电位(VR2＞VR)，所以VDDL电位不超过VR2电位，或者超过VR2电位需要较长时间。因此，比较电路56的输出信号CMP维持L电平。信号CMP维持L电平，所以RS锁存器60不被置位，从RS锁存器60施加于恒流生成电路20的NMOS29的栅极的信号SEL也维持L电平。
若从控制电路66输出H脉冲的信号STOP，则RS锁存器62被复位。信号START是L电平，所以从RS锁存器62输出的信号SEN的电平成为L电平。由此，H电平的信号施加于PMOS52的栅极，所以PMOS52成为截止状态。若PMOS52成为截止状态，则停止从恒流电路50向节点VDDL供给电流。
另一方面，在恒流生成电路20中，施加于NMOS29的栅极的信号SEL维持L电平，所以NMOS29处于截止状态，流过了NMOS26的电流经由电阻元件R1以及电阻元件R2流过，从而恒流生成电路20的电阻值变大。与上述第1实施方式的恒压装置10的情况相同，从恒流生成电路20供给至电压跟随放大器30的电流量少，所以电压跟随放大器30的驱动电流少。因此，在本实施方式的恒压装置10中，电压跟随放大器30的响应时间T也不被缩短，但直至电压跟随放大器30响应的期间，能够从电容元件C2供给电流，所以能够抑制节点VDDL的电位的下降。
此外，在本实施方式中，从控制电路66输出H脉冲的信号START开始到输出H脉冲的信号STOP为止的间隔、以及基准电压生成电路54生成的基准电压VREF2的VR2电位通过实验等预先确定即可。例如，只要不超过使电容元件C2与电容连接端子18连接的状态下的VDDL电位到达VR2电位为止的时间(参照图6)即可，预先可通过实验等来确定。
在本实施方式的恒压装置10中，不需要第1实施方式的恒压装置10所具备的恒流切换信号生成电路14以及存储器15，所以无需具备闪速存储器ROM、熔断器等。因此，本实施方式的恒压装置10也能够应用于不具备闪速存储器ROM、熔断器等的微控制器1(半导体芯片)。
另外，在本实施方式的恒压装置10中，从恒流电路50向节点VDDL供给电流，对应于节点VDDL的电位的变化(上升)，若上升陡峭，则判断为未连接有电容元件C2，若上升平稳，则判断为连接有电容元件C2。这样，在本实施方式的恒压装置10中，自动地判断电容元件C2的连接的有无，所以无需如第1实施方式的恒压装置10那样存储标记。因此，本实施方式的恒压装置10针对使用的用途(没有连接电容元件C2来使用的用途以及连接电容元件C2来使用的用途(抑制消耗电流))的自由度高。
如上所述，在上述各实施方式的恒压装置10中，在电容元件C2未与微控制器1(电容连接端子18)连接的情况下，使NMOS29成为导通状态来减小恒流生成电路20的电阻值，使从恒流生成电路20向电压跟随放大器30供给的电流的电流量增加。由此，电压跟随放大器30因驱动电流增加而响应时间T变短，节点VDDL的电压降得到抑制。另外，在电容元件C2与微控制器1(电容连接端子18)连接的情况下，使NMOS29成为截止状态来增大恒流生成电路20的电阻值，抑制从恒流生成电路20向电压跟随放大器30供给的电流的电流量，抑制消耗电流。在该情况下，从电容元件C2向节点VDDL供给电流，所以节点VDDL的电压降得到抑制。
因此，本实施方式的恒压装置10能够对应于电容元件C2的连接状态来调整恒流生成电路20的驱动电流的电流量。
此外，在上述各实施方式中，说明了为了控制电压跟随放大器30的驱动电流，使恒流生成电路20的电阻值变化来控制从恒流生成电路20向电压跟随放大器30供给的电流的电流量的情况。然而，控制电压跟随放大器30的驱动电流的构成以及动作并不局限于此。例如，也可以使恒流生成电路20和电压跟随放大器30的恒流反射系数变化。图7示出根据电容元件C2是否与电容连接端子18连接，来使恒流生成电路20与电压跟随放大器30的恒流反射系数变化的情况下的恒压装置10的一个例子的构成的电路图。另外，图8示出根据电容元件C2是否与电容连接端子18连接，来使恒流生成电路20与电压跟随放大器30的恒流反射系数变化的情况下的恒压装置10的另一例子的构成的电路图。
在如图7以及图8所示的恒压装置10中，与上述各实施方式的恒压装置10不同，恒流生成电路20不具备电阻元件R1以及电阻元件R2，而是具备电阻元件R，另外，不具备NMOS29。
在图7所示的恒压装置10的情况下，与上述各实施方式的恒压装置10不同，电压跟随放大器30还具备NMOS41、NMOS43、NMOS45、以及NMOS46。NMOS41的源极与NMOS43的漏极连接。NMOS41的漏极与NMOS36的源极以及NMOS38源极连接。另外，NMOS45的源极与NMOS46的漏极连接。NMOS45的漏极与PMOS42的漏极连接。NMOS41的栅极以及NMOS45的栅极与恒流切换信号生成电路14连接。
与上述各实施方式的恒压装置10相同，恒流切换信号生成电路14将具有基于存储在存储器15的标记的电平的信号SEL施加在NMOS41的栅极以及NMOS45的栅极，从而控制NMOS41以及NMOS45的导通以及截止。
与上述各实施方式的恒压装置10相同，在未连接有电容元件C2的情况下，NMOS41以及NMOS45成为导通状态，电流变多。另一方面，在连接有电容元件C2的情况下，NMOS41以及NMOS45成为截止状态。由此，能够使恒流生成电路20与电压跟随放大器30的恒流反射系数变化来控制供给至电压跟随放大器30的电流的电流量。
在图8所示的恒压装置10的情况下，与上述各实施方式的恒压装置10不同，恒流生成电路20还具备NMOS27、以及NMOS29。NMOS27的源极与NMOS29的漏极连接。NMOS27的漏极与PMOS24的漏极、NMOS26的栅极、以及NMOS28的漏极连接。NMOS27的栅极与恒流切换信号生成电路14连接。
与上述各实施方式的恒压装置10相同，恒流切换信号生成电路14将具有基于存储在存储器15的标记的电平的信号SEL施加在NMOS27的栅极，从而控制NMOS27的导通以及截止。
如图8所示的恒压装置10有所不同，在未连接有电容元件C2的情况下，NMOS27成为截止状态，电流仅流过NMOS28。另一方面，在连接有电容元件C2的情况下，NMOS27成为导通状态。由此，能够使恒流生成电路20与电压跟随放大器30的恒流反射系数变化来控制供给至电压跟随放大器30的电流的电流量。
另外，在上述各实施方式中，由串联连接的电阻元件R1以及电阻元件R2构成了恒流生成电路20的电阻，但并不局限于此，只要是能够改变电阻值的构成，就并不进行特别限定。例如，也可以是并联连接的多个电阻元件，也可以是其他的可变电阻。
另外，在上述各实施方式中，将恒流生成电路20的电阻值设为两个等级(电阻值R1的情况和电阻值R1+R2的情况)，但使电阻值变化的等级并不局限于此，也可以为两个等级以上(例如，三个等级)。
另外，在其他的上述各实施方式中说明的微控制器1、恒压装置10、恒流生成电路20、以及电压跟随放大器30的构成、动作等是一个例子，当然，在不脱离本发明的主旨的范围内，能够根据状况来进行改变。
符号说明
1…微控制器；10…恒压装置；14…恒流切换信号生成电路；15…存储器；16…逻辑电路；18…电容连接端子；20…恒流生成电路；22、24、32、34、42、52…PMOS；26、27、28、29、36、38、40、41、43、44、45、46…NMOS；30…电压跟随放大器；50…恒流电路；54…基准电压生成电路；56…比较电路；58…变换器；60、62…RS锁存器；64…逻辑或电路；66…控制电路；C1、C2…电容元件；R1、R2…电阻元件。

Claims (8)

1.一种半导体装置，具备：
电流生成电路，其生成电流；
电压生成电路，其使用在所述电流生成电路中生成的电流来从基准电压生成规定的电压并输出，并且将安装有所述电压生成电路的集成电路的内部所设置的内部电容元件连接到输出；
存储部，其存储表示所述电压生成电路的输出和在所述集成电路的外部设置的外部电容元件的连接状态的标记；以及
控制部，其基于所述标记，来控制所述电压生成电路生成所述规定的电压中使用的电流的电流量，
所述电流生成电路具备：
第1PMOS晶体管，其源极与电源电压部连接；
第2PMOS晶体管，其源极与电源电压部连接，栅极与所述第1PMOS晶体管的栅极连接；
第1NMOS晶体管，其漏极与所述第1PMOS晶体管的漏极以及栅极连接，栅极与所述第2PMOS晶体管的漏极连接；
第2NMOS晶体管，其漏极与所述第2PMOS晶体管的漏极连接，源极与具有规定的电位的部位连接，栅极与所述第1NMOS晶体管的栅极连接；
第1电阻元件，其一端与所述第1NMOS晶体管的源极连接；
第2电阻元件，其一端与所述第1电阻元件的另一端连接，另一端与具有规定的电位的部位连接；以及
第3NMOS晶体管，其漏极与所述第1电阻元件的另一端连接，源极与具有规定的电位的部位连接，栅极与所述控制部连接，
在所述标记表示所述电压生成电路的输出和所述外部电容元件连接的连接状态的情况下，所述控制部使所述第3NMOS晶体管成为截止状态，在所述标记表示所述电压生成电路的输出和所述外部电容元件未连接的连接状态的情况下，所述控制部使所述第3NMOS晶体管成为导通状态。
2.根据权利要求1所述的半导体装置，其中，
在所述标记所表示的连接状态表示所述电压生成电路的输出和所述外部电容元件连接的情况下，所述控制部控制为第1电流量，
在所述标记所表示的连接状态表示所述电压生成电路的输出和所述外部电容元件未连接的情况下，所述控制部控制为电流量比所述第1电流量多的第2电流量。
3.根据权利要求1或者2所述的半导体装置，其中，
所述控制部基于所述标记来控制所述电流生成电路所生成的电流的电流量。
4.一种半导体装置，具备：
电流生成电路，其生成电流；
电压生成电路，其使用在所述电流生成电路中生成的电流来从基准电压生成规定的电压并输出，并且将安装有所述电压生成电路的集成电路的内部所设置的内部电容元件连接到输出；以及
控制部，其判断所述电压生成电路的输出和在所述集成电路的外部设置的外部电容元件的连接状态，并基于连接状态来控制所述电压生成电路生成所述规定的电压中使用的电流的电流量，
所述电流生成电路具备：
第1PMOS晶体管，其源极与电源电压部连接；
第2PMOS晶体管，其源极与电源电压部连接，栅极与所述第1PMOS晶体管的栅极连接；
第1NMOS晶体管，其漏极与所述第1PMOS晶体管的漏极以及栅极连接，栅极与所述第2PMOS晶体管的漏极连接；
第2NMOS晶体管，其漏极与所述第2PMOS晶体管的漏极连接，源极与具有规定的电位的部位连接，栅极与所述第1NMOS晶体管的栅极连接；
第1电阻元件，其一端与所述第1NMOS晶体管的源极连接；
第2电阻元件，其一端与所述第1电阻元件的另一端连接，另一端与具有规定的电位的部位连接；以及
第3NMOS晶体管，其漏极与所述第1电阻元件的另一端连接，源极与具有规定的电位的部位连接，栅极与所述控制部连接，
在从所述电压生成电路输出的输出电压在规定的时间内达到了比所述基准电压的电压值高的控制用基准电压值的情况下，所述控制部使所述第3NMOS晶体管成为导通状态。
5.根据权利要求4所述的半导体装置，其中，
所述控制部基于从所述电压生成电路输出的输出电压的每单位时间的变化量，来判断所述连接状态。
6.根据权利要求4或5所述的半导体装置，其中，
所述控制部具备：
恒流电路，其向所述电压生成电路的输出供给规定的电流；
控制用基准电压生成电路，其生成电压值比所述基准电压高的控制用基准电压；以及
比较电路，其比较所述控制用基准电压和所述电压生成电路输出的电压，
所述控制部基于所述比较电路的比较结果来控制所述电压生成电路生成所述规定的电压所使用的电流的电流量。
7.根据权利要求6所述的半导体装置，其中，
所述控制部具备：
控制电路，其输出开始信号和停止信号；
第1RS锁存器，其被置位与所述开始信号对应的电平的信号并输出，并且对应于与所述比较电路的比较结果和所述停止信号的组合对应的信号而被复位；
开关元件，其对应于所述第1RS锁存器输出的电平，来进行使电流从所述恒流电路供给至所述电压生成电路的输出的控制；以及
第2RS锁存器，其被置位与所述比较电路的比较结果对应的电平的信号并输出，并且对应于与所述开始信号对应的电平的信号而被复位，
所述控制部基于从所述第2RS锁存器输出的信号来控制电流量。
8.一种电流量控制方法，具备：
通过电流生成电路来生成电流的工序；
通过将安装有电压生成电路的集成电路的内部所设置的内部电容元件连接到输出的所述电压生成电路，并使用在所述电流生成电路中生成的电流来从基准电压生成规定的电压并输出的工序；以及
通过控制部，并基于存储于存储部的表示所述电压生成电路的输出和在所述集成电路的外部设置的外部电容元件的连接状态的标记，来控制所述电压生成电路生成所述规定的电压所使用的电流的电流量的工序，
所述电流生成电路具备：
第1PMOS晶体管，其源极与电源电压部连接；
第2PMOS晶体管，其源极与电源电压部连接，栅极与所述第1PMOS晶体管的栅极连接；
第1NMOS晶体管，其漏极与所述第1PMOS晶体管的漏极以及栅极连接，栅极与所述第2PMOS晶体管的漏极连接；
第2NMOS晶体管，其漏极与所述第2PMOS晶体管的漏极连接，源极与具有规定的电位的部位连接，栅极与所述第1NMOS晶体管的栅极连接；
第1电阻元件，其一端与所述第1NMOS晶体管的源极连接；
第2电阻元件，其一端与所述第1电阻元件的另一端连接，另一端与具有规定的电位的部位连接；以及
第3NMOS晶体管，其漏极与所述第1电阻元件的另一端连接，源极与具有规定的电位的部位连接，栅极与所述控制部连接，
在所述标记表示所述电压生成电路的输出和所述外部电容元件连接的连接状态的情况下，所述控制部使所述第3NMOS晶体管成为截止状态，在所述标记表示所述电压生成电路的输出和所述外部电容元件未连接的连接状态的情况下，所述控制部使所述第3NMOS晶体管成为导通状态。
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