JP2005051609A

JP2005051609A - 信号出力回路

Info

Publication number: JP2005051609A
Application number: JP2003282847A
Authority: JP
Inventors: Yasuhiko Inagaki; 靖彦稲垣
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2003-07-30
Filing date: 2003-07-30
Publication date: 2005-02-24
Also published as: US20050024141A1; US7463742B2; CN1578117A

Abstract

【課題】内部回路の動作をシャットダウンさせるシャットダウン機能及び信号をミュートさせるミュート機能を有する信号出力回路に関し、一つの外部制御信号でシャットダウン機能及びミュート機能を制御できる信号出力回路を提供することを目的とする。
【解決手段】本発明は、入力信号の出力を制御する信号出力回路（１）であって、
内部回路の動作を制御する制御信号をディジタル処理により遅延させるディジタル遅延回路（４２）と、前記ディジタル遅延回路の遅延出力に応じて前記入力信号をミュートさせるスイッチ（２２、３２）とを有することを特徴とする。
【選択図】図１

Description

本発明は信号出力回路に係り、特に、内部回路の動作をシャットダウンさせるシャットダウン機能及び信号をミュートさせるミュート機能を有する信号出力回路に関する。

従来のよりオーディオ信号を増幅して、ヘッドフォンやスピーカなどに出力するオーディオアンプ回路が知られている。

このようなオーディオアンプ回路には、電源の投入時や切断時のノイズをカットするためにシャットダウン機能及びミュート機能が内蔵されている。

図４はオーディオアンプ回路のブロック構成図を示す。

オーディオアンプ回路１０１の入力端子Ｔinには、信号源１０２から直流カット用のコンデンサＣ41を介して入力信号が供給される。入力端子Ｔinに供給された入力信号は、増幅回路１１１に供給される。増幅回路１１１は、差動増幅回路１２１、入力抵抗Ｒ31、帰還抵抗Ｒ32、スイッチ１２２から構成され、基準電圧生成回路１１２から基準電圧が印加されており、反転増幅回路を構成している。

増幅回路１１１は、基準電圧生成回路１１２からの基準電圧と入力端子Ｔinに供給された入力信号との差に応じた信号を出力する。増幅回路１１１で増幅された信号は、出力端子Ｔoutから出力され、スピーカ１０３を駆動する。

スイッチ１２２は、入力抵抗Ｒ31と帰還抵抗Ｒ32との接続点と差動増幅回路１２１の反転入力端子との間に設けらており、制御端子Ｔcnt1にコントローラ１０４から供給されるミュート信号に応じてスイッチングされる。スイッチ１２２は、ミュート信号がハイレベルのときには、入力抵抗Ｒ31と帰還抵抗Ｒ32との接続点と差動増幅回路１２１の反転入力端子とを短絡状態として、入力信号が反転増幅されて、出力端子Ｔoutから出力されるようにする。

また、スイッチ１２２は、ミュート信号がローレベルのときには、差動増幅回路１２１の出力とその反転入力端子とを短絡状態として、入力信号が出力端子Ｔoutから出力されないようにミュート状態とする。このように、コントローラ１０４から制御端子Ｔcnt1に供給されるミュート信号に応じてスイッチ１２２がスイッチングされ、入力信号の差動増幅回路１２１への供給が制御され、ミュート機能が制御される。

また、基準電圧生成回路１１２は、スイッチ１３１、抵抗Ｒ41、Ｒ42、コンデンサＣ51から構成される。基準電圧生成回路１１２には、定電圧Ｖddが印加されている。定電圧Ｖddは、スイッチ１３１を介して抵抗Ｒ41、Ｒ42から構成される直列回路に印加される。スイッチ１３１は、コントローラ１０４から制御端子Ｔcnt2に供給されるシャットダウン信号がハイレベルのときにはオンし、定電圧Ｖddを抵抗Ｒ41、Ｒ42から構成される直列回路に印加し、シャットダウン信号がローレベルのときにはオフし、抵抗Ｒ41、Ｒ42から構成される直列回路への定電圧Ｖddの印加を停止させる。

抵抗Ｒ41、Ｒ42は、スイッチ１３１がオンのときに定電圧Ｖddを分圧して、基準電圧を生成し、差動増幅回路１２１の非反転入力端子に供給する。これにより、増幅回路１１１が動作状態となる。このとき、抵抗Ｒ41と抵抗Ｒ42との接続点には、端子Ｔcが接続されており、また、この端子Ｔcには、コンデンサＣ51が外付けされている。端子Ｔcに接続されたコンデンサＣ51は、基準電圧のリプルを吸収し、基準電圧を安定化させる。

次にオーディオアンプ回路１０１の動作を説明する。

図５はオーディオアンプ回路１０１の動作説明図を示す。図５（Ａ）はコントローラ１０４から出力されるシャットダウン信号、図５（Ｂ）はスイッチ１３１のスイッチング状態、図５（Ｃ）は差動増幅回路１２１に供給される基準電圧、図５（Ｄ）はコントローラ１０４から出力されるミュート信号、図５（Ｅ）はスイッチ１２２のスイッチング状態を示す。

図５（Ａ）に示すように時刻ｔ10でシャットダウン信号がローレベルからハイレベルになると、図５（Ｂ）に示すようにスイッチ１３１がオフ状態からオン状態になる。スイッチ１３１がオンすることにより、抵抗Ｒ41、Ｒ42により基準電圧が生成される。このとき、図５（Ｃ）に示すように外付けコンデンサＣ51により基準電圧は徐々に立ち上がり、時刻ｔ11で所定のレベルになる。時刻ｔ11で基準電圧が所定レベルに達すると、差動増幅回路１２１のシャットダウン状態が解除され、動作状態となる。

コントローラ１０４は、シャットダウン信号をハイレベルにする時刻ｔ10から所定の時間をカウントしており、予め設定された所定時間経過した時刻ｔ12で図５（Ｄ）に示すようにミュート信号を出力する。図５（Ｅ）に示すようにミュート信号により増幅回路１１１のスイッチ１２２がオンし、入力信号のミュート状態が解除され、入力信号が増幅回路１１１で増幅され、スピーカ１０３に供給される。

このように、従来はコントローラ１０４からのシャットダウン信号に基づいて、基準電圧生成回路１１２での基準電圧の生成が制御され、増幅回路１１１の動作が制御され、シャットダウン機能が制御され、また、コントローラ１０４からのミュート信号に基づいて、増幅回路１１１のミュート機能が制御されている。

従来のオーディオアンプ回路では、シャットダウン信号とミュート信号とを別々に集積回路に入力する必要があるため、集積回路の外部ピン数が増加し、小型化が困難となる。

このため、外部ピン数を減らすため、シャットダウン信号のレベルに応じてシャットダウン機能及びミュート機能の両方を制御するオーディオアンプ回路が提案されている（特許文献１参照）。

ＵＳＰ５，６４２，０７４号（図２）

しかるに、従来のオーディオアンプ回路は、シャットダウン機能を制御するためのシャットダウン信号及びミュート機能を制御するためのミュート信号が外部のコントローラから別々に供給され、シャットダウン機能及びミュート機能が制御されていた。よって、外部コントローラでシャットダウン信号及びミュート信号を生成する必要があり、また、生成時にこれらのタイミングを制御する必要があった。このため、コントローラの処理に負担がかかるなどの課題があった。

また、シャットダウン信号のレベルに応じてシャットダウン機能とミュート機能との両方の機能の動作を制御すると、シャットダウン機能の制御のタイミングと、ミュート機能の制御のタイミングとを正確に規定できず。場合によってはアンプ立ち上がり時にノイズが出力されるなどの課題があった。

本発明は上記の点に鑑みてなされたもので、一つの外部制御信号で、シャットダウン機能及びミュート機能を解除するタイミングを、異なるタイミングで正確に制御できる信号出力回路を提供することを目的とする。

本発明は、入力信号の出力を制御する信号出力回路（１）であって、
内部回路の動作を制御する制御信号をディジタル処理により遅延させるディジタル遅延回路（４２）と、
前記ディジタル遅延回路の遅延出力に応じて前記入力信号をミュートさせるスイッチ（２２、３２）とを有することを特徴とする。

また、前記制御信号は、前記内部回路（２１、３１）をシャットダウンさせるシャットダウン信号であることを特徴とする。

さらに、前記ディジタル遅延回路（４２）は、前記制御信号に応じて前記内部回路（２１、３１）が立ち上がった後に、前記入力信号のミュートが解除されるように遅延時間が設定されたことを特徴とする。

また、前記ディジタル遅延回路（４２）は、ロジックタイマから構成されたことを特徴とする。

本発明によれば、内部回路（２１、３１）の動作を制御する、シャットダウン信号などの制御信号をディジタル処理により遅延させ、ミュートを行うことにより、別途、ミュート信号を供給する必要がないので、外部端子数を低減できる。よって、集積回路化したときに、チップを小型化できる。

また、本発明によれば、制御信号により内部回路（２１、３１）が立ち上がった後に、入力信号のミュートが解除されるように遅延時間を設定することにより、内部回路（２１、３１）が確実に立ち上がった後にミュートを解除でき、また、ディジタル遅延回路（４３）によりディジタル処理により遅延時間を設定することにより遅延時間を正確に設定できるため、電源の立ち上がり時などにノイズが出力されることを防止できる。

図１は本発明の一実施例のブロック構成図を示す。

本実施例のオーディオアンプ回路１は、１チップの半導体集積回路から構成され、増幅回路１１、１２、機能制御回路１３が搭載された構成とされ、外部端子として、入力端子Ｔin、出力端子Ｔout-、Ｔout+、シャットダウン制御端子Ｔsd、端子Ｔcを有する構成とされている。入力端子Ｔinには、信号源２からコンデンサＣ１を介して入力信号が供給され、シャットダウン制御端子Ｔsdには、コントローラ４からシャットダウン信号が供給される。また、出力端子Ｔout-とＴout+との間には、スピーカ３が接続される。さらに、端子Ｔcには、コンデンサＣ２が接続される。

入力端子Ｔinに供給された信号は、増幅回路１１に供給される。増幅回路１１は、抵抗Ｒ１、Ｒ２、差動増幅回路２１、スイッチ回路２２から構成され、反転増幅回路を構成しており、入力端子Ｔinに供給された入力信号を反転増幅して出力する。

スイッチ回路２２は、ミュート機能を実現するための回路であり、入力抵抗Ｒ１と帰還抵抗Ｒ２との接続点と差動増幅回路２１に反転入力端子との間に接続されており、機能制御回路１３から供給されるミュート信号がローレベルのときにオンし、ハイレベルのときにオフする。スイッチ回路２２は、オンすると、入力抵抗Ｒ１と帰還抵抗Ｒ２との接続点と差動増幅回路２１の反転入力端子とを短絡し、入力信号が差動増幅回路２１の反転入力端子に供給されるようにする。これにより、増幅回路１１は、ミュートが解除され、入力信号が反転増幅される状態となる。

スイッチ回路２２は、オフすると、入力抵抗Ｒ１と帰還抵抗Ｒ２との接続点と差動増幅回路２１の反転入力端子とを開放あるいは、破線で示すように、差動増幅回路２１の出力端子と非反転入力端子とを短絡した状態とする。これにより、増幅回路１１は入力信号をミュートした状態となる。

増幅回路１１の出力信号は、反転出力端子Ｔout-から出力されるとともに、増幅回路１２に供給される。

増幅回路１２は、抵抗Ｒ11、Ｒ12、差動増幅回路３１、スイッチ回路３２から構成され、反転増幅回路を構成しており、増幅回路１１から供給された信号を反転増幅して、非反転出力端子Ｔout+から出力する。

スイッチ回路３２は、ミュート機能を実現するための回路であり、入力抵抗Ｒ11と帰還抵抗Ｒ12との接続点と差動増幅回路３１に反転入力端子との間に接続されており、機能制御回路１３から供給されるミュート信号がローレベルのときにオンし、ハイレベルのときにオフする。スイッチ回路３２は、オンすると、入力抵抗Ｒ11と帰還抵抗Ｒ12との接続点と差動増幅回路３１の反転入力端子とを短絡し、入力信号が差動増幅回路３１の反転入力端子に供給されるようにする。これにより、増幅回路１２は、ミュートが解除され、入力信号が反転増幅される状態となる。

スイッチ回路３２は、オフすると、入力抵抗Ｒ１と帰還抵抗Ｒ２との接続点と差動増幅回路２１の反転入力端子とを開放あるいは、破線で示すように、差動増幅回路２１の出力端子と非反転入力端子とを短絡した状態とする。これにより、増幅回路１２は入力信号をミュートした状態となる。

増幅回路１２の出力信号は、非反転出力端子Ｔout+から出力される。

シャットダウン制御端子Ｔsdには、コントローラ４からシャットダウン信号が供給されている。コントローラ４は、例えば、電源投入時にシャットダウン信号をローレベルからハイレベルに反転させる。コントローラ４から出力されたシャットダウン信号は、機能制御回路１３に供給される。

機能制御回路１３は、基準電圧生成回路４１及び遅延回路４２から構成される。基準電圧生成回路４１は、シャットダウン機能を実現するための回路であり、スイッチ５１、抵抗Ｒ21〜Ｒ24、バイパス回路５２から構成されている。また、基準電圧生成回路４１には、端子ＴcにコンデンサＣ２が外付けされる。

スイッチ５１は、シャットダウン信号がハイレベルのときにオンし、ローレベルのときオフする。スイッチ５１がオンすると、定電圧Ｖddが抵抗Ｒ21、Ｒ22からなる直列回路に印加される。抵抗Ｒ21、Ｒ22には、定電圧Ｖddを抵抗Ｒ21と抵抗Ｒ22とで分圧した電圧を抵抗Ｒ21と抵抗Ｒ22との接続点から出力する。

抵抗Ｒ21と抵抗Ｒ22との接続点は、抵抗Ｒ23、Ｒ24からなる直列回路を介して増幅回路１１の差動増幅回路２１及び増幅回路１２の差動増幅回路３１の非反転入力端子に接続される。抵抗Ｒ24と、増幅回路１１の差動増幅回路２１及び増幅回路１２の差動増幅回路３１の非反転入力端子との接続点は、端子Ｔcに接続されている。

端子Ｔcには、コンデンサＣ２が接続されている。コンデンサＣ２は増幅回路１１の差動増幅回路２１及び増幅回路１２の差動増幅回路３１の非反転入力端子に印加される電圧の変動を吸収する。

スイッチ５１がオンすると、抵抗Ｒ23、Ｒ24及びコンデンサＣ２により決定される時定数だけ遅延して、差動増幅回路２１の非反転入力端子及び差動増幅回路３１の非反転入力端子の印加電圧が立ち上がる。よって、増幅回路１１、１２の起動が遅延する。このため、増幅回路１１、１２の起動を速くするために、スイッチ５１がオンするときに、抵抗Ｒ24をバイパスするバイパス回路５２を設けている。

バイパス回路５２は、ＣＭＯＳ（complementary metal oxide
semiconductor）構造とされたＭＯＳ電界効果トランジスタＱ１及びＱ２並びにインバータ６１により抵抗Ｒ24をバイパスする伝達経路を構成するトランスファゲートを構成している。ＭＯＳ電界効果トランジスタＱ１及びＱ２は、ゲートに遅延回路４２の出力が印加されており、遅延回路４２の出力がローレベルのとき共にオンし、遅延回路４２の出力が所定時間遅延してハイレベルになったとき、オフする。

このため、バイパス回路５２は、シャットダウン信号が供給され、スイッチ５１がオンすると、抵抗Ｒ24をバイパスする。抵抗Ｒ24がバイパス回路５２によりバイパスされることにより、抵抗が小さくなるので、端子Ｔcに接続されたコンデンサＣ２の充電電流が大きくなり、コンデンサＣ２が高速で充電される。よって、差動増幅回路２１の非反転入力端子及び差動増幅回路３１の非反転入力端子への印加電圧の立ち上がりが速くなり、増幅回路１１、１２を早く動作させることができる。

なお、遅延回路４２は、ミュート機能を制御するための回路であり、シャットダウン信号を所定に遅延時間だけ遅延させ、ミュート信号として出力する。所定の遅延時間は、シャットダウン信号に応じて増幅回路１１、１２が起動してから増幅回路１１、１２が確実に動作するまでに要する時間に設定されている。

図２は遅延回路４２のブロック構成図を示す。

遅延回路４３は、発振回路７１、インバータ７２、フリップフロップ７３−１〜７３−ｎから構成されたロジックタイマから構成されている。

発振回路７１は、シャットダウン制御端子Ｔsdに供給されるシャットダウン信号がローレベルからハイレベルになると、起動して発振を開始し、発振出力をインバータ７２及びフリップフロップ７３−１に供給する。インバータ７２は、発振回路７１の発振出力を反転出力する。

フリップフロップ７３−１〜７３−ｎは、Ｄフリップフロップから構成されており、リセット端子Ｒには、シャットダウン信号が供給され、シャットダウン信号により出力Ｑがローレベルにリセットされる。フリップフロップ７３−１は、クロック端子Ｃに発振回路７１の発振出力が供給され、反転クロック端子ＮＣにインバータ７２により反転された反転発振出力が供給され、データ端子Ｄには、反転出力端子ＮＱが接続されている。また、反転出力端子ＮＣは次段のフリップフロップ７３−２のクロック端子Ｃに接続され、非反転出力端子Ｑは反転クロック端子ＮＣに接続されている。

上記のようなフリップフロップ７３−１とフリップフロップ７３−２との接続を、ｎ個のフリップフロップ７３−１〜７３−ｎに対して行う。これにより、いわゆる、アップカウンタを構成している。最終段のフリップフロップ７３−ｎの非反転出力端子Ｑから出力は、シャットダウン信号を発振回路７１の発振出力をｎの２剰回カウントアップした後に、ハイレベルに立ち上がる。これによって、シャットダウン信号を遅延した出力が得られる。

このように、遅延回路４２は、ロジックタイマを構成しており、ディジタル処理により遅延を行うため、コンデンサなどを用いて遅延時間を設定する場合に比べて、正確に遅延時間を設定できる。

なお、本実施例では、遅延回路４３をロジックタイマで構成したが、これに限定されるものではなく、ディジタル処理により遅延時間を設定できる構成であればよい。

次に本実施例の動作を説明する。

図３は本発明の一実施例の動作説明図を示す。図３（Ａ）はコントローラ４から端子Ｔsdに供給されるシャットダウン信号、図３（Ｂ）はスイッチ５１のスイッチング状態、図３（Ｃ）は差動増幅回路２１、３１の非反転入力端子に印加される基準電圧、図３（Ｄ）は遅延回路４２の出力、図３（Ｅ）はスイッチ２２、３２のスイッチング状態を示す。

図３（Ａ）に示すように時刻ｔ0でシャットダウン信号がローレベルからハイレベルになると、図３（Ｂ）に示すようにスイッチ５１がオンする。このとき、バイパス回路５２がオン状態であるため、外付けコンデンサＣ２が急速に充電され、時刻ｔ１で差動増幅回路２１、３１の非反転入力端子に所定の基準電圧が印加される。

その後、時刻ｔ０から所定の遅延時間ΔＴ経過した時刻ｔ２（＞ｔ１）で、遅延回路４２の出力がハイレベルに立ち上がり、スイッチ２２、３２がオンする。スイッチ２２、３２がオンすることにより、ミュートが解除され、入力信号が増幅回路１１、１２で増幅され、スピーカ３に供給される。

本実施例によれば、端子Ｔsdからシャットダウン信号を供給するだけで、シャットダウン状態の解除後、ミュート状態を解除できるため、外部端子数を低減できる。また、コントローラ４はシャットダウン信号だけを生成すればよいので、コントローラ４の処理負担を低減できる。

また、シャットダウン信号を遅延させることによりミュート状態を制御するミュート信号を生成することにより、シャットダウン状態の解除が終了した後にミュート状態の解除することができる。このため、差動増幅回路２１、３１の起動前は入力信号をミュート状態にすることができ、差動増幅回路２１、３１の起動時の出力の大幅な変動を防止でき、スムーズな起動が可能となる。

本発明の一実施例のブロック構成図である。遅延回路４２のブロック構成図である。本発明の一実施例の動作説明図である。オーディオアンプ回路のブロック構成図である。オーディオアンプ回路の動作説明図である。

符号の説明

１オーディオアンプ回路、２信号源、３スピーカ、４コントローラ
１１、１２増幅回路、１３機能制御回路
２１、３１差動増幅回路、２２、３２スイッチ
４１機能制御回路、４２遅延回路
５１スイッチ、５２バイパス回路
６１インバータ
７１発振回路、７２インバータ、７３−１〜７３−ｎフリップフロップ

Claims

入力信号の出力を制御する信号出力回路であって、
内部回路の動作を制御する制御信号をディジタル処理により遅延させるディジタル遅延回路と、
前記ディジタル遅延回路の遅延出力に応じて前記入力信号をミュートさせるスイッチとを有することを特徴とする信号出力回路。
前記制御信号は、前記内部回路をシャットダウンさせるシャットダウン信号であることを特徴とする請求項１記載の信号出力回路。
前記ディジタル遅延回路は、前記制御信号に応じて前記内部回路が立ち上がった後に、前記入力信号のミュートが解除されるように遅延時間が設定されたことを特徴とする請求項２記載の信号出力回路。
前記ディジタル遅延回路は、ロジックタイマから構成されたことを特徴とする請求項１乃至３のいずれか一項記載の信号出力回路。