JP2007251699A - 駆動回路 - Google Patents

Abstract

【課題】ターンオン及びターンオフでスルーレート制御できる駆動回路を提供する。
【解決手段】トランジスタＰ１のゲート電圧と閾値電圧との比較結果を出力する閾値電圧検出回路Ｓ１の出力によって動作しトランジスタＰ１のゲート−ソース間電圧をプルアップするプルアップスイッチＮ１４と、抵抗Ｒ１１と並列に接続される電流バイパス手段Ｐ１３からなるスルーレート制御回路Ｃ１１と直列をなして入力信号と逆相でオン／オフするプルダウンスイッチＰ１２と、プルアップスイッチＮ１４と並列に接続されて入力信号に従ってオン／オフするスイッチ手段Ｎ１３と第２の抵抗Ｒ１２との直列構成からなる第２のスルーレート制御回路Ｃ１２を備え、ターンオン及びターンオフでスルーレート制御できる。
【選択図】図１

Description

本発明は半導体集積回路装置、デジタル出力バッファ回路や電流供給スイッチを内蔵する半導体集積回路装置に適用して有効な技術に関するものであって、例えば出力バッファ回路やＤＣ−ＤＣコンバータに利用して有効な技術に関する。

マイクロプロセッサやＤＣ−ＤＣコンバータなどの機能を持ったＬＳＩでは、Ｐｃｈ型ＭＯＳトランジスタ及びＮｃｈ型ＭＯＳトランジスタを用いた出力バッファ回路を内蔵して形成される。出力バッファ回路は端子パット及び端子リードを介して、Ｐｃｈ型ＭＯＳトランジスタであれば外部の負荷を“Ｈ（高レベル）”、Ｎｃｈ型ＭＯＳトランジスタであれば“Ｌ（低レベル）”に論理駆動しデジタル信号を出力するが、出力バッファ回路の出力論理が急峻に変化した時に流れる電源電流の大きさが急激に変化し、この急激な電流変化に伴って発生するノイズが他の回路に回りこんで誤動作を生じさせることがある。

そこで従来では、出力バッファ回路での出力電圧の変化速度、いわゆるスルーレートを抑制することで、出力論理が一斉に変化した時の電源電流およびＧＮＤに対する電流変化を緩和させ、これにより電流の急峻な変化に伴うノイズの発生を抑えることが行われている。

この場合のスルーレート抑制は、出力バッファ回路の前段回路を形成するＭＯＳトランジスタのサイズ（Ｗ／Ｌ：ゲート幅／長）を小さく設定するか、あるいは前段回路に電流制限抵抗を介在させることにより行われている。

このようにスルーレート抑制してノイズの発生を抑える技術として特許文献１がある。図８はこの特許文献１に開示されたＭＯＳトランジスタの駆動回路で、前段回路Ｓ８１とスルーレート制御回路Ｓ８２および出力段Ｓ８３で構成されている。

前段回路Ｓ８１は、Ｐｃｈ型ＭＯＳトランジスタＰ８１とＮｃｈ型ＭＯＳトランジスタＮ８１からなる第１のＣＭＯＳ回路Ｃ８１と、Ｐｃｈ型ＭＯＳトランジスタＰ８２とＮｃｈ型ＭＯＳトランジスタＮ８２からなる第２のＣＭＯＳ回路Ｃ８２とで構成されている。第１，第２のＣＭＯＳ回路Ｃ８１，Ｃ８２は、入力信号Ｖｏｕｔ＿ＥＮを位相反転して伝達する。

出力段Ｓ８３は、第１のＣＭＯＳ回路Ｃ８１の出力Ｖｇｐがゲートに入力されるＰｃｈ型ＭＯＳトランジスタＰ８３と、第２のＣＭＯＳ回路Ｃ８２の出力Ｖｇｎがゲートに入力されるＮｃｈ型ＭＯＳトランジスタＮ８３から構成され、両トランジスタＰ８３，Ｎ８３の各ドレインが出力端子８に接続されている。出力端子８からは、入力信号Ｖｏｕｔ＿ＥＮと同相の出力信号Ｖｏｕｔが出力される。

スルーレート制御回路Ｓ８２の第１のスルーレート制御回路Ｃ８３は、第１の抵抗Ｒ８１と、第１の抵抗Ｒ８１を短絡する第１のスイッチ回路ＳＷ８１と、トランジスタＰ８３のゲート電圧を閾値と比較する第１の閾値検出回路Ｄ８１を有する。第１のスイッチ回路ＳＷ８１はトランジスタＰ８３と逆相でオン／オフ制御される。

スルーレート制御回路Ｓ８２の第１のスルーレート制御回路Ｃ８４は、第２の抵抗としての第２の抵抗Ｒ８２と、第２の抵抗Ｒ８２を短絡する第２のスイッチ回路ＳＷ８２と、トランジスタＮ８３のゲート電圧を閾値と比較する第２の閾値検出回路Ｄ８２を有し、第２のスイッチ回路ＳＷ８２はトランジスタＮ８３と逆相でオン／オフ制御される。

まず、入力信号Ｖｏｕｔ＿ＥＮが“Ｌ”から“Ｈ”に変化する時、出力段Ｓ８３のトランジスタＰ８３のゲート電圧はプルダウン駆動され、第１のスイッチ回路ＳＷ８１はオンからオフに切り換えられる。すると、第１の抵抗Ｒ８１の介在によってトランジスタＰ８３のゲート電圧のプルダウン駆動が抑制されるようになる。即ち、トランジスタＰ８３をターンオンするゲート電圧の変化速度が、ゲート閾値を境に高速から低速に切り換えられる。他方、出力段Ｓ８３のトランジスタＮ８３のゲート電圧のプルダウン駆動は、第２のＣＭＯＳ回路Ｃ８２において第２の抵抗Ｒ８２の介在が無く高速に行われる。

次に上記とは逆に、入力信号Ｖｏｕｔ＿ＥＮが“Ｈ”から“Ｌ”に変化する時、出力段Ｓ８３のトランジスタＮ８３のゲート電圧はプルアップ駆動され、第２のスイッチ回路ＳＷ８２はターンオフする。すると、第２の抵抗Ｒ８２の介在によってトランジスタＮ８３のゲート電圧のプルアップ駆動が抑制されるようになる。即ち、トランジスタＮ８３をオフからオンに切り換えるゲート電圧の変化速度が、ゲート閾値を境に高速から低速に切り換えられる。他方、出力段Ｓ８３のトランジスタＰ８３のゲート電圧のプルアップ駆動は、第１のＣＭＯＳ回路Ｃ８１において第１の抵抗Ｒ８１の介在が無く高速に行われる。

このように、出力信号の遅延を抑制しながらスルーレートを制御するので、電流の急激な変化に起因する誤動作を防止することができる。
特開平９−１４８９０９号公報（図１）

前記従来のＭＯＳトランジスタ駆動回路では、出力ＭＯＳトランジスタをターンオンさせる際には前段回路がゲート電圧をスルーレート制御するが、ターンオフさせる際にはゲート電圧を高速に変化させる。特許文献１が想定しているデジタル出力バッファ回路であれば問題ないが、例えばスイッチング式のＤＣ−ＤＣコンバータの駆動回路に使用する場合には、以下のような問題がある。

例えば、図９のようなインダクタＬ９と出力容量Ｃ９およびスイッチング制御回路１００を有し、スイッチング制御回路１００とスイッチング部９１との間に図８の駆動回路を介装した降圧型ＤＣ−ＤＣコンバータに使用する場合、出力トランジスタであるトランジスタＰ８３，Ｎ８３の負荷はインダクタＬ９となる。

トランジスタＰ８３がオンしている時、インダクタＬ９には入出力の差電圧が印加されて電流が流れる。トランジスタＰ８３がターンオフすると、インダクタＬ９のインダクタンスによってスイッチング部９１の電圧は自動的に変化する。トランジスタＮ８３はスルーレート制御されてオンするが、それより早くにトランジスタＮ８３のボディダイオードが導通することにより、インダクタＬ９には電流が流れ続ける。この電圧変化はトランジスタＰ８３が高速にオフするほど速くなる。また、電圧変化の前後でインダクタＬ９に流れる電流の変化は僅かだが、スイッチング部９１においては急激に変化しており、周辺回路の誤動作の原因となるノイズを発生する問題がある。

本発明は、簡易な構成でＭＯＳトランジスタを駆動する際にターンオン及びターンオフの両方でスルーレート制御できるＭＯＳトランジスタの駆動回路を提供することを目的とする。

本発明の請求項１記載の駆動回路は、入力信号に従ってＭＯＳトランジスタをオン／オフする駆動回路であって、前記入力信号が前記ＭＯＳトランジスタのオンを指示している場合に前記ＭＯＳトランジスタのゲート電圧と閾値電圧との比較結果を出力する閾値電圧検出回路と、前記閾値電圧検出回路の出力によって動作し前記ＭＯＳトランジスタのゲート−ソース間電圧をプルアップするプルアップスイッチと、第１の抵抗と前記第１の抵抗と並列に接続される電流バイパス手段からなる第１のスルーレート制御回路と、前記第１のスルーレート制御回路と直列をなして前記ＭＯＳトランジスタのゲート−ソース間に接続され前記入力信号と逆相でオン／オフするプルダウンスイッチと、前記プルアップスイッチと並列に接続され前記入力信号に従ってオン／オフするスイッチ手段と第２の抵抗との直列構成からなる第２のスルーレート制御回路とを備えたことを特徴とする。

本発明の請求項２記載の駆動回路は、請求項１において、前記ＭＯＳトランジスタがＰｃｈ型ＭＯＳトランジスタの場合に、前記プルアップスイッチと前記スイッチ手段がＮｃｈ型ＭＯＳトランジスタ、前記電流バイパス手段と前記プルダウンスイッチがＰｃｈ型ＭＯＳトランジスタで構成したことを特徴とする。

本発明の請求項３記載の駆動回路は、入力信号に従ってＭＯＳトランジスタをオン／オフする駆動回路であって、前記入力信号が前記ＭＯＳトランジスタのオンを指示している場合に前記ＭＯＳトランジスタのゲート電圧と閾値電圧との比較結果を出力する閾値電圧検出回路と、前記閾値電圧検出回路の出力で制御され前記ＭＯＳトランジスタのゲート制御電圧Ｖｇｎの“Ｌ”から“Ｈ”への変化を加速させる電流バイパス路を形成する第１の電流バイパス路と、前記入力信号で制御されて前記ＭＯＳトランジスタのゲートをプルアップするプルアップスイッチに直列に介装され前記ＭＯＳトランジスタのゲート制御電圧Ｖｇｎの“Ｌ”から“Ｈ”への変化を抑制する第１の抵抗と、前記入力信号で制御されて前記ＭＯＳトランジスタのゲートをプルダウンするプルダウンスイッチに直列に介装され前記ＭＯＳトランジスタのゲート制御電圧Ｖｇｎが“Ｈ”から“Ｌ”への変化を抑制する第２の抵抗と、前記第２の抵抗と並列に介在して電流バイパス路を形成する第２の電流バイパス路とを備えたことを特徴とする。

本発明の請求項４記載の駆動回路は、請求項１において、前記ＭＯＳトランジスタがＮｃｈ型ＭＯＳトランジスタの場合に、前記プルアップスイッチと前記第１の電流バイパス路をＰｃｈ型ＭＯＳトランジスタ、第２の電流バイパス路と前記プルダウンスイッチをＮｃｈ型ＭＯＳトランジスタで構成したことを特徴とする。

本発明の請求項５記載の駆動回路は、請求項２において、前記閾値電圧検出回路は、基準電流を流すＮｃｈ型の第１のＭＯＳトランジスタとこの第１のＭＯＳトランジスタとゲート電圧を共有したＮｃｈ型の第２のＭＯＳトランジスタと、電源と前記第２のＭＯＳトランジスタとの間に直列に介在されゲートが前記ＭＯＳトランジスタのゲートに接続されたＰｃｈ型の第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタの出力と前記入力信号ＰＣＮＴ＿ＥＮ信号を入力としたアンド回路とを備え、前記アンド回路の出力を前記閾値電圧検出回路の出力としたことを特徴とする。

本発明の請求項６記載の駆動回路は、請求項４において、前記閾値電圧検出回路は、基準電流を流すＮｃｈ型の第１のＭＯＳトランジスタとこの第１のＭＯＳトランジスタとゲートを共有したＮｃｈ型の第２のＭＯＳトランジスタと、一方の電源と前記第２のＭＯＳトランジスタとの間に直列に介在したＰｃｈ型の第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタとゲートを共有したＰｃｈ型の第４のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタと他方の電源間に直列に介在するＮｃｈ型の第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタの出力と前記入力信号を位相反転した信号を入力信号としたオア回路とを備え、前記オア回路の出力を前記閾値電圧検出回路の出力としたことを特徴とする。

本発明の請求項７記載のＤＣ−ＤＣコンバータは、スイッチング制御回路とスイッチング部との間に、請求項１〜請求項６のいずれかに記載の駆動回路を介装したことを特徴とする。

本発明のＭＯＳトランジスタの駆動回路によれば、出力トランジスタのターンオン及びターンオフの際に、ゲート電圧をその閾値付近での変化速度、即ちスルーレートを緩和することができる。これにより、出力バッファ回路のみならずＤＣ−ＤＣコンバータのスイッチング部に適用された場合においても、電流の急激な変化に起因する誤動作を防止できる。

以下、本発明の各実施の形態を図１〜図７に基づいて説明する。
（第１の実施形態）
図１〜図３は本発明の第１の実施形態を示す。

図１は本発明の第１の実施形態の駆動回路を示している。
Ｐｃｈ型ＭＯＳトランジスタＰ１で構成された出力段をドライブするこの駆動回路は、次のようにして駆動されている。

Ｓ１１は閾値電圧検出回路、Ｎ１４はプルアップスイッチとしてのＮｃｈ型ＭＯＳトランジスタ、Ｓ１２はスルーレート制御回路、Ｓ１３は前段回路、１は端子パッド、ＰＣＮＴ＿ＥＮは入力信号、Ｖｏｕｔｐは出力信号、Ｖｄｄは正側の電源電位である。

前段回路Ｓ１３は、プルダウンスイッチとしてのＰｃｈ型ＭＯＳトランジスタＰ１２とＮｃｈ型ＭＯＳトランジスタＮ１４により構成される。ＭＯＳトランジスタＰ１は、ゲート制御電圧Ｖｇｐがプルダウン／プルアップ駆動されるＰｃｈ型ＭＯＳトランジスタであって、入力信号ＰＣＮＴ＿ＥＮと同相の論理信号Ｖｏｕｔｐを端子パッド１に出力する。

スルーレート制御回路Ｓ１２は、ゲート制御電圧Ｖｇｐの変化速度を制御する第１のスルーレート制御回路Ｃ１１と第２のスルーレート制御回路Ｃ１２により構成されている。
第１のスルーレート制御回路Ｃ１１は、Ｐｃｈ型ＭＯＳトランジスタＰ１２とＰｃｈ型ＭＯＳトランジスタＰ１のゲートとの間に直列に介在する第１の抵抗成分としての抵抗Ｒ１１と、抵抗Ｒ１１と並列に介在する電流バイパス手段としてのＰｃｈ型ＭＯＳトランジスタＰ１３で構成されている。抵抗Ｒ１１はＭＯＳトランジスタＰ１のゲート制御電圧Ｖｇｐの“Ｌ”から“Ｈ”への変化（プルアップ駆動）を抑制し、Ｐｃｈ型ＭＯＳトランジスタＰ１３はこの抵抗Ｒ１１に対して電流バイパス路を形成する。

第２のスルーレート制御回路Ｃ１２は、ＭＯＳトランジスタＰ１のゲートとＧＮＤ間に直列に介在する抵抗Ｒ１２と、スイッチ手段としてのＮｃｈ型ＭＯＳトランジスタＮ１３で構成されている。抵抗Ｒ１２はＮｃｈ型ＭＯＳトランジスタＮ１３がオンすることにより、ＭＯＳトランジスタＰ１のゲート制御電圧Ｖｇｐが“Ｈ”から“Ｌ”への変化（プルダウン駆動）を抑制する。

閾値電圧検出回路部Ｓ１１は、基準電流を流すＮｃｈ型ＭＯＳトランジスタＮ１１と、Ｎｃｈ型ＭＯＳトランジスタＮ１１とゲート電圧を共有したＮｃｈ型ＭＯＳトランジスタＮ１２と、ＶｄｄとＮｃｈ型ＭＯＳトランジスタＮ１２との間に直列に介在しゲートがＶｇｐと接続されたＰｃｈ型ＭＯＳトランジスタＰ１１と、Ｐｃｈ型ＭＯＳトランジスタＰ１１の出力と入力信号ＰＣＮＴ＿ＥＮを入力としたアンド回路Ａ１で構成されている。ＭＯＳトランジスタＰ１のゲート制御電圧ＶｇｐがＰｃｈ型ＭＯＳトランジスタＰ１及びＰ１１をオフからオンに切り変わる閾値レベル以上で且つ、ＰＣＮＴ＿ＥＮが“Ｈ”の時のみアンド回路Ａ１の出力は“Ｈ”レベルになり、Ｎｃｈ型ＭＯＳトランジスタＮ１４をオン制御する。

図２は図１に示した出力Ｐｃｈ型ＭＯＳトランジスタの駆動回路における動作例を波形チャートで示したものである。
まず、入力信号ＰＣＮＴ＿ＥＮが“Ｌ”から“Ｈ”に変化する時について説明する。

図２における（２−１）の区間において、入力信号ＰＣＮＴ＿ＥＮが“Ｌ”から“Ｈ”に変化することにより、前段回路Ｓ１３のＰｃｈ型ＭＯＳトランジスタＰ１２はオフ動作し、Ｎｃｈ型ＭＯＳトランジスタＮ１４はオフ動作状態となる。この時、ゲート制御電圧Ｖｇｐは閾値レベルＶｔｈｐ以下、すなわちＶｄｄ−Ｖｔｈｐ以上となっているため、スルーレート制御回路Ｓ１２のＮｃｈ型ＭＯＳトランジスタＮ１３のオン動作により、Ｎｃｈ型ＭＯＳトランジスタＮ１のゲートとプルダウン駆動するためのＮｃｈ型ＭＯＳトランジスタＮ１３との間に抵抗Ｒ１２が直列に介在するようになり、この抵抗Ｒ１２の介在によりゲート制御電圧Ｖｇｐのプルダウン駆動が抑制されるようになる。この（２−１）の区間において、閾値電圧検出回路Ｓ１１のＰｃｈ型ＭＯＳトランジスタＰ１１はゲート制御電圧ＶｇｐがＶｄｄ−Ｖｔｈｐ以上のためオフ動作状態であり、Ｎｃｈ型ＭＯＳトランジスタＮ１２の定電流動作により、アンド回路Ａ１の入力に“Ｌ”出力するため、アンド回路Ａ１の出力は“Ｌ”レベルとなり、Ｎｃｈ型ＭＯＳトランジスタＮ１４がオフ動作している。

次に（２−２）の区間は、ゲート制御電圧ＶｇｐがＶｄｄ−Ｖｔｈｐ以下となった時であり、閾値検出回路Ｓ１１のＰｃｈ型ＭＯＳトランジスタＰ１１はオン動作し、アンド回路Ａ１の入力に対し“Ｈ”出力するので、アンド回路Ａ１の出力は“Ｈ”レベルとなり、Ｎｃｈ型ＭＯＳトランジスタＮ１４はオン動作する。そのためゲート制御電圧Ｖｇｐは、Ｎｃｈ型ＭＯＳトランジスタＮ１３および抵抗Ｒ１２を介在することなくＮｃｈ型ＭＯＳトランジスタＮ１４により高速でプルダウン駆動される。

これにより、出力信号Ｖｏｕｔｐは、出力段のＭＯＳトランジスタＰ１のオンにより“Ｌ”から“Ｈ”に切り換えられるが、その出力段のＭＯＳトランジスタＰ１をオン動作させるゲート制御電圧Ｖｇｐは、上述したようにそのＭＯＳトランジスタＰ１の閾値レベルＶｄｄ‐Ｖｔｈｐを境に変化が抑制される。

これにより図２に示すように、入力信号ＰＣＮＴ＿ＥＮが“Ｌ”から“Ｈ”に切り換わってから、出力段のＭＯＳトランジスタＰ１のオフ動作からオン動作を行うまでの遅延時間を短縮させることができるとともに、オフ動作からオン動作を行う変化すなわちスルーレートを抑制させることができる。

次に上述の場合とは反対に、入力信号ＰＣＮＴ＿ＥＮが“Ｈ”から“Ｌ”に変化する時について説明する。図２における（２−３）の区間において、入力信号ＰＣＮＴ＿ＥＮが“Ｈ”から“Ｌ”に変化することにより、前段回路Ｓ１３のＰｃｈ型ＭＯＳトランジスタＰ１２はオン動作し、Ｎｃｈ型ＭＯＳトランジスタＮ１４はオフ動作、スルーレート制御回路Ｓ１２のＮｃｈ型ＭＯＳトランジスタＮ１３はオフ動作状態となる。この時、ゲート制御電圧Ｖｇｐは閾値レベルＶｔｈｐ以下、すなわちＶｄｄ−Ｖｔｈｐ以上となっているため、スルーレート制御回路Ｓ１２のＰｃｈ型ＭＯＳトランジスタＰ１３はオン動作状態であり、抵抗Ｒ１１を介在することなく高速でプルアップ駆動される。

次に（２−３）の区間は、ゲート制御電圧ＶｇｐがＶｄｄ−Ｖｔｈｐ以下となったときであり、スルーレート制御回路Ｓ１２のＰｃｈ型ＭＯＳトランジスタＰ１３はオフ状態となり、前段回路Ｓ１３のＰｃｈ型ＭＯＳトランジスタＰ１２と出力段のＭＯＳトランジスタＰ１との間には抵抗Ｒ１１が直列に介在してゲート制御電圧Ｖｇｐのプルアップ駆動が抑制されるようになる。

これにより、出力信号Ｖｏｕｔｐは、出力段のＭＯＳトランジスタＰ１のオフにより“Ｈ”から“Ｌ”に切り換えられるが、その出力段のＰｃｈ型ＭＯＳトランジスタＰ１をオフ動作させるゲート制御電圧Ｖｇｐは、上述したようにそのＰｃｈ型ＭＯＳトランジスタＰ１の閾値レベルＶｄｄ‐Ｖｔｈｐを境に変化が抑制される。

これにより図２に示すように、入力信号ＰＣＮＴ＿ＥＮが“Ｈ”から“Ｌ”に切り換わってから、出力段のＭＯＳトランジスタＰ１のオン動作からオフ動作を行うまでの遅延時間を短縮させることができるとともに、オン動作からオフ動作を行う変化すなわちスルーレートを抑制させることができる。

（実施例１）
図３に示す実施例では、図１に示した駆動回路を用いた降圧型ＤＣ−ＤＣコンバータを構成しており、駆動回路で駆動されるＭＯＳトランジスタＰ１を介して端子パッド６にＶｄｄを印加し、逆流防止ダイオードＳＤ６とインダクタＬ６および出力容量Ｃ６を介してスイッチング制御回路１００を介して前記駆動回路に入力信号ＰＣＮＴ＿ＥＮを供給しており、電流の急激な変化に起因する誤動作を防止できる。

（第２の実施形態）
図４〜図６は本発明の第２の実施形態を示す。
図４は本発明の第２の実施形態の駆動回路を示している。

Ｎｃｈ型ＭＯＳトランジスタＮ１で構成された出力段をドライブするこの駆動回路は、次のようにして駆動されている。
図４において、Ｓ２１は閾値電圧検出回路、Ｓ２２はスルーレート制御回路、Ｓ２３は前段回路、２は端子パッド、ＮＣＮＴ＿ＥＮは入力信号、Ｖｏｕｔｎは出力信号、Ｖｄｄは正側の電源電位である。

前段回路Ｓ２３は、入力信号ＮＣＮＴ＿ＥＮを位相反転した信号をゲートに接続したプルアップスイッチとしてのＰｃｈ型ＭＯＳトランジスタＰ２４と、プルダウンスイッチとしてのＮｃｈ型ＭＯＳトランジスタＮ２５により構成される。出力段Ｎ１はゲート制御電圧Ｖｇｎがプルダウン／プルアップ駆動されるＮｃｈ型ＭＯＳトランジスタであって、入力信号ＮＣＮＴ＿ＥＮと同相の論理信号Ｖｏｕｔｎを端子パッド１に出力する。

スルーレート制御回路Ｓ２２は、ゲート制御電圧Ｖｇｐの変化速度を制御する第１のスルーレート制御回路Ｃ２１と第２のスルーレート制御回路Ｃ２２により構成されている。
第１のスルーレート制御回路Ｃ２１は、ＶｄｄとＮｃｈ型ＭＯＳトランジスタＮ１のゲートとの間に直列に介在する第１の電流バイパス路としてのＰｃｈ型ＭＯＳトランジスタＰ２３とＰｃｈ型ＭＯＳトランジスタＰ２４とＮｃｈ型ＭＯＳトランジスタＮ１のゲートとの間に直列に介在する第１の抵抗成分としての抵抗Ｒ２１で構成される。抵抗Ｒ２１はＮｃｈ型ＭＯＳトランジスタＮ１のゲート制御電圧Ｖｇｎの“Ｌ”から“Ｈ”への変化（プルアップ駆動）を抑制し、Ｐｃｈ型ＭＯＳトランジスタＰ２３はＶｇｎの“Ｌ”から“Ｈ”への変化を加速させる電流バイパス路を形成する。

第２のスルーレート制御回路Ｃ２２は、Ｎｃｈ型ＭＯＳトランジスタＮ１のゲートと前記Ｎｃｈ型ＭＯＳトランジスタＮ２５との間に介在する第２の抵抗成分としての抵抗Ｒ２２と、抵抗Ｒ２２と並列に介在する第２の電流バイパス路としてのＮｃｈ型ＭＯＳトランジスタＮ２４で構成される。抵抗Ｒ２２はＮｃｈ型ＭＯＳトランジスタＮ２５がオンすることにより、Ｎｃｈ型ＭＯＳトランジスタＮ１のゲート制御電圧Ｖｇｎが“Ｈ”から“Ｌ”への変化（プルダウン駆動）を抑制し、Ｎｃｈ型ＭＯＳトランジスタＮ２４はこの抵抗Ｒ２２に対して電流バイパス路を形成する。

閾値電圧検出回路Ｓ２１は、基準電流を流すＮｃｈ型ＭＯＳトランジスタＮ２１と、Ｎｃｈ型ＭＯＳトランジスタＮ２１とゲートを共有したＮｃｈ型ＭＯＳトランジスタＮ２２と、ＶｄｄとＮｃｈ型ＭＯＳトランジスタＮ２２との間に直列に介在したＰｃｈ型ＭＯＳトランジスタＰ２１と、Ｐｃｈ型ＭＯＳトランジスタＰ２１とゲートを共有したＰｃｈ型ＭＯＳトランジスタＰ２２と、Ｐｃｈ型ＭＯＳトランジスタＰ２２とＧＮＤ間に直列に介在するＮｃｈ型ＭＯＳトランジスタＮ２３と、Ｐｃｈ型ＭＯＳトランジスタＰ２２の出力と入力信号ＮＣＮＴ＿ＥＮをインバータ回路ＩＮＶ１を介して位相反転した信号を入力信号としたオア回路Ｏ１で構成される。この閾値電圧検出回路Ｓ２１は、Ｎｃｈ型ＭＯＳトランジスタＮ１のゲート制御電圧ＶｇｎがＮｃｈ型ＭＯＳトランジスタＮ１及びＮ２３をオフからオンに切り変わる閾値レベル以上で、且つ入力信号ＮＣＮＴ＿ＥＮの位相反転された信号が“Ｌ”の時のみオア回路Ｏ１からは“Ｌ”出力され、Ｐｃｈ型ＭＯＳトランジスタＰ２３をオン制御する。

図５は図４に示した出力Ｎｃｈ型ＭＯＳトランジスタの駆動回路における動作例を波形チャートで示したものである。
まず、入力信号ＮＣＮＴ＿ＥＮが“Ｌ”から“Ｈ”に変化する時について説明する。

図５における（３−１）の区間において、入力信号ＮＣＮＴ＿ＥＮが“Ｌ”から“Ｈ”に変化することで、インバータ回路ＩＮＶ１の出力に“Ｌ”出力され、前段回路Ｓ２３のＰｃｈ型ＭＯＳトランジスタＰ２４はオン動作し、Ｎｃｈ型ＭＯＳトランジスタＮ２５はオフ動作状態となる。この時、Ｎｃｈ型ＭＯＳトランジスタＮ１のゲートとプルアップ駆動するためのＰｃｈ型ＭＯＳトランジスタＰ２４との間に抵抗Ｒ２１が直列に介在するようになり、この抵抗Ｒ２１の介在によりゲート制御電圧Ｖｇｎのプルアップ駆動が抑制されるようになる。この（３−１）の区間において、閾値電圧検出回路Ｓ２１のＮｃｈ型ＭＯＳトランジスタＮ２３はゲート制御電圧ＶｇｎがＶｔｈｎ以下のため、オフ動作状態であり、Ｐｃｈ型ＭＯＳトランジスタＰ２２の定電流動作により、オア回路Ｏ１の入力に“Ｈ”出力し、オア回路Ｏ１の出力は“Ｈ”出力となり、Ｐｃｈ型ＭＯＳトランジスタＰ２３がオフ動作している。

次に（３−２）の区間は、ゲート制御電圧ＶｇｎがＶｔｈｎ以上となった時であり、閾値検出回路Ｓ２１のＮｃｈ型ＭＯＳトランジスタＮ２３はオン動作し、オア回路Ｏ１の入力に対し“Ｌ”出力するので、オア回路Ｏ１の出力は“Ｌ”レベルとなり、Ｐｃｈ型ＭＯＳトランジスタＰ２３はオン動作する。そのためゲート制御電圧Ｖｇｎは、抵抗Ｒ２１を介在することなくＰｃｈ型ＭＯＳトランジスタＰ２３により、高速でプルアップ駆動される。

これにより、出力信号Ｖｏｕｔｎは、出力段のＮｃｈ型ＭＯＳトランジスタＮ１のオンにより“Ｈ”から“Ｌ”に切り換えられるが、その出力段のＭＯＳトランジスタＮ１をオン動作させるゲート制御電圧Ｖｇｎは、上述したようにそのＮｃｈ型ＭＯＳトランジスタＮ１の閾値レベルＶｔｈｎを境に変化が抑制される。

これにより、図５中に示すように、入力信号ＮＣＮＴ＿ＥＮが“Ｌ”から“Ｈ”に切り換わってから、出力段のＮｃｈ型ＭＯＳトランジスタＮ１のオフ動作からオン動作を行うまでの遅延時間を短縮させることができるとともに、オフ動作からオン動作を行う変化すなわちスルーレートを抑制させることができる。

次に上述の場合とは反対に、入力信号ＮＣＮＴ＿ＥＮが“Ｈ”から“Ｌ”に変化する時について説明する。
図５における（３−２）の区間において、入力信号ＮＣＮＴ＿ＥＮが“Ｈ”から“Ｌ”に変化することで、インバータ回路ＩＮＶは“Ｈ”出力され、前段回路Ｓ２３のＰｃｈ型ＭＯＳトランジスタＰ２４はオフ動作し、Ｎｃｈ型ＭＯＳトランジスタＮ２５はオン動作、スルーレート制御回路Ｓ２１のＰｃｈ型ＭＯＳトランジスタＰ２３はオフ動作状態となる。この時、ゲート制御電圧Ｖｇｎは閾値レベルＶｔｈｎ以上となっているため、スルーレート制御回路Ｓ２２のＮｃｈ型ＭＯＳトランジスタＮ２４はオン動作状態であり、抵抗Ｒ２２を介在することなく高速でプルアップ駆動される。

次に（３−３）の区間は、ゲート制御電圧Ｖｇｎ以下となったときであり、スルーレート制御回路Ｓ２２のＮｃｈ型ＭＯＳトランジスタＮ２４はオフ状態となり、前段回路Ｓ２３のＮｃｈ型ＭＯＳトランジスタＮ２５と出力段のＮｃｈ型ＭＯＳトランジスタＮ１との間には抵抗Ｒ２２が直列に介在によりゲート制御電圧Ｖｇｎのプルダウン駆動が抑制されるようになる。

これにより、出力信号Ｖｏｕｔｎは、出力段のＮｃｈ型ＭＯＳトランジスタＮ１のオフにより“Ｌ”から“Ｈ”に切り換えられるが、その出力段のＮｃｈ型ＭＯＳトランジスタＮ１をオフ動作させるゲート制御電圧Ｖｇｎは、上述したようにそのＮｃｈ型ＭＯＳトランジスタＮ１の閾値レベルＶｔｈｎを境に変化が抑制される。

これにより、図５に示すように、入力信号ＮＣＮＴ＿ＥＮが“Ｈ”から“Ｌ”に切り換わってから、出力段のＮｃｈ型ＭＯＳトランジスタＮ１のオン動作からオフ動作を行うまでの遅延時間を短縮させることができるとともに、オン動作からオフ動作を行う変化すなわちスルーレートを抑制させることができる。

このようにして、Ｐｃｈ型ＭＯＳトランジスタおよびＮｃｈ型ＭＯＳトランジスタの出力論理が変化する時の電源電流及びＧＮＤ電流の急峻な変化を抑えつつ、入力信号の論理が切り換わってから出力段のＭＯＳトランジスタがオン／オフ、オフ／オンされるまでの遅延時間だけを選択的に短縮させることができる。また出力段のＭＯＳトランジスタと同一のＭＯＳトランジスタを閾値電圧検出回路に用いることで、トランジスタの製造ばらつきや温度に依存しないスルーレート制御の実現が可能となる。

これにより、ＭＯＳトランジスタによる出力バッファ回路を有する半導体集積回路装置にあって、出力信号の遅延をそれほど拡大させることなく、電流の急激な変化に起因する誤動作を防止させることができる。

（実施例２）
図６に示す実施例では、図４に示した駆動回路を用いた昇圧型ＤＣ−ＤＣコンバータを構成しており、駆動回路で駆動されるＭＯＳトランジスタＮ１を介して端子パッド７のレベルを切り換えて、逆流防止ダイオードＳＤ７とインダクタＬ７とおよび出力容量Ｃ７を介してスイッチング制御回路１００を介して前記駆動回路に入力信号ＮＣＮＴ＿ＥＮを供給しており、電流の急激な変化に起因する誤動作を防止できる。

（第３の実施形態）
図７は、図１に示した出力Ｐｃｈ型ＭＯＳトランジスタの駆動回路と図４に示した出力Ｎｃｈ型ＭＯＳトランジスタの駆動回路を組み合わせた駆動回路である出力バッファ回路を構成している。具体的には、Ｐｃｈ型ＭＯＳトランジスタＰ１とＮｃｈ型ＭＯＳトランジスタＮ１とを直列に接続し、トランジスタＰ１とトランジスタＮ１との接続点を出力バッファ回路の出力信号Ｖｏｕｔとしている。

なお、本発明は上記に限定されるものではなく、その要旨を逸脱しない範囲で変更可能であることは言うまでもない。例えば、閾値検出回路の検出レベルをＭＯＳトランジスタの直列接続により変化させることができる。またプルアップ／プルダウン駆動を抑制する抵抗Ｒ１１，抵抗Ｒ２１はダイオード等を用いて構成できる。

本発明に係るスルーレート制御方式は、ＭＯＳトランジスタによる出力バッファ回路を有する半導体集積回路装置や、スイッチング式のＤＣ−ＤＣコンバータのスイッチング部に有用である。

本発明の第１の実施形態のＰｃｈ型ＭＯＳトランジスタ駆動回路図 同実施形態の動作波形図 同実施形態を適用した降圧型ＤＣ−ＤＣコンバータの構成図 本発明の第２の実施形態のＮｃｈ型ＭＯＳトランジスタ駆動回路図 同実施形態の動作波形図 同実施形態を適用した降圧型ＤＣ−ＤＣコンバータの構成図 本発明の第１の実施形態と第２の実施形態を組み合わせたＭＯＳトランジスタの駆動回路の回路構成図 従来のＭＯＳトランジスタの駆動回路の回路図 同従来例の駆動回路を用いた降圧型ＤＣ−ＤＣコンバータの構成図

符号の説明

ＰＣＮＴ＿ＥＮ，ＮＣＮＴ＿ＥＮ 入力信号
Ｐ１ 出力段を構成するＰｃｈ型ＭＯＳトランジスタ
Ｎ１ 出力段を構成するＮｃｈ型ＭＯＳトランジスタ
Ｐ１２ Ｐｃｈ型ＭＯＳトランジスタ（プルダウンスイッチ）
Ｐ１３ Ｐｃｈ型ＭＯＳトランジスタ（電流バイパス手段）
Ｐ２３ Ｐｃｈ型ＭＯＳトランジスタ（第１の電流バイパス路）
Ｐ２４ Ｐｃｈ型ＭＯＳトランジスタ（プルアップスイッチ）
Ｎ１３ Ｎｃｈ型ＭＯＳトランジスタ（スイッチ手段）
Ｎ１４ Ｎｃｈ型ＭＯＳトランジスタ（プルアップスイッチ）
Ｓ１１，Ｓ２１ 閾値電圧検出回路
Ｓ１３，Ｓ２３ 前段回路
Ｒ１１ 第１の抵抗（第１の抵抗成分）
Ｒ２１ 第１の抵抗（第１の抵抗成分）
Ｒ１２，Ｒ２２ 第２の抵抗（第２の抵抗成分）
Ｃ１１，Ｃ２１ 第１のスルーレート制御回路
Ｃ１２，Ｃ２２ 第２のスルーレート制御回路
Ｎ２５ Ｎｃｈ型ＭＯＳトランジスタ（プルダウンスイッチ）
Ｎ２４ Ｎｃｈ型ＭＯＳトランジスタ（第２の電流バイパス路）
Ａ１ アンド回路
Ｏ１ オア回路
９１ スイッチング部
１００ スイッチング制御回路

Claims (7)

1. 入力信号に従ってＭＯＳトランジスタをオン／オフする駆動回路であって、
   前記入力信号が前記ＭＯＳトランジスタのオンを指示している場合に前記ＭＯＳトランジスタのゲート電圧と閾値電圧との比較結果を出力する閾値電圧検出回路と、
   前記閾値電圧検出回路の出力によって動作し前記ＭＯＳトランジスタのゲート−ソース間電圧をプルアップするプルアップスイッチと、
   第１の抵抗成分と前記第１の抵抗と並列に接続される電流バイパス手段からなる第１のスルーレート制御回路と、
   前記第１のスルーレート制御回路と直列をなして前記ＭＯＳトランジスタのゲート−ソース間に接続され前記入力信号と逆相でオン／オフするプルダウンスイッチと、
   前記プルアップスイッチと並列に接続され前記入力信号に従ってオン／オフするスイッチ手段と第２の抵抗成分との直列構成からなる第２のスルーレート制御回路と
   を備えた駆動回路。
2. 前記ＭＯＳトランジスタがＰｃｈ型ＭＯＳトランジスタの場合に、前記プルアップスイッチと前記スイッチ手段がＮｃｈ型ＭＯＳトランジスタ、前記電流バイパス手段と前記プルダウンスイッチがＰｃｈ型ＭＯＳトランジスタで構成した請求項１記載の駆動回路。
3. 入力信号に従ってＭＯＳトランジスタをオン／オフする駆動回路であって、
   前記入力信号が前記ＭＯＳトランジスタのオンを指示している場合に前記ＭＯＳトランジスタのゲート電圧と閾値電圧との比較結果を出力する閾値電圧検出回路と、
   前記閾値電圧検出回路の出力で制御され前記ＭＯＳトランジスタのゲート制御電圧Ｖｇｎの“Ｌ”から“Ｈ”への変化を加速させる電流バイパス路を形成する第１の電流バイパス路と、
   前記入力信号で制御されて前記ＭＯＳトランジスタのゲートをプルアップするプルアップスイッチに直列に介装され前記ＭＯＳトランジスタのゲート制御電圧Ｖｇｎの“Ｌ”から“Ｈ”への変化を抑制する第１の抵抗成分と、
   前記入力信号で制御されて前記ＭＯＳトランジスタのゲートをプルダウンするプルダウンスイッチに直列に介装され前記ＭＯＳトランジスタのゲート制御電圧Ｖｇｎが“Ｈ”から“Ｌ”への変化を抑制する第２の抵抗成分と、
   前記第２の抵抗成分と並列に介在して電流バイパス路を形成する第２の電流バイパス路とを備えた駆動回路。
4. 前記ＭＯＳトランジスタがＮｃｈ型ＭＯＳトランジスタの場合に、
   前記プルアップスイッチと前記第１の電流バイパス路をＰｃｈ型ＭＯＳトランジスタ、第２の電流バイパス路と前記プルダウンスイッチをＮｃｈ型ＭＯＳトランジスタで構成した請求項１記載の駆動回路。
5. 前記閾値電圧検出回路は、
   基準電流を流すＮｃｈ型の第１のＭＯＳトランジスタとこの第１のＭＯＳトランジスタとゲート電圧を共有したＮｃｈ型の第２のＭＯＳトランジスタと、
   電源と前記第２のＭＯＳトランジスタとの間に直列に介在されゲートが前記ＭＯＳトランジスタのゲートに接続されたＰｃｈ型の第３のＭＯＳトランジスタと、
   前記第３のＭＯＳトランジスタの出力と前記入力信号ＰＣＮＴ＿ＥＮ信号を入力としたアンド回路と
   を備え、前記アンド回路の出力を前記閾値電圧検出回路の出力とした請求項２記載の駆動回路。
6. 前記閾値電圧検出回路は、
   基準電流を流すＮｃｈ型の第１のＭＯＳトランジスタとこの第１のＭＯＳトランジスタとゲートを共有したＮｃｈ型の第２のＭＯＳトランジスタと、
   一方の電源と前記第２のＭＯＳトランジスタとの間に直列に介在したＰｃｈ型の第３のＭＯＳトランジスタと、
   前記第３のＭＯＳトランジスタとゲートを共有したＰｃｈ型の第４のＭＯＳトランジスタと、
   前記第４のＭＯＳトランジスタと他方の電源間に直列に介在するＮｃｈ型の第５のＭＯＳトランジスタと、
   前記第４のＭＯＳトランジスタの出力と前記入力信号を位相反転した信号を入力信号としたオア回路と
   を備え、前記オア回路の出力を前記閾値電圧検出回路の出力とした請求項４記載の駆動回路。
7. スイッチング制御回路とスイッチング部との間に、請求項２〜請求項６のいずれかに記載の駆動回路を介装したＤＣ−ＤＣコンバータ。

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