JP3285088B2 - Ｅｍｉノイズ除去機構を備える波形出力装置 - Google Patents

Ｅｍｉノイズ除去機構を備える波形出力装置

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JP3285088B2
JP3285088B2 JP25413899A JP25413899A JP3285088B2 JP 3285088 B2 JP3285088 B2 JP 3285088B2 JP 25413899 A JP25413899 A JP 25413899A JP 25413899 A JP25413899 A JP 25413899A JP 3285088 B2 JP3285088 B2 JP 3285088B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＥＭＩ（Electro
Magnetic Interference）ノイズの除去機構を備える波
形出力装置に関する。
【０００２】
【従来の技術】波形を出力する波形出力装置において
は、波形出力時にＥＭＩノイズが発生すると、このＥＭ
Ｉノイズが波形出力装置の周辺に配置された他の装置に
放射され、それにより、他の装置の誤動作を誘発してし
まう。
【０００３】このようなＥＭＩノイズは、出力される波
形の立ち上がりエッジが急峻である場合や、オーバーシ
ュートが生じた場合に発生する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
波形出力装置においては、出力される波形のオーバーシ
ュートや立ち上がりエッジ等の振幅を制御する機構が設
けられていなかったため、波形の振幅が必要以上に大き
くなり、その結果、大きなＥＭＩノイズが発生し、この
ＥＭＩノイズが他の装置に放射されてしまうという問題
点があった。
【０００５】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、波形の振幅を
制御することにより、ＥＭＩの放射ノイズを除去するこ
とができるＥＭＩノイズ除去機構を備える波形出力装置
を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、波形の振幅を制御することにより、ＥＭＩ
の放射ノイズが除去された波形を出力するＥＭＩノイズ
除去機構を備える波形出力装置であって、クロック波形
が入力される波形入力部と、ゲート部が前記波形入力部
に接続され、ソース部がＧＮＤに接続され、前記波形入
力部を介して入力されたクロック波形に基づいてＯＮま
たはＯＦＦに切り換わるＮＭＯＳトランジスタと、ゲー
ト部が前記波形入力部に接続され、ドレイン部が第１の
抵抗部品を介して電源に接続され、ソース部が前記ＮＭ
ＯＳトランジスタのドレイン部に接続され、前記波形入
力部を介して入力されたクロック波形に基づいてＯＮま
たはＯＦＦに切り換わり、ＯＮとなる時にソース部にて
波形を立ち上げる第１のＰＭＯＳトランジスタと、前記
第１のＰＭＯＳトランジスタと前記ＮＭＯＳトランジス
タとの接続点における波形を出力する波形出力部と、一
方の端子が前記電源に接続されたｎ（ｎは自然数）段の
第２の抵抗部品と、ドレイン部が前記ｎ段の第２の抵抗
部品のそれぞれの他方の端子に接続され、ソース部が前
記第１のＰＭＯＳトランジスタのソース部に接続された
ｎ段の第２のＰＭＯＳトランジスタと、入力部が前記第
１のＰＭＯＳトランジスタのソース部と前記ＮＭＯＳト
ランジスタのドレイン部との接続点に接続され、出力部
が前記ｎ段の第２のＰＭＯＳトランジスタのそれぞれの
ゲート部に接続され、前記第１のＰＭＯＳトランジスタ
のソース部と前記ＮＭＯＳトランジスタのドレイン部と
の接続点における波形に基づいて前記ｎ段の第２のＰＭ
ＯＳトランジスタのそれぞれをＯＮまたはＯＦＦに切り
換える制御部とを有し、前記制御部は、前記ｎ段の第２
のＰＭＯＳトランジスタを１段目から順次ＯＦＦに切り
換えることにより前記第１のＰＭＯＳトランジスタと前
記電源ＶＤＤとの間の抵抗値を可変し、前記波形出力部
は、前記第１のＰＭＯＳトランジスタと前記電源ＶＤＤ
との間の抵抗値により振幅が制御された、前記第１のＰ
ＭＯＳトランジスタと前記ＮＭＯＳトランジスタとの接
続点における波形を出力することを特徴とする。
【０００７】また、前記制御部は、一方の入力端子に前
記第１のＰＭＯＳトランジスタのソース部と前記ＮＭＯ
Ｓトランジスタのドレイン部との接続点における波形が
入力され、他方の入力端子に比較電位が入力され、前記
第１のＰＭＯＳトランジスタのソース部と前記ＮＭＯＳ
トランジスタのドレイン部との接続点における波形の電
位と前記比較電位とに基づいて立ち上がり波形を生成し
て出力するｎ段の差動増幅回路と、一方の端子が前記電
源に接続されたｎ段の第３の抵抗部品と、ＣＬＫ入力部
に前記ｎ段の差動増幅回路のそれぞれから出力された立
ち上がり波形が入力され、ＤＡＴＡ入力部が前記ｎ段の
第３の抵抗部品の他方の端子に接続され、前記ＣＬＫ入
力部に入力された立ち上がり波形に基づいて信号を生成
し、前記ｎ段の第２のＰＭＯＳトランジスタのそれぞれ
のゲート部に対して出力するｎ段のフリップフロップ回
路とを有し、前記ｎ段のフリップフロップ回路のそれぞ
れは、前記ＣＬＫ入力部に入力された立ち上がり波形に
基づいて生成された信号を次段の差動増幅回路のイネー
ブル端子に対して出力することを特徴とする。
【０００８】また、前記ｎ段の第２のＰＭＯＳトランジ
スタのそれぞれは、前記第１のＰＭＯＳトランジスタと
前記電源との伝送路内で、前記ｎ段の第２の抵抗部品の
それぞれとの位置が反転していることを特徴とする。
【０００９】また、前記ＮＭＯＳトランジスタ側に第４
の抵抗部品を有することを特徴とする。
【００１０】また、前記第１のＰＭＯＳトランジスタ側
に第５の抵抗部品を有することを特徴とする。
【００１１】また、波形の振幅を制御することにより、
ＥＭＩの放射ノイズが除去された波形を出力するＥＭＩ
ノイズ除去機構を備える波形出力装置であって、クロッ
ク波形が入力される波形入力部と、ベース部が前記波形
入力部に接続され、エミッタ部がＧＮＤに接続され、前
記波形入力部を介して入力されたクロック波形に基づい
てＯＮまたはＯＦＦに切り換わるＮＰＮトランジスタ
と、ベース部が前記波形入力部に接続され、コレクタ部
が第１の抵抗部品を介して電源に接続され、エミッタ部
が前記ＮＰＮトランジスタのコレクタ部に接続され、前
記波形入力部を介して入力されたクロック波形に基づい
てＯＮまたはＯＦＦに切り換わり、ＯＮとなる時にエミ
ッタ部にて波形を立ち上げる第１のＰＮＰトランジスタ
と、前記第１のＰＮＰトランジスタと前記ＮＰＮトラン
ジスタとの接続点における波形を出力する波形出力部
と、一方の端子が前記電源に接続されたｎ（ｎは自然
数）段の第２の抵抗部品と、コレクタ部が前記ｎ段の第
２の抵抗部品のそれぞれの他方の端子に接続され、エミ
ッタ部が前記第１のＰＮＰトランジスタのエミッタ部に
接続されるｎ段の第２のＰＮＰトランジスタと、入力部
が前記第１のＰＮＰトランジスタのエミッタ部と前記Ｎ
ＰＮトランジスタのコレクタ部との接続点に接続され、
出力部が前記ｎ段の第２のＰＮＰトランジスタのそれぞ
れのベース部に接続され、前記第１のＰＮＰトランジス
タのエミッタ部と前記ＮＰＮトランジスタのコレクタ部
との接続点おける波形に基づいて前記ｎ段の第２のＰＮ
ＰトランジスタのそれぞれをＯＮまたはＯＦＦに切り換
える制御部とを有し、前記制御部は、前記ｎ段の第２の
ＰＮＰトランジスタを１段目から順次ＯＦＦにすること
により前記第１のＰＮＰトランジスタと前記電源ＶＤＤ
との間の抵抗値を可変し、前記波形出力部は、前記第１
のＰＮＰトランジスタと前記電源ＶＤＤとの間の抵抗値
により振幅が制御された、前記第１のＰＮＰトランジス
タと前記ＮＰＮトランジスタとの接続点における波形を
出力することを特徴とする。
【００１２】また、前記制御部は、一方の入力端子に前
記第１のＰＮＰトランジスタのエミッタ部と前記ＮＰＮ
トランジスタのコレクタ部との接続点における波形が入
力され、他方の入力端子に比較電位が入力され、前記第
１のＰＮＰトランジスタのエミッタ部と前記ＮＰＮトラ
ンジスタのコレクタ部との接続点における波形の電位と
前記比較電位とに基づいて立ち上がり波形を生成して出
力するｎ段の差動増幅回路と、一方の端子が前記電源に
接続されるｎ段の第３の抵抗部品と、ＣＬＫ入力部に前
記ｎ段の差動増幅回路のそれぞれから出力された立ち上
がり波形が入力され、ＤＡＴＡ入力部が前記ｎ段の第３
の抵抗部品の他方の端子に接続され、前記ＣＬＫ入力部
に入力された立ち上がり波形に基づいて信号を生成し、
前記ｎ段の第２のＰＮＰトランジスタのそれぞれのベー
ス部に対して出力するｎ段のフリップフロップ回路とを
有し、前記ｎ段のフリップフロップ回路のそれぞれは、
前記ＣＬＫ入力部に入力された立ち上がり波形に基づい
て生成された信号を次段の差動増幅回路のイネーブル端
子に対して出力することを特徴とする。
【００１３】また、前記ｎ段の第２のＰＮＰトランジス
タのそれぞれは、前記第１のＰＭＯＳトランジスタと前
記電源との伝送路内で、前記ｎ段の第２の抵抗部品のそ
れぞれとの位置が反転していることを特徴とする。
【００１４】また、前記ＮＰＮトランジスタ側に第４の
抵抗部品を有することを特徴とする。
【００１５】また、前記第１のＰＮＰトランジスタ側に
第５の抵抗部品を有することを特徴とする。
【００１６】また、前記ｎ段の差動増幅回路に入力され
る比較電位のそれぞれは、次段の差動増幅回路に入力さ
れる比較電位よりも大きいことを特徴とする。
【００１７】また、前記ｎ段の差動増幅回路のそれぞれ
は、装置内部にて生成された比較電位が入力されること
を特徴とする。
【００１８】また、前記ｎ段の差動増幅回路のそれぞれ
は、装置外部から比較電位が入力されることを特徴とす
る。
【００１９】（作用）上記のように構成された本発明に
おいては、制御部において、ｎ段の第２のＰＭＯＳトラ
ンジスタのそれぞれが１段目から順次ＯＦＦになるよう
に切り換わることにより、第１のＰＭＯＳトランジスタ
と電源との間の抵抗値が可変し、可変した抵抗値に基づ
いて、第１のＰＭＯＳトランジスタとＮＭＯＳトランジ
スタとの接続点における波形の振幅が制御される。
【００２０】これにより、第１のＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとの接続点における波形は、オ
ーバーシュートが抑制されるとともに、立ち上がりエッ
ジがなだらなものになり、高調波成分が小さくなるた
め、波形出力時にＥＭＩの放射ノイズが除去される。
【００２１】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
【００２２】図１は、本発明のＥＭＩノイズ除去機構を
備える波形出力装置の実施の一形態を示す図である。
【００２３】図１に示すように本形態は、波形入力部７
１と、第１の抵抗部品である抵抗１１と、第２の抵抗部
品である抵抗１２，１３と、第１のＰＭＯＳトランジス
タであるＰＭＯＳトランジスタ２３と、第２のＰＭＯＳ
トランジスタであるＰＭＯＳトランジスタ２１，２２
と、ＮＭＯＳトランジスタ３１と、波形出力部７２と、
制御部８１とから構成されている。
【００２４】なお、制御部８１は、差動増幅回路５１，
５２と、フリップフロップ回路４１，４２と、第３の抵
抗部品である抵抗１４，１５とから構成されている。
【００２５】抵抗１１は、一方の端子が電源ＶＤＤに接
続され、他方の端子がＰＭＯＳトランジスタ２１のソー
ス部、ＰＭＯＳトランジスタ２２のソース部及びＰＭＯ
Ｓトランジスタ２３のドレイン部に接続される。
【００２６】抵抗１２は、一方の端子が電源ＶＤＤに接
続され、他方の端子がＰＭＯＳトランジスタ２２のドレ
イン部に接続される。
【００２７】抵抗１３は、一方の端子が電源ＶＤＤに接
続され、他方の端子がＰＭＯＳトランジスタ２１のドレ
イン部に接続される。
【００２８】波形入力部７１は、ＰＭＯＳトランジスタ
２３及びＮＭＯＳトランジスタ３１のゲート部に接続さ
れており、クロック波形が外部から入力されると、この
クロック波形は、ＰＭＯＳトランジスタ２３及びＮＭＯ
Ｓトランジスタ３１に入力される。
【００２９】ＰＭＯＳトランジスタ２３は、波形入力部
７１を介して入力されたクロック波形に基づいてＯＮま
たはＯＦＦになり、ＰＭＯＳトランジスタ２３がＯＮす
る時に、ＰＭＯＳトランジスタ２３のソース部とＮＭＯ
Ｓトランジスタ３１のドレイン部との接続点にて波形が
立ち上がる。
【００３０】ＮＭＯＳトランジスタ３１は、ソース部が
ＧＮＤに接続されており、ＰＭＯＳトランジスタ２３と
同様に、波形入力部７１を介して入力されたクロック波
形に基づいてＯＮまたはＯＦＦになる。
【００３１】波形出力部７２は、ＰＭＯＳトランジスタ
２３のソース部及びＮＭＯＳトランジスタ３１のドレイ
ン部に接続されており、この接続点における波形を出力
する。
【００３２】差動増幅回路５１は、一方の入力端子にＰ
ＭＯＳトランジスタ２３のソース部とＮＭＯＳトランジ
スタ３１のドレイン部との接続点における波形が入力さ
れ、他方の入力端子に比較電位６１が入力され、ＰＭＯ
Ｓトランジスタ２３のソース部とＮＭＯＳトランジスタ
３１のドレイン部との接続点における波形の電位と比較
電位６１とに基づいて、立ち上がり波形を生成してフリ
ップフロップ回路４１のＣＬＫ入力部に対して出力す
る。
【００３３】差動増幅回路５２は、一方の入力端子にＰ
ＭＯＳトランジスタ２３のソース部とＮＭＯＳトランジ
スタ３１のドレイン部との接続点における波形が入力さ
れ、他方の入力端子に比較電位６２が入力され、ＰＭＯ
Ｓトランジスタ２３のソース部とＮＭＯＳトランジスタ
３１のドレイン部との接続点における波形の電位と比較
電位６２とに基づいて、立ち上がり波形を生成してフリ
ップフロップ回路４２のＣＬＫ入力部に対して出力す
る。
【００３４】なお、本形態においては、比較電位６１
は、比較電位６２よりも大きな値に設定されている。
【００３５】フリップフロップ回路４１は、ＣＬＫ入力
部が差動増幅回路５１の出力部に接続され、ＤＡＴＡ入
力部が抵抗１４を介して電源ＶＤＤに接続され、波形出
力部Ｑが差動増幅回路５２のイネーブル端子及びＰＭＯ
Ｓトランジスタ２１のゲート部に接続されており、差動
増幅回路５１から出力された立ち上がり波形に基づい
て、ＨＩＧＨレベルの信号を生成して差動増幅回路５２
及びＰＭＯＳトランジスタ２１に対して出力する。
【００３６】フリップフロップ回路４２は、ＣＬＫ入力
部が差動増幅回路５２の出力部に接続され、ＤＡＴＡ入
力部が抵抗１５を介して電源ＶＤＤに接続され、波形出
力部ＱがＰＭＯＳトランジスタ２２のゲート部に接続さ
れており、差動増幅回路５２から出力された立ち上がり
波形に基づいて、ＨＩＧＨレベルの信号を生成してＰＭ
ＯＳトランジスタ２２に対して出力する。
【００３７】ＰＭＯＳトランジスタ２１は、フリップフ
ロップ回路４１から出力されたＨＩＧＨレベルの信号が
入力されると、ＯＦＦになる。
【００３８】ＰＭＯＳトランジスタ２２は、フリップフ
ロップ回路４２から出力されたＨＩＧＨレベルの信号が
入力されると、ＯＦＦになる。
【００３９】なお、本形態においては、ＰＭＯＳトラン
ジスタ２１，２２の出力電流値は、互いに同一である。
【００４０】また、差動増幅回路５２は、フリップフロ
ップ回路４１から出力されたＨＩＧＨレベルの信号が入
力されると、ＯＮになる。
【００４１】以下に、上記のように構成されたＥＭＩノ
イズ除去機構を備える波形出力装置の動作について説明
する。
【００４２】なお、初期状態においては、フリップフロ
ップ回路４１，４２は、波形出力部ＱがＬＯＷクランプ
されており、また、ＰＭＯＳトランジスタ２１，２２
は、ＯＮしており、また、差動増幅回路５１は、出力が
ディセーブル状態になっている。
【００４３】初期状態において、波形入力部７１にクロ
ック波形が入力されると、このクロック波形が、波形入
力部７１を介してＰＭＯＳトランジスタ２３及びＮＭＯ
Ｓトランジスタ３１に入力される。
【００４４】ＰＭＯＳトランジスタ２３においては、入
力されたクロック波形に基づいてＯＮまたはＯＦＦにな
り、ＰＭＯＳトランジスタ２３がＯＮする時に、ＰＭＯ
Ｓトランジスタ２３のソース部とＮＭＯＳトランジスタ
３１のドレイン部との接続点にて、波形が立ち上がる。
【００４５】このとき、ＰＭＯＳトランジスタ２１，２
２は、初期状態であるため、共にＯＮしている。
【００４６】ここで、抵抗１１の抵抗値Ｒ１１、抵抗１
２の抵抗値Ｒ１２及び抵抗１３の抵抗値Ｒ１３が、いず
れもＲである場合、ＰＭＯＳトランジスタ２３のドレイ
ン部と電源ＶＤＤとの間の抵抗値はＲ／３となる。
【００４７】このため、ＰＭＯＳトランジスタ２３及び
ＮＭＯＳトランジスタ３１の接続点と波形出力部７２と
に接続される伝送路の特性インピーダンスが高い場合に
は、ＰＭＯＳトランジスタ２３のソース部とＮＭＯＳト
ランジスタ３１のドレイン部との接続点における波形
は、立ち上がりが急峻な波形となる。
【００４８】図２は、図１に示したＰＭＯＳトランジス
タ２３がＯＮした時にＰＭＯＳトランジスタ２３のソー
ス部とＮＭＯＳトランジスタ３１のドレイン部との接続
点における波形を示す図である。なお、図２は、波形の
電位と比較電位６１，６２との関係も合わせて示してお
り、比較電位６１は、比較電位６２よりも高い電位に設
定されている。
【００４９】図２に示すように、ＰＭＯＳトランジスタ
２３のドレイン部と電源ＶＤＤとの間の抵抗値がＲ／３
である場合、ＰＭＯＳトランジスタ２３のソース部とＮ
ＭＯＳトランジスタ３１のドレイン部との接続点におけ
る波形は、立ち上がりが急峻な波形１となる。波形１
は、高調波成分が大きいため、ＥＭＩノイズが大きくな
る。
【００５０】このとき、差動増幅回路５１においては、
ＰＭＯＳトランジスタ２３のソース部とＮＭＯＳトラン
ジスタ３１のドレイン部との接続点における波形１の電
位が比較電位６１よりも高電位であるため、立ち上がり
波形が生成され、生成された立ち上がり波形がフリップ
フロップ回路４１のＣＬＫ入力部に対して出力される。
【００５１】フリップフロップ回路４１においては、差
動増幅回路５１から出力された立ち上がり波形のＣＬＫ
エッジがＣＬＫ入力部を介して入力されると、ＨＩＧＨ
レベルの信号が生成され、生成された信号がＰＭＯＳト
ランジスタ２１のゲート部及び差動増幅回路５２のイネ
ーブル端子に対して出力される。これにより、ＰＭＯＳ
トランジスタ２１がＯＦＦになり、差動増幅回路５２が
ＯＮになる。
【００５２】このため、波形入力部７１にクロック波形
が入力されている状態において、ＰＭＯＳトランジスタ
２１は、ＯＦＦになり、また、ＰＭＯＳトランジスタ２
２は、ＯＮのままである。これにより、ＰＭＯＳトラン
ジスタ２３のドレイン部と電源ＶＤＤとの間の抵抗値は
Ｒ／２となる。
【００５３】ここで、ＰＭＯＳトランジスタ２３が、波
形入力部７１を介して入力されたクロック波形に基づい
てＯＮになると、ＰＭＯＳトランジスタ２３のソース部
とＮＭＯＳトランジスタ３１のドレイン部との接続点に
て、波形が立ち上がる。
【００５４】この時の波形は、ＰＭＯＳトランジスタ２
３のドレイン部と電源ＶＤＤとの間の抵抗値がＲ／２で
あるため、ＰＭＯＳトランジスタ２３及びＮＭＯＳトラ
ンジスタ３１の接続点と波形出力部７２とに接続される
伝送路の特性インピーダンスとの関係によって、図２に
示した波形２となる。
【００５５】このとき、差動増幅回路５１においては、
ＰＭＯＳトランジスタ２３のソース部とＮＭＯＳトラン
ジスタ３１のドレイン部との接続点における波形２の電
位が比較電位６１よりも低電位であるため、立ち上がり
波形が出力されない。
【００５６】一方、差動増幅回路５２においては、ＰＭ
ＯＳトランジスタ２３のソース部とＮＭＯＳトランジス
タ３１のドレイン部との接続点における波形２の電位が
比較電位６２よりも高電位であるため、立ち上がり波形
が生成され、生成された立ち上がり波形がフリップフロ
ップ回路４２のＣＬＫ入力部に対して出力される。
【００５７】フリップフロップ回路４２においては、差
動増幅回路５２から出力された立ち上がり波形のＣＬＫ
エッジがＣＬＫ入力部を介して入力されると、ＨＩＧＨ
レベルの信号が生成され、生成された信号がＰＭＯＳト
ランジスタ２２のゲート部に対して出力される。これに
より、ＰＭＯＳトランジスタ２２がＯＦＦになる。
【００５８】このため、波形入力部７１にクロック波形
が入力されている状態において、ＰＭＯＳトランジスタ
２１，２２は、共にＯＦＦになる。これにより、ＰＭＯ
Ｓトランジスタ２３のドレイン部と電源ＶＤＤとの間の
抵抗値はＲとなる。
【００５９】ここで、ＰＭＯＳトランジスタ２３が波形
入力部７１を介して入力されたクロック波形に基づいて
ＯＮになると、ＰＭＯＳトランジスタ２３のソース部と
ＮＭＯＳトランジスタ３１のドレイン部との接続点に
て、波形が立ち上がる。
【００６０】この時の波形は、ＰＭＯＳトランジスタ２
３のドレイン部と電源ＶＤＤとの間の抵抗値がＲである
ため、ＰＭＯＳトランジスタと波形出力部７２とに接続
される伝送路の特性インピーダンスとの関係によって、
図２に示した波形３となる。波形３は、立ち上がりがな
だらかであり、高調波成分が小さな波形である。
【００６１】その後、波形出力部７２において、ＰＭＯ
Ｓトランジスタ２３のソース部とＮＭＯＳトランジスタ
３１のドレイン部との接続部における波形３が出力され
る。波形３は、立ち上がりがなだらかであるとともに、
高調波成分が小さいため、ＥＭＩの放射ノイズが除去さ
れている。
【００６２】なお、波形出力部７２においては、ＰＭＯ
Ｓトランジスタ２３のソース部とＮＭＯＳトランジスタ
３１のドレイン部との接続点における波形が波形１及び
波形２のように高調波成分が大きい時には、この波形が
出力されず、ＰＭＯＳトランジスタ２３のソース部とＮ
ＭＯＳトランジスタ３１のドレイン部との接続点におけ
る波形が波形３のように高調波成分が小さなものになっ
た時点で、この波形が出力される。
【００６３】上述したように本形態においては、出力さ
れる波形の振幅を最適に制御することによって、ＥＭＩ
の放射ノイズを除去することができる。
【００６４】なお、本発明においては、図１に示したも
のに対して、フリップフロップ回路及び差動増幅回路を
更に追加する構成であっても良い。このような構成にす
る場合、フリップフロップ回路及び差動増幅回路の追加
分に対応してＰＭＯＳトランジスタ及び抵抗を設ける必
要がある。
【００６５】また、本形態においては、ＰＭＯＳトラン
ジスタ２１，２２にそれぞれが抵抗１３，１２を介して
電源ＶＤＤに接続される場合の構成について説明した
が、ＰＭＯＳトランジスタ２１と抵抗１３との位置及び
ＰＭＯＳトランジスタ２２と抵抗１２との位置を反転さ
せる構成であっても良い。
【００６６】また、本形態においては、抵抗１１〜１３
の抵抗値Ｒ１１〜Ｒ１３の値が等しく、すべてＲである
場合の動作について説明したが、抵抗値Ｒ１１〜Ｒ１３
が互いに異なる値であっても良い。
【００６７】また、本形態においては、ＰＭＯＳトラン
ジスタ２１，２２の出力電流値が等しい場合の動作につ
いて説明したが、ＰＭＯＳトランジスタ２１，２２の出
力電流値が互いに異なり、出力電流値が大きなＰＭＯＳ
トランジスタから順次ＯＦＦになる構成であっても、出
力電流値が小さなＰＭＯＳトランジスタから順次ＯＦＦ
になる構成であっても良い。
【００６８】また、本形態においては、トランジスタに
ＭＯＳトランジスタを用いた場合の動作について説明し
たが、ＰＭＯＳトランジスタをＰＮＰトランジスタに変
更し、ＮＭＯＳトランジスタをＮＰＮトランジスタに変
更する構成であっても良い。
【００６９】また、本形態においては、波形出力装置の
内部及び外部のどちらから差動増幅回路に比較電位を入
力する構成であっても良い。波形出力装置の内部から差
動増幅回路に比較電位を入力する構成としては、例え
ば、波形出力装置の内部に比較電位を生成する回路を設
け、この回路にて生成された比較電位を差動増幅回路に
入力する構成や、波形出力装置の内部に設けられた伝送
路内の遠端素子から比較電位に相当する電位をフィード
バックして差動増幅回路に入力する構成がある。
【００７０】また、ＮＭＯＳトランジスタ３１側に抵抗
を設け、この抵抗によって波形の振幅を制御する構成で
あっても良い。
【００７１】また、ＰＭＯＳトランジスタ２３側とＮＭ
ＯＳトランジスタ３１側とに抵抗を設け、この抵抗によ
って波形の振幅を制御する構成であっても良い。
【００７２】
【発明の効果】以上説明したように本発明においては、
制御部において、ｎ段の第２のＰＭＯＳトランジスタの
それぞれが１段目から順次ＯＦＦになるように切り換わ
ることにより、第１のＰＭＯＳトランジスタと電源との
間の抵抗値が可変し、可変した抵抗値に基づいて、第１
のＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接
続点における波形の振幅が制御される。
【００７３】これにより、第１のＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとの接続点における波形は、オ
ーバーシュートが抑制されるとともに、立ち上がりエッ
ジがなだらかなものになり、高調波成分が小さくなるた
め、波形出力時にＥＭＩの放射ノイズを除去することが
できる。
【図面の簡単な説明】
【図１】本発明のＥＭＩノイズ除去機構を備える波形出
力装置の実施の一形態を示す図である。
【図２】図１に示した第１のＰＭＯＳトランジスタのソ
ース部とＮＭＯＳトランジスタのドレイン部との接続点
における波形を示す図である。
【符号の説明】
１１〜１３ 抵抗 ２１〜２３ ＰＭＯＳトランジスタ ３１ ＮＭＯＳトランジスタ ４１，４２ フリップフロップ回路 ５１，５２ 差動増幅回路 ６１，６２ 比較電位 ７１ 波形入力部 ７２ 波形出力部 ８１ 制御部

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 波形の振幅を制御することにより、ＥＭ
    Ｉの放射ノイズが除去された波形を出力するＥＭＩノイ
    ズ除去機構を備える波形出力装置であって、クロック波
    形が入力される波形入力部と、 ゲート部が前記波形入力部に接続され、ソース部がＧＮ
    Ｄに接続され、前記波形入力部を介して入力されたクロ
    ック波形に基づいてＯＮまたはＯＦＦに切り換わるＮＭ
    ＯＳトランジスタと、 ゲート部が前記波形入力部に接続され、ドレイン部が第
    １の抵抗部品を介して電源に接続され、ソース部が前記
    ＮＭＯＳトランジスタのドレイン部に接続され、前記波
    形入力部を介して入力されたクロック波形に基づいてＯ
    ＮまたはＯＦＦに切り換わり、ＯＮとなる時にソース部
    にて波形を立ち上げる第１のＰＭＯＳトランジスタと、 前記第１のＰＭＯＳトランジスタと前記ＮＭＯＳトラン
    ジスタとの接続点における波形を出力する波形出力部
    と、 一方の端子が前記電源に接続されたｎ（ｎは自然数）段
    の第２の抵抗部品と、 ドレイン部が前記ｎ段の第２の抵抗部品のそれぞれの他
    方の端子に接続され、ソース部が前記第１のＰＭＯＳト
    ランジスタのソース部に接続されたｎ段の第２のＰＭＯ
    Ｓトランジスタと、 入力部が前記第１のＰＭＯＳトランジスタのソース部と
    前記ＮＭＯＳトランジスタのドレイン部との接続点に接
    続され、出力部が前記ｎ段の第２のＰＭＯＳトランジス
    タのそれぞれのゲート部に接続され、前記第１のＰＭＯ
    Ｓトランジスタのソース部と前記ＮＭＯＳトランジスタ
    のドレイン部との接続点における波形に基づいて前記ｎ
    段の第２のＰＭＯＳトランジスタのそれぞれをＯＮまた
    はＯＦＦに切り換える制御部とを有し、 前記制御部は、前記ｎ段の第２のＰＭＯＳトランジスタ
    を１段目から順次ＯＦＦに切り換えることにより前記第
    １のＰＭＯＳトランジスタと前記電源ＶＤＤとの間の抵
    抗値を可変し、 前記波形出力部は、前記第１のＰＭＯＳトランジスタと
    前記電源ＶＤＤとの間の抵抗値により振幅が制御され
    た、前記第１のＰＭＯＳトランジスタと前記ＮＭＯＳト
    ランジスタとの接続点における波形を出力することを特
    徴とするＥＭＩノイズ除去機構を備える波形出力装置。
  2. 【請求項２】 請求項１に記載のＥＭＩノイズ除去機構
    を備える波形出力装置において、 前記制御部は、 一方の入力端子に前記第１のＰＭＯＳトランジスタのソ
    ース部と前記ＮＭＯＳトランジスタのドレイン部との接
    続点における波形が入力され、他方の入力端子に比較電
    位が入力され、前記第１のＰＭＯＳトランジスタのソー
    ス部と前記ＮＭＯＳトランジスタのドレイン部との接続
    点における波形の電位と前記比較電位とに基づいて立ち
    上がり波形を生成して出力するｎ段の差動増幅回路と、 一方の端子が前記電源に接続されたｎ段の第３の抵抗部
    品と、 ＣＬＫ入力部に前記ｎ段の差動増幅回路のそれぞれから
    出力された立ち上がり波形が入力され、ＤＡＴＡ入力部
    が前記ｎ段の第３の抵抗部品の他方の端子に接続され、
    前記ＣＬＫ入力部に入力された立ち上がり波形に基づい
    て信号を生成し、前記ｎ段の第２のＰＭＯＳトランジス
    タのそれぞれのゲート部に対して出力するｎ段のフリッ
    プフロップ回路とを有し、 前記ｎ段のフリップフロップ回路のそれぞれは、前記Ｃ
    ＬＫ入力部に入力された立ち上がり波形に基づいて生成
    された信号を次段の差動増幅回路のイネーブル端子に対
    して出力することを特徴とするＥＭＩノイズ除去機構を
    備える波形出力装置。
  3. 【請求項３】 請求項１または請求項２に記載のＥＭＩ
    ノイズ除去機構を備える波形出力装置において、 前記ｎ段の第２のＰＭＯＳトランジスタのそれぞれは、
    前記第１のＰＭＯＳトランジスタと前記電源との伝送路
    内で、前記ｎ段の第２の抵抗部品のそれぞれとの位置が
    反転していることを特徴とするＥＭＩノイズ除去機構を
    備える波形出力装置。
  4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
    ＥＭＩノイズ除去機構を備える波形出力装置において、 前記ＮＭＯＳトランジスタ側に第４の抵抗部品を有する
    ことを特徴とするＥＭＩノイズ除去機構を備える波形出
    力装置。
  5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
    ＥＭＩノイズ除去機構を備える波形出力装置において、 前記第１のＰＭＯＳトランジスタ側に第５の抵抗部品を
    有することを特徴とするＥＭＩノイズ除去機構を備える
    波形出力装置。
  6. 【請求項６】 波形の振幅を制御することにより、ＥＭ
    Ｉの放射ノイズが除去された波形を出力するＥＭＩノイ
    ズ除去機構を備える波形出力装置であって、クロック波
    形が入力される波形入力部と、 ベース部が前記波形入力部に接続され、エミッタ部がＧ
    ＮＤに接続され、前記波形入力部を介して入力されたク
    ロック波形に基づいてＯＮまたはＯＦＦに切り換わるＮ
    ＰＮトランジスタと、 ベース部が前記波形入力部に接続され、コレクタ部が第
    １の抵抗部品を介して電源に接続され、エミッタ部が前
    記ＮＰＮトランジスタのコレクタ部に接続され、前記波
    形入力部を介して入力されたクロック波形に基づいてＯ
    ＮまたはＯＦＦに切り換わり、ＯＮとなる時にエミッタ
    部にて波形を立ち上げる第１のＰＮＰトランジスタと、 前記第１のＰＮＰトランジスタと前記ＮＰＮトランジス
    タとの接続点における波形を出力する波形出力部と、 一方の端子が前記電源に接続されたｎ（ｎは自然数）段
    の第２の抵抗部品と、 コレクタ部が前記ｎ段の第２の抵抗部品のそれぞれの他
    方の端子に接続され、エミッタ部が前記第１のＰＮＰト
    ランジスタのエミッタ部に接続されるｎ段の第２のＰＮ
    Ｐトランジスタと、 入力部が前記第１のＰＮＰトランジスタのエミッタ部と
    前記ＮＰＮトランジスタのコレクタ部との接続点に接続
    され、出力部が前記ｎ段の第２のＰＮＰトランジスタの
    それぞれのベース部に接続され、前記第１のＰＮＰトラ
    ンジスタのエミッタ部と前記ＮＰＮトランジスタのコレ
    クタ部との接続点おける波形に基づいて前記ｎ段の第２
    のＰＮＰトランジスタのそれぞれをＯＮまたはＯＦＦに
    切り換える制御部とを有し、 前記制御部は、前記ｎ段の第２のＰＮＰトランジスタを
    １段目から順次ＯＦＦにすることにより前記第１のＰＮ
    Ｐトランジスタと前記電源ＶＤＤとの間の抵抗値を可変
    し、 前記波形出力部は、前記第１のＰＮＰトランジスタと前
    記電源ＶＤＤとの間の抵抗値により振幅が制御された、
    前記第１のＰＮＰトランジスタと前記ＮＰＮトランジス
    タとの接続点における波形を出力することを特徴とする
    ＥＭＩノイズ除去機構を備える波形出力装置。
  7. 【請求項７】 請求項６に記載のＥＭＩノイズ除去機構
    を備える波形出力装置において、 前記制御部は、 一方の入力端子に前記第１のＰＮＰトランジスタのエミ
    ッタ部と前記ＮＰＮトランジスタのコレクタ部との接続
    点における波形が入力され、他方の入力端子に比較電位
    が入力され、前記第１のＰＮＰトランジスタのエミッタ
    部と前記ＮＰＮトランジスタのコレクタ部との接続点に
    おける波形の電位と前記比較電位とに基づいて立ち上が
    り波形を生成して出力するｎ段の差動増幅回路と、 一方の端子が前記電源に接続されるｎ段の第３の抵抗部
    品と、 ＣＬＫ入力部に前記ｎ段の差動増幅回路のそれぞれから
    出力された立ち上がり波形が入力され、ＤＡＴＡ入力部
    が前記ｎ段の第３の抵抗部品の他方の端子に接続され、
    前記ＣＬＫ入力部に入力された立ち上がり波形に基づい
    て信号を生成し、前記ｎ段の第２のＰＮＰトランジスタ
    のそれぞれのベース部に対して出力するｎ段のフリップ
    フロップ回路とを有し、 前記ｎ段のフリップフロップ回路のそれぞれは、前記Ｃ
    ＬＫ入力部に入力された立ち上がり波形に基づいて生成
    された信号を次段の差動増幅回路のイネーブル端子に対
    して出力することを特徴とするＥＭＩノイズ除去機構を
    備える波形出力装置。
  8. 【請求項８】 請求項６または請求項７に記載のＥＭＩ
    ノイズ除去機構を備える波形出力装置において、 前記ｎ段の第２のＰＮＰトランジスタのそれぞれは、前
    記第１のＰＭＯＳトランジスタと前記電源との伝送路内
    で、前記ｎ段の第２の抵抗部品のそれぞれとの位置が反
    転していることを特徴とするＥＭＩノイズ除去機構を備
    える波形出力装置。
  9. 【請求項９】 請求項６乃至８のいずれか１項に記載の
    ＥＭＩノイズ除去機構を備える波形出力装置において、 前記ＮＰＮトランジスタ側に第４の抵抗部品を有するこ
    とを特徴とするＥＭＩノイズ除去機構を備える波形出力
    装置。
  10. 【請求項１０】 請求項６乃至９のいずれか１項に記載
    のＥＭＩノイズ除去機構を備える波形出力装置におい
    て、 前記第１のＰＮＰトランジスタ側に第５の抵抗部品を有
    することを特徴とするＥＭＩノイズ除去機構を備える波
    形出力装置。
  11. 【請求項１１】 請求項１乃至１０のいずれか１項に記
    載のＥＭＩノイズ除去機構を備える波形出力装置におい
    て、 前記ｎ段の差動増幅回路に入力される比較電位のそれぞ
    れは、次段の差動増幅回路に入力される比較電位よりも
    大きいことを特徴とするＥＭＩノイズ除去機構を備える
    波形出力装置。
  12. 【請求項１２】 請求項１乃至１１のいずれか１項に記
    載のＥＭＩノイズ除去機構を備える波形出力装置におい
    て、 前記ｎ段の差動増幅回路のそれぞれは、装置内部にて生
    成された比較電位が入力されることを特徴とするＥＭＩ
    ノイズ除去機構を備える波形出力装置。
  13. 【請求項１３】 請求項１乃至１１のいずれか１項に記
    載のＥＭＩノイズ除去機構を備える波形出力装置におい
    て、 前記ｎ段の差動増幅回路のそれぞれは、装置外部から比
    較電位が入力されることを特徴とするＥＭＩノイズ除去
    機構を備える波形出力装置。
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