JP3526850B2 - 音声出力装置 - Google Patents
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- H03F—AMPLIFIERS
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- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/34—Muting amplifier when no signal is present or when only weak signals are present, or caused by the presence of noise signals, e.g. squelch systems
- H03G3/348—Muting in response to a mechanical action or to power supply variations, e.g. during tuning; Click removal circuits
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Description
れた電源の起動時、停止時、リセット時にスピーカで発
生するノイズを抑制する方法に関する。
いて、スピーカを駆動する場合、図1のような構成であ
った。この場合、通常使用時には、ディジタル信号がD
/A変換器に入力され、D/A変換器のアナログ出力が
オペアンプに入力され、その出力が出力端子に出力され
て外付けのコンデンサーを介してスピーカから音声等が
出力されていた。
変換器の入力信号として1/2VDD(シグナルグラン
ド)の信号が入力される場合、電源起動時にD/A変換
器の出力が急に1/2VDDのレベルに立ち上がり、オ
ペアンプの出力も接地(GND)レベル或いはハイイン
ピーダンス状態から急激にシグナルグランドのレベルに
変化するため、この電位の急峻な変化が、コンデンサー
を介してスピーカに入力されてノイズを発生していた。
また、電源停止時、リセット時にもオペアンプの出力が
シグナルグランド電位からGND電位或いはハイインピ
ーダンス状態に急激に変化する場合、この電位の急峻な
変化がコンデンサーを介してスピーカにノイズを発生さ
せていた。
する一般的な構成において、電源の起動、停止時にスピ
ーカのノイズ発生を簡単な構成で抑制する方法を提供す
ることを目的とする。
は、D/A変換器と、このD/A変換器から出力された
アナログ信号を増幅してスピーカを駆動する演算増幅器
と、出力ノードとを備える。そして、演算増幅器は、差
動増幅器と、NMOS型トランジスタと、PMOS型ト
ランジスタと、第一のスイッチ手段と、第二のスイッチ
手段とを有する。この第一のスイッチ手段は、接地電位
ノードとNMOS型トランジスタのゲート電極との間に
接続され、第二のスイッチ手段は、電源電位ノードとP
MOS型トランジスタのゲート電極との間に接続され
る。そして、電源投入時には、第二のスイッチ手段がオ
ン状態となりPMOS型トランジスタが非動作状態とさ
れ、かつ、第一のスイッチ手段がオフ状態にされた状態
で、D/A変換器に電源が投入される。また、電源遮断
時或いはシステムリセット時には、第二のスイッチ手段
がオン状態となりPMOS型トランジスタが非動作状態
とされ、かつ、第一のスイッチ手段がオン状態となりN
MOS型トランジスタが非動作状態とされた後に、D/
A変換器への電源の供給が遮断される。
て図面を参照しながら説明する。
1の実施の形態を示す部分構成図である。図において、
音声出力装置10は、シグナルグランドレベルをDC的
に制御する為のデジタルソフト演算、或いはハードウェ
ア演算回路を備えており、このデジタル信号をDC的に
制御するハードウェア12をデジタルDCアッテネータ
と称する。図1に於けるその他の構成要素として、デジ
タルDCアッテネータの出力を入力してアナログ信号を
出力するD/A変換器14,D/A変換器から出力され
るアナログ信号を入力する演算増幅器16、演算増幅器
16の出力信号の出力端子13がある。
入力されたデジタル信号をそのままD/A変換器に出力
し、電源の起動、停止、リセット時にのみ、入力データ
に無関係にデジタルデータをソフト演算、或いはハード
ウェアによるデータの加減算によってデジタル信号のD
C値を可変制御する。
例を示す図であり、図2(a)は、内部のシフトレジス
タを用いてビット0側から”1”を入力してソフト演算
によりシフト動作させることにより、初期値”0000
h”(GNDに対応)から例えば”7FFFh”(1/
2VDDに対応)まで、出力データを変化させる場合の
例を示しており、図2(b)は同様に、内部のシフトレ
ジスタを用いてビット14側から”0”を入力し、入力
後に1ビットシフトする演算を繰り返すことにより、例
えば”7FFFh”のデータから”0000h”まで徐
々に出力を変化させる場合の例である。
加算器とを用いてハードウェア演算により、デジタルD
Cアッテネータの出力を”0000h”〜”7FFF
h”まで徐々に変化させる場合と、逆に”7FFFh”
〜”0000h”まで徐々に変化させて出力する場合の
例を示したものである。
ルDCアッテネータ12の出力を”0000h”(GN
Dレベル)からアナログ信号のグランドレベルである”
7FFFh”まで徐々に変化させてD/A変換器14に
入力する。これにより、D/A変換器14の出力は0V
からアナログ信号のシグナルグランドに対応する1/2
VDDのレベルまで徐々に変化し、この信号が出力端子
13,コンデンサー15を介してスピーカ11を駆動す
るので、スピーカ11からのノイズ発生が抑制される。
時には、対応する制御信号によりデジタルDCアッテネ
ータの出力レベルを、入力信号に無関係にシグナルグラ
ンドレベル(1/2VDD)からGNDレベルまで徐々
に変化させる。これにより、上記同様に、スピーカ11
を駆動する信号は1/2VDD〜0Vまで徐々に変化す
るのでノイズの発生が抑制される。
第2の実施の形態を示す部分構成図である。図におい
て、図1と同一番号を付与した構成要素については、第
1の実施例と同様の構成要素を示している。同図におけ
る演算増幅器30は、その出力段が差動出力を有する差
動増幅器31と、差動出力の一方の出力に接続されたS
WA32とNMOS型トランジスタ(NMOS)35、
差動出力の他方の出力に接続されたスイッチSWB33
とPMOS型トランジスタ(PMOS)34とから構成
されている。
幅器31の一方の出力に接続され、他端がGNDに接続
されている。またNMOS35のソースはGNDに接続
され、ドレインが出力ノードN1に、ゲートが前記差動
増幅器31の一方の出力に接続されている。
差動増幅器31の他方の出力に接続され、他端が電源V
DDに接続されている。またPMOS34のソースはV
DDに接続され、ドレインが出力ノードN1に、ゲート
が前記差動増幅器31の他方の出力に接続されている。
30は、通常の動作時においては、SWA32、SWB
33共にスイッチオフ(非接続)状態で、NMOS35
とPMOS34により構成される出力段前段の差動増幅
器31からの差動出力信号によりノードN1からアナロ
グ信号を出力する。SWA32をオン(接続)、SWB
33をオンした場合には、NMOS35、PMOS34
共にオフ状態となり、出力はハイインピーダンス状態と
なる。
よりSWB33をオン、SWA32をオフした状態でD
/A変換器14の電源を起動する。これにより、D/A
変換器14の出力レベルに無関係に、演算増幅器30の
出力はGNDレベルとなるので、スピーカ11からのノ
イズ発生は抑制される。
WB33をオフにし、演算増幅器30からの信号出力を
開始する。
は、演算増幅器30のSWB33をオンすることにより
演算増幅器30の出力をGNDレベルとし、次にSWA
32をオン、D/A変換器14の電源をオフとすること
により、電源停止時、或いはシステムリセット時の演算
増幅器30の出力段の急激な変化を緩和しノイズの発生
を抑制する。
第3の実施の形態を示す部分構成図である。図におい
て、D/A変換器14の前段にデジタルDCアッテネー
タと12が接続されている点が第2の実施の形態の構成
と異なっており、その他の構成は、第2の実施の形態の
構成と同様である。
アッテネータ12によりD/A変換器14の入力をGN
Dレベルから徐々にシグナルグランドレベルに立ち上
げ、同時に図示しない制御信号によりスイッチをSWA
32→SWB33の順にオン状態からオフ状態とするこ
とで、ノードN1の出力レベルがGNDレベルから徐々
に立ち上がるようにする。
時には、デジタルDCアッテネータと12によりD/A
変換器14の入力をシグナルグランドレベルからGND
レベルに徐々に下げ、同時に演算増幅器31の出力のス
イッチをSWB33→SWA32の順にオンすることに
より、演算増幅器30の出力N1を徐々にGNDレベル
にまで立ち下げる。
いはオフ時にスピーカから発生するノイズを抑制するこ
とができる。
3に係る発明によれば、電源オン或いは電源オフ時にス
ピーカの入力信号が急激に立ち上がったり、立ち下がっ
たりすることがないので、スピーカから発生するノイズ
を抑制することが可能となる。
形態における部分構成図である。
ある。
形態における部分構成図である。
形態における部分構成図である。
Claims (3)
- 【請求項1】デジタル信号をアナログ信号に変換して出
力するD/A変換器と、 前記D/A変換器から出力された前記アナログ信号を増
幅してスピーカを駆動する演算増幅器と、 出力ノードとを備え、 前記演算増幅器は、 一方の出力端子と他方の出力端子とを有する差動増幅器
と、 前記差動増幅器の前記一方の出力端子に接続されたゲー
ト電極と、接地電位ノードに接続されたソース電極と、
前記出力ノードに接続されたドレイン電極とを有するN
MOS型トランジスタと、 前記差動増幅器の前記他方の出力端子に接続されたゲー
ト電極と、電源電位ノードに接続されたソース電極と、
前記出力ノードに接続されたドレイン電極とを有するP
MOS型トランジスタと、 前記接地電位ノードと前記NMOS型トランジスタの前
記ゲート電極との間に接続された第一のスイッチ手段
と、 前記電源電位ノードと前記PMOS型トランジスタの前
記ゲート電極との間に接続された第二のスイッチ手段と
を備え、 電源投入時には、前記第二のスイッチ手段がオン状態と
なり前記PMOS型トランジスタが非動作状態とされ、
かつ、前記第一のスイッチ手段がオフ状態にされた状態
で、前記D/A変換器に電源が投入され、 電源遮断時或いはシステムリセット時には、前記第二の
スイッチ手段がオン状態となり前記PMOS型トランジ
スタが非動作状態とされ、かつ、前記第一のスイッチ手
段がオン状態となり前記NMOS型トランジスタが非動
作状態とされた後に、前記D/A変換器への電源の供給
が遮断されることを特徴とする音声出力装置。 - 【請求項2】前記電源遮断時或いは前記システムリセッ
ト時には、前記第二のスイッチ手段がオン状態にされた
後に、前記第一のスイッチ手段がオン状態にされること
を特徴とする請求項1記載の音声出力装置。 - 【請求項3】前記D/A変換器にデジタル信号を出力す
る第一の手段を備え、 該第一の手段から出力される前記デジタル信号は、 前記電源投入時に、前記接地電位に対応するデジタル値
からシグナルグランドレベルに対応するデジタル値へ徐
々に変化し、 前記電源遮断時或いは前記システムリセット時に、前記
シグナルグランドレベルに対応するデジタル値から前記
接地電位に対応するデジタル値へ徐々に変化することを
特徴とする請求項1又は2に記載の音声出力装置。
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