JP2002117677A

JP2002117677A - 半導体集積回路

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Publication number: JP2002117677A
Application number: JP2001222078A
Authority: JP
Inventors: Hiroki Shimano; 裕樹島野; Kazutami Arimoto; 和民有本; Yasuhiro Ishizuka; 康宏石塚; Seizo Furubetsupu; 誠三古別府; Hiroki Sugano; 弘樹菅野
Original assignee: Mitsubishi Electric Engineering Co Ltd; Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Engineering Co Ltd; Mitsubishi Electric Corp
Priority date: 2000-07-21
Filing date: 2001-07-23
Publication date: 2002-04-19
Anticipated expiration: 2021-07-23
Also published as: JP4986345B2

Abstract

(57)【要約】【課題】外部２電源方式を採用しても、電源投入時に
内部電源電圧が所定レベルに立ち上がるまでの間、消費
電流の異常増大を引き起こすことのない半導体集積回路
を得る。【解決手段】半導体集積回路は、ロジック、メモリ、
および、外部より異なるタイミングで供給される複数の
外部電源電圧に基づき複数の内部電源電圧を発生しメモ
リ供給する電圧発生回路を備えている。電圧発生回路
は、複数の内部電源電圧を発生するための、電流の供給
能力が小さく常時活性化されているスタンバイユニット
と、複数の内部電源電圧を発生するための、電流の供給
能力が大きく必要に応じて活性化されるアクティブユニ
ットとを備える。活性化制御ユニットは、複数の外部電
源電圧の全てが立ち上がるまでの間、アクティブユニッ
トが活性化されないようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ロジックとメモ
リを混載し、電源投入時の異常電流の増大防止機能を備
えた半導体集積回路に関し、特に、この発明は、外部２
電源構成の半導体集積回路における異常電流の防止に関
する。

【０００２】

【従来の技術】ＤＲＡＭとプロセッサやＡＳＩＣ（Ａｐ
ｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩＣ）などの
ロジックとが混載されたシステムＬＳＩでは、ＤＲＡＭ
とロジックとの間を１２８〜５１２ビットなどの多ビッ
トの内部データバスを用いて接続することにより、プリ
ント基板上でそれらを接続する場合に比べて、１〜２桁
程度速い高速データ伝送速度が実現でき、また、汎用Ｄ
ＲＡＭを外部に設けたシステム構成に比べて、外部Ｉ／
Ｏのピン数を削減することができ、Ｉ／Ｏ線の寄生イン
ピーダンスも１桁以上低減できる。従って、このような
システムＬＳＩは、消費電流を大幅に削減することがで
き、３次元グラフィック処理、画像・音声処理などの大
量データを扱う情報機器の高性能化に大きく貢献する。

【０００３】図１８はロジックおよびＤＲＡＭを混載し
た一般的なシステムＬＳＩの概略構成を示すブロック図
である。図において、１は大規模ロジックであり、２は
この大規模ロジック１の外部ピンである。３はアナログ
信号を処理するアナログコアであり、４はこのアナログ
コア３のアナログピンである。５は、内部配線により大
規模ロジック１と接続され、大規模ロジック１が必要と
するデータを保持するＤＲＡＭコアであり、６はテスト
モード時に大規模ロジック１とＤＲＡＭコア５とを切り
離すテストインタフェース回路（以下ＴＩＣと略す）で
あり、７−１はテストモード時にこのＴＩＣ６にてＤＲ
ＡＭコア５に接続されるテストピンであり、７−２はＤ
ＲＡＭコア５に外部電源電圧ｅｘＶＤＤを供給する電源
ピンである。

【０００４】次に動作について説明する。大規模ロジッ
ク１は、その外部ピン２より入力された指令に基づい
て、指令された処理を実行し、実行結果を外部ピン２よ
り出力する。アナログコア３は、大規模ロジック１とア
ナログピン４との間に接続され、アナログ信号について
の処理を実行する。そのアナログコア３により実行され
るその処理は、位相同期回路（ＰＬＬ）による内部クロ
ック信号の発生、外部からのアナログ信号のＡ／Ｄ変換
器によるディジタル信号への変換、大規模ロジック１か
ら与えられるディジタル信号のＤ／Ａ変換器によるアナ
ログ信号への変換などを含んでいる。ＴＩＣ６は、テス
トモードになると、大規模ロジック１をＤＲＡＭコア５
から切り離し、そのＤＲＡＭコア５にテストピン７−１
を接続する。テストモードでは、このテストピン７−１
を介して接続されたテスタにより、ＤＲＡＭコア５に対
するテストが行われる。

【０００５】図１４は従来の半導体集積回路に設けられ
たＤＲＡＭの概略構成を示すブロック図である。図にお
いて、８は中央制御回路ブロックであり、９はコマンド
デコーダ／制御回路であり、１０はロウアドレス入力バ
ッファ／ラッチ／リフレッシュカウンタであり、１１は
ロウプリデコーダであり、１２はコラムアドレス入力バ
ッファ／ラッチであり、１３はコラムプリデコーダであ
り、１４はデータ入出力コントローラであり、１５は内
部電源電圧発生回路／セルフリフレッシュタイマブロッ
クであり、１６はメモリアレイであり、１７はセンスア
ンプ帯であり、１８はロウ／コラムローカル制御帯であ
り、１９はデータパス帯である。

【０００６】中央制御回路ブロック８は、クロック信号
ＣＬＫに同期して外部から与えられる各種外部制御信号
をラッチしてそれらをデコードし、デコードされた外部
制御信号により指定された内部コマンドに応答して複数
の内部制御信号を活性化する。内部電源電圧発生回路／
セルフリフレッシュタイマブロック１５の内部電源電圧
発生回路部は、昇圧電圧ＶＰＰ、周辺回路用の電源電圧
ＶＣＣＰ、アレイ電源電圧ＶＣＣＳ、プリチャージ電圧
ＶＢＬ、セルプレート電圧ＶＣＰ、基板電圧ＶＢＢを発
生する。

【０００７】図１９はそのような従来の内部電源電圧発
生回路部の概略構成を示すブロック図である。図におい
て、２０はレベルシフタであり、２１はＶＢＢ発生回路
であり、２２は基準電圧発生回路であり、２３はＶＣＣ
Ｓ発生回路（以下ＶＤＣＳと略す）であり、２４はＶＢ
Ｌ／ＶＣＰ発生回路であり、２５はＶＰＰ発生回路、２
６はＶＣＣＰ発生回路（以下ＶＤＣＰと略す）である。
ＶＢＢ発生回路２１、ＶＤＣＳ２３、ＶＰＰ発生回路２
５、ＶＤＣＰ２６は、それぞれ、電流供給能力の大きな
アクティブ回路と電流供給能力の小さなスタンバイ回路
とを並列に備えている。内部電源電圧発生回路部では、
ＤＲＡＭのスタンバイ期間中発生する複数の内部電源の
電圧を保持するために、ＶＢＢ発生回路２１、ＶＤＣＳ
２３、ＶＰＰ発生回路２５、ＶＤＣＰ２６のスタンバイ
回路が常に活性化されている。ここで、ある内部コマン
ドがアクティブロウであると、コマンドデコーダ／制御
回路９の発行するＡＣＴＯＲ信号に基づいて、ＶＢＢ発
生回路２１、ＶＤＣＳ２３、ＶＰＰ発生回路２５、ＶＤ
ＣＰ２６のアクティブ回路が活性化される。

【０００８】ＶＤＣＳ２３はＶＣＣＳ異常ディテクタを
備え、常時電圧ＶＣＣＳをモニタしており、その電圧が
異常に低下した場合には、その出力信号を“Ｌ”レベル
から“Ｈ”レベルに上昇させる。また、ＶＤＣＰ２６は
ＶＣＣＰ異常ディテクタを備え、常時電圧ＶＣＣＰをモ
ニタしており、その電圧が異常に低下した場合には、そ
の出力信号を“Ｌ”レベルから“Ｈ”レベルに上昇させ
る。同様に、ＶＰＰ発生回路２５はＶＰＰ異常ディテク
タを備え、常時セルプレート電圧ＶＰＰをモニタしてお
り、その電圧が異常に低下した場合、その出力信号を
“Ｌ”レベルから“Ｈ”レベルに上昇させる。これによ
って、ＶＤＣＳ２３、ＶＰＰ発生回路２５、ＶＤＣＰ２
６のアクティブ回路がそれぞれ活性化される。なお、ス
タンバイ期間中であっても生成された上記内部電源のい
ずれかの電圧が異常に低下すると、ＶＤＣＳ２３、ＶＰ
Ｐ発生回路２５、ＶＤＣＰ２６の各アクティブ回路は対
応する異常ディテクタの出力信号を受け、活性化され
る。このように、内部電源電圧発生回路部は、対応する
アクティブ回路を活性化することにより、内部電源の電
圧を正常に戻すように制御を実行する。

【０００９】図１５に示すように、メモリアレイ１６は
多数のサブメモリアレイ（ＳＭＡ）２７に分割され、各
サブメモリアレイ２７の周囲には、２つのサブワードド
ライバ帯（ＳＷＤ）２８と２つのセンスアンプ帯（Ｓ／
Ａ）２９とが配置されている。複数のメインワード線３
０は、行方向に配置された複数のサブメモリアレイ２７
を横断するように、行方向に延びており、複数のサブワ
ード線３２が、それぞれサブワードドライバ３１を介し
て各メインワード線３０に接続されており、行方向に配
置された複数のサブメモリアレイ２７を横断するよう
に、行方向に延びている。各メインワード線３０は、ロ
ウデコーダ（ＲＤ）３３からの信号により動作するメイ
ンワードドライバ（ＭＷＤ）３４により駆動される。

【００１０】また、ロウ／コラムローカル制御帯１８
は、ロウデコーダ３３と、コラムデコーダ（図示省略）
と、メインワードドライバ３４と、センスアンプ駆動信
号発生回路およびサブデコード信号発生回路を含むロウ
ローカル制御回路３５とから構成される。図１６（ａ）
〜図１６（ｃ）はロウ／コラムローカル制御帯１８の概
略構成を示すブロック図である。なお、これら図におい
て、コラムデコーダは省略されている。

【００１１】図１６（ａ）に示すように、ロウデコーダ
（ＲＤ）３３は、ＢＳ信号、プリデコード信号１〜プリ
デコード信号３、ＲＸＴ信号から、メインワード線の選
択信号を生成する回路と、ＢＳ信号、プリデコード信号
０、ＲＸＡＣＴ信号から、サブデコード線の選択信号を
生成する回路とを含んでいる。メインワードドライバ３
４は、ロウデコーダ３３により生成されたメインワード
線の選択信号に従い、ＶＰＰレベルの振幅を持つメイン
ワード線（ＭＷＬ）を駆動する回路を含んでいる。

【００１２】ロウローカル制御回路３５は、ロウデコー
ダ３３により生成されたサブデコード線の選択信号から
サブデコード線（ＺＳＤＦ）を駆動する回路と、ロウア
クティブがリセットされる時、メインワード線およびサ
ブデコード線をＶＰＰレベルに戻すためのＺＲＳＴ信号
を発生する回路と、センスアンプ制御信号群、シェアー
ドゲート信号ＢＬＩ、ビット線プリチャージ信号ＢＬＥ
Ｑ、センス活性化信号Ｓ０Ｎ、ＺＳ０Ｎを発生する回路
とを含んでいる。図１６（ｂ）もしくは図１６（ｃ）に
示したレベルシフタが、上記センス制御信号群の中の、
ＶＰＰレベルまたはｅｘＶＤＤレベルの振幅を持ったＺ
ＲＳＴ信号、ＢＬＩ信号、ＢＬＥＱ信号、ＳＯＮ信号
を、ＶＣＣＰレベルを持つブロックデコード信号ＢＳお
よび制御信号ＲＸＡＣＴ信号から生成する。

【００１３】図１７は、サブメモリアレイ２７とサブワ
ードドライバ帯２８およびセンスアンプ帯２９と間の接
続を概略的に示す図である。行方向に配置された複数の
サブメモリアレイ２７と同一の行に配置されたメモリセ
ル（図示省略）のゲートに接続されているサブワード線
３２は、サブワードドライバ帯２８上の各サブワードド
ライバ３１に接続されている。また、同一の列に配置さ
れたメモリセルは、ビット線対（ＢＬＬ，ＺＢＬＬ）も
しくは（ＢＬＲ，ＺＢＬＲ）のいずれかに接続されてい
る。このビット線対は、シェアードゲート信号ＢＬＩ
Ｌ，ＢＬＩＲがゲートに入力されているビット線分離ト
ランジスタを介してセンストランジスタに接続されてい
る。なお、図示のセンスアンプ３６では、ビット線イコ
ライズ／プリチャージトランジスタがビット線分離トラ
ンジスタの外側に配置されているが、これに代わって、
内側に配置されていてもよい。

【００１４】メインワード線３０およびサブデコード線
４０は、非選択状態ではＶＰＰレベルに保持されてお
り、ロウアクティブになると選択されたそれら各線が
“Ｌ”レベルに落ちる。サブワードドライバ３１では、
選択されたサブデコード線４０に接続されている信号Ｓ
Ｄが“Ｌ”レベルからＶＰＰレベルに変化し、信号ＺＳ
ＤがＶＣＣＳレベルから“Ｌ”レベルに変化する。その
結果、メインワード線３０とサブデコード線４０で選択
されるサブワード線３２が“Ｌ”レベルからＶＰＰレベ
ルに立ち上がる。また、ロウアクティブがリセットされ
てスタンバイ状態に戻る時、選択されていたメインワー
ド線３０およびサブデコード線４０が再びＶＰＰレベル
に戻り、サブワード線３２はＶＰＰレベルから“Ｌ”レ
ベルに落ちる。

【００１５】この間、ビット線分離トランジスタは、サ
ブワード線３２が立ち上がる前まではＶＰＰレベルに保
持され、ビット線プリチャージ信号ＢＬＥＱＬ，ＢＬＥ
ＱＲが“Ｈ”レベルであるので、ビット線対は、ビット
線プリチャージ電圧ＶＢＬに保持されている。サブワー
ド線３２が立ち上がる直前に、一方のビット線分離トラ
ンジスタおよびビット線イコライズ／プリチャージトラ
ンジスタのゲートが“Ｌ”レベルに落ちる。ビット線対
（ＢＬＬ，ＺＢＬＬ）がビット線プリチャージ電圧ＶＢ
Ｌのままフローティング状態となり、サブワード線３２
が立ち上がると、選択されたメモリセルのストレージノ
ードはビット線対の片方に接続され、メモリセル内のキ
ャパシタに蓄積された電荷がビット線対に読み出され
る。ビット線対にメモリセルの電荷が十分に読み出され
たタイミングでセンス活性化信号のＳＯＮ信号を“Ｈ”
レベルにし、ＺＳＯＰ信号を“Ｌ”レベルにすることに
より、センス駆動回路３８を動作させ、センスアンプ帯
２９上のセンストランジスタを一斉に活性化させる。

【００１６】汎用ＤＲＡＭは、例えば３．３Ｖの１つの
外部電源ｅｘＶＤＤから全ての内部電源電圧ＶＰＰ、Ｖ
ＣＣＳ、ＶＣＣＰ、ＶＢＬ、ＶＣＰ、ＶＢＢを発生する
ような構造を有している。図２０は、そのような汎用Ｄ
ＲＡＭの１つの外部電源ｅｘＶＤＤを投入した時の発生
されるそれら内部電源電圧のうち主なものの立ち上がり
を概略的に示す図である。図１９に示された内部電源電
圧発生回路／セルフリフレッシュタイマブロック１５に
おいて、外部電源ｅｘＶＤＤが立ち上がるにつれて図示
省略のパワーオンリセット信号ＰＯＲが立ち上がる。こ
れにより、内部電源電圧発生回路部の各回路は動作し始
め、各回路の出力は所定の時間経過後に所望の電圧に達
する。その結果、チップはスタンバイ状態となる。

【００１７】チップ内にロジックとともに混載されたＤ
ＲＡＭが１つの外部電源を用いる、汎用ＤＲＡＭと同様
の電源投入シーケンスが実行され、図１６に示したロウ
／コラムローカル制御帯１８では、全てのメインワード
線（ＭＷＬ）、サブデコード線（ＺＳＤＦ）およびＢＬ
Ｉ信号はＶＰＰレベルを保つ。さらに、ＢＬＥＱ信号は
ｅｘＶＤＤレベルを保ち、Ｓ０Ｎ信号は“Ｌ”レベルを
保ち、ＺＳ０Ｐ信号はＶＣＣＰレベルを保ったまま、Ｄ
ＲＡＭは待機状態のまま保持される。

【００１８】ところが、図１８に示すＤＲＡＭを内蔵す
るシステムＬＳＩでは、消費電力低減のために、大規模
ロジック１はＤＲＡＭコア５に供給される外部電源ｅｘ
ＶＤＤよりも低いロジック電圧ＶＬＯＧＩＣで動作す
る。ＤＲＡＭコア５に供給される電源電圧ＶＣＣＰをこ
のロジック電圧ＶＬＯＧＩＣと同電圧に設定できる場
合、ＤＲＡＭコア５において消費電力を低減するため
に、ＤＲＡＭコア５の内部電源電圧発生回路／セルフリ
フレッシュタイマブロック１５内のＶＤＣＰ２６を用い
その電源電圧ＶＣＣＰを発生する代わりに、その電源電
圧ＶＣＣＰを直接外部よりロジック電源ＶＬＯＧＩＣか
ら発生してもよい。すなわち、ＤＲＡＭは外部２電源方
式を用いてもよい。電源電圧ＶＣＣＰが外部から供給さ
れる場合、消費電力の低減することができる上に、動作
中の電源電圧ＶＣＣＰのへたりをなくすることができ
る。

【００１９】図２１は、このような外部２電源方式にお
いて、外部電源を投入した時の各内部電源電圧の立ち上
がりを概略的に示す説明図である。この図は、先に３．
３Ｖの外部電源ｅｘＶＤＤが投入された後、所定の時間
が経過してからロジック電圧ＶＬＯＧＩＣ（周辺回路用
の電源電圧ＶＣＣＰ）を投入した場合を示す。それらの
電源が逆の順序で投入された場合、電圧ＶＰＰ、ＶＣＣ
Ｓ、ＶＢＢにまだバイアスされていないフローティング
状態のウェル（Ｗｅｌｌ）内の拡散ノードに、ＶＣＣＰ
レベルの電圧が接続される個所が多く存在する。そのた
め、ウェルに流れ込む電流によってラッチアップが引き
起こされる危険性があり、図２１に示すシーケンスで電
源を投入することが望ましい。

【００２０】しかしながら、図１６（ｂ）および図１６
（ｃ）に示すレベルシフタでは、周辺回路用の電源電圧
ＶＣＣＰが０Ｖの間に、電圧ｅｘＶＤＤと電圧ＶＰＰと
が立ち上がる。この場合、レベルシフタ内の２つのＮチ
ャネルトランジスタにおけるＯＦＦリーク電流の大小関
係と、電源ｅｘＶＤＤまたはＶＰＰの立ち上がりスピー
ドとに従い、レベルシフタの出力は“Ｈ”レベルまたは
“Ｌ”レベルになり、レベルシフタの出力は不定状態と
なる。従って、例えば、信号Ｓ０Ｎが“Ｈ”状態に陥る
と、信号ＺＳ０Ｐが“Ｌ”レベルであるので、図１７に
示したセンス駆動回路３８は活性化される。

【００２１】さらに、図１６（ａ）に示すロウローカル
制御回路３５において、信号ＢＬＥＱが“Ｈ”状態に陥
っていると、図１７に示すビット線対間およびＳ２Ｐ線
−Ｓ２Ｎ線間がイコライズされつつセンス駆動回路３８
が活性化される。その結果、電圧ＶＣＣＳからＧＮＤに
大きな貫通電流が流れる。この貫通電流により電圧ＶＣ
ＣＳが低下してしまい、図１９に示すＶＤＣＳ２３内の
電圧レベル検出器であるＶＣＣＳ異常ディテクタがその
低下に対して反応してしまう。従って、ａｃｔｉｖｅ
ＶＤＣＳが活性化され、外部電源ｅｘＶＤＤから大電流
が流れる。

【００２２】一方、図１６（ａ）に示す信号ＺＲＳＴも
不定状態となるので、メインワード線（ＭＷＬ）および
サブデコード線（ＺＳＤＦ）はＶＰＰレベルまで立ち上
がることなく中間レベルに陥ってしまう。その結果、電
源ＶＰＰに接続されている多数の回路や素子において貫
通電流が流れ続ける可能性がある。この場合もＶＰＰレ
ベルが低下してしまうので、図１８に示すＶＰＰ発生回
路２５内のＶＰＰ異常ディテクタがその低下に反応して
しまう。従って、ａｃｔｉｖｅＶＰＰｇｅｎｅｒａｔ
ｏｒが活性化され、外部電源ｅｘＶＤＤから大電流が流
れる。

【００２３】なお、例えば、パワーオンリセット信号で
レベルシフタをリセットする特開平９−９８０８３号公
報や、レベルシフタにプルアップ抵抗またはプルダウン
抵抗を付加して貫通電流を防止する特開平７−２３１２
５２号公報などが、このような従来の半導体集積回路を
開示している。

【００２４】

【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、外部２電源方式を
採用した場合には、ロウローカル制御回路のレベルシフ
タの出力不定状態により貫通電流が流れ、その貫通電流
によって電圧ＶＣＣＳあるいはＶＰＰが低下するので、
ＶＤＣＳのＶＣＣＳ異常ディテクタ、あるいはＶＰＰ発
生回路のＶＰＰ異常ディテクタがその低下に反応してし
まい、ａｃｔｉｖｅＶＤＣＳまたはａｃｔｉｖｅＶ
ＰＰｇｅｎｅｒａｔｏｒが活性化され、外部電源ｅｘ
ＶＤＤから大電流が流れ、消費電流の異常を引き起こす
という課題があった。

【００２５】この発明は上記のような課題を解決するた
めになされたもので、外部２電源方式を採用した場合で
も、電源投入時に内部電源電圧が所定レベルに立ち上が
るまでの間、消費電流の異常な増大を引き起こすことの
ない半導体集積回路を得ることを目的とする。

【００２６】

【課題を解決するための手段】この発明に係る半導体回
路は、電圧発生回路が、複数の内部電源電圧を発生する
ための、電流の供給能力が小さく常時活性化されている
スタンバイ手段と、複数の内部電源電圧を発生するため
の、電流の供給能力が大きく必要に応じて活性化される
アクティブ手段と、複数の外部電源電圧の全てが立ち上
がるまでの間、アクティブ手段が活性化されないように
する活性化制御手段とを備えたものである。

【００２７】この発明に係る半導体回路の活性化制御手
段は、複数の外部電源電圧の全てが立ち上がった後に、
アクティブ手段を活性化させる活性化信号を出力する活
性化信号制御回路を備えたものである。

【００２８】この発明に係る半導体回路の活性化制御手
段は、複数の外部電源電圧の全てが立ち上がった後に生
成されたパワーオンリセット信号に応答して、アクティ
ブ手段を活性化させる活性化信号を出力する活性化信号
制御回路を備えたものである。

【００２９】この発明に係る半導体回路の活性化制御手
段は、プルアップトランジスタまたはプルダウントラン
ジスタを有し、アクティブ手段を活性化させるための活
性化信号のレベル変換を行うレベルシフタを含むもので
ある。

【００３０】この発明に係る半導体回路の活性化制御手
段は、当該レベルシフタのバランスを崩すための基板バ
イアス制御回路を有し、アクティブ手段を活性化させる
ための活性化信号のレベルを変換するレベルシフタを含
むものである。

【００３１】この発明に係る半導体回路は、後から立ち
上がる外部電源電圧が印加される主電源線と、後から立
ち上がる外部電源電圧を周辺回路ブロックに供給するた
めの副電源線と、後から立ち上がる部電源電圧が立ち上
がりに応答してパワーオンリセット信号が生成されるま
で、副電源線を主電源線から切り離し、副電源線を所定
のレベルにプレチャージするプリチャージ手段とを備え
たものである。

【００３２】この発明に係る半導体回路の上記プリチャ
ージ手段は、先に立ち上がる外部電源電圧の立ち上がり
を受けて他のパワーオンリセット信号が発生してから、
後から立ち上がる外部電源電圧の立ち上がりを受けて上
記パワーオンリセット信号が発生するまでの間、上記副
電源線をプリチャージするものである。

【００３３】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。実施の形態１．図１はこの発明の実施の形態１による
半導体集積回路に設けられた外部２電源方式のＤＲＡＭ
の概略構成を示すブロック図である。図において、８は
中央制御回路ブロックであり、中央制御回路ブロック
は、コマンドデコーダ／制御回路９、ロウアドレス入力
バッファ／ラッチ／リフレッシュカウンタ１０、ロウプ
リデコーダ１１、コラムアドレス入力バッファ／ラッチ
１２、コラムプリデコーダ１３、および、データ入出力
コントローラ１４を含んでいる。１５は各種内部電源電
圧を発生する内部電源電圧発生回路部を含む内部電源電
圧発生回路／セルフリフレッシュタイマブロックであ
り、外部電源ｅｘＶＤＤによって動作する。１６はマト
リックス状に配列された複数のメモリセル（図示省略）
が複数ブロックに分割されたメモリアレイであり、１７
はセンスアンプ帯である。１８はロウデコーダ、コラム
デコーダを含んだロウ／コラムローカル制御帯であり、
１９はプリアンプ、ライトドライバを含んだデータパス
帯である。周辺回路の電源電圧ＶＣＣＰは、外部のロジ
ック電源から供給される。

【００３４】次に動作について説明する。図１に示すＤ
ＲＡＭの中央制御回路ブロック８に、外部から、例えば
クロックイネーブル信号ＣＫＥ、ロウアドレスストロー
ブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡ
Ｓ、ライトイネーブル信号／ＷＥ、データマスク信号Ｄ
Ｍなどの各種制御信号が与えられる。中央制御回路ブロ
ック８は、外部から印加されたクロック信号ＣＬＫに同
期してそれらの制御信号をラッチし、それらをコマンド
デコーダ／制御回路９にてデコードする。中央制御回路
ブロック８は、それらの制御信号をデコードすることに
より内部コマンドを特定する。なお、この内部コマンド
には、ロウアクティブコマンド、リードコマンド、ライ
トコマンド、プリチャージコマンド、オートリフレッシ
ュコマンド、セルフリフレッシュコマンドなどが含まれ
る。

【００３５】これらのコマンドに応答して、複数の内部
制御信号が活性化する。例えば、１つの内部コマンドが
アクティブロウになると、ロウアドレス入力バッファ／
ラッチ／リフレッシュカウンタ１０が外部アドレスをロ
ウアドレスとして取り込み、ロウプリデコーダ１１はプ
リデコード信号を生成し、またワード線、センスアンプ
を駆動するための各種のロウ系制御タイミング信号を生
成する。リード／ライトコマンドが発行されると、コラ
ムアドレス入力バッファ／ラッチ１２が外部アドレスを
コラムアドレスとして取り込み、コラムプリデコーダ１
３は、コラムプリデコード信号を生成し、また、コラム
選択信号（ＣＳＬ）、データパス系のプリアンプ、ライ
トドライバー、データ入出力コントローラ１４を駆動す
るための各種のコラム系制御タイミング信号を生成す
る。

【００３６】オートリフレッシュコマンドまたはセルフ
リフレッシュコマンドが発行された場合、ロウアドレス
入力バッファ／ラッチ／リフレッシュカウンタ１０のリ
フレッシュカウンタ部が動作し、リフレッシュされるロ
ウのアドレスを生成する。特に、セルフリフレッシュモ
ードに入ると、内部電源電圧発生回路／セルフリフレッ
シュタイマブロック１５のセルフリフレッシュタイマ部
が働き始め、最大リフレッシュ時間（ｔＲＥＦｍａｘ）
内に全てのロウを１回リフレッシュするように、自動的
にリフレッシュトリガ信号（ＦＡＹ）を生成する。さら
に、その内部電源電圧発生回路／セルフリフレッシュタ
イマブロック１５の内部電源電圧発生回路部は、昇圧電
圧ＶＰＰ、アレイ電源電圧ＶＣＣＳ、プリチャージ電圧
ＶＢＬ、セルプレート電圧ＶＣＰ、基板電圧ＶＢＢを発
生する。

【００３７】昇圧電圧ＶＰＰは主にサブワード線上に伝
達される電圧であり、メモリアレイ１６を構成するメモ
リセルへ“Ｈ”データを確実に書き込み、メモリセルか
らビット線へ“Ｈ”データを確実に読み出すために、サ
ブワード線に必要な駆動電圧ＶＰＰは、アレイ電源電圧
ＶＣＣＳとメモリセルトランジスタのしきい値ＶｔｈＣ
の和よりも十分大きい必要がある。また、電源電圧ＶＣ
ＣＰは、ロウ／コラムローカル制御帯１８に含まれるロ
ウデコーダおよびコラムデコーダ、データパス帯１９に
含まれるライトドライバおよびプリアンプ、中央制御回
路ブロック８に含まれるコマンドデコーダ／制御回路
９、ロウ／コラムプリデコーダ１１，１３、ロウアドレ
ス入力バッファ／ラッチ／リフレッシュカウンタ１０、
コラムアドレス入力バッファ／ラッチ１２、データ入出
力コントローラ１４などの周辺回路に与えられる。ま
た、アレイ電源電圧ＶＣＣＳはセンスアンプ帯１７に与
えられる動作電源電圧である。

【００３８】図２はこの発明のの実施の形態１による半
導体集積回路の内部電源電圧発生回路／セルフリフレッ
シュタイマブロック１５に設けられた内部電源電圧発生
回路部の構成を示すブロック図である。図において、２
０はレベルシフタであり、２１はＶＢＢ発生回路であ
り、２２は基準電圧発生回路であり、２３はＶＤＣＳで
あり、２４はＶＢＬ／ＶＣＰ発生回路であり、２５はＶ
ＰＰ発生回路である。すなわち、内部電源電圧発生回路
部は、レベルシフタ２０と、これらの電圧発生回路とを
含んでいる。なお、ＶＢＢ発生回路２１は、電流供給能
力が大きなアクティブ回路としてのａｃｔｉｖｅＶＢ
Ｂｇｅｎｅｒａｔｏｒと、電流供給能力が小さなスタ
ンバイ回路としてのｓｔａｎｄｂｙＶＢＢｇｅｎｅ
ｒａｔｏｒとを並列に備えている。同様に、ＶＤＣＳ２
３は、電流供給能力が大きなアクティブ回路としてのａ
ｃｔｉｖｅＶＤＣＳと、電流供給能力が小さなスタン
バイ回路としてのｓｔａｎｄｂｙＶＤＣＳとを並列に
備えている。同様に、ＶＰＰ発生回路２５は、電流供給
能力が大きなアクティブ回路としてのａｃｔｉｖｅＶＰ
Ｐｇｅｎｅｒａｔｏｒと、電流供給能力が小さなスタ
ンバイ回路としてのｓｔａｎｄｂｙＶＰＰｇｅｎｅ
ｒａｔｏｒとを並列に備えている。

【００３９】内部電源電圧発生回路部では、スタンバイ
期間中の出力電圧を保持するため、ＶＢＢ発生回路２１
のｓｔａｎｄｂｙＶＢＢｇｅｎｅｒａｔｏｒ、ＶＤ
ＣＳ２３のｓｔａｎｄｂｙＶＤＣＳ、ＶＰＰ発生回路
２５のｓｔａｎｄｂｙＶＰＰｇｅｎｅｒａｔｏｒが
常に活性化されている。通常の読み出しまたは書き込み
動作、またはセルフリフレッシュ動作，オートリフレッ
シュ動作に伴いデコードされた制御信号がアクティブロ
ウになると、コマンドデコーダ／制御回路９はＡＣＴＯ
Ｒ信号を発行する。このＡＣＴＯＲ信号は、ＶＣＣＰレ
ベルの信号をｅｘＶＤＤレベルの信号へ変換するレベル
シフタ２０によってＡＣＴ信号に変換され、ＶＢＢ発生
回路２１、ＶＤＣＳ２３、ＶＰＰ発生回路２５に送られ
る。ＶＢＢ発生回路２１は、そのＡＣＴ信号に応答し
て、そのａｃｔｉｖｅＶＢＢｇｅｎｅｒａｔｏｒを
活性化する。同様に、ＶＤＣＳ２３はそのＡＣＴ信号に
応答してそのａｃｔｉｖｅＶＤＣＳを活性化し、ＶＰ
Ｐ発生回路２５はそのａｃｔｉｖｅＶＰＰｇｅｎｅ
ｒａｔｏｒを活性化する。

【００４０】ＶＤＣＳ２３内のＶＣＣＳ異常ディテクタ
は、電圧ＶＣＣＳを常時モニタしており、その電圧が異
常に低下した場合には、出力信号を“Ｌ”レベルから
“Ｈ”レベルに上昇させる。また、ＶＰＰ発生回路２５
内のＶＰＰ異常ディテクタは、同様に、電圧ＶＰＰを常
時モニタしており、その電圧が異常に低下した場合、出
力信号を“Ｌ”レベルから“Ｈ”レベルに上昇させる。
これにより、ＶＤＣＳ２３のａｃｔｉｖｅＶＤＣＳ
と、ＶＰＰ発生回路２５のａｃｔｉｖｅＶＰＰｇｅｎ
ｅｒａｔｏｒとがそれぞれ活性化される。なお、内部電
源電圧発生回路部がスタンバイ期間中であっても、出力
電圧が異常に低下すると、ＶＤＣＳ２３およびＶＰＰ発
生回路２５は、それぞれの異常ディテクタの出力信号を
受けて、ａｃｔｉｖｅＶＤＣＳおよびａｃｔｉｖｅ
ＶＰＰｇｅｎｅｒａｔｏｒをそれぞれ活性化する。こ
のように、内部電源電圧発生回路部は、ａｃｔｉｖｅ
ＶＤＣＳ、ａｃｔｉｖｅＶＰＰｇｅｎｅｒａｔｏｒ
を活性化することにより、出力電圧を正常に戻す。

【００４１】実施の形態１によるＶＤＣＳ２３は、ＡＣ
Ｔ信号とＶＣＣＳ異常ディテクタの出力との論理和をと
るＯＲ回路の出力と、ａｃｔｉｖｅＶＤＣＳのＮチャ
ネルトランジスタのゲートとの間に、ａｃｔｉｖｅＶ
ＤＣＳ活性化信号を生成するａｃｔｉｖｅＶＤＣＳ活
性化信号制御回路４１を備えている。そのａｃｔｉｖｅ
ＶＤＣＳ活性化信号制御回路４１は、電源電圧ＶＣＣ
Ｐが立ち上がるか、または、ＶＣＣＰレベルの立ち上が
りを受けて発生する第２のパワーオンリセット信号ＰＯ
Ｒ２が立ち上がるまで、その出力を“Ｌ”レベルに保
ち、ａｃｔｉｖｅＶＤＣＳが活性化しないように制御す
る。電源電圧ＶＣＣＰまたはＰＯＲ２信号が立ち上がる
と、ａｃｔｉｖｅＶＤＣＳ活性化信号制御回路４１
は、ＡＣＴ信号またはＶＣＣＳ異常ディテクタの出力に
応答してａｃｔｉｖｅＶＤＣＳが活性化されるように
制御する。

【００４２】図３はそのａｃｔｉｖｅＶＤＣＳ活性化
信号制御回路４１の構成を示すブロック図である。図示
のように、ａｃｔｉｖｅＶＤＣＳ活性化信号制御回路
４１は、ＯＲ回路からの入力で動作する、直列に接続さ
れたＰチャネルトランジスタＰＴおよびＮチャネルトラ
ンジスタＮＴ１と、そのＮチャネルトランジスタＮＴ１
に直列接続され、ＶＣＣＰレベルまたは第２のパワーオ
ンリセット信号ＰＯＲ２で動作するＮチャネルトランジ
スタＮＴ２と、そのＰチャネルトランジスタに並列接続
され、ＶＣＣＰレベルまたは第２のパワーオンリセット
信号ＰＯＲ２で動作するＰチャネルのプルアップトラン
ジスタＰＵＴと、出力信号を反転させるインバータＩＮ
Ｖとを備えている。ＶＣＣＰレベルと第２のパワーオン
リセット信号ＰＯＲ２との時間関係を図４に示す。

【００４３】実施の形態１によるＶＰＰ発生回路２５
は、ａｃｔｉｖｅＶＰＰｇｅｎｅｒａｔｏｒのリン
グオシレータの入力側に付加された、ａｃｔｉｖｅＶ
ＰＰ活性化信号を生成するａｃｔｉｖｅＶＰＰ活性化
信号制御回路４２を備えている。ａｃｔｉｖｅＶＤＣ
Ｓ活性化信号制御回路４１と同様に、ａｃｔｉｖｅＶ
ＰＰ活性化信号制御回路４２は、電源電圧ＶＣＣＰが立
ち上がるか、またはＶＣＣＰレベルの立ち上がりで発生
する第２のパワーオンリセット信号ＰＯＲ２が立ち上が
るまで、その出力を“Ｌ”レベルに保ち、ａｃｔｉｖｅ
ＶＰＰｇｅｎｅｒａｔｏｒが活性化しないようにす
る。ＶＣＣＰレベルが上昇するかまたはＰＯＲ２信号が
立ち上がると、ａｃｔｉｖｅＶＰＰ活性化信号制御回
路４２は、ＡＣＴ信号あるいはＶＰＰ異常ディテクタの
出力に応答して、ａｃｔｉｖｅＶＰＰｇｅｎｅｒａ
ｔｏｒを活性化できるように制御する。そのａｃｔｉｖ
ｅＶＰＰ活性化信号制御回路４２は、図３に示したａｃ
ｔｉｖｅＶＤＣＳ活性化信号制御回路４１と同一の構
成を有している。

【００４４】図１に示すメモリアレイ１６は、図１５に
示すような構成を有する。図示のように、メモリアレイ
１６は、多数のサブメモリアレイ（ＳＭＡ）２７に分割
されており、複数のサブメモリアレイ２７のそれぞれに
はサブワードドライバ帯（ＳＷＤ）２８とセンスアンプ
帯（Ｓ／Ａ）２９とが配置されている。メインワード線
３０は行方向に配置された複数のサブメモリアレイ２７
を横断するように行方向に延びており、また、複数のサ
ブワード線３２がそれぞれメインワード線３０にサブワ
ードドライバ３１を介して接続され、サブメモリアレイ
２７内を行方向に延びている。そのメインワード線３０
は、ロウデコーダ（ＲＤ）３３からの信号に従って動作
するメインワードドライバ（ＭＷＤ）３４により駆動さ
れる。

【００４５】図１に示すロウ／コラムローカル制御帯１
８は、ロウデコーダ３３と、コラムデコーダ（図示省
略）と、メインワードドライバ３４と、センスアンプ駆
動信号発生回路およびサブデコード信号発生回路を含む
ロウローカル制御回路３５とを備えている。ロウ／コラ
ムローカル制御帯１８のロウデコーダ３３、メインワー
ドドライバ３４、およびロウローカル制御回路３５は、
図１６（ａ）に示すような構成を有する。なお、図１６
（ａ）においてはコラムデコーダは図示されていない。

【００４６】図１６（ａ）に示すように、ロウデコーダ
３３は、ブロックデコード信号ＢＳ、プリデコード信号
１〜プリデコード信号３、およびタイミング制御信号Ｒ
ＸＴから、メインワード線（ＭＷＬ）を選択するための
信号を生成する回路と、ブロックデコード信号ＢＳ、プ
リデコード信号０、およびタイミング制御信号ＲＸＡＣ
Ｔから、サブデコード線（ＺＳＤＦ）を選択するための
信号を生成する回路とを含み、ロウデコーダ３３は、周
辺電源電圧ＶＣＣＰで駆動されている。メインワードド
ライバ３４は、ロウデコーダ３３により生成されたメイ
ンワード線を選択する信号を受け取って、ＶＰＰレベル
の振幅を持つメインワード線（ＭＷＬ）を駆動する回路
を含んでいる。

【００４７】また、ロウローカル制御回路３５は、ロウ
デコーダ３３により生成されたサブデコード線を選択す
る信号を受け取って、ＶＰＰレベルの振幅を持つサブデ
コード線（ＺＳＤＦ）を駆動する回路、内部プリチャー
ジコマンド等によってロウアクティブがリセットされる
時、メインワード線およびサブデコード線をＶＰＰレベ
ルに戻すためのＶＰＰレベルの振幅を持つＺＲＳＴ信号
を発生する回路、センスアンプを制御するため、ブロッ
クデコード信号ＢＳからシェアードゲート信号ＢＬＩ、
ビット線プリチャージ信号ＢＬＥＱを生成し、中央制御
回路ブロック８からのセンスアプリケーション活性化タ
イミングマスタ信号Ｓ０ＮＭ、Ｓ０ＰＭからセンス活性
化信号Ｓ０Ｎ、ＺＳ０Ｐを発生する回路を含んでいる。

【００４８】さらに、ロウローカル制御回路３５は、Ｖ
ＣＣＰレベルの信号をＶＰＰレベルの信号へ変換する図
１６（ｂ）に示す２つのＶＣＣＰ−ＶＰＰレベルシフタ
と、ＶＣＣＰレベルの信号をｅｘＶＤＤレベルの信号へ
変換する図１６（ｃ）に示す２つのＶＣＣＰ−ｅｘＶＤ
Ｄレベルシフタとを備えている。第１のＶＣＣＰ−ＶＰ
Ｐレベルシフタは、ＶＣＣＰレベルの振幅を持ったブロ
ックデコード信号ＢＳおよび制御信号ＲＸＡＣＴ信号か
ら、ロウ系制御信号群の中の、ＶＰＰレベルの振幅を持
ったＺＲＳＴ信号を生成し、第２のＶＣＣＰ−ＶＰＰレ
ベルシフタは、ＶＣＣＰレベルの振幅を持ったブロック
デコード信号ＢＳから、ロウ系制御信号群の中の、ＶＰ
Ｐレベルの振幅を持ったＢＬＩ信号を生成する。第１の
ＶＣＣＰ−ｅｘＶＤＤレベルシフタは、ロウ系制御信号
群の中の、ｅｘＶＤＤレベルの振幅を持ったＢＬＥＱ信
号を、ＶＣＣＰレベルの振幅を持ったブロックデコード
信号ＢＳから生成する。第２のＶＣＣＰ−ｅｘＶＤＤレ
ベルシフタは、ロウ系制御信号群の中の、ｅｘＶＤＤレ
ベルの振幅を持ったＳ０Ｎ信号を、ＶＣＣＰレベルの振
幅を持ったブロックデコード信号ＢＳおよびセンスアプ
リケーション活性化タイミングマスタ信号Ｓ０ＮＭ，Ｓ
０ＰＭから生成する。

【００４９】図１５におけるサブメモリアレイ２７と、
その周囲に配置されるサブワードドライバ帯２８および
センスアンプ帯２９との間の接続は図１７に示す通りで
ある。各サブメモリアレイ２７は、行列状に配置した複
数のメモリセル（図示省略）を含んでおり、同一の行に
配置された複数のメモリセルのゲートは同一のサブワー
ド線３２に接続されている。そのサブワード線３２は、
サブワードドライバ帯２８上の各サブワードドライバ３
１と接続されている。同一のカラムに配置された複数の
メモリセルは、ビット線対ＢＬＬ，ＺＢＬＬ、もしくは
ビット線対ＢＬＲ，ＺＢＬＲのいずれかに接続されてい
る。これら２つのビット線対のいずれも、シェアードゲ
ート信号ＢＬＩＬまたはＢＬＩＲがゲートに入力されて
いるビット線分離トランジスタを介してセンストランジ
スタに接続されている。図中の３７はサブデコードドラ
イバであり、３８はセンス駆動回路であり、３９はこの
センス駆動回路３８内のＥＱ回路である。

【００５０】センスアンプ３６は、センストランジスタ
および一対のビット線分離トランジスタに加えて、それ
ぞれ、ビット線プリチャージ信号ＢＬＥＱＬ，ＢＬＥＱ
Ｒがゲートに入力され、スタンバイ期間中に対応するビ
ット線対をイコライズして、プリチャージ電圧ＶＢＬに
プリチャージする一対のビット線イコライズ／プリチャ
ージトランジスタを含む。なお、図示のセンスアンプ３
６において、一対のビット線イコライズ／プリチャージ
トランジスタが、一対のビット線分離トランジスタの外
側ではなく、センストランジスタ側に配置されていても
よい。

【００５１】サブワードドライバ３１は以下のように動
作する。メインワード線３０およびサブデコード線（Ｚ
ＳＤＦ）４０は、これらが非選択の状態ではともにＶＰ
Ｐレベルに保持される。ロウアクティブになると、選択
された１本のメインワード線３０とサブデコード線４０
はＶＰＰレベルから“Ｌ”レベルへと低下する。図１７
に示された交差部に配置されたサブワードドライバ３１
において、選択されたサブデコード線４０に接続されて
いるサブデコードドライバ３７からの信号ＳＤが“Ｌ”
レベルからＶＰＰレベルに、信号ＺＳＤがＶＣＣＳレベ
ルから“Ｌ”レベルに変化する。これらの信号変化に応
答して、サブワードドライバ３１は、メインワード線３
０とサブデコード線４０とによって選択されるサブワー
ド線３２を“Ｌ”レベルからＶＰＰレベルに立ち上げ
る。内部プリチャージコマンド等によってロウアクティ
ブがリセットされてスタンバイ状態に戻る時、選択され
ていたメインワード線３０およびサブデコード線４０は
再びＶＰＰレベルに戻り、サブワード線３２はＶＰＰレ
ベルから“Ｌ”レベルにレベルが低下する。

【００５２】次に、センスアンプ３６は以下のように動
作する。すなわち、サブワード線３２が立ち上がる前ま
で、一対のビット線分離トランジスタは、それぞれシェ
アードゲート信号ＢＬＩＬ，ＢＬＩＲによりＶＰＰレベ
ルに保持されている。また、ビット線プリチャージ信号
ＢＬＥＱＬ，ＢＬＥＱＲが“Ｈ”レベルであるので、一
対のビット線イコライズ／プリチャージトランジスタ
は、対応するビット線対をそれぞれビット線プリチャー
ジ電圧ＶＢＬに保持する。サブワード線３２が立ち上が
る直前に、一方のビット線分離トランジスタおよびビッ
ト線イコライズ／プリチャージトランジスタのゲートレ
ベルが“Ｌ”レベルに低下する。例えば、ビット線対
（ＢＬＬ，ＺＢＬＬ）側のメモリアレイ上のサブワード
線３２が立ち上がる場合、シェアードゲート信号ＢＬＩ
Ｒが入力されているビット線分離トランジスタのゲート
レベルと、ビット線プリチャージ信号ＢＬＥＱＬが入力
されているビット線イコライズ／プリチャージトランジ
スタのゲートレベルとがともに“Ｌ”レベルに低下す
る。

【００５３】このように、ビット線対（ＢＬＬ，ＺＢＬ
Ｌ）がビット線プリチャージ電圧ＶＢＬのままフローテ
ィング状態となり、サブワード線３２が立ち上がると、
選択されたメモリセルのストレージノードはそのビット
線対の片方に接続され、メモリセル内のキャパシタに蓄
積された電荷がそのビット線対に読み出される。ビット
線対にメモリセルの電荷が完全に読み出されたタイミン
グで、センス活性化信号のＳ０Ｎ信号を“Ｈ”レベル
に、ＺＳ０Ｎ信号を“Ｌ”レベルにすることにより、図
１７の交差部に配置されたセンス駆動回路３８は動作さ
せられ、その出力信号Ｓ２Ｐ，Ｓ２Ｎにてセンスアンプ
帯２９上のセンストランジスタを一斉に活性化させる。
ビット線プリチャージを高速化し且つセンス動作を高速
でおこなうために、ビット線プリチャージ信号ＢＬＥＱ
Ｌ，ＢＬＥＱＲ、センス活性化信号Ｓ０Ｎは、ｅｘＶＤ
Ｄレベルで駆動される。

【００５４】このように、実施の形態１による半導体集
積回路の基本的な動作は従来の場合と同様である。上記
したように、実施の形態１によれば、電源電圧ＶＣＣＰ
またはＰＯＲ２信号が立ち上がった後、ＶＤＣＳ２３の
ａｃｔｉｖｅＶＤＣＳ活性化信号制御回路４１やＶＰ
Ｐ発生回路２５のａｃｔｉｖｅＶＰＰ活性化信号制御
回路４２は、ＡＣＴＯＲ信号から変換されたＡＣＴ信号
を受け取るかまたはそれぞれの異常ディテクタにより出
力電圧の異常低下を検出した場合に、ａｃｔｉｖｅＶ
ＤＣＳまたはａｃｔｉｖｅＶＰＰｇｅｎｅｒａｔｏ
ｒが活性化され得るように制御している。従って、ＡＣ
Ｔ信号を受け取ったり、それぞれの異常ディテクタによ
って電圧レベルの異常が検出された場合でも、ＶＣＣＰ
レベルまたはＰＯＲ２信号が立ち上がるまでは、ａｃｔ
ｉｖｅＶＤＣＳおよびａｃｔｉｖｅＶＰＰｇｅｎ
ｅｒａｔｏｒは活性化されず、内部電源電圧発生回路部
は、その期間、ｓｔａｎｄｂｙＶＤＣＳおよびｓｔａ
ｎｄｂｙＶＰＰｇｅｎｅｒａｔｏｒで、アレイ電源
電圧ＶＣＣＳおよび昇圧電圧ＶＰＰを供給する。

【００５５】以上のように、この発明の実施の形態１に
よれば、内部電源電圧発生回路部内のＶＤＣＳ２３およ
びＶＰＰ発生回路２５は、それぞれ、ａｃｔｉｖｅＶ
ＤＣＳ活性化信号制御回路４１およびａｃｔｉｖｅＶ
ＰＰ活性化信号制御回路４２を備えているので、電源投
入時の内部ノード不定に伴う内部電源電圧の低下により
電流供給能力の大きなアクティブ回路（ａｃｔｉｖｅ
ＶＤＣＳやａｃｔｉｖｅＶＰＰｇｅｎｅｒａｔｏ
ｒ）が活性化することを防止することができ、消費電流
の異常な増大を防ぐことができるという効果が得られ
る。

【００５６】実施の形態２．実施の形態２による半導
体集積回路の内部電源電圧発生回路部内のＶＤＣＳ２３
は、ａｃｔｉｖｅＶＤＣＳ活性化信号制御回路の代わ
りにレベルシフタを用いてａｃｔｉｖｅＶＤＣＳ活性
化信号を発生するものである。図５はそのような実施の
形態２によるＶＤＣＳ２３の概略構成を示すブロック図
である。図において、４３は、プルアップトランジスタ
またはプルダウントランジスタを有し、ＶＣＣＰレベル
の入力信号をｅｘＶＤＤレベルへの信号に変換するレベ
ルシフタである。

【００５７】図６（ａ）はレベルシフタ４３の一例の概
略構成を示すブロック図であり、プルアップトランジス
タ付きのレベルシフタを示している。また、図６（ｂ）
はレベルシフタ４３の他の例の概略構成を示すブロック
図であり、プルダウントランジスタ付きのレベルシフタ
を示している。図６（ａ）に示されたレベルシフタは、
信号が無反転で入力されているＮチャネルトランジスタ
ＮＴ３に直列接続されるＰチャネルトランジスタＰＴ１
と並列に接続され且つＧＮＤに接続されるゲートを有す
るＰチャネルトランジスタであるプルアップトランジス
タＰＵＴを有している。図６（ｂ）に示されたレベルシ
フタは、信号出力側のＮチャネルトランジスタＮＴ４と
並列に接続され、電源ｅｘＶＤＤに接続されたゲートを
有するＮチャネルトランジスタであるプルダウントラン
ジスタＰＤＴを有している。

【００５８】実施の形態２によるＶＤＣＳ２３は、コマ
ンドデコーダ／制御回路９からのＡＣＴＯＲ信号および
ＶＣＣＳ異常ディテクタからの異常検出信号をＶＣＣＰ
駆動のＯＲ回路により受け、ＶＤＣＳ２３は、図６
（ａ）または図６（ｂ）に示すようなプルアップトラン
ジスタＰＵＴもしくはプルダウントランジスタＰＤＴ付
きのレベルシフタ４３により、ａｃｔｉｖｅＶＤＣＳ
活性化信号を発生することにより、周辺電源電圧ＶＣＣ
Ｐが立ち上がるまで、ａｃｔｉｖｅＶＤＣＳ活性化信
号を“Ｌ”レベルに保持することができる。これによ
り、ａｃｔｉｖｅＶＤＣＳは電源電圧ＶＣＣＰが立ち
上がっていない間は活性化されず、ＶＤＣＳ２３は、ｓ
ｔａｎｄｂｙＶＤＣＳのみによりアレイ電源電圧ＶＣ
ＣＳの供給を実施する。

【００５９】以上のように、実施の形態２によれば、電
源投入時の内部ノード不定に伴う内部電源電圧の低下が
引き起こす、ａｃｔｉｖｅＶＤＣＳの活性化を防止す
ることができ、消費電流の異常な増大を防ぐことができ
るという、実施の形態１と同様の効果が得られる。

【００６０】実施の形態３．実施の形態３によるＶＤ
ＣＳ２３のレベルシフタは、実施の形態２で述べたプル
アップトランジスタもしくはプルダウントランジスタの
代わりに基板バイアス制御回路を用いて、ＶＣＣＰレベ
ルの入力信号をｅｘＶＤＤレベルへの信号に変換する。
図７はこの発明実施の形態３によるＶＤＣＳ２３のレベ
ルシフタの構成を示す概略回路図である。図において、
４４は信号が無反転で入力されているＮチャネルトラン
ジスタＮＴ３に付加された基板バイアス制御回路であ
る。

【００６１】図８はその基板バイアス制御回路４４の構
成、および、その基板バイアス制御回路４４とＮチャネ
ルトランジスタＮＴ３との接続を示す概略回路図であ
る。図において、４５は基板バイアス制御回路４４によ
りウェル電圧が制御されるＰウェルであり、レベルシフ
タ４３内のＮチャネルトランジスタＮＴ３は、そのＰウ
ェル４５上に配置される。

【００６２】実施の形態２によるＶＤＣＳと同様に、実
施の形態３によるＶＤＣＳ２３は、コマンドデコーダ／
制御回路９からのＡＣＴＯＲ信号、およびＶＣＣＳ異常
ディテクタからの異常検出信号をＶＣＣＰ駆動のＯＲ回
路により受ける。図８に示すように、レベルシフタ４３
内のＮチャネルトランジスタＮＴ３はＰウェル４５上に
配置されており、周辺回路用の電源電圧ＶＣＣＰが立ち
上がるまで、基板バイアス制御回路４４はＰウェル４５
を基板電圧ＶＢＢにバイアスする。これにより、基板バ
イアス制御回路４４は、ＮチャネルトランジスタＮＴ３
のしきい値を高めて、レベルシフタ４３のバランスを崩
すことで、レベルシフタ４３の出力を“Ｌ”レベルにす
る。電源電圧ＶＣＣＰが立ち上がると、基板バイアス制
御回路４４はＰウェル４５をＧＮＤにバイアスする。こ
れにより、レベルシフタ４３は通常のレベルシフタとし
て動作する。

【００６３】このように、実施の形態３においても、Ｖ
ＣＣＰ電源が立ち上がっていない場合にはａｃｔｉｖｅ
ＶＤＣＳが活性化されることはなく、上記実施の形態
２の場合と同様の効果が得られる。

【００６４】実施の形態４．図９はこの発明の実施の
形態４による半導体集積回路の周辺回路用電源の階層構
成を示す概略回路図である。図において、４６は中央制
御回路ブロック８、ロウ／コラムローカル制御帯１８、
データパス帯１９などである、ＶＣＣＰ電源の供給を受
ける周辺回路ブロックであり、４７、４８は、階層構成
された主電源線および副電源線である。主電源線４７と
副電源線４８とは、それぞれＰチャネルトランジスタか
ら成る複数のスイッチトランジスタＳＷＴ１を介して接
続されている。４９はＶＣＣＰ電源が入力される電源パ
ッドであり、５０はｅｘＶＤＤ電源が入力される電源パ
ッドであり、電源パッド４９は直接主電源線４７に接続
され、電源パッド５０は直列接続されたそれぞれＮチャ
ネルトランジスタから成る２つのスイッチトランジスタ
ＳＷＴ２を介して副電源線４８に接続されている。５１
は、図１０にその構成を概略的に示した、ＶＣＣＰレベ
ルの信号をｅｘＶＤＤレベルの信号に変換するレベルシ
フタであり、図９に示すように、１つのレベルシフタ５
１とインバータ５２の組み合わせは、複数のスイッチト
ランジスタＳＷＴ１の制御回路を形成している。１つの
レベルシフタ５１と１つのインバータ５２の他の組み合
わせは、２つのスイッチトランジスタＳＷＴ２の一方の
制御回路を形成している。

【００６５】図９に示すように、実施の形態４において
は、副電源線４８が、周辺回路ブロック４６のＶＣＣＰ
電源の電源線として配置されている。ＶＣＣＰ電源が立
ち上がって第２のパワーオンリセット信号ＰＯＲ２が立
ち上がると、主電源線４７と副電源線４８との間に配置
されている複数のスイッチトランジスタＳＷＴ１がそれ
ぞれＯＮ状態となる。複数のスイッチトランジスタＳＷ
Ｔ１がＯＮすると、６電源パッド４９に外部より入力さ
れたＶＣＣＰ電源が、主電源線４７、各スイッチトラン
ジスタＳＷＴ１を経由して、副電源線４８に供給され
る。なお、第２のパワーオンリセット信号ＰＯＲ２が立
ち上がるまで複数のスイッチトランジスタＳＷＴ１はＯ
ＦＦ状態であるので、副電源線４８は主電源線４７から
切り離されたままである。

【００６６】一方、第２のパワーオンリセット信号ＰＯ
Ｒ２が立ち上がるまで、ｅｘＶＤＤ電源を副電源線４８
に接続し且つそれを適当なレベルにプリチャージする直
列接続された２つのスイッチトランジスタＳＷＴ２がＯ
Ｎ状態となっている。従って、外部より電源パッド５０
に入力された電源ｅｘＶＤＤからそれら２つのスイッチ
トランジスタＳＷＴ２のしきい値分だけ下がった電圧が
副電源線４８に供給される。周辺回路ブロック４６の内
部ノードが不定にならないように周辺回路ブロックをス
タンバイ時の状態に設定するためだけに、副電源線４８
への電源電圧供給は実行される。したがって、副電源線
４８へ供給される電源電圧の値が大きすぎないように、
各スイッチトランジスタＳＷＴ２を構成するＮチャネル
トランジスタのサイズは設定される。第２のパワーオン
リセット信号ＰＯＲ２が立ち上がると、レベルシフタ５
１とインバータ５２の組み合わせにより制御されるスイ
ッチトランジスタＳＷＴ２がＯＦＦ状態となるので、ｅ
ｘＶＤＤ電源は副電源線４８から切り離される。

【００６７】以上のように、実施の形態４によれば、Ｖ
ＣＣＰ電源が立ち上がった後第２のパワーオンリセット
信号ＰＯＲ２が立ち上がるまでの間、副電源線４８は適
当なレベルにプリチャージされる。その結果、内部電源
電圧ＶＣＣＰを所定のレベルに保持でき、電源投入時の
消費電流の異常な増大を防止することができるという効
果が得られる。

【００６８】実施の形態５．実施の形態５による半導
体集積回路は、第１のパワーオンリセット信号ＰＯＲ１
が立ち上がってから第２のパワーオンリセット信号ＰＯ
Ｒ２が立ち上がるまで、副電源線４８をプリチャージす
るように構成したものである。図１１はこの発明の実施
の形態５による半導体集積回路の周辺回路用電源の階層
構成を示す概略回路図である。図において、図９のもの
と同一の参照符号は上記実施の形態４によるものと同一
の構成要素を示し、以下ではそれらの構成要素の説明は
省略される。図において、５３は、第１のパワーオンリ
セット信号ＰＯＲ１が立ち上がるとスイッチトランジス
タＳＷＴ２をＯＮにし、その後第２のパワーオンリセッ
ト信号ＰＯＲ２が立ち上がるとスイッチトランジスタＳ
ＷＴ２をＯＦＦにするプリチャージ制御回路である。

【００６９】図１２はプリチャージ制御回路５３の概略
構成を示すブロック図である。プリチャージ制御回路５
３は、図１０に示すレベルシフタ５１のインバータに代
えてｅｘＶＤＤ駆動のＮＡＮＤ回路を備え、そのＮＡＮ
Ｄ回路は、レベルシフタ５１内のインバータに入力され
る信号に相当する信号と、第１のパワーオンリセット信
号ＰＯＲ１との論理積を求め、ＮＡＮＤ回路の出力は、
インバータ５２を介してスイッチトランジスタＳＷＴ２
に送られ、このスイッチトランジスタのＯＮ／ＯＦＦを
制御する。

【００７０】図１３はｅｘＶＤＤ電圧、ＶＣＣＰ電圧、
第１のパワーオンリセット信号ＰＯＲ１、第２のパワー
オンリセット信号ＰＯＲ２の間の時間関係を示す説明図
である。図示のように、第１のパワーオンリセット信号
ＰＯＲ１はｅｘＶＤＤレベルの立ち上がりに応答して立
ち上がる、第２のパワーオンリセット信号ＰＯＲ２はＶ
ＣＣＰレベルの立ち上がりに応答して立ち上がる。

【００７１】ｅｘＶＤＤレベルの立ち上がりに応答して
第１のパワーオンリセット信号ＰＯＲ１が立ち上がった
後、ＶＣＣＰレベルの立ち上がりに応答して第２のパワ
ーオンリセット信号ＰＯＲ２が立ち上がるまでの間に、
スイッチトランジスタＳＷＴ２はプリチャージ制御回路
５３からインバータ５２を介して送られてくる信号によ
ってＯＮ状態となり、この結果、電源パッド５０に入力
された電源ｅｘＶＤＤが副電源線４８に接続され、副電
源線４８は適当なレベルにプリチャージされる。その
後、ＶＣＣＰレベルの立ち上がりを受けて第２のパワー
オンリセット信号ＰＯＲ２が立ち上がると、上記スイッ
チトランジスタＳＷＴ２がＯＦＦ状態となり、ｅｘＶＤ
Ｄ電源は副電源線４８より切り離される。なお、実施の
形態５による周辺電源の階層構成は、上記以外は上記実
施の形態４によるものと同様に動作する。

【００７２】以上のように、実施の形態５によれば、第
１のパワーオンリセット信号ＰＯＲ１が立ち上がった後
ｅｘＶＤＤ電源が投入されて内部電源電圧が立ち上が
る。従って、より効果的に副電源線４８をプリチャージ
することができるという効果が得られる。

【００７３】なお、この発明はＤＲＡＭに限定されるも
のではなく、複数の内部電源電圧を使用する他のメモ
リ、例えばフラッシュメモリなどに適用される。すなわ
ち、この発明は、ロジックとともに同一半導体基板上に
集積化されたメモリに適用され得る。

【００７４】この発明の精神及び範囲から逸脱すること
なくこの発明の広範囲の異なる実施態様が構成され得
る。この発明は、添付クレームにおいて規定されたもの
以外は、その特定の実施態様に制約されるものではな
い。

【００７５】

【発明の効果】以上のように、この発明によれば、電圧
発生回路が、複数の内部電源電圧を発生するための、電
流の供給能力が小さく常時活性化されているスタンバイ
手段と、複数の内部電源電圧を発生するための、電流の
供給能力が大きく必要に応じて活性化されるアクティブ
手段と、複数の外部電源電圧の全てが立ち上がるまでの
間、アクティブ手段が活性化されないようにする活性化
制御手段とを備えるように構成したので、電流供給能力
の大きなアクティブ手段が活性化されるようなことはな
く、消費電流の異常な増大を防止することができるとい
う効果が得られる。

【００７６】この発明によれば、複数の外部電源電圧の
全てが立ち上がった後に、アクティブ手段を活性化させ
る活性化信号を出力する活性化信号制御回路を備えるよ
うに構成したので、消費電流の異常な増大を防止するこ
とができるという効果が得られる。

【００７７】この発明によれば、複数の外部電源電圧の
全てが立ち上がった後に生成されたパワーオンリセット
信号に応答して、アクティブ手段を活性化させる活性化
信号を出力する活性化信号制御回路を備えるように構成
したので、消費電流の異常な増大を防止することができ
るという効果が得られる。

【００７８】この発明によれば、プルアップトランジス
タまたはプルダウントランジスタを有し、アクティブ手
段を活性化させるための活性化信号のレベル変換を行う
レベルシフタを含むように構成したので、消費電流の異
常な増大を防止することができるという効果が得られ
る。

【００７９】この発明によれば、当該レベルシフタのバ
ランスを崩すための基板バイアス制御回路を有し、アク
ティブ手段を活性化させるための活性化信号のレベルを
変換するレベルシフタを含むように構成したので、消費
電流の異常な増大を防止することができるという効果が
得られる。

【００８０】この発明によれば、後から立ち上がる外部
電源電圧が印加される主電源線と、後から立ち上がる外
部電源電圧を周辺回路ブロックに供給するための副電源
線と、後から立ち上がる部電源電圧が立ち上がりに応答
してパワーオンリセット信号が生成されるまで、副電源
線を主電源線から切り離し、副電源線を所定のレベルに
プレチャージするプリチャージ手段とを備えるように構
成したので、消費電流の異常な増大を防止することがで
きるという効果が得られる。

【００８１】この発明によれば、先に立ち上がる外部電
源電圧の立ち上がりを受けて他のパワーオンリセット信
号が発生してから、後から立ち上がる外部電源電圧の立
ち上がりを受けて上記パワーオンリセット信号が発生す
るまでの間、上記副電源線をプリチャージするように構
成したので、消費電流の異常な増大を防止することがで
きるという効果が得られる。

【図面の簡単な説明】

【図１】この発明の実施の形態１による半導体集積回
路に設けられたＤＲＡＭの構成を示すブロック図であ
る。

【図２】この発明の実施の形態１による半導体集積回
路のＤＲＡＭの内部電源電圧発生回路部の構成を示すブ
ロック図である。

【図３】図２に示す内部電源電圧発生回路部に含まれ
る活性化信号制御回路の構成を示す概略回路図である。

【図４】実施の形態１による半導体集積回路のＤＲＡ
Ｍに外部から供給される電源電圧ＶＣＣＰと第２のパワ
ーオンリセット信号との時間関係を示す説明図である。

【図５】この発明の実施の形態２による半導体集積回
路のＤＲＡＭの内部電源電圧発生回路部に含まれるＶＤ
ＣＳの構成を示すブロック図である。

【図６】（ａ）は図５に示すＶＤＣＳに含まれるレベ
ルシフタの一例の構成を示す概略回路図であり、（ｂ）
は図５に示すＶＤＣＳに含まれるレベルシフタの他の例
の構成を示す概略回路図である。

【図７】この発明の実施の形態３による半導体集積回
路のＤＲＡＭの内部電源電圧発生回路部に含まれるＶＤ
ＣＳのレベルシフタの構成を示す概略回路図である。

【図８】図７に示すレベルシフタに含まれる基板バイ
アス制御回路の構成、およびそれとＮチャネルトランジ
スタとの接続を示す説明図である。

【図９】この発明の実施の形態４による半導体集積回
路の周辺回路用の電源階層の構成を示す概略回路図であ
る。

【図１０】図９に示す実施の形態４による電源階層に
設けられたレベルシフタの構成を示す概略回路図であ
る。

【図１１】この発明の実施の形態５による半導体集積
回路の周辺回路用の電源階層の構成を示す概略回路図で
ある。

【図１２】図１１に示す実施の形態５による電源階層
に設けられたプリチャージ制御回路の構成を示す概略回
路図である。

【図１３】実施の形態５によるｅｘＶＤＤ電圧、ＶＣ
ＣＰ電圧、第１および第２のパワーオンリセット信号の
時間関係を示す説明図である。

【図１４】従来の半導体集積回路のロジックとともに
混載されたＤＲＡＭの構成を示すブロック図である。

【図１５】メモリアレイの構成を示すブロック図であ
る。

【図１６】（ａ）はロウ／コラムローカル制御帯のロ
ウデコーダ、メインワードドライバ、およびロウローカ
ル制御回路の構成を示すブロック図であり、（ｂ）はＶ
ＣＣＰ−ＶＰＰレベルシフタの構成を示す概略回路図で
あり、（ｃ）はＶＣＣＰ−ｅｘＶＤＤレベルシフタの構
成を示す概略回路図である。

【図１７】センスアンプ、およびサブワードドライバ
の構成を示すブロック図である。

【図１８】ＤＲＡＭとロジックとが混載された一般的
なシステムＬＳＩの概略構成を示すブロック図である。

【図１９】従来の半導体集積回路の内部電源電圧発生
回路部の構成を示すブロック図である。

【図２０】従来の外部１電源系における電源投入と内
部電源電圧の立ち上がりとの時間関係を示す説明図であ
る。

【図２１】従来の外部２電源系における従来の電源投
入と内部電源電圧の立ち上がりとの時間関係を示す説明
図である。

【符号の説明】

８中央制御回路ブロック、９コマンドデコーダ／制
御回路、１０ロウアドレス入力バッファ／ラッチ／リ
フレッシュカウンタ、１１ロウプリデコーダ、１２
コラムアドレス入力バッファ／ラッチ、１３コラムプ
リデコーダ、１４データ入出力コントローラ、１５
内部電源電圧発生回路／セルフリフレッシュタイマブロ
ック、１６メモリアレイ、１７センスアンプ帯、１
８ロウ／コラムローカル制御帯、１９データパス
帯、２０レベルシフタ、２１ＶＢＢ発生回路、２２
基準電圧発生回路、２３ＶＤＣＳ、２４ＶＢＬ／
ＶＣＰ発生回路、２５ＶＰＰ発生回路、２６ＶＤＣ
Ｐ、２７サブメモリアレイ、２８サブワードドライ
バ帯、２９センスアンプ帯、３０メインワード線、
３１サブワードドライバ、３２サブワード線、３３
ロウデコーダ、３４メインワードドライバ、３５ロ
ウローカル制御回路、３６センスアンプ、３７サブ
デコードドライバ、３８センス駆動回路、３９ＥＱ
回路、４０サブデコード線、４１ＡｃｔｉｖｅＶＤ
ＣＳ活性化信号制御回路（活性化制御手段）、４２Ａ
ｃｔｉｖｅＶＰＰ活性化信号制御回路（活性化制御手
段）、４３レベルシフタ（活性化制御手段）、４４
基板バイアス制御回路、４５Ｐウェル、４６周辺回路
ブロック、４７主電源線、４８副電源線、４９，５
０電源パッド、５１レベルシフタ、５２インバー
タ、５３プリチャージ制御回路。

フロントページの続き (72)発明者有本和民東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者石塚康宏東京都千代田区大手町二丁目６番２号三菱電機エンジニアリング株式会社内 (72)発明者古別府誠三東京都千代田区大手町二丁目６番２号三菱電機エンジニアリング株式会社内 (72)発明者菅野弘樹東京都千代田区丸の内二丁目２番３号三菱電機株式会社内Ｆターム(参考） 5J055 AX27 AX57 BX41 CX27 DX12 EX07 EY21 EZ00 EZ19 EZ20 EZ22 EZ25 EZ28 EZ51 FX00 FX18 GX01 GX02 GX04 GX08 5M024 AA04 AA05 BB29 BB32 CC24 CC39 CC40 CC62 CC65 CC74 DD72 DD73 DD82 DD90 EE02 EE05 EE23 EE29 FF02 FF03 FF05 FF07 FF12 FF13 FF25 KK35 LL01 PP01 PP02 PP03 PP07 PP10

Claims

【特許請求の範囲】

【請求項１】ロジック、メモリ、および、外部より異
なるタイミングで供給される複数の外部電源電圧に基づ
き複数の内部電源電圧を発生し前記メモリ供給する電圧
発生回路を備えた半導体集積回路において、前記電圧発生回路は、前記複数の内部電源電圧を発生す
るための、電流の供給能力が小さく常時活性化されてい
るスタンバイ手段と、前記複数の内部電源電圧を発生す
るための、電流の供給能力が大きく必要に応じて活性化
されるアクティブ手段と、前記複数の外部電源電圧の全
てが立ち上がるまでの間、前記アクティブ手段が活性化
されないようにする活性化制御手段とを備えた半導体集
積回路。
【請求項２】前記活性化制御手段は、前記複数の外部
電源電圧の全てが立ち上がった後に、前記アクティブ手
段を活性化させる活性化信号を出力する活性化信号制御
回路である請求項１記載の半導体集積回路。
【請求項３】前記活性化制御手段は、前記複数の外部
電源電圧の全てが立ち上がった後に生成されたパワーオ
ンリセット信号に応答して、前記アクティブ手段を活性
化させる活性化信号を出力する活性化信号制御回路であ
る請求項１記載の半導体集積回路。
【請求項４】前記活性化制御手段は、プルアップトラ
ンジスタまたはプルダウントランジスタを有し、前記ア
クティブ手段を活性化させるための活性化信号のレベル
変換を行うレベルシフタを含む請求項２または請求項３
記載の半導体集積回路。
【請求項５】前記活性化制御手段は、当該レベルシフ
タのバランスを崩すための基板バイアス制御回路を有
し、前記アクティブ手段を活性化させるための活性化信
号のレベルを変換するレベルシフタを含む請求項２また
は請求項３記載の半導体集積回路。
【請求項６】ロジック、メモリ、および、外部より異
なるタイミングで供給される２つの外部電源電圧に基づ
き複数の内部電源電圧を発生し前記メモリ供給する電圧
発生回路を備えた半導体集積回路において、後から立ち
上がる外部電源電圧が印加される主電源線と、前記後か
ら立ち上がる外部電源電圧を周辺回路ブロックに供給す
るための副電源線と、前記後から立ち上がる外部電源電
圧の立ち上がりに応答してパワーオンリセット信号が生
成されるまで、前記副電源線を前記主電源線から切り離
し、前記副電源線を所定のレベルにプレチャージするプ
リチャージ手段とを備えた半導体集積回路。
【請求項７】上記プリチャージ手段は、先に立ち上が
る外部電源電圧の立ち上がりを受けて他のパワーオンリ
セット信号が発生してから、後から立ち上がる外部電源
電圧の立ち上がりを受けて上記パワーオンリセット信号
が発生するまでの間、上記副電源線をプリチャージする
請求項６記載の半導体集積回路。