WO2024080199A1 - 異常検出装置 - Google Patents

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WO2024080199A1
WO2024080199A1 PCT/JP2023/036186 JP2023036186W WO2024080199A1 WO 2024080199 A1 WO2024080199 A1 WO 2024080199A1 JP 2023036186 W JP2023036186 W JP 2023036186W WO 2024080199 A1 WO2024080199 A1 WO 2024080199A1
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signal
circuit
output
detection
selection
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PCT/JP2023/036186
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English (en)
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Inventor
哲也 成田
Original Assignee
株式会社村田製作所
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer

Definitions

  • This disclosure relates to an anomaly detection device.
  • a conventional device for detecting abnormal states of semiconductor devices installed in various electronic devices is an interrupt signal generating device that includes a detection unit that detects various abnormal states, such as an abnormal state of the power supply, and an output terminal that outputs an interrupt signal when an abnormality is detected by the detection unit (Patent Document 1).
  • the interrupt signal is configured to be output from the output terminal to an internal bus of the device.
  • the abnormality detection device includes a plurality of detection circuits that detect various abnormal conditions, a plurality of registers that are provided corresponding to the plurality of detection circuits and store data of the detection signal output from the corresponding detection circuit, and a plurality of output terminals that are provided corresponding to the plurality of registers and output the detection signal read from the corresponding register to the outside of the semiconductor device.
  • the present disclosure has been made to solve the above problems, and its purpose is to provide an abnormality detection device that can suppress the expansion of the area of the semiconductor substrate used to output the abnormality detection signal.
  • An abnormality detection device capable of detecting multiple abnormal states that may occur in a semiconductor device, and includes multiple detection circuits, multiple registers, multiple selection circuits, a logical sum circuit, and one output terminal.
  • the multiple detection circuits are provided corresponding to the multiple abnormal states, respectively, and output a first signal when the corresponding abnormal state is detected.
  • the multiple registers are provided corresponding to the multiple detection circuits, respectively, and store data corresponding to the first signal input from the corresponding detection circuit, and output a second signal according to the stored data.
  • the multiple selection circuits are provided corresponding to the multiple registers, respectively, and select whether or not to output a third signal according to the second signal input from the corresponding register.
  • the logical sum circuit can input the third signal from the multiple selection circuits, and outputs a fourth signal according to the input third signal.
  • the one output terminal outputs the fourth signal output from the logical sum circuit as an abnormality detection signal indicating that an abnormal state has been detected.
  • An abnormality detection device capable of detecting a plurality of abnormal states that may occur in a semiconductor device, and includes a plurality of detection circuits, a plurality of registers, a plurality of selection circuits, a logical sum circuit, a bypass circuit, an exclusive logical sum circuit, and one output terminal.
  • the plurality of detection circuits are provided corresponding to a plurality of abnormal states, respectively, and output a first signal when a corresponding abnormal state is detected.
  • the plurality of registers are provided corresponding to the plurality of detection circuits, respectively, and store data corresponding to the first signal input from the corresponding detection circuit, and output a second signal according to the stored data.
  • the plurality of selection circuits are provided corresponding to the plurality of registers, respectively, and select whether or not to output a third signal according to the second signal input from the corresponding register.
  • the logical sum circuit can input the third signal from the plurality of selection circuits, and outputs a fourth signal according to the input third signal.
  • the bypass circuit outputs a fifth signal corresponding to the first signal output from a detection circuit selected from the plurality of detection circuits, bypassing the corresponding register and selection circuit.
  • the exclusive OR circuit can receive the fourth signal output from the OR circuit and the fifth signal output from the bypass circuit, and outputs a sixth signal in response to the fourth and fifth signals.
  • One output terminal outputs the sixth signal output from the exclusive OR circuit as an abnormality detection signal indicating that an abnormal state has been detected.
  • the bypass circuit includes a plurality of selection switches that are provided corresponding to the plurality of detection circuits and can select the corresponding detection circuit, and a pulse generation circuit that outputs a fifth signal consisting of a one-shot pulse signal in response to the first signal output from the detection circuit selected by the plurality of selection switches.
  • a plurality of selection circuits select whether or not to output a third signal depending on a second signal input from a corresponding register, so that the number of third signals input to the logical sum circuit can be narrowed down.
  • a fourth signal output depending on the input third signal is output as an abnormality detection signal from one output terminal, so that the number of output terminals that output abnormality detection signals can be reduced.
  • a plurality of selection circuits select whether or not to output a third signal depending on a second signal input from a corresponding register, so that the number of third signals input to the OR circuit can be narrowed down.
  • a fourth signal is output depending on the input third signal
  • a sixth signal is output depending on the fourth signal output from the OR circuit and the fifth signal output from the bypass circuit, and is output as an abnormality detection signal from one output terminal, so that the number of output terminals that output abnormality detection signals can be reduced.
  • FIG. 1 is a circuit diagram of an abnormality detection device according to a first embodiment.
  • FIG. 11 is a circuit diagram of an abnormality detection device according to a second embodiment.
  • FIG. 2 is a circuit diagram of a pulse generating circuit.
  • 4 is a timing chart showing signal levels at various points in a pulse generating circuit.
  • 1 is a truth table showing the relationship between the input and output of an exclusive OR circuit.
  • 11 is a timing chart showing a first example of determining an abnormal state based on an output signal of an exclusive OR circuit.
  • 10 is a timing chart showing a second example of determining an abnormal state based on an output signal of an exclusive OR circuit.
  • 1 is a diagram showing an example of a circuit area and a pad area for an output terminal in the first to third embodiments;
  • FIG. 1 is a circuit diagram of an abnormality detection device 10 according to the first embodiment.
  • the abnormality detection device 10 is included in a semiconductor device 100.
  • the abnormality detection device 10 includes an abnormality detection circuit 1, an abnormality storage register 2, an abnormality selection circuit 3, a logic circuit 4, a bypass circuit 5, and an output terminal 6.
  • the abnormality detection device 10 further includes a first judgment value storage circuit 7 and a second judgment value storage circuit 8.
  • the semiconductor device 100 is a semiconductor device constituting a current sensor that detects a predetermined current and outputs a signal indicating the detected current value. Note that the semiconductor device 100 may be a semiconductor device constituting any type of electronic device.
  • the abnormality detection circuit 1 is a circuit that detects multiple abnormal states in the semiconductor device 100 and outputs a detection signal.
  • the abnormality storage register 2 is a register that stores the abnormal states detected by the abnormality detection circuit 1, stores the detection signal output from the abnormality detection circuit 1, and outputs a corresponding signal to the abnormality selection circuit 3.
  • the abnormality selection circuit 3 is a circuit that outputs a signal selected from the signals output from the abnormality storage register 2 to the logic circuit 4.
  • the logic circuit 4 is a circuit that performs a logical operation according to the signal output from the abnormality selection circuit 3, and outputs a signal indicating the operation result to the output terminal 6.
  • the output terminal 6 is a terminal that outputs the signal output from the logic circuit 4 as an abnormality detection signal by the abnormality detection device 10.
  • the output terminal 6 passes through a signal path provided in the semiconductor device 100, and is output to the outside of the semiconductor device 100 via an external output terminal provided in the semiconductor device 100.
  • the output terminal 6 may itself have a function as an external output terminal that outputs a signal to the outside of the semiconductor device 100.
  • the signal output via the output terminal 6 provided in the abnormality detection device 10 is output to the outside of the semiconductor device 100 as an abnormality detection signal indicating that an abnormal state has been detected in the semiconductor device 100.
  • the semiconductor device 100 External to the semiconductor device 100, there exists a system that uses various signals output from the semiconductor device 100. If the semiconductor device 100 is, for example, a current sensor, a current detection signal output from the semiconductor device 100 is output to a system that uses the current value detected by the semiconductor device 100. An abnormality detection signal indicating that an abnormal state has been detected in the semiconductor device 100 is also output to a system that uses the current value detected by the semiconductor device 100.
  • the abnormality detection circuit 1 includes a first detection circuit 11 and a second detection circuit 12 provided to correspond to a plurality of abnormal states.
  • the abnormality storage register 2 includes a first register 21 and a second register 22.
  • the abnormality selection circuit 3 includes a first selection circuit 31 and a second selection circuit 32.
  • the logic circuit 4 includes a logical OR circuit 41.
  • the bypass circuit 5 includes a first selection switch 51 and a second selection switch 52.
  • the first register 21 is provided in correspondence with the first detection circuit 11.
  • the second register 22 is provided in correspondence with the second detection circuit 12.
  • the first register 21 is provided in correspondence with the first detection circuit 11.
  • the second register 22 is provided in correspondence with the second detection circuit 12.
  • the first selection circuit 31 is provided corresponding to the first register 21.
  • the second selection circuit 32 is provided corresponding to the second register 22.
  • the first selection circuit 31 is a logical product circuit having two input terminals, a first input terminal and a second input terminal, and one output terminal, and outputs an output signal from the output terminal at a level according to the logical product of the input signals from the first input terminal and the second input terminal.
  • the second selection circuit 32 is a logical product circuit similar to the first selection circuit 31.
  • the semiconductor device 100 is provided with a voltage monitor circuit 101.
  • the voltage monitor circuit 101 converts a current value detected in the semiconductor device 100, which constitutes a current sensor, into a voltage value, and outputs the voltage value as a monitor voltage VM.
  • the first judgment value storage circuit 7 stores an upper limit voltage VH, which is the upper limit of the monitored voltage, as the first judgment value.
  • the first judgment value storage circuit 7 outputs the stored upper limit voltage VH.
  • the second judgment value storage circuit 8 stores a lower limit voltage VL, which is the lower limit of the monitored voltage, as the second judgment value.
  • the second judgment value storage circuit 8 outputs the stored lower limit voltage VL.
  • the first detection circuit 11 and the second detection circuit 12 are comparators.
  • the first detection circuit 11 receives the monitor voltage VM and the upper limit voltage VH. When an abnormal state occurs in which the monitor voltage VM is higher than the upper limit voltage VH, the output signal of the first detection circuit 11 becomes H level.
  • the second detection circuit 12 receives the monitor voltage VM and the lower limit voltage VL. When an abnormal state occurs in which the monitor voltage VM is lower than the lower limit voltage VL, the output signal of the second detection circuit 12 becomes H level. In this way, the first detection circuit 11 and the second detection circuit 12 are provided to correspond to multiple types of abnormal states.
  • the signal output from the first detection circuit 11 is output to the first register 21 and the first selection switch 51.
  • the first register 21 stores the H level signal state.
  • the signal output from the second detection circuit 12 is output to the second register 22 and the second selection switch 52.
  • the second register 22 stores the H level signal state.
  • the output signal of the first register 21 is input to the first selection circuit 31 from a first input terminal of the first selection circuit 31.
  • the output signal of the second register 22 is input to the second selection circuit 32 from a first input terminal of the second selection circuit 32.
  • Both the first selection circuit 31 and the second selection circuit 32 are composed of logical AND circuits.
  • the mask register 33 is a register that allows the selection of either the first selection circuit 31 or the second selection circuit 32, which circuit outputs a signal corresponding to the signal input from the corresponding register.
  • the mask register 33 selects a circuit from among the multiple circuits in the first selection circuit 31 and the second selection circuit 32 that outputs a signal by always keeping the signal level of the second input terminal of that circuit at the H level.
  • the mask register 33 does not select any of the multiple circuits in the first selection circuit 31 and the second selection circuit 32 that should not output a signal by always keeping the signal level of the second input terminal of that circuit at the L level.
  • the circuit whose second input terminal has a signal level set to H level is selected as the circuit that outputs a signal corresponding to the signal input from the corresponding register.
  • the signal output from the first selection circuit 31 and the signal output from the second selection circuit 32 are input to the logical sum circuit 41.
  • the first selection circuit 31 is selected as the circuit that outputs a signal, when the first detection circuit 11 detects an abnormal state and the output signal becomes H level, the signal input to the corresponding first register 21 and to the logical sum circuit 41 via the first selection circuit 31 becomes H level.
  • the second selection circuit 32 is selected as the circuit that outputs a signal, when the second detection circuit 12 detects an abnormal state and the output signal becomes H level, the signal input to the corresponding second register 22 and to the logical sum circuit 41 via the second selection circuit 32 becomes H level.
  • the user of the abnormality detection device 10 can select a selection circuit that outputs a signal corresponding to a signal that detects an abnormal state by adjusting the signal output from the mask register 33 to the first selection circuit 31 and the second selection circuit 32 as necessary. Therefore, in the abnormality selection circuit 3, it is possible to output a signal corresponding to a signal that detects an abnormal state from both the first selection circuit 31 and the second selection circuit 32, and it is possible to output a signal corresponding to a signal that detects an abnormal state from either the first selection circuit 31 or the second selection circuit 32. In this way, it is possible to output a signal from the abnormality selection circuit 3 that corresponds to a signal that detects an abnormal state of the type required by the user of the abnormality detection device 10. In this way, in the abnormality selection circuit 3, the number of signals input to the OR circuit can be narrowed down.
  • the output signal of the first detection circuit 11 passes through a signal path in the bypass circuit 5, bypassing the corresponding first register 21 and first selection circuit 31, and is input to the logical sum circuit 41.
  • the first detection circuit 11 detects an abnormal state and the output signal becomes H level, the signal input to the logical sum circuit 41 via the first selection switch 51 and the signal path in the bypass circuit 5 becomes H level.
  • the output signal of the second detection circuit 12 passes through a signal path in the bypass circuit 5, bypassing the corresponding second register 22 and second selection circuit 32, and is input to the logical sum circuit 41.
  • the second detection circuit 12 detects an abnormal state and the output signal becomes H level, the signal input to the logical sum circuit 41 via the second selection switch 52 and the signal path in the bypass circuit 5 becomes H level.
  • the OR circuit 41 outputs a signal indicating the logical OR of the signal input from the first selection circuit 31, the signal input from the second selection circuit 32, and the signal input from the bypass circuit 5.
  • the signal output from the OR circuit 41 is output via the output terminal 6.
  • the signal output via the output terminal 6 is an abnormality detection signal indicating that an abnormal state has been detected.
  • the output signal of the first detection circuit 11 and the output signal of the second detection circuit 12 are input to the logical OR circuit 41, bypassing the abnormality storage register 2 and the abnormality selection circuit 3. Therefore, the output signal of the first detection circuit 11 and the output signal of the second detection circuit 12 are input to the logical OR circuit 41 at a higher speed than when they pass through the normal signal path input to the logical OR circuit 41 via the abnormality storage register 2 and the abnormality selection circuit 3.
  • the user of the abnormality detection device 10 sets the corresponding switch of the first selection switch 51 and the second selection switch 52 to the on state for a special abnormality state that requires emergency action if detected among the multiple types of abnormality states.
  • abnormalities other than the special abnormality states may be referred to as standard abnormality states.
  • the detection signal is input to the logical sum circuit 41 via the bypass circuit 5, and an abnormality detection signal is output via the output terminal 6 at an earlier timing than when the detection signal is input to the logical sum circuit 41 via the normal signal path.
  • the user when a user of the abnormality detection device 10 needs to deal with an abnormal state detected by the first detection circuit 11 when the monitor voltage VM output from the voltage monitor circuit 101 becomes higher than the upper limit voltage VH more urgently than an abnormal state detected by the second detection circuit 12 when the monitor voltage VM becomes lower than the lower limit voltage VL, the user sets the first selection switch 51 to the on state.
  • the first selection circuit 31 When the first selection switch 51 is set to the on state in this way, the first selection circuit 31 may be set to be able to output a signal, or may be set to be unable to output a signal.
  • the second selection switch 52 when the second selection switch 52 is set to the on state, the second selection circuit 32 may be set to be able to output a signal, or may be set to be unable to output a signal.
  • the second detection circuit 12 detects an abnormal state in which the monitor voltage VM becomes lower than the lower limit voltage VL, an abnormality detection signal corresponding to the signal output from the second detection circuit 12 passes through the second register 22, the second selection circuit 32, and the logical sum circuit 41 and is output from the output terminal 6 at the first timing.
  • the first selection switch 51 when the first selection switch 51 is set to an ON state and the first selection circuit 31 is set to be able to output a signal, when an abnormal state occurs in which the monitor voltage VM is higher than the upper limit voltage VH, an abnormality detection signal corresponding to the signal output from the first detection circuit 11 passes through the first register 21, the first selection circuit 31, and the logical sum circuit 41 and is output from the output terminal 6 at a first timing, and before that, an abnormality detection signal corresponding to the signal output from the first detection circuit 11 passes through the first selection switch 51 and the logical sum circuit 41 of the bypass circuit 5 and is output from the output terminal 6 at a second timing earlier than the first timing.
  • the first embodiment described above can provide the following technical effects.
  • the first selection circuit 31 and the second selection circuit 32 which are multiple selection circuits, select whether or not to output the detection signals output from the first detection circuit 11 and the second detection circuit 12 depending on the signals input from the corresponding registers, the first register 21 and the second register 22, so that the number of signals input to the OR circuit 41 can be narrowed down.
  • a signal output depending on the input signal is output as an abnormality detection signal from one output terminal 6, so that the number of output terminals that output abnormality detection signals can be reduced. By reducing the number of output terminals 6 that output abnormality detection signals, the area of the semiconductor substrate used to output abnormality detection signals can be reduced.
  • bypass circuit 5 allows the signals output from the first detection circuit 11 and the second detection circuit 12, which are detection circuits selected by the first selection switch 51 and the second selection switch 52, to be input to the logical sum circuit 41, bypassing normal signal paths such as the corresponding registers and selection circuits. This makes it possible to output an abnormality detection signal via the output terminal 6 at an earlier timing than when the detection signals from the first detection circuit 11 and the second detection circuit 12 are input to the logical sum circuit 41 via the normal signal paths.
  • the abnormality detection device 10 shown in FIG. 1 may be configured without the bypass circuit 5. Even with such a configuration, the area of the semiconductor substrate used to output the abnormality detection signal can be reduced.
  • FIG. 2 is a circuit diagram of an abnormality detection device 10a in accordance with embodiment 2.
  • the abnormality detection device 10a differences in configuration from the abnormality detection device 10 in accordance with embodiment 1 will be mainly described.
  • the abnormality detection device 10a shown in FIG. 2 differs from the abnormality detection device 10 shown in FIG. 1 in the configuration of the logic circuit 40 and the bypass circuit 50.
  • the logic circuit 40 includes an exclusive OR circuit 42 in addition to a logical OR circuit 41.
  • the bypass circuit 50 includes a pulse generation circuit 53 in addition to a first selection switch 51 and a second selection switch 52.
  • the logical OR circuit 41 receives the signal output from the first selection circuit 31 and the signal output from the second selection circuit 32.
  • the logical OR circuit 41 outputs a signal indicating the logical OR of the signal input from the first selection circuit 31 and the signal input from the second selection circuit 32.
  • the signal output from the logical OR circuit 41 is input to the exclusive OR circuit 42.
  • the signal output from the first selection switch 51 and the signal output from the second selection switch 52 are input to the pulse generation circuit 53.
  • the pulse generation circuit 53 generates a one-shot pulse signal according to the signal input from the first selection switch 51 and the signal input from the second selection switch 52.
  • the one-shot pulse signal output from the pulse generation circuit 53 is input to the exclusive OR circuit 42.
  • the exclusive OR circuit 42 outputs a signal indicating the exclusive OR of the signal input from the OR circuit 41 and the signal input from the pulse generating circuit 53.
  • the signal output from the OR circuit 41 is output via the output terminal 6.
  • the signal output from the exclusive OR circuit 42 is an abnormality detection signal that indicates that an abnormal condition has been detected according to the change in the signal state, as shown in Figures 5 to 7.
  • (Configuration of the pulse generating circuit 53) 3 is a circuit diagram of the pulse generating circuit 53.
  • the pulse generating circuit 53 outputs a one-shot pulse signal that causes the output voltage Vout of the output terminal 535 to remain at the H level for a predetermined time when the input voltage Vin of the input terminal 530 becomes the H level.
  • the pulse generating circuit 53 includes a resistor 531, a capacitor 532, an inverting circuit 533, and a logical product circuit 534.
  • the first input terminal of the logical product circuit 534 is connected to the input terminal 530.
  • a resistor 531 and a capacitor 532 are connected in series between the input terminal 530 and ground 536.
  • An inverting circuit 533 is connected between a connection point 537 between the resistor 531 and the capacitor 532 and the second input terminal of the AND circuit 534.
  • the voltage at the connection point 537 of the RC circuit formed by the resistor 531 and the capacitor 532 becomes the input voltage V1 of the inverting circuit 533.
  • the output voltage V2 of the inverting circuit 533 becomes the input voltage of the second input terminal of the logical product circuit 534.
  • the output voltage Vout of the logical product circuit 534 becomes the input voltage of the input terminal of the exclusive OR circuit 42.
  • FIG. 4 is a timing chart showing the signal levels of each part in the pulse generating circuit 53. In FIG. 4, the relationship between voltage Vin, voltage V1, voltage V2, and voltage Vout is shown.
  • the first selection switch 51 when the detection signal of the first detection circuit 11 changes from L level to H level, the voltage Vin changes from L level to H level.
  • the voltage V1 changes from L level to H level with a timing delayed by the delay period t determined by the time constant of the RC circuit.
  • the voltage out output from the logical product circuit 534 i.e., the voltage Vout at the output terminal 535
  • the pulse generating circuit 53 outputs a one-shot pulse signal when the input signal becomes H level.
  • a pulse generating circuit other than the circuit shown in FIG. 3 may be used as the pulse generating circuit 53 as long as it outputs a one-shot pulse signal.
  • FIG. 5 is a truth table showing the relationship between the input and output of the exclusive OR circuit 42.
  • FIG. 5 shows the relationship between the input signal X from the OR circuit 41 to the exclusive OR circuit 42, the input signal Y from the pulse generating circuit 53 to the exclusive OR circuit 42, and the output signal Z from the exclusive OR circuit 42. Furthermore, FIG. 5 shows the relationship between the states of the input signals X, Y and output signal Z and the detection state of an abnormal state.
  • output signal Z When input signal X is at L level and input signal Y is at H level, output signal Z will be at H level. When this relationship exists, it means that a special abnormal condition has been detected. When input signal X and input signal Y are at H level, output signal Z will be at L level. When this relationship exists, it means that a standard abnormal condition and a special abnormal condition have been detected simultaneously.
  • Fig. 6 is a timing chart showing a first example of judging an abnormal state based on the output signal of the exclusive OR circuit 42.
  • Fig. 6 shows an example in which a standard abnormal state occurs after a special abnormal state is detected.
  • a one-shot pulse signal is input from the pulse generating circuit 53 of the bypass circuit 50 to the exclusive OR circuit 42 at timing Ta, so that the output signal of the exclusive OR circuit 42 becomes H level during the period t from timing Ta to Tb.
  • a standard abnormal state is detected during the period from timing Tc to Td
  • a H level signal is input from the OR circuit 41 during the period from timing Tc to Td, so that the output signal of the exclusive OR circuit 42 becomes H level during the period from timing Tc to Td.
  • FIG. 7 is a timing chart showing a second example of determining an abnormal state based on the output signal of the exclusive OR circuit 42.
  • FIG. 7 shows an example in which a special abnormal state is detected when a standard abnormal state is detected.
  • the abnormality detection device 10a of the second embodiment can achieve the following effects in addition to those achieved by the abnormality detection device 10 of the first embodiment.
  • the abnormality detection device 10a can indicate whether or not a special abnormal condition has been detected, and can also indicate that a standard abnormal condition has been detected, based on the change in the signal output from the exclusive OR circuit 42. Therefore, the abnormality detection device 10a can indicate whether or not a special abnormal condition has been detected, and can also indicate that a standard abnormal condition has been detected, by checking the change in the signal output from the output terminal 6.
  • the mask register 33 is used to set the first selection circuit 31 and the second selection circuit 32 corresponding to the first detection circuit 11 and the second detection circuit 12 corresponding to the first selection switch 51 and the second selection switch 52 to output a signal according to the signal input from the corresponding first register 21 and second register 22, even when the first selection switch 51 or the second selection switch 52 is set to the on state.
  • the first selection circuit 31 or the second selection circuit 32 corresponding to the first detection circuit 11 or the second detection circuit 12 corresponding to the selection switch other than the first selection switch 51 or the second selection switch 52 may be set by the mask register 33 so as not to output a signal in response to the signal input from the corresponding first register 21 or second register 22.
  • Fig. 8 is a diagram showing an example of the area of the circuit and the area of the pad for signal output in the first to third embodiments.
  • the chip area of the circuit region 61 in which the circuits constituting the abnormality detection devices 10, 10a are provided is, for example, 36 ⁇ m2. This is an example in which the circuits constituting the abnormality detection devices 10, 10a are configured with approximately 600 transistors, and the chip area in which each transistor is provided is 0.06 ⁇ m2 .
  • the chip area of circuit region 61 and the chip area of pad region 62 are shown so as to be comparable.
  • the chip area of the pad region 62 requires an area approximately 100 times larger than the chip area of the circuit region 61. Therefore, when providing an output terminal for each of a plurality of abnormality detection signals as in the conventional method, for example, in the case of five output terminals, the area of the pad region requires five times the chip area of one pad region 62 shown in FIG. 8, which makes it clear from a comparison of the circuit region 61 and pad region 62 in FIG. 8 that the area of the semiconductor substrate is excessively enlarged. In contrast, in the abnormality detection devices 10 and 10a shown in embodiments 1 to 3, there is only one output terminal 6 that outputs the abnormality detection signal, so the area of the semiconductor substrate used to output the abnormality detection signal can be reduced.
  • the monitor voltage may be any of a variety of voltages, such as the power supply voltage of the semiconductor device 100, the internal regulator voltage, the output voltage, the temperature sensor voltage, and the differential voltage of redundant temperature sensors.
  • the first detection circuit 11 and the second detection circuit 12 were provided as detection circuits for detecting an abnormality corresponding to one type of monitor voltage.
  • three or more detection circuits may be provided as detection circuits included in the abnormality detection circuit 1 in accordance with one type of monitor voltage.
  • the registers of the abnormality storage register 2, the selection circuits of the abnormality selection circuit 3, and the selection switches of the bypass circuits 5 and 50 are provided in numbers corresponding to the number of detection circuits.
  • bypass circuit 5 of the first embodiment an example has been shown in which one signal path is provided corresponding to a plurality of selection switches, such as the first selection switch 51 and the second selection switch 52.
  • this is not limited to this, and a plurality of signal paths may be provided corresponding to a plurality of selection switches, and signals may be input to the logical sum circuit 41 from the plurality of selection switches via the plurality of signal paths.
  • An abnormality detection device capable of detecting a plurality of abnormal states that may occur in a semiconductor device (semiconductor device 100), comprising a plurality of detection circuits (first detection circuit 11, second detection circuit 12) that are provided corresponding to the plurality of abnormal states, respectively, and that output a first signal when a corresponding abnormal state is detected, and a plurality of registers (first register 21, second register 22) that are provided corresponding to the plurality of detection circuits (first detection circuit 11, second detection circuit 12), respectively, that store data corresponding to the first signal input from the corresponding detection circuit, and that output a second signal corresponding to the stored data.
  • first selection circuit 31, second selection circuit 32 that are provided corresponding to the plurality of registers (first register 21, second register 22) and select whether or not to output a third signal depending on a second signal input from the corresponding register
  • a logical sum circuit (logical sum circuit 41) that can receive a third signal from the plurality of selection circuits and outputs a fourth signal depending on the input third signal
  • one output terminal (output terminal 6) that outputs the fourth signal output from the logical sum circuit as an abnormality detection signal indicating that an abnormal state has been detected (see FIG. 1), an abnormality detection device (abnormality detection device 10).
  • the abnormality detection device (abnormality detection device 10) described in ⁇ 1> includes a plurality of selection switches (first selection switch 51, second selection switch 52) that are provided corresponding to the plurality of detection circuits (first detection circuit 11, second detection circuit 12) and can select the corresponding detection circuit, and further includes a bypass circuit (bypass circuit 5) that inputs a first signal output from a detection circuit selected by the plurality of selection switches (first selection switch 51, second selection switch 52) to the logical sum circuit (logical sum circuit 41) by bypassing the corresponding register and selection circuit, and the logical sum circuit (logical sum circuit 41) outputs the fourth signal in response to the first signal input from the bypass circuit (bypass circuit 5) and a third signal that can be input from the plurality of selection circuits (see FIG. 1).
  • An abnormality detection device capable of detecting a plurality of abnormal states that may occur in a semiconductor device (semiconductor device 100), comprising: a plurality of detection circuits (first detection circuit 11, second detection circuit 12) that are provided corresponding to the plurality of abnormal states, and that output a first signal when a corresponding abnormal state is detected; a plurality of registers (first register 21, second register 22) that are provided corresponding to the plurality of detection circuits (first detection circuit 11, second detection circuit 12), that store data corresponding to a first signal input from the corresponding detection circuit, and that output a second signal according to the stored data; a plurality of selection circuits (first selection circuit 31, second selection circuit 32) that are provided corresponding to the plurality of registers (first register 21, second register 22), and that select whether or not to output a third signal according to the second signal input from the corresponding register; a logical OR circuit (logical OR circuit 41) to which a third signal can be input from the plurality of
  • the bypass circuit includes a plurality of selection switches (first selection switch 51, second selection switch 52) that are provided corresponding to the plurality of detection circuits (first detection circuit 11, second detection circuit 12) and can select the corresponding detection circuit, and a pulse generation circuit (pulse generation circuit 53) that outputs the fifth signal consisting of a one-shot pulse signal in response to a first signal output from a detection circuit selected by the plurality of selection switches (first selection switch 51, second selection switch 52) (see Figures 2 to 4), anomaly detection device (anomaly detection device 10a).
  • the sixth signal can indicate whether or not an abnormal condition has been detected by the detection circuit selected by the multiple selection switches (first selection switch 51, second selection switch 52) according to the change in signal level (see Figures 6 and 7), the abnormality detection device described in ⁇ 3> (abnormality detection device 10a).

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Abstract

第１検出回路（１１）、第２検出回路（１２）は、対応する異常状態を検出した場合に第１信号を出力する。第１レジスタ（２１）、第２レジスタ（２２）は、第１検出回路（１１）、第２検出回路（１２）のうち、対応する検出回路から入力される第１信号に応じたデータを記憶し、第２信号を出力する。第１選択回路（３１）、第２選択回路（３２）は、第１レジスタ（２１）、第２レジスタ（２２）のうち、対応するレジスタから入力される第２信号に応じて第３信号を出力するか否かを選択する。論理和回路（４１）は、第１選択回路（３１）、第２選択回路（３２）から入力される第３信号に応じて第４信号を出力する。１つの出力端子は、論理和回路（４１）から出力される第４信号を異常検出信号として出力する。

Description

異常検出装置
　本開示は、異常検出装置に関する。
　各種電子機器に設けられる半導体装置の異常状態を検出する従来の装置としては、たとえば電源の異常状態のような各種の異常状態を検出する検出部と、検出部により異常が検出された場合に割込み信号を出力する出力端子とを備えた割込信号生成装置があった（特許文献１）。このような割込信号生成装置においては、割込み信号が出力端子から装置の内部のバスに出力されるように構成されていた。
　半導体装置においては、半導体装置の内部における異常状態を検出し、異常状態を検出した検出信号を半導体装置の外部に出力することが要求される。このような半導体装置においては、異常検出装置として、各種の異常状態を検出する複数の検出回路と、複数の検出回路に対応してそれぞれ設けられ、対応する検出回路から出力される検出信号のデータを記憶する複数のレジスタと、複数のレジスタに対応してそれぞれ設けられ、対応するレジスタから読出された検出信号を半導体装置の外部に出力するための複数の出力端子とを備えたものがあった。
特開２００２－５５８３０号公報
　しかし、前述のように異常状態を検出する検出回路の数に対応した複数の出力端子が設けられた従来の異常検出装置では、出力端子の数が過剰になることにより、異常検出信号を出力するために用いる半導体基板の面積が過剰に拡大するおそれがあった。
　本開示は、上記の課題を解決するためになされたものであって、その目的は、異常検出信号を出力するために用いる半導体基板の面積の拡大を抑制することができる異常検出装置を提供することである。
　本開示のある局面に係る異常検出装置は、半導体装置において発生するおそれがある複数の異常状態を検出することが可能な異常検出装置であって、複数の検出回路と、複数のレジスタと、複数の選択回路と、論理和回路と、１つの出力端子とを備える。複数の検出回路は、複数の異常状態に対応してそれぞれ設けられ、対応する異常状態を検出した場合に第１信号を出力する。複数のレジスタは、複数の検出回路に対応してそれぞれ設けられ、対応する検出回路から入力される第１信号に応じたデータを記憶し、記憶されたデータに応じて第２信号を出力する。複数の選択回路は、複数のレジスタに対応してそれぞれ設けられ、対応するレジスタから入力される第２信号に応じて第３信号を出力するか否かを選択する。論理和回路は、複数の選択回路から第３信号が入力可能であり、入力される第３信号に応じて第４信号を出力する。１つの出力端子は、論理和回路から出力される第４信号を、異常状態が検出されたことを示す異常検出信号として出力する。
　本開示の他の局面に係る異常検出装置は、半導体装置において発生するおそれがある複数の異常状態を検出することが可能な異常検出装置であって、複数の検出回路と、複数のレジスタと、複数の選択回路と、論理和回路と、バイパス回路と、排他的論理和回路と、１つの出力端子とを備える。複数の検出回路は、複数の異常状態に対応してそれぞれ設けられ、対応する異常状態を検出した場合に第１信号を出力する。複数のレジスタは、複数の検出回路に対応してそれぞれ設けられ、対応する検出回路から入力される第１信号に応じたデータを記憶し、記憶されたデータに応じて第２信号を出力する。複数の選択回路は、複数のレジスタに対応してそれぞれ設けられ、対応するレジスタから入力される第２信号に応じて第３信号を出力するか否かを選択する。論理和回路は、複数の選択回路から第３信号が入力可能であり、入力される第３信号に応じて第４信号を出力する。バイパス回路は、複数の検出回路のうちから選択された検出回路から出力される第１信号に応じた第５信号を、対応するレジスタおよび選択回路をバイパスして出力する。排他的論理和回路は、論理和回路から出力される第４信号と、バイパス回路から出力される第５信号とが入力可能であり、入力される第４信号および第５信号に応じて、第６信号を出力する。１つの出力端子は、排他的論理和回路から出力される第６信号を、異常状態が検出されたことを示す異常検出信号として出力する。バイパス回路は、複数の検出回路に対応してそれぞれ設けられ、対応する検出回路を選択可能な複数の選択スイッチと、複数の選択スイッチにより選択された検出回路から出力される第１信号に応じて、１ショットパルス信号よりなる第５信号を出力するパルス発生回路とを含む。
　本開示のある局面に係る異常検出装置によれば、複数の選択回路により、対応するレジスタから入力される第２信号に応じて第３信号を出力するか否かが選択されるので、論理和回路に入力される第３信号の数を絞り込むことができる。論理和回路において、入力される第３信号に応じて出力される第４信号が、１つの出力端子から異常検出信号として出力されるので、異常検出信号を出力する出力端子の数を抑制することができる。異常検出信号を出力する出力端子の数を抑制することができることにより、異常検出信号を出力するために用いる半導体基板の面積を抑制することができる。
　本開示の他の局面に係る異常検出装置によれば、複数の選択回路により、対応するレジスタから入力される第２信号に応じて第３信号を出力するか否かが選択されるので、論理和回路に入力される第３信号の数を絞り込むことができる。論理和回路において、入力される第３信号に応じて出力される第４信号が出力され、排他的論理和回路において、論理和回路から出力される第４信号と、バイパス回路から出力される第５信号とに応じて出力される第６信号が、１つの出力端子から異常検出信号として出力されるので、異常検出信号を出力する出力端子の数を抑制することができる。異常検出信号を出力する出力端子の数を抑制することができることにより、異常検出信号を出力するために用いる半導体基板の面積を抑制することができる。
実施の形態１における異常検出装置の回路図である。 実施の形態２における異常検出装置の回路図である。 パルス発生回路の回路図である。 パルス発生回路における各部の信号レベルを示すタイミングチャートである。 排他的論理和回路の入力と出力との関係を示す真理表である。 排他的論理和回路の出力信号による異常状態の第１判定例を示すタイミングチャートである。 排他的論理和回路の出力信号による異常状態の第２判定例を示すタイミングチャートである。 実施の形態１～３における回路面積と出力端子用のパッド面積との一例を示す図である。
　以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。以下では、複数の実施の形態について説明するが、各実施の形態で説明された構成を適宜組み合わせることは出願当初から予定されている。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
　［実施の形態１］
　（異常検出装置１０の構成）
　図１は、実施の形態１における異常検出装置１０の回路図である。
　図１に示すように、異常検出装置１０は、半導体装置１００に含まれる。異常検出装置１０は、異常検出回路１、異常記憶レジスタ２、異常選択回路３、論理回路４、バイパス回路５、および、出力端子６を含む。異常検出装置１０は、さらに第１判定値記憶回路７および第２判定値記憶回路８を含む。
　半導体装置１００は、予め定められた電流を検出し、検出した電流値を示す信号を出力する電流センサを構成する半導体装置である。なお、半導体装置１００は、どのような電子機器を構成する半導体装置であってもよい。
　異常検出回路１は、半導体装置１００における複数の異常状態を検出し、検出信号を出力する回路である。異常記憶レジスタ２は、異常検出回路１で検出された異常状態を記憶するレジスタであり、異常検出回路１から出力される検出信号を記憶し、対応する信号を異常選択回路３に出力する。異常選択回路３は、異常記憶レジスタ２から出力される信号のうちから選択された信号を論理回路４に出力する回路である。論理回路４は、異常選択回路３から出力される信号に応じて論理演算をし、演算結果を示す信号を出力端子６に出力する回路である。
　出力端子６は、論理回路４から出力される信号を異常検出装置１０による異常検出信号として出力する端子である。出力端子６は、半導体装置１００に設けられた信号経路を通り、半導体装置１００に設けられた外部出力端子を介して半導体装置１００の外部に出力される。
　なお、出力端子６は、その端子自体が半導体装置１００の外部に信号を出力する外部出力端子としての機能を有してもよく、その場合は、異常検出装置１０に設けられた出力端子６を介して出力される信号が、半導体装置１００において異常状態が検出されたことを示す異常検出信号として、半導体装置１００の外部に出力される。
　半導体装置１００の外部には、半導体装置１００から出力される各種の信号を用いるシステムが存在する。半導体装置１００が例えば電流センサである場合は、半導体装置１００から出力される電流の検出信号が、半導体装置１００により検出された電流値を用いるシステムに向けて出力される。そして、半導体装置１００において異常状態が検出されたことを示す異常検出信号も、半導体装置１００により検出された電流値を用いるシステムに向けて出力される。
　異常検出回路１は、複数の異常状態に対応して設けられた第１検出回路１１および第２検出回路１２を含む。異常記憶レジスタ２は、第１レジスタ２１および第２レジスタ２２を含む。異常選択回路３は、第１選択回路３１および第２選択回路３２を含む。論理回路４は、論理和回路４１を含む。バイパス回路５は、第１選択スイッチ５１および第２選択スイッチ５２を含む。
　異常記憶レジスタ２において、第１レジスタ２１は、第１検出回路１１に対応して設けられる。異常記憶レジスタ２において、第２レジスタ２２は、第２検出回路１２に対応して設けられる。
　異常記憶レジスタ２において、第１レジスタ２１は、第１検出回路１１に対応して設けられる。異常記憶レジスタ２において、第２レジスタ２２は、第２検出回路１２に対応して設けられる。
　異常選択回路３において、第１選択回路３１は、第１レジスタ２１に対応して設けられる。異常選択回路３において、第２選択回路３２は、第２レジスタ２２に対応して設けられる。第１選択回路３１は、第１入力端子および第２入力端子という２つの入力端子と、１つの出力端子とを備えた論理積回路であり、第１入力端子および第２入力端子からの入力信号の論理積に応じたレベルの出力信号を出力端子から出力する。第２選択回路３２は、第１選択回路３１と同様の論理積回路である。
　半導体装置１００には、電圧モニタ回路１０１が設けられる。電圧モニタ回路１０１は、たとえば電流センサを構成する半導体装置１００において検出される電流値を電圧値に変換し、その電圧値をモニタ電圧ＶＭとして出力する。
　第１判定値記憶回路７は、第１判定値としてモニタ電圧の上限値である上限電圧ＶＨが記憶されている。第１判定値記憶回路７は、記憶された上限電圧ＶＨを出力する。第２判定値記憶回路８は、第２判定値としてモニタ電圧の下限値である下限電圧ＶＬが記憶されている。第２判定値記憶回路８は、記憶された下限電圧ＶＬを出力する。
　第１検出回路１１および第２検出回路１２は、コンパレータである。第１検出回路１１には、モニタ電圧ＶＭと上限電圧ＶＨとが入力される。第１検出回路１１は、モニタ電圧ＶＭが上限電圧ＶＨよりも高い異常状態となった場合に、出力信号がＨレベルとなる。第２検出回路１２には、モニタ電圧ＶＭと下限電圧ＶＬとが入力される。第２検出回路１２は、モニタ電圧ＶＭが下限電圧ＶＬよりも低い異常状態となった場合に、出力信号がＨレベルとなる。このように、第１検出回路１１および第２検出回路１２は、複数種類の異常状態に対応して設けられる。
　第１検出回路１１から出力される信号は、第１レジスタ２１および第１選択スイッチ５１に向けて出力される。第１レジスタ２１では、第１検出回路１１から出力される信号がＨレベルである場合に、そのＨレベルの信号状態を記憶する。
　第２検出回路１２から出力される信号は、第２レジスタ２２および第２選択スイッチ５２に向けて出力される。第２レジスタ２２では、第２検出回路１２から出力される信号がＨレベルである場合に、そのＨレベルの信号状態を記憶する。
　第１レジスタ２１の出力信号は、第１選択回路３１の第１入力端子から第１選択回路３１に入力される。第２レジスタ２２の出力信号は、第２選択回路３２の第１入力端子から第２選択回路３２に入力される。第１選択回路３１および第２選択回路３２は、ともに論理積回路により構成される。
　マスクレジスタ３３は、第１選択回路３１と第２選択回路３２とのうち、対応するレジスタから入力された信号に応じた信号を出力する回路を選択することを可能とするレジスタである。
　マスクレジスタ３３は、第１選択回路３１と第２選択回路３２との複数の回路のうち、信号を出力させる回路について、その回路における第２入力端子の信号レベルを常にＨレベルとすることにより回路を選択する。
　マスクレジスタ３３は、第１選択回路３１と第２選択回路３２との複数の回路のうち、信号を出力させない回路について、その回路における第２入力端子の信号レベルを常にＬレベルとすることにより回路を選択しない。
　異常選択回路３では、このようなマスクレジスタ３３の機能により、第１選択回路３１と第２選択回路３２との複数の回路のうち、第２入力端子の信号レベルをＨレベルとされた回路は、対応するレジスタから入力された信号に応じた信号を出力する回路として選択される。
　第１選択回路３１から出力される信号および第２選択回路３２から出力される信号は、論理和回路４１に入力される。
　第１選択回路３１が信号を出力させる回路として選択された場合は、第１検出回路１１が異常状態を検出して出力信号がＨレベルになると、対応する第１レジスタ２１、および、第１選択回路３１を経て論理和回路４１に入力される信号がＨレベルとなる。
　第２選択回路３２が信号を出力させる回路として選択された場合は、第２検出回路１２が異常状態を検出して出力信号がＨレベルになると、対応する第２レジスタ２２、および、第２選択回路３２を経て論理和回路４１に入力される信号がＨレベルとなる。
　異常選択回路３においては、異常検出装置１０を使用する者が必要に応じて、マスクレジスタ３３から第１選択回路３１および第２選択回路３２に出力する信号を調整する設定をすることにより、異常状態を検出した信号に応じた信号を出力する選択回路を選択することが可能である。したがって、異常選択回路３においては、第１選択回路３１および第２選択回路３２の両方について、異常状態を検出した信号に応じた信号を出力させることが可能であり、第１選択回路３１および第２選択回路３２のいずれか一方について、異常状態を検出した信号に応じた信号を出力させることが可能である。このようにすることにより、異常検出装置１０を使用する者が必要とする種類の異常状態を検出した信号に対応する信号を異常選択回路３から出力させることができる。このように、異常選択回路３では、論理和回路に入力される信号の数を絞り込むことができる。
　バイパス回路５においては、第１選択スイッチ５１がオン状態である場合に、第１検出回路１１の出力信号が、バイパス回路５内の信号経路を通ることにより、対応する第１レジスタ２１および第１選択回路３１をバイパスして論理和回路４１に入力される。たとえば、第１選択スイッチ５１がオン状態である場合に、第１検出回路１１が異常状態を検出して出力信号がＨレベルになると、第１選択スイッチ５１、および、バイパス回路５内の信号経路を経て論理和回路４１に入力される信号がＨレベルとなる。
　バイパス回路５においては、第２選択スイッチ５２がオン状態である場合に、第２検出回路１２の出力信号が、バイパス回路５内の信号経路を通ることにより、対応する第２レジスタ２２および第２選択回路３２をバイパスして論理和回路４１に入力される。たとえば、第２選択スイッチ５２がオン状態である場合に、第２検出回路１２が異常状態を検出して出力信号がＨレベルになると、第２選択スイッチ５２、および、バイパス回路５内の信号経路を経て論理和回路４１に入力される信号がＨレベルとなる。
　論理和回路４１では、第１選択回路３１から入力される信号と、第２選択回路３２から入力される信号と、バイパス回路５から入力される信号との論理和を示す信号が出力される。論理和回路４１から出力される信号は、出力端子６を介して出力される。論理和回路４１から出力される信号がＨレベルの場合に、出力端子６を介して出力される信号は、異常状態が検出されたことを示す異常検出信号である。
　バイパス回路５では、第１検出回路１１の出力信号、および、第２検出回路１２の出力信号が、異常記憶レジスタ２および異常選択回路３をバイパスして論理和回路４１に入力されるので、第１検出回路１１の出力信号、および、第２検出回路１２の出力信号が、異常記憶レジスタ２および異常選択回路３を介して論理和回路４１に入力される通常信号経路を通る場合と比べて、高速度で論理和回路４１に入力される。
　たとえば、異常検出装置１０を使用する者は、複数種類の異常状態のうち、検出された場合に緊急に対処する必要がある特別異常状態については、第１選択スイッチ５１と第２選択スイッチ５２とのうち、対応するスイッチをオン状態に設定しておく。複数種類の異常状態のうち、特別異常状態以外の異常状態は、標準異常状態と呼ぶ場合がある。
　これにより、第１選択スイッチ５１と第２選択スイッチ５２とのうち、対応するスイッチがオン状態に設定された異常状態については、異常状態が検出された場合に、検出信号がバイパス回路５を経て論理和回路４１に入力されることにより、検出信号が通常信号経路を経て論理和回路４１に入力される場合と比べて、早いタイミングで、出力端子６を介して異常検出信号が出力される。
　一例として、異常検出装置１０を使用する者は、電圧モニタ回路１０１から出力されるモニタ電圧ＶＭについて、上限電圧ＶＨよりも高くなった場合に第１検出回路１１により検出される異常状態の方が、下限電圧ＶＬよりも低くなった場合に第２検出回路１２により検出される異常状態よりも緊急に対処する必要がある場合には、第１選択スイッチ５１をオン状態に設定しておく。
　このように第１選択スイッチ５１をオン状態に設定した場合、第１選択回路３１については、信号を出力可能に設定してもよく、信号を出力不可能に設定してもよい。同様に、第２選択スイッチ５２をオン状態に設定した場合、第２選択回路３２については、信号を出力可能に設定してもよく、信号を出力不可能に設定してもよい。
　たとえば、第１選択スイッチ５１をオフ状態にする設定がされ、第２選択回路３２が信号を出力可能に設定されている場合には、モニタ電圧ＶＭが下限電圧ＶＬよりも低くなった異常状態が第２検出回路１２で検出されたときに、第２検出回路１２から出力される信号に応じた異常検出信号が、第２レジスタ２２、第２選択回路３２、および、論理和回路４１を経て、第１タイミングで出力端子６から出力される。
　たとえば、第１選択スイッチ５１をオン状態にする設定がされ、第１選択回路３１が信号を出力可能に設定されている場合には、モニタ電圧ＶＭが上限電圧ＶＨよりも高くなった異常状態が発生したときに、第１検出回路１１から出力される信号に応じた異常検出信号が、第１レジスタ２１、第１選択回路３１、および、論理和回路４１を経て、第１タイミングで出力端子６から出力される前に、第１検出回路１１から出力される信号に応じた異常検出信号が、バイパス回路５の第１選択スイッチ５１、および、論理和回路４１を経て、第１タイミングよりも早い第２タイミングで出力端子６から出力される。
　以上に説明した実施の形態１では、次のような技術的効果を得ることができる。第１検出回路１１および第２検出回路１２から出力される検出信号については、複数の選択回路である第１選択回路３１および第２選択回路３２により、対応するレジスタである第１レジスタ２１および第２レジスタ２２から入力される信号に応じて信号を出力するか否かが選択されるので、論理和回路４１に入力される信号の数を絞り込むことができる。論理和回路４１において、入力される信号に応じて出力される信号が、１つの出力端子６から異常検出信号として出力されるので、異常検出信号を出力する出力端子の数を抑制することができる。異常検出信号を出力する出力端子６の数を抑制することができることにより、異常検出信号を出力するために用いる半導体基板の面積を抑制することができる。
　また、バイパス回路５により、複数の選択スイッチである第１選択スイッチ５１および第２選択スイッチ５２により選択された検出回路である第１検出回路１１および第２検出回路１２から出力される信号が、対応するレジスタおよび選択回路のような通常信号経路をバイパスして論理和回路４１に入力されるので、第１検出回路１１および第２検出回路１２からの検出信号が通常信号経路を経て論理和回路４１に入力される場合と比べて、早いタイミングで、出力端子６を介して異常検出信号を出力させることができる。
　なお、図１に示した異常検出装置１０では、バイパス回路５が設けられない構成を採用してもよい。そのような構成であっても、異常検出信号を出力するために用いる半導体基板の面積を抑制することができる。
　［実施の形態２］
　（異常検出装置１０ａの構成）
　図２は、実施の形態２における異常検出装置１０ａの回路図である。異常検出装置１０ａについては、実施の形態１における異常検出装置１０との構成の差異を主に説明する。
　図２に示す異常検出装置１０ａが、図１に示す異常検出装置１０と異なる部分は、論理回路４０およびバイパス回路５０の構成である。論理回路４０は、論理和回路４１に加えて、排他的論理和回路４２を含む。バイパス回路５０は、第１選択スイッチ５１および第２選択スイッチ５２に加えて、パルス発生回路５３を含む。
　論理和回路４１においては、第１選択回路３１から出力される信号および第２選択回路３２から出力される信号が入力される。論理和回路４１では、第１選択回路３１から入力される信号と、第２選択回路３２から入力される信号との論理和を示す信号が出力される。論理和回路４１から出力される信号は、排他的論理和回路４２に入力される。
　バイパス回路５０においては、第１選択スイッチ５１から出力される信号、および、第２選択スイッチ５２から出力される信号が、パルス発生回路５３に入力される。パルス発生回路５３では、第１選択スイッチ５１から入力される信号、および、第２選択スイッチ５２から入力される信号に応じて、１ショットパルス信号を発生させる。パルス発生回路５３から出力される１ショットパルス信号は、排他的論理和回路４２に入力される。
　排他的論理和回路４２では、論理和回路４１から入力される信号と、パルス発生回路５３から入力される信号との排他的論理和を示す信号が出力される。論理和回路４１から出力される信号は、出力端子６を介して出力される。排他的論理和回路４２から出力される信号は、図５～図７に示すように、信号の変化状態に応じて、異常状態が検出されたことを示す異常検出信号である。
　（パルス発生回路５３の構成）
　図３は、パルス発生回路５３の回路図である。パルス発生回路５３は、入力端子５３０の入力電圧ＶinがＨレベルになった場合に、出力端子５３５の出力電圧Ｖoutが予め定められた時間に亘りＨレベルになる１ショットパルス信号を出力する。
　パルス発生回路５３は、抵抗器５３１、コンデンサ５３２、反転回路５３３、および、論理積回路５３４を含む。論理積回路５３４の第１入力端子は、入力端子５３０と接続されている。
　入力端子５３０と、接地５３６との間には、抵抗器５３１とコンデンサ５３２とが直列に接続されている。抵抗器５３１とコンデンサ５３２との接続点５３７と、論理積回路５３４の第２入力端子との間には、反転回路５３３が接続されている。
　抵抗器５３１とコンデンサ５３２とで構成されるＲＣ回路の接続点５３７の電圧が反転回路５３３の入力電圧Ｖ１となる。反転回路５３３の出力電圧Ｖ２が論理積回路５３４の第２入力端子の入力電圧となる。論理積回路５３４の出力電圧Ｖoutが、排他的論理和回路４２の入力端子の入力電圧となる。
　図４は、パルス発生回路５３における各部の信号レベルを示すタイミングチャートである。図４においては、電圧Ｖin、電圧Ｖ１、電圧Ｖ２、および、電圧Ｖoutの関係が示されている。
　図４を参照して、たとえば、第１選択スイッチ５１がＯＮ状態に設定されている場合において、第１検出回路１１の検出信号がＬレベルからＨレベルに変化すると、電圧ＶinがＬレベルからＨレベルに変化する。電圧ＶinがＨレベルに変化すると、電圧Ｖ１は、ＲＣ回路の時定数で決まる遅延期間ｔで遅延したタイミングでＬレベルからＨレベルに変化する。
　電圧Ｖ１がＨレベルに変化すると、反転回路５３３によりレベルが反転された電圧Ｖ２は、ＨレベルからＬレベルに変化する。論理積回路５３４は、第１入力端子の電圧が電圧Ｖinであり、第２入力端子の電圧が電圧Ｖ２である。論理積回路５３４の出力電圧Ｖoutは、電圧ＶinがＨレベルに変化する前は、電圧Ｖinおよび電圧Ｖ２がＬレベルであることによりＬレベルであり、電圧ＶinがＨレベルに変化したときから、電圧Ｖ２が遅延してＬレベルに変化するまでの遅延期間ｔに対応する期間ｔにおいて、Ｈレベルとなり、その後Ｌレベルとなる。
　このような構成により、論理積回路５３４から出力される電圧out、すなわち、出力端子５３５の電圧Ｖoutは、電圧Ｖ１がＬレベルからＨレベルに変化した場合に、期間ｔにおいてＨレベルとなる１ショットパルス信号となる。したがって、パルス発生回路５３は、入力される信号がＨレベルとなると、１ショットパルス信号を出力する。
　なお、パルス発生回路５３としては、１ショットパルス信号を出力する回路であれば、図３に示す回路以外のパルス発生回路を用いてもよい。
　（排他的論理和回路４２の入力と出力との関係）
　次に、排他的論理和回路４２における入力と出力との関係を説明する。
　図５は、排他的論理和回路４２の入力と出力との関係を示す真理表である。図５においては、論理和回路４１から排他的論理和回路４２への入力信号Ｘ、および、パルス発生回路５３から排他的論理和回路４２への入力信号Ｙと、排他的論理和回路４２からの出力信号Ｚとの関係が示されている。さらに、図５においては、入力信号Ｘ，Ｙおよび出力信号Ｚの状態と、異常状態の検出状態との関係が示されている。
　入力信号Ｘおよび入力信号ＹがＬレベルの場合は、出力信号ＺがＬレベルとなる。このような関係がある場合は、異常状態が未検出である。入力信号ＸがＨレベルで入力信号ＹがＬレベルの場合は、出力信号ＺがＨレベルとなる。このような関係がある場合は、標準異常状態が検出された状態である。
　入力信号ＸがＬレベルで入力信号ＹがＨレベルの場合は、出力信号ＺがＨレベルとなる。このような関係がある場合は、特別異常状態が検出された状態である。入力信号Ｘおよび入力信号ＹがＨレベルの場合は、出力信号ＺがＬレベルとなる。このような関係がある場合は、標準異常状態および特別異常状態が同時に検出された状態である。
　（排他的論理和回路４２の出力信号による異常状態の判定例）
　次に、排他的論理和回路４２の出力信号による異常状態の判定例を説明する。図６は、排他的論理和回路４２の出力信号による異常状態の第１判定例を示すタイミングチャートである。図６においては、特別異常状態が検出された後に標準異常状態が発生した例が示されている。
　図６を参照して、タイミングＴａにおいて特別異常状態が検出されると、タイミングＴａにおいて、バイパス回路５０のパルス発生回路５３から１ショットパルス信号が排他的論理和回路４２に入力されるので、排他的論理和回路４２の出力信号は、タイミングＴａ～Ｔｂの期間ｔにおいてＨレベルとなる。その後、タイミングＴｃ～Ｔｄの期間において標準異常状態が検出されると、タイミングＴｃ～Ｔｄの期間において、論理和回路４１からＨレベルの信号が入力されるので、排他的論理和回路４２の出力信号は、タイミングＴｃ～Ｔｄの期間においてＨレベルとなる。
　図６に示す第１例では、タイミングＴａ～Ｔｂのように１ショットパルスで排他的論理和回路４２の出力信号がＨレベルになった場合に、特別異常状態が検出されたことを判定することができる。図６に示す第１例では、タイミングＴｃ～Ｔｄのように１ショットパルスのＨレベルの期間ｔよりも長い期間に亘り排他的論理和回路４２の出力信号がＨレベルになった場合に、標準異常状態が検出されたことを判定することができる。
　図７は、排他的論理和回路４２の出力信号による異常状態の第２判定例を示すタイミングチャートである。図７においては、標準異常状態が検出されている状態で特別異常状態が検出された例が示されている。
　図７を参照して、タイミングＴｅにおいて標準異常状態が検出されると、タイミングＴｅ～Ｔｈの期間において、論理和回路４１からＨレベルの信号が入力される。これにより、排他的論理和回路４２の出力信号は、タイミングＴｅ～Ｔｈの期間において基本的にＨレベルとなる。タイミングＴｅ～Ｔｈの期間中におけるタイミングＴｆにおいて特別異常状態が検出されると、タイミングＴｆにおいて、バイパス回路５０のパルス発生回路５３から１ショットパルス信号が排他的論理和回路４２に入力されるので、排他的論理和回路４２の出力信号は、図５に示す関係により、タイミングＴｆ～Ｔｇの期間ｔにおいてＨレベルからＬレベルに変化する。
　図７に示す第２例では、タイミングＴｅ～Ｔｈのように１ショットパルスのＨレベルの期間ｔよりも長い期間に亘り排他的論理和回路４２の出力信号がＨレベルになった場合に、標準異常状態が検出されたことを判定することができる。タイミングＴｆ～Ｔｇのように期間ｔにおいてＨレベルからＬレベルに変化した場合に、タイミングＴｆ～Ｔｇにおいて特別異常状態が検出されたことを判定することができる。
　実施の形態２の異常検出装置１０ａによれば、実施の形態１の異常検出装置１０により得られる効果に加えて、次のような構成を得ることができる。異常検出装置１０ａでは、図６および図７を用いて説明したように、排他的論理和回路４２から出力される信号の変化状態により、特別異常状態が検出されたか否かを示すことができるとともに、標準異常状態が検出されたことを示すことができる。したがって、異常検出装置１０ａによれば、出力端子６から出力される信号の変化状態を確認することにより、特別異常状態が検出されたか否かを示すことができるとともに、標準異常状態が検出されたことを示すことができる。
　［実施の形態３］
　（特別異常状態の検出に応じた信号を出力する場合の異常選択回路３のその他の設定例）
　実施の形態３においては、第１選択スイッチ５１と第２選択スイッチ５２とを用いて特別異常状態が検出されたことを示す信号をバイパス回路５，５０から出力させる設定がされた場合における異常選択回路３のその他の設定例を説明する。
　前述した実施の形態１および実施の形態２では、第１選択スイッチ５１または第２選択スイッチ５２をオン状態に設定した場合でも、第１選択スイッチ５１および第２選択スイッチ５２に対応する第１検出回路１１および第２検出回路１２に対応する第１選択回路３１および第２選択回路３２については、対応する第１レジスタ２１および第２レジスタ２２から入力される信号に応じて信号を出力するように、マスクレジスタ３３により設定する例を説明した。
　しかし、これに限らず、第１選択スイッチ５１または第２選択スイッチ５２をオン状態に設定した場合に、当該選択スイッチ以外の選択スイッチに対応する第１検出回路１１または第２検出回路１２に対応する第１選択回路３１または第２選択回路３２については、対応する第１レジスタ２１または第２レジスタ２２から入力される信号に応じて信号を出力しないように、マスクレジスタ３３により設定するようにしてもよい。
　このような設定をすれば、異常状態が検出された場合に緊急に対処する必要がない異常状態については、異常状態の検出を示す信号が出力されないので、論理和回路４１から出力端子６を介して出力される信号が示す異常状態について、対処する対象となる異常状態を絞り込むことができるので、緊急に対処する必要がある異常状態についての対処を迅速に実行することができるようになる。
　［実施の形態１～３における回路面積と出力端子用のパッド面積との一例］
　次に、実施の形態１～３における回路面積と出力端子用のパッド面積との一例を図７により視覚的イメージで説明する。
　図１および図２に示すような半導体装置１００において、出力端子６から出力される異常検出信号を半導体装置１００の外部に出力するためには、半導体装置１００が設けられた半導体基板において、信号出力用の金属皮膜による電極であるパッドを設ける必要がある。パッドは、１つの出力端子につき１つ設ける必要がある。したがって、パッドは、出力端子の数と同数設ける必要がある。
　図８は、実施の形態１～３における回路の面積と信号出力用のパッドの面積との一例を示す図である。図８を参照して、図１および図２に示す半導体装置１００が設けられた半導体基板において、異常検出装置１０，１０ａを構成する回路が設けられる回路領域６１のチップ面積は、たとえば、３６μｍ２である。これは、異常検出装置１０，１０ａを構成する回路が約６００個のトランジスタにより構成され、各トランジスタが設けられるチップ面積が０．０６μｍ２である場合の例である。
　図８を参照して、図１および図２に示す半導体装置１００のような半導体装置が設けられた半導体基板における信号出力用のパッドが設けられるパッド領域６２のチップ面積としては、たとえば、１つのパッド領域６２につき６０μｍ×６０μｍ＝３６０μｍ２の面積が必要となる。図８においては、回路領域６１のチップ面積と、パッド領域６２のチップ面積とが対比可能に示されている。
　図８に示すように、パッド領域６２のチップ面積は、回路領域６１のチップ面積と比べて１００倍程という広い面積が必要とされる。したがって、従来のように複数の異常検出信号ごとに出力端子を設ける場合には、たとえば、出力端子が５つの場合、パッド領域の面積として、図８に示す１つのパッド領域６２のチップ面積の５倍のチップ面積が必要となるので、半導体基板の面積が過剰に拡大することが、図８の回路領域６１とパッド領域６２とを比較すると明らかである。これに対し、実施の形態１～３に示す異常検出装置１０，１０ａでは、異常検出信号を出力する出力端子６が１つであるので、異常検出信号を出力するために用いる半導体基板の面積を抑制することができる。
　［その他の変形例］
　次に、本開示による実施の形態のその他の変形例を説明する。
　（１）実施の形態１～３では、モニタ電圧の一例として１種類の電圧がある場合を説明したが、モニタ電圧は、たとえば、半導体装置１００の電源電圧、内部レギュレータ電圧、出力電圧、温度センサの電圧、および、冗長化された温度センサの差電圧など各種の電圧が用いられる。
　（２）実施の形態１～３では、１種類のモニタ電圧に対応する異常を検出する検出回路として、２つの検出回路である第１検出回路１１および第２検出回路１２が設けられた例を示した。しかし、異常検出回路１に含まれる検出回路としては、１種類のモニタ電圧に応じて、３つ以上の検出回路が設けられてもよい。その場合には、検出回路の数に対応した数で、異常記憶レジスタ２のレジスタ、異常選択回路３の選択回路、および、バイパス回路５，５０の選択スイッチが設けられる。
　（３）実施の形態１～３では、１種類のモニタ電圧に対応して、２つの検出回路を設ける例を示した。しかし、これに限らず、１種類のモニタ電圧から１種類の異常状態を検出する場合には、１種類のモニタ電圧に対応して１つの検出回路を設ければよい。その場合には、検出回路の数に応じた数で、異常記憶レジスタ２のレジスタ、異常選択回路の選択回路、および、バイパス回路５，５０の選択スイッチが設けられる。
　（４）実施の形態１のバイパス回路５においては、第１選択スイッチ５１および第２選択スイッチ５２のように、複数の選択スイッチに対応して１つの信号経路を設ける例を示した。しかし、これに限らず、複数の選択スイッチに対応して複数の信号経路を設け、複数の選択スイッチから複数の信号経路を経て論理和回路４１に信号が入力されるようにしてもよい。
　［付記］
　次に、本開示による実施の形態の特徴をまとめて説明する。
　〈１〉半導体装置（半導体装置１００）において発生するおそれがある複数の異常状態を検出することが可能な異常検出装置（異常検出装置１０）であって、前記複数の異常状態に対応してそれぞれ設けられ、対応する異常状態を検出した場合に第１信号を出力する複数の検出回路（第１検出回路１１、第２検出回路１２）と、前記複数の検出回路（第１検出回路１１、第２検出回路１２）に対応してそれぞれ設けられ、対応する検出回路から入力される第１信号に応じたデータを記憶し、記憶された前記データに応じて第２信号を出力する複数のレジスタ（第１レジスタ２１、第２レジスタ２２）と、前記複数のレジスタ（第１レジスタ２１、第２レジスタ２２）に対応してそれぞれ設けられ、対応するレジスタから入力される第２信号に応じて第３信号を出力するか否かを選択する複数の選択回路（第１選択回路３１、第２選択回路３２）と、前記複数の選択回路から第３信号が入力可能であり、入力される第３信号に応じて第４信号を出力する論理和回路（論理和回路４１）と、前記論理和回路から出力される前記第４信号を、異常状態が検出されたことを示す異常検出信号として出力する１つの出力端子（出力端子６）とを備える（図１参照）、異常検出装置（異常検出装置１０）。
　〈２〉前記複数の検出回路（第１検出回路１１、第２検出回路１２）に対応してそれぞれ設けられ、対応する検出回路を選択可能な複数の選択スイッチ（第１選択スイッチ５１、第２選択スイッチ５２）を含み、前記複数の選択スイッチ（第１選択スイッチ５１、第２選択スイッチ５２）により選択された検出回路から出力される第１信号を、対応するレジスタおよび選択回路をバイパスして前記論理和回路（論理和回路４１）に入力させるバイパス回路（バイパス回路５）をさらに備え、前記論理和回路（論理和回路４１）は、前記バイパス回路（バイパス回路５）から入力される第１信号、および、前記複数の選択回路から入力可能な第３信号に応じて、前記第４信号を出力する（図１参照）、〈１〉に記載の異常検出装置（異常検出装置１０）。
　〈３〉半導体装置（半導体装置１００）において発生するおそれがある複数の異常状態を検出することが可能な異常検出装置（異常検出装置１０）であって、前記複数の異常状態に対応してそれぞれ設けられ、対応する異常状態を検出した場合に第１信号を出力する複数の検出回路（第１検出回路１１、第２検出回路１２）と、前記複数の検出回路（第１検出回路１１、第２検出回路１２）に対応してそれぞれ設けられ、対応する検出回路から入力される第１信号に応じたデータを記憶し、記憶された前記データに応じて第２信号を出力する複数のレジスタ（第１レジスタ２１、第２レジスタ２２）と、前記複数のレジスタ（第１レジスタ２１、第２レジスタ２２）に対応してそれぞれ設けられ、対応するレジスタから入力される第２信号に応じて第３信号を出力するか否かを選択する複数の選択回路（第１選択回路３１、第２選択回路３２）と、前記複数の選択回路から第３信号が入力可能であり、入力される第３信号に応じて第４信号を出力する論理和回路（論理和回路４１）と、前記複数の検出回路のうちから選択された検出回路から出力される第１信号に応じた第５信号を、対応するレジスタおよび選択回路をバイパスして出力するバイパス回路（バイパス回路５０）と、前記論理和回路（論理和回路４１）から出力される前記第４信号と、前記バイパス回路（バイパス回路５０）から出力される前記第５信号とが入力可能であり、入力される前記第４信号および前記第５信号に応じて、第６信号を出力する排他的論理和回路（排他的論理和回路４２）と、前記排他的論理和回路（排他的論理和回路４２）から出力される前記第６信号を、前記異常状態が検出されたことを示す異常検出信号として出力する１つの出力端子（出力端子６）とを備え、前記バイパス回路（バイパス回路５０）は、前記複数の検出回路（第１検出回路１１、第２検出回路１２）に対応してそれぞれ設けられ、対応する検出回路を選択可能な複数の選択スイッチ（第１選択スイッチ５１、第２選択スイッチ５２）と、前記複数の選択スイッチ（第１選択スイッチ５１、第２選択スイッチ５２）により選択された検出回路から出力される第１信号に応じて、１ショットパルス信号よりなる前記第５信号を出力するパルス発生回路（パルス発生回路５３）とを含む（図２～図４参照）、異常検出装置（異常検出装置１０ａ）。
　〈４〉前記第６信号は、前記複数の選択スイッチ（第１選択スイッチ５１、第２選択スイッチ５２）により選択された検出回路により異常状態が検出されたか否かを、信号レベルの変化状態に応じて示すことが可能である（図６および図７参照）、〈３〉に記載の異常検出装置（異常検出装置１０ａ）。
　〈５〉前記複数の選択スイッチ（第１選択スイッチ５１、第２選択スイッチ５２）により選択されていない検出回路に対応する選択回路は、対応するレジスタからの第２信号に応じた第３信号の出力をしないように構成される（実施の形態３参照）、〈２〉～〈４〉のいずれか１つに記載の異常検出装置。
　今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した実施の形態の説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１００　半導体装置、１０，１０ａ　異常検出装置、１１　第１検出回路、１２　第２検出回路、２１　第１レジスタ、２２　第２レジスタ、３１　第１選択回路、３２　第２選択回路、４１　論理和回路、６　出力端子、５１　第１選択スイッチ、５２　第２選択スイッチ、５，５０　バイパス回路、４２　排他的論理和回路。

Claims (5)

  1. 　半導体装置において発生するおそれがある複数の異常状態を検出することが可能な異常検出装置であって、
    　前記複数の異常状態に対応してそれぞれ設けられ、対応する異常状態を検出した場合に第１信号を出力する複数の検出回路と、
    　前記複数の検出回路に対応してそれぞれ設けられ、対応する検出回路から入力される第１信号に応じたデータを記憶し、記憶された前記データに応じて第２信号を出力する複数のレジスタと、
    　前記複数のレジスタに対応してそれぞれ設けられ、対応するレジスタから入力される第２信号に応じて第３信号を出力するか否かを選択する複数の選択回路と、
    　前記複数の選択回路から第３信号が入力可能であり、入力される第３信号に応じて第４信号を出力する論理和回路と、
    　前記論理和回路から出力される前記第４信号を、異常状態が検出されたことを示す異常検出信号として出力する１つの出力端子とを備える、異常検出装置。
  2. 　前記複数の検出回路に対応してそれぞれ設けられ、対応する検出回路を選択可能な複数の選択スイッチを含み、前記複数の選択スイッチにより選択された検出回路から出力される第１信号を、対応するレジスタおよび選択回路をバイパスして前記論理和回路に入力させるバイパス回路をさらに備え、
    　前記論理和回路は、前記バイパス回路から入力される第１信号、および、前記複数の選択回路から入力可能な第３信号に応じて、前記第４信号を出力する、請求項１に記載の異常検出装置。
  3. 　半導体装置において発生するおそれがある複数の異常状態を検出することが可能な異常検出装置であって、
    　前記複数の異常状態に対応してそれぞれ設けられ、対応する異常状態を検出した場合に第１信号を出力する複数の検出回路と、
    　前記複数の検出回路に対応してそれぞれ設けられ、対応する検出回路から入力される第１信号に応じたデータを記憶し、記憶された前記データに応じて第２信号を出力する複数のレジスタと、
    　前記複数のレジスタに対応してそれぞれ設けられ、対応するレジスタから入力される第２信号に応じて第３信号を出力するか否かを選択する複数の選択回路と、
    　前記複数の選択回路から第３信号が入力可能であり、入力される第３信号に応じて第４信号を出力する論理和回路と、
    　前記複数の検出回路のうちから選択された検出回路から出力される第１信号に応じた第５信号を、対応するレジスタおよび選択回路をバイパスして出力するバイパス回路と、
    　前記論理和回路から出力される前記第４信号と、前記バイパス回路から出力される前記第５信号とが入力可能であり、入力される前記第４信号および前記第５信号に応じて、第６信号を出力する排他的論理和回路と、
    　前記排他的論理和回路から出力される前記第６信号を、前記異常状態が検出されたことを示す異常検出信号として出力する１つの出力端子とを備え、
    　前記バイパス回路は、
    　　前記複数の検出回路に対応してそれぞれ設けられ、対応する検出回路を選択可能な複数の選択スイッチと、
    　　前記複数の選択スイッチにより選択された検出回路から出力される第１信号に応じて、１ショットパルス信号よりなる前記第５信号を出力するパルス発生回路とを含む、異常検出装置。
  4. 　前記第６信号は、前記複数の選択スイッチにより選択された検出回路により異常状態が検出されたか否かを、信号レベルの変化状態に応じて示すことが可能である、請求項３に記載の異常検出装置。
  5. 　前記複数の選択スイッチにより選択されていない検出回路に対応する選択回路は、対応するレジスタからの第２信号に応じた第３信号の出力をしないように構成される、請求項２～請求項４のいずれか１項に記載の異常検出装置。
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