JP2012089607A - 半導体装置 - Google Patents
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Abstract
【課題】電源電圧ドロップを精度よく検出することが可能な半導体装置を提供する。
【解決手段】半導体装置は電源電圧供給部104、105からの電源電圧で動作する動作部と、動作部の動作に伴う電源電圧の変動を検出し、その検出の結果を出力する検出部とを含む。このため、半導体装置の内部で、電源電圧ドロップを検出し、その検出結果を外部に通知することが可能になる。よって、観測ポイントとしてバイパスコンデンサ上のポイントを用いる必要がなくなり、電源電圧ドロップを精度よく検出することが可能となる。
【選択図】図1
【解決手段】半導体装置は電源電圧供給部104、105からの電源電圧で動作する動作部と、動作部の動作に伴う電源電圧の変動を検出し、その検出の結果を出力する検出部とを含む。このため、半導体装置の内部で、電源電圧ドロップを検出し、その検出結果を外部に通知することが可能になる。よって、観測ポイントとしてバイパスコンデンサ上のポイントを用いる必要がなくなり、電源電圧ドロップを精度よく検出することが可能となる。
【選択図】図1
Description
本発明は、半導体装置に関し、特には、外部の電源電圧供給部から供給された電源電圧で動作する半導体装置に関する。
近年、半導体集積回路技術を用いた半導体デバイス(以下「LSI」と記す)は、高速化かつ低電力化の一途を辿っている。このため、消費電力を低減させるために、外部からの供給電源を複数用いるLSIが多数存在する。
外部からの供給電源を複数用いるLSIの1つとして、JEDEC(Joint Electron Device Engineering Council)で規格化されているLow Power DDR2(以下「LPDDR2」と記す)がある。
LPDDR2は、随時書込み読出しが可能な記憶素子であるDRAM(Dynamic Random Access Memory)技術を用いた低消費電力でかつ高速動作が可能なLSIメモリである。LPDDR2は、電池または小型バッテリーで動作させる製品(例えば、携帯電話機またはデジタルスチルカメラ)といった低消費電力が求められるモバイル用途向け高速動作可能なLSIである。
LPDDR2は、4種類の電源を要求している。具体的には、LPDDR2は、Core Power 1用のVDD1、Core Power 2用のVDD2、Input Buffer Power用のVDDCA、および、I/O Buffer Power用のVDDQを要求している。このうち、VDD1の標準電圧は1.8Vとなっており、VDD2、VDDCAおよびVDDQの標準電圧は、1.2Vとなっている。VDD2とVDDCAとVDDQとをまとめてVDD2とすると、LPDDR2が要求する電源は、VDD1=1.8V系およびVDD2=1.2V系となる。
また、LPDDR2では、VDD1を用いて消費される電流が、VDD2を用いて消費される電流に比べて極力小さくなるように、LSI(LPDDR2)を設計することが推奨されている。このため、LPDDR2では、動作時において、VDD1を電源とする消費電流は、VDD2を電源とする消費電流に比べ極端に少なくなる。
そのため、VDD1を供給する電源IC等の供給電源用LSIに対する負荷は軽く、VDD1の電圧ドロップ量も殆ど観測されない。
しかし、同じ消費電流でも消費電力的に少なくなる方、すなわち、VDD2では、消費電流がVDD1に比べて大きくなる。
そのため、VDD2を供給する電源IC等の供給電源用LSIに対する負荷が重くなり、VDD2の電圧ドロップ量も大きくなる傾向がある。また、元々VDD2の電圧値はVDD1の電圧値よりも低いため、VDD2は、電圧ドロップに対して敏感になり、VDD2での供給電圧不足による動作不具合を引き起こす可能性が高い。
LPDDR2を制御するシステム側は、電圧ドロップ量を見込んで、VDD1およびVDD2がスペック範囲内となるように、電源ICの電圧設定値を設定する。なお、通常のLSIでは、電源電圧値の下限側だけでなく、電源電圧値の上限側にもスペックが存在するため、いたずらに設定電圧を上げることはできない。
このため、電源ICの電圧設定値に電源電圧マージンを適切に設定するためには、実際の電圧ドロップ量を検出し、その実際の電圧ドロップ量に応じて電源ICの電圧設定値を適切に設定することが必要となる。
ここで、LSIを用いたシステムにおいて、LSIの電源電圧の電圧ドロップ量を検出する手法を説明する。
LSIの電源電圧の観測ポイントとしては、LSIの電源端子またはLSI上に設けられた電源パッドが望ましい。例えば、BGA(Ball Grid Array)型のLSIでは、電源端子であるパッケージのボール部分、または、LSI上に設けられた電源パッドが、LSIの電源電圧の観測ポイントとして望ましい。
しかしながら、通常、LSIは、モールド樹脂でパッケージングされているうえに、プリント基板等の実装基板に実装された状態で使用されるか、近年に実用化されたPoP(Package on Package)技術で搭載されている。このため、LSI上の電源パッドはもとより、パッケージの電源端子(例えば、ボール端子)ですら、電源端子の位置によっては、電源電圧を観測することは不可能な場合がある。
したがって、従来、LSIの電源電圧の観測ポイントとして、ノイズ吸収用のバイパスコンデンサ上のポイントが用いられていた。
また、特許文献1には、LSIの実際の電源電圧を観測せずに、VDD電源網の等価回路モデルを作成し、その等価回路モデルを使ってIRドロップ値を算出し、その算出結果に応じて電源配線の最適化を図る、半導体集積回路装置の設計方法が記載されている。
しかしながら、上述した従来の電源電圧の観測手法では、精度良く電圧ドロップ量を観測できないという問題があることを本願発明者らは明らかにした。
すなわち、特許文献1に記載の技術では、LSIの実際の電源電圧を観測せずに、VDD電源網の等価回路モデルを使ってIRドロップ値を算出するため、実際のLSIとモデルとの間に差異があると、IRドロップ値の算出値は、実際の電圧ドロップ量と異なってしまう。
また、LSIの電源電圧の観測ポイントとして、ノイズ吸収用のバイパスコンデンサ上のポイントが用いられる場合、電圧ドロップ等のノイズは、バイパスコンデンサによって吸収されるため、電圧ドロップ量の測定精度は悪くなってしまう。
図10は、LSIの電源電圧の観測ポイントとして、ノイズ吸収用のバイパスコンデンサ上のポイントが用いられたシステム100を示した図である。
図10において、システム100では、PoPパッケージが用いられている。システム100は、LPDDR2101と、LPDDR2コントローラ102と、システムのプリント基板103と、電源IC104および105と、バイパスコンデンサ106および107と、を含む。
以下、LPDDR2を「LSI」と記し、LPDDR2コントローラを「コントローラ」と記し、システムのプリント基板を「プリント基板」と記す。
図10では、LSI(LPDDR2)101およびコントローラ102は、BGA型のLSIである。LSI101は、コントローラ102の上に配置されている。コントローラ102は、LSI101の動作制御を行うデバイスである。コントローラ102は、プリント基板103上に配置されている。
電源IC104は、プリント基板103上に配置されている。電源IC104は、プリント基板103に設けられたVDD1側の電源ライン103aとコントローラ102とを介して、LSI101のVDD1端子101aに、電源電圧VDD1を供給する。
電源IC105は、プリント基板103上に配置されている。電源IC105は、プリント基板103に設けられたVDD2側の電源ライン103bとコントローラ102とを介して、LSI101のVDD2端子101bに、電源電圧VDD2を供給する。
LSI101では、電源電圧VDD1を用いた消費電力は少なく、電源電圧VDD1の変動は小さいが、電源電圧VDD2を用いた消費電力は大きく、その影響で、電源電圧VDD2の電圧ドロップは大きい。
バイパスコンデンサ106は、電源電圧VDD1の電源ノイズ対策として用いられる。バイパスコンデンサ106は、VDD1側の電源ライン103aに接続され、かつ、プリント基板103上に配置されている。
バイパスコンデンサ107は、電源電圧VDD2の電源ノイズ対策として用いられる。バイパスコンデンサ107は、VDD2側の電源ライン103bに接続され、かつ、プリント基板103上に配置されている。
本来、電源電圧を精度よく観測しようとする場合、VDD1端子101aまたはVDD2端子101bが、観測ポイントとして用いられることが望ましい。しかしながら、図10に示したように、システム100の構造上、VDD1端子101aまたはVDD2端子101bを観測ポイントとして用いることは困難である。そのため、オシロスコープ等の外部測定器を使って電源電圧を測定する場合、バイパスコンデンサ106上のポイント106aか、バイパスコンデンサ107上のポイント107aが、測定ポイントとなってしまう。
そして、バイパスコンデンサ106上のポイント106aか、バイパスコンデンサ107上のポイント107aが、測定ポイントとなると、電圧ドロップ等のノイズがバイパスコンデンサによって吸収されるため、電圧ドロップ量の測定精度は悪くなってしまう。
本発明の半導体装置は、電源電圧供給部から電源電圧が供給される半導体装置であって、前記電源電圧で動作する動作部と、前記動作部の動作に伴う前記電源電圧の変動を検出し、当該検出の結果を出力する検出部と、を含む。
本発明によれば、半導体装置は、電源電圧供給部からの電源電圧で動作する動作部と、動作部の動作に伴う電源電圧の変動を検出し、その検出の結果を出力する検出部と、を含む。このため、半導体装置の内部で、電源電圧ドロップを検出し、その検出結果を外部に通知することが可能になる。よって、観測ポイントとしてバイパスコンデンサ上のポイントを用いる必要がなくなり、また、等価回路モデルを使って電圧ドロップ量を算出する必要がなくなり、電源電圧ドロップを精度よく検出することが可能となる。
以下、本発明の一実施形態について図面を参照して説明する。
図1は、本発明の一実施形態の半導体装置を含むシステム10を示したブロック図である。図2は、システム10の実装例を示した図である。図1および2において、図10に示したものと同一構成のものには同一符号を付してある。
システム10は、LSI1と、コントローラ102と、プリント基板103と、電源IC104および105と、バイパスコンデンサ106および107と、を含む。
LSI1は、本発明の一実施形態の半導体装置である。本実施形態では、LSI1として、BGA型のLPDDR2が用いられる。なお、LSI1は、BGA型のLPDDR2に限らず、適宜変更可能である。LSI1は、コントローラ102の上に配置される。LSI1とコントローラ102とで、PoPパッケージが構成される。
図2に示すように、LSI1には、電源IC104からの電源電圧VDD1が、VDD1側の電源ライン103aとコントローラ102とを介して供給され、また、電源IC105からの電源電圧VDD2が、VDD2側の電源ライン103bとコントローラ102とを介して供給される。本実施形態では、電源電圧VDD1は1.8V系の電源電圧であり、電源電圧VDD2は1.2V系の電源電圧である。
LSI1は、電源IC105から供給される電源電圧VDD2の変動を検出する機能を有するLPDDR2である。なお、電源IC105は、電源電圧供給部の一例である。
LSI1では、電源電圧VDD1を用いた消費電力は少なく、電源電圧VDD1の変動は小さいが、電源電圧VDD2を用いた消費電力は大きく、その影響で、電源電圧VDD2の電圧ドロップは、電源電圧VDD1の電圧ドロップよりも大きい。
コントローラ102は、コマンド信号CK、CKEおよびCS#と、コマンドアドレス信号CA0〜CA9とを、LSI1に出力する。コントローラ102は、信号線DQ0〜DQz(但し、zは自然数)を介して、LSI1に入力データ(書込みデータ;Writeデータ)を出力し、信号線DQ0〜DQzを介して、LSI1から出力データ(読出しデータ;Readデータ)を受け付ける。
図3は、LSI1を示したブロック図である。なお、図3において、太線で示された部分が、従来回路に対して追加された部分である。
図3において、LSI1は、レジスタ1Aと、アドレスラッチ回路1Bと、メモリセル1C1と、ワード線制御部1C2と、Yスイッチ1C3と、RED-AMP(リードアンプ)1Dと、データラッチ回路1Eと、入出力バッファ回路1Fと、入出力回路1Gと、WRT-AMP(ライトアンプ)1Hと、VDD2電圧ドロップ検出回路1Iと、ReadデータスイッチSWと、を含む。以下では、VDD2電圧ドロップ検出回路を「検出回路」と記し、Readデータスイッチを「スイッチ」と記す。
レジスタ1Aと、アドレスラッチ回路1Bと、メモリセル1C1と、ワード線制御部1C2と、Yスイッチ1C3と、RED-AMP1Dと、データラッチ回路1Eと、入出力バッファ回路1Fと、入出力回路1Gと、WRT-AMP1Hと、検出回路1Iと、スイッチSWと、のそれぞれは、電源電圧VDD1と電源電圧VDD2のいずれか、または、電源電圧VDD1と電源電圧VDD2の両方を、電源電圧として使用して動作する。
なお、レジスタ1Aと、アドレスラッチ回路1Bと、メモリセル1C1と、ワード線制御部1C2と、Yスイッチ1C3と、RED-AMP1Dと、データラッチ回路1Eと、入出力バッファ回路1Fと、入出力回路1Gと、WRT-AMP1Hと、検出回路1Iと、スイッチSWと、のそれぞれが、電源電圧VDD1と電源電圧VDD2のいずれか、または、電源電圧VDD1と電源電圧VDD2の両方を、電源電圧として使用するかは、適宜設定可能である。例えば、入出力バッファ回路1Fと入出力回路1Gが、電源電圧VDD2を電源電圧として使用してもよい。
本実施形態では、レジスタ1Aと、アドレスラッチ回路1Bと、メモリセル1C1と、ワード線制御部1C2と、Yスイッチ1C3と、RED-AMP1Dと、データラッチ回路1Eと、入出力バッファ回路1Fと、入出力回路1Gと、WRT-AMP1Hと、検出回路1Iと、スイッチSWと、のうち、電源電圧VDD2、または、電源電圧VDD1と電源電圧VDD2を、電源電圧として使用して動作するものが、「動作部1J」として機能する。
レジスタ1Aは、コマンドレジスタ1A1とモードレジスタ1A2とを有し、外部(コントローラ102)から、コマンド信号CK、CKEおよびCS#と、コマンドアドレス信号CA0〜CA9と、を取り込み、コマンド信号とコマンドアドレス信号とに従って、LSI1の内部の状態を決定する。
コマンドレジスタ1A1は、LSI(LPDDR2)1の書込み動作や読出し動作のための信号を発生する役割を持つ、従来技術でも使われている回路である。
モードレジスタ1A2は、従来技術でも使われているようにLSI1の動作モード状態を決定する役割をし、さらに、検出開始信号であるDETON信号を発生することができる。なお、本実施形態では、DETON信号として、LPDDR2の規格に示されたテストモードコードに属する信号が使用される。なお、以下、“H”のDETON信号を、MR9信号とも称する。
アドレスラッチ回路1Bは、従来技術でも使われている回路であり、Xデコーダ1B1とYデコーダ1B2とを含み、コマンドアドレス信号CA0〜CA9を取り込み、コマンドアドレス信号に従って、LSI1の内部へアドレス情報を出力する。
メモリセル1C1は、データを記憶する。
ワード線制御部1C2とYスイッチ1C3とは、従来技術でも使われているように、データ(Writeデータ)をメモリセル1C1に書込み(WRT)、また、メモリセル1C1からデータ(Readデータ)を読出す(RED)動作を実施する役割を持つ。
RED-AMP1Dは、メモリセル1C1から読み出されたReadデータを増幅し、増幅後のReadデータを、スイッチSWを経由して、データラッチ回路1Eへ出力する。
データラッチ回路1Eと入出力バッファ回路1Fと入出力回路1GとWRT-AMP1Hとは、従来技術でも使われている回路である。このため、データラッチ回路1Eと入出力バッファ回路1Fと入出力回路1GとWRT-AMP1Hとについての詳細な説明は割愛する。
検出回路1Iは、検出部の一例である。
検出回路1Iは、レジスタ1Aと、アドレスラッチ回路1Bと、メモリセル1Cと、ワード線制御部1C2と、Yスイッチ1C3と、RED-AMP1Dと、データラッチ回路1Eと、入出力バッファ回路1Fと、入出力回路1Gと、WRT-AMP1Hと、検出回路1Iと、スイッチSWとが、通常通り動作した際の電源電圧VDD2の変動を検出する。
本実施形態では、検出回路1Iは、電源電圧VDD1と電源電圧VDD2とDETON信号とを受け付ける。検出回路1Iは、電源電圧VDD1から参照電圧を生成し、参照電圧と電源電圧VDD2とDETON信号とを用いて、電源電圧VDD2の電圧ドロップ量を検出する。なお、電源電圧VDD2の電圧ドロップ量は、電源電圧VDD2の変動結果の一例である。
検出回路1Iは、電源電圧VDD2の電圧ドロップ量の検出結果を、DRPREG信号として、出力線1I1に出力する。
なお、本実施形態では、検出回路1Iは、動作部1Jが動作しているときの電源電圧VDD2と、参照電圧と、を比較する。検出回路1Iは、その比較の結果を、電源電圧VDD2の変動の検出の結果として出力する。
スイッチSWは、モードレジスタ1A2からMR9信号が出力されると、端子SWaと接続する。スイッチSWが端子SWaと接続すると、DRPREG信号は、出力線1I1とスイッチSWとデータラッチ回路1Eと入出力バッファ回路1Fとを介して、入出力回路1Gに出力される。入出力回路1Gは、DRPREG信号を、コントローラ102に出力する。なお、スイッチSWは、モードレジスタ1A2からMR9信号が出力されていない状況では、端子SWbと接続する。
このように、本実施形態による半導体装置(LSI)1は、電源電圧供給部(電源IC)105から電源電圧VDD2が供給される半導体装置(LSI)1であって、電源電圧VDD2で動作する動作部1Jと、動作部1Jの動作に伴う電源電圧VDD2の変動を検出し、その検出の結果を出力する検出部(検出回路)1Iと、を含む。
また、本実施形態では、検出部(検出回路)1Iは、動作部1Jが動作しているときの電源電圧VDD2と、参照電圧と、を比較し、その比較の結果を、電源電圧VDD2の変動の検出の結果として出力する。
ここで、図3に示したLSI1の動作を説明する。
まず、モードレジスタ1A2が、“H”のDETON信号を生成する。検出回路1Iは、“H”のDETON信号を受け付けると、電源電圧VDD2の変動の検出を開始する。
電源電圧VDD2の変動の検出が開始された後、通常動作通り、アドレスラッチ回路1Bと、メモリセル1C1と、ワード線制御部1C2と、Yスイッチ1C3と、RED-AMP1Dと、データラッチ回路1Eと、入出力バッファ回路1Fと、入出力回路1Gと、WRT-AMP1Hとが、動作させられる。つまり、LSI1が、LPDDR2のLSIメモリとしての動作を実行する。
検出回路1Iは、LSI(LPDDR2)1がメモリとしての動作を実行している間に生じた電源電圧VDD2の電圧ドロップ状態を検出する。したがって、電源電圧VDD2の電圧ドロップが発生した場合には、検出回路1Iが、電源電圧VDD2の電圧ドロップを検出することが可能となる。
検出回路1Iは、電源電圧VDD2の電圧ドロップの検出結果を、DRPREG信号で出力する。このため、検出回路1Iは、LSI(LPDDR2)1の内部で、どれだけ電源電圧VDD2が電圧ドロップしたかを、DRPREG信号を用いて、外部に通知することが可能になる。
図4は、検出回路1Iの一例を示した図である。
検出回路1Iは、生成部1Iaと、n(nは1以上の整数)個の比較部(SIGDTCT)1Ibと、出力部1Icと、を含む。
生成部1Iaは、電源電圧VDD1から、互いに電圧値が異なるリファレンスレベルREFLV1〜REFLVnを生成する。なお、リファレンスレベルREFLV1〜REFLVnのそれぞれは、参照電圧の一例である。本実施形態では、生成部1Iaは、x(xはn以上の整数)個の抵抗が直列に接続された直列回路にて構成される。生成部1Iaは、電源電圧VDD1とグランドとの間に接続される。
比較部(SIGDTCT)1Ib1〜1Ibnは、入力端子VDD2(+)で電源電圧VDD2を受け付け、入力端子DETONでDETON信号を受け付ける。また、比較部(SIGDTCT)1Ib1〜1Ibnは、入力端子REFLV1(-)〜REFLVn(-)で、それぞれ、リファレンスレベルREFLV1〜REFLVnを受け付ける。例えば、比較部(SIGDTCT)1Ib1は、電源電圧VDD1とDETON信号とリファレンスレベルREFLV1とを受け付け、比較部(SIGDTCT)1Ibnは、電源電圧VDD1とDETON信号とリファレンスレベルREFLVnとを受け付ける。
本実施形態では、比較部(SIGDTCT)1Ib1〜1Ibnは、同一構成であるが、比較部(SIGDTCT)1Ib1〜1Ibnのそれぞれは、入力されるリファレンスレベルREFLVが異なる点では互いに異なる。
図5は、比較部(SIGDTCT)1Ibnの一例を示した回路図である。なお、図5において、図4に示したものと同一構成のものには同一符号を付してある。また、比較部(SIGDTCT)1Ib1〜1Ibn−1は、比較部(SIGDTCT)1Ibnと同一構成であるので、説明を割愛する。
図5において、比較部(SIGDTCT)1Ibnは、カレントミラー回路を有する。比較部(SIGDTCT)1Ibnは、変動が少なく電圧値が電源電圧VDD2よりも高い電源電圧VDD1を、電源電圧として用いる。比較部(SIGDTCT)1Ibnは、Nch(Nチャネル)トランジスタ21、22および23と、Pch(Pチャネル)トランジスタ24、25および26と、入力端子DETONと、入力端子VDD2(+)と、入力端子REFLVn(-)と、出力端子DTCTnBと、を含む。
Nchトランジスタ21では、入力端子DETONと接続されたゲートがDETON信号を受け付け、ソースがグランドと接続している。
Nchトランジスタ22では、入力端子VDD2(+)と接続されたゲートが電源電圧VDD2を受け付け、ソースがNchトランジスタ21のドレインと接続している。
Nchトランジスタ23では、入力端子REFLVn(-)と接続されたゲートがリファレンスレベルREFLVnを受け付け、ソースがNchトランジスタ21のドレインと接続している。
Pchトランジスタ24では、ゲートおよびドレインがNchトランジスタ22のドレインと接続し、ソースが電源電圧VDD1と接続している。
Pchトランジスタ25では、ゲートがNchトランジスタ22のドレインと接続し、ソースが電源電圧VDD1と接続し、ドレインがNchトランジスタ23のドレインおよび出力端子DTCTnBと接続している。
Pchトランジスタ26では、ゲートがDETON信号を受け付け、ソースが電源電圧VDD1と接続し、ドレインがNchトランジスタ23のドレインおよびPchトランジスタ25のドレインおよび出力端子DTCTnBと接続している。
比較部(SIGDTCT)1Ibnでは、出力端子DTCTnBから、電源電圧VDD2とリファレンスレベルREFLVnとの比較結果が出力される。
ここで、図5に示した比較部1Ibnの動作を説明する。
比較部(SIGDTCT)1Ibnが“H”のDETON信号を受け付けている間、Nchトランジスタ21がオンになると共にPchトランジスタ26がオフになり、よって、比較部(SIGDTCT)1Ibnは活性化される。
本実施形態では、比較部(SIGDTCT)1Ibnが活性化された状況で、電源電圧VDD2の電圧レベルが、リファレンスレベルREFLVnの電圧レベルを下回った場合、出力端子DTCTnBの電圧(出力DTCTnB)は、予め定められた基準値(以下、単に「基準値」と記す)よりも低くなる。
一方、比較部(SIGDTCT)1Ibnが活性化された状況で、電源電圧VDD2の電圧レベルが、リファレンスレベルREFLVnの電圧レベルを上回った場合、出力端子DTCTnBの電圧(出力DTCTnB)は、基準値よりも高くなる。なお、出力DTCTnBは、アナログ信号である。
また、比較部(SIGDTCT)1Ibnが“L”のDETON信号を受け付けている間は、Nchトランジスタ21がオフになると共にPchトランジスタ26がオンになり、よって、出力端子DTCTnBの電圧(出力DTCTnB)が強制的に“H”(基準値よりも高い電圧)となる。
図4に戻って、出力部1Icは、比較部(SIGDTCT)1Ib1〜1Ibnのそれぞれから出力された出力DTCT1B〜DTCTnBを、電源電圧VDD2の変動の検出の結果として出力する。
出力部1Icは、サーモメータコード回路3と、FF(フリップフロップ)回路41〜4nと、を含む。
サーモメータコード回路3は、n個のアナログ信号DTCT1B〜DTCTnBから、n個のデジタル信号DTCT1〜DTCTnを生成する。サーモメータコード回路3は、公知技術であり、奇数個のインバータが直列に接続された直列回路31〜3nを有する。直列回路31〜3nは、アナログ信号DTCT1B〜DTCTnBを、デジタル信号DTCT1〜DTCTnに変換する。例えば、直列回路31は、アナログ信号DTCT1Bをデジタル信号DTCT1に変換する。また、直列回路3nは、アナログ信号DTCTnBをデジタル信号DTCTnに変換する。
FF回路41〜4nは、電源電圧VDD2の電圧ドロップ結果、つまり、デジタル信号DTCT1〜DTCTnの各々の“H”レベルを保持する。本実施形態では、FF回路41〜4nは、同一構成であるが、FF回路41〜4nのそれぞれは、入力されるデジタル信号(DTCT1〜DTCTnのいずれか)が異なる点において互いに異なる。
図6は、FF回路4nの一例を示した回路図である。なお、FF回路41〜4n−1は、FF回路4nと同一構成であるので、説明を割愛する。
図6に示した例では、FF回路4nとして、SR-FF回路が用いられる。SR-FF回路4nは、NAND(ナンド)ゲート回路51と、インバータ52および53と、NOR(ノア)ゲート回路54および55と、を含む。
NANDゲート回路51は、DETON信号と、デジタル信号DTCTnと、を受け付ける。インバータ52は、NANDゲート回路51の出力を受け付ける。インバータ53は、DETON信号を受け付ける。NORゲート回路54は、インバータ52の出力と、NORゲート回路55の出力と、を受け付ける。NORゲート回路55は、インバータ53の出力と、NORゲート回路54の出力と、を受け付ける。SR-FF回路4nは、NORゲート回路55の出力を、DRPREGn信号として出力する。
図7は、SR-FF回路4nの動作を説明するためのタイミングチャートである。
期間t1では、DETON信号が“L”であり、よって、DRPREGn信号は、デジタル信号DTCTnの状態に関係なく、“L”にリセットされている。
期間t2では、DETON信号が“H”(以下「“STA-H”」と記す)になると、デジタル信号DTCTnのレベルによって、DRPREGn信号のレベルが変化する。期間t2では、“STA-H"と、デジタル信号DTCTnの“L”から“H”への切替り(以下「“EG2H1”」と記す)と、によって、DRPREGn信号が、“EG3H1”のように“L”から“H”に切替り、“H”がセットされる。
期間t3では、DETON信号が“H”を継続しているため、デジタル信号DTCTnが、“EG2HLTGL”で示すように、“H”から“L”または“L”から“H”と変化しても、DRPREGn信号の出力状態としては“H”が保持される。
期間t4では、DETON信号が“EG1L1”で示すように“H”から“L”に切替ると、DRPREGn信号は“EG3L2”で示すように“H”から“L”に強制的にリセットされる。
このため、SR-FF回路4nは、DETON信号が“H”である期間内に、デジタル信号DTCTnが一度でも“H”になると、つまり、電源電圧VDD2がリファレンスレベルREFLVnを下回る電圧ドロップが一度でも発生すると、DETON信号が“H”である期間内では、DRPREGn信号は“H”に保持される。
図8は、図7に示した各期間tx(x=1〜4)におけるDRPGEn信号の出力状態の真理値表を示した図である。
このように、本実施形態では、上記nが2以上の整数である場合、検出部(検出回路)1Iは、m(mは2以上の整数)個の比較部1Ib1〜1Ibnを含み、比較部1Ib1〜1Ibnのそれぞれは、動作部1Jが動作しているときの電源電圧VDD2と、参照電圧である比較対象電圧(リファレンスレベル)と、を比較し、比較部1Ib1〜1Ibnのそれぞれで用いられる比較対象電圧(リファレンスレベル)は、互いに異なる電圧値を有するものであり、検出部(検出回路)1Iは、さらに、m個の比較部1Ib1〜1Ibnの比較結果を、電源電圧VDD2の変動の検出の結果として出力する出力部1Icを含む。
また、本実施形態では、電源電圧供給部(電源IC)105と異なる他の電源電圧供給部(電源IC)104から、半導体装置(LSI)1に、電源電圧VDD2と異なる他の電源電圧VDD1が供給され、検出部(検出回路)1Iは、他の電源電圧VDD1から参照電圧(リファレンスレベル)を生成する生成部をさらに含む。
また、本実施形態では、半導体装置(LSI)1に含まれる各部がパッケージングされている。
次に、図4に示した検出回路1Iの動作を説明する。
DETON信号が“H”になると、比較部1Ib1〜1Ibnのそれぞれで、電源電圧VDD2のレベルが、リファレンスレベルREFLV1〜REFLVnと、それぞれ比較される。
比較部1Ib1〜1Ibnのそれぞれでは、電源電圧VDD2のレベルが、比較されるリファレンスレベルよりも高い場合には、アナログ信号DTCTBの電圧レベルは、基準値よりも高くなる(“H”状態)。また、比較部1Ib1〜1Ibnのそれぞれでは、電源電圧VDD2のレベルが、比較されるリファレンスレベルよりも低い場合には、アナログ信号DTCTBの電圧レベルは、基準値よりも低くなる(“L”状態)。
これらのアナログ信号DTCT1B〜DTCTnBは、サーモメータコード回路3にて、デジタル信号DTCT1〜DTCTnに変換される。なお、デジタル信号DTCT1〜DTCTnでは、アナログ信号DTCT1B〜DTCTnBの論理レベル(“H”状態と“L”状態とで示されるレベル)は反転している。
デジタル信号DTCT1〜DTCTnは、FF回路41〜4nにそれぞれ入力される。
本実施形態では、FF回路41〜4nの各々の出力信号であるDRPREG1〜DRPREGn信号は、スイッチSW51〜SW5nを介して、出力線1I1に出力される。なお、スイッチSW51〜SW5nのオンとオフは、例えば、モードレジスタ1A2にて制御される。
このため、本実施形態では、FF回路41〜4nのそれぞれに保持されたDRPREG1〜DRPREGn信号は、スイッチSW51〜SW5nのいずれか1つのみが順番にオンとなるように、スイッチSW51〜SW5nのオンオフを切り替えていくことによって読み出すことが可能となる。
図9は、図4に示した検出回路1Iの動作を説明するためのタイミングチャートである。なお、図9は、図4に示した各入力端子VDD2(+)に、図9に示した電圧波形“V2WV”が入力された場合の、デジタル信号DTCT1〜DTCTn、および、DRPREG1〜DRPREGn信号を記している。
図9中のVDD2(+)の片側括弧内に記しているREFLV1〜REFLVnは、図4に示した各入力端子REFLV1(-)〜REFLVn(-)に入力されている電圧レベルである。
図9において、“V2WV”のレベルが下がって“V2WV”のレベルがREFLV1より下回るポイントをPt11、その後“V2WV”のレベルがREFLV2までは下がらず“V2WV”のレベルがREFLV1を再度上回るポイントをPt12、また再度“V2WV”のレベルがREFLV1を下回るポイントをPt13、更に“V2WV”のレベルがREFLV2を下回るポイントをPt21、“V2WV”のレベルがREFLV3までは下がらず“V2WV”のレベルがREFLV2を再度上回るポイントをPt22、更に“V2WV”のレベルがREFLV1を上回るポイントをPt14としてある。
ドロップ検出開始信号であるDETON信号を“H”にした状態では、ドロップの検出信号DTCT1〜DTCTnは、“V2WV”の変化に応じて、以下のように変化する。
時刻Pt11で、デジタル信号DTCT1が“H”となり、“E1H1”(デジタル信号DTCT1の立ち上がり)が発生する。その後、デジタル信号DTCT1は、時刻Pt12で“L”、時刻Pt13で“H”、時刻Pt14で“L”となる。
また、時刻Pt21で、デジタル信号DTCT2が“H”となり、“E2H1"(デジタル信号DTCT2の立ち上がり)が発生する。その後、デジタル信号DTCT2は、時刻Pt22で“L”となる。
デジタル信号DTCT3〜DTCTnのそれぞれでは、VDD2(+)がREFLV3より下回ることが無かったので、“L”が保たれている。
デジタル信号DTCT1〜DTCTn信号から、DRPREG1〜DRPREGn信号が生成される。
デジタル信号DTCT1の“E1H1”によってDRPREG1信号が“H”になる。DRPREG1信号は、図8に示した通り、その後のデジタル信号DTCT1の“H”と“L”の状態に関わらず、“H”状態に保持される。
デジタル信号DTCT2の“E2H1”によってDRPREG2信号が“H”になる。DRPREG2信号は、図8に示した通り、その後のデジタル信号DTCT2の“H”と“L”の状態に関わらず、“H”状態に保持される。
DRPREG3〜DRPREGn信号は、デジタル信号DTCT3〜DTCTnが“L”に固定された状態となっているため、状態が変わらない。
その後の任意の時刻で、DETON信号を“H”にしたまま、電源電圧VDD2がドロップをするような動作を停止させると、DRPREG1信号=“H”=論理“1”データと、DRPREG2信号=“H”=論理“1”データと、DRPREG3〜DRPREGn信号=“L”=論理“0”データとが、保持される。
すなわち、DRPREG(1,2,3,...,n)=論理データ(1,1,0,...,0)となっており、これを、図4に示したSW51〜SW5nを順に切替えることで出力させると、ユーザ側に、電源電圧VDD2の電圧ドロップ結果として、REFLV2〜REFLV3間まで電源電圧VDD2がドロップしたことを通知することが可能である。
REFLVnが何V相当であるかが仕様化されていれば、ユーザ側は、電源電圧VDD2の電圧ドロップ値を知ることが可能である。電圧ドロップ値が分かれば、そのドロップ値から電源IC105の設定値を調整することが可能である。
本実施形態では、安定しているリファレンス電源として電源電圧VDD1を用いたが、電圧レベルが安定しているならば、別の外部からの電源電圧が用いられてもよい。
なお、上記実施形態では、半導体装置1として、2つの外部電源を有するLSIを用いたが、半導体装置1は、2つの外部電源を有するLSIに限るものではない。例えば、半導体装置1として、1つの外部電源を有するLSIが用いられてもよい。この場合、バンドギャップリファレンス電源をLSI内部で生成し、バンドギャップリファレンス電源をリファレンスレベルとして用いてもよい。
以上説明した様に、本実施形態によれば、安定している電源電圧を使用して、電圧ドロップ量の大きい電源レベルのドロップ量を定量的に外部へ通知することが可能になる。このため、システムユーザが、その通知に基づいて、外部の印加電源電圧を調整することが可能になる。よって、電圧の低い側のマージンが少ないようなLSIに対する動作不具合をシステムレベルで回避することが可能になる。
本実施形態では、LSI1は、電源IC105からの電源電圧VDD2で動作する動作部と、動作部の動作に伴う電源電圧VDD2の変動を検出し、その検出の結果を出力する検出回路1Iと、を含む。このため、LSI1の内部で、電源電圧VDD2の電圧ドロップを検出し、その検出結果を外部に通知することが可能になる。よって、観測ポイントとしてバイパスコンデンサ上のポイントを用いる必要がなくなり、また、等価回路モデルを使って電圧ドロップ量を算出する必要がなくなり、電源電圧ドロップを精度よく検出することが可能となる。
特に、LSI1に含まれる各部がパッケージングされている場合でも、観測ポイントとしてバイパスコンデンサ上のポイントを用いる必要がなくなり、電源電圧ドロップを精度よく検出することが可能となる。
また、検出回路1Iは、動作部が動作しているときの電源電圧VDD2と、参照電圧(リファレンスレベル)と、を比較し、その比較の結果を、電源電圧VDD2の変動の検出の結果として出力する。この場合、参照電圧と電源電圧VDD2との大小関係から、電源電圧VDD2の変動を検出することが可能になる。
また、比較部のそれぞれで用いられる比較対象電圧(リファレンスレベル)として、互いに異なる電圧値が用いられれば、電源電圧VDD2の変動をより詳細に検出することが可能になる。
また、参照電圧(リファレンスレベル)が、電源IC105からの電源電圧ではなく、電源IC104からの電源電圧から生成されるので、例えば、LSI1がLPDDR2に該当するメモリである場合、参照電圧(リファレンスレベル)を安定させることが可能になる。
以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
10 システム
1 LSI(LPDDR2)
1A レジスタ
1A1 コマンドレジスタ
1A2 モードレジスタ
1B アドレスラッチ回路
1B1 Xデコーダ
1B2 Yデコーダ
1C1 メモリセル
1C2 ワード線制御部
1C3 Yスイッチ
1D RED-AMP
1E データラッチ回路
1F 入出力バッファ回路
1G 入出力回路
1H WRT-AMP
1I 検出回路
1Ia 生成部
1Ib1〜1Ibn 比較部
1Ic 出力部
21〜23 Nchトランジスタ
24〜26 Pchトランジスタ
3 サーモメータコード回路
41〜4n FF回路
SW51〜SW5n、SW スイッチ
51 NANDゲート回路
52、53 インバータ
54、55 NORゲート回路
102 コントローラ
103 プリント基板
104、105 電源IC
106、107 バイパスコンデンサ
1 LSI(LPDDR2)
1A レジスタ
1A1 コマンドレジスタ
1A2 モードレジスタ
1B アドレスラッチ回路
1B1 Xデコーダ
1B2 Yデコーダ
1C1 メモリセル
1C2 ワード線制御部
1C3 Yスイッチ
1D RED-AMP
1E データラッチ回路
1F 入出力バッファ回路
1G 入出力回路
1H WRT-AMP
1I 検出回路
1Ia 生成部
1Ib1〜1Ibn 比較部
1Ic 出力部
21〜23 Nchトランジスタ
24〜26 Pchトランジスタ
3 サーモメータコード回路
41〜4n FF回路
SW51〜SW5n、SW スイッチ
51 NANDゲート回路
52、53 インバータ
54、55 NORゲート回路
102 コントローラ
103 プリント基板
104、105 電源IC
106、107 バイパスコンデンサ
Claims (5)
- 電源電圧供給部から電源電圧が供給される半導体装置であって、
前記電源電圧で動作する動作部と、
前記動作部の動作に伴う前記電源電圧の変動を検出し、当該検出の結果を出力する検出部と、を含む半導体装置。 - 請求項1に記載の半導体装置において、
前記検出部は、前記動作部が動作しているときの前記電源電圧と、参照電圧と、を比較し、当該比較の結果を、前記電源電圧の変動の検出の結果として出力する、半導体装置。 - 請求項2に記載の半導体装置において、
前記検出部は、m(mは2以上の整数)個の比較部を含み、
前記比較部のそれぞれは、前記動作部が動作しているときの前記電源電圧と、前記参照電圧である比較対象電圧と、を比較し、
前記比較部のそれぞれで用いられる比較対象電圧は、互いに異なる電圧値を有するものであり、
前記検出部は、さらに、前記m個の比較部の比較結果を、前記電源電圧の変動の検出の結果として出力する出力部を含む、半導体装置。 - 請求項2または3に記載の半導体装置において、
前記電源電圧供給部と異なる他の電源電圧供給部から、前記半導体装置に、前記電源電圧と異なる他の電源電圧が供給され、
前記検出部は、前記他の電源電圧から前記参照電圧を生成する生成部をさらに含む、半導体装置。 - 請求項1から4のいずれか1項に記載の半導体装置において、
前記半導体装置に含まれる各部がパッケージングされている、半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010233609A JP2012089607A (ja) | 2010-10-18 | 2010-10-18 | 半導体装置 |
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Family
ID=46260938
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JP2010233609A Pending JP2012089607A (ja) | 2010-10-18 | 2010-10-18 | 半導体装置 |
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JP (1) | JP2012089607A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023149324A1 (ja) * | 2022-02-01 | 2023-08-10 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
-
2010
- 2010-10-18 JP JP2010233609A patent/JP2012089607A/ja active Pending
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WO2023149324A1 (ja) * | 2022-02-01 | 2023-08-10 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
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---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130730 |