JP2669287B2 - 半導体自己試験装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩチップ内部のテ
スト装置に関し、特に機能ブロック毎にセルフテストす
る半導体自己試験装置である。

【０００２】

【従来の技術】近年、半導体集積回路は、チップサイズ
の増大，機能の増加によりＬＳＩの内部構成は複雑，ｂ
ｉｔ数の増加をもたらしている。その結果、ＬＳＩの内
部素子数は、１００万トランジスタを超え、さらに大き
くなろうとしている。そのため、ＬＳＩのテスティング
評価には、多大なコストが発生している。こうした背景
からＬＳＩの内部でそれ自身で自己完結型のテスティン
グを行う手法、いわゆるセルフチェックが従来から注目
されており、ＬＳＩの設計段階から組み入れられるよう
になってきている。

【０００３】一方、ＬＳＩのセルフチェックの技術はま
だ開発途上であり、種々の手法が提起されている。スキ
ャンパス手法やブロック分割手法，ＪＴＡＧにより提案
されている手法，クロスポイント手法等さまざまであ
る。しかし、どの手法にも一長一短があり、大規模なＬ
ＳＩには普及していないのが現実である。そのため、そ
の後も多くの手法が考えられて試行されている。以下に
は、今まで公開された従来例を説明する。

【０００４】

【発明が解決しようとする課題】多くの従来例がある
が、その中でも、図３に示す特開昭６２−２７１５２１
号公報においては、ある程度の打開策が示されている。
基本的思想は、スキャンパス手法であり、基本素子はＳ
ＲＬ（シリアルレジスタラッチ）１００の応用である。
この従来例においては、ＳＲＬ１００に対し予め論理シ
ミュレーション等で期待値を求めておいたデータをシリ
アルラインにより順次入力していき、テスト後ＬＳＩ内
部の結果をＳＲＬ１００に付属の比較器で違いを検出
し、その論理和を検出器１０１で捕らえ、故障検出端子
１０２に出力しようとするものである。

【０００５】この従来例の特徴としては、任意のデータ
が扱えるが、そのデータ転送に時間が必要であり、また
基本的にスキャンパスを基本思想にしているため、回路
的な冗長が多い等が挙げられる。これは、大規模なＬＳ
Ｉになればなるほど避けなければならない手法であり、
一般的に３０％〜４０％の回路規模の増加を招くとされ
ている。その上適用される回路ブロックも限られてお
り、全ての希望するゲート等には適用できない。

【０００６】また、他の従来例として図４に特開平１−
２６０３７５号公報のものが挙げられている。この手法
は、内部にアドレス発生器２００及び入力データ用の第
１のＲＯＭ２０１、さらに期待値用第２のＲＯＭ２０２
を有し、対象となるモニターしたい内部回路２０３にア
ドレス発生器２００で修飾された入力データがインプッ
トされ、モニターしたい内部回路２０３の出力を同様に
アドレス発生器２００により修飾された第２のＲＯＭ２
０２の出力とを比較回路２０４にインプットし、その結
果をＬＳＩのアラーム信号２０５として外部に取り出す
ようになっている。

【０００７】この従来例においては、回路にインプット
される入力データと通常の入力の切り分けが必要だが、
スキャンパスの手法と同様に回路の冗長が必要で回路規
模の増大を招く。また、大規模なＬＳＩの場合には必ず
といっていいほどデータパス系と制御系が存在し、ＬＳ
Ｉの構成の主要な部分を占めている。この場合に示され
るように入力データが単一の第１のＲＯＭ２０１から供
給されるということは、ＬＳＩの構成がほとんどの部分
をランダム部もしくは制御系が占めることを意図した手
法に他ならない。この方法では、内部の状態は規定でき
るが、インストラクションという概念が入っていない。

【０００８】さらに、図５の特公昭５４−２００９０号
公報にあるように複数のＬＳＩチップ３０１に分割した
場合のように、内部バス３００を通して複数のＬＳＩに
制御用のマクロ命令レジスタ３０２を設けておき、お互
いの制御のやりとりのための端子数を極力少なくすると
いう手法である。これは、直接セルフチェックとは関係
ないが、付随的に生じる制御線の本数を減らす手法とし
て考えられ、ＬＳＩの外部端子数を増やさない方法であ
る。

【０００９】本発明の目的は、大規模ＬＳＩに対するセ
ルフチェック機能の有効的利用方法を用いて解決した半
導体自己試験装置を提供することにある。

【００１０】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体自己試験装置は、データ格納用
ＲＯＭと、命令格納用ＲＯＭと、期待値格納用ＲＯＭ
と、比較検出器と、検出結果保持レジスタとを、半導体
集積回路の機能ブロック単位に有する半導体自己試験装
置であって、前記機能ブロックは、制御部とデータ演算
部とからなり、制御部は、命令格納用ＲＯＭからのテス
ト命令により制御されるものであり、データ演算部は、
データ格納用ＲＯＭからのテストデータを演算処理し、
演算結果を比較検出器に出力するものであり、データ格
納用ＲＯＭは、機能ブロックのデータ演算部に出力する
テストデータを格納するものであり、命令格納用ＲＯＭ
は、機能ブロックの制御部に出力するセルフテスト用テ
スト命令を格納するものであり、期待値格納用ＲＯＭ
は、期待値を格納するものであり、比較検出器は、機能
ブロックのデータ演算部から出力されるセルフテスト結
果を期待値格納用ＲＯＭの期待値と比較し、機能ブロツ
クの正常，異常を検出するものであり、前記命令格納用
ＲＯＭの出力、又は対象となる機能ブロックの自己試験
時の出力は、アドレスカウンタを制御する信号となるも
のであり、 前記アドレスカウンタの出力は、前記データ
格納用ＲＯＭ，命令格納用ＲＯＭ及び前記期待値格納用
ＲＯＭのアドレスとして入力されるものであり、検出結
果保持レジスタは、比較検出器から出力された機能ブロ
ックのテスト結果を保持するものである。

【００１１】

【００１２】

【００１３】

【作用】制御系とデータバス系に大きくＬＳＩ内部を分
け、それぞれに適当な入力形態をとる。また、従来のよ
うに一方向でアドレスカウンタを制御するのではなく、
命令ＲＯＭ又は対象となる機能ブロックの自己試験時の
出力データによってもアドレスカウンタが修飾される。
そのほか、外部公開仕様と異なる内部テスト用のインス
トラクションを導入している。

【００１４】上述したように入力データは演算系と制御
系に区別して詳細な制御方法とする。また、それらを修
飾するアドレスカウンタは一意的に決まるものでなく、
命令格納用ＲＯＭの出力又は期待値格納用ＲＯＭの出力
又は対象となる機能ブロックの自己試験時の出力によっ
ても制御可能とする。

【００１５】その上、内部共通のバスを用いずに検出が
可能でその出力も最低の制御本数で済ませられ、公開さ
れる命令使用等に束縛されずにＬＳＩ内部でクローズす
る命令により実行させる。

【００１６】

【実施例】以下、本発明の実施例を図により説明する。

【００１７】（実施例１）図１は、本発明の実施例１を
示すブロック図である。図１において、機能ブロック１
は、内部が演算部２と制御部３とに分けられている。機
能ブロック１の周辺には、データ格納用ＲＯＭ４，命令
格納用ＲＯＭ５，アドレスカウンタ６，期待値格納用Ｒ
ＯＭ７，比較検出器８，検出結果保持レジスタ９，シリ
アル転送ライン１０が設けてある。

【００１８】機能ブロック１の演算部２には、ブロック
の外部よりセレクタ１１で選択されたデータが入力され
る。セレクタ１１には、ＬＳＩ内部のバス１２からの信
号とデータ格納用ＲＯＭ４からの信号とが入力される。
自己試験時にスイッチ１３によりデータ格納用ＲＯＭ４
が選択される。制御部３には、命令格納用ＲＯＭ５とＬ
ＳＩ内部の制御信号１４が入力される。自己試験時に
は、制御部３は命令格納用ＲＯＭ５の出力信号で制御さ
れる。

【００１９】アドレスカウンタ６は、上記３種類のＲＯ
Ｍを制御するものである。自己試験スタート信号１６に
より自己試験時にカウントアップする機能と、機能ブロ
ックの出力１５によってカウントアップの内容が制御さ
れる機能とを合わせ持つ。比較検出器８は、期待値格納
用ＲＯＭ７と機能ブロック１の出力１５を比較し、不一
致若しくは一致検出信号を出力する。その比較検出器８
の出力は、検出結果保持レジスタ９に蓄えられる。検出
結果保持レジスタ９は、ＬＳＩ内部に複数設けられ、他
の保持レジスタとシリアル転送ライン１０でつながれて
いる。

【００２０】動作を順を追って説明する。自己試験をス
タートさせる。これは通常複数の端子操作でもよいし、
命令の組み合わせでも可能であるが、いずれも従来から
の手法で可能である。

【００２１】一旦自己試験が始まると、アドレスカウン
タ６がカウントアップを開始する。この出力がアドレス
ポインタとなるわけであるが、それぞれのＲＯＭのアド
レスとなる。この場合、１つのアドレスで命令，データ
及び期待値の３種類が出力される。この組み合わせは、
予め論理シミュレーション等で求めておきセルフチェッ
クでの故障検出率とＲＯＭサイズの兼ね合いで決める必
要がある。

【００２２】ＬＳＩに搭載されるブロックは機能が特定
されている場合が多いので、組み合わせの数は膨大にな
ることは少なく、実現可能な容量になると思われる。実
際の出力１５は、あらためて比較検出器８で期待値格納
用ＲＯＭ７の出力とともに比較される。期待値通りであ
るならば、１又は０として予め決めた値を検出結果保持
レジスタ９に保持させる。

【００２３】ＬＳＩ内部には、複数の検出結果保持レジ
スタ９があるが、それらの論理和をとることでＬＳＩ外
部でシリアル転送ライン１０を通して判断できることに
なる。また、アドレスカウンタ６は、出力１５又は命令
格納用ＲＯＭ５の出力によっても制御されるわけである
が、これはアドレスが出力により変化させたい場合や、
出力の一部にアドレスカウンタ６を制御させる機能を入
力したい場合などに使われる。

【００２４】（実施例２）図２は、本発明の実施例２を
示すブロック図である。本実施例は、機能的に図１と同
じであるが、ＲＯＭは１つに統一して記述してある。ま
たアドレスカウンタ６への入力は、自己試験スタート信
号１６以外はない。図２では、アドレスカウンタ６は単
純にアドレスのカウントアップを行うだけとなる。

【００２５】

【発明の効果】以上説明したように本発明によれば、Ｌ
ＳＩの自己試験において内部に複数のＲＯＭを持つが、
従来にない命令という概念を取り入れたため、命令，デ
ータ，期待値と３つのＲＯＭを持つことになる。命令は
外部仕様とは別に構成可能であり、その束縛を受けな
い。また、ＲＯＭ制御のアドレスカウンタの制御を自己
試験スタート信号及び機能ブロックの出力，命令格納用
ＲＯＭの出力を用いることにより、制御の自由度を向上
できる。

【図面の簡単な説明】

【図１】本発明の実施例１を示すブロック図である。

【図２】本発明の実施例２を示すブロック図である。

【図３】従来例を示すブロック図である。

【図４】従来例を示すブロック図である。

【図５】従来例を示すブロック図である。

【符号の説明】

１ 機能ブロック ２ 演算部 ３ 制御部 ４ データ格納用ＲＯＭ ５ 命令格納用ＲＯＭ ６ アドレスカウンタ ７ 期待値格納用ＲＯＭ ８ 比較検出器 ９ 検出結果保持レジスタ １０ シリアル転送ライン １１ セレクタ １２ バス １３ スイッチ １４ 制御信号 １５ 出力 １６ 自己試験スタート信号 １００ ＳＲＬ １０１ 検出器 １０２ 故障検出端子 ２００ アドレス発生器 ２０１ 第１のＲＯＭ ２０２ 第２のＲＯＭ ２０３ モニタしたい内部回路 ２０４ 比較回路 ２０５ アラーム信号 ３００ 内部バス ３０１ ＬＳＩチップ ３０２ マクロ命令レジスタ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 データ格納用ＲＯＭと、命令格納用ＲＯ
   Ｍと、期待値格納用ＲＯＭと、比較検出器と、検出結果
   保持レジスタとを、半導体集積回路の機能ブロック単位
   に有する半導体自己試験装置であって、 前記機能ブロックは、制御部とデータ演算部とからな
   り、 制御部は、命令格納用ＲＯＭからのテスト命令により制
   御されるものであり、 データ演算部は、データ格納用ＲＯＭからのテストデー
   タを演算処理し、演算結果を比較検出器に出力するもの
   であり、 データ格納用ＲＯＭは、機能ブロックのデータ演算部に
   出力するテストデータを格納するものであり、 命令格納用ＲＯＭは、機能ブロックの制御部に出力する
   セルフテスト用テスト命令を格納するものであり、 期待値格納用ＲＯＭは、期待値を格納するものであり、 比較検出器は、機能ブロックのデータ演算部から出力さ
   れるセルフテスト結果を期待値格納用ＲＯＭの期待値と
   比較し、機能ブロツクの正常，異常を検出するものであ
   り、前記命令格納用ＲＯＭの出力、又は対象となる機能ブロ
   ックの自己試験時の出力は、アドレスカウンタを制御す
   る信号となるものであり、 前記アドレスカウンタの出力は、前記データ格納用ＲＯ
   Ｍ，命令格納用ＲＯＭ及び前記期待値格納用ＲＯＭのア
   ドレスとして入力されるものであり、 検出結果保持レジスタは、比較検出器から出力された機
   能ブロックのテスト結果を保持するものであることを特
   徴とする半導体自己試験装置。