JPH0113771B2 - - Google Patents
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- JPH0113771B2 JPH0113771B2 JP58194477A JP19447783A JPH0113771B2 JP H0113771 B2 JPH0113771 B2 JP H0113771B2 JP 58194477 A JP58194477 A JP 58194477A JP 19447783 A JP19447783 A JP 19447783A JP H0113771 B2 JPH0113771 B2 JP H0113771B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の背景〕
本発明は、FET装置を利用したクロツク信号
発生回路に関するものである。さらに具体的にい
えば、本発明は正電源レベルと接地レベルに対応
する高レベルと低レベルをもつ入力クロツク信号
から、正および負の電源レベルに対応する高レベ
ル１と低レベル０をもつ出力クロツク信号が生成
される、クロツク発生回路に関するものである。
本発明の回路は、CCD（電荷結合デバイス）など
の装置用クロツク信号発生器、特にCCDの最終
ビツト位置から利用回路へのデータ信号を刻時す
るために使用されるクロツク信号を発生させるた
めの回路として、利用される。
発生回路に関するものである。さらに具体的にい
えば、本発明は正電源レベルと接地レベルに対応
する高レベルと低レベルをもつ入力クロツク信号
から、正および負の電源レベルに対応する高レベ
ル１と低レベル０をもつ出力クロツク信号が生成
される、クロツク発生回路に関するものである。
本発明の回路は、CCD（電荷結合デバイス）など
の装置用クロツク信号発生器、特にCCDの最終
ビツト位置から利用回路へのデータ信号を刻時す
るために使用されるクロツク信号を発生させるた
めの回路として、利用される。
本発明と同じ一般型式の先行技術によるクロツ
ク発生回路を、第１図に示す。この回路中で、
FET装置１１〜１４からなる入力位相反転器回
路に、入力クロツク信号φ１が印加される。装置
１２と１４のチヤネルは正電位VDDが印加される
電源端子とアースの間に、直列に接続されてい
る。装置１３のソースとドレンは、周知のやり方
で相互接続され、コンデンサを形成している。コ
ンデンサ（装置）１３は、ブートストラツプ・コ
ンデンサとして、ノードＡ（装置１２のゲート）
とノードＢ（装置１２のソース）の間に接続され
ている。この入力クロツク信号が、装置１４のゲ
ートを駆動する。
ク発生回路を、第１図に示す。この回路中で、
FET装置１１〜１４からなる入力位相反転器回
路に、入力クロツク信号φ１が印加される。装置
１２と１４のチヤネルは正電位VDDが印加される
電源端子とアースの間に、直列に接続されてい
る。装置１３のソースとドレンは、周知のやり方
で相互接続され、コンデンサを形成している。コ
ンデンサ（装置）１３は、ブートストラツプ・コ
ンデンサとして、ノードＡ（装置１２のゲート）
とノードＢ（装置１２のソース）の間に接続され
ている。この入力クロツク信号が、装置１４のゲ
ートを駆動する。
入力回路からの反転入力信号が装置１６のゲー
トに印加され、装置１６のチヤネルはVDDとアー
スの間で装置１５のチヤネルと直列に接続されて
いる。入力信号φ１は装置１５のゲートにも印加
される。すなわち、装置１５と１６は、第２の位
相反転段を形成し、入力信号の反転されないが遅
延された信号がノードＣで発生される。第３の回
路は、装置１７〜２０から構成されており、装置
１１〜１４の回路と同じ配置のものであるが、ノ
ードＣで展開された信号を再反転する。すなわ
ち、入力信号の反転されたものがノードＥで発生
され、ノードＥで発生される信号との入力クロツ
ク信号φ１の間の遅延は、装置１１〜２０のパラ
メータによつて決定される期間となる。
トに印加され、装置１６のチヤネルはVDDとアー
スの間で装置１５のチヤネルと直列に接続されて
いる。入力信号φ１は装置１５のゲートにも印加
される。すなわち、装置１５と１６は、第２の位
相反転段を形成し、入力信号の反転されないが遅
延された信号がノードＣで発生される。第３の回
路は、装置１７〜２０から構成されており、装置
１１〜１４の回路と同じ配置のものであるが、ノ
ードＣで展開された信号を再反転する。すなわ
ち、入力信号の反転されたものがノードＥで発生
され、ノードＥで発生される信号との入力クロツ
ク信号φ１の間の遅延は、装置１１〜２０のパラ
メータによつて決定される期間となる。
出力部は、駆動器段の装置２１〜２４および出
力段の装置２５，２６から構成される。装置２４
と２６のソースは（負電圧である）基板電位VSX
に接続され、一方装置２２と２５のドレンは、正
電源電位VDDに接続されている。例として、VDD
＝＋8.5V、VSX＝−2.2Vと仮定する。装置２３は
ブートストラツプ・コンデンサとして、装置２４
のドレンと装置２２のソースの間の相互接続点に
あるノードＧと装置２２，２５のゲートと装置２
１のソース（の間）にあるノードＦとの間に接続
されている。
力段の装置２５，２６から構成される。装置２４
と２６のソースは（負電圧である）基板電位VSX
に接続され、一方装置２２と２５のドレンは、正
電源電位VDDに接続されている。例として、VDD
＝＋8.5V、VSX＝−2.2Vと仮定する。装置２３は
ブートストラツプ・コンデンサとして、装置２４
のドレンと装置２２のソースの間の相互接続点に
あるノードＧと装置２２，２５のゲートと装置２
１のソース（の間）にあるノードＦとの間に接続
されている。
操作の際にはφ1＝０（接地レベル）のとき、ノ
ードＥは正電源電位VDDにあり、従つて装置２４
と２６はオンになり、装置２２と２５はオフにな
つている。すなわち、出力信号φ１が基板電位
VSX近くにまで駆動される。このときノードＧも
もちろん基板電位VSX付近の電位にあり、ノード
Ｆは接地電位付近にある。φ１が０状態から１状
態に変化すると、ほとんど直ちに装置２１を通し
てVDDに近い電位がノードＦに印加される。この
ときノードＧはなおVSXに近いので、ブートスト
ラツプ・コンデンサは装置２４を介して速やかに
充電される。予め定められた遅延時間の後に、ノ
ードＥの電圧はアースに移る。従つて、装置２４
と２６は（部分的に）閉じられ、それによつてノ
ードＧとＨが解除される。コンデンサ２３の両端
間に発生した電位は次にブートストラツプ駆動信
号として装置２２と２５のゲートに印加され、そ
れによつて出力信号φ１が正電源電位VDDにまで
駆動される。
ードＥは正電源電位VDDにあり、従つて装置２４
と２６はオンになり、装置２２と２５はオフにな
つている。すなわち、出力信号φ１が基板電位
VSX近くにまで駆動される。このときノードＧも
もちろん基板電位VSX付近の電位にあり、ノード
Ｆは接地電位付近にある。φ１が０状態から１状
態に変化すると、ほとんど直ちに装置２１を通し
てVDDに近い電位がノードＦに印加される。この
ときノードＧはなおVSXに近いので、ブートスト
ラツプ・コンデンサは装置２４を介して速やかに
充電される。予め定められた遅延時間の後に、ノ
ードＥの電圧はアースに移る。従つて、装置２４
と２６は（部分的に）閉じられ、それによつてノ
ードＧとＨが解除される。コンデンサ２３の両端
間に発生した電位は次にブートストラツプ駆動信
号として装置２２と２５のゲートに印加され、そ
れによつて出力信号φ１が正電源電位VDDにまで
駆動される。
この回路は、実際に所期の出力波形を発生させ
る能力をもつが、２つの理由から不都合である。
る能力をもつが、２つの理由から不都合である。
第１に、回路の電力消費量が非常に同きい。そ
の理由は、φ1＝１のとき、装置１１，１２，１
４，１７，１８，２０が全てオンになり、φ1＝
０のとき装置１５，１６がオンになることであ
る。このためこれらの装置を介してVDDとアース
の間に直接電流径路ができる。また、φ1＝１の
とき、装置２４と２６のゲートは接地され、それ
らのソースはVSX（アース以下）にあり、従つて
装置２４と２６が部分的にオンになるために、接
置２２〜２６中で若干の電力損失が生じる。すな
わち、各装置を通つてVDDからアースに電流が流
れ得る。
の理由は、φ1＝１のとき、装置１１，１２，１
４，１７，１８，２０が全てオンになり、φ1＝
０のとき装置１５，１６がオンになることであ
る。このためこれらの装置を介してVDDとアース
の間に直接電流径路ができる。また、φ1＝１の
とき、装置２４と２６のゲートは接地され、それ
らのソースはVSX（アース以下）にあり、従つて
装置２４と２６が部分的にオンになるために、接
置２２〜２６中で若干の電力損失が生じる。すな
わち、各装置を通つてVDDからアースに電流が流
れ得る。
第２に、φ1＝１でノードＥの電位がアースに
近いとき、各装置のソースはアース以下となるの
で、装置２４と２６をオンに保つには装置２４と
２６の閾値電圧を増加させる必要がある。そのた
めには、装置のゲート構造を製造する際に、キヤ
リア注入を含む第２のポリシリコン層を利用する
のが常であつた。しかしかかる層を使用するの
は、回路の装置がより難しくなる点で不利であ
る。その上、キヤリア注入物の量が正確に決めら
れた限界内にないと、回路が作動しないことがあ
る。
近いとき、各装置のソースはアース以下となるの
で、装置２４と２６をオンに保つには装置２４と
２６の閾値電圧を増加させる必要がある。そのた
めには、装置のゲート構造を製造する際に、キヤ
リア注入を含む第２のポリシリコン層を利用する
のが常であつた。しかしかかる層を使用するの
は、回路の装置がより難しくなる点で不利であ
る。その上、キヤリア注入物の量が正確に決めら
れた限界内にないと、回路が作動しないことがあ
る。
〔発明の概略〕
従つて、先行技術による構成に比較して回路の
電力消費量が著しく低下した、正電源電位とアー
スの間でレベルが変化する入力クロツク信号か
ら、負電源電位と正電源電位の間でレベルが変動
する出力クロツク・パルス信号を発生させること
のできる、クロツク駆動器回路を提供することが
本発明の一目的である。
電力消費量が著しく低下した、正電源電位とアー
スの間でレベルが変化する入力クロツク信号か
ら、負電源電位と正電源電位の間でレベルが変動
する出力クロツク・パルス信号を発生させること
のできる、クロツク駆動器回路を提供することが
本発明の一目的である。
本発明の第２の目的は回路を構成する全ての装
置のゲート構造を制造する際に単一のポリシリコ
ン層を使用するだけでよく、キヤリア注入を必要
としないかかるクロツク駆動器回路をもたらすこ
とである。
置のゲート構造を制造する際に単一のポリシリコ
ン層を使用するだけでよく、キヤリア注入を必要
としないかかるクロツク駆動器回路をもたらすこ
とである。
本発明のこれらのおよびその他の目的は、駆動
器回路と位相反転器回路に動的構成、すなわち入
力クロツク信号のどちらの状態でも、電源電位レ
ベル間に直接電流径路が生じない構成を利用した
クロツク信号発生器回路によつて、果たされる。
その上本発明の回路中には負電源電位と駆動器段
および出力段の下側装置（ソースが負基板電位に
接続された装置）のゲートの間に接続されたチヤ
ネルをもつ、反転トランジスターを駆動するの
に、ブートストラツプ―コンデンサによつて発生
される駆動電圧が使用される。この回路配置によ
り、そのゲート構造中にキヤリア注入物を含むポ
リシリコン層を使用せずに、負駆動電位を駆動器
段および出力段の下側の装置のゲートに印加し、
それによつて入力クロツク信号が高状態のときこ
の２つの装置を完全にオフすることが可能とな
る。
器回路と位相反転器回路に動的構成、すなわち入
力クロツク信号のどちらの状態でも、電源電位レ
ベル間に直接電流径路が生じない構成を利用した
クロツク信号発生器回路によつて、果たされる。
その上本発明の回路中には負電源電位と駆動器段
および出力段の下側装置（ソースが負基板電位に
接続された装置）のゲートの間に接続されたチヤ
ネルをもつ、反転トランジスターを駆動するの
に、ブートストラツプ―コンデンサによつて発生
される駆動電圧が使用される。この回路配置によ
り、そのゲート構造中にキヤリア注入物を含むポ
リシリコン層を使用せずに、負駆動電位を駆動器
段および出力段の下側の装置のゲートに印加し、
それによつて入力クロツク信号が高状態のときこ
の２つの装置を完全にオフすることが可能とな
る。
さらに具体的にいえば、本発明のクロツク信号
回路は、入力クロツク信号の位相反転されたバー
ジヨンを生成するための第１の反転器回路を含ん
でいる。レベルシフター回路の第１段が第２段を
駆動するように接続されている。それぞれ２つの
直列接続された装置を含む２段からなる、２段式
レベルシフター回路が設けられている。レベルシ
フター回路の２つの段の下側の２個のトランジス
タのソースは、負電源電位に接続され、第１段と
第２段の上側トランジスタの各ドレンは、それぞ
れ反転されないクロツク信号と反転されたクロツ
ク信号を受け取る。反転されないクロツク信号と
反転されたクロツク信号は、それぞれレベルシフ
ター回路の第１段の上側装置および下側装置のゲ
ートを駆動する。レベルシフター回路の出力は、
２個の直列接続された装置からなる中間駆動器段
のゲートに印加される。この中間駆動器段中で、
下側トランジスタのソースは負電源電位に接続さ
れ、上側トランジスタのドレンとゲートは入力信
号に接続されている。先行技術の回路中の駆動器
段および出力段と同じ構成をもつ、最終駆動器段
および出力段が設けられている。ただし、本発明
の回路では、駆動器段および出力段の上側トラン
ジスタの各ゲートとブートストラツプ・コンデン
サーとの接続ノードが、中間駆動器段の各装置間
の共通接続点に接続されている。このノードは、
反転トランジスタのゲートにも接続されており、
その反転トランジスタのソースは負電源電位にド
レインは駆動器段と出力段の下側トランジスタの
ゲートに接続されている。後者の点には、またブ
ートストラツプ・コンデンサーが充電中に最終駆
動器段と出力段の下側装置をオンにするために使
用される、別の反転器回路の出力が接続されてい
る。この後者の反転器回路は、レベルシフター回
路の２つの段と類似の構造であり、上側トランジ
スタのゲートとドレンが反転された入力信号に接
続され、電源レベル間の各装置中に電源径路が形
成されない動的回路配置がもたらされる。
回路は、入力クロツク信号の位相反転されたバー
ジヨンを生成するための第１の反転器回路を含ん
でいる。レベルシフター回路の第１段が第２段を
駆動するように接続されている。それぞれ２つの
直列接続された装置を含む２段からなる、２段式
レベルシフター回路が設けられている。レベルシ
フター回路の２つの段の下側の２個のトランジス
タのソースは、負電源電位に接続され、第１段と
第２段の上側トランジスタの各ドレンは、それぞ
れ反転されないクロツク信号と反転されたクロツ
ク信号を受け取る。反転されないクロツク信号と
反転されたクロツク信号は、それぞれレベルシフ
ター回路の第１段の上側装置および下側装置のゲ
ートを駆動する。レベルシフター回路の出力は、
２個の直列接続された装置からなる中間駆動器段
のゲートに印加される。この中間駆動器段中で、
下側トランジスタのソースは負電源電位に接続さ
れ、上側トランジスタのドレンとゲートは入力信
号に接続されている。先行技術の回路中の駆動器
段および出力段と同じ構成をもつ、最終駆動器段
および出力段が設けられている。ただし、本発明
の回路では、駆動器段および出力段の上側トラン
ジスタの各ゲートとブートストラツプ・コンデン
サーとの接続ノードが、中間駆動器段の各装置間
の共通接続点に接続されている。このノードは、
反転トランジスタのゲートにも接続されており、
その反転トランジスタのソースは負電源電位にド
レインは駆動器段と出力段の下側トランジスタの
ゲートに接続されている。後者の点には、またブ
ートストラツプ・コンデンサーが充電中に最終駆
動器段と出力段の下側装置をオンにするために使
用される、別の反転器回路の出力が接続されてい
る。この後者の反転器回路は、レベルシフター回
路の２つの段と類似の構造であり、上側トランジ
スタのゲートとドレンが反転された入力信号に接
続され、電源レベル間の各装置中に電源径路が形
成されない動的回路配置がもたらされる。
次に第２図を参照しながら本発明のクロツク発
生器回路の良好な実施例の回路図について説明す
る。
生器回路の良好な実施例の回路図について説明す
る。
入力位相反転器回路は正電源レベルVDDとアー
スの間で互いに直列に接続されたチヤネルをもつ
装置３１〜３３から構成されている。装置３１と
３２のゲートはVDDに接続され、入力クロツクが
装置３３のゲートに印加される。装置３２と３３
のチヤネル間のノードＰで、反転されたクロツク
信号１が発生される。それからは僅かな駆動電
力しか必要でないので、装置３１〜３３は小さく
することができる。
スの間で互いに直列に接続されたチヤネルをもつ
装置３１〜３３から構成されている。装置３１と
３２のゲートはVDDに接続され、入力クロツクが
装置３３のゲートに印加される。装置３２と３３
のチヤネル間のノードＰで、反転されたクロツク
信号１が発生される。それからは僅かな駆動電
力しか必要でないので、装置３１〜３３は小さく
することができる。
２段式動的レベルシフター回路は、装置４４〜
４７から構成されている。第１段は負基板電位
VSXと入力クロツク信号φ１の間で直列に接続さ
れたチヤネルをもつ装置４４と４５を含んでい
る。装置４４のゲートに入力クロツク信号φ１が
印加され、装置４５のゲートに反転されたクロツ
ク信号１が印加される。レベルシフター回路の
第１段からの出力信号は、装置４４と４５の間の
ノードＭで、第２段の下側装置４７のゲートに結
合される。レベルシフター回路の第２段の装置４
６と４７は、負基板レベルVSXと反転されたクロ
ツク信号１の間で直列に接続されている。１
はまたは装置４６のゲートに印加される。２段式
レベルシフター回路からの出力が、装置４６と４
７の間のノードＮで発生される。この信号はφ１
に追従するが、そのレベルは、φ１の高状態の電
位およびVSXのレベルによつて決される。
４７から構成されている。第１段は負基板電位
VSXと入力クロツク信号φ１の間で直列に接続さ
れたチヤネルをもつ装置４４と４５を含んでい
る。装置４４のゲートに入力クロツク信号φ１が
印加され、装置４５のゲートに反転されたクロツ
ク信号１が印加される。レベルシフター回路の
第１段からの出力信号は、装置４４と４５の間の
ノードＭで、第２段の下側装置４７のゲートに結
合される。レベルシフター回路の第２段の装置４
６と４７は、負基板レベルVSXと反転されたクロ
ツク信号１の間で直列に接続されている。１
はまたは装置４６のゲートに印加される。２段式
レベルシフター回路からの出力が、装置４６と４
７の間のノードＮで発生される。この信号はφ１
に追従するが、そのレベルは、φ１の高状態の電
位およびVSXのレベルによつて決される。
最終駆動器回路（装置４０と４１）および出力
回路（装置４２と４３）の配置は、上記先行技術
による配置中の駆動器段および出力段の配置に類
似している。しかし、先行技術による配置とは異
なつて最終駆動器段の上側装置４０のゲートとブ
ートストラツプ・コンデンサー３９の（間の）ノ
ードＪは、互いに直列に接続されたチヤネルをも
つ装置３７と３８から構成される、中間駆動器段
によつて駆動される。装置３８のゲートは、２段
式レベルシフター回路のノードＮに接続されてい
る。装置３７のゲートとドレンに、入力クロツク
信号φ１が印加される。ノードＪはまたソースが
負電源電位VSXに接続されドレインがノードＩで
それぞれ最終駆動器段と出力段の下側装置４１と
４３の各ゲートに接続されている反転トランジス
タ３６のゲートに接続されている。この反転器回
路の目的は、装置４１をオンにして、ブートスト
ラツプ・コンデンサ（装置）３９を切り換えるこ
とである。装置３４のソースは、ノードＩに接続
され、装置３５のゲートにクロツク信号φ１が印
加されるとき、反転されたクロツク信号１を受
け取るようになつている。下記に述べる理由か
ら、装置３６は装置３５よりも大きくすべきであ
る。
回路（装置４２と４３）の配置は、上記先行技術
による配置中の駆動器段および出力段の配置に類
似している。しかし、先行技術による配置とは異
なつて最終駆動器段の上側装置４０のゲートとブ
ートストラツプ・コンデンサー３９の（間の）ノ
ードＪは、互いに直列に接続されたチヤネルをも
つ装置３７と３８から構成される、中間駆動器段
によつて駆動される。装置３８のゲートは、２段
式レベルシフター回路のノードＮに接続されてい
る。装置３７のゲートとドレンに、入力クロツク
信号φ１が印加される。ノードＪはまたソースが
負電源電位VSXに接続されドレインがノードＩで
それぞれ最終駆動器段と出力段の下側装置４１と
４３の各ゲートに接続されている反転トランジス
タ３６のゲートに接続されている。この反転器回
路の目的は、装置４１をオンにして、ブートスト
ラツプ・コンデンサ（装置）３９を切り換えるこ
とである。装置３４のソースは、ノードＩに接続
され、装置３５のゲートにクロツク信号φ１が印
加されるとき、反転されたクロツク信号１を受
け取るようになつている。下記に述べる理由か
ら、装置３６は装置３５よりも大きくすべきであ
る。
操作に当つては、φ１が０状態から１状態に移
ると、ノードＭは正のレベルを取り、それによつ
てノードＮがVSXレベルにまで放電される。次に
装置３８がオフになる。装置３５はノードＩを接
地レベルにし、装置４１と４３を部分的にオンに
する。そこで、次にコンデンサー３９が装置３７
を通して印加されるφ１の電位と、VSXの負電源
レベルの間に充電される。
ると、ノードＭは正のレベルを取り、それによつ
てノードＮがVSXレベルにまで放電される。次に
装置３８がオフになる。装置３５はノードＩを接
地レベルにし、装置４１と４３を部分的にオンに
する。そこで、次にコンデンサー３９が装置３７
を通して印加されるφ１の電位と、VSXの負電源
レベルの間に充電される。
コンデンサ３９の充電によつて装置３６がオン
になつた為に、ノードＩがVSXに達すると、直ち
に装置４１と４３のゲートがVSXになり、こうし
て装置４１と４３が完全にオフされノードＫとＬ
が解除される。その時、ノードＪは、コンデンサ
３９の作用によつてブートストラツプされ、出力
φ１′がVSXレベルからVDDレベルに励起される。
になつた為に、ノードＩがVSXに達すると、直ち
に装置４１と４３のゲートがVSXになり、こうし
て装置４１と４３が完全にオフされノードＫとＬ
が解除される。その時、ノードＪは、コンデンサ
３９の作用によつてブートストラツプされ、出力
φ１′がVSXレベルからVDDレベルに励起される。
上述のように装置３６は装置３５よりも大きく
すべきである。その理由は、装置３５を通してノ
ードＩを緩く接地して、装置４１を介してコンデ
ンサーを充電させ、次にノードＪがVSXレベルに
達した後に装置３６を通してノードＩをVSXレベ
ルに引下げるためである。
すべきである。その理由は、装置３５を通してノ
ードＩを緩く接地して、装置４１を介してコンデ
ンサーを充電させ、次にノードＪがVSXレベルに
達した後に装置３６を通してノードＩをVSXレベ
ルに引下げるためである。
φ１が低状態に移り、その結果１が高状態に
移ると、ノードＭはVSXにまで放電され、それに
よつて装置４７が閉じられ、ノードＮはVDDに移
つて装置３８をオンにし、ノードＪをVSXにまで
放電する。このとき装置４０と４２もオフにな
り、ノードＩは上つて装置４１と４３をオンに
し、従つて出力φ１′がVSXにまで励起される。
移ると、ノードＭはVSXにまで放電され、それに
よつて装置４７が閉じられ、ノードＮはVDDに移
つて装置３８をオンにし、ノードＪをVSXにまで
放電する。このとき装置４０と４２もオフにな
り、ノードＩは上つて装置４１と４３をオンに
し、従つて出力φ１′がVSXにまで励起される。
上記に説明した本発明の回路は、第１図に示し
た先行技術の回路よりも電力消費量が少ない。そ
の理由は次の通りである。装置３７，３８，３
４，３５，４４，４５，４６，４７から構成され
る２個の装置からなる各段では、トランジスタ対
の上側の方のゲートとドレインがφ１と１のど
ちらか一方に接続され、下側のトランジスタは反
対の位相で励振されるので、先行技術による配置
の場合のように、直列接続されたトランジスタ対
を通して電源レベル間に電流径路が確立されな
い。装置３１〜３３から構成される入力反転器回
路は、VDDとアースの間の電流径路を利用する。
しかし、上述のように信号１の駆動要件が比較
的小さくて、また装置３１〜３３を全て非常に小
さくすることができるために、消費される電力は
小さい。
た先行技術の回路よりも電力消費量が少ない。そ
の理由は次の通りである。装置３７，３８，３
４，３５，４４，４５，４６，４７から構成され
る２個の装置からなる各段では、トランジスタ対
の上側の方のゲートとドレインがφ１と１のど
ちらか一方に接続され、下側のトランジスタは反
対の位相で励振されるので、先行技術による配置
の場合のように、直列接続されたトランジスタ対
を通して電源レベル間に電流径路が確立されな
い。装置３１〜３３から構成される入力反転器回
路は、VDDとアースの間の電流径路を利用する。
しかし、上述のように信号１の駆動要件が比較
的小さくて、また装置３１〜３３を全て非常に小
さくすることができるために、消費される電力は
小さい。
比較のために第２図の回路にもとづいて本発明
の回路を構成し、第１図の配置の回路と比較し
た。本発明の回路は典型的な場合、僅か9mW前
後しか電力を消費せず、一方先行技術による配置
では典型的な場合、60mWを要することがわかつ
た。
の回路を構成し、第１図の配置の回路と比較し
た。本発明の回路は典型的な場合、僅か9mW前
後しか電力を消費せず、一方先行技術による配置
では典型的な場合、60mWを要することがわかつ
た。
その上、本発明の回路は、回路を構成する各種
装置の全てのゲート構造を製造するのに単一のポ
リシリコン層だけでよい点で有利である。本発明
の回路には、キヤリア注入物を含む第２のポリシ
リコン層は必要でない。従つて本発明の回路は従
来使用されてきた配置よりも製造しやすく、信頼
性が高い。
装置の全てのゲート構造を製造するのに単一のポ
リシリコン層だけでよい点で有利である。本発明
の回路には、キヤリア注入物を含む第２のポリシ
リコン層は必要でない。従つて本発明の回路は従
来使用されてきた配置よりも製造しやすく、信頼
性が高い。
以上で、本発明の良好な実施例についての説明
を終る。良好な実施例について説明してきたが、
当該技術で通常の技能をもつ者には、本発明の精
神と範囲から外れることなくそれに加えることの
できる多数の変更や修正が自明であると考えてい
る。
を終る。良好な実施例について説明してきたが、
当該技術で通常の技能をもつ者には、本発明の精
神と範囲から外れることなくそれに加えることの
できる多数の変更や修正が自明であると考えてい
る。
第１図は、本発明と同じ一般型式の先行技術に
よるクロツク発生器回路の概略図である。第２図
は本発明にもとづくクロツク発生器回路の良好な
実施例の回路図である。 ４２，４３…出力トランジスタ、４０，４１…
駆動トランジスタ、３９…ブートストラツプ・コ
ンデンサ、３５…位相反転トランジスタ。
よるクロツク発生器回路の概略図である。第２図
は本発明にもとづくクロツク発生器回路の良好な
実施例の回路図である。 ４２，４３…出力トランジスタ、４０，４１…
駆動トランジスタ、３９…ブートストラツプ・コ
ンデンサ、３５…位相反転トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 正電源レベルと接地レベルによつて決定され
るレベルを有する入力クロツク信号に応答して、
正および負の電源レベルによつて決定されるレベ
ルを有する出力クロツク信号を発生するためのク
ロツク発生回路にして、 前記正電源レベルと前記負電源レベルの間に導
電チヤネルが直列に結合された１対の出力トラン
ジスタと、 前記正電源レベルと前記負電源レベルの間に導
電チヤネルが直列に結合され、夫々のゲートが前
記１対の出力トランジスタの対応するゲートに結
合された１対の最終駆動トランジスタと、 一方の前記出力トランジスタおよびこれと対応
する一方の前記駆動トランジスタのゲート結合点
にある第１ノードと、前記１対の駆動トランジス
タの直列結合点にある第２ノードとの間に結合さ
れたブートストラツプ・コンデンサと、 他方の前記出力トランジスタおよびこれと対応
する他方の前記駆動トランジスタのゲート結合点
にある第３ノードと、前記負電源レベルとの間に
導電チヤネルが結合され、前記第１ノードにゲー
トが結合された位相反転トランジスタと、 前記位相反転トランジスタが前記ブートストラ
ツプ・コンデンサの充電に応答して導通するま
で、前記入力クロツク信号の前記接地レベルから
前記正電源レベルへの変化に応答して前記第３ノ
ードを軽く接地させるための手段と、 前記入力クロツク信号の前記正電源レベルから
前記接地レベルへの変化に応答して、前記第１ノ
ードを前記負電源レベルへ放電させるための手段
と、 を有することを特徴とするクロツク発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/441,707 US4496852A (en) | 1982-11-15 | 1982-11-15 | Low power clock generator |
| US441707 | 1982-11-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5992620A JPS5992620A (ja) | 1984-05-28 |
| JPH0113771B2 true JPH0113771B2 (ja) | 1989-03-08 |
Family
ID=23753972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58194477A Granted JPS5992620A (ja) | 1982-11-15 | 1983-10-19 | クロツク発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4496852A (ja) |
| EP (1) | EP0109004B1 (ja) |
| JP (1) | JPS5992620A (ja) |
| DE (1) | DE3374161D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183621A (ja) * | 1986-02-08 | 1987-08-12 | Fujitsu Ltd | クロツク発生回路 |
| US5189319A (en) * | 1991-10-10 | 1993-02-23 | Intel Corporation | Power reducing buffer/latch circuit |
| US5602487A (en) * | 1994-08-22 | 1997-02-11 | Mitel Corporation | Capacitance measuring device |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3774055A (en) * | 1972-01-24 | 1973-11-20 | Nat Semiconductor Corp | Clocked bootstrap inverter circuit |
| JPS532308B2 (ja) * | 1972-09-25 | 1978-01-26 | ||
| US4021682A (en) * | 1975-06-30 | 1977-05-03 | Honeywell Information Systems, Inc. | Charge detectors for CCD registers |
| US4010453A (en) * | 1975-12-03 | 1977-03-01 | International Business Machines Corporation | Stored charge differential sense amplifier |
| JPS52119160A (en) * | 1976-03-31 | 1977-10-06 | Nec Corp | Semiconductor circuit with insulating gate type field dffect transisto r |
| GB1573771A (en) * | 1977-09-26 | 1980-08-28 | Philips Electronic Associated | Buffer circuit |
| US4165541A (en) * | 1977-12-12 | 1979-08-21 | Fairchild Camera And Instrument Corporation | Serial-parallel-serial charge-coupled device memory having interlacing and ripple clocking of the parallel shift registers |
| DE2816980C3 (de) * | 1978-04-19 | 1980-10-09 | Ibm Deutschland Gmbh, 7000 Stuttgart | FET-Treiberschaltung mit kurzen Schaltzeiten |
| JPS5720030A (en) * | 1980-07-10 | 1982-02-02 | Toshiba Corp | Bootstrap circuit |
| JPS5788594A (en) * | 1980-11-19 | 1982-06-02 | Fujitsu Ltd | Semiconductor circuit |
| JPS609370B2 (ja) * | 1980-12-24 | 1985-03-09 | 富士通株式会社 | バッファ回路 |
-
1982
- 1982-11-15 US US06/441,707 patent/US4496852A/en not_active Expired - Fee Related
-
1983
- 1983-10-19 JP JP58194477A patent/JPS5992620A/ja active Granted
- 1983-11-03 EP EP83110952A patent/EP0109004B1/en not_active Expired
- 1983-11-03 DE DE8383110952T patent/DE3374161D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3374161D1 (en) | 1987-11-26 |
| EP0109004A2 (en) | 1984-05-23 |
| JPS5992620A (ja) | 1984-05-28 |
| EP0109004B1 (en) | 1987-10-21 |
| US4496852A (en) | 1985-01-29 |
| EP0109004A3 (en) | 1985-05-15 |
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