JP7187442B2 - 半導体装置、電子部品、及び電子機器 - Google Patents
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Description
本実施の形態では、ニューラルネットワークの機能を有する半導体装置について、図1乃至図8を用いて説明する。
図9(A)及び(B)には、図3で説明したメモリセルMCが取り得る回路構成の一例を示す。
本実施の形態では、さらにニューロンが有するシナプス回路がオフセット電流をキャンセルする機能を備えた半導体装置について、図10乃至図14を用いて説明する。
本実施の形態では、半導体装置の断面構造について説明する。本実施の形態では、図9(B)で示したメモリセルに対応する半導体装置の断面構造について説明する。
図15に示す半導体装置は、トランジスタ53と、トランジスタ41B、及び容量素子51を有している。トランジスタ41Bはトランジスタ53の上方に設けられ、容量素子51はトランジスタ53、及びトランジスタ41Bの上方に設けられている。
上述したトランジスタ41Bに適用可能なOSトランジスタの一例について説明する。
また、本実施の形態の変形例の一例を、図17に示す。図17は、図15と、トランジスタ53の構成が異なる。
また、本実施の形態の変形例の一例を、図18に示す。図18は、図15と、容量素子51の構成が異なる。
本実施の形態では、半導体装置の一形態を、図19-図21を用いて説明する。
図19(A)は、ダイシング処理が行なわれる前の基板711の上面図を示している。基板711としては、例えば、半導体基板(「半導体ウエハ」ともいう。)を用いることができる。基板711上には、複数の回路領域712が設けられている。回路領域712には、本発明の一態様に係る半導体装置などを設けることができる。
チップ715を用いた電子部品の一例について、図20(A)及び図20(B)、図21(A)-(E)を用いて説明する。なお、電子部品は、半導体パッケージ、又はIC用パッケージともいう。電子部品は、端子取り出し方向、端子の形状などに応じて、複数の規格、名称などが存在する。
<電子機器>
本発明の一態様に係る半導体装置を有する電子部品は、様々な電子機器に用いることができる。図22に、本発明の一態様に係る電子部品を用いた電子機器の具体例を示す。
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
Claims (12)
- ニューラルネットワークを有する半導体装置において、
前記ニューラルネットワークは、多層のパーセプトロンと、ローデコーダと、カラムデコーダと、を有し、
前記パーセプトロンは、複数のニューロンを有し、
前記ニューロンは、シナプス回路と、活性化関数回路と、を有し、
前記シナプス回路は、複数のメモリセルを有し、
前記カラムデコーダは、前記メモリセルを選択するアドレス情報が前記パーセプトロンごとに異なる機能を有し、
前記ローデコーダは、前記メモリセルを選択するアドレス情報によって選択するビット線を複数の前記パーセプトロンで共有する機能を有し、
前記メモリセルには、アナログ信号の重み係数が与えられ、
前記シナプス回路には、アナログ信号の入力信号が与えられ、
前記メモリセルは、前記入力信号に前記重み係数を乗算する機能を有し、
前記メモリセルは、前記乗算された結果を第1の電流に変換する機能を有し、
前記シナプス回路は、複数の前記第1の電流を加算し第2の電流を生成する機能を有し、
前記シナプス回路は、前記第2の電流を第1の電位に変換する機能を有し、
前記活性化関数回路は、前記第1の電位をランプ関数によって第2の電位に変換する機能を有し、
次段の前記ニューロンが有する前記シナプス回路は、前記第2の電位が前記入力信号として与えられることを特徴とする半導体装置。 - 請求項1において、
前記シナプス回路は、さらに信号線WD、信号線WW、信号線SL、信号線RW、及び配線COMを有し、
前記メモリセルは、第1のトランジスタ、第2のトランジスタ、及び第1の容量素子を有し、
前記メモリセルは、前記信号線WD、前記信号線WW、前記信号線SL、前記信号線RW、及び前記配線COMが電気的に接続され、
前記第1のトランジスタのゲートは、前記信号線WWと電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、前記信号線WDと電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのゲートと、前記第1の容量素子の電極の一方と、に電気的に接続され、
前記第2のトランジスタのソース又はドレインの一方は、前記信号線SLと電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、前記配線COMと電気的に接続され、
前記第1の容量素子の電極の他方は、前記信号線RWと電気的に接続され、
第1のノードは、前記第2のトランジスタのゲート、前記第1のトランジスタのソース又はドレインの他方、及び前記第1の容量素子の電極の一方が接続されることで形成され、
前記第1のノードは、前記重み係数を重み電位として記憶する機能を有し、
前記信号線RWは、前記入力信号を前記第1の容量素子の電極の他方に与える機能を有し、
前記第1のノードは、前記第1の容量素子を介して前記重み電位に前記入力信号が加えられることで第3の電位に変化する機能を有し、
前記第2のトランジスタのゲートには、前記第3の電位が与えられ、
前記第2のトランジスタは、前記第3の電位に応じた前記第1の電流を流す機能を有し、
前記第2のトランジスタは、前記入力信号に前記重み係数を乗算し前記第1の電流に変換する機能を有することを特徴とする半導体装置。 - 請求項2において、
前記シナプス回路は、さらに、列出力回路を有し、
前記列出力回路は、アナログ加算回路、第1の出力端子、及び配線OREFを有し、
前記アナログ加算回路は、電流電圧変換回路、オフセット回路、及び第1のソースフォロワ回路を有し、
前記電流電圧変換回路は、第1の端子と、第2の端子と、を有し、
前記オフセット回路は、第2の容量素子と、第3のトランジスタと、を有し、
前記第1のソースフォロワ回路は、第4のトランジスタと、第5のトランジスタと、を有し、
前記アナログ加算回路は、前記信号線SLを介して複数の前記メモリセルと電気的に接続され、
前記第1の端子は、前記信号線SLと、前記第2の容量素子の電極の一方とに電気的に接続され、
前記第2の端子は、前記配線OREFと電気的に接続され、
前記第2の容量素子の電極の他方は、前記第3のトランジスタのソース又はドレインの一方と、前記第4のトランジスタのゲートとに電気的に接続され、
前記第4のトランジスタのソース又はドレインの一方は、前記第5のトランジスタのソース又はドレインの一方と、前記第1の出力端子とに電気的に接続され、
第2のノードは、前記第2の容量素子の他方の電極と、前記第3のトランジスタのソース又はドレインの一方と、前記第4のトランジスタのゲートとが接続されることで形成され、
前記第2の電流は、前記信号線SLに接続された複数の前記第2のトランジスタに流れる前記第1の電流を加算することで生成され、
前記電流電圧変換回路は、前記第2の電流が与えられることで前記第1の電位を生成し、
前記第2の容量素子の電極の一方には、前記第1の電位が与えられ、
前記第3のトランジスタは、前記第2のノードの電位を初期化する機能を有し、
前記第2のノードは、前記第3のトランジスタによって初期化された後、前記第2の容量素子の電極の一方に与えられた前記第1の電位を記憶する機能を有し、
前記第1のソースフォロワ回路は、前記第1の電位を第4の電位に変換する機能を有し、
前記第1の出力端子は、前記第4の電位を出力することを特徴とする半導体装置。 - 請求項3において、
前記シナプス回路は、さらに、オフセット電流回路を有し、
前記オフセット電流回路は、電流吸込み回路、電流供給回路、信号線ORM、信号線OSM、信号線ORP、信号線OSP、及び配線VDDを有し、
前記電流吸込み回路は、第6のトランジスタ、第7のトランジスタ、第8のトランジスタ、及び第3の容量素子を有し、
前記電流供給回路は、第9のトランジスタ、第10のトランジスタ、第11のトランジスタ、及び第4の容量素子を有し、
前記電流吸込み回路、前記電流供給回路、及び前記電流電圧変換回路は、前記信号線SLを介して複数の前記メモリセルと電気的に接続され、
前記信号線SLは、前記第6のトランジスタのソース又はドレインの一方と、前記第9のトランジスタのソース又はドレインの一方とに電気的に接続され、
前記第6のトランジスタのソース又はドレインの一方は、さらに、前記第7のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第6のトランジスタのゲートは、前記第3の容量素子の電極の一方と、前記第7のトランジスタのソース又はドレインの他方と、前記第8のトランジスタのソース又はドレインの一方とに電気的に接続され、
前記第8のトランジスタのソース又はドレインの他方は、前記配線COMと、前記第6のトランジスタのソース又はドレインの他方と、前記第3の容量素子の電極の他方とに電気的に接続され、
前記第7のトランジスタのゲートは、前記信号線OSPと電気的に接続され、
前記第8のトランジスタのゲートは、前記信号線ORPと電気的に接続され、
前記第9のトランジスタのソース又はドレインの一方は、さらに、前記第10のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのゲートは、前記第4の容量素子の電極の一方と、前記第10のトランジスタのソース又はドレインの他方と、前記第11のトランジスタのソース又はドレインの一方とに電気的に接続され、
前記第11のトランジスタのソース又はドレインの他方は、前記配線VDDと、前記第9のトランジスタのソース又はドレインの他方と、前記第4の容量素子の電極の他方とに電気的に接続され、
前記第10のトランジスタのゲートは、前記信号線OSMと電気的に接続され、
前記第11のトランジスタのゲートは、前記信号線ORMと電気的に接続されることを特徴とする半導体装置。 - 請求項4において、
前記シナプス回路は、さらに、カレントミラー回路を有し、
前記カレントミラー回路は、信号線SLに定電流を流す機能を有し、
前記信号線RWには、初期電位が与えられ、
前記第1のノードには、前記重み電位が与えられ、
前記第2のトランジスタは、第1のノードに与えられた重み電位によってオフセット電流を出力する機能を有し、
前記電流供給回路は、前記オフセット電流をキャンセルするための電流を供給する機能を有し、
前記電流吸込み回路は、前記オフセット電流をキャンセルするための電流を吸い込む機能を有することを特徴とする半導体装置。 - 請求項3において、
前記活性化関数回路は、第2のソースフォロワ回路、第2の出力端子、配線OBS、配線NB1、及び配線VDDを有し、
前記第2のソースフォロワ回路は、第12のトランジスタ、第13のトランジスタ、及び第14のトランジスタを有し、
前記第12のトランジスタのゲートは、前記配線NB1と電気的に接続され、
前記第13のトランジスタのゲートは、前記第1の出力端子と電気的に接続され、
前記第14のトランジスタのゲートは、前記配線OBSと電気的に接続され、
前記第2の出力端子は、前記第12のトランジスタのソース又はドレインの一方、前記第13のトランジスタのソース又はドレインの一方、及び前記第14のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第12のトランジスタのソース又はドレインの他方は、前記配線COMと電気的に接続され、
前記第14のトランジスタのソース又はドレインの他方、及び前記第13のトランジスタのソース又はドレインの他方は、前記配線VDDと電気的に接続され、
前記第2のソースフォロワ回路は、前記ランプ関数の機能を有し、
前記ランプ関数は、第1の出力範囲と、第2の出力範囲と、を有し、
前記第12のトランジスタは、定電流を確保するための機能を有し、
前記第14のトランジスタのゲートには、前記配線OBSを介して第5の電位が与えられ、
前記第13のトランジスタのゲートには、前記第1の出力端子を介して前記第4の電位が与えられ、
前記第1の出力範囲では、前記第5の電位から前記第14のトランジスタの第1の閾値電圧だけ低い前記第2の電位を前記第2の出力端子に出力し、
前記第2の出力範囲では、前記第4の電位から前記第13のトランジスタの第2の閾値電圧だけ低い前記第2の電位を前記第2の出力端子に出力し、
前記活性化関数回路が次段の前記ニューロンが演算可能な前記第2の電位として出力することを特徴とする半導体装置。 - 請求項3において、
前記活性化関数回路は、アナログ加算回路、前記配線OREF、配線NB2、及び第3の出力端子を有し、
前記アナログ加算回路は、電流電圧変換回路、第5の容量素子、オフセット回路、及び比較回路を有し、
前記オフセット回路は、第15のトランジスタを有し、
前記比較回路は、第3の端子と、第4の端子と、を有し、
前記第5の容量素子の電極の一方は、前記信号線SLと電気的に接続され、
前記第5の容量素子の電極の他方は、前記第3の端子と電気的に接続され、
前記第4の端子は、前記配線NB2と電気的に接続され、
前記比較回路の出力は、前記第3の出力端子と電気的に接続され、
第3のノードは、前記第5の容量素子の他方の電極と、前記第15のトランジスタのソース又はドレインの一方と、前記第3の端子とが接続されることで形成され、
前記配線NB2には、判定閾値電位が与えられ、
前記第2の電流は、前記信号線SLに接続された複数の前記第2のトランジスタに流れる前記第1の電流を加算することで生成し、
前記電流電圧変換回路は、前記第2の電流が与えられることで前記第1の電位を生成し、
前記第5の容量素子の電極の一方には、前記第1の電位が与えられ、
前記第15のトランジスタは、前記第3のノードの電位を初期化する機能を有し、
前記第3のノードは、前記第15のトランジスタによって初期化された後、前記第5の容量素子の電極の一方に与えられた前記第1の電位を記憶する機能を有し、
前記比較回路は、前記第1の電位が前記判定閾値電位より大きいとき発火すると判定する機能を有し、
前記比較回路は、前記第1の電位が前記判定閾値電位より小さいとき発火しないと判定する機能を有し、
前記第3の出力端子は、発火すると判定されるとデジタル信号”H”を出力する機能を有し、
前記第3の出力端子は、発火しないと判定されるとデジタル信号”L”を出力する機能を有し、
発火の判定結果が次段の前記ニューロンが演算可能な前記第2の電位として出力することを特徴とする半導体装置。 - 請求項3において、
前記電流電圧変換回路は、一つ又は複数の抵抗素子を有することを特徴とする半導体装置。 - 請求項3において、
前記第1のトランジスタ、前記第3のトランジスタ、前記第4のトランジスタ、または前記第5のトランジスタは、半導体層に金属酸化物を有する半導体装置。 - 請求項9において、
前記第1のトランジスタ、前記第3のトランジスタ、前記第4のトランジスタ、または前記第5のトランジスタは、バックゲートを有することを特徴とする半導体装置。 - 請求項1の前記半導体装置と、前記半導体装置に電気的に接続されたリードと、を有することを特徴とする電子部品。
- 請求項11に記載の前記電子部品と、前記電子部品が設けられたプリント基板と、前記プリント基板が格納された筐体と、を有することを特徴とする電子機器。
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