KR20210052442A - 반도체 장치 - Google Patents

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KR20210052442A
KR20210052442A KR1020217004711A KR20217004711A KR20210052442A KR 20210052442 A KR20210052442 A KR 20210052442A KR 1020217004711 A KR1020217004711 A KR 1020217004711A KR 20217004711 A KR20217004711 A KR 20217004711A KR 20210052442 A KR20210052442 A KR 20210052442A
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KR
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insulator
circuit
conductor
transistor
oxide
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KR1020217004711A
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다카유키 이케다
기요타카 기무라
다케야 히로세
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

음원 정위가 가능한 신규 구성의 반도체 장치를 제공한다. 마이크로폰 어레이와, 지연 회로와, 신호 처리 회로를 포함한다. 지연 회로는 마이크로폰을 선택하는 제 1 선택 회로와, 음원 신호에 따른 전압을 유지하는 신호 유지 회로와, 신호 유지 회로를 선택하는 제 2 선택 회로를 가진다. 신호 유지 회로는 각각 트랜지스터를 가지고, 상기 트랜지스터는 채널 형성 영역에 산화물 반도체를 가지는 반도체층을 가진다. 제 1 선택 회로는 이산화된 음원 신호의 전압을 신호 유지 회로에 기록한다. 제 2 선택 회로는 신호 유지 회로에 유지된 전압을 상이한 타이밍으로 선택하고, 지연시킨 음원 신호에 상당하는 출력 신호를 생성한다.

Description

반도체 장치
본 발명의 일 형태는 반도체 장치에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 음원 분리 장치, 음원 정위 장치, 및 센서 장치 등은 반도체 장치를 가진다고 할 수 있는 경우가 있다.
특정의 소리가 어느 방향에서 나는지를 동정하는 음원 정위라고 불리는 기술이 있다. 음원 정위는 로봇이나 보청기 등의 청각 센서에 응용되는 것이 기대된다(예를 들어 특허문헌 1 및 특허문헌 2 참조).
음원 정위에서는 복수의 마이크로폰을 어레이상으로 배치하고 음원의 위치를 추정한다. 예를 들어 지연합(delay and sum)형 마이크로폰 어레이에서는 각 마이크로폰에 들어오는 소리를 지연시켜, 목적의 방향으로부터의 위상을 일치시킴으로써 목적의 방향에 초점을 맞출 수 있다. 각 마이크로폰에서 얻어지는 음원 신호는 A/D(Analog to Digital) 변환 회로 등의 처리 회로를 통하여 처리된다.
미국 특허출원공개공보 US2014/0185846호 미국 특허출원공개공보 US2014/0185847호
각도 분해능을 높이기 위하여 마이크로폰 수를 늘리면, 음원 신호의 처리 시간이 지수함수적으로 증가된다는 문제가 있다. 또한 A/D 변환 회로 등을 마이크로폰마다 독립적으로 배치하는 경우, 디지털 신호를 지연시켜 연산을 수행하기 위하여 대량의 연산 처리를 필요로 하므로, 신호 처리 시의 주파수의 오차 또는 비동기로 인한 각도 분해능의 저하 등이 발생한다는 문제가 있다.
본 발명의 일 형태는 복수의 마이크로폰의 신호를 일괄적으로 아날로그값의 신호로서 처리할 수 있는 신규 구성의 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 대량의 연산 처리 등에 기인하는 주파수의 오차 또는 비동기 등으로 인한 오작동을 저감할 수 있는 신규 구성의 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해질 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 제 1 마이크로폰 및 제 2 마이크로폰을 가지는 마이크로폰 어레이와, 제 1 마이크로폰 또는 제 2 마이크로폰을 선택하는 제 1 선택 회로와, 제 1 마이크로폰의 복수의 제 1 음원 신호를 상이한 타이밍으로 취득하고 상기 복수의 제 1 음원 신호에 따른 복수의 제 1 전압을 유지하는 제 1 신호 유지 회로와, 제 2 마이크로폰의 복수의 제 2 음원 신호를 상이한 타이밍으로 취득하고 상기 복수의 제 2 음원 신호에 따른 복수의 제 2 전압을 유지하는 제 2 신호 유지 회로와, 복수의 제 1 전압 중 어느 하나와 복수의 제 2 전압 중 어느 하나를 선택하는 제 2 선택 회로와, 제 2 선택 회로로 선택된 제 1 전압 및 제 2 전압이 입력되는 신호 처리 회로를 가지고, 제 1 신호 유지 회로 및 제 2 신호 유지 회로는 각각 제 1 트랜지스터를 가지고, 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 가지는 반도체층을 가지고, 제 2 선택 회로는 복수의 제 1 전압 및 복수의 제 2 전압을 각각 상이한 타이밍으로 선택함으로써 복수의 제 1 음원 신호와 복수의 제 2 음원 신호 중 어느 하나를 지연시킨 신호를 생성하는 기능을 가지는 반도체 장치이다.
본 발명의 일 형태의 반도체 장치에 있어서, 제 1 트랜지스터는 제 1 선택 회로에서의 선택 스위치로서 기능하는 것이 바람직하다.
본 발명의 일 형태의 반도체 장치에 있어서, 제 1 신호 유지 회로 및 제 2 신호 유지 회로는 각각 제 2 트랜지스터를 가지는 증폭 회로를 가지고, 제 2 트랜지스터는 채널 형성 영역에 산화물 반도체를 가지는 반도체층을 가지는 것이 바람직하다.
본 발명의 일 형태의 반도체 장치에 있어서, 제 2 선택 회로는 제 3 트랜지스터를 가지고, 제 3 트랜지스터는 채널 형성 영역에 산화물 반도체를 가지는 반도체층을 가지는 것이 바람직하다.
본 발명의 일 형태의 반도체 장치에 있어서, 신호 처리 회로는 차동 회로와, 적분 회로와, 콤퍼레이터와, 삼각파 생성 회로를 가지고, 차동 회로에는 제 1 전압 및 제 2 전압이 입력되고, 적분 회로에는 차동 회로의 출력 신호가 입력되고, 콤퍼레이터에는 적분 회로의 출력 신호 및 삼각파 생성 회로의 출력 신호가 입력되는 것이 바람직하다.
본 발명의 일 형태의 반도체 장치에 있어서, 차동 회로는 제 4 트랜지스터를 가지고, 제 4 트랜지스터는 채널 형성 영역에 산화물 반도체를 가지는 반도체층을 가지는 것이 바람직하다.
또한 상기 외의 본 발명의 일 형태에 대해서는 이하의 실시형태에서의 설명, 및 도면에 기재되어 있다.
본 발명의 일 형태에 의하여 복수의 마이크로폰의 신호를 일괄적으로 아날로그값의 신호로서 처리할 수 있는 신규 구성의 반도체 장치를 제공할 수 있다. 또는 대량의 연산 처리 등에 기인하는 주파수의 오차 또는 비동기 등으로 인한 오작동을 저감할 수 있는 신규 구성의 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태는 신규 반도체 장치 등을 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해질 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 효과를 추출할 수 있다.
도 1의 (A), (B)는 반도체 장치의 구성을 설명하는 도면이다.
도 2의 (A), (B)는 반도체 장치의 구성을 설명하는 도면이다.
도 3은 반도체 장치의 동작을 설명하는 도면이다.
도 4는 반도체 장치의 동작을 설명하는 도면이다.
도 5의 (A), (B)는 반도체 장치의 동작을 설명하는 도면이다.
도 6은 반도체 장치의 동작을 설명하는 도면이다.
도 7의 (A), (B), (C)는 반도체 장치의 구성을 설명하는 도면이다.
도 8의 (A), (B)는 반도체 장치의 구성을 설명하는 도면이다.
도 9의 (A), (B)는 반도체 장치의 구성을 설명하는 도면이다.
도 10은 반도체 장치의 구성예를 나타낸 단면도이다.
도 11은 반도체 장치의 구성예를 나타낸 단면도이다.
도 12의 (A), (B), (C)는 트랜지스터의 구조예를 나타낸 상면도 및 단면도이다.
도 13의 (A), (B), (C), (D), (E)는 반도체 웨이퍼 및 전자 부품의 구성을 설명하는 도면이다.
도 14의 (A), (B), (C)는 전자 기기의 구성예를 나타낸 도면이다.
아래에서 실시형태에 대하여 도면을 참조하면서 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 아래의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 본 명세서 등에서 "제 1", "제 2" 및 "제 3"이라는 서수사는 구성요소의 혼동을 피하기 위하여 붙인 것이다. 따라서 구성요소의 수를 한정하는 것은 아니다. 또한 구성요소의 순서를 한정하는 것은 아니다. 또한 예를 들어 본 명세서 등의 한 실시형태에서 "제 1"이라고 언급된 구성요소가 다른 실시형태 또는 청구범위에서 "제 2"라고 언급된 구성요소가 될 수도 있다. 또한 예를 들어 본 명세서 등의 한 실시형태에서 "제 1"이라고 언급된 구성요소를 다른 실시형태 또는 청구범위에서 생략할 수도 있다.
또한 도면에서 동일한 요소 또는 같은 기능을 가지는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 그 반복 설명은 생략하는 경우가 있다.
(실시형태 1)
본 발명의 일 형태의 반도체 장치의 구성 및 동작에 대하여 도 1 내지 도 9를 사용하여 설명한다. 본 발명의 일 형태의 반도체 장치는, 복수의 마이크로폰을 가지는 마이크로폰 어레이를 포함하고, 각 마이크로폰에 들어오는 소리를 지연시켜, 목적의 방향으로부터의 소리의 위상을 일치시킴으로써 목적의 방향에 초점을 맞출 수 있는 음원 정위 장치로서의 기능을 가진다. 음원과 마이크로폰의 거리의 차이가 음파의 비행 시간(Time-Of-Flight: ToF)의 차이에 상당하는 것을 이용하여, 음원의 위치를 추정한다.
도 1의 (A)에 나타내어진 반도체 장치(100)는 마이크로폰 어레이(10), 지연 회로(20_1 내지 20_N)(N은 2 이상의 자연수), 및 신호 처리 회로(30)를 가진다.
또한 지연 회로(20_1 내지 20_N) 중 1개를 특정할 필요가 있을 때에는 지연 회로(20)의 부호를 사용하여 설명하고, 임의의 지연 회로를 가리킬 때에는 지연 회로(20_1), 지연 회로(20_2) 등의 부호를 사용하여 설명한다. 다른 요소에 대해서도 마찬가지이며, 복수의 요소를 구별하기 위하여 "_2", 또는 [1] 등의 부호를 사용한다.
마이크로폰 어레이(10)는 복수의 마이크로폰(11)을 가진다. 마이크로폰(11)은 수집한 음파를 전기 신호(음원 신호라고도 함)로 변환할 수 있는 기능을 가진다. 각 마이크로폰(11)으로 변환된 음원 신호를 음원 신호(D1 내지 DN)로서 도시하였다.
지연 회로(20_1 내지 20_N)는 마이크로폰(11)마다 제공된다. 지연 회로(20_1 내지 20_N)에는 각각 음원 신호(D1 내지 DN)가 공급된다. 지연 회로(20_1 내지 20_N)는 각 마이크로폰(11)으로부터 공급되는 음원 신호를 지연시킨 출력 신호를 생성하는 기능을 가진다. 지연 회로(20_1 내지 20_N)는 각각 선택 회로(21), 복수의 신호 유지 회로(22), 선택 회로(23)를 가진다.
선택 회로(21)(제 1 선택 회로라고도 함)는 음원 신호(D1 내지 DN) 중 어느 하나, 예를 들어 음원 신호(D1)를 복수의 신호 유지 회로(22)로 할당하는 디멀티플렉서로서의 기능을 가진다. 선택 회로(21)는 스위치의 기능을 가지고, 선택 신호(W)에 의하여 온 또는 오프가 제어된다. 선택 회로(21)는 일례로서 n채널형 트랜지스터로 구성된다. 이 경우 선택 회로(21)가 가지는 트랜지스터는 선택 신호(W)가 H레벨일 때 온이 되고, L레벨일 때 오프가 된다.
복수의 신호 유지 회로(22)는 음원 신호에 따른 아날로그 전압을 유지하고, 이 아날로그 전압에 따른 전압을 출력하는 기능을 가진다. 신호 유지 회로(22)는 소정의 타이밍의 시각에 선택 회로(21)가 가지는 스위치를 온으로 하여 음원 신호를 샘플링함으로써, 아날로그 전압이 기록된다. 신호 유지 회로(22)에 대한 아날로그 전압의 기록은 선택 신호(W)를 H레벨로 함으로써 제어할 수 있다. 또한 신호 유지 회로(22)에서의 아날로그 전압의 유지는 선택 신호(W)를 L레벨로 함으로써 제어할 수 있다.
또한 복수의 신호 유지 회로(22)에는 각각, 상이한 타이밍으로 선택 신호(W)를 H레벨로 한 시각에서의 음원 신호에 기초한 아날로그 전압이 기록되고, L레벨이 됨으로써 이 아날로그 전압이 유지된다. 즉 복수의 신호 유지 회로(22)에서는 각각, 마이크로폰(11)의 음원 신호를 상이한 타이밍으로 취득하고 이 음원 신호에 따른 전압을 유지할 수 있다. 그러므로 복수의 신호 유지 회로(22)에서는 연속적으로 음원 신호의 샘플링을 수행함으로써 마이크로폰(11)으로부터 출력되는 음원 신호에서의 이산(離散)적인 값을 유지할 수 있다.
또한 복수의 신호 유지 회로(22)는 유지한 아날로그 전압을 증폭하여 출력하는 기능을 가진다. 일례로서 복수의 신호 유지 회로(22)는 각각 소스 폴로어 회로를 가지고, 이 소스 폴로어 회로 등을 통하여 유지한 아날로그 전압에 따른 전압을 출력하는 기능을 가진다.
선택 회로(23)(제 2 선택 회로라고도 함)는 복수의 신호 유지 회로(22)에 유지된 아날로그 전압 중 어느 하나를 선택하여 상이한 타이밍으로 출력하는 멀티플렉서로서의 기능을 가진다. 선택 회로(23)는 스위치의 기능을 가지고, 선택 신호(S)에 의하여 온 또는 오프가 제어된다. 선택 회로(23)는 일례로서 n채널형 트랜지스터로 구성된다. 이 경우 선택 회로(23)가 가지는 트랜지스터는 선택 신호(S)가 H레벨일 때 온이 되고, L레벨일 때 오프가 된다.
선택 회로(23)는 지연 회로(20_1 내지 20_N)마다 제공되고, 출력 신호(Q11-Q1n 내지 QN1-QNn)를 얻을 수 있다. 출력 신호(Q11-Q1n)는 음원 신호(D1)에 대응하는 신호이고, 지연 회로(20_1)가 가지는 복수의 신호 유지 회로(22)에 유지된 아날로그 전압을 순차적으로 출력함으로써 얻어지는 이산적인 신호이다. 이 출력 신호(Q11-Q1n)는 음원 신호(D1)를 소정의 시간만큼 지연시킨 신호에 상당한다. 출력 신호(Q21-Q2n 내지 QN1-QNn)도 마찬가지로, 음원 신호(D2 내지 DN)에 대응하는 신호이고, 지연 회로(20_2 내지 20_N)가 가지는 신호 유지 회로(22)에 유지된 아날로그 전압을 순차적으로 출력함으로써 얻어지는 이산적인 신호이다. 이 출력 신호(Q21-Q2n 내지 QN1-QNn)는 음원 신호(D2 내지 DN)를 소정의 시간만큼 지연시킨 신호에 상당한다. 즉 선택 회로(23)에서는 선택 신호(S)를 소정의 지연 시간으로 설정함으로써, 지연 시간이 정해진 음원 신호에 따른 출력 신호(Q11-Q1n 내지 QN1-QNn)를 출력할 수 있다.
지연 회로(20)를 구성하는 각 트랜지스터는, 특히 채널 형성 영역이 산화물 반도체를 가지는 트랜지스터(이하 OS 트랜지스터라고도 함)로 구성되는 것이 바람직하다. 본 발명의 일 형태의 구성에서는 OS 트랜지스터를 지연 회로(20)가 가지는 트랜지스터에 사용하는 구성으로 함으로써, 오프 시에 소스와 드레인 사이를 흐르는 누설 전류(이하 오프 전류)가 매우 낮은 것을 이용하여, 음원 신호를 샘플링하여 얻어지는 아날로그 전압을 지연 회로(20) 내의 신호 유지 회로(22)에 유지시킬 수 있다. 그러므로 아날로그 전압을 높은 정도(精度)로 취득할 수 있는 구성으로 할 수 있어, 음원 신호에 기초한 음원의 추정을 더 정확하게 수행할 수 있다.
이에 더하여, OS 트랜지스터가 사용된 신호 유지 회로(22)에서는 전하의 충전 또는 방전을 함으로써 아날로그 전압의 재기록 및 판독이 가능하게 되므로, 실질적으로 횟수에 제한이 없는 아날로그 전압의 취득 및 판독이 가능하다. OS 트랜지스터가 사용된 신호 유지 회로는 자기 메모리 또는 저항 변화형 메모리 등과 달리, 원자 레벨로의 구조 변화를 수반하지 않기 때문에 재기록 내성이 우수하다. 또한 OS 트랜지스터가 사용된 신호 유지 회로는 플래시 메모리와 같은 반복적인 재기록 동작에서도 전자 포획 중심(trapping center)의 증가로 인한 불안정성이 나타나지 않는다.
또한 OS 트랜지스터가 사용된 신호 유지 회로는 채널 형성 영역이 실리콘을 가지는 트랜지스터(이하 Si 트랜지스터)가 사용된 회로 위 등에 자유로이 배치할 수 있기 때문에, 복수의 지연 회로를 포함하는 구성으로 한 경우에도 집적화를 용이하게 수행할 수 있다. 또한 OS 트랜지스터는 Si 트랜지스터와 같은 제조 장치를 사용하여 제작할 수 있으므로 저비용으로 제작할 수 있다.
또한 OS 트랜지스터는 게이트 전극, 소스 전극, 및 드레인 전극에 더하여, 백 게이트 전극을 포함하면, 4단자의 반도체 소자로 할 수 있다. 게이트 전극 또는 백 게이트 전극에 인가하는 전압에 따라, 소스와 드레인 사이를 흐르는 신호의 입출력을 독립적으로 제어할 수 있는 전기 회로망으로 구성할 수 있다. 그래서 LSI와 같은 사상으로 회로 설계를 수행할 수 있다. 그리고 OS 트랜지스터는 고온 환경하에서 Si 트랜지스터보다 뛰어난 전기 특성을 가진다. 구체적으로는 125℃ 이상 150℃ 이하로 높은 온도에서도 온 전류와 오프 전류의 비가 크기 때문에 양호한 스위칭 동작을 수행할 수 있다.
신호 처리 회로(30)는 선택 회로(23)로 선택된 출력 신호의 차이를 연산하고, 상기 차이의 적분을 연산하고, 음원 신호의 위상이 일치하는 지연 시간을 추산하는 기능을 가진다. 신호 처리 회로(30)는 일례로서, 차동 회로와, 적분 회로와, 콤퍼레이터와, 삼각파 생성 회로를 가진다. 차동 회로에는 선택 회로(23)로 선택된, 비교가 수행되는 2개의 출력 신호의 전압이 입력된다. 적분 회로는 차동 회로의 출력 신호를 적분하여 얻어지는 값을 출력한다. 콤퍼레이터에는 적분 회로의 출력 신호 및 삼각파 생성 회로의 출력 신호가 입력된다. 신호 처리 회로(30)는 아날로그값의 신호끼리를 비교하여 신호 처리를 수행하기 때문에, A/D 변환 회로 등 점유 면적이 큰 회로를 생략할 수 있어, 회로 면적의 증대를 억제할 수 있다.
도 1의 (A)에 나타내어진 반도체 장치(100)는 지연 회로(20)를 구성하는 각 트랜지스터로서 OS 트랜지스터를 적용하고, 상이한 타이밍으로 샘플링한 아날로그 전압에 따른 전하를 유지하는 방식으로 하였다. OS 트랜지스터는 오프 전류가 매우 낮아, 한번 유지한 아날로그 전압을, 유지 용량이 작은 노드에서도 유지할 수 있기 때문에, 복수의 지연 회로를 탑재할 수 있다. 또한 도 1의 (A)에 나타내어진 반도체 장치(100)는 지연 회로(20) 내에 유지된 전하에 따른 아날로그 전압을 상이한 타이밍으로 판독함으로써 이산적인 음원 신호를 출력 신호로서 판독하는 방식으로 하였다. 제어 신호(S)의 타이밍을 상이하게 함으로써 원하는 지연 시간에 제어할 수 있다. 그러므로 음원 신호를 디지털 신호로 변환하지 않고 원하는 지연 시간에 제어할 수 있어, 이산화된 음원 신호의 위상을 일치시키는 구성으로 할 수 있다.
도 1의 (B)에서는 도 1의 (A)에서 설명한 지연 회로(20)의 구체적인 회로 구성예에 대하여 설명한다. 도 1의 (B)는 마이크로폰(11)으로부터 출력되는 음원 신호(D1)를 2개의 노드에서 유지하고, 지연 시간이 다른 3개의 출력 신호로서 출력하는 지연 회로의 구성예이다.
도 1의 (B)에는 선택 회로(21)를 구성하는 트랜지스터(101), 신호 유지 회로(22)를 구성하는 트랜지스터(101), 트랜지스터(102), 및 트랜지스터(103), 그리고 선택 회로(23)를 구성하는 트랜지스터(104)를 도시하였다. 트랜지스터(101 내지 104)는 n채널형 트랜지스터이고, H레벨의 제어 신호로 온이 되고, L레벨의 제어 신호로 오프가 되는 스위치로서 기능한다.
도 1의 (B)에는 선택 신호(W)로서 선택 신호(W11 및 W12)를 도시하였다. 선택 신호(W11 및 W12)는 음원 신호(D1)의 아날로그 전압을 상이한 타이밍으로 샘플링하기 위한 신호이다.
도 1의 (B)에는 선택 회로(21)로 샘플링된 아날로그 전압을 유지하기 위한 노드(F11 및 F12)를 도시하였다. 또한 도 1의 (B)에는 노드(F11 및 F12)가 소스 폴로어 회로의 입력 단자인 트랜지스터(102)의 게이트에 접속되는 구성을 도시하였다. 또한 소스 폴로어 회로의 바이어스 전압(VB)이 트랜지스터(102)의 게이트에 인가되는 구성을 도시하였다. 또한 노드(F11 및 F12)에는 용량 소자가 접속되는 구성을 도시하였지만, 트랜지스터(102)의 게이트 용량을 충분히 크게 확보하는 구성 등으로 함으로써 생략할 수도 있다. 또한 도 1의 (B)에서는 소스 폴로어 회로를 구성하는 트랜지스터(102) 및 트랜지스터(103)가 접속되는 노드를 O11, O12로서 도시하였다. 노드(O11, O12)의 전압은 노드(F11, F12)의 아날로그 전압에 상당한다. 소스 폴로어 회로가 있음으로써, 후단의 선택 회로(23)로의 전하 공급 능력을 높일 수 있다.
도 1의 (B)에는 선택 회로(23)의 선택 신호(S)로서, 선택 신호(S11 내지 S1n 및 S21 내지 S2n)를 도시하였다. 선택 신호(S11 내지 S1n 및 S21 내지 S2n)는, 샘플링한 아날로그 전압에 상당하는 노드(O11, O12)의 전압을 선택하여 출력함으로써 음원 신호(D1)를 소정의 기간만큼 지연시킨 신호에 상당하는 출력 신호(Q11 내지 Q1n)이다.
다음으로 도 1의 (B)에 도시한 지연 회로(20)의 동작에 대하여 도 2 내지 도 4를 참조하여 설명한다.
도 2의 (A)는, 도 1의 (B)에서의 동작에 대한 이해를 쉽게 하기 위하여, 음원 신호를 샘플링하기 위한 선택 신호(W)를 선택 신호(W11 내지 W13)로 하고, 유지한 복수의 아날로그 전압을 출력 신호(Q11 및 Q12)로서 판독하기 위한 선택 신호(S)를 선택 신호(S111 및 S112, S121 및 S122, S131 및 S132)로 한 지연 회로(20)의 구성예이다. 즉 도 2의 (A)에 도시한 지연 회로(20)는 상이한 3번의 타이밍으로 음원 신호의 샘플링을 수행하여 3개의 아날로그 전압을 취득하면서, 상이한 2번의 타이밍으로 지연 시간이 다른 2개의 출력 신호를 출력하는 구성이다. 또한 도 2의 (A)에는 노드(F11 내지 F13) 및 노드(O11 내지 O13)를 도시하였다.
도 2의 (B)는 도 2의 (A)에 나타내어진 지연 회로(20)에 접속된 음원 신호(D1)를 샘플링하는 동작을 설명하기 위한 타이밍 차트이다. 도 2의 (B)에서는 음원 신호(D1)의 파형과 함께, 선택 신호(W11 내지 W13), 노드(F11 내지 F13)에 기록되는 전압에 대하여, 시각(T1 내지 T4)에서의 동작을 설명한다. 또한 타이밍 차트를 설명하는 도면에서, 해칭을 넣은 기간은 부정(不定) 상태를 나타내는 기간이다.
상술한 바와 같이, 시각(T1)에서 선택 신호(W11)를 H레벨로 하고, 음원 신호(D1)의 전압(V1)을 노드(F11)에 기록함으로써 음원 신호(D1)의 샘플링이 수행된다.
기간(T)을 둔 시각(T2)에서 선택 신호(W12)를 H레벨로 하고, 음원 신호(D1)의 전압(V2)을 노드(F12)에 기록함으로써 음원 신호(D1)의 샘플링이 수행된다. 또한 기간(T)은 짧은 것이 바람직하다. 음원 신호의 샘플링 수를 늘릴 수 있어, 각도 분해능을 높일 수 있다.
시각(T2)에서 선택 신호(W13)를 H레벨로 하고, 음원 신호(D1)의 전압(V3)을 노드(F13)에 기록함으로써 음원 신호(D1)의 샘플링이 수행된다.
노드(F11 내지 F13)에 유지된 전압(V1 내지 V3)은 선택 신호(W11 내지 W13)를 L레벨로 함으로써 유지할 수 있다. 초기화하는 경우는 시각(T4)에 나타내어진 바와 같이, 정전위의 음원 신호를 공급한 상태로 선택 신호(W11)를 H레벨로 하면 좋다.
도 3은, 도 1의 (B)에서의 회로의 동작에 대한 이해를 쉽게 하기 위하여, 음원 신호(D1)를 샘플링하기 위한 선택 신호(W)를 선택 신호(W11 내지 W13)로 하고, 유지한 전압을 출력 신호(Q11 및 Q12)로서 판독하기 위한 선택 신호(S)를 선택 신호(S111 및 S112, S121 및 S122, S131 및 S132)로 한 지연 회로(20_1)의 구성예, 및 음원 신호(D2)를 샘플링하기 위한 선택 신호(W)를 선택 신호(W21 내지 W23)로 하고, 유지한 전압을 출력 신호(Q21 및 Q22)로서 판독하기 위한 선택 신호(S)를 선택 신호(S211 및 S212, S221 및 S222, S231 및 S232)로 한 지연 회로(20_2)의 구성예이다. 즉 도 3에 도시한 지연 회로(20_1 및 20_2)는 3개의 아날로그 전압을 취득하면서, 상이한 2번의 타이밍으로 지연 시간이 다른 2개의 출력 신호를 출력하는 구성이다. 또한 도 3에는 노드(F11 내지 F13), 노드(F21 내지 F23), 노드(O11 내지 O13), 및 노드(O21 내지 O23)를 도시하였다.
도 4는 도 3에 나타내어진 지연 회로(20_1)의 노드(F11 내지 F13)에 유지된 전압(V1 내지 V3), 및 지연 회로(20_2)의 노드(F21 내지 F23)에 유지된 전압(V4 내지 V6)을 출력 신호(Q11, Q12, Q21, Q22)로서 판독하는 동작을 설명하기 위한 타이밍 차트이다. 또한 도 4에서는 선택 신호(S111 및 S112, S121 및 S122, S131 및 S132, S211 및 S212, S221 및 S222, S231 및 S232)에 의하여 노드(F11 내지 F13) 및 노드(F21 내지 F23)로부터 판독되는 출력 신호(Q11, Q12, Q21, Q22)에 대하여, 시각(T5 내지 T8)에서의 동작을 설명한다.
시각(T5)에서 선택 신호(S111)를 H레벨로 하고, 노드(F11)의 전압(V1)에 대응하는 전압을 출력 신호(Q11)로서 출력한다. 또한 같은 시각(T5)에서 선택 신호(S211)를 H레벨로 하고, 노드(F21)의 전압(V4)에 대응하는 전압을 출력 신호(Q21)로서 출력한다.
시각(T6)에서 선택 신호(S121)를 H레벨로 하고, 노드(F12)의 전압(V2)에 대응하는 전압을 출력 신호(Q11)로서 출력한다. 또한 같은 시각(T6)에서 선택 신호(S112)를 H레벨로 하고, 노드(F11)의 전압(V4)에 대응하는 전압을 출력 신호(Q12)로서 출력한다. 또한 시각(T6)에서 선택 신호(S221)를 H레벨로 하고, 노드(F22)의 전압(V5)에 대응하는 전압을 출력 신호(Q21)로서 출력한다. 또한 같은 시각(T6)에서 선택 신호(S212)를 H레벨로 하고, 노드(F21)의 전압(V4)에 대응하는 전압을 출력 신호(Q22)로서 출력한다.
시각(T7)에서 선택 신호(S131)를 H레벨로 하고, 노드(F13)의 전압(V3)에 대응하는 전압을 출력 신호(Q11)로서 출력한다. 또한 같은 시각(T7)에서 선택 신호(S122)를 H레벨로 하고, 노드(F12)의 전압(V5)에 대응하는 전압을 출력 신호(Q12)로서 출력한다. 또한 시각(T7)에서 선택 신호(S231)를 H레벨로 하고, 노드(F23)의 전압(V6)에 대응하는 전압을 출력 신호(Q21)로서 출력한다. 또한 같은 시각(T7)에서 선택 신호(S222)를 H레벨로 하고, 노드(F22)의 전압(V5)에 대응하는 전압을 출력 신호(Q22)로서 출력한다.
시각(T8)에서 선택 신호(S132)를 H레벨로 하고, 노드(F13)의 전압(V3)에 대응하는 전압을 출력 신호(Q12)로서 출력한다. 또한 같은 시각(T8)에서 선택 신호(S232)를 H레벨로 하고, 노드(F23)의 전압(V6)에 대응하는 전압을 출력 신호(Q22)로서 출력한다.
도 4에 나타내어진 바와 같이, 출력 신호(Q12)는 출력 신호(Q11)를 지연시킨 신호로서 얻을 수 있다. 마찬가지로 출력 신호(Q22)는 출력 신호(Q21)를 지연시킨 신호로서 얻을 수 있다. 선택 신호(S)의 타이밍을 제어함으로써 임의의 지연 기간에, 신호 유지 회로에 유지한 신호를 지연시켜 출력할 수 있다. 그러므로 예를 들어 음원과 마이크로폰의 거리가 지연 회로(20_1)와 지연 회로(20_2)에서 다른 경우에, 지연 기간을 전환함으로써 음원 신호의 위상을 일치시킬 수 있어, 음원의 방향을 추정할 수 있다.
도 5의 (A)는, 상기와 같이 지연 기간을 전환함으로써 음원 신호에 대응하는 출력 신호의 위상을 일치시켜, 음원의 방향을 추정하는 기술을 설명하기 위한 모식도이다.
도 5의 (A)에서는 음원(40) 외에, 마이크로폰 어레이의 일부로서 마이크로폰(11_1, 11_2)을 도시하였다. 또한 도 5의 (A)에서는 설명을 위하여, 음원(40)과 마이크로폰(11_1)의 거리를 1m로 하고, 마이크로폰(11_1)과 마이크로폰(11_2)의 거리를 0.5m로 하였다. 따라서 음원(40)과 마이크로폰(11_2)의 거리는 약 1.12m가 된다. 그러므로 음원(40)으로부터 마이크로폰(11_2)까지의 소리의 도달은 음속을 340m/s로 추산하면, 음원(40)으로부터 마이크로폰(11_1)까지의 소리의 도달에 비하여 약 0.35ms 기간만큼 지연하게 된다.
도 5의 (B)에는, 도 5의 (A)에 나타내어진 모식도에서 지연 회로(20_1, 20_2)를 거쳐 얻어지는, 음원 신호를 지연시킨 출력 신호(Q11 내지 Q13 및 Q21 내지 Q23)를 가시화한 도면이다. 도 5의 (B)에 도시된 바와 같이, 지연 회로(20_1, 20_2)에서는 지연 기간 없음(0ms), 지연 기간 있음(0.35ms), 지연 기간 있음(0.7ms)으로 설정한 지연 회로로 출력 신호를 지연시켜 있다.
도 5의 (B)에 도시한 바와 같이, 지연 기간 없음(0ms)에서는 마이크로폰(11_1)과 마이크로폰(11_2) 간에서 소리의 도달 시각에 차이가 있기 때문에, 지연 회로(20_1)로부터 출력되는 출력 신호와 지연 회로(20_2)로부터 출력되는 출력 신호는 일치하지 않는다(시각(t1)). 한편 지연 회로(20_1)의 지연 기간 있음(0.35ms)의 출력 신호와 지연 회로(20_2)의 지연 기간 없음의 출력 신호는 일치한다(시각(t2)). 시각(t3, t4)에서 얻어지는 출력 신호에 대해서도 일치한다. 다른 지연 회로를 거친 출력 신호들을 서로 비교함으로써, 출력 신호의 위상의 일치 또는 불일치를 판정하고 음원의 추정에 이용할 수 있다.
도 5의 (A), (B)의 모식도에 나타낸 바와 같이, 샘플링한 음원 신호에 기초한 출력 신호를 지연시켜, 이 출력 신호들을 서로 비교한다. 그러므로 목적의 방향으로부터 나는 소리의 위상의 지연 기간을 추산할 수 있어, 그 지연 시간을 사용하여 음원까지 거리의 차이를 산출함으로써 목적의 방향에 초점을 맞출 수 있는 음원 정위 장치로서 기능시킬 수 있다.
다음으로 도 6에는 신호 처리 회로(30)의 구체적인 구성예에 대하여 도시하였다. 도 6에 도시한 신호 처리 회로(30)는 차동 회로(31_1 내지 31_9), 적분 회로(32_1 내지 32_9), 콤퍼레이터(33_1 내지 33_9), 삼각파 생성 회로(34), 및 연산 회로(35)를 가진다.
차동 회로(31_1 내지 31_9)는 각 지연 회로(도 6의 예에서는 지연 회로(20_1, 20_2))로부터 출력되는 각 출력 신호(도 6의 예에서는 출력 신호(Q11 내지 Q13 및 Q21 내지 Q23))의 차이를 연산한다. 적분 회로(32_1 내지 32_9)에는 각 차동 회로(31_1 내지 31_9)의 출력 신호가 입력되고, 이 출력 신호를 적분한다. 콤퍼레이터(33_1 내지 33_9)에는 삼각파 생성 회로(34)로부터 출력되는 삼각파와, 적분 회로(32_1 내지 32_9)의 출력 신호가 입력되고, 전압을 비교한다. 연산 회로(35)에는 콤퍼레이터(33_1 내지 33_9)의 출력 신호가 입력되고, 음원 신호의 위상을 일치시키기 위한 지연 시간을 추산함으로써, 그 지연 시간을 사용하여 음원까지 거리의 차이에 대응하는 출력 신호(OUT)를 얻을 수 있다.
신호 처리 회로(30)를 구성하는 회로의 구체적인 예에 대하여 도 7의 (A) 내지 (C)를 참조하여 설명한다. 도 7의 (A)는 도 6에 도시한 신호 처리 회로(30)의 1단분의 구성을 추출한 블록도이다. 도 7의 (A)에서는 일례로서, 출력 신호(Q1, Q2)가 입력되는 차동 회로(31), 적분 회로(32), 콤퍼레이터(33), 삼각파 생성 회로(34)를 도시하였다.
차동 회로(31)의 구성예에 대하여 도 7의 (B)에 나타내었다. 차동 회로(31)는 일례로서 저항 소자(51, 52), 및 트랜지스터(53, 54, 55)를 가진다. 트랜지스터(53)의 게이트에는 비반전 입력 단자가 접속된다. 트랜지스터(54)의 게이트에는 반전 입력 단자가 접속된다. 트랜지스터(55)의 게이트에는 바이어스 전압(Vbias)을 인가하는 배선이 접속된다. 트랜지스터(54)의 드레인 단자 측에는 차동 회로(31)의 출력 단자(OUT)가 제공된다.
도 7의 (C)에 적분 회로(32)의 구성예를 나타내었다. 적분 회로(32)는 일례로서 다이오드(61), 저항 소자(62), 연산 증폭기(63), 용량 소자(64), 및 스위치(65)를 가진다. 다이오드(61)의 입력 단자에 차동 회로(31)의 출력 신호가 공급된다. 연산 증폭기의 출력 단자에는 적분 회로(32)의 출력 단자(OUT)가 제공된다.
도 8의 (A), (B)에는 상술한 지연 회로(20)의 각 트랜지스터에 적용할 수 있는 회로 구성의 변형예를 나타내었다.
도 1의 (B), 도 2의 (A) 등에 있어서, 트랜지스터(101 내지 104)는 백 게이트 전극이 없는 톱 게이트 구조 또는 보텀 게이트 구조의 트랜지스터로서 도시되었지만 이에 한정되지 않는다. 예를 들어 도 8의 (A)에 도시한 지연 회로(20A)와 같이, 백 게이트 전극을 가지는 트랜지스터(101A 내지 104A)로 하여도 좋다. 도 8의 (A)의 구성으로 함으로써, 트랜지스터(101A 내지 104A)의 상태를 외부로부터 제어하기 쉽게 할 수 있다.
도 1의 (B), 도 2의 (A) 등에 있어서, 트랜지스터(101 내지 104)는 백 게이트 전극이 없는 톱 게이트 구조 또는 보텀 게이트 구조의 트랜지스터로서 도시되었지만 이에 한정되지 않는다. 예를 들어 도 8의 (B)에 도시한 지연 회로(20B)와 같이, 게이트 전극에 접속된 백 게이트 전극을 가지는 트랜지스터(101B 내지 104B)로 하여도 좋다. 도 8의 (B)의 구성으로 함으로써, 트랜지스터(101B 내지 104B)를 흐르는 전류량을 늘릴 수 있다.
도 9의 (A), (B)에는 상술한 차동 회로(31)의 각 트랜지스터에 적용할 수 있는 회로 구성의 변형예를 나타내었다.
도 7의 (B)에 있어서, 트랜지스터(53 내지 55)는 백 게이트 전극이 없는 톱 게이트 구조 또는 보텀 게이트 구조의 트랜지스터로서 도시되었지만 이에 한정되지 않는다. 예를 들어 도 9의 (A)에 도시한 차동 회로(31A)와 같이, 백 게이트 전극을 가지는 트랜지스터(53A 내지 55A)로 하여도 좋다. 도 9의 (A)의 구성으로 함으로써, 트랜지스터(53A 내지 555A)의 상태를 외부로부터 제어하기 쉽게 할 수 있다.
도 7의 (B)에 있어서, 트랜지스터(53 내지 55)는 백 게이트 전극이 없는 톱 게이트 구조 또는 보텀 게이트 구조의 트랜지스터로서 도시되었지만 이에 한정되지 않는다. 예를 들어 도 9의 (B)에 도시한 차동 회로(31B)와 같이, 게이트 전극에 접속된 백 게이트 전극을 가지는 트랜지스터(53B 내지 55B)로 하여도 좋다. 도 9의 (B)의 구성으로 함으로써, 트랜지스터(53B 내지 55B)를 흐르는 전류량을 늘릴 수 있다.
여기까지 설명한 본 발명의 일 형태의 반도체 장치는 복수의 마이크로폰의 신호를 일괄적으로 아날로그값의 신호로서 유지할 수 있고, 또한 지연시킨 신호를 출력할 수 있다. 또한 아날로그 전압을 그대로 신호 처리하는 구성으로 할 수 있기 때문에, A/D 변환 회로의 삭감이 가능한 구성으로 할 수 있어, 대량의 연산 처리 등에 기인하는 주파수의 오차 또는 비동기 등으로 인한 오작동을 저감할 수 있다. 또한 본 발명의 일 형태의 반도체 장치는 특정의 소리가 어느 방향에서 나는지를 동정하는 음원 정위의 기술뿐만 아니라, 수신하는 신호의 위상차에서 상태를 추정하는 기술에도 적용할 수 있다.
(실시형태 2)
본 실시형태에서는 앞의 실시형태에서 설명한 반도체 장치의 구성에 적용할 수 있는 트랜지스터의 구성, 구체적으로는 다른 전기 특성을 가지는 트랜지스터를 적층하여 제공하는 구성에 대하여 설명한다. 특히 본 실시형태에서는 반도체 장치를 구성하는 지연 회로가 가지는 각 트랜지스터의 구성에 대하여 설명한다. 상기 구성으로 함으로써 반도체 장치의 설계 자유도를 높일 수 있다. 또한 다른 전기 특성을 가지는 트랜지스터를 적층하여 제공함으로써 반도체 장치의 집적도를 높일 수 있다.
도 10에 나타낸 반도체 장치는 트랜지스터(300)와, 트랜지스터(500)와, 용량 소자(600)를 가진다. 도 12의 (A)는 트랜지스터(500)의 채널 길이 방향의 단면도이고, 도 12의 (B)는 트랜지스터(500)의 채널 폭 방향의 단면도이고, 도 12의 (C)는 트랜지스터(300)의 채널 폭 방향의 단면도이다.
트랜지스터(500)는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터(OS 트랜지스터)이다. 트랜지스터(500)는 오프 전류가 작기 때문에, 이를 반도체 장치가 가지는 OS 트랜지스터에 사용함으로써, 기록된 데이터 전압 또는 전하를 장기간에 걸쳐 유지할 수 있다. 즉 리프레시 동작의 빈도가 적거나, 또는 리프레시 동작을 필요로 하지 않기 때문에, 반도체 장치의 소비전력을 저감할 수 있다.
본 실시형태에서 설명하는 반도체 장치는 도 10에 나타낸 바와 같이 트랜지스터(300), 트랜지스터(500), 용량 소자(600)를 가진다. 트랜지스터(500)는 트랜지스터(300) 위쪽에 제공되고, 용량 소자(600)는 트랜지스터(300) 및 트랜지스터(500) 위쪽에 제공되어 있다. 또한 용량 소자(600)는 메모리 회로(MC)에서의 용량 소자(Cs) 등으로 할 수 있다.
트랜지스터(300)는 기판(311) 위에 제공되고, 도전체(316), 절연체(315), 기판(311)의 일부로 이루어지는 반도체 영역(313), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다. 또한 트랜지스터(300)는 예를 들어 상기 실시형태에서의 버퍼 회로(17)가 가지는 트랜지스터 등에 적용할 수 있다.
트랜지스터(300)는 도 12의 (C)에 나타낸 바와 같이 반도체 영역(313)의 상면 및 채널 폭 방향의 측면이 절연체(315)를 개재(介在)하여 도전체(316)로 덮여 있다. 이와 같이, 트랜지스터(300)를 Fin형으로 함으로써, 실효적인 채널 폭이 증대되어, 트랜지스터(300)의 온 특성을 향상시킬 수 있다. 또한 게이트 전극의 전계의 기여를 높일 수 있기 때문에, 트랜지스터(300)의 오프 특성을 향상시킬 수 있다.
또한 트랜지스터(300)는 p채널형 및 n채널형 중 어느 것이어도 좋다.
반도체 영역(313)의 채널이 형성되는 영역, 그 근방의 영역, 소스 영역 또는 드레인 영역이 되는 저저항 영역(314a) 및 저저항 영역(314b) 등에서 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 바람직하다. 또는 Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소) 등을 가지는 재료로 형성하여도 좋다. 결정 격자에 응력을 가하여, 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는 GaAs와 GaAlAs 등을 사용함으로써, 트랜지스터(300)를 HEMT(High Electron Mobility Transistor)로 하여도 좋다.
저저항 영역(314a) 및 저저항 영역(314b)은 반도체 영역(313)에 적용되는 반도체 재료에 더하여 비소, 인 등의 n형 도전성을 부여하는 원소 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)는 비소, 인 등의 n형 도전성을 부여하는 원소, 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전 재료를 사용할 수 있다.
또한 도전체의 재료에 따라 일함수가 결정되기 때문에, 상기 도전체의 재료를 선택함으로써 트랜지스터의 문턱 전압을 조정할 수 있다. 구체적으로는 도전체에 질화 타이타늄이나 질화 탄탈럼 등의 재료를 사용하는 것이 바람직하다. 또한 도전성과 매립성을 양립하기 위하여 도전체에 텅스텐이나 알루미늄 등의 금속 재료를 적층으로 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 내열성의 관점에서 바람직하다.
또한 도 10에 나타낸 트랜지스터(300)는 일례이며, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다. 예를 들어 반도체 장치를 OS 트랜지스터만의 단극성 회로(n채널형 트랜지스터만 등, 동극성의 트랜지스터로 이루어지는 것을 의미함)로 하는 경우, 도 11에 나타낸 바와 같이, 트랜지스터(300)의 구성을 산화물 반도체를 사용한 트랜지스터(500)와 같은 구성으로 하면 좋다. 또한 트랜지스터(500)의 자세한 사항에 대해서는 후술한다.
트랜지스터(300)를 덮어 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공되어 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)로서, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 좋다.
또한 본 명세서에서 산화질화 실리콘이란 그 조성에서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화 실리콘이란 그 조성에서 산소보다 질소의 함유량이 많은 재료를 가리킨다. 또한 본 명세서에서 산화질화 알루미늄이란 그 조성에서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화 알루미늄이란 그 조성에서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
절연체(322)는 그 아래쪽에 제공되는 트랜지스터(300) 등으로 인하여 생기는 단차를 평탄화하는 평탄화막으로서의 기능을 가져도 좋다. 예를 들어 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어 있어도 좋다.
또한 절연체(324)에는 기판(311) 또는 트랜지스터(300) 등으로부터 트랜지스터(500)가 제공되는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다.
수소에 대한 배리어성을 가지는 막의 일례로서, 예를 들어 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서 트랜지스터(500) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하하는 경우가 있다. 따라서 트랜지스터(500)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막이다.
수소의 이탈량은 예를 들어 승온 이탈 가스 분석법(TDS) 등을 사용하여 분석할 수 있다. 예를 들어 절연체(324)의 수소의 이탈량에 대해서는, TDS 분석 시의 막의 표면 온도가 50℃ 내지 500℃의 범위에서, 수소 원자로 환산한 이탈량이 절연체(324)의 면적당으로 환산하여 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하이면 좋다.
또한 절연체(326)는 절연체(324)보다 유전율이 낮은 것이 바람직하다. 예를 들어 절연체(326)의 비유전율은 4 미만이 바람직하고, 3 미만이 더 바람직하다. 또한 예를 들어 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(600) 또는 트랜지스터(500)와 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서의 기능을 가진다. 또한 플러그 또는 배선으로서의 기능을 가지는 도전체에는 복수의 구조를 통틀어 동일한 부호가 부여되는 경우가 있다. 또한 본 명세서 등에서 배선과, 배선과 접속되는 플러그가 일체물이어도 좋다. 즉 도전체의 일부가 배선으로서 기능하는 경우 및 도전체의 일부가 플러그로서 기능하는 경우도 있다.
각 플러그 및 배선(도전체(328), 도전체(330) 등)의 재료로서는 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전 재료를 단층으로 또는 적층하여 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는 알루미늄이나 구리 등의 저저항 도전 재료로 형성하는 것이 바람직하다. 저저항 도전 재료를 사용함으로써 배선 저항을 낮출 수 있다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어 도 10에서, 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 트랜지스터(300)와 접속되는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(356)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(350)에는 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(356)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히 수소에 대한 배리어성을 가지는 절연체(350)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
또한 수소에 대한 배리어성을 가지는 도전체로서는 예를 들어 질화 탄탈럼 등을 사용하는 것이 좋다. 또한 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선으로서의 도전성을 유지한 채, 트랜지스터(300)로부터의 수소의 확산을 억제할 수 있다. 이 경우 수소에 대한 배리어성을 가지는 질화 탄탈럼층이, 수소에 대한 배리어성을 가지는 절연체(350)와 접촉하는 구조인 것이 바람직하다.
절연체(354) 및 도전체(356) 위에 배선층을 제공하여도 좋다. 예를 들어 도 10에서, 절연체(360), 절연체(362), 및 절연체(364)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(360), 절연체(362), 및 절연체(364)에는 도전체(366)가 형성되어 있다. 도전체(366)는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(366)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(360)에는 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(366)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히 수소에 대한 배리어성을 가지는 절연체(360)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
절연체(364) 및 도전체(366) 위에 배선층을 제공하여도 좋다. 예를 들어 도 10에서, 절연체(370), 절연체(372), 및 절연체(374)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(370), 절연체(372), 및 절연체(374)에는 도전체(376)가 형성되어 있다. 도전체(376)는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(376)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(370)에는 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(376)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히 수소에 대한 배리어성을 가지는 절연체(370)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
절연체(374) 및 도전체(376) 위에 배선층을 제공하여도 좋다. 예를 들어 도 10에서, 절연체(380), 절연체(382), 및 절연체(384)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(380), 절연체(382), 및 절연체(384)에는 도전체(386)가 형성되어 있다. 도전체(386)는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(386)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(380)에는 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(386)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히 수소에 대한 배리어성을 가지는 절연체(380)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
상기에서, 도전체(356)를 포함하는 배선층, 도전체(366)를 포함하는 배선층, 도전체(376)를 포함하는 배선층, 및 도전체(386)를 포함하는 배선층에 대하여 설명하였지만, 본 실시형태에 따른 반도체 장치는 이에 한정되는 것이 아니다. 도전체(356)를 포함하는 배선층과 같은 배선층을 3층 이하로 하여도 좋고, 도전체(356)를 포함하는 배선층과 같은 배선층을 5층 이상으로 하여도 좋다.
절연체(384) 위에는 절연체(510), 절연체(512), 절연체(514), 및 절연체(516)가 순차적으로 적층되어 제공되어 있다. 절연체(510), 절연체(512), 절연체(514), 및 절연체(516) 중 어느 것은 산소나 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다.
예를 들어 절연체(510) 및 절연체(514)에는 예를 들어 기판(311) 또는 트랜지스터(300)를 제공하는 영역 등으로부터 트랜지스터(500)를 제공하는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다. 따라서 절연체(324)와 같은 재료를 사용할 수 있다.
수소에 대한 배리어성을 가지는 막의 일례로서, CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서 트랜지스터(500) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하하는 경우가 있다. 따라서 트랜지스터(500)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막이다.
또한 수소에 대한 배리어성을 가지는 막으로서, 예를 들어 절연체(510) 및 절연체(514)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히 산화 알루미늄은 산소와, 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 높다. 따라서 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에서 수소, 수분 등의 불순물의 트랜지스터(500)로의 혼입을 방지할 수 있다. 또한 트랜지스터(500)를 구성하는 산화물로부터의 산소의 방출을 억제할 수 있다. 그러므로 트랜지스터(500)에 대한 보호막으로서 사용하는 것에 적합하다.
또한 예를 들어 절연체(512) 및 절연체(516)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한 이들 절연체에 유전율이 비교적 낮은 재료를 적용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(512) 및 절연체(516)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연체(510), 절연체(512), 절연체(514), 및 절연체(516)에는 도전체(518), 및 트랜지스터(500)를 구성하는 도전체(예를 들어 도전체(503)) 등이 매립되어 있다. 또한 도전체(518)는 용량 소자(600) 또는 트랜지스터(300)와 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(518)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
특히 절연체(510) 및 절연체(514)와 접촉하는 영역의 도전체(518)는 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체인 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(500)를 산소, 수소, 및 물에 대한 배리어성을 가지는 층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
절연체(516) 위쪽에는 트랜지스터(500)가 제공되어 있다.
도 12의 (A), (B)에 나타낸 바와 같이, 트랜지스터(500)는 절연체(514) 및 절연체(516)에 매립되도록 배치된 도전체(503)와, 절연체(516) 및 도전체(503) 위에 배치된 절연체(520)와, 절연체(520) 위에 배치된 절연체(522)와, 절연체(522) 위에 배치된 절연체(524)와, 절연체(524) 위에 배치된 산화물(530a)과, 산화물(530a) 위에 배치된 산화물(530b)과, 산화물(530b) 위에 서로 떨어져 배치된 도전체(542a) 및 도전체(542b)와, 도전체(542a) 및 도전체(542b) 위에 배치되고 도전체(542a)와 도전체(542b) 사이에 중첩하여 개구가 형성된 절연체(580)와, 개구 바닥면 및 측면에 배치된 산화물(530c)과, 산화물(530c) 형성면에 배치된 절연체(550)와, 절연체(550) 형성면에 배치된 도전체(560)를 가진다.
또한 도 12의 (A), (B)에 나타낸 바와 같이, 산화물(530a), 산화물(530b), 도전체(542a), 및 도전체(542b)와 절연체(580) 사이에 절연체(544)가 배치되는 것이 바람직하다. 또한 도 12의 (A), (B)에 나타낸 바와 같이, 도전체(560)는 절연체(550)의 내측에 제공된 도전체(560a)와 도전체(560a)의 내측에 매립되도록 제공된 도전체(560b)를 가지는 것이 바람직하다. 또한 도 12의 (A), (B)에 나타낸 바와 같이, 절연체(580), 도전체(560), 및 절연체(550) 위에 절연체(574)가 배치되는 것이 바람직하다.
또한 아래에서, 산화물(530a), 산화물(530b), 및 산화물(530c)을 통틀어 산화물(530)이라고 하는 경우가 있다.
또한 트랜지스터(500)에서 채널이 형성되는 영역과 그 근방에서, 산화물(530a), 산화물(530b), 및 산화물(530c)의 3층을 적층하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 산화물(530b)의 단층, 산화물(530b)과 산화물(530a)의 2층 구조, 산화물(530b)과 산화물(530c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다. 또한 트랜지스터(500)에서는 도전체(560)를 2층의 적층 구조로서 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(560)가 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다. 또한 도 10, 도 12의 (A)에 나타낸 트랜지스터(500)는 일례이고, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
여기서 도전체(560)는 트랜지스터의 게이트 전극으로서 기능하고, 도전체(542a) 및 도전체(542b)는 각각 소스 전극 또는 드레인 전극으로서 기능한다. 상술한 바와 같이, 도전체(560)는 절연체(580)의 개구, 및 도전체(542a)와 도전체(542b) 사이의 영역에 매립되도록 형성된다. 도전체(560), 도전체(542a), 및 도전체(542b)의 배치는 절연체(580)의 개구에 대하여 자기 정합(self-aligned)적으로 선택된다. 즉 트랜지스터(500)에서, 게이트 전극을 소스 전극과 드레인 전극 사이에 자기 정합적으로 배치시킬 수 있다. 따라서 도전체(560)를 위치를 맞추기 위한 마진의 제공없이 형성할 수 있기 때문에, 트랜지스터(500)의 점유 면적의 축소를 도모할 수 있다. 이로써 반도체 장치의 미세화, 고집적화를 도모할 수 있다.
또한 도전체(560)가 도전체(542a)와 도전체(542b) 사이의 영역에 자기 정합적으로 형성되기 때문에, 도전체(560)는 도전체(542a) 또는 도전체(542b)와 중첩되는 영역을 가지지 않는다. 이로써 도전체(560)와 도전체(542a) 및 도전체(542b) 사이에 형성되는 기생 용량을 저감할 수 있다. 따라서 트랜지스터(500)의 스위칭 속도를 향상시키고, 높은 주파수 특성을 가지게 할 수 있다.
도전체(560)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한 도전체(503)는 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우 도전체(503)에 인가하는 전위를 도전체(560)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(500)의 문턱 전압을 제어할 수 있다. 특히 도전체(503)에 음의 전위를 인가함으로써, 트랜지스터(500)의 문턱 전압을 0V보다 크게 하고, 오프 전류를 저감할 수 있다. 따라서 도전체(503)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전체(560)에 인가하는 전위가 0V일 때의 드레인 전류를 작게 할 수 있다.
도전체(503)는 산화물(530) 및 도전체(560)와 중첩되도록 배치된다. 이에 의하여, 도전체(560) 및 도전체(503)에 전위를 인가한 경우, 도전체(560)로부터 발생하는 전계와 도전체(503)로부터 발생하는 전계가 연결되고, 산화물(530)에 형성되는 채널 형성 영역을 덮을 수 있다. 본 명세서 등에서 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한 도전체(503)는 도전체(518)와 같은 구성이고, 절연체(514) 및 절연체(516)의 개구의 내벽에 접촉하여 도전체(503a)가 형성되고, 그 내측에 도전체(503b)가 형성된다. 또한 트랜지스터(500)에서는 도전체(503a) 및 도전체(503b)를 적층하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(503)는 단층 또는 3층 이상의 적층 구조로 제공하는 구성을 가져도 좋다.
여기서 도전체(503a)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 도전 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 도전 재료를 사용하는 것이 바람직하다. 또한 본 명세서에서, 불순물 또는 산소의 확산을 억제하는 기능이란 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능으로 한다.
예를 들어 도전체(503a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(503b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다.
또한 도전체(503)가 배선의 기능을 겸하는 경우, 도전체(503b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는, 도전성이 높은 도전 재료를 사용하는 것이 바람직하다. 그 경우, 도전체(505)는 반드시 제공하지 않아도 된다. 또한 도전체(503b)를 단층으로 도시하였지만, 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전 재료의 적층으로 하여도 좋다.
절연체(520), 절연체(522), 절연체(524), 및 절연체(550)는 제 2 게이트 절연막으로서의 기능을 가진다.
여기서 산화물(530)과 접촉하는 절연체(524)에는 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 절연체를 사용하는 것이 바람직하다. 즉 절연체(524)에는 과잉 산소 영역이 형성되어 있는 것이 바람직하다. 이와 같은 과잉 산소를 포함하는 절연체를 산화물(530)에 접촉하여 제공함으로써, 산화물(530) 내의 산소 결손을 저감하여, 트랜지스터(500)의 신뢰성을 향상시킬 수 있다.
과잉 산소 영역을 가지는 절연체로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상, 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
또한 절연체(524)가 과잉 산소 영역을 가지는 경우, 절연체(522)는 산소(예를 들어 산소 원자, 산소 분자 등)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다.
절연체(522)가 산소나 불순물의 확산을 억제하는 기능을 가짐으로써, 산화물(530)이 가지는 산소는 절연체(520) 측으로 확산되지 않아 바람직하다. 또한 절연체(524)나 산화물(530)이 가지는 산소와 도전체(503)가 반응하는 것을 억제할 수 있다.
절연체(522)에는 예를 들어 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트), 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함한 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연막의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연막으로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서, 트랜지스터 동작 시의 게이트 전위의 저감이 가능해진다.
특히 불순물 및 산소 등의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(522)를 형성한 경우, 절연체(522)는 산화물(530)로부터의 산소의 방출이나, 트랜지스터(500)의 주변부로부터 산화물(530)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한 절연체(520)는 열적으로 안정적인 것이 바람직하다. 예를 들어 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 적합하다. 또한 high-k 재료의 절연체를 산화 실리콘 또는 산화질화 실리콘과 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조의 절연체(520)나 절연체(526)를 얻을 수 있다.
또한 도 12의 (A), (B)의 트랜지스터(500)에서는 3층의 저층 구조로 이루어진 제 2 게이트 절연막으로서 절연체(520), 절연체(522), 및 절연체(524)가 도시되어 있지만, 제 2 게이트 절연막은 단층, 2층, 또는 4층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
트랜지스터(500)는 채널 형성 영역을 포함하는 산화물(530)에, 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 예를 들어 산화물(530)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 특히 산화물(530)로서 적용할 수 있는 In-M-Zn 산화물은 CAAC-OS, CAC-OS인 것이 바람직하다. 또한 산화물(530)로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
산화물(530)에서, 채널 형성 영역으로서 기능하는 금속 산화물로서는 밴드갭이 2eV 이상, 바람직하게는 2.5eV 이상의 것을 사용하는 것이 바람직하다. 이와 같이, 밴드갭이 큰 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물(530)은 산화물(530b) 아래에 산화물(530a)을 가짐으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 또한 산화물(530b) 위에 산화물(530c)을 가짐으로써, 산화물(530c)보다 위쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다.
또한 산화물(530)은 각 금속 원자의 원자수비가 상이한 산화물로 이루어지는 적층 구조를 가지는 것이 바람직하다. 구체적으로는 산화물(530a)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(530a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530c)은 산화물(530a) 또는 산화물(530b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
또한 산화물(530a) 및 산화물(530c)의 전도대 하단의 에너지가 산화물(530b)의 전도대 하단의 에너지보다 높은 것이 바람직하다. 또한 바꿔 말하면 산화물(530a) 및 산화물(530c)의 전자 친화력이 산화물(530b)의 전자 친화력보다 작은 것이 바람직하다.
여기서 산화물(530a), 산화물(530b), 및 산화물(530c)의 접합부에서 전도대 하단의 에너지 준위는 완만하게 변화한다. 바꿔 말하면 산화물(530a), 산화물(530b), 및 산화물(530c)의 접합부에서의 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속 접합한다고 할 수도 있다. 이와 같이 하기 위해서는 산화물(530a)과 산화물(530b)의 계면 및 산화물(530b)과 산화물(530c)의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는 산화물(530a)과 산화물(530b), 산화물(530b)과 산화물(530c)이, 산소 이외에 공통의 원소를 가짐으로써(주성분으로 함으로써), 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(530b)이 In-Ga-Zn 산화물인 경우, 산화물(530a) 및 산화물(530c)로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하는 것이 좋다.
이때 캐리어의 주된 경로는 산화물(530b)이다. 산화물(530a), 산화물(530c)을 상술한 구성으로 함으로써, 산화물(530a)과 산화물(530b)의 계면, 및 산화물(530b)과 산화물(530c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 그러므로 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아져, 트랜지스터(500)는 높은 온 전류를 얻을 수 있다.
산화물(530b) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(542a) 및 도전체(542b)가 제공된다. 도전체(542a) 및 도전체(542b)로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 질화 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물은 산화되기 어려운 도전 재료 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한 질화 탄탈럼 등의 금속 질화물막은 수소 또는 산소에 대한 배리어성을 가지기 때문에 바람직하다.
또한 도 12의 (A)에서는 도전체(542a) 및 도전체(542b)를 단층 구조로서 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 질화 탄탈럼막과 텅스텐막을 적층하는 것이 좋다. 또한 타이타늄막과 알루미늄막을 적층하여도 좋다. 또한 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조로 하여도 좋다.
또한 타이타늄막 또는 질화 타이타늄막과, 그 타이타늄막 또는 질화 타이타늄막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 더 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 더 형성하는 3층 구조 등이 있다. 또한 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
또한 도 12의 (A)에 나타낸 바와 같이, 산화물(530)과 도전체(542a)(도전체(542b)) 사이의 계면과 그 근방에는 저저항 영역으로서 영역(543a) 및 영역(543b)이 형성되는 경우가 있다. 이때 영역(543a)은 소스 영역 및 드레인 영역 중 한쪽으로서 기능하고, 영역(543b)은 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능한다. 또한 영역(543a)과 영역(543b) 사이의 영역에 채널 형성 영역이 형성된다.
상기 도전체(542a)(도전체(542b))를 산화물(530)과 접촉하도록 제공함으로써, 영역(543a)(영역(543b))의 산소 농도가 저감되는 경우가 있다. 또한 영역(543a)(영역(543b))에, 도전체(542a)(도전체(542b))에 포함되는 금속과, 산화물(530)의 성분을 포함하는 금속 화합물층이 형성되는 경우가 있다. 이와 같은 경우, 영역(543a)(영역(543b))의 캐리어 밀도가 증가하여 영역(543a)(영역(543b))은 저저항 영역이 된다.
절연체(544)는 도전체(542a) 및 도전체(542b)를 덮도록 제공되어, 도전체(542a) 및 도전체(542b)의 산화를 억제한다. 이때 절연체(544)는 산화물(530)의 측면을 덮어 절연체(524)와 접촉하도록 제공되어도 좋다.
절연체(544)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 네오디뮴, 란타넘, 또는 마그네슘 등에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다. 또한 절연체(544)로서 질화산화 실리콘 또는 질화 실리콘 등도 사용할 수 있다.
특히 절연체(544)로서 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체인, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높다. 그러므로 나중의 공정에서의 열처리에서, 결정화하기 어렵기 때문에 바람직하다. 또한 도전체(542a) 및 도전체(542b)가 내산화성을 가지는 재료인 경우, 또는 산소를 흡수하여도 도전성이 현저히 저하하지 않는 경우에는 절연체(544)는 필수 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
절연체(544)를 가짐으로써, 절연체(580)에 포함되는 물 및 수소 등의 불순물이 산화물(530c), 절연체(550)를 통하여 산화물(530b)로 확산되는 것을 억제할 수 있다. 또한 절연체(580)가 가지는 과잉 산소에 의하여, 도전체(560)가 산화되는 것을 억제할 수 있다.
절연체(550)는 제 1 게이트 절연막으로서 기능한다. 절연체(550)는 산화물(530c)의 내측(상면 및 측면)에 접촉하여 배치되는 것이 바람직하다. 절연체(550)는 상술한 절연체(524)와 마찬가지로, 산소를 과잉으로 포함하고 또한 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다.
구체적으로는 과잉 산소를 포함하는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘을 사용할 수 있다. 특히 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이기 때문에 바람직하다.
가열에 의하여 산소가 방출되는 절연체를 절연체(550)로서 산화물(530c)의 상면에 접촉하여 제공함으로써, 절연체(550)로부터 산화물(530c)을 통하여 산화물(530b)의 채널 형성 영역에 효과적으로 산소를 공급할 수 있다. 또한 절연체(524)와 마찬가지로, 절연체(550) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(550)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한 절연체(550)가 가지는 과잉 산소를 효율적으로 산화물(530)에 공급하기 위하여 절연체(550)와 도전체(560) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(550)로부터 도전체(560)로의 산소 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써, 절연체(550)로부터 도전체(560)로의 과잉 산소의 확산이 억제된다. 즉 산화물(530)에 공급하는 과잉 산소량의 감소를 억제할 수 있다. 또한 과잉 산소로 인한 도전체(560)의 산화를 억제할 수 있다. 상기 금속 산화물로서는 절연체(544)에 사용할 수 있는 재료를 사용하면 좋다.
또한 절연체(550)는 제 2 게이트 절연막과 마찬가지로 적층 구조를 가져도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연막의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있으므로, 게이트 절연막으로서 기능하는 절연체를 high-k 재료와 열적으로 안정적인 재료의 적층 구조로 함으로써, 물리적 막 두께를 유지하면서, 트랜지스터 동작 시의 게이트 전위의 저감이 가능해진다. 또한 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
제 1 게이트 전극으로서 기능하는 도전체(560)는 도 12의 (A), (B)에서는 2층 구조로서 나타내었지만, 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다.
도전체(560a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전 재료를 사용하는 것이 바람직하다. 도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(550)에 포함되는 산소로 인하여 도전체(560b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전 재료로서는 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 도전체(560a)로서, 산화물(530)에 적용할 수 있는 산화물 반도체를 사용할 수 있다. 그 경우, 도전체(560b)를 스퍼터링법으로 성막함으로써, 도전체(560a)의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
또한 도전체(560b)는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전 재료를 사용하는 것이 바람직하다. 또한 도전체(560b)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전 재료를 사용할 수 있다. 또한 도전체(560b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전 재료의 적층 구조로 하여도 좋다.
절연체(580)는 절연체(544)를 개재하여 도전체(542a) 및 도전체(542b) 위에 제공된다. 절연체(580)는 과잉 산소 영역을 가지는 것이 바람직하다. 예를 들어 절연체(580)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등을 가지는 것이 바람직하다. 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 특히 산화 실리콘 및 공공을 가지는 산화 실리콘은 나중의 공정에서 용이하게 과잉 산소 영역을 형성할 수 있으므로 바람직하다.
절연체(580)는 과잉 산소 영역을 가지는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체(580)를 산화물(530c)과 접촉하여 제공함으로써, 절연체(580) 내의 산소를 산화물(530c)을 통하여 산화물(530)에 효율적으로 공급할 수 있다. 또한 절연체(580) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다.
절연체(580)의 개구는 도전체(542a)와 도전체(542b) 사이의 영역과 중첩하여 형성된다. 이에 의하여, 도전체(560)는 절연체(580)의 개구, 및 도전체(542a)와 도전체(542b) 사이의 영역에 매립되도록 형성된다.
반도체 장치를 미세화하기 위하여 게이트 길이를 짧게 하는 것이 요구되지만, 도전체(560)의 도전성이 낮아지지 않도록 할 필요가 있다. 이를 위하여 도전체(560)의 막 두께를 두껍게 하면, 도전체(560)는 종횡비가 높은 형상이 될 수 있다. 본 실시형태에서는 도전체(560)를 절연체(580)의 개구에 매립되도록 제공하기 때문에, 도전체(560)를 종횡비가 높은 형상으로 하여도 공정 중에 도전체(560)가 무너지는 일 없이 형성할 수 있다.
절연체(574)는 절연체(580)의 상면, 도전체(560)의 상면, 및 절연체(550)의 상면에 접촉하여 제공되는 것이 바람직하다. 절연체(574)를 스퍼터링법으로 성막함으로써, 절연체(550) 및 절연체(580)에 과잉 산소 영역을 제공할 수 있다. 이로써 이 과잉 산소 영역으로부터 산화물(530) 내에 산소를 공급할 수 있다.
예를 들어 절연체(574)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히 산화 알루미늄은 배리어성이 높아 0.5nm 이상 3.0nm 이하의 박막이어도 수소 및 질소의 확산을 억제할 수 있다. 따라서 스퍼터링법으로 성막한 산화 알루미늄은 산소 공급원이면서 수소 등의 불순물의 배리어막으로서의 기능도 가질 수 있다.
또한 절연체(574) 위에 층간막으로서 기능하는 절연체(581)를 제공하는 것이 바람직하다. 절연체(581)는 절연체(524) 등과 마찬가지로 막 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다.
또한 절연체(581), 절연체(574), 절연체(580), 및 절연체(544)에 형성된 개구에 도전체(540a) 및 도전체(540b)를 배치한다. 도전체(540a) 및 도전체(540b)는 도전체(560)를 끼워 대향하여 제공된다. 도전체(540a) 및 도전체(540b)는 후술하는 도전체(546) 및 도전체(548)와 같은 구성이다.
절연체(581) 위에는 절연체(582)가 제공되어 있다. 절연체(582)는 산소나 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다. 따라서 절연체(582)에는 절연체(514)와 같은 재료를 사용할 수 있다. 예를 들어 절연체(582)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히 산화 알루미늄은 산소와, 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 높다. 따라서 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에서 수소, 수분 등의 불순물의 트랜지스터(500)로의 혼입을 방지할 수 있다. 또한 트랜지스터(500)를 구성하는 산화물로부터의 산소의 방출을 억제할 수 있다. 그러므로 트랜지스터(500)에 대한 보호막으로서 사용하는 것에 적합하다.
또한 절연체(582) 위에는 절연체(586)가 제공되어 있다. 절연체(586)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한 이들 절연체에 유전율이 비교적 낮은 재료를 적용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(586)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연체(520), 절연체(522), 절연체(524), 절연체(544), 절연체(580), 절연체(574), 절연체(581), 절연체(582), 및 절연체(586)에는 도전체(546) 및 도전체(548) 등이 매립되어 있다.
도전체(546) 및 도전체(548)는 용량 소자(600), 트랜지스터(500), 또는 트랜지스터(300)와 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(546) 및 도전체(548)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
이어서, 트랜지스터(500) 위쪽에는 용량 소자(600)가 제공되어 있다. 용량 소자(600)는 도전체(610)와, 도전체(620)와, 절연체(630)를 가진다.
또한 도전체(546) 및 도전체(548) 위에 도전체(612)를 제공하여도 좋다. 도전체(612)는 트랜지스터(500)와 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(610)는 용량 소자(600)의 전극으로서의 기능을 가진다. 또한 도전체(612) 및 도전체(610)는 동시에 형성할 수 있다.
도전체(612) 및 도전체(610)에는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐에서 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 질화 텅스텐막) 등을 사용할 수 있다. 또는 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전 재료를 적용할 수도 있다.
도 10에서는 도전체(612) 및 도전체(610)를 단층 구조로서 나타내었지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 배리어성을 가지는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 가지는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
절연체(630)를 개재하여 도전체(610)와 중첩되도록 도전체(620)를 제공한다. 또한 도전체(620)는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전 재료를 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또한 도전체 등의 다른 구조와 동시에 형성하는 경우에는 저저항 금속 재료인 Cu(구리)나 Al(알루미늄) 등을 사용하면 좋다.
도전체(620) 및 절연체(630) 위에는 절연체(640)가 제공되어 있다. 절연체(640)는 절연체(320)와 같은 재료를 사용하여 제공할 수 있다. 또한 절연체(640)는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다.
본 구조를 사용함으로써, 산화물 반도체를 가지는 트랜지스터가 사용된 반도체 장치에서 미세화 또는 고집적화를 도모할 수 있다.
(실시형태 3)
본 실시형태에서는 반도체 장치의 일례로서 IC칩, 전자 부품, 전자 기기 등에 대하여 설명한다.
<전자 부품의 제작 방법예>
도 13의 (A)는 전자 부품의 제작 방법예를 나타낸 흐름도이다. 전자 부품은 반도체 패키지, 또는 IC용 패키지라고도 한다. 이 전자 부품은 단자 추출 방향이나, 단자의 형상에 따라 복수의 규격이나 명칭이 존재한다. 따라서 본 실시형태에서는 그 일례에 대하여 설명한다. 이하에서 설명하는 전자 부품은 반도체 장치를 구성하는 지연 회로가 가지는 각 트랜지스터를 포함한 전자 부품에 상당한다.
트랜지스터로 구성되는 반도체 장치는 조립 공정(후공정)을 거쳐 프린트 기판에 탈착할 수 있는 부품이 복수 조합됨으로써 완성된다. 후공정은 도 13의 (A)에 나타내어진 각 공정을 거침으로써 완성될 수 있다. 구체적으로는 전(前)공정에서 얻어지는 소자 기판이 완성(단계 ST71)된 후, 기판의 뒷면을 연삭한다. 이 단계에서 기판을 박막화시켜, 전공정에서의 기판의 휘어짐 등을 저감하고, 부품의 소형화를 도모한다. 다음으로 기판을 복수의 칩으로 분리하는 다이싱 공정을 수행한다(단계 ST72).
도 13의 (B)는 다이싱 공정이 수행되기 전의 반도체 웨이퍼(7100)의 상면도이다. 도 13의 (C)는 도 13의 (B)의 부분 확대도이다. 반도체 웨이퍼(7100)에는 복수의 회로 영역(7102)이 제공되어 있다. 회로 영역(7102)에는 본 발명의 형태에 따른 반도체 장치가 제공되어 있다.
복수의 회로 영역(7102)은 각각이 분리 영역(7104)으로 둘러싸인다. 분리 영역(7104)과 중첩되는 위치에 분리선('다이싱라인'이라고도 함)(7106)이 설정된다. 다이싱 공정 ST72에서는, 분리선(7106)을 따라 반도체 웨이퍼(7100)를 절단함으로써, 회로 영역(7102)을 포함하는 칩(7110)을 반도체 웨이퍼(7100)로부터 잘라낸다. 도 13의 (D)에 칩(7110)의 확대도를 나타내었다.
분리 영역(7104)에 도전층이나 반도체층을 제공하여도 좋다. 분리 영역(7104)에 도전층이나 반도체층을 제공함으로써, 다이싱 공정 시에 생길 수 있는 ESD를 완화시켜, 다이싱 공정에 기인하는 수율의 저하를 방지할 수 있다. 또한 일반적으로 다이싱 공정은 기판의 냉각, 절삭 지스러기의 제거, 대전 방지 등을 목적으로, 탄산 가스 등을 용해시켜 비저항을 낮춘 순수를 절삭부에 공급하면서 수행한다. 분리 영역(7104)에 도전층이나 반도체층을 제공함으로써, 상기 순수의 사용량을 삭감할 수 있다. 따라서 반도체 장치의 생산 비용을 저감할 수 있다. 또한 반도체 장치의 생산성을 높일 수 있다.
단계 ST72를 수행한 후, 분리한 칩을 각각 픽업하여 리드 프레임 위에 탑재하여 접합하는 다이 본딩 공정을 수행한다(단계 ST73). 다이 본딩 공정에서의 칩과 리드 프레임의 접착 방법은 제품에 적합한 방법을 선택하는 것이 좋다. 예를 들어 접착은 수지나 테이프에 의하여 수행하는 것이 좋다. 다이 본딩 공정은 인터포저 위에 칩을 탑재하여 접합하여도 좋다. 와이어 본딩 공정에서, 리드 프레임의 리드와 칩 위의 전극을 금속의 세선(와이어)으로 전기적으로 접속한다(단계 ST74). 금속의 세선에는 은선이나 금선을 사용할 수 있다. 와이어 본딩은 볼 본딩과 웨지 본딩 중 어느 것이어도 좋다.
와이어 본딩된 칩에는 에폭시 수지 등으로 밀봉되는 몰드 공정이 실시된다(단계 ST75). 몰드 공정을 수행함으로써 전자 부품의 내부가 수지로 충전되어, 기계적인 외력에 의한, 내장되는 회로부나 와이어에 대한 손상을 저감할 수 있고, 또한 수분이나 먼지로 인한 특성 열화를 저감할 수 있다. 리드 프레임의 리드를 도금 처리한다. 그리고 리드를 절단 및 성형 가공한다(단계 ST76). 도금 처리에 의하여 리드의 녹을 방지하고, 나중에 프린트 기판에 실장할 때의 납땜을 더 확실하게 수행할 수 있다. 패키지의 표면에 인자 처리(마킹)를 실시한다(단계 ST77). 검사 공정(단계 ST78)을 거쳐, 전자 부품이 완성된다(단계 ST79).
완성된 전자 부품의 사시 모식도를 도 13의 (E)에 나타내었다. 도 13의 (E)에서는, 전자 부품의 일례로서 QFP(Quad Flat Package)의 사시 모식도를 나타내었다. 도 13의 (E)에 나타내어진 바와 같이, 전자 부품(7000)은 리드(7001) 및 칩(7110)을 가진다.
전자 부품(7000)은 예를 들어 프린트 기판(7002)에 실장된다. 이와 같은 전자 부품(7000)이 복수 조합되고, 각각이 프린트 기판(7002) 위에서 전기적으로 접속됨으로써 전자 기기에 탑재할 수 있다. 완성된 회로 기판(7004)은 전자 기기 등의 내부에 제공된다.
전자 부품(7000)은 디지털 신호 처리, 소프트웨어 무선, 항공 전자 기기(통신 기기, 항법 시스템, 자동 조종 장치, 비행 관리 시스템 등, 항공에 관한 전자 기기), ASIC의 프로토타이핑, 의료용 화상 처리, 음성 인식, 암호, 생물 정보 과학, 기계 장치의 에뮬레이터, 및 전파 천문학에서의 전파 망원경 등, 폭넓은 분야의 전자 기기의 전자 부품(IC칩)에 적용할 수 있다. 이와 같은 전자 기기로서는 카메라(비디오 카메라, 디지털 스틸 카메라 등), 표시 장치, 퍼스널 컴퓨터(PC), 휴대 전화, 휴대용을 포함하는 게임기, 휴대형 정보 단말기(스마트폰, 태블릿형 정보 단말기 등), 전자책 단말기, 웨어러블형 정보 단말기(시계형, 헤드 마운트 형, 고글형, 안경형, 완장형, 팔찌형, 목걸이형 등), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기, 가정용 전자 제품 등을 들 수 있다.
<전자 기기에 적용하는 예>
이어서 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 이동체, 구조체 등의 전자 기기 또는 하우징에, 상술한 전자 부품을 적용하는 경우에 대하여 설명한다.
도 14의 (A)에는 텔레비전 장치(910)를 도시하였고, 하우징(921), 표시부(922), 스탠드(923) 등으로 구성되어 있다. 하우징(921)에는 앞의 실시형태에서 제시한 반도체 장치(100)가 제공되어 있다.
도 14의 (B)는 이동체의 일례인 자동차(920)의 내부의 구성에 대하여 도시한 것이고, 차체 내부의 구성으로서 필러(931)와, 대시보드(932)와, 핸들(933) 등을 도시하였다. 필러(931), 대시보드(932), 핸들(933)에는 앞의 실시형태에서 제시한 반도체 장치(100)를 제공할 수 있다.
도 14의 (C)는 개폐문(941) 및 지주(942) 등의 구조체를 도시한 것이다. 개폐문(941) 및 지주(942)에는 앞의 실시형태에서 제시한 반도체 장치(100)가 제공되어 있다.
상술한 바와 같이, 본 실시형태에 제시하는 전자 기기에는 상술한 실시형태에 따른 반도체 장치(100)를 제공하는 구성으로 하였다. 그러므로 사용자 등이 내는 소리를 음원으로서 특정하고, 특정한 음원의 위치에 기초하여 애플리케이션의 기동 등을 수행할 수 있다.
(본 명세서 등의 기재에 관한 부기)
아래에서, 상기 실시형태 및 실시형태에서의 각 구성의 설명에 대하여 부기한다.
각 실시형태에 기재된 구성은 다른 실시형태에 기재되는 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한 하나의 실시형태에 복수의 구성예가 제시되는 경우에는 구성예를 적절히 조합할 수 있다.
또한 어떤 하나의 실시형태에서 기재하는 내용(일부 내용이어도 좋음)은, 그 실시형태에서 설명하는 다른 내용(일부 내용이어도 좋음) 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 내용(일부 내용이어도 좋음)에 대하여 적용, 조합, 또는 치환 등을 수행할 수 있다.
또한 실시형태에서 설명하는 내용이란, 각 실시형태에서 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다.
또한 어떤 하나의 실시형태에서 설명하는 도면(일부이어도 좋음)은, 그 도면의 다른 부분, 그 실시형태에서 설명하는 다른 도면(일부이어도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 도면(일부이어도 좋음)과 조합함으로써, 더 많은 도면을 구성할 수 있다.
또한 본 명세서 등에서 블록도에서는 구성요소를 기능마다 분류하고, 서로 독립적인 블록으로서 나타내었다. 그러나 실제의 회로 등에서는 구성요소를 기능마다 분류하기가 어려우므로, 하나의 회로에 복수의 기능이 관련되는 경우나, 복수의 회로에 하나의 기능이 관련되는 경우가 있을 수 있다. 따라서 블록도의 블록은 명세서에서 설명한 구성요소에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 도면에서 크기, 층의 두께, 또는 영역은 설명의 편의상 임의의 크기로 나타낸 것이다. 따라서 반드시 그 스케일에 한정되는 것은 아니다. 또한 도면은 명확성을 위하여 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 노이즈로 인한 신호, 전압, 또는 전류의 편차, 혹은 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
본 명세서 등에서 트랜지스터의 접속 관계를 설명하는 데에 있어, "소스 및 드레인 중 한쪽"(또는 제 1 전극 또는 제 1 단자)이라는 표기를 사용하거나, 소스와 드레인 중 다른 쪽을 "소스 및 드레인 중 다른 쪽"(또는 제 2 전극 또는 제 2 단자)이라는 표기를 사용하였다. 이는, 트랜지스터의 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한 트랜지스터의 소스와 드레인의 호칭에 대해서는 소스(드레인) 단자나, 소스(드레인) 전극 등, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 본 명세서 등에서 "전극"이나 "배선"이라는 용어는 이들 구성요소를 기능적으로 한정하는 것이 아니다. 예를 들어 "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극"이나 "배선"의 용어는 복수의 "전극"이나 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한 본 명세서 등에서 전압과 전위는 적절히 바꿔 말할 수 있다. 전압은 기준이 되는 전위로부터의 전위차를 말하고, 예를 들어 기준이 되는 전위가 그라운드 전압(접지 전압)인 경우, 전압을 전위로 바꿔 말할 수 있다. 그라운드 전위는 반드시 0V를 뜻하는 것은 아니다. 또한 전위는 상대적인 것이고, 기준이 되는 전위에 따라서는 배선 등에 인가하는 전위를 변화시키는 경우가 있다.
또한 본 명세서 등에서 "막", "층" 등이라는 어구는 경우에 따라 또는 상황에 따라 서로 교체할 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있는 경우가 있다.
본 명세서 등에서 스위치란, 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 가지는 것을 말한다. 또는 스위치란, 전류를 흘리는 경로를 선택하고 전환하는 기능을 가지는 것을 말한다.
본 명세서 등에서 채널 길이란 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 말한다.
본 명세서 등에서 채널 폭이란 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 대향하는 부분의 길이를 말한다.
본 명세서 등에서 A와 B가 접속되어 있다란, A와 B가 직접 접속되어 있는 것 외에, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기서 A와 B가 전기적으로 접속되어 있다란, A와 B 사이에 어떠한 전기적 작용을 가지는 대상물이 존재할 때, A와 B 사이에서 전기 신호의 수수를 가능하게 하는 것을 말한다.
D1: 음원 신호, D2: 음원 신호, DN: 음원 신호, F11: 노드, F12: 노드, F13: 노드, F21: 노드, F22: 노드, F23: 노드, O11: 노드, O13: 노드, O21: 노드, O23: 노드, Q1: 출력 신호, Q1n: 출력 신호, Q11: 출력 신호, Q11-Q1n: 출력 신호, Q12: 출력 신호, Q13: 출력 신호, Q21: 출력 신호, Q21-Q2n: 출력 신호, Q22: 출력 신호, QN1-QNn: 출력 신호, S1n: 선택 신호, S11: 선택 신호, S111: 선택 신호, S211: 선택 신호, ST72: 다이싱 공정, t1: 시각, t2: 시각, t3: 시각, T1: 시각, T2: 시각, T4: 시각, T5: 시각, T6: 시각, T7: 시각, T8: 시각, W11: 선택 신호, W12: 선택 신호, W13: 선택 신호, W21: 선택 신호, W23: 선택 신호, W111: 선택 신호, W112: 선택 신호, W121: 선택 신호, W122: 선택 신호, W131: 선택 신호, W132: 선택 신호, W211: 선택 신호, W212: 선택 신호, W221: 선택 신호, W222: 선택 신호, W231: 선택 신호, W232: 선택 신호, 10: 마이크로폰 어레이, 11: 마이크로폰, 11_1: 마이크로폰, 11_2: 마이크로폰, 17: 버퍼 회로, 20: 지연 회로, 20_N: 지연 회로, 20_1: 지연 회로, 20_2: 지연 회로, 20A: 지연 회로, 20B: 지연 회로, 21: 선택 회로, 22: 신호 유지 회로, 23: 선택 회로, 30: 신호 처리 회로, 31: 차동 회로, 31_1: 차동 회로, 31_9: 차동 회로, 31A: 차동 회로, 31B: 차동 회로, 32: 적분 회로, 32_1: 적분 회로, 32_9: 적분 회로, 33: 콤퍼레이터, 33_1: 콤퍼레이터, 33_9: 콤퍼레이터, 34: 삼각파 생성 회로, 35: 연산 회로, 40: 음원, 51: 저항 소자, 52: 저항 소자, 53: 트랜지스터, 53A: 트랜지스터, 53B: 트랜지스터, 54: 트랜지스터, 55: 트랜지스터, 55A: 트랜지스터, 55B: 트랜지스터, 61: 다이오드, 62: 저항 소자, 63: 연산 증폭기, 64: 용량 소자, 65: 스위치, 100: 반도체 장치, 101: 트랜지스터, 101A: 트랜지스터, 101B: 트랜지스터, 102: 트랜지스터, 103: 트랜지스터, 104: 트랜지스터, 104A: 트랜지스터, 104B: 트랜지스터, 300: 트랜지스터, 311: 기판, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 360: 절연체, 362: 절연체, 364: 절연체, 366: 도전체, 370: 절연체, 372: 절연체, 374: 절연체, 376: 도전체, 380: 절연체, 382: 절연체, 384: 절연체, 386: 도전체, 500: 트랜지스터, 503: 도전체, 503a: 도전체, 503b: 도전체, 505: 도전체, 510: 절연체, 512: 절연체, 514: 절연체, 516: 절연체, 518: 도전체, 520: 절연체, 522: 절연체, 524: 절연체, 526: 절연체, 530: 산화물, 530a: 산화물, 530b: 산화물, 530c: 산화물, 540a: 도전체, 540b: 도전체, 542a: 도전체, 542b: 도전체, 543a: 영역, 543b: 영역, 544: 절연체, 546: 도전체, 548: 도전체, 550: 절연체, 555A: 트랜지스터, 560: 도전체, 560a: 도전체, 560b: 도전체, 574: 절연체, 580: 절연체, 581: 절연체, 582: 절연체, 586: 절연체, 600: 용량 소자, 610: 도전체, 612: 도전체, 620: 도전체, 630: 절연체, 640: 절연체, 910: 텔레비전 장치, 920: 자동차, 921: 하우징, 922: 표시부, 923: 스탠드, 931: 필러, 932: 대시보드, 933: 핸들, 941: 개폐문, 942: 지주, 7000: 전자 부품, 7001: 리드, 7002: 프린트 기판, 7004: 회로 기판, 7100: 반도체 웨이퍼, 7102: 회로 영역, 7104: 분리 영역, 7106: 분리선, 7110: 칩

Claims (6)

  1. 반도체 장치로서,
    제 1 마이크로폰 및 제 2 마이크로폰을 가지는 마이크로폰 어레이와,
    상기 제 1 마이크로폰 또는 상기 제 2 마이크로폰을 선택하는 제 1 선택 회로와,
    상기 제 1 마이크로폰의 복수의 제 1 음원 신호를 상이한 타이밍으로 취득하고 상기 복수의 제 1 음원 신호에 따른 복수의 제 1 전압을 유지하는 제 1 신호 유지 회로와,
    상기 제 2 마이크로폰의 복수의 제 2 음원 신호를 상이한 타이밍으로 취득하고 상기 복수의 제 2 음원 신호에 따른 복수의 제 2 전압을 유지하는 제 2 신호 유지 회로와,
    상기 복수의 제 1 전압 중 어느 하나와 상기 복수의 제 2 전압 중 어느 하나를 선택하는 제 2 선택 회로와,
    상기 제 2 선택 회로로 선택된 상기 제 1 전압 및 상기 제 2 전압이 입력되는 신호 처리 회로를 가지고,
    상기 제 1 신호 유지 회로 및 상기 제 2 신호 유지 회로는 각각 제 1 트랜지스터를 가지고,
    상기 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 가지는 반도체층을 가지고,
    상기 제 2 선택 회로는 상기 복수의 제 1 전압 및 상기 복수의 제 2 전압을 각각 상이한 타이밍으로 선택함으로써 상기 복수의 제 1 음원 신호와 상기 복수의 제 2 음원 신호 중 어느 하나를 지연시킨 신호를 생성하는 기능을 가지는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 상기 제 1 선택 회로에서의 선택 스위치로서 기능하는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 신호 유지 회로 및 상기 제 2 신호 유지 회로는 각각 제 2 트랜지스터를 가지는 증폭 회로를 가지고,
    상기 제 2 트랜지스터는 채널 형성 영역에 산화물 반도체를 가지는 반도체층을 가지는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 선택 회로는 제 3 트랜지스터를 가지고,
    상기 제 3 트랜지스터는 채널 형성 영역에 산화물 반도체를 가지는 반도체층을 가지는, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 신호 처리 회로는 차동 회로와, 적분 회로와, 콤퍼레이터와, 삼각파 생성 회로를 가지고,
    상기 차동 회로에는 상기 제 1 전압 및 상기 제 2 전압이 입력되고,
    상기 적분 회로에는 상기 차동 회로의 출력 신호가 입력되고,
    상기 콤퍼레이터에는 상기 적분 회로의 출력 신호 및 상기 삼각파 생성 회로의 출력 신호가 입력되는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 차동 회로는 제 4 트랜지스터를 가지고,
    상기 제 4 트랜지스터는 채널 형성 영역에 산화물 반도체를 가지는 반도체층을 가지는, 반도체 장치.
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