JP3200656B2 - 画像処理用半導体装置 - Google Patents
画像処理用半導体装置Info
- Publication number
- JP3200656B2 JP3200656B2 JP29091692A JP29091692A JP3200656B2 JP 3200656 B2 JP3200656 B2 JP 3200656B2 JP 29091692 A JP29091692 A JP 29091692A JP 29091692 A JP29091692 A JP 29091692A JP 3200656 B2 JP3200656 B2 JP 3200656B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- resistance
- layer
- energy
- image processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ニューラルネットワー
クを利用して画像処理を行う画像処理用半導体装置に係
わり、特にアナログＬＳＩの回路構成およびそれに必要
な機能素子の構造に関するものである。
クを利用して画像処理を行う画像処理用半導体装置に係
わり、特にアナログＬＳＩの回路構成およびそれに必要
な機能素子の構造に関するものである。
【０００２】
【従来の技術】画像処理または画像認識技術の前処理と
して位置付けられている初期視覚の問題には、面の補
間，エッジ検出，陰影からの形状復元，速度場推定，色
推定，動きからの構造推定などがある。これらの問題を
最適化問題として定式化し、ニューラルネットワークの
観点から、抵抗ネットワークよりなるアナログ電子回路
により近似的に解く手法が提案されている［参考文献：
C.Mead,Analog VLSI and Neural Systems,Addison-Weis
ley,1989.C.A.Mead and M.A.Mahowald,"A SiliconModel
of Early Visual Processing,"Neural Networks,vol.
1,pp.91-97,1988.J.Hutchinson,C.Koch,J.Luo,and C.Me
ad,"Computing Motion Using Analog and Binary Resis
tive Networks,"IEEE Computer,vol.21,pp.52-63,1988.
など］。
して位置付けられている初期視覚の問題には、面の補
間，エッジ検出，陰影からの形状復元，速度場推定，色
推定，動きからの構造推定などがある。これらの問題を
最適化問題として定式化し、ニューラルネットワークの
観点から、抵抗ネットワークよりなるアナログ電子回路
により近似的に解く手法が提案されている［参考文献：
C.Mead,Analog VLSI and Neural Systems,Addison-Weis
ley,1989.C.A.Mead and M.A.Mahowald,"A SiliconModel
of Early Visual Processing,"Neural Networks,vol.
1,pp.91-97,1988.J.Hutchinson,C.Koch,J.Luo,and C.Me
ad,"Computing Motion Using Analog and Binary Resis
tive Networks,"IEEE Computer,vol.21,pp.52-63,1988.
など］。
【０００３】また、画像データの不連続性をモデル化す
る「ライン過程」が提案されている［S.Geman and D.Ge
man, "Stochastic Relaxation,Gibbs Distributions, a
nd the Bayesian Resolution of Images," IEEE Trans.
Pattern Analysis and Machne Intelligence,vol.PAMI
-6,pp.721-741,1984］。さらにこれを「抵抗ヒューズ素
子」により、アナログ電子回路上で実現した技術が提案
されている［J.G.Harris,C.Koch, and J.Luo, "A Two-D
imensional Analog VLSI Circuit for Detecting Disco
ntinuities in Early Vision," Science,vol.248,pp.12
09-1211,1990.］。この回路上では、データ処理は各画
素近傍間で並列的に行われるので、実世界の画像データ
（数１００×数１００画素）が実時間（数マイクロ秒程
度）で処理できる。
る「ライン過程」が提案されている［S.Geman and D.Ge
man, "Stochastic Relaxation,Gibbs Distributions, a
nd the Bayesian Resolution of Images," IEEE Trans.
Pattern Analysis and Machne Intelligence,vol.PAMI
-6,pp.721-741,1984］。さらにこれを「抵抗ヒューズ素
子」により、アナログ電子回路上で実現した技術が提案
されている［J.G.Harris,C.Koch, and J.Luo, "A Two-D
imensional Analog VLSI Circuit for Detecting Disco
ntinuities in Early Vision," Science,vol.248,pp.12
09-1211,1990.］。この回路上では、データ処理は各画
素近傍間で並列的に行われるので、実世界の画像データ
（数１００×数１００画素）が実時間（数マイクロ秒程
度）で処理できる。
【０００４】以上の内容は、解説論文［曽根原登、「ニ
ューラルネットによる画像情報の処理（第４回）ーアナ
ログＶＬＳＩによる視覚チップの実現ー」，画像ラボ：
第３巻第４号PP.76-80(1992)］において解説されてい
る。ここではこの曽根原の解説論文を基にこの抵抗ヒュ
ーズ素子を組み込んだアナログニューラルネットワーク
により、ノイズを含んだ画像データを復元する方法を説
明する。
ューラルネットによる画像情報の処理（第４回）ーアナ
ログＶＬＳＩによる視覚チップの実現ー」，画像ラボ：
第３巻第４号PP.76-80(1992)］において解説されてい
る。ここではこの曽根原の解説論文を基にこの抵抗ヒュ
ーズ素子を組み込んだアナログニューラルネットワーク
により、ノイズを含んだ画像データを復元する方法を説
明する。
【０００５】この問題は、不連続面以外で面が滑らかで
あるという拘束条件を用いると、下記の数式１に示すよ
うな２次形式のエネルギー関数の最小化によって定式化
される。
あるという拘束条件を用いると、下記の数式１に示すよ
うな２次形式のエネルギー関数の最小化によって定式化
される。
【０００６】
【数１】
【０００７】ここで、ｄi は画素ｉでの観測データ、ｆ
i は同じく画素ｉでの推定データ、σ2 は推定すべき雑
音の分散、αおよびλは自由パラメータ、ｈi はライン
過程である。上記（１）式第１項は観測データｄi と推
定データｆi とが近くなることを要求する。第２項はラ
イン過程ｈi ＝０、すなわち不連続がない場合は、隣合
う二つの値が互いに近い値をとることを要求する滑らか
さを表す項である。第３項はライン過程が発火すること
のコスト上昇であり、第２項と第３項とのバランスでラ
イン過程が発火するか否かが決定される。つまり、λは
滑らかさの度合いを表し、αはノイズと元画像の不連続
とを区別する尺度である。
i は同じく画素ｉでの推定データ、σ2 は推定すべき雑
音の分散、αおよびλは自由パラメータ、ｈi はライン
過程である。上記（１）式第１項は観測データｄi と推
定データｆi とが近くなることを要求する。第２項はラ
イン過程ｈi ＝０、すなわち不連続がない場合は、隣合
う二つの値が互いに近い値をとることを要求する滑らか
さを表す項である。第３項はライン過程が発火すること
のコスト上昇であり、第２項と第３項とのバランスでラ
イン過程が発火するか否かが決定される。つまり、λは
滑らかさの度合いを表し、αはノイズと元画像の不連続
とを区別する尺度である。
【０００８】上記（１）式は、図６に示した抵抗ネット
ワークの定常電圧分布を調べることで解くことができ
る。ここで、回路網を構成するコンダクタンスｇ（＝１
／２σ2 ）を有する抵抗素子ｒは、図７に示すような非
線形特性を有していなければならない。すなわち両端の
電圧差ΔＶ＝｜ｆi−ｆi-1｜が√（α／λ）以下である
時はコンダクタンスｇ(m) に当たるλの線形抵抗として
働き（ライン過程ｈi ＝０）、そうでない時は接続が切
れる（ライン過程ｈi ＝１）となるような素子である。
これを理想的な抵抗ヒューズ素子Ｒと呼ぶ。
ワークの定常電圧分布を調べることで解くことができ
る。ここで、回路網を構成するコンダクタンスｇ（＝１
／２σ2 ）を有する抵抗素子ｒは、図７に示すような非
線形特性を有していなければならない。すなわち両端の
電圧差ΔＶ＝｜ｆi−ｆi-1｜が√（α／λ）以下である
時はコンダクタンスｇ(m) に当たるλの線形抵抗として
働き（ライン過程ｈi ＝０）、そうでない時は接続が切
れる（ライン過程ｈi ＝１）となるような素子である。
これを理想的な抵抗ヒューズ素子Ｒと呼ぶ。
【０００９】しかしながら、図６および図７に示した抵
抗ネットワーク回路では、一般は初期条件に依存した局
所解（いわゆるローカルミニマム）の状態で安定化し、
必ずしも（１）式に示したエネルギー関数の最小化は達
成できない。そこで、ライン過程をシグモイド型の入出
力関数をもつニューロンに対応させ、シグモイド関数の
ゲインを変化させることにより、平均場近似理論におけ
るアニーリングを行い、準最適解を得る方法が提案され
た［J.J.Hopfield, "Neurons with Graded Response Ha
ve Collective Computational Properties Like Those
of Two-state Neurons," Proc.Natl.Acad.Sci.USA,vol.
81,pp.3088-3092,1984.］。
抗ネットワーク回路では、一般は初期条件に依存した局
所解（いわゆるローカルミニマム）の状態で安定化し、
必ずしも（１）式に示したエネルギー関数の最小化は達
成できない。そこで、ライン過程をシグモイド型の入出
力関数をもつニューロンに対応させ、シグモイド関数の
ゲインを変化させることにより、平均場近似理論におけ
るアニーリングを行い、準最適解を得る方法が提案され
た［J.J.Hopfield, "Neurons with Graded Response Ha
ve Collective Computational Properties Like Those
of Two-state Neurons," Proc.Natl.Acad.Sci.USA,vol.
81,pp.3088-3092,1984.］。
【００１０】この場合、ライン過程ｈi に対応するニュ
ーロンの内部状態変数をｍi とすると、下記の数式２と
なる。
ーロンの内部状態変数をｍi とすると、下記の数式２と
なる。
【００１１】
【数２】
【００１２】ここで、Ｔは温度パラメータである。ニュ
ーロン状態がアナログ値を取ることから、エネルギー関
数は上記（１）式に下記の数式３を付加したものとな
る。なお、ＣG は係数である。
ーロン状態がアナログ値を取ることから、エネルギー関
数は上記（１）式に下記の数式３を付加したものとな
る。なお、ＣG は係数である。
【００１３】
【数３】
【００１４】ネットワークのダイナミクスは、下記の数
式４で表現される。
式４で表現される。
【数４】
【００１５】内部状態変数ｍi の変化の安定状態は、下
記の数式５であるから、
記の数式５であるから、
【００１６】
【数５】
【００１７】下記の数式６となる。
【００１８】
【数６】
【００１９】そこで、要求される抵抗ヒューズ素子の電
流−電圧（Ｉ−ΔＶ）特性は、下記の数式７となる。
流−電圧（Ｉ−ΔＶ）特性は、下記の数式７となる。
【００２０】
【数７】
【００２１】この特性を温度パラメータＴの関数として
表したものを図８に示す。アナログ型抵抗ヒューズは、
温度パラメータＴが大きいときは通常の線形抵抗の特性
を示し、温度パラメータＴが小さくなり０に近づくにつ
れ、図７に示した理想的な抵抗ヒューズ素子の特性に近
くなる。
表したものを図８に示す。アナログ型抵抗ヒューズは、
温度パラメータＴが大きいときは通常の線形抵抗の特性
を示し、温度パラメータＴが小さくなり０に近づくにつ
れ、図７に示した理想的な抵抗ヒューズ素子の特性に近
くなる。
【００２２】上記抵抗ヒューズの実現方法については、
文献［H.Lee and P.Yu, "CMOS Resistive Fuse Circuit
s," in Symposium on VLSI Circuts,pp.109-110,1991］
にアナログＣＭＯＳ回路で構成した例が報告されてい
る。この報告では、３種類の回路を提案しているが、原
理を示す最も簡単な回路を図９に示す。この回路は、ト
ランジスタＭ１からトランジスタＭ５よりなる差動対
と、抵抗として動作するトランジスタＭ６およびトラン
ジスタＭ７とから構成される。
文献［H.Lee and P.Yu, "CMOS Resistive Fuse Circuit
s," in Symposium on VLSI Circuts,pp.109-110,1991］
にアナログＣＭＯＳ回路で構成した例が報告されてい
る。この報告では、３種類の回路を提案しているが、原
理を示す最も簡単な回路を図９に示す。この回路は、ト
ランジスタＭ１からトランジスタＭ５よりなる差動対
と、抵抗として動作するトランジスタＭ６およびトラン
ジスタＭ７とから構成される。
【００２３】このような構成において、まず、トランジ
スタＭ４およびトランジスタＭ５の飽和電流をＩ／２よ
り少し大きく設定しておき、バランス状態に近い状態で
は、トランジスタＭ６およびトランジスタＭ７は三極管
領域で導通するようにし、線形抵抗として動作させる。
第１のノードＮ１と第２のノードＮ２との間の電圧が大
きくなると、差動対のバランスが崩れてトランジスタＭ
６またはトランジスタＭ７が非導通となり、ヒューズ抵
抗素子の特性が実現できる。
スタＭ４およびトランジスタＭ５の飽和電流をＩ／２よ
り少し大きく設定しておき、バランス状態に近い状態で
は、トランジスタＭ６およびトランジスタＭ７は三極管
領域で導通するようにし、線形抵抗として動作させる。
第１のノードＮ１と第２のノードＮ２との間の電圧が大
きくなると、差動対のバランスが崩れてトランジスタＭ
６またはトランジスタＭ７が非導通となり、ヒューズ抵
抗素子の特性が実現できる。
【００２４】図９の回路では、抵抗値が第１のノードＮ
１および第２のノードＮ２の絶対電位に影響されるとい
う欠点があるため、トランジスタＭ６とトランジスタＭ
７との間に抵抗値を決定するもう一つのＭＯＳトランジ
スタおよびそれを制御するための３個のトランジスタを
付加した改良型が同じ文献に提案されている。これによ
り、抵抗値および抵抗が切断される電圧差を独立に変化
することができ、図７に示した理想的な抵抗ヒューズに
近い特性を実現することができる。
１および第２のノードＮ２の絶対電位に影響されるとい
う欠点があるため、トランジスタＭ６とトランジスタＭ
７との間に抵抗値を決定するもう一つのＭＯＳトランジ
スタおよびそれを制御するための３個のトランジスタを
付加した改良型が同じ文献に提案されている。これによ
り、抵抗値および抵抗が切断される電圧差を独立に変化
することができ、図７に示した理想的な抵抗ヒューズに
近い特性を実現することができる。
【００２５】
【発明が解決しようとする課題】以上説明したＣＭＯＳ
回路による抵抗ヒューズの実現方法では、抵抗ヒューズ
特性を得るために７〜１１個のトランジスタを組み合わ
せることが必要となるので、チップ上に占める面積も大
きくなり、高集積化が難しいという問題があった。アナ
ログ回路では、大容量ＤＲＡＭに代表される通常のデジ
タル技術によるサブミクロンプロセス技術の恩恵があま
り受けられないので、具体的には抵抗ヒューズ回路とし
て３０〜５０ミクロン角程度の面積が必要となる。実際
のチップでは各画素にデータを入出力する回路が必要で
あり、より望ましくは、高速かつ高効率にデータ処理を
行うために光電変換素子（光受容器または発光素子）を
チップ上の各画素に配置して並列的にデータを入力また
は出力することが好ましい。データ収集の効率を上げる
ために光受容器の面積は大きいことが望ましいので、抵
抗ヒューズ素子または回路はできるだけ小さいことが望
ましい。以上のような構成法では、前述した抵抗ヒュー
ズ回路を用いた場合は、１００×１００画素程度の集積
化が限界と推測され、実世界の画素処理は難しい。
回路による抵抗ヒューズの実現方法では、抵抗ヒューズ
特性を得るために７〜１１個のトランジスタを組み合わ
せることが必要となるので、チップ上に占める面積も大
きくなり、高集積化が難しいという問題があった。アナ
ログ回路では、大容量ＤＲＡＭに代表される通常のデジ
タル技術によるサブミクロンプロセス技術の恩恵があま
り受けられないので、具体的には抵抗ヒューズ回路とし
て３０〜５０ミクロン角程度の面積が必要となる。実際
のチップでは各画素にデータを入出力する回路が必要で
あり、より望ましくは、高速かつ高効率にデータ処理を
行うために光電変換素子（光受容器または発光素子）を
チップ上の各画素に配置して並列的にデータを入力また
は出力することが好ましい。データ収集の効率を上げる
ために光受容器の面積は大きいことが望ましいので、抵
抗ヒューズ素子または回路はできるだけ小さいことが望
ましい。以上のような構成法では、前述した抵抗ヒュー
ズ回路を用いた場合は、１００×１００画素程度の集積
化が限界と推測され、実世界の画素処理は難しい。
【００２６】したがって本発明は、前述したした従来の
課題を解決するためになされたものであり、その目的
は、チップ上の占有面積が小さく、高集積化が容易な画
像処理用半導体装置を提供することにある。
課題を解決するためになされたものであり、その目的
は、チップ上の占有面積が小さく、高集積化が容易な画
像処理用半導体装置を提供することにある。
【００２７】
【課題を解決するための手段】このような目的を達成す
るために本発明は、共鳴トンネル効果による負性抵抗特
性を利用する。より具体的には、接合型ＦＥＴ構造によ
り、負性抵抗特性を有するピーク（共鳴トンネル）電流
を制御するとともにこのデバイスに並列的に流れる通常
電流によるオーミック電流をも同時に制御して近似的に
線形抵抗特性から理想的な抵抗ヒューズ特性までを連続
的に得るようにしたものである。
るために本発明は、共鳴トンネル効果による負性抵抗特
性を利用する。より具体的には、接合型ＦＥＴ構造によ
り、負性抵抗特性を有するピーク（共鳴トンネル）電流
を制御するとともにこのデバイスに並列的に流れる通常
電流によるオーミック電流をも同時に制御して近似的に
線形抵抗特性から理想的な抵抗ヒューズ特性までを連続
的に得るようにしたものである。
【００２８】
【作用】本発明における画像処理用半導体装置は、単一
の制御電圧（接合型ＦＥＴのゲート電圧）で近似的に線
形抵抗特性から理想的な抵抗ヒューズ特性までを連続的
に発生できる。また、単一デバイスで上記の機能を実現
できるので、チップ上の占有面積を極めて小さく（数平
方ミクロン以下）することができる。
の制御電圧（接合型ＦＥＴのゲート電圧）で近似的に線
形抵抗特性から理想的な抵抗ヒューズ特性までを連続的
に発生できる。また、単一デバイスで上記の機能を実現
できるので、チップ上の占有面積を極めて小さく（数平
方ミクロン以下）することができる。
【００２９】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は、本発明による画像処理用半導体装置
の第１の実施例による構成を示す抵抗ヒューズ素子の断
面図である。同図もおいて、１０１は半絶縁性ＧａＡｓ
基板、１０２は２×１０18ｃｍ-3のＳｉをドープした厚
さ約３０００Åのｎ+-ＧａＡｓバッファー層、１０３は
例えば５×１０17ｃｍ-3のＳｉをドープした厚さ５００
Åのｎ- ＧａＡｓ層、１０４は例えば厚さ２０Åのアン
ドープＡｌＡｓからなる第１のバリア層、１０５は例え
ば厚さ５０ÅのアンドープＧａＡｓからなる量子井戸
層、１０６は同様に厚さ２０ÅのアンドープＡｌＡｓか
らなる第２のバリア層、１０７は例えば５×１０17ｃｍ
-3のＳｉをドープした厚さ５００Åのｎ- ＧａＡｓ層、
１０８は例えば２×１０18ｃｍ-3のＳｉをドープした厚
さ３０００Åのｎ+-ＧａＡｓコンタクト層である。
説明する。図１は、本発明による画像処理用半導体装置
の第１の実施例による構成を示す抵抗ヒューズ素子の断
面図である。同図もおいて、１０１は半絶縁性ＧａＡｓ
基板、１０２は２×１０18ｃｍ-3のＳｉをドープした厚
さ約３０００Åのｎ+-ＧａＡｓバッファー層、１０３は
例えば５×１０17ｃｍ-3のＳｉをドープした厚さ５００
Åのｎ- ＧａＡｓ層、１０４は例えば厚さ２０Åのアン
ドープＡｌＡｓからなる第１のバリア層、１０５は例え
ば厚さ５０ÅのアンドープＧａＡｓからなる量子井戸
層、１０６は同様に厚さ２０ÅのアンドープＡｌＡｓか
らなる第２のバリア層、１０７は例えば５×１０17ｃｍ
-3のＳｉをドープした厚さ５００Åのｎ- ＧａＡｓ層、
１０８は例えば２×１０18ｃｍ-3のＳｉをドープした厚
さ３０００Åのｎ+-ＧａＡｓコンタクト層である。
【００３０】結晶成長は、例えば分子線エピタキシー法
で行い、成長後、メサエッチングにより、図示したよう
に二段メサ構造の共鳴トンネルダイオードを形成する。
１０９および１１０はそれぞれｎ-オーミック電極であ
り、これらのｎ-オーミック電極１０９，１１０は、例
えばＡｕＧｅ／Ｎｉの蒸着，リフトオフおよび合金化に
より形成されている。１１１はＮｉ／Ｚｎ／Ａｕ／Ｔｉ
／Ａｕ（例えばそれぞれ５０Å／１６０Å／１０００Å
／１０００Å／１０００Å）を蒸着し、例えば約４００
℃で合金化した制御電極であり、１１２は制御電極１１
１から拡散したＺｎがつくるｐ+ 領域である。ｎ-オー
ミック電極１０９，ｎ-オーミック電極１１０の合金化
および制御電極１１１の合金化は同時に行うことができ
る。なお、このエミッタの大きさ（長方形の場合、その
短辺の長さ、円形の場合その直径）は、十分小さくし、
制御電極１１１からの空乏層で電流パスを閉じることが
可能とする。円形の場合、例えば直径を約０．５μｍと
すれば良い。また、１１３は例えばＨ+ をイオン注入す
ることによって形成された高抵抗層である。この高抵抗
層１１３は本発明に必須のものではないが、高速化のた
めに不必要な容量をなくすことおよびゲートリーク電流
を生じさせる不必要な接合面積の低減を目的として設け
ている。
で行い、成長後、メサエッチングにより、図示したよう
に二段メサ構造の共鳴トンネルダイオードを形成する。
１０９および１１０はそれぞれｎ-オーミック電極であ
り、これらのｎ-オーミック電極１０９，１１０は、例
えばＡｕＧｅ／Ｎｉの蒸着，リフトオフおよび合金化に
より形成されている。１１１はＮｉ／Ｚｎ／Ａｕ／Ｔｉ
／Ａｕ（例えばそれぞれ５０Å／１６０Å／１０００Å
／１０００Å／１０００Å）を蒸着し、例えば約４００
℃で合金化した制御電極であり、１１２は制御電極１１
１から拡散したＺｎがつくるｐ+ 領域である。ｎ-オー
ミック電極１０９，ｎ-オーミック電極１１０の合金化
および制御電極１１１の合金化は同時に行うことができ
る。なお、このエミッタの大きさ（長方形の場合、その
短辺の長さ、円形の場合その直径）は、十分小さくし、
制御電極１１１からの空乏層で電流パスを閉じることが
可能とする。円形の場合、例えば直径を約０．５μｍと
すれば良い。また、１１３は例えばＨ+ をイオン注入す
ることによって形成された高抵抗層である。この高抵抗
層１１３は本発明に必須のものではないが、高速化のた
めに不必要な容量をなくすことおよびゲートリーク電流
を生じさせる不必要な接合面積の低減を目的として設け
ている。
【００３１】このような構造において、ＡｌＡｓバリア
層１０４，ＧａＡｓ量子井戸層１０５，ＡｌＡｓバリア
層１０６は、良く知られた共鳴トンネルダイオードを形
成している。このダイオードは、エネルギーが共鳴準位
と一致した電子だけ流れるため、図２に示すような負性
抵抗を持った電流−電圧（Ｉ−Ｖ）特性を示す。この構
造で制御電極１１１に電圧を印加すれば、その正負に応
じてｐｎ接合の空乏層の大きさが変化する。これにした
がってダイオードの面積が変化し、電流が変化すること
になる。
層１０４，ＧａＡｓ量子井戸層１０５，ＡｌＡｓバリア
層１０６は、良く知られた共鳴トンネルダイオードを形
成している。このダイオードは、エネルギーが共鳴準位
と一致した電子だけ流れるため、図２に示すような負性
抵抗を持った電流−電圧（Ｉ−Ｖ）特性を示す。この構
造で制御電極１１１に電圧を印加すれば、その正負に応
じてｐｎ接合の空乏層の大きさが変化する。これにした
がってダイオードの面積が変化し、電流が変化すること
になる。
【００３２】このように構成された素子の電流−電圧特
性を制御電圧の関数として図３に示す。なお、同図では
第１象限のみを示し、Ｖ＜０のときは原点に対して対称
となっている。同図に示すように制御電圧を変化させる
と、Ｉ−Ｖ特性全体が比例して変化する領域１だけでな
く、バレー部分の電流変化が大きな領域２が得られる。
この領域２は、（ａ）制御電極近傍でのバンドベンディ
ングによる共鳴エネルギーの変化と、（ｂ）Ｚｎの拡散
による共鳴トンネル構造の破壊による。上記（ａ）は、
エミッタメサに伴い、エミッタ電極と制御電極との間で
共鳴エネルギーの面内方向の変化が生じ、共鳴点をぼけ
させることを意味する。また、上記（ｂ）については、
次のように理解される。良く知られているようにＺｎの
拡散は、ＡｌＡｓ／ＧａＡｓ系の超格子を破壊する（混
晶化）。ｐ領域１１２は、合金化の際のＺｎの拡散によ
って作られるため、この部分のＡｌＡｓ／ＧａＡｓ／Ａ
ｌＡｓ共鳴トンネル構造は破壊（混晶化）される。した
がって空乏層幅を小さくして電流量を大きくすると、こ
の混晶化領域を通る非共鳴電流が増大し、バレー部分の
電流（バレー電流）が増大することになる。これらの効
果によってこの素子のＩ−Ｖ特性は図３に示すように制
御電圧によってオーミック的な特性から強い負性抵抗特
性に変化させることができる。また、電流が変化する領
域１においては、制御電圧によって原点付近の抵抗を自
由に調整することが可能である。したがって領域２にお
いて制御電圧を正から負の方向に動かすことによって従
来技術で説明したパラメータＴを制御しつつ、エネルギ
ー最小状態を実現し、その後、領域１においてコンダク
タンスに当たるλを調整することが可能である。これら
の特性により、本素子は画像処理用装置の抵抗ヒューズ
素子として用いることができる。したがってこの素子を
従来技術で説明したように網目状に接続することにより
画像処理用半導体装置を形成することができる。本装置
は、従来７〜１１個のトランジスタを要した抵抗ヒュー
ズ素子と同様な機能を１つの素子で実現するため、各画
素の占有面積を極めて小さくでき、セルの高集積化が可
能となる。
性を制御電圧の関数として図３に示す。なお、同図では
第１象限のみを示し、Ｖ＜０のときは原点に対して対称
となっている。同図に示すように制御電圧を変化させる
と、Ｉ−Ｖ特性全体が比例して変化する領域１だけでな
く、バレー部分の電流変化が大きな領域２が得られる。
この領域２は、（ａ）制御電極近傍でのバンドベンディ
ングによる共鳴エネルギーの変化と、（ｂ）Ｚｎの拡散
による共鳴トンネル構造の破壊による。上記（ａ）は、
エミッタメサに伴い、エミッタ電極と制御電極との間で
共鳴エネルギーの面内方向の変化が生じ、共鳴点をぼけ
させることを意味する。また、上記（ｂ）については、
次のように理解される。良く知られているようにＺｎの
拡散は、ＡｌＡｓ／ＧａＡｓ系の超格子を破壊する（混
晶化）。ｐ領域１１２は、合金化の際のＺｎの拡散によ
って作られるため、この部分のＡｌＡｓ／ＧａＡｓ／Ａ
ｌＡｓ共鳴トンネル構造は破壊（混晶化）される。した
がって空乏層幅を小さくして電流量を大きくすると、こ
の混晶化領域を通る非共鳴電流が増大し、バレー部分の
電流（バレー電流）が増大することになる。これらの効
果によってこの素子のＩ−Ｖ特性は図３に示すように制
御電圧によってオーミック的な特性から強い負性抵抗特
性に変化させることができる。また、電流が変化する領
域１においては、制御電圧によって原点付近の抵抗を自
由に調整することが可能である。したがって領域２にお
いて制御電圧を正から負の方向に動かすことによって従
来技術で説明したパラメータＴを制御しつつ、エネルギ
ー最小状態を実現し、その後、領域１においてコンダク
タンスに当たるλを調整することが可能である。これら
の特性により、本素子は画像処理用装置の抵抗ヒューズ
素子として用いることができる。したがってこの素子を
従来技術で説明したように網目状に接続することにより
画像処理用半導体装置を形成することができる。本装置
は、従来７〜１１個のトランジスタを要した抵抗ヒュー
ズ素子と同様な機能を１つの素子で実現するため、各画
素の占有面積を極めて小さくでき、セルの高集積化が可
能となる。
【００３３】さて、ヒューズの切れる電圧Ｖth＝（α／
λ）1/2 は、本素子ではコントロールできないが、これ
は、受光素子の感度を制御することによって等価的に行
うことができる。また、この素子では、Ｉ−Ｖ特性は両
端のノードの絶対電位（信号電圧）に影響される。しか
し、制御電圧０Ｖ付近で領域２のオーミック的特性が得
られ、かつエネルギー関数の最小化が得られる制御電圧
の値を例えば約−１０Ｖ付近になるように素子の大きさ
を設定しておけば、信号電圧（０〜１．０Ｖ程度）によ
る影響を十分小さくすることが可能である。
λ）1/2 は、本素子ではコントロールできないが、これ
は、受光素子の感度を制御することによって等価的に行
うことができる。また、この素子では、Ｉ−Ｖ特性は両
端のノードの絶対電位（信号電圧）に影響される。しか
し、制御電圧０Ｖ付近で領域２のオーミック的特性が得
られ、かつエネルギー関数の最小化が得られる制御電圧
の値を例えば約−１０Ｖ付近になるように素子の大きさ
を設定しておけば、信号電圧（０〜１．０Ｖ程度）によ
る影響を十分小さくすることが可能である。
【００３４】本発明の第２の実施例としては、共鳴トン
ネル構造の井戸層に、より伝導帯エネルギーの低い材料
を用いるものが挙げられる。例えば第１の実施例におい
て、アンドープＧａＡｓ量子井戸層１０５をＩｎxＧａ
1-xＡｓ混晶層で置き換えたものである。この構造でＩ
ｎＡｓ組成ｘを変えることにより、井戸中の量子準位の
エネルギーを調整することができる。例えばｘ＝０．２
とすることにより、量子準位のエネルギーは約１５０ｍ
ｅＶ低くなる。
ネル構造の井戸層に、より伝導帯エネルギーの低い材料
を用いるものが挙げられる。例えば第１の実施例におい
て、アンドープＧａＡｓ量子井戸層１０５をＩｎxＧａ
1-xＡｓ混晶層で置き換えたものである。この構造でＩ
ｎＡｓ組成ｘを変えることにより、井戸中の量子準位の
エネルギーを調整することができる。例えばｘ＝０．２
とすることにより、量子準位のエネルギーは約１５０ｍ
ｅＶ低くなる。
【００３５】さて、第１の実施例においては、原点付近
の微分抵抗が大きく（図３）、理想的なヒューズ特性
（図８）と異なっている。この部分は量子準位のエネル
ギーが高すぎ、共鳴トンネル電流が流れ出すまでにある
程度の電圧をかけなければならないために生じる。した
がって量子準位のエネルギーを下げることによりこの部
分を取り除くことができ、理想的な抵抗ヒューズ特性
（図８）に近づけることができる。
の微分抵抗が大きく（図３）、理想的なヒューズ特性
（図８）と異なっている。この部分は量子準位のエネル
ギーが高すぎ、共鳴トンネル電流が流れ出すまでにある
程度の電圧をかけなければならないために生じる。した
がって量子準位のエネルギーを下げることによりこの部
分を取り除くことができ、理想的な抵抗ヒューズ特性
（図８）に近づけることができる。
【００３６】図４は、本発明による画像処理用半導体装
置の第３の実施例による構成を示す抵抗ヒューズ素子の
断面図であり、前述の図と同一部分には同一符号を付し
てある。同図において、１１４は例えばＴｉ／Ａｕから
なるショットキー電極である。この実施例は、第１の実
施例において、ｐｎ接合によって行われていた空乏層幅
の制御をショットキー接合によって行うようにしたもの
である。この場合も、空乏層幅を制御することにより、
電流量を制御できる。ただし、第１の実施例の説明
（ｂ）で述べたＺｎの拡散による共鳴トンネル構造の破
壊は起こらず、この効果は生じないことになる。
置の第３の実施例による構成を示す抵抗ヒューズ素子の
断面図であり、前述の図と同一部分には同一符号を付し
てある。同図において、１１４は例えばＴｉ／Ａｕから
なるショットキー電極である。この実施例は、第１の実
施例において、ｐｎ接合によって行われていた空乏層幅
の制御をショットキー接合によって行うようにしたもの
である。この場合も、空乏層幅を制御することにより、
電流量を制御できる。ただし、第１の実施例の説明
（ｂ）で述べたＺｎの拡散による共鳴トンネル構造の破
壊は起こらず、この効果は生じないことになる。
【００３７】図５は、本発明による画像処理用半導体装
置の第４の実施例による構成を示す断面図であり、前述
の図と同一部分には同一符号を付してある。同図におい
て、１０２′はｐ- ＧａＡｓバッファ層、１１０′はＡ
ｕＺｎ／Ｎｉ／Ｔｉ／Ａｕ電極である。この第４の実施
例としては、前述した第１〜第３の実施例による抵抗ヒ
ューズ素子と整流性のダイオードとを直列接続したもの
を逆向きに並列接続し、抵抗ヒューズ素子として用いた
ものである。第１の実施例〜第３の実施例で説明した抵
抗ヒューズ素子は完全に正負対称な電流−電圧特性を得
ることが難しいが、このようにして使用することによ
り、対称な電流−電圧特性が得られる。このとき、整流
性ダイオードとしてｐｎ接合ダイオードを用い、図示す
るようにこれを結晶層構造として作り込めば、素子数増
加によるセル面積増大を最小限に抑えることができる。
置の第４の実施例による構成を示す断面図であり、前述
の図と同一部分には同一符号を付してある。同図におい
て、１０２′はｐ- ＧａＡｓバッファ層、１１０′はＡ
ｕＺｎ／Ｎｉ／Ｔｉ／Ａｕ電極である。この第４の実施
例としては、前述した第１〜第３の実施例による抵抗ヒ
ューズ素子と整流性のダイオードとを直列接続したもの
を逆向きに並列接続し、抵抗ヒューズ素子として用いた
ものである。第１の実施例〜第３の実施例で説明した抵
抗ヒューズ素子は完全に正負対称な電流−電圧特性を得
ることが難しいが、このようにして使用することによ
り、対称な電流−電圧特性が得られる。このとき、整流
性ダイオードとしてｐｎ接合ダイオードを用い、図示す
るようにこれを結晶層構造として作り込めば、素子数増
加によるセル面積増大を最小限に抑えることができる。
【００３８】なお、前述した実施例においては、共鳴ト
ンネル構造としてＧａＡｓ／ＡｌＡｓ系を用いた場合に
ついて説明したが、本発明はこれに限定されるものでは
なく、他の材料を用いて実現することもできる。例えば
ＩｎＰ基板に格子マッチするＩｎ0.53Ｇａ0.47ＡｓやＩ
ｎ0.52Ａｌ0.48Ａｓを用いれば、より大きなｐ／ｖ（ピ
ーク／バレー）比が得られ、その効果が大きい。ここで
バリア層にスードモルヒック（pseudomorphic ）なＡｌ
Ａｓ層を用いても良い。いずれにせよ共鳴トンネル構造
が実現できれば良い。また、ドーパントのバリアへの拡
散を防ぐため、共鳴トンネル構造の上下をアンドープの
スペーサー層で挟むなどの共鳴トンネル構造のバリエー
ションも本発明に含まれる。
ンネル構造としてＧａＡｓ／ＡｌＡｓ系を用いた場合に
ついて説明したが、本発明はこれに限定されるものでは
なく、他の材料を用いて実現することもできる。例えば
ＩｎＰ基板に格子マッチするＩｎ0.53Ｇａ0.47ＡｓやＩ
ｎ0.52Ａｌ0.48Ａｓを用いれば、より大きなｐ／ｖ（ピ
ーク／バレー）比が得られ、その効果が大きい。ここで
バリア層にスードモルヒック（pseudomorphic ）なＡｌ
Ａｓ層を用いても良い。いずれにせよ共鳴トンネル構造
が実現できれば良い。また、ドーパントのバリアへの拡
散を防ぐため、共鳴トンネル構造の上下をアンドープの
スペーサー層で挟むなどの共鳴トンネル構造のバリエー
ションも本発明に含まれる。
【００３９】また、抵抗ネットワークの入力素子として
は、ＭＳＭダイオード，ＰＩＮダイオードやフォトトラ
ンジスタなどの受光素子を用いることができる。すなわ
ち図６における観測データｄi に相当する電源を受光素
子と電流−電圧変換素子（抵抗，トランジスタまたはダ
イオードなど）との組み合わせで構成する。また、出力
（すなわち図６における抵抗ネットワークの推定データ
ｆi に相当する電位の読み出し）としてレーザダイオー
ドなどの発光素子を集積化すれば、入力，演算，出力の
全てが並列に実行され、高速な動作，入出力が可能であ
る。
は、ＭＳＭダイオード，ＰＩＮダイオードやフォトトラ
ンジスタなどの受光素子を用いることができる。すなわ
ち図６における観測データｄi に相当する電源を受光素
子と電流−電圧変換素子（抵抗，トランジスタまたはダ
イオードなど）との組み合わせで構成する。また、出力
（すなわち図６における抵抗ネットワークの推定データ
ｆi に相当する電位の読み出し）としてレーザダイオー
ドなどの発光素子を集積化すれば、入力，演算，出力の
全てが並列に実行され、高速な動作，入出力が可能であ
る。
【００４０】
【発明の効果】以上、説明したように本発明によれば、
極めて高集積かつ高性能なネットワークを構成できるの
で、実世界の画像を実時間で直接処理できる処理系（光
電変換素子による入出力系も組み込んだニューラルネッ
トワーク回路）を１チップ上に構築することができるな
どの極めて優れた効果が得られる。
極めて高集積かつ高性能なネットワークを構成できるの
で、実世界の画像を実時間で直接処理できる処理系（光
電変換素子による入出力系も組み込んだニューラルネッ
トワーク回路）を１チップ上に構築することができるな
どの極めて優れた効果が得られる。
【図１】本発明による画像処理用半導体装置の第１の実
施例による構成を示す抵抗ヒューズ素子の断面図であ
る。
施例による構成を示す抵抗ヒューズ素子の断面図であ
る。
【図２】共鳴トンネルダイオードの電流−電圧特性を示
す図である。
す図である。
【図３】本発明に係わる抵抗ヒューズ素子の電流−電圧
特性を示す図である。
特性を示す図である。
【図４】本発明による画像処理用半導体装置の第３の実
施例による構成を示す抵抗ヒューズ素子の断面図であ
る。
施例による構成を示す抵抗ヒューズ素子の断面図であ
る。
【図５】本発明による画像処理用半導体装置の第４の実
施例による構成を示す断面図である。
施例による構成を示す断面図である。
【図６】不連続部分を保持しながら画像のノイズ除去を
行うニューラルネットワーク回路を示す図である。
行うニューラルネットワーク回路を示す図である。
【図７】ライン過程を実行する理想的な抵抗ヒューズ素
子の電流−電圧特性を示す図である。
子の電流−電圧特性を示す図である。
【図８】平均場近似理論に基づいてライン過程を実行す
るアナログ型抵抗ヒューズ素子の電流−電圧特性を示す
図である。
るアナログ型抵抗ヒューズ素子の電流−電圧特性を示す
図である。
【図９】従来のアナログＣＭＯＳ技術を利用した抵抗ヒ
ューズ回路を示す図である。
ューズ回路を示す図である。
１０１ 半絶縁性ＧａＡｓ基板 １０２ ｎ+-ＧａＡｓバッファー層 １０２′ ｐ-ＧａＡｓバッファー層 １０３ ｎ- ＧａＡｓ層 １０４ 第１のＡｌＡｓバリア層 １０５ ＧａＡｓ量子井戸層 １０６ 第２のＡｌＡｓバリア層 １０７ ｎ- ＧａＡｓ層 １０８ ｎ+-ＧａＡｓコンタクト層 １０９ ｎ-オーミック電極 １１０ ｎ-オーミック電極 １１０′ ＡｕＺｎ／Ｎｉ／Ｔｉ／Ａｕ電極 １１１ 制御電極 １１２ ｐ+ 領域 １１３ 高抵抗層 １１４ ショットキー電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−318782（ＪＰ，Ａ) 特開 平３−30462（ＪＰ，Ａ) 特開 平４−15960（ＪＰ，Ａ) 特開 昭62−181468（ＪＰ，Ａ) 特開 平４−192567（ＪＰ，Ａ) 特開 昭64−64256（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/80 G06F 15/18 G06G 7/60
Claims (1)
- 【請求項１】 第１の半導体よりなるｎ型の半導体層
と、 前記第１の半導体の伝導帯よりエネルギー的に高い伝導
帯を持つ第２の半導体よりなる第１のバリア層と、 前記第２の半導体の伝導帯よりエネルギー的に低い伝導
帯を持つ第３の半導体よりなる井戸層と、 前記第１の半導体，第３の半導体の伝導帯よりエネルギ
ー的に高い伝導帯をもつ第４の半導体よりなる第２のバ
リア層と、 前記第２の半導体，第４の半導体の伝導帯よりエネルギ
ー的に低い伝導帯を持つ第５の半導体よりなるｎ型の半
導体層とを持つ共鳴トンネル構造と、 前記共鳴トンネル構造に空乏層を伸ばし得るショットキ
ーまたはｐｎ接合による制御電極を備えた素子と、 前記素子を網目状に複数個連結した回路と、 を含むこと を特徴とする画像処理用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29091692A JP3200656B2 (ja) | 1992-10-06 | 1992-10-06 | 画像処理用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29091692A JP3200656B2 (ja) | 1992-10-06 | 1992-10-06 | 画像処理用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120522A JPH06120522A (ja) | 1994-04-28 |
| JP3200656B2 true JP3200656B2 (ja) | 2001-08-20 |
Family
ID=17762173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29091692A Expired - Fee Related JP3200656B2 (ja) | 1992-10-06 | 1992-10-06 | 画像処理用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3200656B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734470B1 (en) * | 1999-09-17 | 2004-05-11 | Hrl Laboratories, Llc | Laterally varying multiple diodes |
| KR20230169441A (ko) | 2015-10-23 | 2023-12-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 모듈 및 전자 기기 |
-
1992
- 1992-10-06 JP JP29091692A patent/JP3200656B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06120522A (ja) | 1994-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4902912A (en) | Apparatus including resonant-tunneling device having multiple-peak current-voltage characteristics | |
| Auer et al. | Low-voltage MOBILE logic module based on Si/SiGe interband tunnelling diodes | |
| US5485018A (en) | Nanofabricated device for multiple-state logic operation | |
| US4996570A (en) | Semiconductor structure having a conductive channel | |
| US11174545B2 (en) | Oblique deposition for quantum device fabrication | |
| BE1005226A5 (fr) | Multiplicateur analogique mosfet. | |
| JP3200656B2 (ja) | 画像処理用半導体装置 | |
| JP3253824B2 (ja) | 低電源電圧に作動可能なＧａＡｓ半導体電力素子及びその製造方法 | |
| US5206541A (en) | Current-mode based analog circuits for synthetic neural systems | |
| JP2746771B2 (ja) | 半導体装置 | |
| US6303941B1 (en) | Integrated asymmetric resonant tunneling diode pair circuit | |
| US5323030A (en) | Field effect real space transistor | |
| Lin et al. | GaAs optoelectronic neuron arrays | |
| CN112420841B (zh) | 负微分电阻电路以及神经元晶体管结构 | |
| JPH06296011A (ja) | 半導体デバイス | |
| JPH07161965A (ja) | 半導体装置及び多値論理回路 | |
| JPS62176162A (ja) | 負性抵抗素子 | |
| JP2685841B2 (ja) | 多段階可変コンダクタンス回路を用いた半導体装置およびニューロチップ | |
| JP3222166B2 (ja) | プログラム可能抵抗素子 | |
| Levy | Application and integration of quantum effect devices for cellular VLSI | |
| JP2777924B2 (ja) | 量子効果装置 | |
| EP0297778A2 (en) | Apparatus including resonant-tunneling device having multiple-peak current-voltage characteristics | |
| EP0364987B1 (en) | Semiconductor device | |
| JP3280558B2 (ja) | 半導体装置 | |
| Prost et al. | Tunnelling diode technology |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |