DE112020001142T5

DE112020001142T5 - KI-System und Betriebsverfahren von KI-System

Info

Publication number: DE112020001142T5
Application number: DE112020001142.9T
Authority: DE
Inventors: Hajime Kimura; Rihito WADA; Masayuki Kimura; Yoshiyuki Kurokawa; Takeshi Aoki
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2019-03-08
Filing date: 2020-02-24
Publication date: 2021-11-18
Also published as: CN113614727A; US20220180159A1; JP7462609B2; WO2020183263A1; JPWO2020183263A1; JP2024079789A; KR20210135541A

Abstract

Ein System, das eine Netzliste aus einem Schaltplan oder einem Dokument, das eine Schaltungskonfiguration zeigt, erstellt, wird bereitgestellt. Das System ist ein KI-System, das ein erstes elektronisches Gerät umfasst, wobei das erste elektronische Gerät eine Eingabe-/Ausgabeschnittstelle, einen Steuerabschnitt und einen ersten Umwandlungsabschnitt umfasst. Die Eingabe-/Ausgabeschnittstelle ist elektrisch mit dem Steuerabschnitt verbunden. Der erste Umwandlungsabschnitt ist elektrisch mit dem Steuerabschnitt verbunden. Die Eingabe-/Ausgabeschnittstelle weist eine Funktion auf, Eingabedaten, die durch Bedienung eines Benutzers erzeugt werden, an den Steuerabschnitt zu senden. Der Steuerabschnitt weist eine Funktion auf, die Eingabedaten an den ersten Umwandlungsabschnitt zu senden. Es sei angemerkt, dass es sich bei den Eingabedaten um einen Schaltplan, der eine Schaltungskonfiguration darstellt, oder eine Dokumentdatei handelt, die die Schaltungskonfiguration zeigt. Der erste Umwandlungsabschnitt umfasst eine Schaltung, in der ein neuronales Netz gebildet wird. Die Eingabedaten werden durch das neuronale Netz des ersten Umwandlungsabschnitts in eine Netzliste umgewandelt.

Description

Technisches Gebiet
Eine Ausführungsform der vorliegenden Erfindung betrifft ein Kl-System und ein Betriebsverfahren des KI-Systems.
Es sei angemerkt, dass eine Ausführungsform der vorliegenden Erfindung nicht auf das vorstehende technische Gebiet beschränkt ist. Das technische Gebiet der Erfindung, die in dieser Beschreibung und dergleichen offenbart wird, betrifft einen Gegenstand, ein Verfahren oder ein Herstellungsverfahren. Eine weitere Ausführungsform der vorliegenden Erfindung betrifft einen Prozess, eine Maschine, ein Erzeugnis oder eine Zusammensetzung (Zusammensetzung eines Materials). Daher umfassen spezifische Beispiele für das technische Gebiet einer Ausführungsform der vorliegenden Erfindung, die in dieser Beschreibung offenbart wird, eine Halbleitervorrichtung, eine Anzeigevorrichtung, eine Flüssigkristallanzeigevorrichtung, eine Licht emittierende Vorrichtung, eine Energiespeichervorrichtung, eine Abbildungsvorrichtung, eine Speichervorrichtung, eine Signalverarbeitungsvorrichtung, einen Prozessor, ein elektronisches Gerät, ein System, ein Betriebsverfahren dafür, ein Herstellungsverfahren dafür und ein Prüfungsverfahren dafür.
Stand der Technik
Ein künstliches neuronales Netz (im Folgenden als neuronales Netz bezeichnet) ist ein Informationsverarbeitungssystem, in dem ein biologisches neuronales Netz als Modell verwendet wird. Es wird von einem neuronalen Netz erwartet, dass ein Computer mit höherer Leistung als ein herkömmlicher Neumann-Computer bereitgestellt wird. In den letzten Jahren ist eine Reihe von Studien zur Schaffung eines neuronalen Netzes mit einer elektronischen Schaltung durchgeführt worden.
Beispielsweise offenbart Patentdokument 1 ein Steuersystem, in dem Ladeeigenschaften einer Sekundärbatterie in Daten für Bilder umgewandelt werden und unter Verwendung eines faltenden neuronalen Netzes (convolutional neural network, CNN) aus den Daten für Bilder beurteilt wird, ob die Sekundärbatterie normale oder abnormale Eigenschaften aufweist. Beispielsweise offenbart Patentdokument 2 ein System, in dem Dokumentdaten unter Verwendung eines neuronalen Netzes oder dergleichen analysiert werden.
[Referenzen]
[Patentdokumente]

[Patentdokument 1] Internationale PCT-Veröffentlichung Nr. 2019/021095
[Patentdokument 2] Japanische Patentoffenlegungsschrift Nr. 2018-49430

Zusammenfassung der Erfindung
Durch die Erfindung zu lösendes Problem
In dem Fall, in dem ein elektronisches Gerät, eine Halbleitervorrichtung, ein Halbleiterwafer und dergleichen hergestellt werden, werden beispielsweise ihre Spezifikationen im Voraus bestimmt und werden Schaltpläne auf Basis der Spezifikationen erstellt. Jedoch könnten selbst dann, wenn die Spezifikationen gleich sind, die Ausrichtung, die Anordnung und dergleichen einer Leitung, eines Schaltungselements und dergleichen abhängig von dem Ersteller des jeweiligen Schaltplans unterschiedlich erstellt werden. Daher könnten sich selbst dann, wenn die Spezifikationen und die Schaltungskonfigurationen gleich sind, Aussehen der Schaltpläne voneinander unterscheiden.
Mit anderen Worten: Selbst wenn die Spezifikationen und die Schaltungskonfigurationen gleich sind, können verschiedene Varianten von Schaltplänen abhängig von der Darstellung der Schaltung vorhanden sein. Deshalb könnte sich in dem Fall, in dem unter Verwendung einer Verarbeitung der Bilderkennung durch KI bzw. AI (eine künstliche Intelligenz bzw. Artificial Intelligence) oder dergleichen eine Bildersuche beispielsweise in einer Datenbank durchgeführt wird, wobei ein Schaltplan als Eingabebild verwendet wird, das Aussehen des Schaltplans von demjenigen des Eingabebilds unterscheiden, selbst wenn eine Schaltung, die die gleiche Spezifikation und die gleiche Schaltungskonfiguration wie der Schaltplan aufweist, in der Datenbank vorhanden ist; daher könnte die Schaltung in der Datenbank nicht als Ergebnis der Bildersuche ausgegeben werden.
Eine Aufgabe einer Ausführungsform der vorliegenden Erfindung ist, ein KI-System bereitzustellen, in dem ein Bild oder ein Dokument, das eine Schaltungskonfiguration zeigt, in eine Netzliste umgewandelt wird. Eine weitere Aufgabe einer Ausführungsform der vorliegenden Erfindung ist, ein Kl-System bereitzustellen, in dem eine Suche nach einer Schaltungskonfiguration durchgeführt werden kann. Eine weitere Aufgabe einer Ausführungsform der vorliegenden Erfindung ist, ein neuartiges KI-System bereitzustellen. Eine weitere Aufgabe einer Ausführungsform der vorliegenden Erfindung ist, ein Betriebsverfahren für ein neuartiges Kl-System bereitzustellen.
Es sei angemerkt, dass die Aufgaben einer Ausführungsform der vorliegenden Erfindung nicht auf die vorstehend beschriebenen Aufgaben beschränkt sind. Die vorstehend beschriebenen Aufgaben stehen dem Vorhandensein weiterer Aufgaben nicht im Wege. Bei den weiteren Aufgaben handelt es sich um diejenigen, die in diesem Abschnitt nicht beschrieben worden sind und im Folgenden beschrieben werden. Für Fachleute werden die Aufgaben, die in diesem Abschnitt nicht beschrieben worden sind, aus der Erläuterung der Beschreibung, der Zeichnungen und dergleichen ersichtlich, und sie können diese je nach Bedarf davon ableiten. Es sei angemerkt, dass eine Ausführungsform der vorliegenden Erfindung mindestens eine der vorstehend beschriebenen Aufgaben und der weiteren Aufgaben erfüllt. Eine Ausführungsform der vorliegenden Erfindung muss nicht notwendigerweise alle der vorstehend beschriebenen Aufgaben und der weiteren Aufgaben erfüllen.
Mittel zur Lösung des Problems

(1) Eine Ausführungsform der vorliegenden Erfindung ist ein Kl-System, das ein erstes elektronisches Gerät umfasst, wobei das erste elektronische Gerät eine Eingabe-/Ausgabeschnittstelle, einen Steuerabschnitt und einen ersten Umwandlungsabschnitt umfasst. Die Eingabe-/Ausgabeschnittstelle ist elektrisch mit dem Steuerabschnitt verbunden. Der erste Umwandlungsabschnitt ist elektrisch mit dem Steuerabschnitt verbunden. Die Eingabe-/Ausgabeschnittstelle weist eine Funktion auf, Eingabedaten, die durch Bedienung eines Benutzers erzeugt werden, an den Steuerabschnitt zu senden. Der Steuerabschnitt weist eine Funktion auf, die Eingabedaten an den ersten Umwandlungsabschnitt zu senden. Der erste Umwandlungsabschnitt umfasst eine Schaltung, in der ein neuronales Netz gebildet wird. Der erste Umwandlungsabschnitt weist eine Funktion auf, die Eingabedaten durch das neuronale Netz in eine erste Netzliste umzuwandeln. Es sei angemerkt, dass es sich bei den Eingabedaten um einen Schaltplan, der eine Schaltungskonfiguration darstellt, oder eine Dokumentdatei handelt, die die Schaltungskonfiguration zeigt.
(2) Bei der vorstehenden Struktur (1) einer Ausführungsform der vorliegenden Erfindung kann das erste elektronische Gerät eine erste Datenbank und eine zweite Datenbank umfassen. Die erste Datenbank ist elektrisch mit dem Steuerabschnitt verbunden. Die zweite Datenbank ist elektrisch mit dem Steuerabschnitt verbunden. Eine zweite Netzliste ist in der ersten Datenbank gespeichert. Dokumentdaten, die mit der zweiten Netzliste verbunden sind, sind in der zweiten Datenbank gespeichert. Der Steuerabschnitt weist eine Funktion, eine Suche nach einer Schaltungskonfiguration der ersten Netzliste in der ersten Datenbank durchzuführen, und eine Funktion auf, in dem Fall, in dem bei der Suche nach der Schaltungskonfiguration der ersten Netzliste die zweite Netzliste aufgerufen worden ist, die Dokumentdaten aus der zweiten Datenbank zu lesen und diese an die Eingabe-/Ausgabeschnittstelle auszugeben.
(3) Bei der vorstehenden Struktur (1) kann eine weitere Ausführungsform der vorliegenden Erfindung ferner ein zweites elektronisches Gerät umfassen, wobei das erste elektronische Gerät eine externe Schnittstelle umfassen kann und das zweite elektronische Gerät eine dritte Datenbank und eine vierte Datenbank umfassen kann. Die dritte Datenbank ist elektrisch mit der externen Schnittstelle verbunden. Die vierte Datenbank ist elektrisch mit der externen Schnittstelle verbunden. Eine zweite Netzliste ist in der dritten Datenbank gespeichert. Dokumentdaten, die mit der zweiten Netzliste verbunden sind, sind in der vierten Datenbank gespeichert. Der Steuerabschnitt weist eine Funktion, eine Suche nach einer Schaltungskonfiguration der ersten Netzliste in der dritten Datenbank durchzuführen, und eine Funktion auf, in dem Fall, in dem bei der Suche nach der Schaltungskonfiguration der ersten Netzliste die zweite Netzliste aus der dritten Datenbank aufgerufen worden ist, die Dokumentdaten aus der vierten Datenbank zu lesen und diese an die Eingabe-/Ausgabeschnittstelle auszugeben, wobei der Steuerabschnitt über die externe Schnittstelle mit dem zweiten elektronischen Gerät kommuniziert.
(4) Eine weitere Ausführungsform der vorliegenden Erfindung ist ein Kl-System, das ein erstes elektronisches Gerät und ein zweites elektronisches Gerät umfasst. Das erste elektronische Gerät umfasst eine Eingabe-/Ausgabeschnittstelle, einen Steuerabschnitt und eine externe Schnittstelle. Das zweite elektronische Gerät umfasst einen zweiten Umwandlungsabschnitt. Die Eingabe-/Ausgabeschnittstelle ist elektrisch mit dem Steuerabschnitt verbunden. Die externe Schnittstelle ist elektrisch mit dem Steuerabschnitt und dem zweiten Umwandlungsabschnitt des zweiten elektronischen Geräts verbunden. Die Eingabe-/Ausgabeschnittstelle weist eine Funktion auf, Eingabedaten, die durch Bedienung eines Benutzers erzeugt werden, an den Steuerabschnitt zu senden. Der Steuerabschnitt weist eine Funktion auf, die Eingabedaten über die externe Schnittstelle an den zweiten Umwandlungsabschnitt des zweiten elektronischen Geräts zu senden. Der zweite Umwandlungsabschnitt umfasst eine Schaltung, in der ein neuronales Netz gebildet wird. Der zweite Umwandlungsabschnitt weist eine Funktion auf, die Eingabedaten durch das neuronale Netz in eine erste Netzliste umzuwandeln. Der Steuerabschnitt weist eine Funktion auf, über die externe Schnittstelle die erste Netzliste aus dem zweiten elektronischen Gerät zu erhalten. Es sei angemerkt, dass es sich bei den Eingabedaten um einen Schaltplan, der eine Schaltungskonfiguration darstellt, oder eine Dokumentdatei handelt, die die Schaltungskonfiguration zeigt.
(5) Bei der vorstehenden Struktur (4) einer Ausführungsform der vorliegenden Erfindung kann das zweite elektronische Gerät eine dritte Datenbank und eine vierte Datenbank umfassen. Die dritte Datenbank ist elektrisch mit der externen Schnittstelle verbunden. Die vierte Datenbank ist elektrisch mit der externen Schnittstelle verbunden. Eine zweite Netzliste ist in der dritten Datenbank gespeichert. Dokumentdaten, die mit der zweiten Netzliste verbunden sind, sind in der vierten Datenbank gespeichert. Der Steuerabschnitt weist eine Funktion, eine Suche nach einer Schaltungskonfiguration der ersten Netzliste in der dritten Datenbank durchzuführen, und eine Funktion auf, in dem Fall, in dem bei der Suche nach der Schaltungskonfiguration der ersten Netzliste die zweite Netzliste aus der dritten Datenbank aufgerufen worden ist, die Dokumentdaten aus der vierten Datenbank zu lesen und diese an die Eingabe-/Ausgabeschnittstelle auszugeben, wobei der Steuerabschnitt über die externe Schnittstelle mit dem zweiten elektronischen Gerät kommuniziert.
(6) Eine weitere Ausführungsform der vorliegenden Erfindung ist ein Betriebsverfahren eines KI-Systems, das eine Eingabe-/Ausgabeschnittstelle, einen Steuerabschnitt und einen ersten Umwandlungsabschnitt umfasst. Der erste Umwandlungsabschnitt umfasst eine Schaltung, in der ein neuronales Netz gebildet wird. Die Eingabe-/Ausgabeschnittstelle ist elektrisch mit dem Steuerabschnitt verbunden. Der erste Umwandlungsabschnitt ist elektrisch mit dem Steuerabschnitt verbunden. Das Betriebsverfahren des KI-Systems umfasst einen ersten bis dritten Schritt. Der erste Schritt umfasst einen Schritt, in dem Eingabedaten, die von einem Benutzer erstellt werden, in den Steuerabschnitt eingegeben werden. Der zweite Schritt umfasst einen Schritt, in dem die Eingabedaten durch das neuronale Netz des ersten Umwandlungsabschnitts in eine erste Netzliste umgewandelt werden. Der dritte Schritt umfasst einen Schritt, in dem eine Ausgabe über den Steuerabschnitt an die Eingabe-/Ausgabeschnittstelle durchgeführt wird.
(7) Das vorstehende Betriebsverfahren (6) einer weiteren Ausführungsform der vorliegenden Erfindung kann einen vierten bis sechsten Schritt umfassen. Das KI-System umfasst eine erste Datenbank und eine zweite Datenbank. Die erste Datenbank ist elektrisch mit dem Steuerabschnitt verbunden. Die zweite Datenbank ist elektrisch mit dem Steuerabschnitt verbunden. Eine zweite Netzliste ist in der ersten Datenbank gespeichert. Dokumentdaten, die mit der zweiten Netzliste verbunden sind, sind in der zweiten Datenbank gespeichert. Der vierte Schritt umfasst einen Schritt, in dem eine Suche nach einer Schaltungskonfiguration der ersten Netzliste in der ersten Datenbank durchgeführt wird. Der fünfte Schritt umfasst einen Schritt, in dem in dem Fall, in dem die zweite Netzliste in dem vierten Schritt aus der ersten Datenbank aufgerufen worden ist, die Dokumentdaten aus der zweiten Datenbank gelesen werden und an die Eingabe-/Ausgabeschnittstelle ausgegeben werden. Der sechste Schritt umfasst einen Schritt, in dem in dem Fall, in dem die zweite Netzliste in dem vierten Schritt aus der ersten Datenbank nicht aufgerufen worden ist, der Steuerabschnitt Informationen, dass die erste Netzliste aus der ersten Datenbank nicht aufgerufen worden ist, an die Eingabe-/Ausgabeschnittstelle ausgibt.

Es sei angemerkt, dass in dieser Beschreibung und dergleichen mit einer Halbleitervorrichtung eine Vorrichtung gemeint ist, bei der Halbleitereigenschaften genutzt werden, und dass sie eine Schaltung, die ein Halbleiterelement (z. B. einen Transistor, eine Diode, eine Photodiode und dergleichen) umfasst, eine Vorrichtung, die diese Schaltung umfasst, und dergleichen bezeichnet. Mit der Halbleitervorrichtung ist auch jede Vorrichtung gemeint, die unter Nutzung von Halbleitereigenschaften arbeiten kann. Beispielsweise sind eine integrierte Schaltung, ein Chip, der eine integrierte Schaltung umfasst, und ein elektronisches Bauelement, bei dem ein Chip in einem Gehäuse gelagert ist, Beispiele für die Halbleitervorrichtung. Des Weiteren können eine Speichervorrichtung, eine Anzeigevorrichtung, eine Licht emittierende Vorrichtung, eine Beleuchtungsvorrichtung, ein elektronisches Gerät und dergleichen jeweils an sich eine Halbleitervorrichtung sein oder eine Halbleitervorrichtung umfassen.
Des Weiteren bedeutet ein Ausdruck „X und Y sind verbunden“ in dieser Beschreibung und dergleichen, dass der Fall, in dem X und Y elektrisch verbunden sind, der Fall, in dem X und Y funktional verbunden sind, und der Fall, in dem X und Y direkt verbunden sind, in dieser Beschreibung und dergleichen offenbart sind. Demzufolge wird es davon ausgegangen, dass, ohne Beschränkung auf eine vorbestimmte Verbindungsbeziehung, beispielsweise auf eine in Zeichnungen oder Texten dargestellte Verbindungsbeziehung, auch eine in Zeichnungen oder Texten nicht dargestellte Verbindungsbeziehung in den Zeichnungen oder den Texten offenbart ist. X und Y stellen jeweils einen Gegenstand (z. B. eine Vorrichtung, ein Element, eine Schaltung, eine Leitung, eine Elektrode, einen Anschluss, einen leitenden Film oder eine Schicht) dar.
Wenn beispielsweise X und Y elektrisch verbunden sind, können ein oder mehrere Elemente, die eine elektrische Verbindung zwischen X und Y ermöglichen (z. B. ein Schalter, ein Transistor, ein Kondensator, ein Induktor, ein Widerstand, eine Diode, eine Anzeigevorrichtung, eine Licht emittierende Vorrichtung und eine Last), zwischen X und Y verbunden sein. Es sei angemerkt, dass ein Schalter derart funktioniert, dass er ein- oder ausgeschaltet wird. Das heißt, dass der Schalter derart funktioniert, dass er steuert, ob ein Strom fließt oder nicht, indem er in einen leitenden Zustand (Durchlasszustand) oder einen nichtleitenden Zustand (Sperrzustand) versetzt wird.
Wenn beispielsweise X und Y funktional verbunden sind, können eine oder mehrere Schaltungen, die eine funktionale Verbindung zwischen X und Y ermöglichen (z. B. eine Logikschaltung, wie z. B. ein Wechselrichter, eine NAND-Schaltung oder eine NOR-Schaltung; eine Signalwandlerschaltung, wie z. B. eine Digital/Analog-Wandlerschaltung, eine Analog/Digital-Wandlerschaltung oder eine Gammakorrekturschaltung; eine Potentialpegel-Wandlerschaltung, wie z. B. eine Stromversorgungsschaltung (z. B. eine Aufwärtsschaltung oder eine Abwärtsschaltung) oder eine Pegelverschiebungsschaltung zum Verändern des Potentialpegels eines Signals; eine Spannungsquelle; eine Stromquelle; ein Schaltstromkreis; eine Verstärkerschaltung, wie z. B. eine Schaltung, die die Signalamplitude, die Strommenge oder dergleichen erhöhen kann, ein Operationsverstärker, eine Differenzverstärkerschaltung, eine Source-Folgerschaltung oder eine Pufferschaltung; eine Signalerzeugungsschaltung; eine Speicherschaltung; oder eine Steuerschaltung), zwischen X und Y verbunden sein. Es sei angemerkt, dass es dann, wenn beispielsweise ein aus X ausgegebenes Signal auf Y übertragen wird, wobei auch eine weitere Schaltung zwischen X und Y vorhanden ist, davon ausgegangen wird, dass X und Y funktional verbunden sind.
Es sei angemerkt, dass dann, wenn ein expliziter Ausdruck „X und Y sind elektrisch verbunden“ erfolgt, der Fall, in dem X und Y elektrisch verbunden sind (d. h., dass X und Y verbunden sind, wobei ein weiteres Element oder eine weitere Schaltung dazwischen liegt), der Fall, in dem X und Y funktional verbunden sind (d. h., dass X und Y funktional verbunden sind, wobei eine weitere Schaltung dazwischen liegt), und der Fall, in dem X und Y direkt verbunden sind (d. h., dass X und Y verbunden sind, wobei kein weiteres Element oder keine weitere Schaltung dazwischen liegt), mit eingeschlossen sind. Mit anderen Worten: Der explizite Ausdruck „elektrisch verbunden sein“ gleicht dem expliziten, einfachen Ausdruck „verbunden sein“.
Beispiele für den Ausdruck umfassen „X, Y, eine Source (oder ein erster Anschluss oder dergleichen) und ein Drain (oder ein zweiter Anschluss oder dergleichen) eines Transistors sind elektrisch miteinander verbunden, und X, die Source (oder der erste Anschluss oder dergleichen) des Transistors, der Drain (oder der zweite Anschluss oder dergleichen) des Transistors und Y sind in dieser Reihenfolge elektrisch verbunden“. Alternativ umfassen Beispiele für den Ausdruck „eine Source (oder ein erster Anschluss oder dergleichen) eines Transistors ist elektrisch mit X verbunden, ein Drain (oder ein zweiter Anschluss oder dergleichen) des Transistors ist elektrisch mit Y verbunden, und X, die Source (oder der erste Anschluss oder dergleichen) des Transistors, der Drain (oder der zweite Anschluss oder dergleichen) des Transistors und Y sind in dieser Reihenfolge elektrisch verbunden“. Alternativ umfassen Beispiele für den Ausdruck „X ist über eine Source (oder einen ersten Anschluss oder dergleichen) und einen Drain (oder einen zweiten Anschluss oder dergleichen) eines Transistors elektrisch mit Y verbunden, und X, die Source (oder der erste Anschluss oder dergleichen) des Transistors, der Drain (oder der zweite Anschluss oder dergleichen) des Transistors und Y sind in dieser Verbindungsreihenfolge angeordnet“. Wenn die Reihenfolge der Verbindung in einer Schaltungskonfiguration durch einen Ausdruck, der diesen Beispielen ähnlich ist, definiert wird, kann man eine Source (oder einen ersten Anschluss oder dergleichen) und einen Drain (oder einen zweiten Anschluss oder dergleichen) eines Transistors voneinander unterscheiden, um den technischen Umfang zu bestimmen. Es sei angemerkt, dass diese Ausdrücke Beispiele sind und es keine Beschränkung auf diese Ausdrücke gibt. Hier stellen X und Y jeweils einen Gegenstand (z. B. eine Vorrichtung, ein Element, eine Schaltung, eine Leitung, eine Elektrode, einen Anschluss, einen leitenden Film oder eine Schicht) dar.
Es sei angemerkt, dass selbst dann, wenn unabhängige Komponenten in einem Schaltplan elektrisch miteinander verbunden sind, eine Komponente in einigen Fällen Funktionen einer Vielzahl von Komponenten aufweist. Wenn zum Beispiel ein Teil einer Leitung auch als Elektrode dient, weist ein leitender Film Funktionen der beiden Komponenten auf, nämlich eine Funktion der Leitung und eine Funktion der Elektrode. Folglich umfasst die Kategorie „elektrische Verbindung“ in dieser Beschreibung einen derartigen Fall, in dem ein leitender Film Funktionen einer Vielzahl von Komponenten aufweist.
In dieser Beschreibung und dergleichen bezeichnet ein „Widerstandselement“ ein Schaltungselement, eine Leitung oder dergleichen mit einem Widerstandswert. In dieser Beschreibung und dergleichen umfasst daher ein „Widerstandselement“ eine Leitung mit einem Widerstandswert, einen Transistor, bei dem ein Strom zwischen einer Source und einem Drain fließt, eine Diode, eine Spule und dergleichen. Der Begriff „Widerstandselement“ kann daher durch den Begriff „Widerstand“, „Last“, „Bereich mit einem Widerstandswert“ oder dergleichen ersetzt werden; im Gegenteil kann der Begriff „Widerstand“, „Last“ oder „Bereich mit einem Widerstandswert“ durch den Begriff „Widerstandselement“ oder dergleichen ersetzt werden. Der Widerstandswert kann bevorzugt zum Beispiel größer als oder gleich 1 mΩ und kleiner als oder gleich 10 Ω, bevorzugter größer als oder gleich 5 mΩ und kleiner als oder gleich 5 Ω, noch bevorzugter größer als oder gleich 10 mΩ und kleiner als oder gleich 1 Ω sein. Der Widerstandswert kann auch beispielsweise größer als oder gleich 1 Ω und kleiner als oder gleich 1×10⁹ Ω sein.
In dieser Beschreibung und dergleichen bezeichnet ein „Kondensator“ ein Schaltungselement mit einem Kapazitätswert, einen Bereich einer Leitung mit einem Kapazitätswert, eine parasitäre Kapazität, eine Gate-Kapazität eines Transistors oder dergleichen. In dieser Beschreibung und dergleichen umfasst daher ein „Kondensator“ nicht nur ein Schaltungselement, das ein Paar von Elektroden und ein Dielektrikum zwischen diesen Elektroden aufweist, sondern auch eine parasitäre Kapazität, die zwischen einer Leitung und einer weiteren Leitung entsteht, eine Gate-Kapazität, die zwischen einem Anschluss von Source und Drain und einem Gate eines Transistors entsteht, und dergleichen. Der Begriff „Kondensator“, „parasitäre Kapazität“, „Gate-Kapazität“ oder dergleichen kann durch den Begriff „Kapazität“ oder dergleichen ersetzt werden; im Gegenteil kann der Begriff „Kapazität“ durch den Begriff „Kondensator“, „parasitäre Kapazität“, „Gate-Kapazität“ oder dergleichen ersetzt werden. Des Weiteren kann der Begriff „Paar von Elektroden“ einer „Kapazität“ durch „Paar von Leitern“, „Paar von leitenden Bereichen“, „Paar von Bereichen“ oder dergleichen ersetzt werden. Es sei angemerkt, dass der Kapazitätswert beispielsweise größer als oder gleich 0,05 fF und kleiner als oder gleich 10 pF sein kann. Der Kapazitätswert kann auch beispielsweise größer als oder gleich 1 pF und kleiner als oder gleich 10 µF sein.
In dieser Beschreibung und dergleichen beinhaltet ein Transistor drei Anschlüsse, die als Gate, Source und Drain bezeichnet werden. Das Gate ist ein Steueranschluss zum Steuern des leitenden Zustandes des Transistors. Zwei Anschlüsse, die als Source bzw. Drain dienen, sind Eingangs-/Ausgangsanschlüsse des Transistors. In Abhängigkeit vom Leitfähigkeitstyp (n-Kanal-Typ oder p-Kanal-Typ) des Transistors und von den Pegeln der Potentiale, die an die drei Anschlüsse des Transistors angelegt werden, dient einer der zwei Eingangs-/Ausgangsanschlüsse als Source und dient der andere als Drain. Deshalb können die Begriffe „Source“ und „Drain“ in dieser Beschreibung und dergleichen durcheinander ersetzt werden. Wenn in dieser Beschreibung und dergleichen eine Verbindungsbeziehung eines Transistors beschrieben wird, werden die Begriffe „ein Anschluss von Source und Drain“ (oder „erste Elektrode“ bzw. „erster Anschluss“) und „der andere Anschluss von Source und Drain“ (oder „zweite Elektrode“ bzw. „zweiter Anschluss“) verwendet. Es sei angemerkt, dass der Transistor in Abhängigkeit von dessen Struktur zusätzlich zu den oben genannten drei Anschlüssen ein Rückgate beinhalten kann. In diesem Fall wird in dieser Beschreibung und dergleichen eines von Gate und Rückgate des Transistors in einigen Fällen als erstes Gate bezeichnet und wird das andere von Gate und Rückgate des Transistors in einigen Fällen als zweites Gate bezeichnet. Darüber hinaus können die Begriffe „Gate“ und „Rückgate“ im gleichen Transistor in einigen Fällen gegeneinander ausgetauscht werden. Wenn der Transistor drei oder mehr Gates beinhaltet, werden diese Gates in dieser Beschreibung und dergleichen in einigen Fällen beispielsweise als erstes Gate, zweites Gate bzw. drittes Gate bezeichnet.
In dieser Beschreibung und dergleichen kann ein Knoten in Abhängigkeit von der Schaltungskonfiguration, der Vorrichtungsstruktur oder dergleichen auch als Anschluss, Leitung, Elektrode, leitende Schicht, Leiter, Verunreinigungsbereich oder dergleichen bezeichnet werden. Außerdem kann ein Anschluss, eine Leitung oder dergleichen auch als Knoten bezeichnet werden.
In dieser Beschreibung und dergleichen können „Spannung“ und „Potential“ je nach Bedarf durcheinander ersetzt werden. Eine „Spannung“ bezieht sich auf eine Potentialdifferenz von einem Bezugspotential; wenn beispielsweise das Bezugspotential ein Erdpotential ist, kann „Spannung“ durch „Potential“ ersetzt werden. Das Erdpotential bedeutet nicht notwendigerweise 0 V. Es sei angemerkt, dass Potentiale relative Werte sind und dass das Potential, mit dem eine Leitung oder dergleichen versorgt wird, in einigen Fällen in Abhängigkeit von dem Bezugspotential verändert wird.
Im Allgemeinen wird ein „Strom“ als Phänomen der Bewegung von Ladungen (elektrische Leitung) definiert, das durch die Bewegung von positiv geladenen Teilchen verursacht wird; beispielsweise kann der Ausdruck „eine elektrische Leitung von positiv geladenen Teilchen tritt auf“ in „eine elektrische Leitung von negativ geladenen Teilchen tritt in Gegenrichtung auf“ umformuliert werden. Daher bezieht sich ein „Strom“ in dieser Beschreibung und dergleichen, sofern nicht anders festgelegt, auf ein Phänomen der Bewegung von Ladungen (elektrische Leitung) infolge der Bewegung von Ladungsträgern. Beispiele für die hier genannten Ladungsträger umfassen Elektronen, Löcher, Anionen, Kationen und Komplex-Ionen, wobei die Ladungsträger von dem System abhängen, in dem der Strom fließt (z. B. einem Halbleiter, einem Metall, einer Elektrolytlösung oder einem Vakuum). Die „Stromrichtung“ in einer Leitung oder dergleichen ist die Richtung, in die sich positive Ladungsträger bewegen, und wird durch eine positive Strommenge dargestellt. Mit anderen Worten: Negative Ladungsträger bewegen sich in eine Richtung, die der Stromrichtung entgegengesetzt ist, und diese Richtung wird durch eine negative Strommenge dargestellt. Daher kann in dieser Beschreibung und dergleichen, sofern nicht bestimmt ist, dass der Strom positiv oder negativ ist (oder sofern die Stromrichtung nicht bestimmt ist), der Ausdruck „ein Strom fließt von einem Element A in ein Element B“ oder dergleichen in „ein Strom fließt von einem Element B in ein Element A“ oder dergleichen umformuliert werden. Der Ausdruck „ein Strom wird in ein Element A eingegeben“ oder dergleichen kann in „ein Strom wird von einem Element A ausgegeben“ oder dergleichen umformuliert werden.
In dieser Beschreibung und dergleichen werden Ordnungszahlen, wie z. B. „erstes“, „zweites“ und „drittes“, verwendet, um eine Verwechslung zwischen Komponenten zu vermeiden. Daher schränken diese Begriffe die Anzahl der Komponenten nicht ein. Ferner schränken diese Begriffe die Reihenfolge der Komponenten nicht ein. In dieser Beschreibung und dergleichen kann beispielsweise eine „erste“ Komponente einer Ausführungsform als „zweite“ Komponente bei einer anderen Ausführungsform oder in Patentansprüchen bezeichnet werden. Außerdem kann in dieser Beschreibung und dergleichen beispielsweise eine „erste“ Komponente einer Ausführungsform bei einer anderen Ausführungsform oder in Patentansprüchen weggelassen werden.
In dieser Beschreibung und dergleichen werden in einigen Fällen Begriffe zum Beschreiben der Anordnung, wie z. B. „über“ und „unter“, der Einfachheit halber beim Beschreiben der Positionsbeziehung zwischen Komponenten anhand von Zeichnungen verwendet. Die Positionsbeziehung zwischen Komponenten wird angemessen entsprechend einer Richtung verändert, in der jede Komponente beschrieben wird. Deshalb gibt es keine Beschränkung bezüglich der Begriffe, die in dieser Beschreibung und dergleichen verwendet werden, und eine Beschreibung kann je nach Umständen angemessen erfolgen. Beispielsweise kann der Ausdruck „ein Isolator, der sich auf einer Oberseite eines Leiters befindet“ in „ein Isolator, der sich auf einer Unterseite eines Leiters befindet“ umformuliert werden, wenn die Richtung einer Zeichnung, die diese Komponenten darstellt, um 180° gedreht wird.
Der Begriff „über“ oder „unter“ bedeutet nicht unbedingt, dass eine Komponente direkt über oder direkt unter und in direktem Kontakt mit einer anderen Komponente angeordnet ist. Beispielweise bedeutet der Ausdruck „eine Elektrode B über einer Isolierschicht A“ nicht unbedingt, dass die Elektrode B über und in direktem Kontakt mit der Isolierschicht A ausgebildet ist, und kann den Fall umfassen, in dem eine weitere Komponente zwischen der Isolierschicht A und der Elektrode B bereitgestellt ist.
In dieser Beschreibung und dergleichen können die Begriffe „Film“, „Schicht“ und dergleichen je nach Umständen durcheinander ersetzt werden. Beispielsweise kann der Begriff „leitende Schicht“ in einigen Fällen durch den Begriff „leitender Film“ ersetzt werden. Beispielsweise kann der Begriff „Isolierfilm“ in einigen Fällen durch den Begriff „Isolierschicht“ ersetzt werden. Alternativ kann je nach Sachlage oder Umständen anstelle des Begriffs „Film“, „Schicht“ oder dergleichen ein anderer Begriff verwendet werden. Beispielsweise kann der Begriff „leitende Schicht“ oder „leitender Film“ in einigen Fällen durch den Begriff „Leiter“ ersetzt werden. Beispielsweise kann der Begriff „Isolierschicht“ bzw. „Isolierfilm“ in einigen Fällen durch den Begriff „Isolator“ ersetzt werden.
In dieser Beschreibung und dergleichen schränken die Begriffe „Elektrode“, „Leitung“, „Anschluss“ und dergleichen die Funktionen der Komponenten nicht ein. Beispielsweise wird in einigen Fällen eine „Elektrode“ als Teil einer „Leitung“ verwendet und umgekehrt. Darüber hinaus kann mit dem Begriff „Elektrode“ oder „Leitung“ auch eine Kombination aus einer Vielzahl von integrierten „Elektroden“ oder „Leitungen“ gemeint sein. Beispielsweise wird in einigen Fällen ein „Anschluss“ als Teil einer „Leitung“ oder einer „Elektrode“ verwendet und umgekehrt. Darüber hinaus kann mit dem Begriff „Anschluss“ auch eine Vielzahl von integrierten „Elektroden“, „Leitungen“, „Anschlüssen“ oder dergleichen gemeint sein. Daher kann beispielsweise eine „Elektrode“ auch als Teil einer „Leitung“ oder eines „Anschlusses“ dienen, und beispielsweise kann ein „Anschluss“ auch als Teil einer „Leitung“ oder einer „Elektrode“ dienen. Die Begriffe „Elektrode“, „Leitung“, „Anschluss“ und dergleichen werden in einigen Fällen durch den Begriff „Bereich“ oder dergleichen ersetzt.
In dieser Beschreibung und dergleichen können die Begriffe „Leitung“, „Signalleitung“, „Stromversorgungsleitung“ und dergleichen je nach Sachlage oder Umständen durcheinander ersetzt werden. Beispielsweise kann der Begriff „Leitung“ in einigen Fällen durch den Begriff „Signalleitung“ ersetzt werden. Beispielsweise kann der Begriff „Leitung“ in einigen Fällen durch den Begriff „Stromversorgungsleitung“ ersetzt werden. Umgekehrt können die Begriffe „Signalleitung“, „Stromversorgungsleitung“ und dergleichen ebenfalls in einigen Fällen durch den Begriff „Leitung“ ersetzt werden. Der Begriff „Stromversorgungsleitung“ oder dergleichen kann in einigen Fällen durch den Begriff „Signalleitung“ oder dergleichen ersetzt werden. Umgekehrt kann der Begriff „Signalleitung“ oder dergleichen ebenfalls in einigen Fällen durch den Begriff „Stromversorgungsleitung“ oder dergleichen ersetzt werden. Der Begriff „Potential“, das an eine Leitung angelegt wird, kann je nach Sachlage oder Umständen durch den Begriff „Signal“ oder dergleichen ersetzt werden. Umgekehrt kann der Begriff „Signal“ oder dergleichen ebenfalls in einigen Fällen durch den Begriff „Potential“ ersetzt werden.
In dieser Beschreibung und dergleichen bezeichnet eine Verunreinigung in einem Halbleiter beispielsweise ein Element, bei dem es sich um keine Hauptkomponente einer Halbleiterschicht handelt. Zum Beispiel handelt es sich bei einem Element mit einer Konzentration von weniger als 0,1 Atom-% um eine Verunreinigung. Wenn eine Verunreinigung enthalten ist, kann beispielsweise die Zustandsdichte (density of states, DOS) in einem Halbleiter gebildet werden, kann die Ladungsträgerbeweglichkeit verringert werden, oder kann die Kristallinität verringert werden. Wenn es sich bei dem Halbleiter um einen Oxidhalbleiter handelt, umfassen Beispiele für eine Verunreinigung, die die Eigenschaften des Halbleiters verändert, die Elemente der Gruppe 1, die Elemente der Gruppe 2, die Elemente der Gruppe 13, die Elemente der Gruppe 14, die Elemente der Gruppe 15 und Übergangsmetalle, die sich von den Hauptkomponenten des Halbleiters unterscheiden, insbesondere Wasserstoff (darunter auch denjenigen, der im Wasser enthalten ist), Lithium, Natrium, Silizium, Bor, Phosphor, Kohlenstoff und Stickstoff. Wenn es sich bei dem Halbleiter um eine Siliziumschicht handelt, umfassen Beispiele für eine Verunreinigung, die die Eigenschaften des Halbleiters verändert, Sauerstoff, die Elemente der Gruppe 1 außer Wasserstoff, die Elemente der Gruppe 2, die Elemente der Gruppe 13 und die Elemente der Gruppe 15.
In dieser Beschreibung und dergleichen wird ein Schalter in einen leitenden Zustand (Durchlasszustand) oder einen nichtleitenden Zustand (Sperrzustand) versetzt, um zu bestimmen, ob ein Strom dort hindurchfließt oder nicht. Alternativ handelt es sich bei einem Schalter um ein Element, das eine Funktion zum Auswählen und Ändern eines Strompfades aufweist. Beispielsweise kann ein elektrischer Schalter oder ein mechanischer Schalter verwendet werden. Das heißt, dass der Schalter, solange er einen Strom steuern kann, nicht auf ein bestimmtes Element beschränkt ist.
Beispiele für den elektrischen Schalter umfassen einen Transistor (z. B. einen Bipolartransistor oder einen MOS-Transistor), eine Diode (z. B. eine PN-Diode, eine PIN-Diode, eine Schottky-Diode, eine Metall-Isolator-Metall- (MIM-) Diode, eine Metall-Isolator-Halbleiter- (metal-insulator-semiconductor, MIS-) Diode oder einen als Diode geschalteten Transistor) und eine Logikschaltung, bei der diese kombiniert sind. Es sei angemerkt, dass sich im Falle der Verwendung eines Transistors als Schalter ein „leitender Zustand“ des Transistors auf einen Zustand bezieht, der so angesehen werden kann, dass eine Source-Elektrode und eine Drain-Elektrode des Transistors elektrisch kurzgeschlossen sind. Des Weiteren bezieht sich ein „nichtleitender Zustand“ des Transistors auf einen Zustand, der so angesehen werden kann, dass die Source-Elektrode und die Drain-Elektrode des Transistors elektrisch getrennt sind. Es sei angemerkt, dass es dann, wenn ein Transistor lediglich als Schalter arbeitet, keine besondere Beschränkung bezüglich der Polarität (des Leitfähigkeitstyps) des Transistors gibt.
Ein Beispiel für den mechanischen Schalter ist ein Schalter, bei dem eine Technologie eines mikroelektromechanischen Systems (MEMS) eingesetzt wird. Ein derartiger Schalter weist eine Elektrode auf, die sich mechanisch bewegen kann, und das Leiten oder Nicht-Leiten wird durch die Bewegung der Elektrode gesteuert.
In dieser Beschreibung bezeichnet „parallel“ den Zustand, in dem sich zwei gerade Linien in einem Winkel von mehr als oder gleich -10° und weniger als oder gleich 10° kreuzen. Folglich ist auch der Fall mit eingeschlossen, in dem der Winkel mehr als oder gleich -5° und weniger als oder gleich 5° ist. Zudem bezeichnet „im Wesentlichen parallel“ oder „annähernd parallel“ den Zustand, in dem sich zwei gerade Linien in einem Winkel von mehr als oder gleich -30° und weniger als oder gleich 30° kreuzen. Zudem bezeichnet „senkrecht“ den Zustand, in dem sich zwei gerade Linien in einem Winkel von mehr als oder gleich 80° und weniger als oder gleich 100° kreuzen. Folglich ist auch der Fall mit eingeschlossen, in dem der Winkel mehr als oder gleich 85° und weniger als oder gleich 95° ist. Zudem bezeichnet „im Wesentlichen senkrecht“ oder „annähernd senkrecht“ den Zustand, in dem sich zwei gerade Linien in einem Winkel von mehr als oder gleich 60° und weniger als oder gleich 120° kreuzen.
Wirkung der Erfindung
Eine Ausführungsform der vorliegenden Erfindung ermöglicht es, ein KI-System bereitzustellen, in dem ein Bild oder ein Dokument, das eine Schaltungskonfiguration zeigt, in eine Netzliste umgewandelt wird. Eine weitere Ausführungsform der vorliegenden Erfindung ermöglicht es, ein Kl-System bereitzustellen, in dem eine Suche nach einer Schaltungskonfiguration durchgeführt werden kann. Eine weitere Ausführungsform der vorliegenden Erfindung ermöglicht es, ein neuartiges KI-System bereitzustellen. Eine weitere Ausführungsform der vorliegenden Erfindung ermöglicht es, ein Betriebsverfahren für ein neuartiges KI-System bereitzustellen.
Es sei angemerkt, dass die Wirkungen einer Ausführungsform der vorliegenden Erfindung nicht auf die vorstehend beschriebenen Wirkungen beschränkt sind. Die vorstehend beschriebenen Wirkungen stehen dem Vorhandensein weiterer Wirkungen nicht im Wege. Bei den weiteren Wirkungen handelt es sich um diejenigen, die in diesem Abschnitt nicht beschrieben worden sind und im Folgenden beschrieben werden. Für Fachleute werden die Wirkungen, die in diesem Abschnitt nicht beschrieben worden sind, aus der Erläuterung der Beschreibung, der Zeichnungen und dergleichen ersichtlich, und sie können diese je nach Bedarf davon ableiten. Es sei angemerkt, dass eine Ausführungsform der vorliegenden Erfindung mindestens eine der vorstehend beschriebenen Wirkungen und der weiteren Wirkungen aufweist. Deshalb weist eine Ausführungsform der vorliegenden Erfindung in einigen Fällen keine der vorstehend beschriebenen Wirkungen auf.
Figurenliste

1 ist ein Blockdiagramm, das ein Strukturbeispiel eines Systems darstellt.
2 ist ein Blockdiagramm, das ein Strukturbeispiel eines Systems darstellt.
3 ist ein Flussdiagramm, das ein Betriebsbeispiel eines Systems zeigt.
4 ist ein Flussdiagramm, das ein Betriebsbeispiel eines Systems zeigt.
5 ist ein Diagramm, das einen Prozess zur Erstellung einer Netzliste aus einem Schaltplan darstellt.
6 ist ein Diagramm, das einen Prozess zur Erstellung einer Netzliste aus einer Dokumentdatei darstellt.
7 ist ein Blockdiagramm, das ein Betriebsbeispiel eines Systems zeigt.
8A und 8B sind Diagramme, die ein hierarchisches neuronales Netz darstellen.
9 ist ein Blockdiagramm, das ein Konfigurationsbeispiel einer arithmetischen Schaltung darstellt.
10 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Schaltung, die in einer arithmetischen Schaltung enthalten ist, darstellt.
11 ist ein Ablaufdiagramm, das ein Betriebsbeispiel einer arithmetischen Schaltung zeigt.
12 ist ein Blockdiagramm, das ein Konfigurationsbeispiel einer arithmetischen Schaltung darstellt.
13 ist ein Schaltplan, der ein Konfigurationsbeispiel einer arithmetischen Schaltung darstellt.
14 ist ein Schaltplan, der ein Konfigurationsbeispiel einer arithmetischen Schaltung darstellt.
15 ist ein Schaltplan, der ein Konfigurationsbeispiel einer arithmetischen Schaltung darstellt.
16 ist ein Schaltplan, der ein Beispiel für eine äquivalente Schaltung der arithmetischen Schaltung in 15 darstellt.
17 ist ein Blockdiagramm, das ein Konfigurationsbeispiel einer arithmetischen Schaltung darstellt.
18 ist ein Ablaufdiagramm, das ein Betriebsbeispiel einer arithmetischen Schaltung zeigt.
19 ist eine schematische Querschnittsansicht, die eine Struktur einer Halbleitervorrichtung darstellt.
20 ist eine schematische Querschnittsansicht, die eine Struktur einer Halbleitervorrichtung darstellt.
21A bis 21C sind schematische Querschnittsansichten, die Strukturen einer Halbleitervorrichtung darstellen.
22A und 22B sind schematische Querschnittsansichten, die ein Strukturbeispiel eines Transistors darstellen.
23 ist eine schematische Querschnittsansicht, die ein Strukturbeispiel einer Halbleitervorrichtung darstellt.
24A und 24B sind schematische Querschnittsansichten, die ein Strukturbeispiel eines Transistors darstellen.
25 ist eine schematische Querschnittsansicht, die ein Strukturbeispiel einer Halbleitervorrichtung darstellt.
26A ist eine Draufsicht, die ein Strukturbeispiel eines Kondensators darstellt.
26B und 26C sind perspektivische Querschnittsansichten, die ein Strukturbeispiel des Kondensators darstellen.
27A ist eine Draufsicht, die ein Strukturbeispiel eines Kondensators darstellt. 27B ist eine Querschnittsansicht, die ein Strukturbeispiel des Kondensators darstellt. 27C ist eine perspektivische Querschnittsansicht, die ein Strukturbeispiel des Kondensators darstellt.
28A ist ein Diagramm, das die Klassifizierung der Kristallstrukturen von IGZO darstellt. 28B ist ein Graph, der ein XRD-Spektrum eines Quarzglases darstellt. 28C ist ein Graph, der ein XRD-Spektrum von kristallinem IGZO darstellt. 28D ist ein Bild, das ein Nanostrahlelektronenbeugungsmuster von kristallinem IGZO darstellt.
29A ist ein Schaltplan, der eine Struktur einer Multiplikationsschaltung darstellt, die in einer hergestellten Halbleitervorrichtung enthalten ist. 29B ist ein mit einem Lichtmikroskop aufgenommenes Bild der hergestellten Halbleitervorrichtung.
30A ist ein Diagramm, das einen Source-Drain-Strom /_DS (V_W, V_X) eines Transistors M2 der Multiplikationsschaltung, die in der hergestellten Halbleitervorrichtung enthalten ist, in dem Fall darstellt, in dem Daten, die V_W entsprechen, in die Multiplikationsschaltung geschrieben werden und eine Spannung Vx an eine Leitung VX angelegt wird. 30B ist ein Diagramm, das Multiplikationseigenschaften der Multiplikationsschaltung, die in der hergestellten Halbleitervorrichtung enthalten ist, welche aus 30A berechnet werden, darstellt.
31 ist ein Diagramm, das die Temperaturabhängigkeit der Multiplikationseigenschaften der Multiplikationsschaltung darstellt, die in der hergestellten Halbleitervorrichtung enthalten ist.
32A und 32B sind Diagramme, die jeweils eine Änderung über die Zeit der Multiplikationseigenschaften der Multiplikationsschaltung darstellen, die in der hergestellten Halbleitervorrichtung enthalten ist.
33A ist ein Diagramm, das die Multiplikationseigenschaften der Multiplikationsschaltung darstellt, die in der hergestellten Halbleitervorrichtung enthalten ist. 33B ist ein Diagramm, das den Grad der Schwankungen der Multiplikationseigenschaften darstellt, wenn Potentiale in die Multiplikationsschaltung, die in der hergestellten Halbleitervorrichtung enthalten ist, geschrieben werden.
34 ist ein Diagramm, das den Grad der Schwankungen eines Lesestroms unter Elementen einer Vielzahl von Multiplikationsschaltungen darstellt, die in der hergestellten Halbleitervorrichtung enthalten sind.
35A, 35B, 35C und 35D sind Diagramme, die den Grad der Schwankungen des Lesestroms unter den Elementen der Vielzahl von Multiplikationsschaltungen darstellen, die durch die Monte-Carlo-Analyse erhalten werden.
36 ist ein Diagramm, das ein Beispiel für ein Modell eines hierarchischen künstlichen neuronales Netzes darstellt, das für die Berechnung der Inferenzgenauigkeit verwendet wird.
37 ist ein Schaltplan, der ein Strukturbeispiel einer Halbleitervorrichtung darstellt.
38A ist ein Diagramm, das die Ergebnisse des Produkts von ersten Daten und zweiten Daten darstellt. 38B ist ein Diagramm, das arithmetische Werte gemäß der Anzahl von Zeilen in einem Speicherzellenarray darstellt.
39A und 39B sind Histogramme, die jeweils Schwankungen des Werts des Produkts von ersten Daten und zweiten Daten in dem Fall zeigen, in dem Schwankungen der Eigenschaften des Transistors in Betracht gezogen werden.
40A ist ein Diagramm, das den Übereinstimmungsgrad von Ausgaben aus einer Ausgabeschicht eines neuronalen Netzes, das durch einen Schaltungssimulator gebildet wird, und einer Ausgabeschicht eines neuronalen Netzes, das unter Verwendung einer Programmiersprache gebildet wird, darstellt. 40B ist ein Diagramm, das eine Korrelation zwischen Werten darstellt, die aus der Ausgabeschicht des neuronalen Netzes, das durch den Schaltungssimulator gebildet wird, und der Ausgabeschicht des neuronalen Netzes, das unter Verwendung der Programmiersprache gebildet wird, ausgegeben werden.
41 zeigt ein Beispiel für Ausgangswellenformen aus einer Ausgabeschicht des neuronalen Netzes, das durch den Schaltungssimulator gebildet wird.

Ausführungsformen der Erfindung
In einem künstlichen neuronalen Netz (nachstehend als neuronales Netz bezeichnet) kann die Verbindungsstärke einer Synapse verändert werden, indem das neuronale Netz mit vorhandenen Informationen versorgt wird. Eine derartige Verarbeitung, bei der die Verbindungsstärke durch die Versorgung eines neuronalen Netzes mit vorhandenen Informationen bestimmt wird, wird in einigen Fällen als „Lernen“ bezeichnet.
Wenn ein neuronales Netz, in dem das „Lernen“ durchgeführt worden ist (in dem die Verbindungsstärke bestimmt worden ist), mit einigen Informationen versorgt wird, können auf Basis der Verbindungsstärke neue Informationen ausgegeben werden. Eine derartige Verarbeitung, bei der in einem neuronalen Netz neue Informationen auf Basis der gelieferten Informationen und der Verbindungsstärke ausgegeben werden, wird in einigen Fällen als „Inferenz“ oder „Erkennung“ bezeichnet.
Beispiele für das Modell des neuronalen Netzes umfassen ein neuronales Hopfield-Netz und ein hierarchisches neuronales Netz. In einigen Fällen wird insbesondere ein mehrschichtiges neuronales Netz als „Deep Neural Network“ (DNN) bezeichnet und wird maschinelles Lernen mit einem Deep Neural Network als „Deep Learning“ bezeichnet.
In dieser Beschreibung und dergleichen bedeutet ein Metalloxid im weiteren Sinne ein Oxid eines Metalls. Metalloxide werden in einen Oxidisolator, einen Oxidleiter (darunter auch einen durchsichtigen Oxidleiter), einen Oxidhalbleiter (oxide semiconductor; auch einfach als OS bezeichnet) und dergleichen unterteilt. Beispielsweise wird ein Metalloxid, das für eine Aktivschicht eines Transistors verwendet wird, in einigen Fällen als Oxidhalbleiter bezeichnet. Das heißt, dass ein Metalloxid, das einen Kanalbildungsbereich eines Transistors, der mindestens eine von einer Verstärkungsfunktion, einer Gleichrichterfunktion und einer Schalterfunktion aufweist, bilden kann, als Metalloxidhalbleiter oder kurz als OS bezeichnet werden kann. Des Weiteren kann ein OS-FET oder ein OS-Transistor in den Ausdruck „Transistor, der ein Metalloxid oder einen Oxidhalbleiter enthält,“ umformuliert werden.
In dieser Beschreibung und dergleichen wird auch ein stickstoffhaltiges Metalloxid in einigen Fällen durch den allgemeinen Begriff „Metalloxid“ ausgedrückt. Das stickstoffhaltige Metalloxid kann auch als Metalloxynitrid bezeichnet werden.
In dieser Beschreibung und dergleichen kann eine Ausführungsform der vorliegenden Erfindung konstruiert werden, indem die Struktur, die bei einer Ausführungsform (oder einem Beispiel) beschrieben wird, angemessen mit einer Struktur kombiniert wird, die bei einer anderen Ausführungsform (oder einem anderen Beispiel) beschrieben wird. Wenn eine Vielzahl von Strukturbeispielen bei einer Ausführungsform beschrieben wird, können diese Strukturbeispiele angemessen miteinander kombiniert werden.
Es sei angemerkt, dass ein Inhalt (oder ein Teil davon), der bei einer Ausführungsform (oder einem Beispiel) beschrieben wird, auf einen anderen Inhalt (oder einen Teil davon), der bei der Ausführungsform (oder dem Beispiel) beschrieben wird, und/oder einen Inhalt (oder einen Teil davon), der bei einer oder mehreren anderen Ausführungsformen (oder einem oder mehreren anderen Beispielen) beschrieben wird, angewendet, mit diesem kombiniert oder durch diesen ersetzt werden kann.
Es sei angemerkt, dass sich bei jeder Ausführungsform (oder jedem Beispiel) ein Inhalt, der bei der Ausführungsform (oder dem Beispiel) beschrieben wird, auf einen Inhalt, der anhand von verschiedenen Zeichnungen beschrieben wird, oder auf einen Inhalt bezieht, der mit dem in dieser Beschreibung offenbarten Text beschrieben wird.
Es sei angemerkt, dass, indem eine Zeichnung (oder ein Teil davon), die bei einer Ausführungsform (oder einem Beispiel) beschrieben wird, mit einem anderen Teil der Zeichnung, einer anderen Zeichnung (oder einem Teil davon), die bei der Ausführungsform (oder dem Beispiel) beschrieben wird, und/oder einer Zeichnung (oder einem Teil davon), die bei einer oder mehreren anderen Ausführungsformen (oder einem oder mehreren anderen Beispielen) beschrieben wird, kombiniert wird, viel mehr Zeichnungen gebildet werden können.
Ausführungsformen (oder Beispiele), die in dieser Beschreibung offenbart sind, werden anhand von Zeichnungen beschrieben. Jedoch können die Ausführungsformen (oder die Beispiele) in vielen verschiedenen Modi implementiert werden, und es ist für Fachleute leicht verständlich, dass die Modi und Details auf verschiedene Weise verändert werden können, ohne dabei vom Gedanken und Schutzbereich abzuweichen. Deshalb sollte die vorliegende Erfindung nicht als auf die Beschreibung der Ausführungsformen (oder der Beispiele) beschränkt angesehen werden. Es sei angemerkt, dass bei den Strukturen der Erfindung der Ausführungsformen (oder Strukturen der Beispiele) gleiche Abschnitte oder Abschnitte mit ähnlichen Funktionen durch die gleichen Bezugszeichen in unterschiedlichen Zeichnungen gekennzeichnet sind, und ihre Beschreibung wird in einigen Fällen nicht wiederholt. In einer perspektivischen Ansicht oder dergleichen sind in einigen Fällen der Einfachheit der Zeichnung halber einige Komponenten weggelassen.
In dieser Beschreibung und dergleichen werden dann, wenn eine Vielzahl von Komponenten, die durch die gleichen Bezugszeichen gekennzeichnet sind, insbesondere voneinander zu unterscheiden ist, in einigen Fällen Kennzeichnungen, wie z. B. „_1“, „[n]“ oder „[m, n]“, den Bezugszeichen hinzugefügt.
In den Zeichnungen dieser Beschreibung ist die Größe, die Schichtdicke oder der Bereich in einigen Fällen der Klarheit halber übertrieben dargestellt. Deshalb sind sie nicht notwendigerweise auf das Größenverhältnis beschränkt. Es sei angemerkt, dass die Zeichnungen schematische Ansichten sind, die ideale Beispiele darstellen, und dass Ausführungsformen der vorliegenden Erfindung nicht auf Formen, Werte und dergleichen, welche in den Zeichnungen gezeigt werden, beschränkt sind. Beispielsweise können Schwankungen eines Signals, einer Spannung oder eines Stroms aufgrund eines Rauschens oder Schwankungen eines Signals, einer Spannung oder eines Stroms aufgrund eines Zeitunterschiedes mit eingeschlossen werden.
In dieser Beschreibung und dergleichen bedeutet „ln:Ga:Zn = 4:2:3 oder die Nähe davon“, dass dann, wenn In in Bezug auf die Gesamtanzahl von Atomen 4 ist, Ga mehr als oder gleich 1 und weniger als oder gleich 3 (1 ≤ Ga ≤ 3) ist und Zn mehr als oder gleich 2 und weniger als oder gleich 4,1 (2 ≤ Zn < 4,1) ist. „ln:Ga:Zn = 5:1:6 oder die Nähe davon“ bedeutet, dass dann, wenn In in Bezug auf die Gesamtanzahl von Atomen 5 ist, Ga mehr als 0,1 und weniger als oder gleich 2 (0,1 < Ga ≤ 2) ist und Zn mehr als oder gleich 5 und weniger als oder gleich 7 (5 < Zn < 7) ist. „ln:Ga:Zn = 1:1:1 oder die Nähe davon“ bedeutet, dass dann, wenn In in Bezug auf die Gesamtanzahl von Atomen 1 ist, Ga mehr als 0,1 und weniger als oder gleich 2 (0,1 < Ga ≤ 2) ist und Zn mehr als 0,1 und weniger als oder gleich 2 (0,1 < Zn ≤ 2) ist. „ln:Ga:Zn = 5:1:3 oder die Nähe davon“ bedeutet, dass dann, wenn In in Bezug auf die Gesamtanzahl von Atomen 5 ist, Ga mehr als oder gleich 0,5 und weniger als oder gleich 1,5 (0,5 ≤ Ga ≤ 1,5) ist und Zn mehr als oder gleich 2 und weniger als oder gleich 4,1 (2 ≤ Zn ≤ 4,1) ist. „ln:Ga:Zn = 10:1:3 oder die Nähe davon“ bedeutet, dass dann, wenn In in Bezug auf die Gesamtanzahl von Atomen 10 ist, Ga mehr als oder gleich 0,5 und weniger als oder gleich 1,5 (0,5 ≤ Ga ≤ 1,5) ist und Zn mehr als oder gleich 2 und weniger als oder gleich 4,1 (2 ≤ Zn ≤ 4,1) ist. „ln:Zn = 2:1 oder die Nähe davon“ bedeutet, dass dann, wenn In in Bezug auf die Gesamtanzahl von Atomen 1 ist, Zn mehr als 0,25 und weniger als oder gleich 0,75 (0,25 < Zn ≤ 0,75) ist. „ln:Zn = 5:1 oder die Nähe davon“ bedeutet, dass dann, wenn In in Bezug auf die Gesamtanzahl von Atomen 1 ist, Zn mehr als 0,12 und weniger als oder gleich 0,25 (0,12 < Zn ≤ 0,25) ist. „ln:Zn = 10:1 oder die Nähe davon“ bedeutet, dass dann, wenn In in Bezug auf die Gesamtanzahl von Atomen 1 ist, Zn mehr als 0,07 und weniger als oder gleich 0,12 (0,07 < Zn ≤ 0,12) ist.
(Ausführungsform 1)
Bei dieser Ausführungsform wird ein System einer Ausführungsform der vorliegenden Erfindung beschrieben.
1 stellt ein System (in einigen Fällen als elektronisches Gerät bezeichnet) dar, das eine Funktion aufweist, in Bezug auf KI, die ein neuronales Netz benutzt, „Schaltplan“, „Schaltungskonfiguration, die in Patentansprüchen beschrieben wird“ oder dergleichen in eine Netzliste umzuwandeln. Das System weist ferner eine Funktion auf, unter Verwendung der durch Umwandlung erhaltenen Netzliste eine Suche in einer bestehenden Datenbank durchzuführen.
Eine Netzliste bezeichnet Daten in einer elektronischen Schaltung oder dergleichen, die Verbindungsinformationen eines Schaltungselements, einer Logikschaltung, einer Signalumwandlungsschaltung, einer Potentialpegel-Umwandlungsschaltung, einer Spannungsquelle, einer Stromquelle, eines Schaltstromkreises, einer Verstärkerschaltung oder dergleichen enthalten, welche in der elektronischen Schaltung enthalten sind. Eine Netzliste bezeichnet insbesondere Daten, bei denen ein Verbindungsziel eines Anschlusses, der in einem Schaltungselement, einer Schaltung oder dergleichen enthalten ist, welche in einer elektronischen Schaltung enthalten sind, beschrieben wird, und die Netzliste wird in einem Schaltungssimulator, einer Schaltungsentwurf-Software oder dergleichen verwendet.
Ein System SIH in 1 umfasst ein elektronisches Gerät ED. Das elektronische Gerät ED umfasst eine Eingabe-/Ausgabeschnittstelle INTFC, einen Steuerabschnitt CTL, einen Umwandlungsabschnitt PTN, eine Datenbank DTB1, eine Datenbank DTB2 und einen Speicherabschnitt MP.
Die Eingabe-/Ausgabeschnittstelle INTFC ist elektrisch mit dem Steuerabschnitt CTL verbunden. Die Eingabe-/Ausgabeschnittstelle INTFC weist eine Funktion auf, Informationen zwischen einem Benutzer und dem elektronischen Gerät ED in dem Fall einzugeben und auszugeben, in dem der Benutzer das System SIH nutzt. Beispiele für die Eingabe-/Ausgabeschnittstelle INTFC umfassen eine Anzeigevorrichtung, wie z. B. ein organisches EL- (Elektrolumineszenz-) Display und ein Flüssigkristall-Display, und eine Hardware, wie z. B. eine Tastatur und eine Zeigevorrichtung (z. B. eine Maus). Die Anzeigevorrichtung kann eine Eingabevorrichtung, wie z. B. einen Touchscreen, umfassen.
Der Speicherabschnitt MP ist elektrisch mit dem Steuerabschnitt CTL verbunden. Der Speicherabschnitt MP umfasst eine flüchtige Speichervorrichtung, eine nichtflüchtige Speichervorrichtung oder dergleichen.
Als flüchtige Speichervorrichtung wird beispielsweise ein DRAM (Dynamic Random Access Memory) oder dergleichen angegeben. Die flüchtige Speichervorrichtung weist beispielsweise eine Funktion zum temporären Speichern von Daten auf, die bei dem Prozess einer Operation oder während des Software-Starts erforderlich sind.
Beispiele für die nichtflüchtige Speichervorrichtung umfassen ein HDD (Hard Disk Drive bzw. Festplattenlaufwerk), ein SSD (Solid State Drive bzw. Solid-State-Laufwerk), eine optische Platte und ein Magnetband. Es sei angemerkt, dass in dieser Beschreibung und dergleichen in dem Fall, in dem eine optische Platte, ein Magnetband oder dergleichen verwendet wird, eine Vorrichtung, die zum Lesen und zum Schreiben geeignet ist, und eine optische Platte, ein Magnetband oder dergleichen insgesamt als nichtflüchtige Speichervorrichtung bezeichnet werden. Die nichtflüchtige Speichervorrichtung weist beispielsweise eine Funktion auf, ein Ausführungsprogramm für Software, eine Zeichnung, in der eine Schaltungskonfiguration dargestellt wird, eine Netzliste einer Schaltungskonfiguration oder dergleichen zu speichern.
Der Umwandlungsabschnitt PTN ist elektrisch mit dem Steuerabschnitt CTL verbunden. Der Umwandlungsabschnitt PTN weist eine Funktion auf, einen Schaltplan, eine Dokumentdatei, in der eine Schaltung als Text beschrieben wird (z. B. Patentansprüche einer Patentbeschreibung), oder dergleichen in eine Netzliste umzuwandeln. Der Umwandlungsabschnitt PTN kann beispielsweise eine arithmetische Schaltung sein, in der ein neuronales Netz gebildet wird. In dem Fall, in dem ein neuronales Netz in dem Umwandlungsabschnitt PTN gebildet wird, wird angenommen, dass das Lernen des neuronalen Netzes bereits durchgeführt worden ist und Gewichtskoeffizienten zwischen Neuronen in dem neuronalen Netz bestimmt worden sind.
Die Datenbank DTB1 ist elektrisch mit dem Steuerabschnitt CTL verbunden. Die Datenbank DTB1 weist beispielsweise eine Funktion auf, Dokumentdaten, wie z. B. eine Patentbeschreibung, einen Aufsatz und ein Material, zu speichern.
Die Datenbank DTB2 ist elektrisch mit dem Steuerabschnitt CTL verbunden. Die Datenbank DTB2 weist beispielsweise eine Funktion auf, eine Netzliste oder dergleichen einer Schaltung, die in den Dokumentdaten, die in der Datenbank DTB1 gespeichert sind, beschrieben wird, zu speichern. Außerdem kann die Netzliste eine Verwaltungsnummer, ein Verwaltungszeichen oder dergleichen enthalten, die/das die Netzliste mit einer Schaltungskonfiguration der Dokumentdaten verbindet.
Es sei angemerkt, dass die Datenbank DTB1 und die Datenbank DTB2 in einer einzigen Datenbank zusammengefasst werden können.
In der Datenbank DTB1 und der Datenbank DTB2 sind, wie vorstehend beschrieben, Dokumentdaten, eine Netzliste und dergleichen gespeichert; daher können die Datenbank DTB1 und die Datenbank DTB2 in dem Speicherabschnitt MP enthalten sein. Insbesondere handelt es sich bei der Datenbank DTB1 und der Datenbank DTB2 vorzugsweise um nichtflüchtige Speichervorrichtungen in dem Speicherabschnitt MP.
Wie in 2 dargestellt, kann das elektronische Gerät ED eine externe Schnittstelle INF umfassen. Die externe Schnittstelle INF weist eine Funktion auf, mit einem elektronischen Gerät WSV, das außerhalb des elektronischen Geräts ED bereitgestellt ist, zu kommunizieren. Deshalb ist die externe Schnittstelle INF elektrisch mit dem Steuerabschnitt CTL und dem elektronischen Gerät WSV verbunden.
Als elektronisches Gerät WSV kann beispielsweise ein externer Server oder dergleichen verwendet werden. Deshalb wird es bevorzugt, dass die externe Schnittstelle INF über eine Internetverbindung oder dergleichen mit dem elektronischen Gerät WSV verbunden ist.
Das elektronische Gerät WSV umfasst beispielsweise eine Datenbank WDTB1, eine Datenbank WDTB2 und einen Umwandlungsabschnitt WPTN. In der Datenbank WDTB1 werden, wie in der Datenbank DTB1, Dokumentdaten gespeichert. In der Datenbank WDTB2 wird, wie in der Datenbank DTB2, eine Netzliste oder dergleichen einer Schaltung gespeichert, die in den Dokumentdaten in der Datenbank WDTB1 beschrieben wird. Der Umwandlungsabschnitt WPTN weist, wie der Umwandlungsabschnitt PTN, eine Funktion auf, einen Schaltplan, eine Dokumentdatei, in der eine Schaltung als Text beschrieben wird, oder dergleichen in eine Netzliste umzuwandeln.
Mindestens eine/einer von der Datenbank WDTB1, der Datenbank WDTB2 und dem Umwandlungsabschnitt WPTN kann als externer Server dienen. Indem mindestens eine/einer von der Datenbank WDTB1, der Datenbank WDTB2 und dem Umwandlungsabschnitt WPTN als externer Server bereitgestellt wird, kann in einigen Fällen die Größe, die Speicherkapazität, die Berechnungsfähigkeit oder dergleichen des bereitgestellten Servers erhöht werden. Wenn beispielsweise die Datenbank WDTB1 als externer Server dient, kann in einigen Fällen die Datenbank WDTB1 mehr Dokumentdaten als die Datenbank DTB1 speichern. Wenn beispielsweise die Datenbank WDTB2 als externer Server dient, kann in einigen Fällen die Datenbank WDTB2 mehr Informationen, wie z. B. Netzlisten, als die Datenbank DTB2 speichern. Der Umwandlungsabschnitt WPTN kann beispielsweise in einigen Fällen eine größere arithmetische Schaltung als der Umwandlungsabschnitt PTN umfassen.
<<Betriebsbeispiel 1>>
Hier wird ein Betriebsbeispiel des Systems SIH in 1 beschrieben. 3 ist ein Flussdiagramm, das ein Betriebsbeispiel des Systems SIH zeigt. Das Betriebsbeispiel des Systems SIH umfasst Schritte STI01 bis STI03. In 3 wird der Start des Betriebsbeispiels als „Start“ bezeichnet, und das Ende des Betriebsbeispiels wird als „Ende“ bezeichnet. Es sei angemerkt, dass in diesem Betriebsbeispiel ein Betrieb beschrieben wird, in dem ein Schaltplan oder eine Dokumentdatei, in der eine Schaltung als Text beschrieben wird, in eine Netzliste umgewandelt wird.
Der Schritt STI01 umfasst einen Schritt, in dem der Benutzer unter Verwendung der Eingabe-/Ausgabeschnittstelle INTFC einen Schaltplan oder eine Dokumentdatei, in der eine Schaltung als Text beschrieben wird, in den Steuerabschnitt CTL des elektronischen Geräts ED eingibt. Als Mittel, mit dem der Benutzer den Schaltplan eingibt, wird beispielsweise ein Mittel oder dergleichen angegeben, mit dem ein Schaltplan unter Verwendung einer Schaltungsentwurf-Software, eines Schaltungssimulators, einer Bildbearbeitungssoftware, einer CAD-Software oder dergleichen erstellt wird. Als Mittel, mit dem der Benutzer die Dokumentdatei eingibt, wird beispielsweise ein Mittel oder dergleichen angegeben, mit dem eine Dokumentdatei unter Verwendung einer Software zur Dokumentenerstellung, eines Texteditors oder dergleichen erstellt wird. Ein Schaltplan oder eine Dokumentdatei, der/die noch nicht vollständig erstellt worden ist, ein Schaltplan oder eine Dokumentdatei, der/die erstellt worden ist, oder dergleichen kann temporär in dem Speicherabschnitt MP gespeichert werden. Es sei angemerkt, dass in dieser Beschreibung und dergleichen der Schaltplan oder die Dokumentdatei, der/die im Schritt STI01 erstellt worden ist, als Eingabedaten bezeichnet wird.
Es sei angemerkt, dass im Schritt STI01 außer den erstellten Daten ein Schaltplan, eine Dokumentdatei oder dergleichen, der/die aus der Datenbank DTB1 gelesen worden ist, als Eingabedaten verwendet werden kann.
Der Schritt STI02 umfasst einen Schritt, in dem die im Schritt STI01 erstellten Eingabedaten in dem Umwandlungsabschnitt PTN in eine Netzliste umgewandelt werden. Insbesondere sendet der Benutzer beispielsweise unter Verwendung der Eingabe-/Ausgabeschnittstelle INTFC die Eingabedaten und ein Signal, das einen Befehl enthält, mit dem die Eingabedaten in eine Netzliste umgewandelt werden, an den Steuerabschnitt CTL. Durch Empfangen der Eingabedaten und des Signals sendet der Steuerabschnitt CTL die Eingabedaten an den Umwandlungsabschnitt PTN. Durch Empfangen der Eingabedaten wandelt der Umwandlungsabschnitt PTN die Eingabedaten in eine Netzliste um.
In dem Fall, in dem es sich bei den Eingabedaten um einen Schaltplan handelt, wird als Verfahren zum Umwandeln der Eingabedaten in eine Netzliste beispielsweise ein Verfahren bevorzugt, in dem ein faltendes neuronales Netz (convolutional neural network, CNN) oder dergleichen verwendet wird. In dem Fall, in dem es sich bei den Eingabedaten um eine Dokumentdatei handelt, wird als Verfahren zum Umwandeln der Eingabedaten oder dergleichen in eine Netzliste beispielsweise ein Verfahren bevorzugt, in dem ein rekurrentes neuronales Netz oder dergleichen verwendet wird. Spezifische Beispiele für das Verfahren zum Umwandeln der Eingabedaten in eine Netzliste werden nachstehend beschrieben.
Es sei angemerkt, dass die durch Umwandlung erhaltene Netzliste temporär in dem Speicherabschnitt MP gespeichert werden kann.
Der Schritt STI03 umfasst einen Schritt, in dem die durch Umwandlung im Schritt STI02 erhaltene Netzliste an eine Anzeigevorrichtung oder dergleichen, die in der Eingabe-/Ausgabeschnittstelle INTFC enthalten ist, ausgegeben wird. Insbesondere wird beispielsweise die durch Umwandlung im Schritt STI02 erhaltene Netzliste über den Steuerabschnitt CTL an die Anzeigevorrichtung oder dergleichen, die in der Eingabe-/Ausgabeschnittstelle INTFC enthalten ist, gesendet. Danach kann, indem die Netzliste durch die Anzeigevorrichtung oder dergleichen angezeigt wird, der Benutzer einen Inhalt der Netzliste bestätigen, die durch Umwandlung von den Eingabedaten erhalten wird.
Nach dem Schritt STI03 wird der Betrieb beendet.
<<Betriebsbeispiel 2>>
Als Nächstes wird ein Betriebsbeispiel des in 1 dargestellten Systems SIH beschrieben, welches sich von dem Flussdiagramm in 3 unterscheidet. 4 ist ein Flussdiagramm, das das Betriebsbeispiel des Systems SIH zeigt, wobei das Flussdiagramm das Betriebsbeispiel zeigt, in dem Schritte STI04 bis STI08 zusätzlich zu dem Betriebsbeispiel in 3 enthalten sind. Es sei angemerkt, dass in diesem Betriebsbeispiel ein Verfahren beschrieben wird, in dem eine Suche nach einer Schaltung unter Verwendung einer durch Umwandlung erhaltenen Netzliste durchgeführt wird.
Bezüglich der Schritte STI01 bis STI03, die in dem Flussdiagramm in 4 gezeigt werden, wird auf die Beschreibung der Schritte STI01 bis STI03 in dem Flussdiagramm in 3 Bezug genommen.
Der Schritt STI04 umfasst einen Schritt, in dem eine Suche nach einer Schaltung in der Datenbank DTB2 unter Verwendung der durch Umwandlung im Schritt STI02 erhaltenen Netzliste durchgeführt wird. Insbesondere sendet der Steuerabschnitt CTL beispielsweise ein Signal, das einen Befehl enthält, mit dem eine Netzliste, die in der Datenbank DTB2 gespeichert ist und mit den Dokumentdaten verbunden ist, gelesen wird, an die Datenbank DTB2. Durch Empfangen des Signals liest die Datenbank DTB2 die Netzliste und sendet sie an den Steuerabschnitt CTL. Der Steuerabschnitt CTL vergleicht die durch Umwandlung im Schritt STI02 erhaltene Netzliste mit der Netzliste, die in der Datenbank DTB2 enthalten ist.
Es sei angemerkt, dass das Lesen der Netzliste, die mit den Dokumentdaten verbunden ist, aus der Datenbank DTB2 für alle Netzlisten, die in der Datenbank DTB2 gespeichert sind, durchgeführt werden kann. Alternativ kann das Objekt durch Hinzufügen einer Bedingung auf einige Netzlisten eingegrenzt werden, die in der Datenbank DTB2 gespeichert sind.
Bei der Suche im Schritt STI04 kann ferner eine Netzliste, die der durch Umwandlung im Schritt STI02 erhaltenen Netzliste vollständig gleich ist, oder eine Netzliste, die der durch Umwandlung im Schritt STI02 erhaltenen Netzliste teilweise gleich (ähnlich) ist, extrahiert werden.
Ferner kann die durch Umwandlung erhaltene Netzliste, die für die Suche verwendet wird, temporär in dem Speicherabschnitt MP gespeichert werden.
Bei der Suche nach einer Schaltung im Schritt STI04 kann KI verwendet werden. Insbesondere kann die Suche beispielsweise auf die folgende Weise durchgeführt werden: Unter Verwendung von KI wird die Beschreibung der durch Umwandlung im Schritt STI02 erhaltenen Netzliste mit derjenigen der Netzliste, die in der Datenbank DTB2 gespeichert ist und mit den Dokumentdaten verbunden ist, verglichen; der Ähnlichkeitsgrad, der einem Übereinstimmungsgrad der Art, der Anzahl, der Verbindungsstruktur und dergleichen von Schaltungselementen zwischen diesen Netzlisten entspricht, wird berechnet; und die Suchergebnisse werden in absteigender Reihenfolge des Ähnlichkeitsgrads ausgegeben.
Der Schritt STI05 umfasst einen Schritt, in dem eine Beurteilung durchgeführt wird, ob bei der Suche im Schritt STI04 die durch Umwandlung im Schritt STI02 erhaltene Netzliste in der Datenbank DTB2 aufgerufen worden ist oder nicht. Hier umfasst der Begriff „die in der Datenbank DTB2 aufgerufene Netzliste“ den Fall, in dem diese Netzliste der bei der Suche im Schritt STI04 erhaltenen Netzliste vollständig gleich ist, und den Fall, in dem diese Netzliste der bei der Suche im Schritt STI04 erhaltenen Netzliste teilweise gleich ist. In dem Fall, in dem es derart beurteilt wird, dass die bei der Suche im Schritt STI04 erhaltene Netzliste in der Datenbank DTB2 aufgerufen worden ist, schreitet dieser Betrieb zu dem Schritt STI06 fort. In dem Fall, in dem es derart beurteilt wird, dass die bei der Suche im Schritt STI04 erhaltene Netzliste in der Datenbank DTB2 nicht aufgerufen worden ist, schreitet dieser Betrieb zu dem Schritt STI07 fort.
Der Schritt STI06 umfasst einen Schritt, in dem Dokumentdaten, die der Netzliste entsprechen, die bei der Suche im Schritt STI04 in der Datenbank DTB2 aufgerufen worden ist, aus der Datenbank DTB1 gelesen werden. Insbesondere sendet der Steuerabschnitt CTL beispielsweise ein Signal, das einen Befehl enthält, mit dem Dokumentdaten gelesen werden, die der Netzliste entsprechen, die bei der Suche im Schritt STI04 aufgerufen worden ist und aus der Datenbank DTB2 gelesen worden ist, an die Datenbank DTB1. Durch Empfangen des Signals liest die Datenbank DTB1 die Dokumentdaten und sendet sie an den Steuerabschnitt CTL. Der Steuerabschnitt CTL sendet die Dokumentdaten an eine Anzeigevorrichtung oder dergleichen, die in der Eingabe-/Ausgabeschnittstelle INTFC enthalten ist. Danach werden die Dokumentdaten durch die Anzeigevorrichtung oder dergleichen angezeigt, so dass der Benutzer einen Inhalt der Dokumentdaten bestätigen kann.
Es sei angemerkt, dass die durch Umwandlung erhaltene Netzliste, die für die Suche verwendet wird, und die Dokumentdaten, die aus der Datenbank DTB1 gelesen werden, temporär in dem Speicherabschnitt MP gespeichert werden können.
Nach dem Schritt STI06 wird der Betrieb beendet.
Der Schritt STI07 umfasst einen Schritt, in dem ein Ergebnis, dass bei der Suche im Schritt STI04 die durch Umwandlung im Schritt STI02 erhaltene Netzliste in der Datenbank DTB2 nicht aufgerufen worden ist, ausgegeben wird. Insbesondere sendet der Steuerabschnitt CTL beispielsweise Informationen, dass die durch Umwandlung im Schritt STI02 erhaltene Netzliste in der Datenbank DTB2 nicht aufgerufen worden ist, an die Eingabe-/Ausgabeschnittstelle INTFC. Auf diese Weise werden die Informationen durch die Anzeigevorrichtung oder dergleichen angezeigt, so dass der Benutzer ein Suchergebnis, dass die durch Umwandlung im Schritt STI02 erhaltene Netzliste in der Datenbank DTB2 nicht aufgerufen worden ist, bestätigen kann.
Der Schritt STI08 umfasst einen Schritt, in dem die Eingabedaten in der Datenbank DTB1 gespeichert werden und die durch Umwandlung im Schritt STI02 erhaltene Netzliste in der Datenbank DTB2 gespeichert wird. Insbesondere sendet der Benutzer unter Verwendung der Eingabe-/Ausgabeschnittstelle INTFC ein Signal, das einen Befehl enthält, mit dem die Eingabedaten und die durch Umwandlung im Schritt STI02 erhaltene Netzliste gespeichert werden, an den Steuerabschnitt CTL. Durch Empfangen des Signals sendet der Steuerabschnitt CTL die Eingabedaten und ein Signal, das einen Befehl enthält, mit dem die Eingabedaten in die Datenbank DTB1 geschrieben werden, an die Datenbank DTB1. Der Steuerabschnitt CTL sendet auch die durch Umwandlung im Schritt STI02 erhaltene Netzliste und ein Signal, das einen Befehl enthält, mit dem die Netzliste in die Datenbank DTB2 geschrieben wird, an die Datenbank DTB2. Zu diesem Zeitpunkt können die Eingabedaten, die an die Datenbank DTB1 gesendet werden, und die durch Umwandlung erhaltene Netzliste, die an die Datenbank DTB2 gesendet wird, jeweils von dem Speicherabschnitt MP, in dem sie temporär gespeichert werden, über den Steuerabschnitt CTL gesendet werden.
Nach dem Schritt STI08 wird der Betrieb beendet.
Es sei angemerkt, dass das Betriebsverfahren einer Ausführungsform der vorliegenden Erfindung nicht auf die vorstehend beschriebenen Schritte STI01 bis STI08 beschränkt ist. In dieser Beschreibung und dergleichen wird die Verarbeitung, die in dem Flussdiagramm gezeigt wird, je nach Funktionen unterteilt und als voneinander unabhängige Schritte gezeigt. Bei der tatsächlichen Verarbeitung oder dergleichen ist es jedoch schwierig, die Verarbeitung, die in dem Flussdiagramm gezeigt wird, je nach Funktionen zu trennen, und es könnte einen Fall, in dem sich eine Vielzahl von Schritten auf einen Schritt bezieht, oder einen Fall geben, in dem sich ein Schritt auf eine Vielzahl von Schritten bezieht. Deshalb ist die Verarbeitung, die in dem Flussdiagramm gezeigt wird, nicht auf die Schritte, die in der Beschreibung beschrieben worden sind, beschränkt, und die Schritte können je nach Umständen angemessen untereinander ausgetauscht werden. Insbesondere können je nach Umständen, je nach Sachlage oder je nach Bedarf die Änderung der Reihenfolge der Schritte, das Hinzufügen und Entfernen eines Schritts oder dergleichen durchgeführt werden. Beispielsweise kann dann, wenn von dem Benutzer nicht gewünscht, der Schritt STI08 von dem Betriebsbeispiel entfernt werden und nicht durchgeführt werden.
Es sei angemerkt, dass ein Betriebsverfahren einer Ausführungsform der vorliegenden Erfindung nicht auf das bei dieser Ausführungsform beschriebene Betriebsbeispiel beschränkt ist. Beispielsweise ist das Betriebsbeispiel vorstehend beschrieben, in dem die Eingabedaten unter Verwendung des Umwandlungsabschnitts PTN des elektronischen Geräts ED in eine Netzliste umgewandelt werden; jedoch kann der Umwandlungsabschnitt WPTN des elektronischen Geräts WSV anstelle des Umwandlungsabschnitts PTN verwendet werden. Ferner ist das Betriebsbeispiel vorstehend beschrieben, in dem die Suche nach einer Schaltung einer Netzliste unter Verwendung der Datenbank DTB1 und der Datenbank DTB2 des elektronischen Geräts ED durchgeführt wird; jedoch können die Datenbank WDTB1 und die Datenbank WDTB2 des elektronischen Geräts WSV anstelle der Datenbank DTB1 und der Datenbank DTB2 verwendet werden.
Entsprechend einer weiteren Ausführungsform der vorliegenden Erfindung, bei der das elektronische Gerät ED und das externe elektronische Gerät WSV verwendet werden, kann ein Geschäftsmodell bereitgestellt werden, in dem ein bezahlter Dienst, in dem Eingabedaten in eine Netzliste umgewandelt werden, und/oder ein bezahlter Dienst, in dem eine Suche nach einer Schaltung unter Verwendung einer Netzliste durchgeführt wird, angeboten werden/wird.
<<Beispiel 1 für ein Umwandlungsverfahren in eine Netzliste>>
Als Nächstes wird in der Annahme, dass es sich bei den Eingabedaten um einen Schaltplan handelt, ein Verfahren in dem Fall beschrieben, in dem im Schritt STI02 des vorstehenden Betriebsbeispiels der Schaltplan in eine Netzliste umgewandelt wird.
5 ist ein schematisches Diagramm, das einen Prozess zur Umwandlung eines Schaltplans in eine Netzliste darstellt.
Eine Phase PH1 in 5 stellt ein Beispiel für ein Bild dar, bei dem es sich um die Eingabedaten handelt, die im Schritt STI02 in den Umwandlungsabschnitt PTN eingegeben werden. Auf dem Bild PIC wird ein Schaltplan dargestellt, wobei der Schaltplan ein Schaltungssymbol, eine Leitung und eine Verbindungsstruktur dieser zeigt. In einigen Fallen kann das Bild PIC Schriftzeichen, Bezugszeichen und dergleichen umfassen, die jeweils eine Bezeichnung eines Schaltungssymbols oder eine Bezeichnung einer Leitung bezeichnen, wie auf dem Bild PIC in 5 dargestellt. Alternativ kann der Schaltplan, der auf dem Bild PIC in 5 dargestellt wird, Schriftzeichen, Bezugszeichen und dergleichen nicht umfassen, die jeweils eine Bezeichnung eines Schaltungssymbols oder eine Bezeichnung einer Leitung bezeichnen.
Eine Phase PH2 in 5 stellt ein Beispiel dar, in dem die Bilder PIC in der Phase PH1 in den Umwandlungsabschnitt PTN eingegeben werden und die Objektbereichserkennung an den Bildern PIC durchgeführt wird. Das Bild PIC auf der linken Seite in der Phase PH2 in 5 stellt einen Zustand dar, in dem die Schaltungssymbole und die elektrischen Verbindungsstellen (entsprechend z. B. schwarzen Punkten des Schaltplans auf dem Bild PIC) erkannt werden und jeweils von einer gepunkteten Linie umgeben sind. Die Objektbereichserkennung kann je nach Umständen auch für Leitungen durchgeführt werden.
Beispiele für ein Verfahren für die vorstehend beschriebene Objektbereichserkennung umfassen Objectness, CPMC (Constrained Parametric Min-Cuts) und Object Proposals.
Anschließend wird nach dem Abschluss der Objektbereichserkennung die Bilderkennung an jedem Objektbereich durchgeführt. Daher kann der Umwandlungsabschnitt PTN erkennen, was für ein Schaltungselement das von der gepunkteten Linie umgebene Schaltungssymbol bezeichnet. Beispielsweise wird die Bilderkennung an dem Bild PIC auf der linken Seite in der Phase PH2 in 5 durchgeführt, wodurch der Umwandlungsabschnitt PTN beispielsweise ein von einer dicken gestrichelten Linie umgebenes Schaltungssymbol als Kondensator erkennen und ein von einer dicken Strichpunktlinie umgebenes Schaltungssymbol als Transistor erkennen kann. Indem der Umwandlungsabschnitt PTN erkennt, was für ein Schaltungselement das Schaltungssymbol bezeichnet, kann der Umwandlungsabschnitt PTN dem Schaltungssymbol eine Bezeichnung (z. B. ein Schriftzeichen, eine Abkürzung, ein Bezugszeichen und ein Wort), die für die Beschreibung in einer Netzliste verwendet wird, verleihen.
Durch die Bilderkennung kann der Umwandlungsabschnitt PTN in ähnlicher Weise die elektrischen Verbindungsstellen (z. B. die schwarzen Punkte), die von den gepunkteten Linien umgeben sind, erkennen. Dadurch kann der Umwandlungsabschnitt PTN jeder der elektrischen Verbindungsstellen (z. B. der schwarzen Punkte) eine Bezeichnung (z. B. ein Schriftzeichen, eine Abkürzung, ein Bezugszeichen und ein Wort), die für die Beschreibung in einer Netzliste verwendet wird, verleihen.
Als Verfahren für die Bilderkennung wird beispielsweise ein Verfahren angegeben, in dem der Umwandlungsabschnitt PTN unter Verwendung von KI im Voraus Schaltungssymbole als Lehrerdaten lernt und dann, wenn dem Umwandlungsabschnitt PTN das Bild PIC als Eingabedaten zugeführt wird, Schaltungssymbole, die in dem Bild PIC enthalten sind, auf Basis der gelernten Schaltungssymbole extrahiert werden.
Alternativ kann beispielsweise ein faltendes neuronales Netz (CNN) als Verfahren für die Bilderkennung verwendet werden. In dem Fall, in dem ein faltendes neuronales Netz verwendet wird, kann ein Bild eines Schaltungssymbols, ein Bild einer elektrischen Verbindungsstelle (z. B. eines schwarzen Punktes) oder ein Teil der Bilder im Voraus als Filter einer Faltungsschicht des faltenden neuronalen Netzes verwendet werden. Auf diese Weise kann der Ähnlichkeitsgrad zwischen dem Filter und dem Schaltungssymbol, der elektrischen Verbindungsstelle (z. B. dem schwarzen Punkt) und dergleichen, die in dem Bild PIC enthalten sind, durch die Berechnung mittels des faltenden neuronalen Netzes erhalten werden, und das Schaltungssymbol, die elektrische Verbindungsstelle (z. B. der schwarze Punkt) und dergleichen, die in dem Bild PIC enthalten sind, können aus dem Ähnlichkeitsgrad erkannt werden.
In dem Fall, in dem der Umwandlungsabschnitt PTN eine Verbindung zwischen einer elektrischen Verbindungsstelle (z. B. einem schwarzen Punkt) und einem Schaltungssymbol erkennt, werden die Objektbereichserkennung und die Bilderkennung vorzugsweise wiederholt durchgeführt. Insbesondere werden die Objektbereichserkennung und die Bilderkennung einmal durchgeführt, der Umwandlungsabschnitt PTN erkennt eine elektrische Verbindungsstelle (z. B. einen schwarzen Punkt), und ein Zeichen, das für die Beschreibung in einer Netzliste verwendet wird, wird der elektrischen Verbindungsstelle (z. B. dem schwarzen Punkt) verleiht. Als Nächstes wird bei der ersten Bilderkennung beurteilt, in welche Richtung sich eine Leitung, die mit der elektrischen Verbindungsstelle (z. B. dem schwarzen Punkt) verbunden ist, erstreckt, und bei der zweiten Objektbereichserkennung wird der Bereich in Erstreckungsrichtung erweitert, so dass die Leitung und die elektrische Verbindungsstelle (z. B. der schwarze Punkt) insgesamt als Objektbereich erkannt werden. Danach wird bei der zweiten Bilderkennung wieder beurteilt, in welche Richtung sich die Leitung erstreckt. Ab dem dritten Zyklus werden die Objektbereichserkennung und die Bilderkennung in ähnlicher Weise wiederholt durchgeführt. Auf diese Weise kann der Umwandlungsabschnitt PTN die Leitung, die mit der elektrischen Verbindungsstelle (z. B. dem schwarzen Punkt) verbunden ist, in Abhängigkeit von der Anzahl der ähnlichen Wiederholungen der Objektbereichserkennung und der Bilderkennung erkennen. Schließlich kann der Umwandlungsabschnitt PTN die elektrische Verbindung zwischen dem Schaltungssymbol und der elektrischen Verbindungsstelle (z. B. dem schwarzen Punkt) erkennen. Auf dem Bild PIC auf der linken Seite in der Phase PH2 in 5 wird ein Bereich, der von einer dicken Strich-Doppelpunkt-Linie umgeben ist, als Beispiel für einen Bereich einer Leitung, der durch Wiederholung zwischen der Objektbereichserkennung und der Bilderkennung erhalten wird, dargestellt.
In dem Fall, in dem das Bild PIC in der Phase PH1 ein Schriftzeichen, ein Bezugszeichen und dergleichen umfasst, welche jeweils eine Bezeichnung eines Schaltungssymbols oder eine Bezeichnung einer Leitung bezeichnen, können die Bezeichnung, das Schriftzeichen, das Bezugszeichen und dergleichen, wie auf dem Bild PIC auf der rechten Seite in der Phase PH2 in 5 dargestellt, in der Phase der Objektbereichserkennung zusammen mit Schaltungssymbolen und elektrischen Verbindungsstellen erkannt werden. Auf diese Weise können die Bezeichnung, das Schriftzeichen, das Bezugszeichen und dergleichen, welche durch die Objektbereichserkennung erhalten werden, mit Schaltungssymbolen und elektrischen Verbindungsstellen, welche in ähnlicher Weise der Objektbereichserkennung unterzogen werden, verbunden sein. Außerdem können die Bezeichnung, das Schriftzeichen, das Bezugszeichen und dergleichen, welche mit den Schaltungssymbolen und den elektrischen Verbindungsstellen verbunden sind, als Zeichen, Schriftzeichen und dergleichen, welche in einer Netzliste beschrieben werden, behandelt werden.
Eine Phase PH3 in 5 zeigt ein Beispiel, in dem die Verbindungsstruktur zwischen dem Schaltungssymbol und der elektrischen Verbindungsstelle (z. B. dem schwarzen Punkt), die in der Phase PH2 in 5 von dem Umwandlungsabschnitt PTN erkannt wird, in eine Netzliste beschrieben wird.
In einer linken Spalte einer Netzliste NTL werden die Schaltungssymbole, die in dem Bild PIC erkannt werden, als Bezeichnung CSW (z. B. ein Schriftzeichen, eine Abkürzung, ein Bezugszeichen und ein Wort) der Schaltungselemente beschrieben. Beispielsweise bezeichnen Tr[1] und Tr[2] jeweils einen Transistor in dem Schaltplan auf dem Bild PIC, C[1] bezeichnet einen Kondensator in dem Schaltplan auf dem Bild PIC, und EL[1] bezeichnet ein Licht emittierendes Element in dem Schaltplan auf dem Bild PIC.
In der Netzliste NTL wird eine Bezeichnung CNP (z. B. ein Schriftzeichen, eine Abkürzung, ein Bezugszeichen und ein Wort) der elektrischen Verbindungsstellen (z. B. der schwarzen Punkte) als Informationen, die die Verbindungsstruktur der Schaltungssymbole zeigen, auf der rechten Seite der Bezeichnung CSW der Schaltungselemente beschrieben, wobei ein Raum SPC dazwischen liegt. Es sei angemerkt, dass in dem Fall, in dem es eine Vielzahl von Anschlüssen eines Schaltungssymbols gibt, ein Raum vorzugsweise zwischen den Bezeichnungen in der Bezeichnung CNP bereitgestellt wird. Außerdem wird die Beschreibungsreihenfolge in der Bezeichnung CNP der elektrischen Verbindungsstellen (z. B. der schwarzen Punkte) in Abhängigkeit von einem Anschluss eines Schaltungssymbols der Bezeichnung CSW bestimmt, die in der Spalte beschrieben wird. Beispielsweise wird bestimmt, dass in der Netzliste NTL eine elektrische Verbindung von Anschlüssen eines Transistors in einer Reihenfolge eines Anschlusses von Source und Drain, eines Gates und des anderen Anschlusses von Source und Drain beschrieben wird. Beispielsweise wird ferner bestimmt, dass in der Netzliste NTL eine elektrische Verbindung von Anschlüssen eines Licht emittierenden Elements in einer Reihenfolge eines Eingangsanschlusses und eines Ausgangsanschlusses beschrieben wird.
Wie vorstehend beschrieben, werden die Objektbereichserkennung und die Bilderkennung durchgeführt, so dass ein Schaltplan, der als Eingabedaten dient, in eine Netzliste umgewandelt werden kann.
<<Beispiel 2 für ein Umwandlungsverfahren in eine Netzliste>>
Als Nächstes wird in der Annahme, dass es sich bei den Eingabedaten um eine Dokumentdatei oder dergleichen handelt, ein Verfahren in dem Fall beschrieben, in dem im Schritt STI02 des vorstehenden Betriebsbeispiels der Schaltplan in eine Netzliste umgewandelt wird.
6 ist ein schematisches Diagramm, das einen Prozess zur Umwandlung einer Dokumentdatei in eine Netzliste darstellt.
Eine Phase PH4 in 6 stellt ein Beispiel für eine Dokumentdatei dar, bei der es sich um die Eingabedaten handelt, die im Schritt STI02 in den Umwandlungsabschnitt PTN eingegeben werden. In einer Dokumentdatei DOC, die in der Phase PH4 in 6 dargestellt wird, wird eine Schaltungskonfiguration als Text beschrieben, der Informationen bezeichnet, die erforderlich sind, um unter Verwendung des Umwandlungsabschnitts PTN eine Umwandlung in eine Netzliste durchzuführen.
Als Dokumentdatei DOC, in der die Schaltungskonfiguration als Text beschrieben wird, kann/können beispielsweise ein Abschnitt einer Beschreibung einer Schaltung in einer Patentbeschreibung oder Patentansprüche, die eine Patentbeschreibung begleiten, oder dergleichen verwendet werden. Es sei angemerkt, dass hier als Beispiel für ein Umwandlungsverfahren angenommen wird, dass Texte, die in der folgenden Tabelle 1 gezeigt werden, in der Dokumentdatei DOC beschrieben werden.

[Tabelle 1]

	Inhalt des Dokuments
erster Absatz	einen ersten Transistor, einen zweiten Transistor, einen Kondensator und ein Licht emittierendes Element umfassend
zweiter Absatz	wobei ein Drain des ersten Transistors elektrisch mit einer Signalleitung verbunden ist
dritter Absatz	wobei ein Gate des ersten Transistors elektrisch mit einer Abtastleitung verbunden ist
vierter Absatz	wobei eine Source des ersten Transistors elektrisch mit einem Gate des zweiten Transistors verbunden ist
fünfte r Absatz	wobei ein Drain des zweiten Transistors elektrisch mit einer ersten Stromversorgungsleitung verbunden ist
sechster Absatz	wobei eine Source des zweiten Transistors elektrisch mit einem Eingangsanschluss des Licht emittierenden Elements verbunden ist
siebter Absatz	wobei ein Ausgangsanschluss des Licht emittierenden Elements elektrisch mit einer zweiten Stromversorgungsleitung verbunden ist
achter Absatz	wobei eine eines Paars von Elektroden des Kondensators elektrisch mit der Source des ersten Transistors verbunden ist
neunter Absatz	wobei die andere des Paars von Elektroden des Kondensators elektrisch mit dem Eingangsanschluss des Licht emittierenden Elements verbunden ist

Wenn die vorstehend beschriebene Dokumentdatei DOC als Eingabedaten in den Umwandlungsabschnitt PTN eingegeben wird, wird beispielsweise die Textanalyse an der Dokumentdatei DOC durchgeführt.
Für die Textanalyse wird beispielsweise das folgende Verfahren bevorzugt: Unter Verwendung von Kl führt der Umwandlungsabschnitt PTN das Lernen von Dokumentdateien (z. B. einem Aufsatz und Patentansprüchen, die in einer Patentoffenlegungsschrift beschrieben werden) und Netzlisten, die den Dokumentdateien entsprechen, als Lehrerdaten im Voraus durch. Daher kann dann, wenn dem Umwandlungsabschnitt PTN eine Dokumentdatei als Eingabedaten zugeführt wird, der Umwandlungsabschnitt PTN auf Basis der gelernten Inhalte die Dokumentdatei in eine Netzliste umwandeln.
Als Erstellungsverfahren der vorstehenden Lehrerdaten wird beispielsweise ein Verfahren angegeben, in dem mittels einer Software eine Vielzahl von Dokumentdateien (z. B. eine Vielzahl von „Patentansprüchen“, die die gleichen Inhalte, jedoch unterschiedliche Beschreibungen umfassen) aus einer Netzliste erstellt wird.
Alternativ kann beispielsweise ein rekurrentes neuronales Netz (RNN) als Verfahren für die Textanalyse verwendet werden.
Indem die Textanalyse an der Dokumentdatei DOC durchgeführt wird, kann der Umwandlungsabschnitt PTN ein Schaltungselement, eine Leitung oder eine elektrische Verbindungsstelle aus der Schaltungskonfiguration, die in der Dokumentdatei DOC beschrieben wird, erkennen. Beispielsweise werden Sätze im ersten Absatz der Dokumentdatei DOC einer Textanalyse unterzogen, so dass der Umwandlungsabschnitt PTN erkennen kann, dass die Schaltungskonfiguration, die in der Dokumentdatei DOC beschrieben wird, einen ersten Transistor, einen zweiten Transistor, einen Kondensator und ein Licht emittierendes Element umfasst. Anschließend werden beispielsweise Sätze in jedem der zweiten, dritten, fünften und siebten Absätze einer Textanalyse unterzogen, so dass der Umwandlungsabschnitt PTN erkennen kann, dass in der Schaltungskonfiguration, die in der Dokumentdatei DOC beschrieben wird, eine Signalleitung, eine Abtastleitung, eine erste Stromversorgungsleitung und eine zweite Stromversorgungsleitung elektrisch verbunden sind. Hier nennt der Umwandlungsabschnitt PTN als Bezeichnung CSW (z. B. ein Schriftzeichen, eine Abkürzung, ein Bezugszeichen und ein Wort) der Schaltungselemente beispielsweise den ersten Transistor Tr[1], den zweiten Transistor Tr[2], den Kondensator C[1] und das Licht emittierende Element EL[1]. Ferner nennt der Umwandlungsabschnitt PTN als Bezeichnung CNP (z. B. ein Schriftzeichen, eine Abkürzung, ein Bezugszeichen und ein Wort) von elektrischen Verbindungsstellen beispielsweise die Signalleitung N1, die Abtastleitung N2, die erste Stromversorgungsleitung N5 und die zweite Stromversorgungsleitung N6. Auf diese Weise kann die Netzliste NTL in einer Phase PH5 in 6 in dieser Phase beschrieben werden.
Es sei angemerkt, dass eine Beschreibungsregel der Netzliste NTL, die in der Phase PH5 in 6 dargestellt wird, derjenigen der Netzliste NTL, die in der vorstehend beschriebenen Phase PH3 in 5 dargestellt wird, gleich ist. Daher wird der Raum SPC zwischen der Bezeichnung CSW der Schaltungselemente und der Bezeichnung CNP der elektrischen Verbindungsstellen bereitgestellt.
Nach der Phase PH5 wird anschließend die Textanalyse an der Dokumentdatei DOC durchgeführt, wodurch der Umwandlungsabschnitt PTN eine ausführliche Beschreibung der Netzliste NTL durchführen kann. Beispielsweise werden Sätze in jedem der vierten und achten Absätze der Dokumentdatei DOC einer Textanalyse unterzogen, so dass der Umwandlungsabschnitt PTN erkennen kann, dass eine Source des ersten Transistors, ein Gate des zweiten Transistors und eine eines Paars von Elektroden des Kondensators an derselben elektrischen Verbindungsstelle verbunden sind. Hier nennt der Umwandlungsabschnitt PTN die elektrische Verbindungsstelle N3.
Ferner werden Sätze in jedem der sechsten und neunten Absätze der Dokumentdatei DOC einer Textanalyse unterzogen, so dass der Umwandlungsabschnitt PTN erkennen kann, dass eine Source des zweiten Transistors, ein Eingangsanschluss des Licht emittierenden Elements und die andere des Paars von Elektroden des Kondensators an derselben elektrischen Verbindungsstelle verbunden sind. Hier nennt der Umwandlungsabschnitt PTN die elektrische Verbindungsstelle N4.
Wie vorstehend beschrieben, wird die Textanalyse an der Dokumentdatei DOC durchgeführt, um die Schaltungselemente, die in der Schaltungskonfiguration, die in der Dokumentdatei DOC beschrieben wird, enthalten sind, zu identifizieren und die elektrischen Verbindungen dieser zu extrahieren; daher kann der Umwandlungsabschnitt PTN eine Netzliste NTL beschreiben, die in einer Phase PH6 in 6 dargestellt wird.
Indem das System, das bei dieser Ausführungsform beschrieben wird, verwendet wird, kann ein Schaltplan oder eine Dokumentdatei in eine Netzliste umgewandelt werden, und eine Suche nach der durch Umwandlung erhaltenen Netzliste kann in einer Datenbank durchgeführt werden. In dem Fall, in dem technische Dokumente, wie z. B. eine Zeitschrift, ein Buch über Wissenschaft und Technik, ein Aufsatz, ein Material für eine Konferenz, einen Vortrag oder dergleichen, eine Patentoffenlegungsschrift und eine Patentschrift, in einer Datenbank gespeichert werden (in der Annahme, dass keine Verletzung des geistigen Eigentumsrechts, wie z. B. eines Urheberrechts, und keine Rechtsverletzung über das geistige Eigentumsrecht durchgeführt werden), kann der Benutzer durch Nutzung des Systems beurteilen, ob ein Schaltplan oder eine Dokumentdatei, der/die von dem Benutzer erstellt wird, ein neues Element ist. Ferner kann der Benutzer durch Nutzung des Systems beurteilen, ob ein Schaltplan oder eine Dokumentdatei, der/die von dem Benutzer erstellt wird, ein bekanntes Element ist. Mit anderen Worten: Der Benutzer kann durch Nutzung des Systems Recherchen zum Stand der Technik über einen Schaltplan oder eine Dokumentdatei, der/die von dem Benutzer erstellt wird, effizienter anstellen.
Insbesondere wird hier ein Beispiel für die Suche nach einer Netzliste unter Verwendung des Systems SIH in 1 beschrieben.
Beispielsweise wird, wie in 7 dargestellt, der Fall beschrieben, in dem bei dem System SIH in 1 Informationen PKEDD, Informationen PKPD, Informationen HSCD und Informationen HSPD in der Datenbank DTB1 gespeichert werden und eine Netzliste PKEDN, eine Netzliste PKPN, eine Netzliste HSCN und eine Netzliste HSPN in der Datenbank DTB2 gespeichert werden (In 7 werden die Eingabe-/Ausgabeschnittstelle INTFC, der Steuerabschnitt CTL, der Umwandlungsabschnitt PTN und der Speicherabschnitt MP nicht dargestellt).
Die Informationen PKEDD umfassen beispielsweise einen Schaltplan, eine Spezifikation und dergleichen eines bekannten elektronischen Geräts. Die Informationen PKPD umfassen beispielsweise einen technischen Inhalt (z. B. eine Patentbeschreibung, insbesondere Patentzeichnungen und Patentansprüche, einen Aufsatz und eine Zeitschrift) und dergleichen, mit denen andere Menschen als der Benutzer beschäftigt werden. Die Informationen HSCD umfassen beispielsweise Patentansprüche bezüglich einer Schaltung in einer Patentbeschreibung, mit der der Benutzer beschäftigt wird (unabhängig von der Anmeldung oder Nicht-Anmeldung). Die Informationen HSPD umfassen beispielsweise Zeichnungen bezüglich einer Schaltung in einer Patentbeschreibung, mit der der Benutzer beschäftigt wird (unabhängig von der Anmeldung oder Nicht-Anmeldung).
Die Netzliste PKEDN umfasst eine Netzliste, die einem Schaltplan oder dergleichen entspricht, die in den Informationen PKEDD enthalten sind. Die Netzliste PKPN umfasst eine Netzliste, die Patentzeichnungen, Patentansprüchen oder dergleichen entspricht, die in den Informationen PKPD enthalten sind. Die Netzliste HSCN umfasst eine Netzliste, die Patentansprüchen oder dergleichen entspricht, die in den Informationen HSCD enthalten sind. Die Netzliste HSPN umfasst eine Netzliste, die Patentzeichnungen oder dergleichen entspricht, die in den Informationen HSPD enthalten sind. Es sei angemerkt, dass in 7 dicke durchgezogene Linien, die eine Verbindung zwischen einer Netzliste und Informationen darstellen, nämlich eine Verbindung zwischen der Netzliste PKEDN und den Informationen PKEDD, eine Verbindung zwischen der Netzliste PKPN und den Informationen PKPD, eine Verbindung zwischen der Netzliste HSCN und den Informationen HSCD und eine Verbindung zwischen der Netzliste HSPN und den Informationen HSPD, beschrieben werden.
Hier wird der Fall beschrieben, in dem als erste Suche SRC1 eine Suche nach einer Netzliste PKEDN, die einem Schaltplan eines bekannten elektronischen Geräts entspricht, durchgeführt wird, wobei eine Vielzahl von Netzlisten HSCN, wie z. B. Patentansprüche einer Patentanmeldung, mit der der Benutzer beschäftigt wird, als Suchbereich eingestellt wird. Dabei kann in dem Fall, in dem eine Netzliste, die der Netzliste PKEDN entspricht, aus einer Vielzahl von Netzlisten HSCN aufgerufen worden ist und das Anmeldedatum des Patents, das der aufgerufenen Netzliste entspricht, früher als das Datum der Veröffentlichung des elektronischen Geräts ist, ein Konflikt des elektronischen Geräts in Bezug auf das Patent des Benutzers gefunden werden. Das heißt, dass die erste Suche SRC1 Recherchen über einen Konflikt des bekannten elektronischen Geräts in Bezug auf das Patent des Benutzers ermöglicht.
Ferner wird der Fall beschrieben, in dem als zweite Suche SRC2 eine Suche nach einer Netzliste HSCN, die Patentansprüche vor der Patentanmeldung, mit der der Benutzer beschäftigt wird, darstellt, durchgeführt wird, wobei eine Vielzahl von Netzlisten PKEDN, die einem Schaltplan und dergleichen eines bekannten elektronischen Geräts entsprechen, und eine Vielzahl von Netzlisten PKPN, die technischen Inhalten und dergleichen entsprechen, mit denen andere Menschen als der Benutzer beschäftigt werden, als Suchbereich eingestellt werden. Dabei kann in dem Fall, in dem eine Netzliste, die der Netzliste HSCN entspricht, aus der Vielzahl von Netzlisten PKEDN und der Vielzahl von Netzlisten PKPN aufgerufen worden ist, beurteilt werden, dass die Netzliste HSCN bekannt ist. Das heißt, dass die zweite Suche SRC2 ermöglicht, dass Recherchen über die Neuheit der Erfindung, mit der der Benutzer beschäftigt wird, vor der Patentanmeldung angestellt werden. Daher könnte die Patentgültigkeit der Patentanmeldung, mit der der Benutzer beschäftigt wird, erhöht werden.
Ferner wird der Fall beschrieben, in dem als dritte Suche SRC3 eine Suche nach der Netzliste PKEDN, die einem Schaltplan eines bekannten elektronischen Geräts entspricht, durchgeführt wird, wobei eine Vielzahl von Netzlisten HSPN, wie z. B. Zeichnungen einer Patentanmeldung, mit der der Benutzer beschäftigt wird, als Suchbereich eingestellt wird. Dabei kann in dem Fall, in dem eine Netzliste, die der Netzliste PKEDN entspricht, aus einer Vielzahl von Netzlisten HSPN aufgerufen worden ist und das Anmeldedatum des Patents, das der aufgerufenen Netzliste entspricht, früher als das Datum der Veröffentlichung des elektronischen Geräts ist, das elektronische Gerät möglicherweise einen Inhalt der Patentanmeldung nutzen, mit der der Benutzer beschäftigt wird. Mit anderen Worten: Durch die dritte Suche SRC3 kann der Ähnlichkeitsgrad zwischen einem Schaltplan eines bekannten elektronischen Geräts und einem Schaltplan eines Inhalts einer Patentanmeldung, mit der der Benutzer beschäftigt wird, untersucht werden.
Es sei angemerkt, dass der Fall vorstehend beschrieben worden ist, in dem als dritte Suche SRC3 eine Suche nach einer Netzliste PKEDN, die einem Schaltplan eines bekannten elektronischen Geräts entspricht, durchgeführt wird, wobei eine Vielzahl der Netzlisten HSPN, wie z. B. Zeichnungen einer Patentanmeldung, mit der der Benutzer beschäftigt wird, als Suchbereich eingestellt wird; jedoch kann als dritte Suche SRC3 eine Suche nach einer Netzliste HSPN, wie z. B. einer Zeichnung einer Patentanmeldung, mit der der Benutzer beschäftigt wird, durchgeführt werden, wobei eine Vielzahl von Netzlisten PKEDN, die den Schaltplänen des bekannten elektronischen Geräts entsprechen, als Suchbereich eingestellt wird. Auch durch diese Suche kann der Ähnlichkeitsgrad zwischen einem Schaltplan eines bekannten elektronischen Geräts und einem Schaltplan eines Inhalts einer Patentanmeldung, mit der der Benutzer beschäftigt wird, untersucht werden.
Die erste Suche SRC1 und die dritte Suche SRC3 können gleichzeitig durchgeführt werden.
Außerdem können die erste Suche SRC1, die zweite Suche SRC2 und die dritte Suche SRC3 jeweils unter Verwendung von KI durchgeführt werden. Unter Verwendung von KI wird beispielsweise eine Beschreibung einer Netzliste, nach der eine Suche durchgeführt wird, mit einer Beschreibung einer Netzliste, die in dem Suchbereich enthalten ist, verglichen; der Ähnlichkeitsgrad, der einem Übereinstimmungsgrad der Art, der Anzahl, der Verbindungsstruktur und dergleichen von Schaltungselementen zwischen diesen Netzlisten entspricht, wird berechnet; und die Suchergebnisse können in absteigender Reihenfolge des Ähnlichkeitsgrads ausgegeben werden.
Wie vorstehend beschrieben, sind bei dem System SIH in 1 die Informationen PKEDD, die Informationen PKPD, die Informationen HSCD und die Informationen HSPD, welche in der Datenbank DTB1 gespeichert sind, mit den jeweiligen Netzlisten verbunden, die in der Datenbank DTB2 gespeichert sind. Ferner können die erste Suche SRC1, die zweite Suche SRC2 und die dritte Suche SRC3 jeweils durchgeführt werden, ohne dass eine Netzliste in eine andere Datei (z. B. einen Schaltplan oder eine Dokumentdatei) umgewandelt wird; daher kann die Suche leicht durchgeführt werden und kann die Suchgeschwindigkeit erhöht werden.
Obwohl ein Suchbeispiel, in dem das System SIH in 1 verwendet wird, vorstehend beschrieben worden ist, kann auch das System SIH in 2 ein ähnliches Suchbeispiel durchführen.
Es sei angemerkt, dass in dem Fall, in dem das neuronale Netz, das in dem Umwandlungsabschnitt PTN oder dem Umwandlungsabschnitt WPTN enthalten ist, das Lernen durchführt, eine große Menge von Daten (in einigen Fällen als Massendaten bzw. Big Data bezeichnet) erforderlich ist. Zur Vorbereitung der großen Menge von Daten wird beispielsweise das folgende Verfahren angegeben: Ein Programm wird erstellt, das eine Netzliste automatisch zufällig erzeugt, und danach werden Bilddaten unter Verwendung einer Schaltungsentwurf-Software, eines Schaltungssimulators oder dergleichen aus der Netzliste erstellt. Dabei wird es bevorzugt, dass ein Programm derart erstellt wird, dass eine Reihe von der Erzeugung der Netzliste und der Erstellung der Bilddaten durchgeführt werden kann. Auf diese Weise kann ein Paar von einer Netzliste und Bilddaten einer Schaltung als Daten für das Lernen vorbereitet werden. Zur Vorbereitung der großen Menge von Daten wird beispielsweise auch das folgende Verfahren angegeben: Ein Programm wird erstellt, das eine Netzliste automatisch zufällig erzeugt, und ferner wird ein Programm erstellt, das eine Dokumentdatei aus der automatisch erzeugten Netzliste erstellt. Dabei wird es bevorzugt, dass ein Programm derart erstellt wird, dass eine Reihe von der Erzeugung der Netzliste und der Erstellung der Dokumentdatei durchgeführt werden kann. Auf diese Weise kann ein Paar einer Netzliste und einer Dokumentdatei als Daten für das Lernen vorbereitet werden.
Es sei angemerkt, dass diese Ausführungsform je nach Bedarf mit einer anderen Ausführungsform, die in dieser Beschreibung beschrieben wird, kombiniert werden kann.
(Ausführungsform 2)
Bei dieser Ausführungsform werden Beispiele für eine arithmetische Schaltung beschrieben, die in einem System einer Ausführungsform der vorliegenden Erfindung verwendet wird und eine Operation eines neuronalen Netzes durchführt.
<Hierarchisches neuronales Netz>
Zuerst wird ein hierarchisches neuronales Netz beschrieben. Das hierarchische neuronale Netz umfasst beispielsweise eine Eingabeschicht, eine oder mehrere Zwischenschichten (versteckte Schichten) und eine Ausgabeschicht, insgesamt drei oder mehr Schichten. Ein Beispiel dafür ist ein hierarchisches neuronales Netz 100, das in 8A dargestellt wird, und das neuronale Netz 100 umfasst erste bis R-te Schichten (hier kann R eine ganze Zahl von größer als oder gleich 4 sein). Die erste Schicht entspricht insbesondere der Eingabeschicht, die R-te Schicht entspricht der Ausgabeschicht, und die anderen Schichten entsprechen den Zwischenschichten. Es sei angemerkt, dass 8A die (k-1)-te Schicht und die k-te Schicht (hier ist k eine ganze Zahl von größer als oder gleich 3 und kleiner als oder gleich R-1) als Zwischenschichten darstellt und dass die Darstellung der anderen Zwischenschichten weggelassen wird.
Jede Schicht des neuronalen Netzes 100 umfasst ein oder mehrere Neuronen. In 8A umfasst die erste Schicht Neuronen N₁ ⁽¹⁾ bis N_p ⁽¹⁾ (hier ist p eine ganze Zahl von größer als oder gleich 1), die (k-1)-te Schicht umfasst Neuronen N₁ ^(k-1) bis N_m ^(k-1) (hier ist m eine ganze Zahl von größer als oder gleich 1), die k-te Schicht umfasst Neuronen N₁ ^(k) bis N_n ^(k) (hier ist n eine ganze Zahl von größer als oder gleich 1), und die R-te Schicht umfasst Neuronen N₁ ^(R) bis N_q ^(R) (hier ist q eine ganze Zahl von größer als oder gleich 1).
Es sei angemerkt, dass 8Azusätzlich zu dem Neuron N₁ ⁽¹⁾, dem Neuron N_p ⁽¹⁾, dem Neuron N₁ ^(k-1), dem Neuron N_m ^(k-1), dem Neuron N₁ ^(k), dem Neuron N_n ^(k), dem Neuron N₁ ^(R) und dem Neuron N_q ^(R) ein Neuron N_i ^(k-1) (hier ist i eine ganze Zahl von größer als oder gleich 1 und kleiner als oder gleich m) in der (k-1)-ten Schicht und ein Neuron N_j ^(k) (hier ist j eine ganze Zahl von größer als oder gleich 1 und kleiner als oder gleich n) in der k-ten Schicht darstellt und dass die Darstellung der anderen Neuronen weggelassen wird.
Als Nächstes werden die Übertragung eines Signals von einem Neuron in der vorherigen Schicht auf ein Neuron in der nächsten Schicht sowie Signale, die in die Neuronen eingegeben oder aus diesen ausgegeben werden, beschrieben. Es sei angemerkt, dass in dieser Erläuterung der Fokus auf das Neuron N_j ^(k) in der k-ten Schicht liegt.
8B stellt das Neuron N_j ^(k) in der k-ten Schicht, Signale, die in das Neuron N_j ^(k) eingegeben werden, und ein Signal dar, das aus dem Neuron N_j ^(k) ausgegeben wird.
Insbesondere werden z₁ ^(k-1) bis z_m ^(k-1), die Ausgangssignale der Neuronen N₁ ^(k-1) bis N_m ^(k-1) in der (k-1)-ten Schicht sind, an das Neuron N_j ^(k) ausgegeben. Dann erzeugt das Neuron N_j ^(k)z_j ^(k) entsprechend z₁ ^(k-1) bis z_m ^(k-1) und gibt z_j ^(k) als Ausgangssignal an jedes Neuron in der (k+1)-ten Schicht (nicht dargestellt) aus.
Der Übertragungsgrad eines Signals, das von einem Neuron in der vorherigen Schicht in ein Neuron in der nächsten Schicht eingegeben wird, wird durch die Verbindungsstärke einer Synapse, die diese Neuronen verbindet (nachstehend als Gewichtskoeffizient bezeichnet), bestimmt. In dem neuronalen Netz 100 wird das Signal, das aus dem Neuron in der vorherigen Schicht ausgegeben wird, mit einem entsprechenden Gewichtskoeffizienten multipliziert und in das Neuron in der nächsten Schicht eingegeben. Das Signal, das in das Neuron N_j ^(k) in der k-ten Schicht eingegeben wird, kann durch die Formel (D1) dargestellt werden, wobei i eine ganze Zahl von größer als oder gleich 1 und kleiner als oder gleich m ist und der Gewichtskoeffizient einer Synapse zwischen dem Neuron N_i ^(k-1) in der (k-1)-ten Schicht und dem Neuron N_j ^(k) in der k-ten Schicht als w_i ^(k-1) _j ^(k) definiert wird.
[Formel 1] $w_{i}^{(k - 1)}_{j}^{(k)} \cdot z_{i}^{(k - 1)}$
Mit anderen Worten: Wenn Signale von den jeweiligen Neuronen N₁ ^(k-1) bis N_m ^(k-1) in der (k-1)-ten Schicht auf das Neuron N_j ^(k) in der k-ten Schicht übertragen werden, werden diese Signale z₁ ^(k-1) bis z_m ^(k-1) mit Gewichtskoeffizienten w₁ ^(k-1)j^(k) bis w_m ^(k-1)j^(k) die den jeweiligen Signalen entsprechen, multipliziert. Dann werden w₁ ^(k-1)j^(k) z₁ ^(k-1) bis w_m ^(k-1)j^(k)·z_m ^(k-1) in das Neuron N_j ^(k) in der k-ten Schicht eingegeben. Zu diesem Zeitpunkt wird die Summe u_j ^(k) der Signale, die in das Neuron N_j ^(k) in der k-ten Schicht eingegeben werden, durch die Formel (D2) dargestellt.
[Formel 2] $u_{j}^{(k)} = \sum_{i = 1}^{m} w_{i}^{(k - 1)}_{j}^{(k)} \cdot z_{i}^{(k - 1)}$
Dem Ergebnis der Produktsumme der Gewichtskoeffizienten w₁ ^(k-1)j^(k) bis w_m ^(k-1)j^(k) und der Signale z₁ ^(k-1) bis z_m ^(k-1) der Neuronen kann ferner eine Vorspannung als Neigung hinzugefügt werden. Die Formel (D2) kann in die folgende Formel umformuliert werden, wenn b eine Vorspannung darstellt.
[Formel 3] $u_{j}^{(k)} = \sum_{i = 1}^{m} w_{i}^{(k - 1)}_{j}^{(k)} \cdot z_{i}^{(k - 1)} + b$
Das Neuron N_j ^(k) erzeugt das Ausgangssignal z_j ^(k) entsprechend u_j ^(k). Hier wird das Ausgangssignal z_j ^(k) von dem Neuron N_j ^(k) durch die folgende Formel definiert.
[Formel 4] $z_{j}^{(k)} = f (u_{j}^{(k)})$
Bei der Funktion f(u_j ^(k)) handelt es sich um eine Aktivierungsfunktion im hierarchischen neuronalen Netz, wobei eine Treppenfunktion, eine lineare Rampenfunktion, eine Sigmoidfunktion oder dergleichen zum Einsatz kommen kann. Es sei angemerkt, dass die gleiche Aktivierungsfunktion für alle Neuronen verwendet werden kann oder sich Aktivierungsfunktionen voneinander unterscheiden können. Zudem können die Aktivierungsfunktionen der Neuronen zwischen Schichten gleich sein oder sich voneinander unterscheiden.
Das Signal, das ein Neuron in jeder Schicht ausgibt, der Gewichtskoeffizient w oder die Vorspannung b kann einen Analogwert oder einen Digitalwert aufweisen. Der Digitalwert kann beispielsweise binär oder trinär sein. Es kann auch ein Wert mit mehr Bits zum Einsatz kommen. Im Falle eines Analogwertes kann beispielsweise eine lineare Rampenfunktion oder eine Sigmoidfunktion als Aktivierungsfunktion verwendet werden. Im Falle eines binären Digitalwertes kann beispielsweise eine Treppenfunktion mit einer Ausgabe von -1 bzw. 1 oder 0 bzw. 1 verwendet werden. Außerdem kann das Signal, das ein Neuron in jeder Schicht ausgibt, trinär oder mehrwertig sein; in diesem Fall kann als Aktivierungsfunktion beispielsweise eine Treppenfunktion mit einer Ausgabe von drei oder mehr Werten, z. B. einer Ausgabe von -1, 0 bzw. 1 oder einer Ausgabe von 0, 1 bzw. 2, verwendet werden. Als Aktivierungsfunktion zum Ausgeben von fünf Werten kann beispielsweise eine Treppenfunktion mit einer Ausgabe von -2, -1, 0, 1 bzw. 2 verwendet werden. Wenn ein Digitalwert für das Signal, das ein Neuron in jeder Schicht ausgibt, und/oder den Gewichtskoeffizienten w und/oder die Vorspannung b verwendet wird, kann beispielsweise die Schaltungsgröße verkleinert werden, kann der Stromverbrauch verringert werden oder kann die Operationsgeschwindigkeit erhöht werden. Wenn ein Analogwert für das Signal, das ein Neuron in jeder Schicht ausgibt, und/oder den Gewichtskoeffizienten w und/oder die Vorspannung b verwendet wird, kann die Operationsgenauigkeit verbessert werden.
Wenn Eingangssignale in die erste Schicht (Eingabeschicht) eingegeben werden, erzeugt das neuronale Netz 100 sequentiell in jeder Schicht der ersten Schicht (Eingabeschicht) bis zu der letzten Schicht (Ausgabeschicht) Ausgangssignale gemäß der Formel (D1), der Formel (D2) (oder der Formel (D3)) und der Formel (D4) auf Basis der Signale, die von der vorherigen Schicht eingegeben werden, und gibt diese Ausgangssignale an die nächste Schicht aus. Die Signale, die von der letzten Schicht (Ausgabeschicht) ausgegeben werden, entsprechen den Berechnungsergebnissen des neuronalen Netzes 100.
<Konfigurationsbeispiel 1 einer arithmetischen Schaltung>
Als Nächstes wird ein Beispiel für eine Schaltung beschrieben, die in dem vorstehend beschriebenen neuronalen Netz 100 eine Produkt-Summen-Operation und eine Berechnung der Aktivierungsfunktion durchführt.
9 stellt ein Konfigurationsbeispiel einer arithmetischen Schaltung MAC1 dar. Es handelt sich bei der arithmetischen Schaltung MAC1 in 9 um eine Schaltung, die eine Produkt-Summen-Operation unter Verwendung von ersten Daten, die in einer nachstehend zu beschreibenden Speicherzelle gehalten sind, und eingegebenen zweiten Daten sowie eine Berechnung der Aktivierungsfunktion unter Verwendung des Ergebnisses der Produkt-Summen-Operation durchführt. Es sei angemerkt, dass die ersten Daten und die zweiten Daten jeweils z. B. analoge Daten oder mehrstufige Daten (diskrete Daten) sein können.
Die arithmetische Schaltung MAC1 beinhaltet eine Stromquellenschaltung CS, eine Stromspiegelschaltung CM, eine Schaltung WDD, eine Schaltung WLD, eine Schaltung CLD, eine Schaltung OFST, eine Aktivierungsfunktionsschaltung ACTV und ein Speicherzellenarray CA.
Das Speicherzellenarray CA beinhaltet eine Speicherzelle AM[1], eine Speicherzelle AM[2], eine Speicherzelle AMref[1] und eine Speicherzelle AMref[2]. Die Speicherzelle AM[1] und die Speicherzelle AM[2] weisen jeweils eine Funktion auf, die ersten Daten zu halten. Die Speicherzelle AMref[1] und die Speicherzelle AMref[2] weisen jeweils eine Funktion auf, Referenzdaten zu halten, die für die Produkt-Summen-Operation erforderlich sind. Es sei angemerkt, dass die Referenzdaten, wie die ersten Daten und die zweiten Daten, analoge Daten oder mehrstufige Daten (diskrete Daten) sein können.
Obwohl in dem Speicherzellenarray CA in 9 die Speicherzellen in einer Matrix von zwei Zeilen und zwei Spalten angeordnet sind, können die Speicherzellen in einer Matrix von drei oder mehr Zeilen und drei oder mehr Spalten angeordnet sein. In dem Fall, in dem eine Multiplikation anstelle der Produkt-Summen-Operation durchgeführt wird, kann das Speicherzellenarray CA eine Struktur aufweisen, bei der die Speicherzellen in einer Matrix von einer Zeile und zwei oder mehr Spalten angeordnet sind.
Die Speicherzelle AM[1], die Speicherzelle AM[2], die Speicherzelle AMref[1] und die Speicherzelle AMref[2] beinhalten jeweils einen Transistor Tr11, einen Transistor Tr12 und einen Kondensator C1.
Es handelt sich bei dem Transistor Tr11 vorzugsweise um einen OS-Transistor. Zusätzlich handelt es sich bei einem Kanalbildungsbereich des Transistors Tr11 vorzugsweise um ein Oxid, das mindestens eines von Indium, einem Element M (das Element M ist beispielsweise eine oder mehrere Arten, die aus Aluminium, Gallium, Yttrium, Kupfer, Vanadium, Beryllium, Bor, Titan, Eisen, Nickel, Germanium, Zirconium, Molybdän, Lanthan, Cer, Neodym, Hafnium, Tantal, Wolfram, Magnesium und dergleichen ausgewählt werden) und Zink enthält. Bevorzugter weist der Transistor Tr11 insbesondere eine Struktur eines Transistors auf, der bei der Ausführungsform 3 beschrieben wird.
Indem ein OS-Transistor als Transistor Tr11 verwendet wird, kann der Leckstrom des Transistors Tr11 unterdrückt werden; daher kann in einigen Fällen eine Produkt-Summen-Operations-Schaltung mit hoher Berechnungsgenauigkeit erzielt werden. Indem ein OS-Transistor als Transistor Tr11 verwendet wird, kann ferner die Menge des Leckstroms, der von einem Halteknoten in eine Schreib-Wortleitung fließt, in hohem Maßen verringert werden, wenn sich der Transistor Tr11 in einem nichtleitenden Zustand befindet. Mit anderen Worten: Die Häufigkeit der Aktualisierungsvorgänge des Potentials des Halteknotens kann verringert werden; daher kann der Stromverbrauch der Produkt-Summen-Operations-Schaltung verringert werden.
Indem ein OS-Transistor auch als Transistor Tr12 verwendet wird, können der Transistor Tr12 und der Transistor Tr11 gleichzeitig hergestellt werden; daher kann in einigen Fällen der Herstellungsprozess der Produkt-Summen-Operations-Schaltung verkürzt werden. Ein Kanalbildungsbereich des Transistors Tr12 kann Silizium anstelle eines Oxids enthalten. Als Silizium kann beispielsweise amorphes Silizium (in einigen Fällen als hydriertes amorphes Silizium bezeichnet), mikrokristallines Silizium, polykristallines Silizium, einkristallines Silizium oder dergleichen verwendet werden.
In jeder der Speicherzelle AM[1], der Speicherzelle AM[2], der Speicherzelle AMref[1] und der Speicherzelle AMref[2] ist ein erster Anschluss des Transistors Tr11 elektrisch mit einem Gate des Transistors Tr12 verbunden. Ein erster Anschluss des Transistors Tr12 ist elektrisch mit einer Leitung VR verbunden. Ein erster Anschluss des Kondensators C1 ist elektrisch mit dem Gate des Transistors Tr12 verbunden.
In der Speicherzelle AM[1] ist ein zweiter Anschluss des Transistors Tr11 elektrisch mit einer Leitung WD verbunden, und ein Gate des Transistors Tr11 ist elektrisch mit einer Leitung WL[1] verbunden. Ein zweiter Anschluss des Transistors Tr12 ist elektrisch mit einer Leitung BL verbunden, und ein zweiter Anschluss des Kondensators C1 ist elektrisch mit einer Leitung CL[1] verbunden. Es sei angemerkt, dass in der Speicherzelle AM[1] in 9 eine Verbindungsstelle des ersten Anschlusses des Transistors Tr11, des Gates des Transistors Tr12 und des ersten Anschlusses des Kondensators C1 als Knoten NM[1] bezeichnet wird. Außerdem wird ein Strom, der von der Leitung BL in den zweiten Anschluss des Transistors Tr12 fließt, als /_AM[1] bezeichnet.
In der Speicherzelle AM[2] ist ein zweiter Anschluss des Transistors Tr11 elektrisch mit der Leitung WD verbunden, und ein Gate des Transistors Tr11 ist elektrisch mit einer Leitung WL[2] verbunden. Ein zweiter Anschluss des Transistors Tr12 ist elektrisch mit der Leitung BL verbunden, und ein zweiter Anschluss des Kondensators C1 ist elektrisch mit einer Leitung CL[2] verbunden. Es sei angemerkt, dass in der Speicherzelle AM[2] in 9 eine Verbindungsstelle des ersten Anschlusses des Transistors Tr11, des Gates des Transistors Tr12 und des ersten Anschlusses des Kondensators C1 als Knoten NM[2] bezeichnet wird. Außerdem wird ein Strom, der von der Leitung BL in den zweiten Anschluss des Transistors Tr12 fließt, als /_AM[2] bezeichnet.
In der Speicherzelle AMref[1] ist ein zweiter Anschluss des Transistors Tr11 elektrisch mit einer Leitung WDref verbunden, und ein Gate des Transistors Tr11 ist elektrisch mit der Leitung WL[1] verbunden. Ein zweiter Anschluss des Transistors Tr12 ist elektrisch mit einer Leitung BLref verbunden, und ein zweiter Anschluss des Kondensators C1 ist elektrisch mit der Leitung CL[1] verbunden. Es sei angemerkt, dass in der Speicherzelle AMref[1] in 9 eine Verbindungsstelle des ersten Anschlusses des Transistors Tr11, des Gates des Transistors Tr12 und des ersten Anschlusses des Kondensators C1 als Knoten NMref[1] bezeichnet wird. Außerdem wird ein Strom, der von der Leitung BLref in den zweiten Anschluss des Transistors Tr12 fließt, als /_AMref[1] bezeichnet.
In der Speicherzelle AMref[2] ist ein zweiter Anschluss des Transistors Tr11 elektrisch mit der Leitung WDref verbunden, und ein Gate des Transistors Tr11 ist elektrisch mit der Leitung WL[2] verbunden. Ein zweiter Anschluss des Transistors Tr12 ist elektrisch mit der Leitung BLref verbunden, und ein zweiter Anschluss des Kondensators C1 ist elektrisch mit der Leitung CL[2] verbunden. Es sei angemerkt, dass in der Speicherzelle AMref[2] in 9 eine Verbindungsstelle des ersten Anschlusses des Transistors Tr11, des Gates des Transistors Tr12 und des ersten Anschlusses des Kondensators C1 als Knoten NMref[2] bezeichnet wird. Außerdem wird ein Strom, der von der Leitung BLref in den zweiten Anschluss des Transistors Tr12 fließt, als /_Mref[2] bezeichnet.
Der Knoten NM[1], der Knoten NM[2], der Knoten NMref[1] und der Knoten NMref[2], die vorstehend beschrieben worden sind, dienen als Halteknoten der jeweiligen Speicherzellen.
Es handelt sich bei der Leitung VR um eine Leitung zum Zuführen eines Stroms zwischen dem ersten Anschluss und dem zweiten Anschluss des Transistors Tr12 in jeder der Speicherzelle AM[1], der Speicherzelle AM[2], der Speicherzelle AMref[1] und der Speicherzelle AMref[2]. Daher dient die Leitung VR als Leitung zum Zuführen eines vorbestimmten Potentials. Bei dieser Ausführungsform kann ein Potential, das von der Leitung VR zugeführt wird, ein Basispotential oder ein Potential sein, das niedriger als das Basispotential ist.
Die Stromquellenschaltung CS ist elektrisch mit der Leitung BL und der Leitung BLref verbunden. Die Stromquellenschaltung CS weist eine Funktion auf, der Leitung BL und der Leitung BLref einen Strom zuzuführen. Es sei angemerkt, dass sich die Menge an Strom, der der Leitung BL zugeführt wird, von der Menge an Strom, der der Leitung BLref zugeführt wird, unterscheiden kann. In diesem Strukturbeispiel wird ein Strom, der von der Stromquellenschaltung CS in die Leitung BL fließt, als Ic bezeichnet, und ein Strom, der von der Stromquellenschaltung CS in die Leitung BLref fließt, wird als /_Cref bezeichnet.
Die Stromspiegelschaltung CM beinhaltet eine Leitung IL und eine Leitung ILref. Die Leitung IL ist elektrisch mit der Leitung BL verbunden, und in 9 wird eine Verbindungsstelle der Leitung IL und der Leitung BL als Knoten NP bezeichnet. Die Leitung ILref ist elektrisch mit der Leitung BLref verbunden, und in 9 wird eine Verbindungsstelle der Leitung ILref und der Leitung BLref als Knoten NPref bezeichnet. Die Stromspiegelschaltung CM weist eine Funktion, einen Strom entsprechend einem Potential des Knotens NPref von dem Knoten NPref der Leitung BLref zu der Leitung ILref fließen zu lassen, und eine Funktion auf, einen Strom, der die gleiche Menge wie der Strom aufweist, von dem Knoten NP der Leitung BL zu der Leitung IL fließen zu lassen. Es sei angemerkt, dass in 9 der Strom, der von dem Knoten NP zu der Leitung IL fließt, und der Strom, der von dem Knoten NPref zu der Leitung ILref fließt, als /_CM bezeichnet werden. Außerdem wird ein Strom, der von der Stromspiegelschaltung CM durch die Leitung BL zu dem Speicherzellenarray CA fließt, als /_B bezeichnet, und ein Strom, der von der Stromspiegelschaltung CM durch die Leitung BLref zu dem Speicherzellenarray CA fließt, wird als /_Bref bezeichnet.
Die Schaltung WDD ist elektrisch mit der Leitung WD und der Leitung WDref verbunden. Die Schaltung WDD weist eine Funktion auf, Daten, die in jeder Speicherzelle des Speicherzellenarrays CA gespeichert werden sollen, zu senden.
Die Schaltung WLD ist elektrisch mit der Leitung WL[1] und der Leitung WL[2] verbunden. Die Schaltung WLD weist eine Funktion auf, eine Speicherzelle auszuwählen, in die Daten geschrieben werden, wenn die Daten in die Speicherzelle in dem Speicherzellenarray CA geschrieben werden.
Die Schaltung CLD ist elektrisch mit der Leitung CL[1] und der Leitung CL[2] verbunden. Die Schaltung CLD weist eine Funktion auf, ein Potential an den zweiten Anschluss des Kondensators C1 jeder der Speicherzellen in dem Speicherzellenarray CA anzulegen.
Die Schaltung OFST ist elektrisch mit der Leitung BL und einer Leitung OL verbunden. Die Schaltung OFST weist eine Funktion auf, die Menge an Strom, der von der Leitung BL zu der Schaltung OFST fließt, und/oder einen Änderungsbetrag des Stroms zu messen, der von der Leitung BL zu der Schaltung OFST fließt. Außerdem weist die Schaltung OFST eine Funktion auf, das Messergebnis an die Leitung OL auszugeben. Es sei angemerkt, dass die Schaltung OFST eine Struktur, bei der das Messergebnis in Form von Strom als solches an die Leitung OL ausgegeben wird, oder eine Struktur aufweisen kann, bei der das Messergebnis in eine Spannung umgewandelt wird und die Spannung an die Leitung OL ausgegeben wird. In 9 wird der Strom, der von der Leitung BL zu der Schaltung OFST fließt, als I_α bezeichnet.
Die Schaltung OFST kann beispielsweise eine in 10 dargestellte Struktur aufweisen. In 10 beinhaltet die Schaltung OFST einen Transistor Tr21, einen Transistor Tr22, einen Transistor Tr23, einen Kondensator C2 und einen Widerstand R1.
Ein erster Anschluss des Kondensators C2 ist elektrisch mit der Leitung BL verbunden, und ein erster Anschluss des Widerstands R1 ist elektrisch mit der Leitung BL verbunden. Ein zweiter Anschluss des Kondensators C2 ist elektrisch mit einem ersten Anschluss des Transistors Tr21 verbunden, und der erste Anschluss des Transistors Tr21 ist elektrisch mit einem Gate des Transistors Tr22 verbunden. Ein erster Anschluss des Transistors Tr22 ist elektrisch mit einem ersten Anschluss des Transistors Tr23 verbunden, und der erste Anschluss des Transistors Tr23 ist elektrisch mit der Leitung OL verbunden. Eine elektrische Verbindungsstelle des ersten Anschlusses des Kondensators C2 und des ersten Anschlusses des Widerstands R1 wird als Knoten Na bezeichnet, und eine elektrische Verbindungsstelle des zweiten Anschlusses des Kondensators C2, des ersten Anschlusses des Transistors Tr21 und des Gates des Transistors Tr22 wird als Knoten Nb bezeichnet.
Ein zweiter Anschluss des Widerstands R1 ist elektrisch mit einer Leitung VrefL verbunden. Ein zweiter Anschluss des Transistors Tr21 ist elektrisch mit einer Leitung VaL verbunden, und ein Gate des Transistors Tr21 ist elektrisch mit einer Leitung RST verbunden. Ein zweiter Anschluss des Transistors Tr22 ist elektrisch mit einer Leitung VDDL verbunden. Ein zweiter Anschluss des Transistors Tr23 ist elektrisch mit einer Leitung VSSL verbunden, und ein Gate des Transistors Tr23 ist elektrisch mit einer Leitung VbL verbunden.
Es handelt sich bei der Leitung VrefL um eine Leitung, von der ein Potential Vref zugeführt wird. Es handelt sich bei der Leitung VaL um eine Leitung, von der ein Potential Va zugeführt wird. Es handelt sich bei der Leitung VbL um eine Leitung, von der ein Potential Vb zugeführt wird. Es handelt sich bei der Leitung VDDL um eine Leitung, von der ein Potential VDD zugeführt wird. Es handelt sich bei der Leitung VSSL um eine Leitung, von der ein Potential VSS zugeführt wird. Insbesondere wird in diesem Konfigurationsbeispiel der Schaltung OFST das Potential VDD auf ein hohes Potential eingestellt und wird das Potential VSS auf ein niedriges Potential eingestellt. Es handelt sich bei der Leitung RST um eine Leitung, von der ein Potential zugeführt wird, mit dem ein leitender Zustand und ein nichtleitender Zustand des Transistors Tr21 umgeschaltet werden.
In der Schaltung OFST in 10 wird eine Source-Folgerschaltung von dem Transistor Tr22, dem Transistor Tr23, der Leitung VDDL, der Leitung VSSL und der Leitung VbL gebildet.
In der Schaltung OFST in 10 wird ein Potential, das von einem Strom, der durch die Leitung BL fließt, und dem Widerstand des Widerstands R1 abhängt, dem Knoten Na durch den Widerstand R1 und die Leitung VrefL zugeführt.
Ein Betriebsbeispiel der Schaltung OFST in 10 wird beschrieben. Wenn ein erstmaliger Strom (im Folgenden als erster Strom bezeichnet) durch die Leitung BL fließt, wird ein Potential, das von dem ersten Strom und dem Widerstand des Widerstands R1 abhängt, dem Knoten Na durch den Widerstand R1 und die Leitung VrefL zugeführt. Zu diesem Zeitpunkt wird der Transistor Tr21 eingeschaltet, so dass das Potential Va dem Knoten Nb zugeführt wird. Danach wird der Transistor Tr21 ausgeschaltet.
Als Nächstes wird dann, wenn ein zweimaliger Strom (im Folgenden als zweiter Strom bezeichnet) durch die Leitung BL fließt, ein Potential, das von dem zweiten Strom und dem Widerstand des Widerstands R1 abhängt, dem Knoten Na durch den Widerstand R1 und die Leitung VrefL zugeführt, wie in dem Fall, in dem der erste Strom fließt. Zu diesem Zeitpunkt befindet sich der Knoten Nb in einem schwebenden (potentialfreien) Zustand; daher ändert sich das Potential des Knotens Nb durch kapazitive Kopplung mit der Änderung des Potentials des Knotens Na. Wenn die Höhe der Änderung des Potentials des Knotens Na ΔV_Na ist und der kapazitive Kopplungskoeffizient 1 ist, ist das Potential des Knotens Nb Va+ΔV_Na. Wenn die Schwellenspannung des Transistors Tr22 V_th ist, wird durch die Leitung OL ein Potential Va+ΔV_Na-V_th ausgegeben. Hier kann dann, wenn das Potential Va die Schwellenspannung V_th ist, ein Potential ΔV_Na durch die Leitung OL ausgegeben werden.
Das Potential ΔV_Na wird durch den Änderungsbetrag von dem ersten Strom zu dem zweiten Strom, den Widerstand des Widerstands R1 und das Potential Vref bestimmt. Da der Widerstand des Widerstands R1 und das Potential Vref bekannt sein können, ermöglicht die Verwendung der Schaltung OFST in 10, dass der Änderungsbetrag des Stroms, der in die Leitung BL fließt, aus dem Potential ΔV_Na ermittelt wird.
Die Aktivierungsfunktionsschaltung ACTV ist elektrisch mit der Leitung OL und einer Leitung NIL verbunden. Das Ergebnis des Änderungsbetrags des Stroms, der durch die Schaltung OFST gemessen wird, wird durch die Leitung OL in die Aktivierungsfunktionsschaltung ACTV eingegeben. Die Aktivierungsfunktionsschaltung ACTV führt eine Operation des Ergebnisses gemäß eines vordefinierten Funktionssystems durch. Als Funktionssystem kann z. B. eine Sigmoidfunktion, eine Tanh-Funktion, eine Softmax-Funktion, eine ReLU-Funktion, eine Schwellenfunktion oder dergleichen verwendet werden. Diese Funktionen werden als Aktivierungsfunktion in einem neuronalen Netz verwendet.
<Betriebsbeispiel 1 der arithmetischen Schaltung>
Als Nächstes wird ein Betriebsbeispiel der arithmetischen Schaltung MAC1 beschrieben.
11 ist ein Ablaufdiagramm, das das Betriebsbeispiel der arithmetischen Schaltung MAC1 zeigt. Das Ablaufdiagramm in 11 zeigt Veränderungen der Potentiale der Leitung WL[1], der Leitung WL[2], der Leitung WD, der Leitung WDref, des Knotens NM[1], des Knotens NM[2], des Knotens NMref[1], des Knotens NMref[2], der Leitung CL[1] und der Leitung CL[2] sowie Veränderungen des Stroms I_B-I_α und des Stroms I_Bref zwischen dem Zeitpunkt T01 und dem Zeitpunkt T09. Insbesondere bezeichnet der Strom I_B-I_α die Summe der Ströme, die durch die Leitung BL zu der Speicherzelle AM[1] und der Speicherzelle AM[2] des Speicherzellenarrays CA fließen.
<<Zwischen dem Zeitpunkt T01 und dem Zeitpunkt T02>>
Zwischen dem Zeitpunkt T01 und dem Zeitpunkt T02 wird ein hohes Potential (in 11 als „Hoch“ bezeichnet) an die Leitung WL[1] angelegt, und ein niedriges Potential (in 11 als „Niedrig“ bezeichnet) wird an die Leitung WL[2] angelegt. Ferner wird ein Potential, das um V_PR-V_W[1] höher als ein Erdpotential (in 11 als „GND“ bezeichnet) ist, an die Leitung WD angelegt, und ein Potential, das um VPR höher als das Erdpotential ist, wird an die Leitung WDref angelegt. Ferner wird ein Bezugspotential (in 11 als „REFP“ bezeichnet) an jede der Leitung CL[1] und der Leitung CL[2] angelegt.
Es sei angemerkt, dass das Potential V_W[1] ein Potential ist, das einem Satz der ersten Daten entspricht. Das Potential VPR ist ein Potential, das den Referenzdaten entspricht.
Zu diesem Zeitpunkt wird ein hohes Potential an jedes der Gates der Transistoren Tr11 in der Speicherzelle AM[1] und der Speicherzelle AMref[1] angelegt; demzufolge werden die Transistoren Tr11 in der Speicherzelle AM[1] und der Speicherzelle AMref[1] jeweils eingeschaltet. Daher wird ein Teil zwischen der Leitung WD und dem Knoten NM[1] in der Speicherzelle AM[1] in einen leitenden Zustand versetzt, und das Potential des Knotens NM[1] wird zu V_PR-V_W[1]. In ähnlicher Weise wird ein Teil zwischen der Leitung WDref und dem Knoten NMref[1] in der Speicherzelle AMref[1] in einen leitenden Zustand versetzt, und das Potential des Knotens NMref[1] wird zu V_PR.
Der Strom, der von dem zweiten Anschluss zu dem ersten Anschluss des Transistors Tr12 in jeder der Speicherzelle AM[1] und der Speicherzelle AMref[1] fließt, wird in Betracht gezogen. Wenn der Strom, der von der Leitung BL durch den zweiten Anschluss zu dem ersten Anschluss des Transistors Tr12 in der Speicherzelle AM[1] fließt, als I_AM[1],0 bezeichnet wird, kann I_AM[1],0 durch die folgende Formel dargestellt werden.
[Formel 5] $I_{AM [1],0} = k {(V_{PR} - V_{W [1]} - V_{th})}^{2}$
Es sei angemerkt, dass k eine Konstante ist, die durch die Kanallänge, die Kanalbreite, die Beweglichkeit, die Kapazität eines Gate-Isolierfilms und dergleichen des Transistors Tr12 bestimmt wird. Weiterhin ist V_th die Schwellenspannung des Transistors Tr12.
Wenn der Strom, der von der Leitung BLref durch den zweiten Anschluss zu dem ersten Anschluss des Transistors Tr12 in der Speicherzelle AMref[1] fließt, als I_AMref[1],0 bezeichnet wird, kann I_AMref[1],0 in ähnlicher Weise durch die folgende Formel dargestellt werden.
[Formel 6] $I_{AMref [1],0} = k {(V_{PR} - V_{th})}^{2}$
Es sei angemerkt, dass ein niedriges Potential an jedes der Gates der Transistoren Tr11 in der Speicherzelle AM[2] und der Speicherzelle AMref[2] angelegt wird; demzufolge werden die Transistoren Tr11 in der Speicherzelle AM[2] und der Speicherzelle AMref[2] jeweils ausgeschaltet. Daher werden die Potentiale nicht in den Knoten NM[2] und den Knoten NMref[2] geschrieben.
<<Zwischen dem Zeitpunkt T02 und dem Zeitpunkt T03>>
Zwischen dem Zeitpunkt T02 und dem Zeitpunkt T03 wird ein niedriges Potential an die Leitung WL[1] angelegt. Zu diesem Zeitpunkt wird ein niedriges Potential an jedes der Gates der Transistoren Tr11 in der Speicherzelle AM[1] und der Speicherzelle AMref[1] angelegt; demzufolge werden die Transistoren Tr11 in der Speicherzelle AM[1] und der Speicherzelle AMref[1] jeweils ausgeschaltet.
Das niedrige Potential wird vor dem Zeitpunkt T02 immer noch an die Leitung WL[2] angelegt. Daher ist der Transistor Tr11 in jeder der Speicherzelle AM[2] und der Speicherzelle AMref[2] vor dem Zeitpunkt T02 immer noch ausgeschaltet.
Wie vorstehend beschrieben, sind die Transistoren Tr11 in der Speicherzelle AM[1], der Speicherzelle AM[2], der Speicherzelle AMref[1] und der Speicherzelle AMref[2] jeweils ausgeschaltet; daher sind die Potentiale des Knotens NM[1], des Knotens NM[2], des Knotens NMref[1] und des Knotens NMref[2] jeweils zwischen dem Zeitpunkt T02 und dem Zeitpunkt T03 gehalten.
Wenn insbesondere ein OS-Transistor als Transistor Tr11 in jeder der Speicherzelle AM[1], der Speicherzelle AM[2], der Speicherzelle AMref[1] und der Speicherzelle AMref[2] verwendet wird, wie bei der Schaltungskonfiguration der arithmetischen Schaltung MAC1 beschrieben, kann der Leckstrom, der zwischen dem ersten Anschluss und dem zweiten Anschluss jedes der Transistoren Tr11 fließt, verringert werden, so dass die Potentiale des Knotens NM[1], des Knotens NM[2], des Knotens NMref[1] und des Knotens NMref[2] jeweils lange Zeit gehalten werden können.
Zwischen dem Zeitpunkt T02 und dem Zeitpunkt T03 wird das Erdpotential an die Leitung WD und die Leitung WDref angelegt. Die Transistoren Tr11 in der Speicherzelle AM[1], der Speicherzelle AM[2], der Speicherzelle AMref[1] und der Speicherzelle AMref[2] sind jeweils ausgeschaltet; daher werden die Potentiale, die in dem Knoten NM[1], dem Knoten NM[2], dem Knoten NMref[1] und dem Knoten NMref[2] gehalten werden, durch die Anlegung von Potentialen von der Leitung WD und der Leitung WDref nicht geschrieben.
<<Zwischen dem Zeitpunkt T03 und dem Zeitpunkt T04>>
Zwischen dem Zeitpunkt T03 und dem Zeitpunkt T04 wird ein niedriges Potential an die Leitung WL[1] angelegt, und ein hohes Potential wird an die Leitung WL[2] angelegt. Ferner wird ein Potential, das um V_PR-V_W[2] höher als das Erdpotential ist, an die Leitung WD angelegt, und ein Potential, das um VPR höher als das Erdpotential ist, wird an die Leitung WDref angelegt. Ferner wird das Bezugspotential vor dem Zeitpunkt T02 immer noch an jede der Leitung CL[1] und der Leitung CL[2] angelegt.
Es sei angemerkt, dass das Potential V_W[2] ein Potential ist, das einem Satz der ersten Daten entspricht.
Zu diesem Zeitpunkt wird ein hohes Potential an jedes der Gates der Transistoren Tr11 in der Speicherzelle AM[2] und der Speicherzelle AMref[2] angelegt; demzufolge werden die Transistoren Tr11 in der Speicherzelle AM[2] und der Speicherzelle AMref[2] jeweils eingeschaltet. Daher wird ein Teil zwischen der Leitung WD und dem Knoten NM[2] in der Speicherzelle AM[2] in einen leitenden Zustand versetzt, und das Potential des Knotens NM[2] wird zu V_PR-V_W[2]. In ähnlicher Weise wird ein Teil zwischen der Leitung WDref und dem Knoten NMref[2] in der Speicherzelle AMref[2] in einen leitenden Zustand versetzt, und das Potential des Knotens NMref[2] wird zu V_PR.
Der Strom, der von dem zweiten Anschluss zu dem ersten Anschluss des Transistors Tr12 in jeder der Speicherzelle AM[2] und der Speicherzelle AMref[2] fließt, wird in Betracht gezogen. Wenn der Strom, der von der Leitung BL durch den zweiten Anschluss zu dem ersten Anschluss des Transistors Tr12 in der Speicherzelle AM[2] fließt, als I_AM[2],0 bezeichnet wird, kann I_AM[2],0 durch die folgende Formel dargestellt werden.
[Formel 7] $I_{AM [2],0} = k {(V_{PR} - V_{W [2]} - V_{th})}^{2}$
Wenn der Strom, der von der Leitung BLref durch den zweiten Anschluss zu dem ersten Anschluss des Transistors Tr12 in der Speicherzelle AMref[2] fließt, als I_AMref[2],0 bezeichnet wird, kann I_AMref[2],0 in ähnlicher Weise durch die folgende Formel dargestellt werden.
[Formel 8] $I_{AMref [2],0} = k {(V_{PR} - V_{th})}^{2}$
<<Zwischen dem Zeitpunkt T04 und dem Zeitpunkt T05>>
Hier werden Ströme beschrieben, die zwischen dem Zeitpunkt T04 und dem Zeitpunkt T05 in die Leitung BL und die Leitung BLref fließen.
Der Leitung BLref wird ein Strom von der Stromquellenschaltung CS zugeführt. Außerdem wird ein Strom durch die Stromspiegelschaltung CM, die Speicherzelle AMref[1] und die Speicherzelle AMref[2] an die Leitung BLref abgegeben. Wenn in der Leitung BLref I_Cref ein Strom ist, der von der Stromquellenschaltung CS zugeführt wird, und I_CM,0 ein Strom ist, der durch die Stromspiegelschaltung CM abgegeben wird, gilt gemäß der Kirchhoffschen Regel die folgende Formel.
[Formel 9] $I_{Cref} - I_{CM,0} = I_{AMref [1],0} + I_{AMref [2],0}$
Der Leitung BL wird ein Strom von der Stromquellenschaltung CS zugeführt. Außerdem wird ein Strom durch die Stromspiegelschaltung CM, die Speicherzelle AM[1] und die Speicherzelle AM[2] an die Leitung BL abgegeben. Außerdem fließt ein Strom auch von der Leitung BL zu der Schaltung OFST. Wenn in der Leitung BL I_C ein Strom ist, der von der Stromquellenschaltung CS zugeführt wird, und I_α,0 ein Strom ist, der von der Leitung BL zu der Schaltung OFST fließt, gilt gemäß der Kirchhoffschen Regel die folgende Formel.
[Formel 10] $I_{C} - I_{CM,0} = I_{AM [1],0} + I_{AM [2],0} + I_{α,0}$
<<Zwischen dem Zeitpunkt T05 und dem Zeitpunkt T06>>
Zwischen dem Zeitpunkt T05 und dem Zeitpunkt T06 wird ein Potential, das um V_X[1] höher als das Bezugspotential ist, an die Leitung CL[1] angelegt. Zu diesem Zeitpunkt wird das Potential V_X[1] an den zweiten Anschluss des Kondensators C1 in jeder der Speicherzelle AM[1] und der Speicherzelle AMref[1] angelegt; daher erhöhen sich die Potentiale der Gates der Transistoren Tr12.
Es sei angemerkt, dass das Potential V_X[1] ein Potential ist, das einem Satz der zweiten Daten entspricht.
Es sei angemerkt, dass eine Erhöhung des Potentials des Gates des Transistors Tr12 einem Potential entspricht, das durch Multiplikation einer Änderung des Potentials der Leitung CL[1] mit einem durch die Speicherzellenstruktur bestimmten kapazitiven Kopplungskoeffizienten erhalten wird. Der kapazitive Kopplungskoeffizient wird aus der Kapazität des Kondensators C1, der Gate-Kapazität des Transistors Tr12, der parasitären Kapazität und dergleichen berechnet. In diesem Betriebsbeispiel wird die Beschreibung in der Annahme vorgenommen, dass, um die Komplexität der Beschreibung zu vermeiden, eine Erhöhung des Potentials der Leitung CL[1] einen gleichen Wert aufweist wie die Erhöhung des Potentials des Gates des Transistors Tr12. Dies entspricht dem Fall, in dem der kapazitive Kopplungskoeffizient jeder der Speicherzelle AM[1] und der Speicherzelle AMref[1] auf 1 eingestellt wird.
Da der kapazitive Kopplungskoeffizient auf 1 eingestellt wird, erhöhen sich dann, wenn das Potential V_X[1] an den zweiten Anschluss des Kondensators C1 in jeder der Speicherzelle AM[1] und der Speicherzelle AMref[1] angelegt wird, die Potentiale des Knotens NM[1] und des Knotens NMref[1] jeweils um V_X[1].
Der Strom, der von dem zweiten Anschluss zu dem ersten Anschluss des Transistors Tr12 in jeder der Speicherzelle AM[1] und der Speicherzelle AMref[1] fließt, wird in Betracht gezogen. Wenn der Strom, der von der Leitung BL durch den zweiten Anschluss zu dem ersten Anschluss des Transistors Tr12 in der Speicherzelle AM[1] fließt, als I_AM[1],1 bezeichnet wird, kann I_AM[1],1 durch die folgende Formel dargestellt werden.
[Formel 11] $I_{AM [1],1} = k {(V_{PR} - V_{W [1]} + V_{X [1]} - V_{th})}^{2}$
Mit anderen Worten: Durch die Anlegung des Potentials V_X[1] an die Leitung CL[1] wird der Strom, der von der Leitung BL durch den zweiten Anschluss zu dem ersten Anschluss des Transistors Tr12 in der Speicherzelle AM[1] fließt, um I_AM[1],1-I_AM[1],0 (in 11 als ΔI_AM[1] bezeichnet) erhöht.
Wenn der Strom, der von der Leitung BLref durch den zweiten Anschluss zu dem ersten Anschluss des Transistors Tr12 in der Speicherzelle AMref[1] fließt, als I_AMref[1],1 bezeichnet wird, kann I_AMref[1],1 in ähnlicher Weise durch die folgende Formel dargestellt werden.
[Formel 12] $I_{AMref [1],1} = k {(V_{PR} + V_{X [1]} - V_{th})}^{2}$
Mit anderen Worten: Durch die Anlegung des Potentials V_X[1] an die Leitung CL[1] wird der Strom, der von der Leitung BLref durch den zweiten Anschluss zu dem ersten Anschluss des Transistors Tr12 in der Speicherzelle AMref[1] fließt, um I_AMref[1],1-I_AMref[1],0 (in 11 als ΔI_AMref[1] bezeichnet) erhöht.
Hier werden Ströme beschrieben, die in die Leitung BL und die Leitung BLref fließen.
Der Leitung BLref wird der Strom I_Cref von der Stromquellenschaltung CS zugeführt, wie in der Periode zwischen dem Zeitpunkt T04 und dem Zeitpunkt T05. Gleichzeitig wird ein Strom durch die Stromspiegelschaltung CM, die Speicherzelle AMref[1] und die Speicherzelle AMref[2] an die Leitung BLref abgegeben. Wenn in der Leitung BLref I_CM,1 ein Strom ist, der durch die Stromspiegelschaltung CM abgegeben wird, gilt gemäß der Kirchhoffschen Regel die folgende Formel.
[Formel 13] $I_{Cref} - I_{CM,1} = I_{AMref [1],1} + I_{AMref [2],0}$
Der Leitung BL wird der Strom I_C von der Stromquellenschaltung CS zugeführt, wie in der Periode zwischen dem Zeitpunkt T04 und dem Zeitpunkt T05. Gleichzeitig wird ein Strom durch die Stromspiegelschaltung CM, die Speicherzelle AM[1] und die Speicherzelle AM[2] an die Leitung BL abgegeben. Außerdem fließt ein Strom auch von der Leitung BL zu der Schaltung OFST. Wenn in der Leitung BL I_α,1 ein Strom ist, der von der Leitung BL zu der Schaltung OFST fließt, gilt gemäß der Kirchhoffschen Regel die folgende Formel.
[Formel 14] $I_{C} - I_{CM,1} = I_{AM [1],1} + I_{AM [2],0} + I_{α,1}$
Eine Differenz zwischen dem Strom I_α,0, der zwischen dem Zeitpunkt T04 und dem Zeitpunkt T05 von der Leitung BL zu der Schaltung OFST fließt, und dem Strom I_α,1, der zwischen dem Zeitpunkt T05 und dem Zeitpunkt T06 von der Leitung BL zu der Schaltung OFST fließt, wird als ΔI_α bezeichnet. Nachstehend wird ΔI_α als Differenzstrom in der arithmetischen Schaltung MAC1 bezeichnet. Der Differenzstrom ΔI_α kann durch die folgende Formel dargestellt werden, wobei die Formeln (E1) bis (E10) verwendet werden.
[Formel 15] $Δ I_{α} = I_{α,0} - I_{α,1} = 2 k V_{W [1]} V_{X [1]}$
<<Zwischen dem Zeitpunkt T06 und dem Zeitpunkt T07>>
Zwischen dem Zeitpunkt T06 und dem Zeitpunkt T07 wird das Bezugspotential an die Leitung CL[1] angelegt. Zu diesem Zeitpunkt wird das Bezugspotential an den zweiten Anschluss des Kondensators C1 in jeder der Speicherzelle AM[1] und der Speicherzelle AMref[1] angelegt; daher werden die Potentiale des Knotens NM[1] und des Knotens NMref[1] auf die jeweiligen Potentiale zwischen dem Zeitpunkt T04 und dem Zeitpunkt T05 zurückgesetzt.
<<Zwischen dem Zeitpunkt T07 und dem Zeitpunkt T08>>
Zwischen dem Zeitpunkt T07 und dem Zeitpunkt T08 wird ein Potential, das um V_X[1] höher als das Bezugspotential ist, an die Leitung CL[1] angelegt, und ein Potential, das um V_X[2] höher als das Bezugspotential ist, wird an die Leitung CL[2] angelegt. Zu diesem Zeitpunkt wird das Potential V_X[1] an den zweiten Anschluss des Kondensators C1 in jeder der Speicherzelle AM[1] und der Speicherzelle AMref[1] angelegt, und das Potential V_X[2] wird an den zweiten Anschluss des Kondensators C1 in jeder der Speicherzelle AM[2] und der Speicherzelle AMref[2] angelegt. Folglich erhöht sich das Potential des Gates des Transistors Tr12 in jeder der Speicherzelle AM[1], der Speicherzelle AM[2], der Speicherzelle AMref[1] und der Speicherzelle AMref[2].
Bezüglich der Veränderung des Potentials des Knotens in jeder der Speicherzelle AM[1] und der Speicherzelle AMref[1] kann auf den Vorgang zwischen dem Zeitpunkt T05 und dem Zeitpunkt T06 Bezug genommen werden. Für die Speicherzelle AM[2] und die Speicherzelle AMref[2] wird ebenfalls die Beschreibung in der Annahme vorgenommen, dass der kapazitive Kopplungskoeffizient jeder der Speicherzellen auf 1 eingestellt wird.
Da der kapazitive Kopplungskoeffizient auf 1 eingestellt wird, erhöhen sich dann, wenn das Potential V_X[2] an den zweiten Anschluss des Kondensators C1 in jeder der Speicherzelle AM[2] und der Speicherzelle AMref[2] angelegt wird, die Potentiale des Knotens NM[2] und des Knotens NMref[2] jeweils um V_X[2].
Der Strom, der von dem zweiten Anschluss zu dem ersten Anschluss des Transistors Tr12 in jeder der Speicherzelle AM[2] und der Speicherzelle AMref[2] fließt, wird in Betracht gezogen. Wenn der Strom, der von der Leitung BL durch den zweiten Anschluss zu dem ersten Anschluss des Transistors Tr12 in der Speicherzelle AM[1] fließt, als I_AM[2],1 bezeichnet wird, kann I_AM[2],1 durch die folgende Formel dargestellt werden.
[Formel 16] $I_{AM [2],1} = k {(V_{PR} - V_{W [2]} + V_{X [2]} - V_{th})}^{2}$
Mit anderen Worten: Durch die Anlegung des Potentials V_X[2] an die Leitung CL[2] wird der Strom, der von der Leitung BL durch den zweiten Anschluss zu dem ersten Anschluss des Transistors Tr12 in der Speicherzelle AM[2] fließt, um I_AM[2],1-I_AM[2],0 (in 11 als ΔI_AM[2] bezeichnet) erhöht.
Wenn der Strom, der von der Leitung BLref durch den zweiten Anschluss zu dem ersten Anschluss des Transistors Tr12 in der Speicherzelle AMref[2] fließt, als I_AMref[2],1 bezeichnet wird, kann I_AMref[2],1 in ähnlicher Weise durch die folgende Formel dargestellt werden.
[Formel 17] $I_{AMref [2],1} = k {(V_{PR} + V_{X [2]} - V_{th})}^{2}$
Mit anderen Worten: Durch die Anlegung des Potentials V_X[2] an die Leitung CL[2] wird der Strom, der von der Leitung BLref durch den zweiten Anschluss zu dem ersten Anschluss des Transistors Tr12 in der Speicherzelle AMref[2] fließt, um I_AMref[2],1-I_AMref[2],0 (in 11 als ΔI_AMref[2] bezeichnet) erhöht.
Hier werden Ströme beschrieben, die in die Leitung BL und die Leitung BLref fließen.
Der Leitung BLref wird der Strom I_Cref von der Stromquellenschaltung CS zugeführt, wie in der Periode zwischen dem Zeitpunkt T04 und dem Zeitpunkt T05. Gleichzeitig wird ein Strom durch die Stromspiegelschaltung CM, die Speicherzelle AMref[1] und die Speicherzelle AMref[2] an die Leitung BLref abgegeben. Wenn in der Leitung BLref I_CM,2 ein Strom ist, der durch die Stromspiegelschaltung CM abgegeben wird, gilt gemäß der Kirchhoffschen Regel die folgende Formel.
[Formel 18] $I_{Cref} - I_{CM,2} = I_{AMref [1],1} + I_{AMref [2],1}$
Der Leitung BL wird der Strom I_C von der Stromquellenschaltung CS zugeführt, wie in der Periode zwischen dem Zeitpunkt T04 und dem Zeitpunkt T05. Gleichzeitig wird ein Strom durch die Stromspiegelschaltung CM, die Speicherzelle AM[1] und die Speicherzelle AM[2] an die Leitung BL abgegeben. Außerdem fließt ein Strom auch von der Leitung BL zu der Schaltung OFST. Wenn in der Leitung BL I_α,3 ein Strom ist, der von der Leitung BL zu der Schaltung OFST fließt, gilt gemäß der Kirchhoffschen Regel die folgende Formel.
[Formel 19] $I_{C} - I_{CM,2} = I_{AM [1],1} + I_{AM [2],1} + I_{α,3}$
Der Differenzstrom ΔI_α, nämlich die Differenz zwischen dem Strom I_α,0, der zwischen dem Zeitpunkt T04 und dem Zeitpunkt T05 von der Leitung BL zu der Schaltung OFST fließt, und dem Strom I_α,3, der zwischen dem Zeitpunkt T07 und dem Zeitpunkt T08 von der Leitung BL zu der Schaltung OFST fließt, kann durch die folgende Formel dargestellt werden, wobei die Formeln (E1) bis (E8) und die Formeln (E12) bis (E15) verwendet werden.
[Formel 20] $Δ I_{α} = I_{α,0} - I_{α,3} = 2 k (V_{W [1]} V_{X [1]} + V_{W [2]} V_{X [2]})$
Wie durch die Formel (E11) und die Formel (E16) dargestellt, weist der Differenzstrom ΔI_α, der in die Schaltung OFST eingegeben wird, einen Wert auf, der der Summe der Produkte des Potentials V_W, das mehreren ersten Daten entspricht, und des Potentials Vx entspricht, das mehreren zweiten Daten entspricht. Das heißt, dass dann, wenn der Differenzstrom ΔI_α durch die Schaltung OFST gemessen wird, der Wert der Summe der Produkte der ersten Daten und der zweiten Daten erhalten werden kann.
<<Zwischen dem Zeitpunkt T08 und dem Zeitpunkt T09>>
Zwischen dem Zeitpunkt T08 und dem Zeitpunkt T09 wird das Bezugspotential an die Leitung CL[1] und die Leitung CL[2] angelegt. Zu diesem Zeitpunkt wird das Bezugspotential an den zweiten Anschluss des Kondensators C1 in jeder der Speicherzelle AM[1], der Speicherzelle AM[2], der Speicherzelle AMref[1] und der Speicherzelle AMref[2] angelegt; daher werden die Potentiale des Knotens NM[1], des Knotens NM[2], des Knotens NMref[1] und des Knotens NMref[2] auf die jeweiligen Potentiale zwischen dem Zeitpunkt T06 und dem Zeitpunkt T07 zurückgesetzt.
Zwischen dem Zeitpunkt T05 und dem Zeitpunkt T06 wird V_X[1] an die Leitung CL[1] angelegt, und zwischen dem Zeitpunkt T07 und dem Zeitpunkt T08 werden V_X[1] und V_X[2] an die Leitung CL[1] bzw. die Leitung CL[2] angelegt; jedoch können die Potentiale, die an die Leitung CL[1] und die Leitung CL[2] angelegt werden, jeweils niedriger als das Bezugspotential REFP sein. In dem Fall, in dem ein Potential, das niedriger als das Bezugspotential REFP ist, an die Leitung CL[1] und/oder die Leitung CL[2] angelegt wird, kann das Potential eines Halteknotens einer Speicherzelle, die mit der Leitung CL[1] und/oder der Leitung CL[2] verbunden ist, durch kapazitive Kopplung verringert werden. Daher kann eine Multiplikation der ersten Daten und eines Stücks der zweiten Daten, die einen negativen Wert aufweisen, in der Produkt-Summen-Operation durchgeführt werden. Beispielsweise kann in dem Fall, in dem zwischen dem Zeitpunkt T07 und dem Zeitpunkt T08 -V_X[2] anstelle von V_X[2] an die Leitung CL[2] angelegt wird, der Differenzstrom ΔI_α durch die folgende Formel dargestellt werden.
[Formel 21] $Δ I_{α} = I_{α,0} - I_{α,3} = 2 k (V_{W [1]} V_{X [1]} - V_{W [2]} V_{X [2]})$
Es sei angemerkt, dass, obwohl in diesem Betriebsbeispiel das Speicherzellenarray CA beschrieben wird, in dem die Speicherzellen in einer Matrix von zwei Zeilen und zwei Spalten angeordnet sind, eine Produkt-Summen-Operation auch für ein Speicherzellenarray, in dem Speicherzellen in einer Matrix von einer Zeile und zwei oder mehr Spalten angeordnet sind, oder ein Speicherzellenarray, in dem Speicherzellen in einer Matrix von drei oder mehr Zeilen und drei oder mehr Spalten angeordnet sind, durchgeführt werden kann. In einer derartigen Produkt-Summen-Operations-Schaltung werden Speicherzellen in einer der Vielzahl von Spalten verwendet, um Referenzdaten (Potential V_PR) zu halten, wodurch Produkt-Summen-Operationsverarbeitungen, deren Anzahl der Anzahl der anderen Spalten unter der Vielzahl von Spalten entspricht, gleichzeitig durchgeführt werden können. Das heißt, dass die Erhöhung der Anzahl von Spalten in einem Speicherzellenarray ermöglicht, eine Halbleitervorrichtung bereitzustellen, bei der eine Produkt-Summen-Operationsverarbeitung mit hoher Geschwindigkeit erzielt wird. Ferner ermöglicht die Erhöhung der Anzahl von Zeilen, die Anzahl von Termen, die in der Produkt-Summen-Operation addiert werden sollen, zu erhöhen. Der Differenzstrom ΔI_α in dem Fall, in dem die Anzahl von Zeilen erhöht wird, kann durch die folgende Formel dargestellt werden.
[Formel 22] $Δ I_{α} = 2 k \sum_{i} V_{W [i]} V_{X [i]}$
In dem Fall, in dem die bei dieser Ausführungsform beschriebene Produkt-Summen-Operations-Schaltung für die vorstehende versteckte Schicht verwendet wird, wird der Gewichtskoeffizient w_s[k]s[k-1] ^(k) als erste Daten in jeder der Speicherzellen AM in derselben Spalte gespeichert und wird das Ausgangssignal z_s[k-1] ^(k-1) von dem s[k-1]-ten Neuron in der (k-1)-ten Schicht als Potential (zweite Daten) verwendet, das von der Leitung CL in jeder Zeile angelegt wird, so dass die Summe der Produkte der ersten Daten und der zweiten Daten aus dem Differenzstrom ΔI_α erhalten werden kann. Außerdem wird der Wert der Aktivierungsfunktion unter Verwendung des Werts der Summe der Produkte erhalten, so dass der Wert der Aktivierungsfunktion als Signal, nämlich als Ausgangssignal z_s[k] ^(k) von dem s[k]-ten Neuron in der k-ten Schicht, dienen kann.
In dem Fall, in dem ferner die bei dieser Ausführungsform beschriebene Produkt-Summen-Operations-Schaltung für die vorstehende Ausgabeschicht verwendet wird, wird der Gewichtskoeffizient w_s[L]s[L-1] ^(L) als erste Daten in jeder der Speicherzellen AM in derselben Spalte gespeichert und wird das Ausgangssignal z_s[L-1] ^(L-1) von dem s[L-1]-ten Neuron in der (L-1)-ten Schicht als Potential (zweite Daten) verwendet, das von der Leitung CL in jeder Zeile angelegt wird, so dass die Summe der Produkte der ersten Daten und der zweiten Daten aus dem Differenzstrom ΔI_α erhalten werden kann. Außerdem wird der Wert der Aktivierungsfunktion unter Verwendung des Werts der Summe der Produkte erhalten, so dass der Wert der Aktivierungsfunktion als Signal, nämlich als Ausgangssignal z_s[L] ^(L) von dem s[L]-ten Neuron in der L-ten Schicht, dienen kann.
Es sei angemerkt, dass die bei dieser Ausführungsform beschriebene Eingabeschicht als Pufferschaltung, die ein Eingangssignal an die zweite Schicht ausgibt, dienen kann.
Es sei angemerkt, dass in der bei dieser Ausführungsform beschriebenen arithmetischen Schaltung die Anzahl von Zeilen der Speicherzellen AM der Anzahl von Neuronen in der vorhergehenden Schicht entspricht. Mit anderen Worten: Die Anzahl von Zeilen der Speicherzellen AM entspricht der Anzahl von Ausgangssignalen der Neuronen in der vorhergehenden Schicht, welche in ein Neuron in der nächsten Schicht eingegeben werden. Die Anzahl von Spalten der Speicherzellen AM entspricht der Anzahl von Neuronen in der nächsten Schicht. Mit anderen Worten: Die Anzahl von Spalten der Speicherzellen AM entspricht der Anzahl von Ausgangssignalen, die von den Neuronen in der nächsten Schicht ausgegeben werden. Das heißt, dass die Anzahl von Zeilen und die Anzahl von Spalten des Speicherzellenarrays der arithmetischen Schaltung abhängig von der Anzahl von Neuronen in jeder der vorhergehenden Schicht und der nächsten Schicht bestimmt werden; daher können die Anzahl von Zeilen und die Anzahl von Spalten des Speicherzellenarrays gemäß der gewünschten Struktur des neuronalen Netzes bestimmt werden.
Die Struktur der bei dieser Ausführungsform beschriebenen arithmetischen Schaltung kann je nach Umständen geändert werden. Beispielsweise kann die in 9 dargestellte arithmetische Schaltung MAC1 durch die in 12 dargestellte arithmetische Schaltung MAC1 ersetzt werden. Die arithmetische Schaltung MAC1 in 12 weist eine Struktur auf, bei der der Spalte, in der die Speicherzelle AM[1] und die Speicherzelle AM[1] des Speicherzellenarrays CA der arithmetischen Schaltung MAC1 in 9 enthalten sind, eine Speicherzelle AMB hinzugefügt wird.
Die Speicherzelle AMB ist elektrisch mit der Leitung WD, der Leitung BL, einer Leitung WLB und einer Leitung CLB verbunden. Außerdem ist die Leitung WLB elektrisch mit der Leitung WLD verbunden, und die Leitung CLB ist elektrisch mit der Leitung CLD verbunden.
In der Speicherzelle AMB wird eine Verbindungsstelle des ersten Anschlusses des Transistors Tr11, des Gates des Transistors Tr12 und des ersten Anschlusses des Kondensators C1 als Knoten NMB bezeichnet.
Die Leitung WLB dient als Leitung, die von der Schaltung WLD zu der Speicherzelle AMB ein Auswahlsignal zuführt, wenn Daten in die Speicherzelle AMB geschrieben werden. Die Leitung CLB dient als Leitung, die ein konstantes Potential an den zweiten Anschluss des Kondensators C1 der Speicherzelle AMB anlegt. Das konstante Potential ist vorzugsweise ein Erdpotential oder ein niedriges Potential.
Als Betriebsbeispiel der arithmetischen Schaltung MAC1 in 12 wird beispielsweise zwischen dem Zeitpunkt T01 und dem Zeitpunkt T05 des Ablaufdiagramms in 11 ein Erdpotential, ein niedriges Potential oder ein Potential, das durch die Leitung VR zugeführt wird, an dem Knoten NMB gehalten, so dass der Transistor Tr12 der Speicherzelle AMB ausgeschaltet wird. Zwischen dem Zeitpunkt T05 und dem Zeitpunkt T09 des Ablaufdiagramms in 11 wird dann ein Potential V_BIAS an dem Knoten NMB gehalten, so dass ein beliebiger Strom I_BIAS zwischen der Source und dem Drain des Transistors Tr12 der Speicherzelle AMB fließt. Zu diesem Zeitpunkt wird I_BIAS durch die folgende Formel dargestellt.
[Formel 23] $I_{BIAS} = k {(V_{PR} - V_{BIAS} - V_{th})}^{2}$
Die Formel (E16) und die Formel (E18) können in die folgende Formel umformuliert werden.
[Formel 24] $Δ I_{α} = I_{α,0} - I_{α,3} = 2 k (V_{W [1]} V_{X [1]} + V_{W [2]} V_{X [2]}) - I_{BIAS}$
[Formel 25] $Δ I_{α} = 2 k \sum_{i} V_{W [i]} V_{X [i]} - I_{BIAS}$
Die Formel (E20) und die Formel (E21) entsprechen einer Operation, bei der dem Ergebnis der Produkt-Summen-Operation eine weitere beliebige Vorspannung hinzugefügt ist. Das heißt, dass unter Verwendung der arithmetischen Schaltung MAC1 in 12 eine Operation der Formel (D3) durchgeführt werden kann. Es sei angemerkt, dass I_BIAS nicht nur von dem Potential des Knotens NMB, sondern auch von dem Potential, das durch die Leitung CLB zugeführt wird, bestimmt werden kann; daher kann beispielsweise zwischen dem Zeitpunkt T01 und dem Zeitpunkt T05 in dem Ablaufdiagramm in 11 das Erdpotential zu der Leitung CLB zugeführt werden, so dass der Transistor Tr12 der Speicherzelle AMB ausgeschaltet wird, und zwischen dem Zeitpunkt T05 und dem Zeitpunkt T09 kann das Potential der Leitung CLB von dem Erdpotential in ein beliebiges Potential geändert werden, so dass ein beliebiger Strom I_BIAS zwischen der Source und dem Drain des Transistors Tr12 der Speicherzelle AMB fließt.
Beispielsweise kann ferner die in 9 dargestellte arithmetische Schaltung MAC1 durch eine in 13 dargestellte arithmetische Schaltung MAC1 A ersetzt werden. Die arithmetische Schaltung MAC1A in 13 beinhaltet eine Schaltung CMS, die durch Kombination der Stromquellenschaltung CS und der Stromspiegelschaltung CM der arithmetischen Schaltung MAC1 in 9 erhalten wird, eine Schaltung OFAC, die durch Kombination der Schaltung OFST und der Aktivierungsfunktionsschaltung ACTV erhalten wird, und das Speicherzellenarray CA.
Die Schaltung CMS beinhaltet beispielsweise die Stromspiegelschaltung CM, eine Stromquellenschaltung CS1, eine Stromquellenschaltung CS2 und einen Schalter SW3.
Die Stromspiegelschaltung CM beinhaltet beispielsweise einen Transistor Tr31 und einen Transistor Tr32. Die Stromquellenschaltung CS1 beinhaltet beispielsweise einen Transistor Tr33, einen Kondensator C6 und einen Schalter SW1. Die Stromquellenschaltung CS2 beinhaltet beispielsweise einen Transistor Tr34, einen Kondensator C7 und einen Schalter SW2.
Die Schaltung OFAC beinhaltet beispielsweise einen Schalter SW4 und einen Widerstand RE.
Wie in 13 dargestellt, sind die Transistoren Tr31 bis Tr33 jeweils vorzugsweise ein p-Kanal-Transistor. Wie in 13 dargestellt, ist der Transistor Tr34 vorzugsweise ein n-Kanal-Transistor. Für jeden der Transistoren Tr31 bis Tr34 kann beispielsweise ein Si-Transistor verwendet werden.
Außerdem können, sofern nicht anders festgelegt, die Transistoren Tr31 bis Tr34 welche eingeschaltet sind, im gesättigten Bereich arbeiten. Das heißt, dass die Gate-Spannung, die Source-Spannung und die Drain-Spannung jedes der oben genannten Transistoren jeweils auf eine Spannung vorgespannt sein können, die zur Arbeit im gesättigten Bereich geeignet ist.
Als jeder der Schalter SW1 bis SW4 kann beispielsweise ein elektrischer Schalter, ein mechanischer Schalter oder dergleichen verwendet werden. In dem Fall, in dem insbesondere ein elektrischer Schalter als jeder der Schalter SW1 bis SW4 verwendet wird, kann ein OS-Transistor, ein Si-Transistor oder dergleichen als elektrischer Schalter verwendet werden.
Bezüglich des Speicherzellenarrays CA wird auf die Beschreibung des Speicherzellenarrays CA der arithmetischen Schaltung MAC1 in 9 Bezug genommen. Es sei angemerkt, dass in 13 die Leitung CLD, die Leitung WDD und die Leitung WLD weggelassen werden.
In der Stromspiegelschaltung CM ist ein erster Anschluss des Transistors Tr31 elektrisch mit einer Leitung VHE verbunden, und ein zweiter Anschluss des Transistors Tr31 ist elektrisch mit einem Gate des Transistors Tr31 und der Leitung BLref verbunden. Ein erster Anschluss des Transistors Tr32 ist elektrisch mit der Leitung VHE verbunden, und ein zweiter Anschluss des Transistors Tr32 ist elektrisch mit einem ersten Anschluss des Schalters SW3 und einem ersten Anschluss des Schalters SW4 in der Schaltung OFAC verbunden.
In der Stromquellenschaltung CS1 ist ein erster Anschluss des Transistors Tr33 elektrisch mit der Leitung VHE verbunden. Ein zweiter Anschluss des Transistors Tr33 ist elektrisch mit einem ersten Anschluss des Schalters SW1, einem zweiten Anschluss des Schalters SW3 und der Leitung BL verbunden. Ein Gate des Transistors Tr33 ist elektrisch mit einem zweiten Anschluss des Schalters SW1 und einem ersten Anschluss des Kondensators C6 verbunden. Ein zweiter Anschluss des Kondensators C6 ist elektrisch mit der Leitung VHE verbunden.
In der Stromquellenschaltung CS2 ist ein erster Anschluss des Transistors Tr34 elektrisch mit einer Leitung VLE verbunden. Ein zweiter Anschluss des Transistors Tr34 ist elektrisch mit einem ersten Anschluss des Schalters SW2, dem ersten Anschluss des Schalters SW3 und dem ersten Anschluss des Schalters SW4 in der Schaltung OFAC verbunden. Ein Gate des Transistors Tr34 ist elektrisch mit einem zweiten Anschluss des Schalters SW2 und einem ersten Anschluss des Kondensators C7 verbunden. Ein zweiter Anschluss des Kondensators C7 ist elektrisch mit der Leitung VLE verbunden.
In der Schaltung OFAC ist ein zweiter Anschluss des Schalters SW4 elektrisch mit einem ersten Anschluss des Widerstands RE verbunden, und ein zweiter Anschluss des Widerstands RE ist elektrisch mit einer Leitung VcL verbunden.
Die Leitung VHE dient als Leitung, die eine konstante Spannung zuführt. Als diese konstante Spannung kann beispielsweise ein hohes Potential oder dergleichen verwendet werden. Die Leitung VLE dient als Leitung, die eine konstante Spannung zuführt. Als diese konstante Spannung kann beispielsweise ein niedriges Potential, ein Erdpotential oder dergleichen verwendet werden. Die Leitung VcL dient als Leitung, die eine konstante Spannung zuführt. Als diese konstante Spannung kann beispielsweise ein hohes Potential, ein niedriges Potential, ein Erdpotential oder dergleichen verwendet werden.
Die Stromspiegelschaltung CM weist eine Funktion auf, einen Strom, der dem Potential des zweiten Anschlusses des Transistors Tr31 entspricht, von der Leitung VHE zu dem zweiten Anschluss des Transistors Tr31 sowie von der Leitung VHE zu dem zweiten Anschluss des Transistors Tr32 zuzuführen. Zu diesem Zeitpunkt ist die Menge an Strom, der zwischen der Source und dem Drain des Transistors Tr31 fließt, der Menge an Strom, der zwischen der Source und dem Drain des Transistors Tr32 fließt, vorzugsweise gleich.
Der Widerstand RE, der in der Schaltung OFAC enthalten ist, weist eine Funktion auf, einen Strom, der in den ersten Anschluss des Widerstands RE eingegeben wird, durch den Schalter SW4 in eine Spannung umzuwandeln. Das heißt, dass die Schaltung OFAC beispielsweise als Strom-Spannungs-Umwandlungsschaltung dient.
Als Nächstes wird ein spezifisches Betriebsbeispiel der arithmetischen Schaltung MAC1A beschrieben.
Zuerst wird davon ausgegangen, dass V_PR-V_W[1] und V_PR-V_W[2] an dem Halteknoten der Speicherzelle AM[1] bzw. an dem Halteknoten der Speicherzelle AM[2], die in dem Speicherzellenarray CA enthalten sind, gehalten sind. Ferner wird davon ausgegangen, dass VPR an dem Halteknoten der Speicherzelle AMref[1] bzw. an dem Halteknoten der Speicherzelle AMref[2], die in dem Speicherzellenarray CA enthalten sind, gehalten ist. Ferner wird davon ausgegangen, dass das Potential REFP in jede der Leitung CL[1] und der Leitung CL[2] eingegeben wird.
In diesem Fall werden Ströme, die durch die Transistoren Tr12 in der Speicherzelle AM[1], der Speicherzelle AM[2], der Speicherzelle AMref[1] und der Speicherzelle AMref[2] fließen, durch die Formel (E1), die Formel (E3), die Formel (E2) bzw. die Formel (E4) dargestellt.
Als Nächstes werden, wie in 14 dargestellt, der Schalter SW1 und der Schalter SW2 jeweils eingeschaltet, und der Schalter SW3 und der Schalter SW4 werden jeweils ausgeschaltet.
In dem Fall, in dem ein Strom, der in die Leitung BL fließt, als I₃ bezeichnet wird, entspricht der Strom I₃ der Summe der Ströme, die zwischen den jeweiligen Sources und den jeweiligen Drains der Transistoren Tr12 der Speicherzelle AM[1] und der Speicherzelle AM[2] fließen; gemäß der Formel (E1) und der Formel (E3) gilt daher I₃=I_AM[1],0+I_AM[2],0.
Da der Schalter SW1 in der Stromquellenschaltung CS1 eingeschaltet ist, weist der Transistor Tr33 eine Diodenverbindungsstruktur auf. Daher weist das Gate des Transistors Tr33 ein Potential auf, das dem Strom I₃ entspricht, und der Strom I₃ fließt zwischen der Source und dem Drain des Transistors Tr33.
Dabei wird der Schalter SW1 in der Stromquellenschaltung CS1 ausgeschaltet, so dass das Potential, das dem Strom I₃ des Gates des Transistors Tr33 entspricht, durch den Kondensator C6 gehalten wird. Daher kann die Menge an Strom, der von der Stromquellenschaltung CS1 an die Leitung BL ausgegeben wird, auf I₃ festgelegt werden.
In dem Fall, in dem ein Strom, der in die Leitung BLref fließt, als I₄ bezeichnet wird, entspricht der Strom I₄ der Summe der Ströme, die zwischen den jeweiligen Sources und den jeweiligen Drains der Transistoren Tr12 der Speicherzelle AMref[1] und der Speicherzelle AMref[2] fließen; gemäß der Formel (E2) und der Formel (E4) gilt daher $I_{4} = I_{AMref [1],0} + I_{AMref [2],0} .$
Daher fließt der Strom I₄ zwischen der Source und dem Drain des Transistors Tr31 in der Stromspiegelschaltung CM. Folglich fließt der Strom I₄ auch zwischen der Source und dem Drain des Transistors Tr32.
Der Strom 14, der zwischen der Source und dem Drain des Transistors Tr32 fließt, fließt dann in die Stromquellenschaltung CS2. Da der Schalter SW2 eingeschaltet ist, weist der Transistor Tr34 eine Diodenverbindungsstruktur auf. Daher weist das Gate des Transistors Tr34 ein Potential auf, das dem Strom I₄ entspricht, und der Strom I₄ fließt zwischen der Source und dem Drain des Transistors Tr34.
Dabei wird der Schalter SW2 in der Stromquellenschaltung CS2 ausgeschaltet, so dass das Potential, das dem Strom I₄ des Gates des Transistors Tr34 entspricht, durch den Kondensator C7 gehalten wird. Daher kann die Menge an Strom, der von der Stromquellenschaltung CS2 an die Leitung VLE ausgegeben wird, auf I₄ festgelegt werden.
Als Nächstes wird davon ausgegangen, dass dann, wenn der Vorgang der arithmetischen Schaltung MAC1A von 14 in 15 geändert wird, das Potential der Leitung CL[1] in V_X[1]+REFP geändert wird und das Potential der Leitung CL[2] in V_X[2]+REFP geändert wird.
In diesem Fall werden Ströme, die durch die Transistoren Tr12 in der Speicherzelle AM[1], der Speicherzelle AM[2], der Speicherzelle AMref[1] und der Speicherzelle AMref[2] fließen, in diejenigen geändert, die durch die Formel (E7), die Formel (E12), die Formel (E8) bzw. die Formel (E13) dargestellt werden.
Wie in 15 dargestellt, werden ferner der Schalter SW3 und der Schalter SW4 jeweils eingeschaltet.
In dem Fall, in dem ein Strom, der in die Leitung BL fließt, als I₁ bezeichnet wird, entspricht der Strom I₁ der Summe der Ströme, die zwischen den jeweiligen Sources und den jeweiligen Drains der Transistoren Tr12 der Speicherzelle AM[1] und der Speicherzelle AM[2] fließen; gemäß der Formel (E7) und der Formel (E12) gilt daher $I_{1} = I_{AM [1],1} + I_{AM [2],1} .$
In dem Fall, in dem ein Strom, der in die Leitung BLref fließt, als I₂ bezeichnet wird, entspricht der Strom I₂ der Summe der Ströme, die zwischen den jeweiligen Sources und den jeweiligen Drains der Transistoren Tr12 der Speicherzelle AMref[1] und der Speicherzelle AMref[2] fließen; gemäß der Formel (E8) und der Formel (E13) gilt daher I₂=I_AMref[1],1 +I_AMref[2],1.
Daher fließt der Strom I₂ zwischen der Source und dem Drain des Transistors Tr31 in der Stromspiegelschaltung CM. Folglich fließt der Strom I₂ auch zwischen der Source und dem Drain des Transistors Tr32.
Hier fließt, da der Schalter SW4 in der Schaltung OFAC eingeschaltet ist, ein Strom zwischen der Schaltung OFAC und der Schaltung CMS. In dem Fall, in dem ein Strom, der zwischen dem ersten Anschluss und dem zweiten Anschluss des Schalters SW4 fließt, als I₅ bezeichnet wird, kann die Summe der Produkte in ähnlicher Weise wie die Formel (E16) berechnet werden: I₅=I₁-I₂-I₃+I₄=2k(V_W[1]V_X[1]+V_W[2]V_X[2]).
Als äquivalente Schaltung der arithmetischen Schaltung MAC1A in 15 kann eine in 16 dargestellte Schaltung angegeben werden. Eine in 16 dargestellte Stromquelle CI1 entspricht der Speicherzelle AM[1] und der Speicherzelle AM[2] in 15. Eine in 16 dargestellte Stromquelle CI2 entspricht der Stromquellenschaltung CS1. Eine in 16 dargestellte Stromquelle CI3 entspricht der Stromquellenschaltung CS2. Eine in 16 dargestellte Stromquelle CI4 entspricht der Stromspiegelschaltung CM2.
Es sei angemerkt, dass, obwohl in dem Speicherzellenarray CA der arithmetischen Schaltung MAC1A in 13 das Speicherzellenarray beschrieben wird, in dem die Speicherzellen in einer Matrix von zwei Zeilen und zwei Spalten angeordnet sind, eine Produkt-Summen-Operation auch für ein Speicherzellenarray, in dem Speicherzellen in einer Matrix von einer Zeile und zwei oder mehr Spalten angeordnet sind, oder ein Speicherzellenarray, in dem Speicherzellen in einer Matrix von drei oder mehr Zeilen und drei oder mehr Spalten angeordnet sind, durchgeführt werden kann. In einer derartigen Produkt-Summen-Operations-Schaltung werden Speicherzellen in einer der Vielzahl von Spalten verwendet, um Referenzdaten (Potential V_PR) zu halten, wodurch die anderen Spalten unter der Vielzahl von Spalten gleichzeitig eine Produkt-Summen-Operationsverarbeitung durchführen können. Ferner ermöglicht die Erhöhung der Anzahl von Zeilen, die Anzahl von Termen, die in der Produkt-Summen-Operation addiert werden sollen, zu erhöhen; in diesem Fall kann der Strom I₅ wie in der Formel (E18) durch I₅ = 2kΣ V_W[i] V_X[i] dargestellt werden.
In der Schaltung OFAC wird der Strom I₅ durch den Widerstand RE in eine Spannung umgewandelt. Obwohl in 13 nicht dargestellt, kann die Schaltung OFAC eine Schaltung sein, die entsprechend der Spannung gemäß einer vordefinierten Aktivierungsfunktion eine Operation durchführt, so dass eine Operation eines hierarchischen neuronalen Netzes durchgeführt werden kann, wie in der arithmetischen Schaltung MAC1 in 9.
<Konfigurationsbeispiel 2 der arithmetischen Schaltung>
Als Nächstes wird ein Beispiel für eine Schaltung beschrieben, die in dem vorstehend beschriebenen neuronalen Netz 100 eine Produkt-Summen-Operation und eine Berechnung der Aktivierungsfunktion durchführt und deren Schaltungskonfiguration sich von derjenigen der arithmetischen Schaltung MAC1 unterscheidet.
17 stellt ein Konfigurationsbeispiel einer arithmetischen Schaltung MAC2 dar. Es handelt sich bei der arithmetischen Schaltung MAC2 in 17 um eine Schaltung, die eine Produkt-Summen-Operation unter Verwendung von ersten Daten, die einer Spannung entsprechen, die in jeder Zelle gehalten ist, und eingegebenen zweiten Daten sowie eine Berechnung der Aktivierungsfunktion unter Verwendung des Ergebnisses der Produkt-Summen-Operation durchführt. Es sei angemerkt, dass die ersten Daten und die zweiten Daten jeweils z. B. analoge Daten oder mehrstufige Daten (diskrete Daten) sein können.
Die arithmetische Schaltung MAC2 beinhaltet eine Schaltung WCS, eine Schaltung XCS, eine Schaltung WSD, eine Schaltung SWS1, eine Schaltung SWS2, ein Zellenarray CA2 und Umwandlungsschaltungen ITRZ[1] bis ITRZ[m].
Das Zellenarray CA2 umfasst Zellen IM[1,1] bis IM[m,n] (hier ist m eine ganze Zahl von größer als oder gleich 1 und n ist eine ganze Zahl von größer als oder gleich 1) und Zellen IMref[1] bis IMref[m]. Die Zellen IM[1,1] bis IM[m,n] weisen eine Funktion auf, ein Potential, das der Strommenge entspricht, die den ersten Daten entspricht, zu halten.
Die Zellen IMref[1] bis IMref[m] weisen eine Funktion auf, eine Spannung, die den zweiten Daten entspricht, die für eine Produkt-Summen-Operation mit dem gehaltenen Potential erforderlich sind, zu Signalleitungen XCL[1] bis XCL[m] zuzuführen.
Obwohl in dem Zellenarray CA2 in 17 die Zellen in einer Matrix von n+1 Zeilen und m Spalten angeordnet sind, können die Zellen in einer Matrix von zwei oder mehr Zeilen und einer oder mehr Spalten angeordnet sein.
Die Zellen IM[1,1] bis IM[m,n] beinhalten jeweils einen Transistor F1, einen Transistor F2 und einen Kondensator C5. Die Zellen IMref[1] bis IMref[m] beinhalten jeweils einen Transistor F1m, einen Transistor F2m und einen Kondensator C5m.
Sofern nicht anders festgelegt, können der Transistor F1 und der Transistor F1m, welche eingeschaltet sind, schließlich im linearen Bereich arbeiten. Das heißt, dass die Gate-Spannung, die Source-Spannung und die Drain-Spannung jedes der oben genannten Transistoren jeweils auf eine Spannung vorgespannt sein können, die zur Arbeit im linearen Bereich geeignet ist. Jedoch ist eine Ausführungsform der vorliegenden Erfindung nicht darauf beschränkt. Beispielsweise können der Transistor F1 und der Transistor F1m, welche eingeschaltet sind, im gesättigten Bereich arbeiten oder können sowohl im linearen Bereich als auch im gesättigten Bereich arbeiten.
Sofern nicht anders festgelegt, können der Transistor F2 und der Transistor F2m in einem Unterschwellenbereich arbeiten (d. h., dass bei dem Transistor F2 oder dem Transistor F2m die Gate-Source-Spannung niedriger als die Schwellenspannung sein kann). Das heißt, dass die Gate-Spannung, die Source-Spannung und die Drain-Spannung jedes der oben genannten Transistoren jeweils auf eine Spannung vorgespannt sein können, die zur Arbeit in einem Unterschwellenbereich geeignet ist. Daher können der Transistor F2 und der Transistor F2m derart arbeiten, dass der Sperrstrom zwischen der Source und dem Drain fließt.
Es handelt sich bei dem Transistor F1 und/oder dem Transistor F1m, wie dem Transistor Tr11, vorzugsweise um einen OS-Transistor. Zusätzlich handelt es sich bei einem Kanalbildungsbereich des Transistors F1 und/oder des Transistors F1m vorzugsweise um ein Oxid, das mindestens eines von Indium, einem Element M (das Element M ist beispielsweise eine oder mehrere Arten, die aus Aluminium, Gallium, Yttrium, Kupfer, Vanadium, Beryllium, Bor, Titan, Eisen, Nickel, Germanium, Zirconium, Molybdän, Lanthan, Cer, Neodym, Hafnium, Tantal, Wolfram, Magnesium und dergleichen ausgewählt werden) und Zink enthält. Bevorzugter weisen/weist der Transistor Tr1 und/oder der Transistor F1m insbesondere eine Struktur eines Transistors auf, der bei der Ausführungsform 3 beschrieben wird.
Indem ein OS-Transistor als Transistor F1 und/oder Transistor F1m verwendet wird, kann der Leckstrom des Transistors F1 und/oder des Transistors F1m unterdrückt werden; daher kann in einigen Fällen eine Produkt-Summen-Operations-Schaltung mit hoher Berechnungsgenauigkeit erzielt werden. Indem ein OS-Transistor als Transistor F1 und/oder Transistor F1m verwendet wird, kann ferner die Menge des Leckstroms, der von einem Halteknoten in eine Schreib-Wortleitung fließt, in hohem Maßen verringert werden, wenn sich der Transistor F1 und/oder der Transistor F1m in einem nichtleitenden Zustand befinden/befindet. Mit anderen Worten: Die Häufigkeit der Aktualisierungsvorgänge des Potentials des Halteknotens kann verringert werden; daher kann der Stromverbrauch der Produkt-Summen-Operations-Schaltung verringert werden.
Unter Verwendung eines OS-Transistors können ferner der Transistor F2 und/oder der Transistor F2m in einem Strombereich mit einem breiten Unterschwellenbereich arbeiten, so dass der Stromverbrauch verringert werden kann. Indem ein OS-Transistor auch als Transistor F2 und/oder Transistor F2m verwendet wird, können der Transistor F2 und/oder der Transistor F2m und der Transistor Tr11 gleichzeitig hergestellt werden; daher kann in einigen Fällen der Herstellungsprozess der Produkt-Summen-Operations-Schaltung verkürzt werden. Der Transistor F2 und/oder der Transistor F2m können Transistoren sein, die in einem Kanalbildungsbereich Silizium enthalten. Als Silizium kann beispielsweise amorphes Silizium (in einigen Fällen als hydriertes amorphes Silizium bezeichnet), mikrokristallines Silizium, polykristallines Silizium, einkristallines Silizium oder dergleichen verwendet werden.
In jeder der Zellen IM[1,1] bis IM[m,n] ist ein erster Anschluss des Transistors F1 elektrisch mit einem Gate des Transistors F2 verbunden. Ein erster Anschluss des Transistors F2 ist elektrisch mit einer Leitung VE verbunden. Ein erster Anschluss des Kondensators C5 ist elektrisch mit dem Gate des Transistors F2 verbunden.
Eine Ausführungsform der vorliegenden Erfindung hängt nicht von der Verbindungsstruktur eines Rückgates eines Transistors ab. In 17 werden Rückgates der Transistoren F1 und der Transistoren F2 dargestellt, d. h., dass eine Struktur, bei der die Rückgates enthalten sind, dargestellt wird. Obwohl in 17 eine Verbindungsstruktur der Rückgates nicht dargestellt wird, kann eine Stelle, mit der die Rückgates elektrisch verbunden sind, in einer Stufe des Entwurfs bestimmt werden. Beispielsweise können bei einem Transistor mit einem Rückgate ein Gate und ein Rückgate elektrisch miteinander verbunden sein, um den Durchlassstrom des Transistors zu erhöhen. Das heißt, dass beispielsweise ein Gate und ein Rückgate des Transistors M2 elektrisch miteinander verbunden sein können. Bei einem Transistor mit einem Rückgate kann beispielsweise das Rückgate des Transistors mit einem Potential von einer externen Schaltung oder dergleichen über eine Leitung, die elektrisch mit dieser externen Schaltung oder dergleichen verbunden ist, versorgt werden, um die Schwellenspannung des Transistors zu verändern oder um den Sperrstrom des Transistors zu verringern. Es sei angemerkt, dass dies nicht nur für 17, sondern auch für den Transistor F1m, den Transistor F2m, Transistoren F3[1] bis F3[n] und Transistoren F4[1] bis F4[n], die nachstehend beschrieben werden, Transistoren, die in den anderen Stellen der Beschreibung genannt werden, und Transistoren gilt, die in den anderen Zeichnungen dargestellt werden.
Eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung hängt nicht von der Struktur eines Transistors ab, der in der Halbleitervorrichtung enthalten ist. Bei jedem der in 17 dargestellten Transistoren F1 und F2 kann es sich beispielsweise um einen Transistor mit einer Struktur, die kein Rückgate beinhaltet, d. h. einer Single-Gate-Struktur, handeln, wie in 17 dargestellt. Alternativ können einige Transistoren Rückgates beinhalten, während einige weitere Transistoren kein Rückgate beinhalten können. Es sei angemerkt, dass dies nicht nur für den Schaltplan in 17, sondern auch für den Transistor F1m, den Transistor F2m, die Transistoren F3[1] bis F3[n] und die Transistoren F4[1] bis F4[n], die nachstehend beschrieben werden, Transistoren, die in den anderen Stellen der Beschreibung genannt werden, und Transistoren gilt, die in den anderen Zeichnungen dargestellt werden.
Es handelt sich bei der Leitung VE um eine Leitung zum Zuführen eines Stroms zwischen dem ersten Anschluss und dem zweiten Anschluss des Transistors F2 in jeder der Zelle IM[1,1], einer Zelle IM[m,1], einer Zelle IM[1,n] und der Zelle IM[m,n]. Außerdem dient die Leitung VE als Leitung zum Zuführen eines Stroms zwischen dem ersten Anschluss und dem zweiten Anschluss des Transistors F2 in jeder der Zelle IMref[1] und der Zelle IMref[m]. Die Leitung VE dient beispielsweise als Leitung, die eine konstante Spannung zuführt. Als diese konstante Spannung kann beispielsweise ein niedriges Potential, ein Erdpotential oder dergleichen verwendet werden.
In der Zelle IM[1,1] ist ein zweiter Anschluss des Transistors F1 elektrisch mit einer Leitung WCL[1] verbunden, und ein Gate des Transistors F1 ist elektrisch mit einer Leitung WSL[1] verbunden. Ein zweiter Anschluss des Transistors F2 ist elektrisch mit der Leitung WCL[1] verbunden, und ein zweiter Anschluss des Kondensators C5 ist elektrisch mit der Leitung XCL[1] verbunden. Es sei angemerkt, dass in der Zelle IM[1, 1] in 17 eine Verbindungsstelle des ersten Anschlusses des Transistors F1, des Gates des Transistors F2 und des ersten Anschlusses des Kondensators C5 als Knoten NN[1,1] bezeichnet wird.
In der Zelle IM[m,1] ist ein zweiter Anschluss des Transistors F1 elektrisch mit der Leitung WCL[1] verbunden, und ein Gate des Transistors F1 ist elektrisch mit einer Leitung WSL[m] verbunden. Ein zweiter Anschluss des Transistors F2 ist elektrisch mit der Leitung WCL[1] verbunden, und ein zweiter Anschluss des Kondensators C5 ist elektrisch mit der Leitung XCL[m] verbunden. Es sei angemerkt, dass in der Zelle IM[m,1] in 17 eine Verbindungsstelle des ersten Anschlusses des Transistors F1, des Gates des Transistors F2 und des ersten Anschlusses des Kondensators C5 als Knoten NN[m,1] bezeichnet wird.
In der Zelle IM[1,n] ist ein zweiter Anschluss des Transistors F1 elektrisch mit einer Leitung WCL[n] verbunden, und ein Gate des Transistors F1 ist elektrisch mit der Leitung WSL[1] verbunden. Ein zweiter Anschluss des Transistors F2 ist elektrisch mit der Leitung WCL[n] verbunden, und ein zweiter Anschluss des Kondensators C5 ist elektrisch mit der Leitung XCL[1] verbunden. Es sei angemerkt, dass in der Zelle IM[1,n] in 17 eine Verbindungsstelle des ersten Anschlusses des Transistors F1, des Gates des Transistors F2 und des ersten Anschlusses des Kondensators C5 als Knoten NN[1,n] bezeichnet wird.
In der Zelle IM[m,n] ist ein zweiter Anschluss des Transistors F1 elektrisch mit der Leitung WCL[n] verbunden, und ein Gate des Transistors F1 ist elektrisch mit der Leitung WSL[m] verbunden. Ein zweiter Anschluss des Transistors F2 ist elektrisch mit der Leitung WCL[n] verbunden, und ein zweiter Anschluss des Kondensators C5 ist elektrisch mit der Leitung XCL[m] verbunden. Es sei angemerkt, dass in der Zelle IM[m,n] in 17 eine Verbindungsstelle des ersten Anschlusses des Transistors F1, des Gates des Transistors F2 und des ersten Anschlusses des Kondensators C5 als Knoten NN[m,n] bezeichnet wird.
In der Zelle IMref[1] ist ein zweiter Anschluss des Transistors F1m elektrisch mit der Leitung XCL[1] verbunden, und ein Gate des Transistors F1m ist elektrisch mit der Leitung WSL[1] verbunden. Ein zweiter Anschluss des Transistors F2m ist elektrisch mit der Leitung XCL[1] verbunden, und ein zweiter Anschluss des Kondensators C5 ist elektrisch mit der Leitung XCL[1] verbunden. Es sei angemerkt, dass in der Zelle IMref[1] in 17 eine Verbindungsstelle des ersten Anschlusses des Transistors F1m, des Gates des Transistors F2m und des ersten Anschlusses des Kondensators C5 als Knoten NNref[1] bezeichnet wird.
In der Zelle IMref[m] ist ein zweiter Anschluss des Transistors F1m elektrisch mit der Leitung XCL[m] verbunden, und ein Gate des Transistors F1m ist elektrisch mit der Leitung WSL[m] verbunden. Ein zweiter Anschluss des Transistors F2m ist elektrisch mit der Leitung XCL[m] verbunden, und ein zweiter Anschluss des Kondensators C5 ist elektrisch mit der Leitung XCL[m] verbunden. Es sei angemerkt, dass in der Zelle IMref[m] in 17 eine Verbindungsstelle des ersten Anschlusses des Transistors F1m, des Gates des Transistors F2m und des ersten Anschlusses des Kondensators C5 als Knoten NNref[m] bezeichnet wird.
Der Knoten NN[1,1], der Knoten NN[m,1], der Knoten NN[1,n], der Knoten NN[m,n], der Knoten NNref[1] und der Knoten NMref[m], die vorstehend beschrieben worden sind, dienen jeweils als Halteknoten in den Zellen.
Die Schaltung SWS1 beinhaltet die Transistoren F3[1] bis F3[n]. Ein erster Anschluss des Transistors F3[1] ist elektrisch mit der Leitung WCL[1] verbunden. Ein zweiter Anschluss des Transistors F3[1] ist elektrisch mit der Schaltung WCS verbunden. Ein Gate des Transistors F3[1] ist elektrisch mit einer Leitung SWL1 verbunden. Ein erster Anschluss eines Transistors F3[m] ist elektrisch mit einer Leitung WCL[m] verbunden. Ein zweiter Anschluss des Transistors F3[m] ist elektrisch mit der Schaltung WCS verbunden. Ein Gate des Transistors F3[m] ist elektrisch mit der Leitung SWL1 verbunden.
Es handelt sich bei den Transistoren F3[1] bis F3[n], wie dem Transistor Tr11, vorzugsweise um OS-Transistoren. Zusätzlich handelt es sich bei einem Kanalbildungsbereich des Transistors F1 und/oder des Transistors F1m vorzugsweise um ein Oxid, das mindestens eines von Indium, einem Element M (das Element M ist beispielsweise eine oder mehrere Arten, die aus Aluminium, Gallium, Yttrium, Kupfer, Vanadium, Beryllium, Bor, Titan, Eisen, Nickel, Germanium, Zirconium, Molybdän, Lanthan, Cer, Neodym, Hafnium, Tantal, Wolfram, Magnesium und dergleichen ausgewählt werden) und Zink enthält. Bevorzugter weisen die Transistoren F3[1] bis F3[n] insbesondere eine Struktur eines Transistors auf, der bei der Ausführungsform 3 beschrieben wird.
Die Schaltung SWS1 dient als Schaltung zum Umschalten eines leitenden Zustandes und eines nichtleitenden Zustandes zwischen der Schaltung WCS und jeder der Leitungen WCL[1] bis WCL[n].
Die Schaltung SWS2 beinhaltet die Transistoren F4[1] bis F4[n]. Ein erster Anschluss des Transistors F4[1] ist elektrisch mit der Leitung WCL[1] verbunden. Ein zweiter Anschluss des Transistors F4[1] ist elektrisch mit der Umwandlungsschaltung ITRZ[1] verbunden. Ein Gate des Transistors F4[1] ist elektrisch mit einer Leitung SWL2 verbunden. Ein erster Anschluss eines Transistors F4[m] ist elektrisch mit einer Leitung WCL[m] verbunden. Ein zweiter Anschluss des Transistors F4[m] ist elektrisch mit der Umwandlungsschaltung ITRZ[1] verbunden. Ein Gate des Transistors F4[m] ist elektrisch mit der Leitung SWL2 verbunden.
Es handelt sich bei den Transistoren F4[1] bis F4[n], wie dem Transistor Tr11, vorzugsweise um OS-Transistoren. Zusätzlich handelt es sich bei einem Kanalbildungsbereich des Transistors F1 und/oder des Transistors F1m vorzugsweise um ein Oxid, das mindestens eines von Indium, einem Element M (das Element M ist beispielsweise eine oder mehrere Arten, die aus Aluminium, Gallium, Yttrium, Kupfer, Vanadium, Beryllium, Bor, Titan, Eisen, Nickel, Germanium, Zirconium, Molybdän, Lanthan, Cer, Neodym, Hafnium, Tantal, Wolfram, Magnesium und dergleichen ausgewählt werden) und Zink enthält. Bevorzugter weisen die Transistoren F4[1] bis F4[n] insbesondere eine Struktur eines Transistors auf, der bei der Ausführungsform 3 beschrieben wird.
Die Schaltung SWS2 dient als Schaltung zum Umschalten eines leitenden Zustandes und eines nichtleitenden Zustandes zwischen der Leitung WCL[1] und der Schaltung ITRZ[1] sowie zwischen der Leitung WCL[n] und der Schaltung ITRZ[n].
Die Schaltung WCS weist eine Funktion auf, Daten, die in jeder Zelle des Zellenarrays CA2 gespeichert werden sollen, zu senden.
Die Schaltung XCS ist elektrisch mit den Leitungen XCL[1] bis XCL[m] verbunden. Die Schaltung XCS weist eine Funktion auf, einen Strom, der den Referenzdaten entspricht, oder einen Strom, der den zweiten Daten entspricht, zu jeder der Zellen IMref[1] bis IMref[m], die in dem Zellenarray CA2 enthalten sind, fließen zu lassen.
Die Schaltung WSD ist elektrisch mit den Leitungen WSL[1] bis WSL[m] verbunden. Die Schaltung WSD weist eine Funktion auf, eine Speicherzelle auszuwählen, in die Daten geschrieben werden, indem ein vorbestimmtes Signal an die Leitungen WSL[1] bis WSL[m] gesendet wird, wenn die ersten Daten in eine Zelle, die in dem Zellenarray CA2 enthalten ist, geschrieben werden.
Die Schaltung WSD ist elektrisch mit der Leitung SWL1 und der Leitung SWL2 verbunden. Die Schaltung WSD weist eine Funktion, durch Senden eines vorbestimmten Signals an die Leitung SWL1 einen Teil zwischen der Schaltung WCS und dem Zellenarray CA2 in einen leitenden Zustand oder in einen nichtleitenden Zustand zu versetzen, und eine Funktion auf, durch Senden eines vorbestimmten Signals an die Leitung SWL2 einen Teil zwischen dem Zellenarray CA2 und den Umwandlungsschaltungen ITRZ[1] bis ITRZ[m] in einen leitenden Zustand oder in einen nichtleitenden Zustand zu versetzen.
Die Umwandlungsschaltungen ITRZ[1] bis ITRZ[m] beinhalten jeweils einen Eingangsanschluss und einen Ausgangsanschluss. Die Umwandlungsschaltungen ITRZ[1] bis ITRZ[m] weisen jeweils eine Funktion auf, einen Strom, der in den Eingangsanschluss eingegeben wird, in eine Spannung umzuwandeln und die Spannung aus dem Ausgangsanschluss auszugeben. Als jede der Umwandlungsschaltungen ITRZ[1] bis ITRZ[m] kann beispielsweise die Schaltung OFST verwendet werden. Die Umwandlungsschaltungen ITRZ[1] bis ITRZ[m] können jeweils die Aktivierungsfunktionsschaltung ACTV beinhalten, und unter Verwendung der durch Umwandlung erhaltenen Spannung kann eine Berechnung der Aktivierungsfunktion durchgeführt werden, so dass das Ergebnis der Berechnung an den Ausgangsanschluss ausgegeben werden kann.
<Betriebsbeispiel 2 der arithmetischen Schaltung>
Als Nächstes wird ein Betriebsbeispiel der arithmetischen Schaltung MAC2 beschrieben.
18 ist ein Ablaufdiagramm, das das Betriebsbeispiel der arithmetischen Schaltung MAC2 zeigt. Das Ablaufdiagramm in 18 zeigt Veränderungen der Potentiale der Leitung SWL1, der Leitung SWL2, einer Leitung WSL[i] (i ist eine ganze Zahl von größer als oder gleich 1 und kleiner als oder gleich m-1), einer Leitung WSL[i+1], einer Leitung XCL[i], einer Leitung XCL[i+1], eines Knotens NN[i,j], eines Knotens NNref[i], eines Knotens NN[i+1,j] und eines Knotens NNref[i+1] zwischen dem Zeitpunkt T11 und dem Zeitpunkt T23 sowie in der Umgebung davon. Das Ablaufdiagramm in 18 zeigt auch Veränderungen der Menge eines Stroms I_F2[i,j], der zwischen einem ersten Anschluss und einem zweiten Anschluss des Transistors F2 in einer Zelle IM[i,j] fließt, der Menge eines Stroms I_F2m[i], der zwischen einem ersten Anschluss und einem zweiten Anschluss des Transistors F2m in einer Zelle IMref[i] fließt, der Menge eines Stroms I_F2[i+1,j], der zwischen einem ersten Anschluss und einem zweiten Anschluss des Transistors F2 in einer Zelle IM[i+1,j] fließt, und der Menge eines Stroms I_F2m[i+1], der zwischen einem ersten Anschluss und einem zweiten Anschluss des Transistors F2m in einer Zelle IMref[i+1] fließt.
Es sei angemerkt, dass in diesem Betriebsbeispiel das Potential der Leitung VE auf das Erdpotential GND eingestellt wird. Es wird angenommen, dass vor dem Zeitpunkt T11 die Transistoren F1 in der Zelle IM[i,j] und der Zelle IM[i+1,j] sowie die Transistoren F1m in der Zelle IMref[i] und der Zelle IMref[i+1] jeweils eingeschaltet werden und die Potentiale des Knotens NN[i,j], des Knotens NNref[i], des Knotens NN[i+1,j] und des Knotens NNref[i+1] jeweils auf das Erdpotential GND eingestellt werden.
Als Initialisierungseinstellung werden die Transistoren F1 in den Zellen IM[1,1] bis IM[m,n] sowie die Transistoren F1m in den Zellen IMref[1] bis IMref[m] jeweils eingeschaltet und werden die Potentiale der Knoten NN[1,1] bis NN[m,n] und der Knoten NNref[1] bis NNref[m] jeweils auf das Erdpotential GND eingestellt.
<<Zwischen dem Zeitpunkt T11 und dem Zeitpunkt T12>>
Zwischen dem Zeitpunkt T11 und dem Zeitpunkt T12 wird ein hohes Potential (in 18 als „Hoch“ bezeichnet) an die Leitung SWL1 angelegt, und ein niedriges Potential (in 18 als „Niedrig“ bezeichnet) wird an die Leitung SWL2 angelegt. Daher wird ein hohes Potential an jedes der Gates der Transistoren F3[1] bis F3[n] angelegt, und die Transistoren F3[1] bis F3[n] werden jeweils eingeschaltet, und ein niedriges Potential wird an jedes der Gates der Transistoren F4[1] bis F4[n] angelegt, und die Transistoren F4[1] bis F4[n] werden jeweils ausgeschaltet.
Zwischen dem Zeitpunkt T11 und dem Zeitpunkt T12 wird ein niedriges Potential an die Leitung WSL[i] und die Leitung WSL[i+1] angelegt. Daher wird ein niedriges Potential an die Gates der Transistoren F1 in Zellen IM[i,1] bis IM[i,n] und das Gate des Transistors F1m in der Zelle IMref[i] in der i-ten Zeile in dem Zellenarray CA2 angelegt, so dass der Transistor F1 und der Transistor F1m jeweils ausgeschaltet werden. Ferner wird ein niedriges Potential an die Gates der Transistoren F1 in Zellen IM[i+1,1] bis IM[i+1,n] und das Gate des Transistors F1m in der Zelle IMref[i+1] in der i+1-ten Zeile in dem Zellenarray CA2 angelegt, so dass der Transistor F1 und der Transistor F1m jeweils ausgeschaltet werden.
Zwischen dem Zeitpunkt T11 und dem Zeitpunkt T12 wird das Erdpotential GND an die Leitung XCL[i] und die Leitung XCL[i+1] angelegt.
Zwischen dem Zeitpunkt T11 und dem Zeitpunkt T12 fließt kein Strom in eine Leitung WCL[j], die Leitung XCL[i] und die Leitung XCL[i+1]; daher sind I_F2[i,j], I_F2m[i] I_F2[i+1,j] und I_F2m[i+1] gleich 0.
<<Zwischen dem Zeitpunkt T12 und dem Zeitpunkt T13>>
Zwischen dem Zeitpunkt T12 und dem Zeitpunkt T13 wird ein hohes Potential an die Leitung WSL[i] angelegt. Daher wird ein hohes Potential an die Gates der Transistoren F1 in den Zellen IM[i,1] bis IM[i,n] und das Gate des Transistors F1m in der Zelle IMref[i] in der i-ten Zeile in dem Zellenarray CA2 angelegt, so dass der Transistor F1 und der Transistor F1m jeweils eingeschaltet werden. Es wird angenommen, dass zwischen dem Zeitpunkt T12 und dem Zeitpunkt T13 ein niedriges Potential an die Leitungen WSL[1] bis WSL[m] mit Ausnahme der Leitung WSL[i] angelegt wird und die Transistoren F1 in den Zellen IM[1,1] bis IM[m,n] in allen Zeilen mit Ausnahme der i-ten Zeile und die Transistoren F1m in den Zellen IMref[1] bis IMref[m] in allen Zeilen mit Ausnahme der i-ten Zeile in dem Zellenarray CA2 ausgeschaltet werden.
Ferner wird ein niedriges Potential an die Leitungen XCL[1] bis XCL[m] angelegt.
<<Zwischen dem Zeitpunkt T13 und dem Zeitpunkt T14>>
Zwischen dem Zeitpunkt T13 und dem Zeitpunkt T14 fließt ein Strom, der eine Strommenge von I₀[i,j] aufweist, von der Schaltung WCS durch einen Transistor F3[j] zu dem Zellenarray CA2. Zu diesem Zeitpunkt wird ein Teil zwischen der Leitung WCL[j] und dem ersten Anschluss des Transistors F1 in der Zelle IM[i,j] in der i-ten Zeile des Zellenarrays CA2 in einen leitenden Zustand versetzt, und ein Teil zwischen der Leitung WCL[j] und dem ersten Anschluss des Transistors F1 in jeder von Zellen IM[1,j] bis IM[m,j] in allen Zeilen mit Ausnahme der i-ten Zeile des Zellenarrays CA2 wird in einen nichtleitenden Zustand versetzt; daher fließt der Strom, der eine Strommenge von I₀[i,j] aufweist, von der Leitung WCL[j] zu der Zelle IM[i,j].
Es sei angemerkt, dass dann, wenn der Transistor F1 in der Zelle IM[i,j] eingeschaltet wird, der Transistor F2 in der Zelle IM[i,j] eine Diodenverbindungsstruktur aufweist. Wenn ein Strom von der Leitung WCL[j] zu der Zelle IM[i,j] fließt, ist daher das Potential des Gates des Transistors F2 im Wesentlichen gleich demjenigen des zweiten Anschlusses des Transistors F2. Die Potentiale werden durch die Menge an Strom, der von der Leitung WCL[j] zu der Zelle IM[i,j] fließt, das Potential des ersten Anschlusses des Transistors F2 (hier GND) und dergleichen bestimmt. In diesem Betriebsbeispiel wird derart eingestellt, dass, indem der Strom, der eine Strommenge von I₀[i,j] aufweist, von der Leitung WCL[j] zu der Zelle IM[i,j] fließt, das Potential des Gates des Transistors F2 (des Knotens NN[i,j]) zu V_g[i,j] wird. Das heißt, dass die Gate-Source-Spannung in dem Transistor F2 zu V_g[i,j]-GND wird und der Strom, der eine Strommenge von I₀[i,j] aufweist, zwischen dem ersten Anschluss und dem zweiten Anschluss des Transistors F2 fließt.
Wenn die Schwellenspannung des Transistors F2 auf V_th eingestellt wird, kann hier die Strommenge I₀[i,j] in dem Fall, in dem der Transistor F2 in einem Unterschwellenbereich arbeitet, durch die folgende Formel dargestellt werden.
[Formel 26] $I_{0} [i, j] = I_{a} exp {K (V_{g} [i, j] - V_{th} [i, j])}$
Es sei angemerkt, dass es sich bei I_a um einen Drainstrom in dem Fall handelt, in dem V_g gleich V_th[i,j] ist, und es sich bei K um einen Korrekturkoeffizienten handelt, der von der Temperatur, der Vorrichtungsstruktur und dergleichen bestimmt wird.
Zwischen dem Zeitpunkt T13 und dem Zeitpunkt T14 fließt ein Strom, der eine Strommenge von I_ref0 aufweist, von der Schaltung XCS zu der Leitung XCL[i]. Zu diesem Zeitpunkt wird ein Teil zwischen der Leitung XCL[i] und dem ersten Anschluss des Transistors F1m in der Zelle IMref[i] in einen leitenden Zustand versetzt, so dass der Strom, der eine Strommenge von I_ref0 aufweist, von der Leitung XCL[i] zu der Zelle IMref[i] fließt.
Wie in der Zelle IM[i,j] weist dann, wenn der Transistor F1m in der Zelle IMref[i] eingeschaltet wird, der Transistor F2m in der Zelle IMref[i,j] eine Diodenverbindungsstruktur auf. Wenn ein Strom von der Leitung XCL[i] zu der Zelle IMref[i] fließt, ist daher das Potential des Gates des Transistors F2m im Wesentlichen gleich demjenigen des zweiten Anschlusses des Transistors F2m. Die Potentiale werden durch die Menge an Strom, der von der Leitung XCL[i] zu der Zelle IMref[i] fließt, das Potential des ersten Anschlusses des Transistors F2m (hier GND) und dergleichen bestimmt. In diesem Betriebsbeispiel wird derart eingestellt, dass, indem der Strom, der eine Strommenge von I_ref0 aufweist, von der Leitung XCL[i] zu der Zelle IMref[i] fließt, das Potential des Gates des Transistors F2 (des Knotens NNref[i]) zu V_gm[i] wird; zu diesem Zeitpunkt ist das Potential der Leitung XCL[i] auch V_gm[i]. Das heißt, dass die Gate-Source-Spannung in dem Transistor F2m zu V_gm[i]-GND wird und der Strom, der eine Strommenge von I_ref0 aufweist, zwischen dem ersten Anschluss und dem zweiten Anschluss des Transistors F2m fließt.
Wenn die Schwellenspannung des Transistors F2m auf V_thm[i] eingestellt wird, kann hier die Strommenge I_ref0 in dem Fall, in dem der Transistor F2m in einem Unterschwellenbereich arbeitet, durch die folgende Formel dargestellt werden. Es sei angemerkt, dass der Korrekturkoeffizient K demjenigen des Transistors F2 in der Zelle IM[i,j] gleich ist. Beispielsweise sind die Vorrichtungsstruktur und die Größe (Kanallänge und Kanalbreite) zwischen den Transistoren gleich. Obwohl die Fertigungsschwankungen die Schwankungen des Korrekturkoeffizienten K jedes Transistors verursachen, werden die Schwankungen in einem derartigen Maße unterdrückt, dass das nachstehend zu beschreibende Argument mit ausreichender Genauigkeit für den praktischen Einsatz steht.
[Formel 27] $I_{ref 0} = I_{a} exp {K (V_{gm} [i] - V_{thm} [i])}$
Hier wird ein Gewichtskoeffizient w[i,j], der als erste Daten dient, wie folgt definiert.
[Formel 28] $w [i, j] = exp {K (V_{g} [i, j] - V_{th} [i, j] - V_{gm} [i] + V_{thm} [i])}$
Deshalb kann die Formel (F1) in die folgende Formel umformuliert werden.
[Formel 29] $I_{0} [i, j] = w [i, j] I_{ref 0}$
<<Zwischen dem Zeitpunkt T14 und dem Zeitpunkt T15>>
Zwischen dem Zeitpunkt T14 und dem Zeitpunkt T15 wird ein niedriges Potential an die Leitung WSL[i] angelegt. Daher wird ein niedriges Potential an die Gates der Transistoren F1 in den Zellen IM[i,1] bis IM[i,n] und das Gate des Transistors F1m in der Zelle IMref[i] in der i-ten Zeile in dem Zellenarray CA2 angelegt, so dass der Transistor F1 und der Transistor F1m jeweils ausgeschaltet werden.
Wenn der Transistor F1 in der Zelle IM[i,j] ausgeschaltet wird, wird V_g[i,j]-V_gm[i], nämlich eine Differenz zwischen dem Potential des Gates des Transistors F2 (des Knotens NN[i,j]) und dem Potential der Leitung XCL[i], in dem Kondensator C5 gehalten. Wenn der Transistor F1 in der Zelle IMref[i] ausgeschaltet wird, wird 0, nämlich eine Differenz zwischen dem Potential des Gates des Transistors F2m (des Knotens NNref[i]) und dem Potential der Leitung XCL[i], in dem Kondensator C5m gehalten. Es sei angemerkt, dass bei dem Vorgang zwischen dem Zeitpunkt T13 und dem Zeitpunkt T14 das Potential, das in dem Kondensator C5m gehalten wird, in einigen Fällen abhängig von Transistoreigenschaften jedes der Transistoren F1m und F2m und dergleichen ein Potential, das nicht 0 beträgt (hier Δ), sein kann. Jedoch steht das folgende Argument in der Annahme, dass das Potential des Knotens NNref[i] durch Zusatz von Δ zu dem Potential der Leitung XCL[i] erhalten wird.
<<Zwischen dem Zeitpunkt T15 und dem Zeitpunkt T16>>
Zwischen dem Zeitpunkt T15 und dem Zeitpunkt T16 wird GND an die Leitung XCL[i] angelegt. Daher werden Potentiale von Knoten NN[i,1] bis NN[i,n] infolge einer kapazitiven Kopplung durch den Kondensator C5 in jeder der Zellen IM[i,1] bis IM[i,n] in der i-ten Zeile geändert, und infolge einer kapazitiven Kopplung durch den Kondensator C5 in der Zelle IMref[i] wird das Potential des Knotens NNref[i] geändert.
Es handelt sich bei dem Änderungsbetrag der Potentiale der Knoten NN[i,1] bis NN[i,n] um ein Potential, das erhalten wird, indem der Änderungsbetrag des Potentials der Leitung XCL[i] mit dem kapazitiven Kopplungskoeffizienten multipliziert wird, der durch die Struktur von jeder der Zellen IM[i,1] bis IM[i,n] in dem Zellenarray CA2 bestimmt wird. Der kapazitive Kopplungskoeffizient wird aus der Kapazität des Kondensators C5, der Gate-Kapazität des Transistors F2, der parasitären Kapazität und dergleichen berechnet. Wenn der kapazitive Kopplungskoeffizient durch den Kondensator C5 in jeder der Zellen IM[i,1] bis IM[i,n] auf p eingestellt wird, wird das Potential des Knotens NN[i,j] in der Zelle IM[i,j] um p(V_gm[i]-GND) von dem Potential in der Periode zwischen dem Zeitpunkt T14 und dem Zeitpunkt T15 verringert.
In ähnlicher Weise wird, indem das Potential der Leitung XCL[i] geändert wird, das Potential des Knotens NNref[i] infolge einer kapazitiven Kopplung durch den Kondensator C5m in der Zelle IMref[i] geändert. Wenn der kapazitive Kopplungskoeffizient durch den Kondensator C5m, wie im Fall des Kondensators C5, auf p eingestellt wird, wird das Potential des Knotens NNref[i] in der Zelle IMref[i] um p(V_gm[i]-GND) von dem Potential in der Periode zwischen dem Zeitpunkt T14 und dem Zeitpunkt T15 verringert.
Auf diese Weise wird das Potential des Knotens NN[i,j] in der Zelle IM[i,j] verringert, und der Transistor F2 wird ausgeschaltet. In ähnlicher Weise wird das Potential des Knotens NNref[i] in der Zelle IMref[i] verringert, und der Transistor F2m wird ausgeschaltet. Zwischen dem Zeitpunkt T15 und dem Zeitpunkt T16 betragen daher I_F2[i,j] und I_F2m[i] jeweils 0.
<<Zwischen dem Zeitpunkt T16 und dem Zeitpunkt T17>>
Zwischen dem Zeitpunkt T16 und dem Zeitpunkt T17 wird ein hohes Potential an die Leitung WSL[i+1] angelegt. Daher wird ein hohes Potential an die Gates der Transistoren F1 in den Zellen IM[i+1,1] bis IM[i+1,n] und das Gate des Transistors F1m in der Zelle IMref[i+1] in der i+1-ten Zeile in dem Zellenarray CA2 angelegt, so dass der Transistor F1 und der Transistor F1m jeweils eingeschaltet werden. Es wird angenommen, dass zwischen dem Zeitpunkt T16 und dem Zeitpunkt T17 ein niedriges Potential an die Leitungen WSL[1] bis WSL[m] mit Ausnahme der Leitung WSL[i+1] angelegt wird und die Transistoren F1 in den Zellen IM[1,1] bis IM[m,n] in allen Zeilen mit Ausnahme der i+1-ten Zeile und die Transistoren F1m in den Zellen IMref[1] bis IMref[m] in allen Zeilen mit Ausnahme der i+1-ten Zeile in dem Zellenarray CA2 ausgeschaltet werden.
Ferner wird ein niedriges Potential an die Leitungen XCL[1] bis XCL[m] angelegt.
<<Zwischen dem Zeitpunkt T17 und dem Zeitpunkt T18>>
Zwischen dem Zeitpunkt T17 und dem Zeitpunkt T18 fließt ein Strom, der eine Strommenge von I₀[i+1,j] aufweist, von der Schaltung WCS durch den Transistor F3[j] zu dem Zellenarray CA2. Zu diesem Zeitpunkt wird ein Teil zwischen der Leitung WCL[j] und dem ersten Anschluss des Transistors F1 in der Zelle IM[i+1,j] in der i+1-ten Zeile des Zellenarrays CA2 in einen leitenden Zustand versetzt, und ein Teil zwischen der Leitung WCL[j] und dem ersten Anschluss des Transistors F1 in jeder der Zellen IM[1,j] bis IM[m,j] in allen Zeilen mit Ausnahme der i+1-ten Zeile des Zellenarrays CA2 wird in einen nichtleitenden Zustand versetzt; daher fließt der Strom, der eine Strommenge von I₀[i+1,j] aufweist, von der Leitung WCL[j] zu der Zelle IM[i+1,j].
Es sei angemerkt, dass dann, wenn der Transistor F1 in der Zelle IM[i+1,j] eingeschaltet wird, der Transistor F2 in der Zelle IM[i+1,j] eine Diodenverbindungsstruktur aufweist. Wenn ein Strom von der Leitung WCL[j] zu der Zelle IM[i+1,j] fließt, ist daher das Potential des Gates des Transistors F2 im Wesentlichen gleich demjenigen des zweiten Anschlusses des Transistors F2. Die Potentiale werden durch die Menge an Strom, der von der Leitung WCL[j] zu der Zelle IM[i+1,j] fließt, das Potential des ersten Anschlusses des Transistors F2 (hier GND) und dergleichen bestimmt. In diesem Betriebsbeispiel wird derart eingestellt, dass, indem der Strom, der eine Strommenge von I₀[i+1,j] aufweist, von der Leitung WCL[j] zu der Zelle IM[i+1,j] fließt, das Potential des Gates des Transistors F2 (des Knotens NN[i+1,j]) zu V_g[i+1,j] wird. Das heißt, dass die Gate-Source-Spannung in dem Transistor F2 zu V_g[i+1,j]-GND wird und der Strom, der eine Strommenge von I₀[i+1,j] aufweist, zwischen dem ersten Anschluss und dem zweiten Anschluss des Transistors F2 fließt.
Wenn die Schwellenspannung des Transistors F2 auf V_th[i+1,j] eingestellt wird, kann hier die Strommenge I₀[i+1,j] in dem Fall, in dem der Transistor F2 in einem Unterschwellenbereich arbeitet, durch die folgende Formel dargestellt werden. Es sei angemerkt, dass es sich bei dem Korrekturkoeffizienten um K handelt, wie im Falle des Transistors F2 in der Zelle IM[i,j] und des Transistors F2m in der Zelle IMref[i].
[Formel 30] $I_{0} [i + 1, j] = I_{a} exp {K (V_{g} [i + 1, j] - V_{th} [i + 1, j])}$
Zwischen dem Zeitpunkt T17 und dem Zeitpunkt T18 fließt ein Strom, der eine Strommenge von I_ref0 aufweist, von der Schaltung XCS zu der Leitung XCL[i+1]. Zu diesem Zeitpunkt wird ein Teil zwischen der Leitung XCL[i+1] und dem ersten Anschluss des Transistors F1m in der Zelle IMref[i+1] in einen leitenden Zustand versetzt, so dass der Strom, der eine Strommenge von I_ref0 aufweist, von der Leitung XCL[i+1] zu der Zelle IMref[i+1] fließt.
Wie in der Zelle IM[i+1,j] weist dann, wenn der Transistor F1m in der Zelle IMref[i+1] eingeschaltet wird, der Transistor F2m in der Zelle IMref[i+1,j] eine Diodenverbindungsstruktur auf. Wenn ein Strom von der Leitung XCL[i+1] zu der Zelle IMref[i+1] fließt, ist daher das Potential des Gates des Transistors F2m im Wesentlichen gleich demjenigen des zweiten Anschlusses des Transistors F2m. Die Potentiale werden durch die Menge an Strom, der von der Leitung XCL[i+1] zu der Zelle IMref[i+1] fließt, das Potential des ersten Anschlusses des Transistors F2m (hier GND) und dergleichen bestimmt. In diesem Betriebsbeispiel wird derart eingestellt, dass, indem der Strom, der eine Strommenge von I_ref0 aufweist, von der Leitung XCL[i+1] zu der Zelle IMref[i+1] fließt, das Potential des Gates des Transistors F2 (des Knotens NNref[i+1]) zu V_gm[i+1] wird; zu diesem Zeitpunkt ist das Potential der Leitung XCL[i+1] auch V_gm[i+1]. Das heißt, dass die Gate-Source-Spannung in dem Transistor F2m zu V_gm[i+1]-GND wird und der Strom, der eine Strommenge von I_ref0 aufweist, zwischen dem ersten Anschluss und dem zweiten Anschluss des Transistors F2m fließt.
Wenn die Schwellenspannung des Transistors F2m auf V_thm[i+1,j] eingestellt wird, kann hier die Strommenge I_ref0 in dem Fall, in dem der Transistor F2m in einem Unterschwellenbereich arbeitet, durch die folgende Formel dargestellt werden. Es sei angemerkt, dass der Korrekturkoeffizient K demjenigen des Transistors F2 in der Zelle IM[i+1,j] gleich ist.
[Formel 31] $I_{ref 0} = I_{a} exp {K (V_{gm} [i + 1] - V_{thm} [i + 1])}$
Hier wird ein Gewichtskoeffizient w[i+1,j], der als erste Daten dient, wie folgt definiert.
[Formel 32] $\begin{array}{l} w [i + 1, j] = \\ exp {K (V_{g} [i + 1, j] - V_{th} [i + 1, j] - V_{gm} [i + 1] + V_{thm} [i + 1])} \end{array}$
Deshalb kann die Formel (F5) in die folgende Formel umformuliert werden.
[Formel 33] $I_{0} [i + 1, j] = w [i + 1, j] I_{ref 0}$
<<Zwischen dem Zeitpunkt T18 und dem Zeitpunkt T19>>
Zwischen dem Zeitpunkt T18 und dem Zeitpunkt T19 wird ein niedriges Potential an die Leitung WSL[i+1] angelegt. Daher wird ein niedriges Potential an die Gates der Transistoren F1 in den Zellen IM[i+1,1] bis IM[i+1,n] und das Gate des Transistors F1m in der Zelle IMref[i+1] in der i-ten Zeile in dem Zellenarray CA2 angelegt, so dass der Transistor F1 und der Transistor F1m jeweils ausgeschaltet werden.
Wenn der Transistor F1 in der Zelle IM[i+1,j] ausgeschaltet wird, wird V_g[i+1,j]-V_gm[i+1], nämlich eine Differenz zwischen dem Potential des Gates des Transistors F2 (des Knotens NN[i+1,j]) und dem Potential der Leitung XCL[i+1], in dem Kondensator C5 gehalten. Wenn der Transistor F1 in der Zelle IMref[i+1] ausgeschaltet wird, wird 0, nämlich eine Differenz zwischen dem Potential des Gates des Transistors F2m (des Knotens NNref[i+1]) und dem Potential der Leitung XCL[i+1], in dem Kondensator C5m gehalten. Es sei angemerkt, dass bei dem Vorgang zwischen dem Zeitpunkt T18 und dem Zeitpunkt T19 das Potential, das in C5m gehalten wird, in einigen Fällen abhängig von Transistoreigenschaften des Transistors F1m und des Transistors F2m und dergleichen ein Potential, das nicht 0 beträgt (hier Δ), sein kann. Jedoch steht das folgende Argument in der Annahme, dass das Potential des Knotens NNref[i] durch Zusatz von Δ zu dem Potential der Leitung XCL[i] erhalten wird.
<<Zwischen dem Zeitpunkt T19 und dem Zeitpunkt T20>>
Zwischen dem Zeitpunkt T19 und dem Zeitpunkt T20 wird GND an die Leitung XCL[i+1] angelegt. Daher werden Potentiale der Knoten NN[i,1] bis NN[i+1,n] infolge einer kapazitiven Kopplung durch den Kondensator C5 in jeder der Zellen IM[i+1,1] bis IM[i+1,n] in der i+1-ten Zeile geändert, und infolge einer kapazitiven Kopplung durch den Kondensator C5 in der Zelle IMref[i+1] wird das Potential des Knotens NNref[i+1] geändert.
Es handelt sich bei dem Änderungsbetrag der Potentiale der Knoten NN[i+1,1] bis NN[i+1,n] um ein Potential, das erhalten wird, indem der Änderungsbetrag des Potentials der Leitung XCL[i+1] mit dem kapazitiven Kopplungskoeffizienten multipliziert wird, der durch die Struktur von jeder der Zellen IM[i+1,1] bis IM[i+1,n] in dem Zellenarray CA2 bestimmt wird. Der kapazitive Kopplungskoeffizient wird aus der Kapazität des Kondensators C5, der Gate-Kapazität des Transistors F2, der parasitären Kapazität und dergleichen berechnet. Wenn der kapazitive Kopplungskoeffizient durch den Kondensator C5 in jeder der Zellen IM[i+1,1] bis IM[i+1,n] auf p eingestellt wird, wie im Falle des kapazitiven Kopplungskoeffizienten durch den Kondensator C5 in jeder der Zellen IM[i,1] bis IM[i,n], wird das Potential des Knotens NN[i+1,j] in der Zelle IM[i+1,j] um p(V_gm[i+1]-GND) von dem Potential in der Periode zwischen dem Zeitpunkt T18 und dem Zeitpunkt T19 verringert.
In ähnlicher Weise wird, indem das Potential der Leitung XCL[i+1] geändert wird, das Potential des Knotens NNref[i+1] infolge einer kapazitiven Kopplung durch den Kondensator C5m in der Zelle IMref[i+1] geändert. Wenn der kapazitive Kopplungskoeffizient durch den Kondensator C5m, wie im Fall des Kondensators C5, auf p eingestellt wird, wird das Potential des Knotens NNref[i+1] in der Zelle IMref[i+1] um p(U_gm[i+1]-GND) von dem Potential in der Periode zwischen dem Zeitpunkt T18 und dem Zeitpunkt T19 verringert.
Auf diese Weise wird das Potential des Knotens NN[i+1,j] in der Zelle IM[i+1,j] verringert, und der Transistor F2 wird ausgeschaltet. In ähnlicher Weise wird das Potential des Knotens NNref[i] in der Zelle IMref[i+1] verringert, und der Transistor F2m wird ausgeschaltet. Zwischen dem Zeitpunkt T19 und dem Zeitpunkt T20 betragen daher I_F2[i+1,j] und I_F2m[i+1] jeweils 0.
<<Zwischen dem Zeitpunkt T20 und dem Zeitpunkt T21>>
Zwischen dem Zeitpunkt T20 und dem Zeitpunkt T21 wird ein niedriges Potential an die Leitung SWL1 angelegt. Daher wird ein niedriges Potential an jedes der Gates der Transistoren F3[1] bis F3[n] angelegt, so dass die Transistoren F3[1] bis F3[n] jeweils ausgeschaltet werden.
<<Zwischen dem Zeitpunkt T21 und dem Zeitpunkt T22>>
Zwischen dem Zeitpunkt T21 und dem Zeitpunkt T22 wird ein hohes Potential an die Leitung SWL2 angelegt. Daher wird ein hohes Potential an jedes der Gates der Transistoren F4[1] bis F4[n] angelegt, so dass die Transistoren F4[1] bis F4[n] jeweils ausgeschaltet werden.
<<Zwischen dem Zeitpunkt T22 und dem Zeitpunkt T23>>
Zwischen dem Zeitpunkt T22 und dem Zeitpunkt T23 fließt ein Strom, der eine Strommenge von x[i]I_ref0 aufweist, welche das x[i]-Fache von I_ref0 ist, von der Schaltung XCS zu der Leitung XCL[i]. Es sei angemerkt, dass in diesem Betriebsbeispiel x einem Wert eines Signals eines Neurons entspricht, welcher als zweite Daten dient. Zu diesem Zeitpunkt wird angenommen, dass das Potential der Leitung XCL[i] von 0 in V_gm[i]+ΔV[i] geändert wird.
Wenn das Potential der Leitung XCL[i] geändert wird, werden infolge einer kapazitiven Kopplung durch den Kondensator C5 in jeder der Zellen IM[i,1] bis IM[i,n] in der i-ten Zeile des Zellenarrays CA2 die Potentiale der Knoten NN[i,1] bis NN[i,n] auch geändert. Daher wird das Potential des Knotens NN[i,j] in der Zelle IM[i,j] zu V_g[i,j]+pΔV[i].
In ähnlicher Weise wird, indem das Potential der Leitung XCL[i] geändert wird, das Potential des Knotens NNref[i] infolge einer kapazitiven Kopplung durch den Kondensator C5m in der Zelle IMref[i] geändert. Daher wird das Potential des Knotens NNref[i] in der Zelle IMref[i] zu V_gm[i]+pΔV[i].
Daher können ein Strom I₁[i,j], der zwischen dem ersten Anschluss und dem zweiten Anschluss des Transistors F2 fließt, und ein Strom I_ref1[i,j], der zwischen dem ersten Anschluss und dem zweiten Anschluss des Transistors F2m fließt, zwischen dem Zeitpunkt T22 und dem Zeitpunkt T23 wie folgt dargestellt werden.
[Formel 34] $\begin{array}{l} I_{1} [i, j] & = I_{a} exp {K (V_{g} [i, j] + p Δ V [i] - V_{th} [i, j])} \\ = I_{0} [i, j] exp (K p Δ V [i]) \end{array}$
[Formel 35] $\begin{array}{l} I_{ref 1} [i] & = I_{a} exp {K (V_{gm} [i] + p Δ V [i] - V_{thm} [i])} \\ = x [i] I_{ref 0} \end{array}$
Gemäß der Formel (F9) und der Formel (F10) kann x[i] durch die folgende Formel dargestellt werden.
[Formel 36] $x [i] = exp (K p Δ V [i])$
Deshalb kann die Formel (F9) in die folgende Formel umformuliert werden.
[Formel 37] $I_{1} [i, j] = x [i] w [i, j] I_{ref 0}$
Das heißt, dass der Strom, der zwischen dem ersten Anschluss und dem zweiten Anschluss des Transistors F2 in der Zelle IM[i,j] fließt, proportional zu dem Produkt des Gewichtskoeffizienten w[i,j], der als erste Daten dient, und des Werts des Signals des Neurons x[i], welcher als zweite Daten dient, ist.
Zwischen dem Zeitpunkt T22 und dem Zeitpunkt T23 fließt ein Strom, der eine Strommenge von x[i+1]I_ref0 aufweist, welche das x[i+1]-Fache von I_ref0 ist, von der Schaltung XCS zu der Leitung XCL[i+1]. Es sei angemerkt, dass in diesem Betriebsbeispiel x einem Wert eines Signals eines Neurons entspricht, welcher als zweite Daten dient. Zu diesem Zeitpunkt wird angenommen, dass das Potential der Leitung XCL[i+1] von 0 in V_gm[i+1]+ΔV[i+1] geändert wird.
Wenn das Potential der Leitung XCL[i+1] geändert wird, werden infolge einer kapazitiven Kopplung durch den Kondensator C5 in jeder der Zellen IM[i+1,1] bis IM[i+1,n] in der i+1-ten Zeile des Zellenarrays CA2 die Potentiale der Knoten NN[i+1,1] bis NN[i+1,n] auch geändert. Daher wird das Potential des Knotens NN[i+1,j] in der Zelle IM[i+1,j] zu V_g[i+1,j]+pΔV[i+1].
In ähnlicher Weise wird, indem das Potential der Leitung XCL[i+1] geändert wird, das Potential des Knotens NNref[i+1] infolge einer kapazitiven Kopplung durch den Kondensator C5m in der Zelle IMref[i+1] geändert. Daher wird das Potential des Knotens NNref[i+1] in der Zelle IMref[i+1] zu V_gm[i+1]+pΔV[i+].
Daher können ein Strom I₁[i+1,j], der zwischen dem ersten Anschluss und dem zweiten Anschluss des Transistors F2 fließt, und ein Strom I_ref1[i+1,j], der zwischen dem ersten Anschluss und dem zweiten Anschluss des Transistors F2m fließt, zwischen dem Zeitpunkt T22 und dem Zeitpunkt T23 wie folgt dargestellt werden.
[Formel 38] $\begin{array}{l} I_{1} [i + 1, j] \\ = I_{a} exp {K (V_{g} [i + 1, j] + p Δ V [i + 1] - V_{th} [i + 1, j])} \\ = I_{0} [i + 1, j] exp (K p Δ V [i + 1]) \end{array}$
[Formel 39] $\begin{array}{l} I_{ref1} [i + 1] \\ = I_{a} exp {K (V_{gm} [i + 1] + p Δ V [i + 1] - V_{thm} [i + 1])} \\ = x [i + 1] I_{ref 0} \end{array}$
Gemäß der Formel (F13) und der Formel (F14) kann x[i+1] durch die folgende Formel dargestellt werden.
[Formel 40] $x [i + 1] = exp (K p Δ V [i + 1])$
Deshalb kann die Formel (F13) in die folgende Formel umformuliert werden.
[Formel 41] $I_{1} [i + 1, j] = x [i + 1] w [i + 1, j] I_{ref 0}$
Das heißt, dass der Strom, der zwischen dem ersten Anschluss und dem zweiten Anschluss des Transistors F2 in der Zelle IM[i+1,j] fließt, proportional zu dem Produkt des Gewichtskoeffizienten w[i+1,j], der als erste Daten dient, und des Werts des Signals des Neurons x[i+1], welcher als zweite Daten dient, ist.
Hier wird die Summe der Ströme, die von einer Umwandlungsschaltung ITRZ[j] durch einen Transistor F4[j] und die Leitung WCL[j] zu der Zelle IM[i,j] und der Zelle IM[i+1,j] fließen, in Betracht gezogen. Wenn die Summe der Ströme als I_S[j] bezeichnet wird, kann I_S[j] gemäß der Formel (F12) und der Formel (F16) durch die folgende Formel dargestellt werden.
[Formel 42] $\begin{array}{l} I_{S} [j] & = I_{1} [i, j] + I_{1} [i + 1, j] \\ = I_{ref 0} (x [i] w [i, j] + x [i + 1] w [i + 1, j]) \end{array}$
Deshalb handelt es sich bei dem Strom, der von der Umwandlungsschaltung ITRZ[j] ausgegeben wird, um einen Strom, der proportional zu der Summe der Produkte der Gewichtskoeffizienten w[i,j] und w[i+1,j], welche als erste Daten dienen, sowie der Werte der Signale der Neuronen x[i] und x[i+1], welche als zweite Daten dienen, ist.
Obwohl in dem vorstehenden Betriebsbeispiel die Summe der Ströme, die zu der Zelle IM[i,j] und der Zelle IM[i+1,j] fließen, behandelt wird, kann auch die Summe der Ströme, die zu den Zellen IM[1,j] bis IM[m,j] fließen, welche eine Vielzahl von Zellen sind, behandelt werden. In diesem Fall kann die Formel (F17) in die folgende Formel umformuliert werden.
[Formel 43] $I_{S} [j] = I_{ref 0} \sum_{i = 1}^{m} x [i] w [i, j]$
Selbst in dem Fall, in dem die arithmetische Schaltung MAC2 das Zellenarray CA2 von drei oder mehr Zeilen und zwei oder mehr Spalten beinhaltet, kann deshalb eine Produkt-Summen-Operation wie die vorstehend beschriebene Weise durchgeführt werden. In einer derartigen Produkt-Summen-Operations-Schaltung werden Zellen in einer der Vielzahl von Spalten verwendet, um die Strommenge von I_ref0 und die Strommenge von xI_ref0 zu halten, wodurch die anderen Spalten unter der Vielzahl von Spalten gleichzeitig eine Produkt-Summen-Operationsverarbeitung durchführen können. Das heißt, dass die Erhöhung der Anzahl von Spalten in einem Speicherzellenarray ermöglicht, eine Halbleitervorrichtung bereitzustellen, bei der eine Produkt-Summen-Operationsverarbeitung mit hoher Geschwindigkeit erzielt wird.
In dem Fall, in dem die bei dieser Ausführungsform beschriebene Produkt-Summen-Operations-Schaltung als vorstehende versteckte Schicht verwendet wird, dient der Gewichtskoeffizient w_s[k]s[k-1] ^(k) als erste Daten und wird die Strommenge, die den ersten Daten entspricht, in jeder der Zellen IM in derselben Spalte sequenziell gespeichert; dann dient das Ausgangssignal z_s[k-1] ^(k-1) von dem s[k-1]-ten Neuron in der (k-1)-ten Schicht als zweite Daten und der Strom, der den zweiten Daten entspricht, fließt von der Schaltung XCS zu der Leitung XCL in jeder Zeile; auf diese Weise kann die Summe der Produkte der ersten Daten und der zweiten Daten aus dem Strom I_s, der von der Schaltung ITRZ ausgegeben wird, erhalten werden. Außerdem wird der Wert der Aktivierungsfunktion unter Verwendung des Werts der Summe der Produkte erhalten, so dass der Wert der Aktivierungsfunktion als Signal, nämlich als Ausgangssignal z_s[k] ^(k) von dem s[k]-ten Neuron in der k-ten Schicht, dienen kann.
In dem Fall, in dem die bei dieser Ausführungsform beschriebene Produkt-Summen-Operations-Schaltung als vorstehende Ausgabeschicht verwendet wird, dient der Gewichtskoeffizient w_s[L]s[L-1] ^(L) als erste Daten und wird die Strommenge, die den ersten Daten entspricht, in jeder der Zellen IM in derselben Spalte sequenziell gespeichert; dann dient das Ausgangssignal z_s[L-1] ^(L-1) von dem s[L-1]-ten Neuron in der (L-1)-ten Schicht als zweite Daten und der Strom, der den zweiten Daten entspricht, fließt von der Schaltung XCS zu der Leitung XCL in jeder Zeile; auf diese Weise kann die Summe der Produkte der ersten Daten und der zweiten Daten aus dem Strom I_s, der von der Schaltung ITRZ ausgegeben wird, erhalten werden. Außerdem wird der Wert der Aktivierungsfunktion unter Verwendung des Werts der Summe der Produkte erhalten, so dass der Wert der Aktivierungsfunktion als Signal, nämlich als Ausgangssignal z_s[L] ^(L) von dem s[L]-ten Neuron in der L-ten Schicht, dienen kann.
Es sei angemerkt, dass die bei dieser Ausführungsform beschriebene Eingabeschicht als Pufferschaltung, die ein Eingangssignal an die zweite Schicht ausgibt, dienen kann.
Bei dieser Ausführungsform wird der Fall beschrieben, in dem die Transistoren, die in der arithmetischen Schaltung MAC1 und der arithmetischen Schaltung MAC2 enthalten sind, OS-Transistoren oder Si-Transistoren sind; jedoch ist eine Ausführungsform der vorliegenden Erfindung nicht darauf beschränkt. Als Transistoren, die in der arithmetischen Schaltung MAC1 und der arithmetischen Schaltung MAC2 enthalten sind, kann beispielsweise ein Transistor, in dem ein Halbleiter, wie z. B. Ge, als Aktivschicht dient, ein Transistor, in dem ein Verbindungshalbleiter, wie z. B. ZnSe, CdS, GaAs, InP, GaN oder SiGe, als Aktivschicht dient, ein Transistor, in dem Kohlenstoffnanoröhren als Aktivschicht dienen, oder ein Transistor, in dem ein organischer Halbleiter als Aktivschicht dient, verwendet werden.
Es sei angemerkt, dass diese Ausführungsform je nach Bedarf mit einer anderen Ausführungsform, die in dieser Beschreibung beschrieben wird, kombiniert werden kann.
(Ausführungsform 3)
Bei dieser Ausführungsform werden Strukturbeispiele der arithmetischen Schaltung, die bei der vorstehenden Ausführungsform beschrieben worden ist, und Strukturbeispiele eines Transistors, der für diese arithmetische Schaltung verwendet werden kann, beschrieben.
<Strukturbeispiel einer Halbleitervorrichtung>
Eine Halbleitervorrichtung, die in 19 dargestellt wird, beinhaltet einen Transistor 300, einen Transistor 500 und einen Kondensator 600. 21A ist eine Querschnittsansicht des Transistors 500 in der Kanallängsrichtung, 21B ist eine Querschnittsansicht des Transistors 500 in der Kanalbreitenrichtung, und 21C ist eine Querschnittsansicht des Transistors 300 in der Kanalbreitenrichtung.
Bei dem Transistor 500 handelt es sich um einen Transistor, der ein Metalloxid in einem Kanalbildungsbereich enthält (OS-Transistor). Wenn der Transistor 500, bei dem der Sperrstrom niedrig ist, als Transistor Tr11 oder dergleichen des Speicherzellenarrays CA, das in einer Halbleitervorrichtung, wie z. B. der arithmetischen Schaltung MAC1, enthalten ist, verwendet wird, können geschriebene Daten lange Zeit gehalten werden. Mit anderen Worten: Die Häufigkeit der Aktualisierungsvorgänge ist gering oder ein Aktualisierungsvorgang ist unnötig, was zu einem niedrigen Stromverbrauch der Halbleitervorrichtung führt.
Die Halbleitervorrichtung, die bei dieser Ausführungsform beschrieben wird, beinhaltet den Transistor 300, den Transistor 500 und den Kondensator 600, wie in 19 dargestellt. Der Transistor 500 ist oberhalb des Transistors 300 bereitgestellt, und der Kondensator 600 ist oberhalb des Transistors 300 und des Transistors 500 bereitgestellt. Es sei angemerkt, dass der Kondensator 600 der Kondensator C1 in dem Speicherzellenarray CA, der Kondensator C2 in der Schaltung OFST oder dergleichen sein kann, welche in der bei der vorstehenden Ausführungsform beschriebenen arithmetischen Schaltung MAC1 oder dergleichen enthalten sind.
Der Transistor 300 ist über einem Substrat 311 bereitgestellt und beinhaltet einen Leiter 316, einen Isolator 315, einen Halbleiterbereich 313, der ein Teil des Substrats 311 ist, sowie einen niederohmigen Bereich 314a und einen niederohmigen Bereich 314b, welche jeweils als Source-Bereich oder Drain-Bereich dienen. Es sei angemerkt, dass der Transistor 300 beispielsweise als Transistor Tr12 oder dergleichen des Speicherzellenarrays CA, das in der bei der vorstehenden Ausführungsform beschriebenen arithmetischen Schaltung MAC1 oder dergleichen enthalten ist, verwendet werden kann.
Als Substrat 311 wird vorzugsweise ein Halbleitersubstrat (z. B. ein einkristallines Substrat oder ein Siliziumsubstrat) verwendet.
Bei dem Transistor 300 sind, wie in 21C dargestellt, eine Oberseite und eine Seitenfläche in der Kanalbreitenrichtung des Halbleiterbereichs 313 mit dem Leiter 316 bedeckt, wobei der Isolator 315 dazwischen liegt. Bei dem Transistor 300, der eine derartige Fin-Struktur aufweist, nimmt die effektive Kanalbreite zu; somit können die Eigenschaften im Durchlasszustand des Transistors 300 verbessert werden. Außerdem können, da der Beitrag des elektrischen Feldes einer Gate-Elektrode erhöht werden kann, die Eigenschaften im Sperrzustand des Transistors 300 verbessert werden.
Es sei angemerkt, dass der Transistor 300 ein p-Kanal-Transistor oder ein n-Kanal-Transistor sein kann.
Vorzugsweise enthalten ein Bereich des Halbleiterbereichs 313, in dem ein Kanal gebildet wird, ein Bereich in der Nähe davon, der niederohmige Bereich 314a und der niederohmige Bereich 314b, welche jeweils als Source-Bereich oder Drain-Bereich dienen, und dergleichen einen Halbleiter, wie z. B. einen Halbleiter auf Siliziumbasis, bevorzugt einkristallines Silizium. Alternativ können diese Bereiche unter Verwendung eines Materials, das Germanium (Ge), Siliziumgermanium (SiGe), Galliumarsenid (GaAs), Galliumaluminiumarsenid (GaAlAs) oder dergleichen enthält, ausgebildet werden. Es kann auch eine Struktur unter Verwendung von Silizium zum Einsatz kommen, dessen effektive Masse gesteuert wird, indem der Gitterabstand durch die Anlegung einer Spannung an das Kristallgitter verändert wird. Alternativ kann es sich bei dem Transistor 300 um einen Transistor mit hoher Elektronenmobilität (High Electron Mobility Transistor, HEMT) unter Verwendung von GaAs und GaAlAs oder dergleichen handeln.
Der niederohmige Bereich 314a und der niederohmige Bereich 314b enthalten zusätzlich zu einem Halbleitermaterial, das für den Halbleiterbereich 313 eingesetzt wird, ein n-Typ-Leitfähigkeit verleihendes Element, wie z. B. Arsen oder Phosphor, oder ein p-Typ-Leitfähigkeit verleihendes Element, wie z. B. Bor.
Für den Leiter 316, der als Gate-Elektrode dient, kann ein Halbleitermaterial, wie z. B. Silizium, das ein n-Typ-Leitfähigkeit verleihendes Element, wie z. B. Arsen oder Phosphor, oder ein p-Typ-Leitfähigkeit verleihendes Element, wie z. B. Bor, enthält, oder ein leitendes Material, wie z. B. ein Metallmaterial, ein Legierungsmaterial oder ein Metalloxidmaterial, verwendet werden.
Es sei angemerkt, dass die Austrittsarbeit eines Leiters durch sein Material bestimmt wird; daher kann die Schwellenspannung eines Transistors durch Auswahl des Materials dieses Leiters angepasst werden. Insbesondere wird es bevorzugt, ein Material, wie z. B. Titannitrid oder Tantalnitrid, für den Leiter zu verwenden. Um sowohl die Leitfähigkeit als auch die Einbettbarkeit sicherzustellen, wird es außerdem bevorzugt, eine Schichtanordnung aus Metallmaterialien, wie z. B. Wolfram und Aluminium, als Leiter zu verwenden; insbesondere wird Wolfram im Hinblick auf die Wärmebeständigkeit bevorzugt.
Es sei angemerkt, dass der in 19 dargestellte Transistor 300 nur ein Beispiel ist und nicht auf die darin dargestellte Struktur beschränkt ist; ein geeigneter Transistor kann entsprechend einer Schaltungskonfiguration oder einem Betriebsverfahren verwendet werden. Wenn es sich beispielsweise bei der Halbleitervorrichtung um eine unipolare Schaltung handelt, die aus lediglich OS-Transistoren besteht, kann die Struktur des Transistors 300, wie in 20 dargestellt, ähnlich der Struktur des Transistors 500 sein, bei dem ein Oxidhalbleiter verwendet wird. Es sei angemerkt, dass die Details des Transistors 500 nachstehend beschrieben werden.
Ein Isolator 320, ein Isolator 322, ein Isolator 324 und ein Isolator 326 sind der Reihe nach derart übereinander angeordnet, dass sie den Transistor 300 bedecken.
Für den Isolator 320, den Isolator 322, den Isolator 324 und den Isolator 326 kann beispielsweise Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Aluminiumoxid, Aluminiumoxynitrid, Aluminiumnitridoxid oder Aluminiumnitrid verwendet werden.
Es sei angemerkt, dass sich in dieser Beschreibung „Siliziumoxynitrid“ auf ein Material mit einer Zusammensetzung bezieht, in der der Sauerstoffanteil höher ist als der Stickstoffanteil, und dass sich „Siliziumnitridoxid“ auf ein Material mit einer Zusammensetzung bezieht, in der der Stickstoffanteil höher ist als der Sauerstoffanteil. In dieser Beschreibung bezieht sich „Aluminiumoxynitrid“ auf ein Material mit einer Zusammensetzung, in der der Sauerstoffanteil höher ist als der Stickstoffanteil, und „Aluminiumnitridoxid“ bezieht sich auf ein Material mit einer Zusammensetzung, in der der Stickstoffanteil höher ist als der Sauerstoffanteil.
Der Isolator 322 kann als Planarisierungsfilm dienen, der eine Pegeldifferenz eliminiert, die durch den unter diesem bereitgestellten Transistor 300 oder dergleichen hervorgerufen wird. Beispielsweise kann eine Oberseite des Isolators 322 durch eine Planarisierungsbehandlung mittels eines chemisch-mechanischen Polier- (CMP-) Verfahrens oder dergleichen planarisiert werden, um die Ebenheit zu erhöhen.
Für den Isolator 324 wird vorzugsweise ein Film mit einer Sperreigenschaft verwendet, der eine Diffusion von Wasserstoff und Verunreinigungen von dem Substrat 311, dem Transistor 300 oder dergleichen in einen Bereich verhindert, in dem der Transistor 500 bereitgestellt ist.
Für den Film, der eine Sperreigenschaft gegen Wasserstoff aufweist, kann beispielsweise Siliziumnitrid, das durch ein CVD-Verfahren ausgebildet wird, verwendet werden. Hier könnte die Wasserstoffdiffusion in ein einen Oxidhalbleiter enthaltendes Halbleiterelement, wie z. B. den Transistor 500, die Eigenschaften des Halbleiterelements verschlechtern. Daher wird vorzugsweise ein Film, der die Wasserstoffdiffusion unterdrückt, zwischen dem Transistor 500 und dem Transistor 300 bereitgestellt. Es handelt sich bei dem Film, der die Wasserstoffdiffusion unterdrückt, insbesondere um einen Film, von dem eine geringe Menge an Wasserstoff abgegeben wird.
Die Menge an abgegebenem Wasserstoff kann beispielsweise durch thermische Desorptionsspektroskopie (TDS) analysiert werden. Bei einer TDS-Analyse bei einer Oberflächentemperatur des Films im Bereich von 50 °C bis 500 °C kann die Menge an Wasserstoff, der von dem Isolator 324 abgegeben wird, umgerechnet in Wasserstoffatome pro Flächeneinheit des Isolators 324, beispielsweise 10 × 10¹⁵ Atome/cm² oder weniger, bevorzugt 5 × 10¹⁵ Atome/cm² oder weniger sein.
Es sei angemerkt, dass die Permittivität des Isolators 326 vorzugsweise niedriger ist als diejenige des Isolators 324. Beispielsweise ist die relative Permittivität des Isolators 326 bevorzugt niedriger als 4, bevorzugter niedriger als 3. Beispielsweise ist die relative Permittivität des Isolators 326 bevorzugt das 0,7-Fache oder weniger, bevorzugter das 0,6-Fache oder weniger derjenigen des Isolators 324. Wenn ein Material mit niedriger Permittivität für einen Zwischenschichtfilm verwendet wird, kann die parasitäre Kapazität, die zwischen Leitungen erzeugt wird, verringert werden.
Ein Leiter 328, ein Leiter 330 und dergleichen, welche mit dem Kondensator 600 oder dem Transistor 500 verbunden sind, sind in dem Isolator 320, dem Isolator 322, dem Isolator 324 und dem Isolator 326 eingebettet. Es sei angemerkt, dass der Leiter 328 und der Leiter 330 jeweils als Anschlusspfropfen oder Leitung dienen. Eine Vielzahl von Leitern, die als Anschlusspfropfen oder Leitung dienen, ist in einigen Fällen gemeinsam durch das gleiche Bezugszeichen gekennzeichnet. Ferner können in dieser Beschreibung und dergleichen eine Leitung und ein Anschlusspfropfen, der mit der Leitung verbunden ist, eine einzelne Komponente sein. Das heißt, dass in einigen Fällen ein Teil eines Leiters als Leitung dient und ein Teil eines Leiters als Anschlusspfropfen dient.
Als Material der jeweiligen Anschlusspfropfen und Leitungen (z. B. des Leiters 328 und des Leiters 330) kann eine Einzelschicht oder eine Schichtanordnung aus einem leitenden Material, wie z. B. einem Metallmaterial, einem Legierungsmaterial, einem Metallnitridmaterial oder einem Metalloxidmaterial, verwendet werden. Vorzugsweise wird ein hochschmelzendes Material, das sowohl Wärmebeständigkeit als auch Leitfähigkeit aufweist, wie z. B. Wolfram oder Molybdän, verwendet, und vorzugsweise wird Wolfram verwendet. Alternativ wird vorzugsweise ein leitendes Material mit niedrigem Widerstand, wie z. B. Aluminium oder Kupfer, verwendet. Die Verwendung eines leitenden Materials mit niedrigem Widerstand kann den Leitungswiderstand verringern.
Eine Leitungsschicht kann über dem Isolator 326 und dem Leiter 330 bereitgestellt sein. Zum Beispiel sind in 19 ein Isolator 350, ein Isolator 352 und ein Isolator 354 der Reihe nach übereinander angeordnet. Ferner ist ein Leiter 356 in dem Isolator 350, dem Isolator 352 und dem Isolator 354 ausgebildet. Der Leiter 356 dient als Anschlusspfropfen oder Leitung, der/die mit dem Transistor 300 verbunden ist. Es sei angemerkt, dass der Leiter 356 unter Verwendung eines Materials, das den Materialien des Leiters 328 und des Leiters 330 ähnlich ist, bereitgestellt werden kann.
Es sei angemerkt, dass vorzugsweise zum Beispiel ein Isolator, der wie der Isolator 324 eine Sperreigenschaft gegen Wasserstoff aufweist, als Isolator 350 verwendet wird. Ferner umfasst der Leiter 356 vorzugsweise einen Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist. Der Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist, ist insbesondere in einem Öffnungsabschnitt des Isolators 350 ausgebildet, der eine Sperreigenschaft gegen Wasserstoff aufweist. Mit dieser Struktur können der Transistor 300 und der Transistor 500 durch eine Sperrschicht getrennt sein, so dass die Wasserstoffdiffusion von dem Transistor 300 in den Transistor 500 unterdrückt werden kann.
Es sei angemerkt, dass als Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist, vorzugsweise zum Beispiel Tantalnitrid verwendet wird. Durch Übereinanderanordnen von Tantalnitrid und Wolfram, das eine hohe Leitfähigkeit aufweist, kann die Wasserstoffdiffusion von dem Transistor 300 unterdrückt werden, während die Leitfähigkeit einer Leitung sichergestellt ist. In diesem Fall ist eine Tantalnitridschicht, die eine Sperreigenschaft gegen Wasserstoff aufweist, vorzugsweise in Kontakt mit dem Isolator 350, der eine Sperreigenschaft gegen Wasserstoff aufweist.
Eine Leitungsschicht kann über dem Isolator 354 und dem Leiter 356 bereitgestellt sein. Beispielsweise sind in 19 ein Isolator 360, ein Isolator 362 und ein Isolator 364 der Reihe nach übereinander angeordnet. Ferner ist ein Leiter 366 in dem Isolator 360, dem Isolator 362 und dem Isolator 364 ausgebildet. Der Leiter 366 dient als Anschlusspfropfen oder Leitung. Es sei angemerkt, dass der Leiter 366 unter Verwendung eines Materials, das den Materialien des Leiters 328 und des Leiters 330 ähnlich ist, bereitgestellt werden kann.
Es sei angemerkt, dass vorzugsweise zum Beispiel ein Isolator, der wie der Isolator 324 eine Sperreigenschaft gegen Wasserstoff aufweist, als Isolator 360 verwendet wird. Ferner umfasst der Leiter 366 vorzugsweise einen Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist. Der Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist, ist insbesondere in einem Öffnungsabschnitt des Isolators 360 ausgebildet, der eine Sperreigenschaft gegen Wasserstoff aufweist. Mit dieser Struktur können der Transistor 300 und der Transistor 500 durch eine Sperrschicht getrennt sein, so dass die Wasserstoffdiffusion von dem Transistor 300 in den Transistor 500 unterdrückt werden kann.
Eine Leitungsschicht kann über dem Isolator 364 und dem Leiter 366 bereitgestellt sein. Beispielsweise sind in 19 ein Isolator 370, ein Isolator 372 und ein Isolator 374 der Reihe nach übereinander angeordnet. Ferner ist ein Leiter 376 in dem Isolator 370, dem Isolator 372 und dem Isolator 374 ausgebildet. Der Leiter 376 dient als Anschlusspfropfen oder Leitung. Es sei angemerkt, dass der Leiter 376 unter Verwendung eines Materials, das den Materialien des Leiters 328 und des Leiters 330 ähnlich ist, bereitgestellt werden kann.
Es sei angemerkt, dass vorzugsweise zum Beispiel ein Isolator, der wie der Isolator 324 eine Sperreigenschaft gegen Wasserstoff aufweist, als Isolator 370 verwendet wird. Ferner umfasst der Leiter 376 vorzugsweise einen Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist. Der Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist, ist insbesondere in einem Öffnungsabschnitt des Isolators 370 ausgebildet, der eine Sperreigenschaft gegen Wasserstoff aufweist. Mit dieser Struktur können der Transistor 300 und der Transistor 500 durch eine Sperrschicht getrennt sein, so dass die Wasserstoffdiffusion von dem Transistor 300 in den Transistor 500 unterdrückt werden kann.
Eine Leitungsschicht kann über dem Isolator 374 und dem Leiter 376 bereitgestellt sein. Beispielsweise sind in 19 ein Isolator 380, ein Isolator 382 und ein Isolator 384 der Reihe nach übereinander angeordnet. Ferner ist ein Leiter 386 in dem Isolator 380, dem Isolator 382 und dem Isolator 384 ausgebildet. Der Leiter 386 dient als Anschlusspfropfen oder Leitung. Es sei angemerkt, dass der Leiter 386 unter Verwendung eines Materials, das den Materialien des Leiters 328 und des Leiters 330 ähnlich ist, bereitgestellt werden kann.
Es sei angemerkt, dass vorzugsweise zum Beispiel ein Isolator, der wie der Isolator 324 eine Sperreigenschaft gegen Wasserstoff aufweist, als Isolator 380 verwendet wird. Ferner umfasst der Leiter 386 vorzugsweise einen Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist. Der Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist, ist insbesondere in einem Öffnungsabschnitt des Isolators 380 ausgebildet, der eine Sperreigenschaft gegen Wasserstoff aufweist. Mit dieser Struktur können der Transistor 300 und der Transistor 500 durch eine Sperrschicht getrennt sein, so dass die Wasserstoffdiffusion von dem Transistor 300 in den Transistor 500 unterdrückt werden kann.
Obwohl die Leitungsschicht, die den Leiter 356 umfasst, die Leitungsschicht, die den Leiter 366 umfasst, die Leitungsschicht, die den Leiter 376 umfasst, und die Leitungsschicht, die den Leiter 386 umfasst, vorstehend beschrieben worden sind, ist die Halbleitervorrichtung dieser Ausführungsform nicht darauf beschränkt. Drei oder weniger Leitungsschichten, die der Leitungsschicht ähnlich sind, die den Leiter 356 umfasst, können bereitgestellt sein, oder fünf oder mehr Leitungsschichten, die der Leitungsschicht ähnlich sind, die den Leiter 356 umfasst, können bereitgestellt sein.
Ein Isolator 510, ein Isolator 512, ein Isolator 514 und ein Isolator 516 sind der Reihe nach über dem Isolator 384 angeordnet. Eine Substanz, die eine Sperreigenschaft gegen Sauerstoff oder Wasserstoff aufweist, wird vorzugsweise für einen des Isolators 510, des Isolators 512, des Isolators 514 und des Isolators 516 verwendet.
Für den Isolator 510 und den Isolator 514 wird vorzugsweise zum Beispiel jeweils ein Film mit einer Sperreigenschaft verwendet, der die Diffusion von Wasserstoff und Verunreinigungen von dem Substrat 311, dem Bereich, in dem der Transistor 300 bereitgestellt ist, oder dergleichen in den Bereich verhindert, in dem der Transistor 500 bereitgestellt ist. Daher kann ein Material, das demjenigen des Isolators 324 ähnlich ist, verwendet werden.
Für den Film, der eine Sperreigenschaft gegen Wasserstoff aufweist, kann beispielsweise Siliziumnitrid, das durch ein CVD-Verfahren ausgebildet wird, verwendet werden. Hier könnte die Wasserstoffdiffusion in ein einen Oxidhalbleiter enthaltendes Halbleiterelement, wie z. B. den Transistor 500, die Eigenschaften des Halbleiterelements verschlechtern. Daher wird vorzugsweise ein Film, der die Wasserstoffdiffusion unterdrückt, zwischen dem Transistor 500 und dem Transistor 300 bereitgestellt. Es handelt sich bei dem Film, der die Wasserstoffdiffusion unterdrückt, insbesondere um einen Film, von dem eine geringe Menge an Wasserstoff abgegeben wird.
Bezüglich des Films, der eine Sperreigenschaft gegen Wasserstoff aufweist, wird vorzugsweise zum Beispiel ein Metalloxid, wie z. B. Aluminiumoxid, Hafniumoxid oder Tantaloxid, für den Isolator 510 und den Isolator 514 verwendet.
Aluminiumoxid weist insbesondere eine hohe Sperrwirkung auf, die den Durchgang sowohl von Sauerstoff als auch von Verunreinigungen, wie z. B. Wasserstoff und Feuchtigkeit, welche eine Veränderung der elektrischen Eigenschaften des Transistors verursachen, unterbindet. Daher kann Aluminiumoxid verhindern, dass in einem Herstellungsprozess und nach der Herstellung des Transistors Verunreinigungen, wie z. B. Wasserstoff und Feuchtigkeit, in den Transistor 500 eindringen. Außerdem kann eine Abgabe von Sauerstoff von dem Oxid, das in dem Transistor 500 enthalten ist, unterdrückt werden. Deshalb wird Aluminiumoxid in geeigneter Weise als Schutzfilm für den Transistor 500 verwendet.
Beispielsweise kann ein Material, das demjenigen des Isolators 320 ähnlich ist, für den Isolator 512 und den Isolator 516 verwendet werden. Wenn ein Material mit relativ niedriger Permittivität für diese Isolatoren eingesetzt wird, kann die parasitäre Kapazität zwischen Leitungen verringert werden. Beispielsweise kann ein Siliziumoxidfilm oder ein Siliziumoxynitridfilm als Isolator 512 und Isolator 516 verwendet werden.
Ein Leiter 518, ein Leiter (z. B. ein Leiter 503), der in dem Transistor 500 enthalten ist, und dergleichen sind in dem Isolator 510, dem Isolator 512, dem Isolator 514 und dem Isolator 516 eingebettet. Es sei angemerkt, dass der Leiter 518 als Anschlusspfropfen oder Leitung dient, der/die mit dem Kondensator 600 oder dem Transistor 300 verbunden ist. Der Leiter 518 kann unter Verwendung eines Materials, das den Materialien des Leiters 328 und des Leiters 330 ähnlich ist, bereitgestellt werden.
Insbesondere handelt es sich bei einem Bereich des Leiters 518, der in Kontakt mit dem Isolator 510 und dem Isolator 514 ist, vorzugsweise um einen Leiter mit einer Sperreigenschaft gegen Sauerstoff, Wasserstoff und Wasser. Mit dieser Struktur können der Transistor 300 und der Transistor 500 durch eine Schicht mit einer Sperreigenschaft gegen Sauerstoff, Wasserstoff und Wasser getrennt sein, so dass die Wasserstoffdiffusion von dem Transistor 300 in den Transistor 500 unterdrückt werden kann.
Der Transistor 500 ist über dem Isolator 516 bereitgestellt.
Wie in 21A und 21B dargestellt, beinhaltet der Transistor 500 den Leiter 503, der in dem Isolator 514 und dem Isolator 516 eingebettet angeordnet ist, einen Isolator 520, der über dem Isolator 516 und dem Leiter 503 angeordnet ist, einen Isolator 522, der über dem Isolator 520 angeordnet ist, einen Isolator 524, der über dem Isolator 522 angeordnet ist, ein Oxid 530a, das über dem Isolator 524 angeordnet ist, ein Oxid 530b, das über dem Oxid 530a angeordnet ist, einen Leiter 542a und einen Leiter 542b, welche über dem Oxid 530b voneinander getrennt angeordnet sind, einen Isolator 580, der über dem Leiter 542a und dem Leiter 542b angeordnet ist und eine Öffnung aufweist, die mit einem Bereich zwischen dem Leiter 542a und dem Leiter 542b überlappend ausgebildet ist, ein Oxid 530c, das auf einer Unterseite und einer Seitenfläche der Öffnung angeordnet ist, einen Isolator 550, der auf einer Oberfläche angeordnet ist, auf der das Oxid 530c ausgebildet ist, sowie einen Leiter 560, der auf einer Oberfläche angeordnet ist, auf der der Isolator 550 ausgebildet ist.
Wie in 21A und 21B dargestellt, ist vorzugsweise ein Isolator 544 zwischen dem Isolator 580 und dem Oxid 530a, dem Oxid 530b, dem Leiter 542a bzw. dem Leiter 542b angeordnet. Außerdem umfasst, wie in 21A und 21 B dargestellt, der Leiter 560 vorzugsweise einen Leiter 560a, der auf der Innenseite des Isolators 550 bereitgestellt ist, und einen Leiter 560b, der derart bereitgestellt ist, dass er auf der Innenseite des Leiters 560a eingebettet ist. Außerdem ist, wie in 21A und 21B dargestellt, ein Isolator 574 vorzugsweise über dem Isolator 580, dem Leiter 560 und dem Isolator 550 bereitgestellt.
Es sei angemerkt, dass nachstehend in einigen Fällen das Oxid 530a, das Oxid 530b und das Oxid 530c gemeinsam als Oxid 530 bezeichnet werden.
Es sei angemerkt, dass, obwohl der Transistor 500 eine Struktur aufweist, bei der drei Schichten aus dem Oxid 530a, dem Oxid 530b und dem Oxid 530c in dem Bereich, in dem der Kanal gebildet wird, und in der Nähe davon übereinander angeordnet sind, eine Ausführungsform der vorliegenden Erfindung nicht darauf beschränkt ist. Beispielsweise kann eine Einzelschicht des Oxids 530b, eine zweischichtige Struktur aus dem Oxid 530b und dem Oxid 530a, eine zweischichtige Struktur aus dem Oxid 530b und dem Oxid 530c oder eine mehrschichtige Struktur aus vier oder mehr Schichten zum Einsatz kommen. Obwohl bei dem Transistor 500 der Leiter 560 eine mehrschichtige Struktur aus zwei Schichten aufweist, ist eine Ausführungsform der vorliegenden Erfindung nicht darauf beschränkt. Beispielsweise kann der Leiter 560 eine einschichtige Struktur oder eine mehrschichtige Struktur aus drei oder mehr Schichten aufweisen. Der Transistor 500 in 19 und 21A ist nur ein Beispiel und nicht auf die darin dargestellte Struktur beschränkt; ein geeigneter Transistor kann entsprechend einer Schaltungskonfiguration oder einem Betriebsverfahren verwendet werden.
Hier dient der Leiter 560 als Gate-Elektrode des Transistors, und der Leiter 542a und der Leiter 542b dienen jeweils als Source-Elektrode oder Drain-Elektrode. Wie vorstehend beschrieben, ist der Leiter 560 in der Öffnung des Isolators 580 und dem Bereich zwischen dem Leiter 542a und dem Leiter 542b eingebettet ausgebildet. Die Positionen des Leiters 560, des Leiters 542a und des Leiters 542b werden in Bezug auf die Öffnung des Isolators 580 in selbstjustierender Weise gewählt. Das heißt, dass bei dem Transistor 500 die Gate-Elektrode zwischen der Source-Elektrode und der Drain-Elektrode in selbstjustierender Weise angeordnet werden kann. Demzufolge kann der Leiter 560 ausgebildet werden, ohne einen Positionsspielraum bereitzustellen; daher kann die Fläche, die von dem Transistor 500 eingenommen wird, verringert werden. Somit können eine Miniaturisierung und eine hohe Integration der Halbleitervorrichtung erzielt werden.
Außerdem umfasst, da der Leiter 560 in dem Bereich zwischen dem Leiter 542a und dem Leiter 542b in selbstjustierender Weise ausgebildet wird, der Leiter 560 keinen Bereich, der sich mit dem Leiter 542a oder dem Leiter 542b überlappt. Daher kann die parasitäre Kapazität zwischen dem Leiter 560 und dem Leiter 542a bzw. dem Leiter 542b verringert werden. Als Ergebnis kann die Schaltgeschwindigkeit des Transistors 500 erhöht werden, und er kann hohe Frequenzeigenschaften aufweisen.
Der Leiter 560 dient in einigen Fällen als erste Gate-Elektrode (auch als Top-Gate-Elektrode bezeichnet). Ferner dient der Leiter 503 in einigen Fällen als zweite Gate-Elektrode (auch als Bottom-Gate-Elektrode bezeichnet). In diesem Fall kann, indem ein an den Leiter 503 angelegtes Potential nicht synchron mit, sondern unabhängig von einem an den Leiter 560 angelegten Potential verändert wird, die Schwellenspannung des Transistors 500 gesteuert werden. Indem insbesondere ein negatives Potential an den Leiter 503 angelegt wird, kann die Schwellenspannung des Transistors 500 höher als 0 V sein und kann der Sperrstrom verringert werden. Demzufolge kann ein Drain-Strom bei einem an den Leiter 560 angelegten Potential von 0 V in dem Fall, in dem ein negatives Potential an den Leiter 503 angelegt wird, stärker verringert werden als in dem Fall, in dem es nicht angelegt wird.
Der Leiter 503 ist mit dem Oxid 530 und dem Leiter 560 überlappend angeordnet. Somit werden dann, wenn Potentiale an den Leiter 560 und den Leiter 503 angelegt werden, ein elektrisches Feld, das von dem Leiter 560 erzeugt wird, und ein elektrisches Feld, das von dem Leiter 503 erzeugt wird, miteinander verbunden, und der Kanalbildungsbereich, der in dem Oxid 530 gebildet wird, kann mit diesen bedeckt werden. In dieser Beschreibung und dergleichen wird eine Transistorstruktur, bei der der Kanalbildungsbereich elektrisch von den elektrischen Feldern der ersten Gate-Elektrode und der zweiten Gate-Elektrode umschlossen ist, als Struktur mit umschlossenem Kanal (surrounded channel structure, S-Kanal-Struktur) bezeichnet.
Der Leiter 503 weist eine Struktur auf, die derjenigen des Leiters 518 ähnlich ist; ein Leiter 503a ist in Kontakt mit einer Innenwand einer Öffnung in dem Isolator 514 und dem Isolator 516 ausgebildet, und ein Leiter 503b ist weiter innen ausgebildet. Es sei angemerkt, dass, obwohl bei dem Transistor 500 der Leiter 503a und der Leiter 503b übereinander angeordnet sind, eine Ausführungsform der vorliegenden Erfindung nicht darauf beschränkt ist. Beispielsweise kann der Leiter 503 auch als Einzelschicht oder Schichtanordnung aus drei oder mehr Schichten bereitgestellt sein.
Für den Leiter 503a wird hier vorzugsweise ein leitendes Material mit einer Funktion zum Unterdrücken einer Diffusion von Verunreinigungen, wie z. B. Wasserstoffatomen, Wasserstoffmolekülen, Wassermolekülen und Kupferatomen (ein leitendes Material, das die vorstehenden Verunreinigungen mit geringerer Wahrscheinlichkeit durchlässt), verwendet. Alternativ wird vorzugsweise ein leitendes Material mit einer Funktion zum Unterdrücken einer Diffusion von Sauerstoff (z. B. Sauerstoffatomen und/oder Sauerstoffmolekülen) (ein leitendes Material, das Sauerstoff mit geringerer Wahrscheinlichkeit durchlässt) verwendet. Es sei angemerkt, dass in dieser Beschreibung eine Funktion zum Unterdrücken einer Diffusion von Verunreinigungen oder Sauerstoff eine Funktion zum Unterdrücken einer Diffusion der vorstehenden Verunreinigungen und/oder des vorstehenden Sauerstoffs bezeichnet.
Wenn beispielsweise der Leiter 503a eine Funktion zum Unterdrücken einer Diffusion von Sauerstoff aufweist, kann verhindert werden, dass sich die Leitfähigkeit des Leiters 503b infolge einer Oxidation verringert.
Wenn der Leiter 503 auch als Leitung dient, wird für den Leiter 503b vorzugsweise ein leitendes Material mit hoher Leitfähigkeit verwendet, das Wolfram, Kupfer oder Aluminium als Hauptkomponente enthält. In diesem Fall wird der Leiter 503a nicht notwendigerweise bereitgestellt. Es sei angemerkt, dass, obwohl der Leiter 503b als Einzelschicht dargestellt wird, er auch eine mehrschichtige Struktur, beispielsweise eine mehrschichtige Struktur aus Titan oder Titannitrid und dem vorstehenden leitenden Material, aufweisen kann.
Der Isolator 520, der Isolator 522 und der Isolator 524 dienen jeweils als zweiter Gate-Isolierfilm.
Als Isolator 524, der in Kontakt mit dem Oxid 530 ist, wird hier vorzugsweise ein Isolator verwendet, der mehr Sauerstoff enthält als die stöchiometrische Zusammensetzung. Das heißt, dass vorzugsweise ein Bereich mit überschüssigem Sauerstoff in dem Isolator 524 ausgebildet ist. Wenn ein derartiger Isolator, der überschüssigen Sauerstoff enthält, in Kontakt mit dem Oxid 530 bereitgestellt ist, können Sauerstofffehlstellen in dem Oxid 530 verringert werden, was zu einer Verbesserung der Zuverlässigkeit des Transistors 500 führt.
Als Isolator, der den Bereich mit überschüssigem Sauerstoff umfasst, wird insbesondere vorzugsweise ein Oxidmaterial verwendet, das einen Teil von Sauerstoff durch Erwärmung abgibt. Ein Oxid, das Sauerstoff durch Erwärmung abgibt, ist ein Oxidfilm, bei dem die Menge an abgegebenem Sauerstoff, umgerechnet in Sauerstoffatome, bei einer thermischen Desorptionsspektroskopie- (TDS-) Analyse 1,0 × 10¹⁸ Atome/cm³ oder mehr, bevorzugt 1,0 × 10¹⁹ Atome/cm³ oder mehr, bevorzugter 2,0 × 10¹⁹ Atome/cm³ oder mehr, oder 3,0 × 10²⁰ Atome/cm³ oder mehr ist. Es sei angemerkt, dass die Oberflächentemperatur des Films bei der TDS-Analyse vorzugsweise im Bereich von höher als oder gleich 100 °C und niedriger als oder gleich 700 °C oder im Bereich von höher als oder gleich 100 °C und niedriger als oder gleich 400 °C liegt.
Eine oder mehrere der Wärmebehandlung, der Mikrowellenbehandlung und der Hochfrequenz- (HF-) Behandlung können durchgeführt werden, wobei der Isolator, der den Bereich mit überschüssigem Sauerstoff umfasst, in Kontakt mit dem Oxid 530 ist. Durch diese Behandlung kann Wasser oder Wasserstoff von dem Oxid 530 entfernt werden. Beispielsweise tritt in dem Oxid 530 eine Reaktion auf, in der eine VoH-Bindung geschnitten wird; anders ausgedrückt, tritt eine Reaktion „VoH → Vo+H“ auf, was zu einer Dehydrierung führt. Ein Teil von Wasserstoff, der dabei entsteht, kann mit Sauerstoff gebunden und als H₂O von dem Oxid 530 oder einem Isolator in der Nähe des Oxids 530 entfernt werden. Des Weiteren kann ein Teil von Wasserstoff in den Leiter 542a und den Leiter 542b diffundieren oder von diesen eingefangen werden (auch als Gettering bezeichnet).
Bei der Mikrowellenbehandlung wird vorzugsweise zum Beispiel eine Vorrichtung mit einer Stromquelle, die ein hochdichtes Plasma erzeugt, oder eine Vorrichtung mit einer Stromquelle, die eine HF an die Seite des Substrats anlegt, verwendet. Wenn beispielsweise ein sauerstoffhaltiges Gas und ein hochdichtes Plasma verwendet werden, können hochdichte Sauerstoffradikale erzeugt werden, und die durch das hochdichte Plasma erzeugten Sauerstoffradikale können durch die Anlegung der HF an die Seite des Substrats in effizienter Weise in das Oxid 530 oder einen Isolator in der Nähe des Oxids 530 eingeführt werden. Bei der Mikrowellenbehandlung kann der Druck auf 133 Pa oder höher, bevorzugt 200 Pa oder höher, bevorzugter 400 Pa oder höher eingestellt werden. Als Gas, das in eine Vorrichtung für die Mikrowellenbehandlung eingeleitet wird, können beispielsweise Sauerstoff und Argon verwendet werden, wobei die Sauerstoffdurchflussrate (O₂/(O₂+Ar)) niedriger als oder gleich 50 %, bevorzugt höher als oder gleich 10 % und niedriger als oder gleich 30 % sein kann.
Im Herstellungsprozess des Transistors 500 wird vorzugsweise eine Wärmebehandlung in einem Zustand durchgeführt, in dem eine Oberfläche des Oxids 530 freigelegt ist. Diese Wärmebehandlung kann beispielsweise bei höher als oder gleich 100 °C und niedriger als oder gleich 450 °C, bevorzugt höher als oder gleich 350 °C und niedriger als oder gleich 400 °C durchgeführt werden. Es sei angemerkt, dass die Wärmebehandlung in einer Stickstoffgasatmosphäre, einer Inertgasatmosphäre oder einer Atmosphäre durchgeführt wird, die ein Oxidationsgas mit 10 ppm oder mehr, 1 % oder mehr, oder 10 % oder mehr enthält. Beispielsweise wird die Wärmebehandlung vorzugsweise in einer Sauerstoffatmosphäre durchgeführt. Daher kann dem Oxid 530 Sauerstoff zugeführt werden, und Sauerstofffehlstellen (Vo) können somit verringert werden. Die Wärmebehandlung kann unter reduziertem Druck durchgeführt werden. Alternativ kann die Wärmebehandlung wie folgt durchgeführt werden: Eine Wärmebehandlung wird in einer Stickstoffgasatmosphäre oder einer Inertgasatmosphäre durchgeführt, und dann wird eine weitere Wärmebehandlung in einer Atmosphäre, die ein Oxidationsgas mit 10 ppm oder mehr, 1 % oder mehr, oder 10 % oder mehr enthält, durchgeführt, um abgegebenen Sauerstoff zu kompensieren. Alternativ kann eine Wärmebehandlung in einer Atmosphäre, die ein Oxidationsgas mit 10 ppm oder mehr, 1 % oder mehr, oder 10 % oder mehr enthält, durchgeführt werden, und eine weitere Wärmebehandlung kann anschließend in einer Stickstoffgasatmosphäre oder einer Inertgasatmosphäre durchgeführt werden.
Es sei angemerkt, dass die Sauerstoffzusatzbehandlung, die an dem Oxid 530 durchgeführt wird, eine Reaktion, bei der Sauerstofffehlstellen in dem Oxid 530 mit zugeführtem Sauerstoff repariert werden, d. h. eine Reaktion von „V_o+O→null“, fördern kann. Außerdem reagiert Wasserstoff, der in dem Oxid 530 verbleibt, mit dem zugeführten Sauerstoff, wodurch dieser Wasserstoff als H₂O entfernt werden kann (Dehydratisierung). Somit kann die Bildung von VoH durch eine Rekombination des Wasserstoffs, der in dem Oxid 530 verbleibt, mit den Sauerstofffehlstellen unterdrückt werden.
Wenn der Isolator 524 einen Bereich mit überschüssigem Sauerstoff umfasst, weist der Isolator 522 vorzugsweise eine Funktion zum Unterdrücken einer Diffusion von Sauerstoff (z. B. Sauerstoffatomen oder Sauerstoffmolekülen) auf; das heißt, dass der Isolator 522 vorzugsweise mit geringerer Wahrscheinlichkeit den vorstehenden Sauerstoff durchlässt.
Wenn der Isolator 522 eine Funktion zum Unterdrücken einer Diffusion von Sauerstoff oder Verunreinigungen aufweist, diffundiert Sauerstoff, der in dem Oxid 530 enthalten ist, nicht in Richtung des Isolators 520, was vorzuziehen ist. Ferner kann verhindert werden, dass der Leiter 503 mit Sauerstoff reagiert, der in dem Isolator 524 oder dem Oxid 530 enthalten ist.
Für den Isolator 522 wird vorzugsweise zum Beispiel eine Einzelschicht oder eine Schichtanordnung aus einem Isolator, der ein sogenanntes Material mit hohem k, wie z. B. Aluminiumoxid, Hafniumoxid, ein Oxid, das Aluminium und Hafnium enthält (Hafniumaluminat), Tantaloxid, Zirconiumoxid, Blei-Zirkonat-Titanat (PZT), Strontiumtitanat (SrTiO₃) oder (Ba,Sr)TiO₃ (BST), enthält, verwendet. Mit einer Miniaturisierung und einer hohen Integration eines Transistors tritt in einigen Fällen ein Problem, wie z. B. eine Erzeugung eines Leckstroms, aufgrund eines dünnen Gate-Isolierfilms auf. Wenn ein Material mit hohem k für einen Isolator, der als Gate-Isolierfilm dient, verwendet wird, kann das Gate-Potential beim Betrieb des Transistors verringert werden, während die physikalische Filmdicke aufrechterhalten wird.
Insbesondere wird vorzugsweise ein Isolator verwendet, der ein Oxid von Aluminium und/oder ein Oxid von Hafnium enthält, welche jeweils ein isolierendes Material mit einer Funktion zum Unterdrücken einer Diffusion von Verunreinigungen, Sauerstoff und dergleichen (ein isolierendes Material, das Sauerstoff mit geringerer Wahrscheinlichkeit durchlässt) sind. Aluminiumoxid, Hafniumoxid, ein Oxid, das Aluminium und Hafnium enthält (Hafniumaluminat), oder dergleichen wird vorzugsweise als Isolator verwendet, der ein Oxid von Aluminium und/oder ein Oxid von Hafnium enthält. Wenn der Isolator 522 unter Verwendung eines derartigen Materials ausgebildet wird, dient der Isolator 522 als Schicht, die eine Abgabe von Sauerstoff von dem Oxid 530 und ein Eindringen von Verunreinigungen, wie z. B. Wasserstoff, von der Umgebung des Transistors 500 in das Oxid 530 unterdrückt.
Alternativ kann einem derartigen Isolator beispielsweise Aluminiumoxid, Bismutoxid, Germaniumoxid, Nioboxid, Siliziumoxid, Titanoxid, Wolframoxid, Yttriumoxid oder Zirconiumoxid zugesetzt werden. Dieser Isolator kann alternativ einer Nitrierungsbehandlung unterzogen werden. Siliziumoxid, Siliziumoxynitrid oder Siliziumnitrid kann über dem vorstehenden Isolator angeordnet werden.
Der Isolator 520 ist vorzugsweise thermisch stabil. Beispielsweise werden Siliziumoxid und Siliziumoxynitrid aufgrund ihrer thermischen Stabilität bevorzugt. Ferner kann dann, wenn ein Isolator, der ein Material mit hohem k ist, mit Siliziumoxid oder Siliziumoxynitrid kombiniert wird, ein mehrschichtiger Isolator 520, der thermisch stabil ist und eine hohe relative Permittivität aufweist, erhalten werden.
Es sei angemerkt, dass der Transistor 500 in 21A und 21B den Isolator 520, den Isolator 522 und den Isolator 524 als zweiter Gate-Isolierfilm mit einer dreischichtigen Struktur beinhaltet; jedoch kann der zweite Gate-Isolierfilm eine einschichtige Struktur, eine zweischichtige Struktur oder eine mehrschichtige Struktur aus vier oder mehr Schichten aufweisen. In diesem Fall kann, ohne Beschränkung auf eine mehrschichtige Struktur aus dem gleichen Material, eine mehrschichtige Struktur aus unterschiedlichen Materialien verwendet werden.
Bei dem Transistor 500 wird vorzugsweise ein Metalloxid, das als Oxidhalbleiter dient, als Oxid 530 verwendet, das den Kanalbildungsbereich umfasst. Als Oxid 530 wird vorzugsweise zum Beispiel ein Metalloxid, wie z. B. ein In-M-Zn-Oxid (das Element M ist eine oder mehrere Arten, die aus Aluminium, Gallium, Yttrium, Kupfer, Vanadium, Beryllium, Bor, Titan, Eisen, Nickel, Germanium, Zirconium, Molybdän, Lanthan, Cer, Neodym, Hafnium, Tantal, Wolfram, Magnesium und dergleichen ausgewählt werden), verwendet. Bei dem In-M-Zn-Oxid, das als Oxid 530 verwendet werden kann, handelt es sich besonders vorzugsweise um einen kristallinen Oxidhalbleiter mit Ausrichtung bezüglich der c-Achse (c-axis aligned crystalline oxide semiconductor, CAAC-OS) oder einen wolkenartig ausgerichteten Verbundoxidhalbleiter (cloud-aligned composite oxide semiconductor, CAC-OS). Ein In-Ga-Oxid, ein In-Zn-Oxid, ein In-Oxid oder dergleichen kann alternativ als Oxid 530 verwendet werden.
Außerdem wird vorzugsweise ein Metalloxid mit niedriger Ladungsträgerkonzentration für den Transistor 500 verwendet. Wenn die Ladungsträgerkonzentration eines Metalloxids verringert werden soll, kann die Verunreinigungskonzentration in dem Metalloxid verringert werden, um die Dichte der Defektzustände zu verringern. In dieser Beschreibung und dergleichen wird ein Zustand mit einer niedrigen Verunreinigungskonzentration und einer niedrigen Dichte der Defektzustände als hochreiner intrinsischer oder im Wesentlichen hochreiner intrinsischer Zustand bezeichnet. Es sei angemerkt, dass Beispiele für die Verunreinigungen in dem Metalloxid Wasserstoff, Stickstoff, ein Alkalimetall, ein Erdalkalimetall, Eisen, Nickel und Silizium umfassen.
Insbesondere reagiert Wasserstoff, der in dem Metalloxid enthalten ist, mit Sauerstoff, der an ein Metallatom gebunden ist, zu Wasser, und daher wird in einigen Fällen eine Sauerstofffehlstelle in dem Metalloxid gebildet. Wenn Wasserstoff in eine Sauerstofffehlstelle in dem Oxid 530 eindringt, werden die Sauerstofffehlstelle und der Wasserstoff in einigen Fällen aneinander gebunden, um VoH zu bilden. Der VoH dient als Donator, und ein Elektron, das ein Ladungsträger ist, wird in einigen Fallen erzeugt. In einigen Fällen führt die Bindung eines Teils von Wasserstoff an Sauerstoff, der an ein Metallatom gebunden ist, ferner zur Erzeugung eines Elektrons, das als Ladungsträger dient. Daher ist ein Transistor, der ein Metalloxid enthält, das eine große Menge an Wasserstoff enthält, mit höherer Wahrscheinlichkeit selbstleitend. Außerdem bewegt sich Wasserstoff in einem Metalloxid leicht durch eine Belastung, wie z. B. Wärme und ein elektrisches Feld; daher könnte sich die Zuverlässigkeit des Transistors verschlechtern, wenn das Metalloxid viel Wasserstoff enthält. Bei einer Ausführungsform der vorliegenden Erfindung wird vorzugsweise VoH in dem Oxid 530 möglichst verringert, um ein hochreines intrinsisches Oxid oder ein im Wesentlichen hochreines intrinsisches Oxid zu erhalten. Um ein derartiges Metalloxid, in dem VoH ausreichend verringert ist, zu erhalten, ist es wichtig, Verunreinigungen, wie z. B. Feuchtigkeit und Wasserstoff, von dem Metalloxid zu entfernen (gegebenenfalls als Dehydratisierungs- bzw. Dehydrierungsbehandlung bezeichnet) und durch die Zuführung von Sauerstoff zu dem Metalloxid Sauerstofffehlstellen zu kompensieren (gegebenenfalls als Sauerstoffzusatzbehandlung bezeichnet). Wenn ein Metalloxid, in dem Verunreinigungen, wie z. B. VoH, ausreichend verringert sind, für den Kanalbildungsbereich des Transistors verwendet wird, können stabile elektrische Eigenschaften erhalten werden.
Ein Defekt, in dem Wasserstoff in eine Sauerstofffehlstelle eindringt, kann als Donator des Metalloxids dienen. Jedoch ist es schwierig, die Defekte quantitativ auszuwerten. In dem Metalloxid werden daher die Defekte nicht durch die Donatorkonzentration, sondern durch die Ladungsträgerkonzentration ausgewertet. In dieser Beschreibung und dergleichen wird deshalb als Parameter des Metalloxids in einigen Fällen nicht die Donatorkonzentration, sondern die Ladungsträgerkonzentration in der Annahme eines Zustandes, in dem kein elektrisches Feld angelegt wird, verwendet. Mit anderen Worten: Die „Ladungsträgerkonzentration“ in dieser Beschreibung und dergleichen kann in einigen Fällen durch „Donatorkonzentration“ ersetzt werden.
Wenn ein Metalloxid als Oxid 530 verwendet wird, wird daher Wasserstoff in dem Metalloxid vorzugsweise möglichst verringert. Insbesondere ist die Wasserstoffkonzentration in dem Metalloxid, die durch Sekundärionen-Massenspektrometrie (SIMS) erhalten wird, niedriger als 1 × 10²⁰ Atome/cm³, bevorzugt niedriger als 1 × 10¹⁹ Atome/cm³, bevorzugter niedriger als 5 × 10¹⁸ Atome/cm³, noch bevorzugter niedriger als 1 × 10¹⁸ Atome/cm³. Wenn ein Metalloxid, in dem Verunreinigungen, wie z. B. Wasserstoff, ausreichend verringert sind, für den Kanalbildungsbereich des Transistors verwendet wird, können stabile elektrische Eigenschaften erhalten werden.
Wenn ein Metalloxid als Oxid 530 verwendet wird, weist das Metalloxid vorzugsweise eine große Bandlücke auf und ist vorzugsweise ein intrinsischer (auch als I-Typ bezeichnet) oder im Wesentlichen intrinsischer Halbleiter, und die Ladungsträgerdichte des Metalloxids in dem Kanalbildungsbereich ist bevorzugt niedriger als 1 × 10¹⁸ cm^-3, bevorzugter niedriger als 1 × 10¹⁷ cm^-3, noch bevorzugter niedriger als 1 × 10¹⁶ cm^-3, noch bevorzugter niedriger als 1 × 10¹³ cm^-3, noch bevorzugter niedriger als 1 × 10¹² cm^-3. Es sei angemerkt, dass die Untergrenze der Ladungsträgerkonzentration des Metalloxids in dem Kanalbildungsbereich nicht besonders beschränkt ist und beispielsweise 1 × 10^-9 cm^-3 sein kann.
Wenn ein Metalloxid als Oxid 530 verwendet wird, kann der Kontakt zwischen dem Oxid 530 und jedem des Leiters 542a und des Leiters 542b dazu führen, dass Sauerstoff in dem Oxid 530 in den Leiter 542a und den Leiter 542b diffundiert, so dass der Leiter 542a und der Leiter 542b oxidiert werden. Wenn der Leiter 542a und der Leiter 542b oxidiert werden, ist die Wahrscheinlichkeit hoch, dass sich die Leitfähigkeit des Leiters 542a und des Leiters 542b verringert. Es sei angemerkt, dass die Sauerstoffdiffusion von dem Oxid 530 in den Leiter 542a und den Leiter 542b in eine Sauerstoffabsorption aus dem Oxid 530 durch den Leiter 542a und den Leiter 542b umformuliert werden kann.
Wenn Sauerstoff von dem Oxid 530 in den Leiter 542a und den Leiter 542b diffundiert, wird in einigen Fällen eine andere Schicht zwischen dem Leiter 542a und dem Oxid 530b sowie zwischen dem Leiter 542b und dem Oxid 530b gebildet. Die andere Schicht enthält mehr Sauerstoff als der Leiter 542a und der Leiter 542b; daher wird angenommen, dass die andere Schicht eine isolierende Eigenschaft aufweist. In diesem Fall kann die dreischichtige Struktur aus dem Leiter 542a oder dem Leiter 542b, der anderen Schicht und dem Oxid 530b als dreischichtige Struktur aus einem Metall, einem Isolator und einem Halbleiter angesehen werden und wird in einigen Fällen als Metall-Isolator-Halbleiter- (metal-insulator-semiconductor, MIS-) Struktur oder als Diodenübergangsstruktur, die als Hauptteil eine MIS-Struktur aufweist, bezeichnet.
Es sei angemerkt, dass die vorstehende andere Schicht nicht notwendigerweise zwischen dem Oxid 530b und jedem des Leiters 542a und des Leiters 542b ausgebildet wird; beispielsweise kann die andere Schicht zwischen dem Oxid 530c und jedem des Leiters 542a und des Leiters 542b, zwischen dem Oxid 530b und jedem des Leiters 542a und des Leiters 542b oder zwischen dem Oxid 530c und jedem des Leiters 542a und des Leiters 542b ausgebildet werden.
Das Metalloxid, das als Kanalbildungsbereich in dem Oxid 530 dient, weist eine Bandlücke von 2 eV oder mehr, bevorzugt 2,5 eV oder mehr auf. Die Verwendung eines derartigen Metalloxids mit einer großen Bandlücke kann den Sperrstrom des Transistors verringern.
Wenn das Oxid 530 das Oxid 530a unter dem Oxid 530b umfasst, kann verhindert werden, dass Verunreinigungen von den Komponenten, die unterhalb des Oxids 530a ausgebildet sind, in das Oxid 530b diffundieren. Außerdem kann dann, wenn das Oxid 530c über dem Oxid 530b bereitgestellt ist, verhindert werden, dass Verunreinigungen von den Komponenten, die oberhalb des Oxids 530c ausgebildet sind, in das Oxid 530b diffundieren.
Es sei angemerkt, dass das Oxid 530 vorzugsweise eine mehrschichtige Struktur aus einer Vielzahl von Oxidschichten aufweist, die sich durch das Atomverhältnis von Metallatomen voneinander unterscheiden. Insbesondere ist das Atomverhältnis des Elements M in den Bestandelementen des Metalloxids, das als Oxid 530a verwendet wird, vorzugsweise größer als das Atomverhältnis des Elements M in den Bestandelementen des Metalloxids, das als Oxid 530b verwendet wird. Das Atomverhältnis des Elements M zu In in dem Metalloxid, das als Oxid 530a verwendet wird, ist vorzugsweise größer als das Atomverhältnis des Elements M zu In in dem Metalloxid, das als Oxid 530b verwendet wird. Das Atomverhältnis von In zu dem Element M in dem Metalloxid, das als Oxid 530b verwendet wird, ist vorzugsweise größer als das Atomverhältnis von In zu dem Element M in dem Metalloxid, das als Oxid 530a verwendet wird. Als Oxid 530c kann ein Metalloxid, das als Oxid 530a oder Oxid 530b verwendet werden kann, verwendet werden.
Insbesondere kann als Oxid 530a ein Metalloxid mit einem Atomverhältnis von In zu Ga zu Zn von In:Ga:Zn = 1:3:4 oder 1:1:0,5 verwendet werden. Als Oxid 530b kann ein Metalloxid mit einem Atomverhältnis von In zu Ga zu Zn von In:Ga:Zn = 4:2:3 oder 1:1:1 verwendet werden. Als Oxid 530c kann ein Metalloxid mit einem Atomverhältnis von In zu Ga zu Zn von In:Ga:Zn = 1:3:4 oder einem Atomverhältnis von Ga zu Zn von Ga:Zn = 2:1 oder Ga:Zn = 2:5 verwendet werden. Konkrete Beispiele für die mehrschichtige Struktur des Oxids 530c umfassen eine mehrschichtige Struktur aus Metalloxiden mit Atomverhältnissen von In zu Ga zu Zn von In:Ga:Zn = 4:2:3 und In:Ga:Zn = 1:3:4, eine mehrschichtige Struktur aus Metalloxiden mit einem Atomverhältnis von Ga zu Zn von Ga:Zn = 2:1 und einem Atomverhältnis von In zu Ga zu Zn von In:Ga:Zn = 4:2:3, eine mehrschichtige Struktur aus Metalloxiden mit einem Atomverhältnis von Ga zu Zn von Ga:Zn = 2:5 und einem Atomverhältnis von In zu Ga zu Zn von In:Ga:Zn = 4:2:3 und eine mehrschichtige Struktur aus einem Galliumoxid und einem Metalloxid mit einem Atomverhältnis von In zu Ga zu Zn von In:Ga:Zn = 4:2:3.
Wenn beispielsweise das Atomverhältnis von In zu dem Element M in dem Metalloxid, das als Oxid 530a verwendet wird, kleiner ist als das Atomverhältnis von In zu dem Element M in dem Metalloxid, das als Oxid 530b verwendet wird, kann als Oxid 530b beispielsweise ein In-Ga-Zn-Oxid mit einer Zusammensetzung verwendet werden, in der das Atomverhältnis von In zu Ga zu Zn beispielsweise bei In:Ga:Zn = 5:1:6 oder in der Nähe davon, In:Ga:Zn = 5:1:3 oder in der Nähe davon oder In:Ga:Zn = 10:1:3 oder in der Nähe davon liegt.
Als Oxid 530b kann auch ein Metalloxid mit einer anderen Zusammensetzung als den vorstehend genannten Zusammensetzungen, wie z. B. einer Zusammensetzung von In:Zn = 2:1, einer Zusammensetzung von In:Zn = 5:1, einer Zusammensetzung von In:Zn = 10:1 oder einer Zusammensetzung in der Nähe einer von diesen, verwendet werden.
Das Oxid 530a, das Oxid 530b und das Oxid 530c werden vorzugsweise derart kombiniert, dass die vorstehende Beziehung der Atomverhältnisse erfüllt wird. Beispielsweise ist es vorzuziehen, dass das Oxid 530a und das Oxid 530c jeweils ein Metalloxid mit einer Zusammensetzung von In:Ga:Zn = 1:3:4 oder einer Zusammensetzung in der Nähe dieser Zusammensetzung sind und dass das Oxid 530b ein Metalloxid mit einer Zusammensetzung von In:Ga:Zn = 4:2:3 bis 4:2:4,1 oder einer Zusammensetzung in der Nähe dieser Zusammensetzung ist. Es sei angemerkt, dass die vorstehende Zusammensetzung das Atomverhältnis in einem Oxid, das über einem Substrat ausgebildet ist, oder das Atomverhältnis in einem Sputtertarget darstellt. Wenn der Anteil von In in der Zusammensetzung des Oxids 530b erhöht wird, kann der Durchlassstrom, die Feldeffektbeweglichkeit oder dergleichen des Transistors erhöht werden, was vorteilhaft ist.
Die Energie des Leitungsbandminimums von jedem des Oxids 530a und des Oxids 530c ist vorzugsweise höher als die Energie des Leitungsbandminimums des Oxids 530b. Mit anderen Worten: Die Elektronenaffinität von jedem des Oxids 530a und des Oxids 530c ist vorzugsweise niedriger als die Elektronenaffinität des Oxids 530b.
Hier verändern sich die Energieniveaus der Leitungsbandminima in Verbindungsabschnitten des Oxids 530a, des Oxids 530b und des Oxids 530c graduell. Mit anderen Worten: Die Energieniveaus der Leitungsbandminima in den Verbindungsabschnitten des Oxids 530a, des Oxids 530b und des Oxids 530c verändern sich stetig oder sind stetig zusammenhängend. Um das Energieniveau graduell zu verändern, wird vorzugsweise die Dichte der Defektzustände in Mischschichten verringert, die an einer Grenzfläche zwischen dem Oxid 530a und dem Oxid 530b sowie an einer Grenzfläche zwischen dem Oxid 530b und dem Oxid 530c ausgebildet sind.
Insbesondere kann dann, wenn das Oxid 530a und das Oxid 530b sowie das Oxid 530b und das Oxid 530c zusätzlich zu Sauerstoff ein gemeinsames Element (als Hauptkomponente) enthalten, eine Mischschicht mit niedriger Dichte der Defektzustände ausgebildet werden. Wenn es sich beispielsweise bei dem Oxid 530b um ein In-Ga-Zn-Oxid handelt, wird vorzugsweise ein In-Ga-Zn-Oxid, ein Ga-Zn-Oxid, Galliumoxid oder dergleichen als Oxid 530a und Oxid 530c verwendet.
Dabei dient das Oxid 530b als Hauptladungsträgerweg. Wenn das Oxid 530a und das Oxid 530c die vorstehend beschriebene Struktur aufweisen, kann die Dichte der Defektzustände an der Grenzfläche zwischen dem Oxid 530a und dem Oxid 530b sowie an der Grenzfläche zwischen dem Oxid 530b und dem Oxid 530c verringert werden. Somit ist der Einfluss der Grenzflächenstreuung auf die Ladungsträgerübertragung gering, und der Transistor 500 kann einen hohen Durchlassstrom aufweisen.
Der Leiter 542a und der Leiter 542b, welche als Source-Elektrode und Drain-Elektrode dienen, sind über dem Oxid 530b bereitgestellt. Für den Leiter 542a und den Leiter 542b wird vorzugsweise ein Metallelement, das aus Aluminium, Chrom, Kupfer, Silber, Gold, Platin, Tantal, Nickel, Titan, Molybdän, Wolfram, Hafnium, Vanadium, Niob, Mangan, Magnesium, Zirconium, Beryllium, Indium, Ruthenium, Iridium, Strontium und Lanthan ausgewählt wird, eine Legierung, die eines der vorstehenden Metallelemente als ihre Komponente enthält, eine Legierung, die eine Kombination der vorstehenden Metallelemente enthält, oder dergleichen verwendet. Beispielsweise wird vorzugsweise Tantalnitrid, Titannitrid, Wolfram, ein Nitrid, das Titan und Aluminium enthält, ein Nitrid, das Tantal und Aluminium enthält, Rutheniumoxid, Rutheniumnitrid, ein Oxid, das Strontium und Ruthenium enthält, ein Oxid, das Lanthan und Nickel enthält, oder dergleichen verwendet. Tantalnitrid, Titannitrid, ein Nitrid, das Titan und Aluminium enthält, ein Nitrid, das Tantal und Aluminium enthält, Rutheniumoxid, Rutheniumnitrid, ein Oxid, das Strontium und Ruthenium enthält, und ein Oxid, das Lanthan und Nickel enthält, werden bevorzugt, da sie oxidationsbeständige leitende Materialien oder Materialien sind, die auch nach der Absorption von Sauerstoff ihre Leitfähigkeit aufrechterhalten. Darüber hinaus wird ein Metallnitridfilm aus Tantalnitrid oder dergleichen bevorzugt, da er eine Sperreigenschaft gegen Wasserstoff oder Sauerstoff aufweist.
Obwohl in 21A und 21B der Leiter 542a und der Leiter 542b jeweils eine einschichtige Struktur aufweisen, können sie jeweils eine mehrschichtige Struktur aus zwei oder mehr Schichten aufweisen. Zum Beispiel sind vorzugsweise ein Tantalnitridfilm und ein Wolframfilm übereinander angeordnet. Alternativ können ein Titanfilm und ein Aluminiumfilm übereinander angeordnet sein. Weitere Beispiele umfassen eine zweischichtige Struktur, bei der ein Aluminiumfilm über einem Wolframfilm angeordnet ist, eine zweischichtige Struktur, bei der ein Kupferfilm über einem Kupfer-Magnesium-Aluminiumlegierungsfilm angeordnet ist, eine zweischichtige Struktur, bei der ein Kupferfilm über einem Titanfilm angeordnet ist, und eine zweischichtige Struktur, bei der ein Kupferfilm über einem Wolframfilm angeordnet ist.
Weitere Beispiele umfassen eine dreischichtige Struktur, bei der ein Aluminiumfilm oder ein Kupferfilm über einem Titanfilm oder einem Titannitridfilm angeordnet ist und ferner ein Titanfilm oder ein Titannitridfilm darüber ausgebildet ist, und eine dreischichtige Struktur, bei der ein Aluminiumfilm oder ein Kupferfilm über einem Molybdänfilm oder einem Molybdännitridfilm angeordnet ist und ferner ein Molybdänfilm oder ein Molybdännitridfilm darüber ausgebildet ist. Es sei angemerkt, dass ein durchsichtiges leitendes Material, das Indiumoxid, Zinnoxid oder Zinkoxid enthält, verwendet werden kann.
Wie in 21A dargestellt, werden in einigen Fällen ein Bereich 543a und ein Bereich 543b als niederohmige Bereiche an der Grenzfläche zwischen dem Oxid 530 und dem Leiter 542a (Leiter 542b) und in der Nähe davon ausgebildet. In diesem Fall dient der Bereich 543a als Source-Bereich oder Drain-Bereich, und der Bereich 543b dient als der andere des Source-Bereichs und des Drain-Bereichs. Der Kanalbildungsbereich wird in einem Bereich zwischen dem Bereich 543a und dem Bereich 543b gebildet.
Wenn der Leiter 542a (Leiter 542b) in Kontakt mit dem Oxid 530 bereitgestellt ist, kann sich die Sauerstoffkonzentration in dem Bereich 543a (Bereich 543b) verringern. Außerdem wird in einigen Fällen eine Metallverbindungsschicht, die das Metall, das in dem Leiter 542a (Leiter 542b) enthalten ist, und eine Komponente des Oxids 530 enthält, in dem Bereich 543a (Bereich 543b) ausgebildet. In diesem Fall erhöht sich die Ladungsträgerkonzentration in dem Bereich 543a (Bereich 543b), so dass der Bereich 543a (Bereich 543b) zu einem niederohmigen Bereich wird.
Der Isolator 544 ist derart bereitgestellt, dass er den Leiter 542a und den Leiter 542b bedeckt, und unterdrückt eine Oxidation des Leiters 542a und des Leiters 542b. Dabei kann der Isolator 544 derart bereitgestellt sein, dass er eine Seitenfläche des Oxids 530 bedeckt und in Kontakt mit dem Isolator 524 ist.
Beispielsweise kann als Isolator 544 ein Metalloxid, das eine oder mehrere Arten enthält, die aus Hafnium, Aluminium, Gallium, Yttrium, Zirconium, Wolfram, Titan, Tantal, Nickel, Germanium, Neodym, Lanthan, Magnesium und dergleichen ausgewählt werden, verwendet werden. Als Isolator 544 kann auch Siliziumnitridoxid, Siliziumnitrid oder dergleichen verwendet werden.
Insbesondere wird vorzugsweise ein Isolator, der ein Oxid von Aluminium und/oder ein Oxid von Hafnium enthält, wie z. B. Aluminiumoxid, Hafniumoxid oder ein Oxid, das Aluminium und Hafnium enthält (Hafniumaluminat), als Isolator 544 verwendet. Insbesondere weist Hafniumaluminat eine höhere Wärmebeständigkeit auf als ein Hafniumoxidfilm. Deshalb wird Hafniumaluminat bevorzugt, da es mit geringerer Wahrscheinlichkeit durch eine Wärmebehandlung in einem späteren Schritt kristallisiert. Es sei angemerkt, dass der Isolator 544 nicht notwendigerweise bereitgestellt sein muss, wenn der Leiter 542a und der Leiter 542b jeweils ein oxidationsbeständiges Material sind oder ihre Leitfähigkeit auch nach der Absorption von Sauerstoff nicht signifikant verringert wird. Der Entwurf kann je nach den erforderlichen Transistoreigenschaften angemessen ausgeführt werden.
Dank des Isolators 544 kann verhindert werden, dass Verunreinigungen, wie z. B. Wasser und Wasserstoff, die in dem Isolator 580 enthalten sind, durch das Oxid 530c und den Isolator 550 in das Oxid 530b diffundieren. Des Weiteren kann die Oxidation des Leiters 560 durch überschüssigen Sauerstoff, der in dem Isolator 580 enthalten ist, unterdrückt werden.
Der Isolator 550 dient als erster Gate-Isolierfilm. Der Isolator 550 ist vorzugsweise in Kontakt mit der Innenseite (der Oberseite und der Seitenfläche) des Oxids 530c angeordnet. Der Isolator 550 wird vorzugsweise wie der oben genannte Isolator 524 unter Verwendung eines Isolators ausgebildet, der überschüssigen Sauerstoff enthält und Sauerstoff durch Erwärmung abgibt.
Insbesondere können Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Siliziumoxid, dem Fluor zugesetzt ist, Siliziumoxid, dem Kohlenstoff zugesetzt ist, Siliziumoxid, dem Kohlenstoff und Stickstoff zugesetzt sind, und poröses Siliziumoxid, die jeweils überschüssigen Sauerstoff enthalten, verwendet werden. Insbesondere werden Siliziumoxid und Siliziumoxynitrid, welche thermisch stabil sind, bevorzugt.
Wenn als Isolator 550 ein Isolator, der Sauerstoff durch Erwärmung abgibt, in Kontakt mit der Oberseite des Oxids 530c bereitgestellt ist, kann dem Kanalbildungsbereich des Oxids 530b Sauerstoff von dem Isolator 550 durch das Oxid 530c effektiv zugeführt werden. Ferner wird wie in dem Isolator 524 vorzugsweise die Konzentration von Verunreinigungen, wie z. B. Wasser oder Wasserstoff, in dem Isolator 550 verringert. Die Dicke des Isolators 550 ist vorzugsweise größer als oder gleich 1 nm und kleiner als oder gleich 20 nm.
Ferner kann ein Metalloxid zwischen dem Isolator 550 und dem Leiter 560 bereitgestellt sein, um dem Oxid 530 den überschüssigen Sauerstoff, der in dem Isolator 550 enthalten ist, effizient zuzuführen. Das Metalloxid unterdrückt vorzugsweise die Sauerstoffdiffusion von dem Isolator 550 in den Leiter 560. Das Bereitstellen des Metalloxids, das eine Diffusion von Sauerstoff unterdrückt, unterdrückt die Diffusion des überschüssigen Sauerstoffs von dem Isolator 550 in den Leiter 560. Das heißt, dass eine Verringerung der Menge an überschüssigem Sauerstoff, der dem Oxid 530 zugeführt wird, unterdrückt werden kann. Außerdem kann eine Oxidation des Leiters 560 aufgrund des überschüssigen Sauerstoffs unterdrückt werden. Als das Metalloxid kann ein Material, das für den Isolator 544 verwendet werden kann, verwendet werden.
Es sei angemerkt, dass der Isolator 550 wie der zweite Gate-Isolierfilm eine mehrschichtige Struktur aufweisen kann. Mit einer Miniaturisierung und einer hohen Integration eines Transistors kann ein Problem, wie z. B. eine Erzeugung eines Leckstroms, aufgrund eines dünnen Gate-Isolierfilms auftreten; indem der Isolator, der als Gate-Isolierfilm dient, eine mehrschichtige Struktur aus einem Material mit hohem k und einem thermisch stabilen Material aufweist, kann das Gate-Potential beim Betrieb des Transistors verringert werden, während die physikalische Filmdicke aufrechterhalten wird. Außerdem kann die mehrschichtige Struktur thermisch stabil sein und eine hohe relative Permittivität aufweisen.
Obwohl der Leiter 560, der als erste Gate-Elektrode dient, eine zweischichtige Struktur in 21A und 21 B aufweist, kann der Leiter 560 eine einschichtige Struktur oder eine mehrschichtige Struktur aus drei oder mehr Schichten aufweisen.
Für den Leiter 560a wird vorzugsweise ein leitendes Material mit einer Funktion zum Unterdrücken einer Diffusion von Verunreinigungen, wie z. B. Wasserstoffatomen, Wasserstoffmolekülen, Wassermolekülen, Stickstoffatomen, Stickstoffmolekülen, Stickstoffoxidmolekülen (z. B. N₂O, NO und NO₂) und Kupferatomen, verwendet. Alternativ wird vorzugsweise ein leitendes Material mit einer Funktion zum Unterdrücken einer Diffusion von Sauerstoff (z. B. Sauerstoffatomen und/oder Sauerstoffmolekülen) verwendet. Wenn der Leiter 560a eine Funktion zum Unterdrücken einer Diffusion von Sauerstoff aufweist, kann verhindert werden, dass sich die Leitfähigkeit des Leiters 560b infolge einer Oxidation, die durch den in dem Isolator 550 enthaltenen Sauerstoff hervorgerufen wird, verringert. Als leitendes Material mit einer Funktion zum Unterdrücken einer Diffusion von Sauerstoff wird vorzugsweise zum Beispiel Tantal, Tantalnitrid, Ruthenium oder Rutheniumoxid verwendet. Zudem kann ein Oxidhalbleiter, der für das Oxid 530 eingesetzt werden kann, als Leiter 560a verwendet werden. In diesem Fall wird der Leiter 560b durch ein Sputterverfahren abgeschieden, wodurch der Leiter 560a einen verringerten Wert des elektrischen Widerstandes aufweisen und zu einem Leiter werden kann. Ein derartiger Leiter kann als Oxidleiter- (oxide conductor, OC-) Elektrode bezeichnet werden.
Für den Leiter 560b wird ferner vorzugsweise ein leitendes Material verwendet, das Wolfram, Kupfer oder Aluminium als Hauptkomponente enthält. Als Leiter 560b, der auch als Leitung dient, wird vorzugsweise ein Leiter mit hoher Leitfähigkeit verwendet. Beispielsweise kann ein leitendes Material, das Wolfram, Kupfer oder Aluminium als Hauptkomponente enthält, verwendet werden. Der Leiter 560b kann eine mehrschichtige Struktur, beispielsweise eine mehrschichtige Struktur aus Titan oder Titannitrid und dem vorstehenden leitenden Material, aufweisen.
Der Isolator 580 ist über dem Leiter 542a und dem Leiter 542b bereitgestellt, wobei der Isolator 544 dazwischen liegt. Der Isolator 580 umfasst vorzugsweise einen Bereich mit überschüssigem Sauerstoff. Der Isolator 580 enthält vorzugsweise zum Beispiel Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Siliziumoxid, dem Fluor zugesetzt ist, Siliziumoxid, dem Kohlenstoff zugesetzt ist, Siliziumoxid, dem Kohlenstoff und Stickstoff zugesetzt sind, poröses Siliziumoxid oder ein Harz. Insbesondere werden Siliziumoxid und Siliziumoxynitrid, welche thermisch stabil sind, bevorzugt. Insbesondere werden Siliziumoxid und poröses Siliziumoxid bevorzugt, da ein Bereich mit überschüssigem Sauerstoff in einem späteren Schritt leicht ausgebildet werden kann.
Der Isolator 580 umfasst vorzugsweise einen Bereich mit überschüssigem Sauerstoff. Wenn der Isolator 580, der Sauerstoff durch Erwärmung abgibt, in Kontakt mit dem Oxid 530c bereitgestellt ist, kann dem Oxid 530 Sauerstoff von dem Isolator 580 durch das Oxid 530c effizient zugeführt werden. Es sei angemerkt, dass vorzugsweise die Konzentration von Verunreinigungen, wie z. B. Wasser oder Wasserstoff, in dem Isolator 580 verringert wird.
Die Öffnung des Isolators 580 ist derart ausgebildet, dass sie sich mit dem Bereich zwischen dem Leiter 542a und dem Leiter 542b überlappt. Demzufolge ist der Leiter 560 in der Öffnung des Isolators 580 und dem Bereich zwischen dem Leiter 542a und dem Leiter 542b eingebettet ausgebildet.
Für die Miniaturisierung der Halbleitervorrichtung ist es erforderlich, die Gate-Länge zu verkürzen; dabei muss verhindert werden, dass sich die Leitfähigkeit des Leiters 560 verringert. Wenn die Dicke des Leiters 560 erhöht wird, kann der Leiter 560 eine Form mit einem hohen Seitenverhältnis aufweisen. Da bei dieser Ausführungsform der Leiter 560 in der Öffnung des Isolators 580 eingebettet bereitgestellt ist, kann selbst dann, wenn der Leiter 560 eine Form mit einem hohen Seitenverhältnis aufweist, der Leiter 560 ausgebildet werden, ohne dass er während des Prozesses zerbricht.
Der Isolator 574 ist vorzugsweise in Kontakt mit einer Oberseite des Isolators 580, einer Oberseite des Leiters 560 und einer Oberseite des Isolators 550 bereitgestellt. Indem der Isolator 574 durch ein Sputterverfahren abgeschieden wird, können Bereiche mit überschüssigem Sauerstoff in dem Isolator 550 und dem Isolator 580 bereitgestellt werden. Dadurch kann dem Oxid 530 Sauerstoff von den Bereichen mit überschüssigem Sauerstoff zugeführt werden.
Beispielsweise kann als Isolator 574 ein Metalloxid, das eine oder mehrere Arten enthält, die aus Hafnium, Aluminium, Gallium, Yttrium, Zirconium, Wolfram, Titan, Tantal, Nickel, Germanium, Magnesium und dergleichen ausgewählt werden, verwendet werden.
Insbesondere weist Aluminiumoxid eine hohe Sperreigenschaft auf, so dass selbst ein dünner Aluminiumoxidfilm mit einer Dicke von größer als oder gleich 0,5 nm und kleiner als oder gleich 3,0 nm eine Diffusion von Wasserstoff und Stickstoff unterdrücken kann. Daher kann Aluminiumoxid, das durch ein Sputterverfahren abgeschieden wird, zum einen als Sauerstoffversorgungsquelle und zum anderen als Sperrfilm gegen Verunreinigungen, wie z. B. Wasserstoff, dienen.
Ein Isolator 581, der als Zwischenschichtfilm dient, ist vorzugsweise über dem Isolator 574 bereitgestellt. Wie in dem Isolator 524 oder dergleichen wird vorzugsweise die Konzentration von Verunreinigungen, wie z. B. Wasser oder Wasserstoff, in dem Isolator 581 verringert.
Ein Leiter 540a und ein Leiter 540b sind in Öffnungen angeordnet, die in dem Isolator 581, dem Isolator 574, dem Isolator 580 und dem Isolator 544 ausgebildet sind. Der Leiter 540a und der Leiter 540b sind einander zugewandt bereitgestellt, wobei der Leiter 560 dazwischen liegt. Die Strukturen des Leiters 540a und des Leiters 540b sind denjenigen eines Leiters 546 und eines Leiters 548 ähnlich, welche nachstehend beschrieben werden.
Ein Isolator 582 ist über dem Isolator 581 bereitgestellt. Eine Substanz, die eine Sperreigenschaft gegen Sauerstoff oder Wasserstoff aufweist, wird vorzugsweise für den Isolator 582 verwendet. Daher kann ein Material, das demjenigen des Isolators 514 ähnlich ist, für den Isolator 582 verwendet werden. Für den Isolator 582 wird vorzugsweise zum Beispiel ein Metalloxid, wie z. B. Aluminiumoxid, Hafniumoxid oder Tantaloxid, verwendet.
Aluminiumoxid weist insbesondere eine hohe Sperrwirkung auf, die den Durchgang sowohl von Sauerstoff als auch von Verunreinigungen, wie z. B. Wasserstoff und Feuchtigkeit, welche eine Veränderung der elektrischen Eigenschaften des Transistors verursachen, unterbindet. Daher kann Aluminiumoxid verhindern, dass in einem Herstellungsprozess und nach der Herstellung des Transistors Verunreinigungen, wie z. B. Wasserstoff und Feuchtigkeit, in den Transistor 500 eindringen. Außerdem kann eine Abgabe von Sauerstoff von dem Oxid, das in dem Transistor 500 enthalten ist, unterdrückt werden. Deshalb wird Aluminiumoxid in geeigneter Weise als Schutzfilm für den Transistor 500 verwendet.
Ein Isolator 586 ist über dem Isolator 582 bereitgestellt. Für den Isolator 586 kann ein Material, das demjenigen des Isolators 320 ähnlich ist, verwendet werden. Wenn ein Material mit relativ niedriger Permittivität für diese Isolatoren eingesetzt wird, kann die parasitäre Kapazität zwischen Leitungen verringert werden. Beispielsweise kann ein Siliziumoxidfilm oder ein Siliziumoxynitridfilm als Isolator 586 verwendet werden.
Der Leiter 546, der Leiter 548 und dergleichen sind in dem Isolator 520, dem Isolator 522, dem Isolator 524, dem Isolator 544, dem Isolator 580, dem Isolator 574, dem Isolator 581, dem Isolator 582 und dem Isolator 586 eingebettet.
Der Leiter 546 und der Leiter 548 dienen jeweils als Anschlusspfropfen oder Leitung, der/die mit dem Kondensator 600, dem Transistor 500 oder dem Transistor 300 verbunden ist. Der Leiter 546 und der Leiter 548 können unter Verwendung von Materialien, die denjenigen des Leiters 328 und des Leiters 330 ähnlich sind, bereitgestellt werden.
Es sei angemerkt, dass nach der Ausbildung des Transistors 500 eine Öffnung, die den Transistor 500 umgibt, ausgebildet werden kann und ein Isolator mit hoher Sperreigenschaft gegen Wasserstoff oder Wasser derart ausgebildet werden kann, dass er die Öffnung bedeckt. Wenn der Transistor 500 von dem oben genannten Isolator mit hoher Sperreigenschaft umgeben ist, kann das Eindringen von Feuchtigkeit und Wasserstoff von außen verhindert werden. Alternativ können mehrere Transistoren 500 sämtlich von dem Isolator mit hoher Sperreigenschaft gegen Wasserstoff oder Wasser umgeben sein. Es sei angemerkt, dass dann, wenn eine den Transistor 500 umgebende Öffnung ausgebildet wird, beispielsweise eine Öffnung, die den Isolator 514 oder den Isolator 522 erreicht, ausgebildet wird und der oben genannte Isolator mit hoher Sperreigenschaft in Kontakt mit dem Isolator 514 oder dem Isolator 522 ausgebildet wird, was vorzuziehen ist, da diese Schritte auch als ein Teil des Herstellungsprozesses des Transistors 500 dienen können. Es sei angemerkt, dass als Isolator mit hoher Sperreigenschaft gegen Wasserstoff oder Wasser beispielsweise ein Material, das demjenigen des Isolators 522 ähnlich ist, verwendet werden kann.
Des Weiteren ist der Kondensator 600 oberhalb des Transistors 500 bereitgestellt. Der Kondensator 600 beinhaltet einen Leiter 610, einen Leiter 620 und einen Isolator 630.
Ein Leiter 612 kann über dem Leiter 546 und dem Leiter 548 bereitgestellt sein. Der Leiter 612 dient als Anschlusspfropfen oder Leitung, der/die mit dem Transistor 500 verbunden ist. Der Leiter 610 dient als Elektrode des Kondensators 600. Es sei angemerkt, dass der Leiter 612 und der Leiter 610 gleichzeitig ausgebildet werden können.
Für den Leiter 612 und den Leiter 610 kann ein Metallfilm, der ein Element enthält, das aus Molybdän, Titan, Tantal, Wolfram, Aluminium, Kupfer, Chrom, Neodym und Skandium ausgewählt wird, ein Metallnitridfilm, der das oben genannte Element enthält (ein Tantalnitridfilm, ein Titannitridfilm, ein Molybdännitridfilm oder ein Wolframnitridfilm), oder dergleichen verwendet werden. Alternativ ist es möglich, ein leitendes Material einzusetzen, wie beispielsweise Indiumzinnoxid, Indiumoxid, das Wolframoxid enthält, Indiumzinkoxid, das Wolframoxid enthält, Indiumoxid, das Titanoxid enthält, Indiumzinnoxid, das Titanoxid enthält, Indiumzinkoxid oder Indiumzinnoxid, dem Siliziumoxid zugesetzt ist.
In 19 weisen der Leiter 612 und der Leiter 610 jeweils eine einschichtige Struktur auf; jedoch ist die Struktur nicht darauf beschränkt, und es kann auch eine mehrschichtige Struktur aus zwei oder mehr Schichten zum Einsatz kommen. Beispielsweise kann zwischen einem Leiter mit einer Sperreigenschaft und einem Leiter mit hoher Leitfähigkeit ein Leiter ausgebildet sein, der auf dem Leiter mit einer Sperreigenschaft und dem Leiter mit hoher Leitfähigkeit stark haftend ist.
Der Leiter 620 ist mit dem Leiter 610 überlappend bereitgestellt, wobei der Isolator 630 dazwischen liegt. Es sei angemerkt, dass für den Leiter 620 ein leitendes Material, wie z. B. ein Metallmaterial, ein Legierungsmaterial oder ein Metalloxidmaterial, verwendet werden kann. Vorzugsweise wird ein hochschmelzendes Material, das sowohl Wärmebeständigkeit als auch Leitfähigkeit aufweist, wie z. B. Wolfram oder Molybdän, verwendet, und besonders vorzugsweise wird Wolfram verwendet. Wenn der Leiter 620 gleichzeitig mit einer anderen Komponente, wie z. B. einem Leiter, ausgebildet wird, kann Kupfer (Cu), Aluminium (AI) oder dergleichen, welche Metallmaterialien mit niedrigem Widerstand sind, verwendet werden.
Ein Isolator 650 ist über dem Leiter 620 und dem Isolator 630 bereitgestellt. Der Isolator 650 kann unter Verwendung eines Materials, das demjenigen des Isolators 320 ähnlich ist, bereitgestellt werden. Der Isolator 650 kann als Planarisierungsfilm dienen, der eine unebene Form unter diesem abdeckt.
Unter Verwendung dieser Struktur können bei einer Halbleitervorrichtung, bei der ein Transistor, der einen Oxidhalbleiter enthält, verwendet wird, eine Veränderung der elektrischen Eigenschaften unterdrückt und die Zuverlässigkeit verbessert werden. Ferner kann bei einer Halbleitervorrichtung, bei der ein Transistor, der einen Oxidhalbleiter enthält, verwendet wird, eine Miniaturisierung oder eine hohe Integration erzielt werden.
Als Nächstes wird ein weiteres Strukturbeispiel des in 19 und 20 dargestellten OS-Transistors beschrieben. 22A und 22B stellen ein Modifikationsbeispiel des in 21A und 21B dargestellten Transistors 500 dar, wobei 22A eine Querschnittsansicht in der Kanallängenrichtung des Transistors 500 ist und 22B eine Querschnittsansicht in der Kanalbreitenrichtung des Transistors 500 ist. Es sei angemerkt, dass die in 22A und 22B dargestellte Struktur auch auf einen anderen Transistor, der in der Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung enthalten ist, wie z. B. den Transistor 300, angewendet werden kann.
Der Transistor 500 mit der in 22A und 22B dargestellten Struktur unterscheidet sich von dem Transistor 500 mit der in 21A und 21B dargestellten Struktur dadurch, dass ein Isolator 402 und ein Isolator 404 bereitgestellt sind. Des Weiteren unterscheidet er sich von dem Transistor 500 mit der in 21A und 21B dargestellten Struktur dadurch, dass ein Isolator 552 in Kontakt mit einer Seitenfläche des Leiters 540a bereitgestellt ist und der Isolator 552 in Kontakt mit einer Seitenfläche des Leiters 540b bereitgestellt ist. Darüber hinaus unterscheidet er sich von dem Transistor 500 mit der in 21A und 21B dargestellten Struktur dadurch, dass der Isolator 520 nicht bereitgestellt ist.
Bei dem Transistor 500 mit der in 22A und 22B dargestellten Struktur ist der Isolator 402 über dem Isolator 512 bereitgestellt. Der Isolator 404 ist über dem Isolator 574 und dem Isolator 402 bereitgestellt.
Bei dem Transistor 500 mit der in 22A und 22B dargestellten Struktur sind der Isolator 514, der Isolator 516, der Isolator 522, der Isolator 524, der Isolator 544, der Isolator 580 und der Isolator 574 bereitgestellt, welche mit dem Isolator 404 bedeckt sind. Das heißt, dass der Isolator 404 in Kontakt mit einer Oberseite des Isolators 574, einer Seitenfläche des Isolators 574, einer Seitenfläche des Isolators 580, einer Seitenfläche des Isolators 544, einer Seitenfläche des Isolators 524, einer Seitenfläche des Isolators 522, einer Seitenfläche des Isolators 516, einer Seitenfläche des Isolators 514 und einer Oberseite des Isolators 402 ist. Daher sind das Oxid 530 und dergleichen durch den Isolator 404 und den Isolator 402 von außen isoliert.
Der Isolator 402 und der Isolator 404 weisen jeweils vorzugsweise eine hohe Funktion zum Unterdrücken einer Diffusion von Wasserstoff (z. B. Wasserstoffatomen und/oder Wasserstoffmolekülen) oder Wassermolekülen auf. Zum Beispiel wird vorzugsweise Siliziumnitrid oder Siliziumnitridoxid, welche Materialien mit einer hohen Wasserstoffsperreigenschaft sind, für den Isolator 402 und den Isolator 404 verwendet. Somit kann verhindert werden, das Wasserstoff oder dergleichen in das Oxid 530 diffundiert, und daher kann eine Verschlechterung der Eigenschaften des Transistors 500 unterdrückt werden. Folglich kann die Zuverlässigkeit der Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung erhöht werden.
Der Isolator 552 ist in Kontakt mit dem Isolator 581, dem Isolator 404, dem Isolator 574, dem Isolator 580 und dem Isolator 544 bereitgestellt. Der Isolator 552 weist vorzugsweise eine Funktion zum Unterdrücken einer Diffusion von Wasserstoff oder Wassermolekülen auf. Zum Beispiel wird vorzugsweise ein Isolator, wie z. B. Siliziumnitrid, Aluminiumoxid oder Siliziumnitridoxid, welche Materialien mit einer hohen Wasserstoffsperreigenschaft sind, als Isolator 552 verwendet. Im Besonderen wird Siliziumnitrid vorteilhaft für den Isolator 552 verwendet, da es ein Material mit einer hohen Wasserstoffsperreigenschaft ist. Unter Verwendung eines Materials mit einer hohen Wasserstoffsperreigenschaft für den Isolator 552 kann verhindert werden, dass Verunreinigungen, wie z. B. Wasser oder Wasserstoff, von dem Isolator 580 oder dergleichen durch den Leiter 540a und den Leiter 540b in das Oxid 530 diffundieren. Außerdem kann verhindert werden, dass Sauerstoff, der in dem Isolator 580 enthalten ist, von dem Leiter 540a und dem Leiter 540b absorbiert wird. Auf die vorstehende Weise kann die Zuverlässigkeit der Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung erhöht werden.
23 ist eine Querschnittsansicht, die ein Strukturbeispiel der Halbleitervorrichtung darstellt, in der der Transistor 500 und der Transistor 300 jeweils die in 22A und 22B dargestellte Struktur aufweisen. Auf einer Seitenfläche des Leiters 546 ist der Isolator 552 bereitgestellt.
Die Struktur des in 22A und 22B dargestellten Transistors 500 kann je nach Umständen verändert werden. Beispielsweise kann der Transistor 500 in 22A und 22B als Variante zu einem in 24 dargestellten Transistor gewechselt werden. 24A ist eine Querschnittsansicht in der Kanallängenrichtung des Transistors, und 24B ist eine Querschnittsansicht in der Kanalbreitenrichtung des Transistors. Der in 24A und 24B dargestellte Transistor unterscheidet sich von dem in 22A und 22B dargestellten Transistor dadurch, dass das Oxid 530c eine zweischichtige Struktur aus einem Oxid 530c1 und einem Oxid 530c2 aufweist.
Das Oxid 530c1 ist in Kontakt mit einer Oberseite des Isolators 524, einer Seitenfläche des Oxids 530a, einer Oberseite und einer Seitenfläche des Oxids 530b, Seitenflächen des Leiters 542a und des Leiters 542b, der Seitenfläche des Isolators 544 und der Seitenfläche des Isolators 580. Das Oxid 530c2 ist in Kontakt mit dem Isolator 550.
Als Oxid 530c1 kann beispielsweise ein In-Zn-Oxid verwendet werden. Für das Oxid 530c2 kann ein Material verwendet werden, das dem Material ähnlich ist, das für das Oxid 530c verwendet werden kann, wenn das Oxid 530c eine einschichtige Struktur aufweist. Beispielsweise kann ein Metalloxid mit In:Ga:Zn = 1:3:4 [Atomverhältnis], Ga:Zn = 2:1 [Atomverhältnis] oder Ga:Zn = 2:5 [Atomverhältnis] als Oxid 530c2 verwendet werden.
Wenn das Oxid 530c eine zweischichtige Struktur aus dem Oxid 530c1 und dem Oxid 530c2 aufweist, kann im Vergleich zu dem Fall, in dem das Oxid 530c eine einschichtige Struktur aufweist, der Durchlassstrom des Transistors erhöht werden. Daher kann der Transistor beispielsweise als Power-MOS-Transistor eingesetzt werden. Es sei angemerkt, dass auch das Oxid 530c, das in dem Transistor mit der in 21A und 21B dargestellten Struktur enthalten ist, eine zweischichtige Struktur aus dem Oxid 530c1 und dem Oxid 530c2 aufweisen kann.
Der Transistor mit der in 24A und 24B dargestellten Struktur kann beispielsweise als in 19 und 20 dargestellter Transistor 300 eingesetzt werden. Beispielsweise kann, wie vorstehend beschrieben, der Transistor 300 als Transistor Tr12 oder dergleichen des Speicherzellenarrays CA, das in der bei der vorstehenden Ausführungsform beschriebenen arithmetischen Schaltung MAC1 oder dergleichen enthalten ist, verwendet werden. Es sei angemerkt, dass der in 24A und 24B dargestellte Transistor auch als anderer Transistor als die Transistoren 300 und 500, der in der Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung enthalten ist, eingesetzt werden kann.
25 ist eine Querschnittsansicht, die ein Strukturbeispiel der Halbleitervorrichtung darstellt, bei der der Transistor 500 die Struktur des in 21A dargestellten Transistors aufweist und der Transistor 300 die Struktur des in 24A dargestellten Transistors aufweist. Es sei angemerkt, dass wie in 23 der Isolator 552 auf der Seitenfläche des Leiters 546 bereitgestellt ist. Wie in 25 dargestellt, können bei der Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung der Transistor 300 und der Transistor 500 unterschiedliche Strukturen aufweisen, während ein OS-Transistor sowohl als Transistor 300 als auch als Transistor 500 verwendet wird.
Als Nächstes wird ein Kondensator beschrieben, der für die Halbleitervorrichtung in 19 und 20 eingesetzt werden kann.
26A bis 26C stellen einen Kondensator 600A als Beispiel für den Kondensator 600 dar, der für die in 19 dargestellte Halbleitervorrichtung eingesetzt werden kann. 26A ist eine Draufsicht auf den Kondensator 600A, 26B ist eine perspektivische Ansicht, die einen Querschnitt des Kondensators 600A entlang der Strichpunktlinie L3-L4 darstellt, und 26C ist eine perspektivische Ansicht, die einen Querschnitt des Kondensators 600A entlang der Strichpunktlinie W3-L4 darstellt.
Der Leiter 610 dient als eine eines Paars von Elektroden des Kondensators 600A, und der Leiter 620 dient als die andere des Paars von Elektroden des Kondensators 600A. Der Isolator 630 dient als Dielektrikum, das zwischen dem Paar von Elektroden angeordnet ist.
Als Isolator 630 kann beispielsweise eine Schichtanordnung oder eine Einzelschicht unter Verwendung von Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Aluminiumoxid, Aluminiumoxynitrid, Aluminiumnitridoxid, Aluminiumnitrid, Hafniumoxid, Hafniumoxynitrid, Hafniumnitridoxid, Hafniumnitrid, Zirconiumoxid oder dergleichen bereitgestellt werden.
Zum Beispiel kann der Isolator 630 eine mehrschichtige Struktur aus einem Material mit hoher dielektrischer Festigkeit, wie z. B. Siliziumoxynitrid, und einem Material mit hoher Permittivität (hohem k) aufweisen. In dem Kondensator 600A mit dieser Struktur kann durch den Isolator mit hoher Permittivität (hohem k) eine ausreichende Kapazität gesichert werden, und die dielektrische Festigkeit kann durch den Isolator mit hoher dielektrischer Festigkeit erhöht werden, so dass ein elektrostatischer Durchbruch des Kondensators 600A unterdrückt werden kann.
Es sei angemerkt, dass Beispiele für den Isolator mit hoher Permittivität (hohem k) (ein Material mit hoher relativer Permittivität) Galliumoxid, Hafniumoxid, Zirconiumoxid, ein Oxid, das Aluminium und Hafnium enthält, ein Oxynitrid, das Aluminium und Hafnium enthält, ein Oxid, das Silizium und Hafnium enthält, ein Oxynitrid, das Silizium und Hafnium enthält, und ein Nitrid, das Silizium und Hafnium enthält, umfassen.
Für den Isolator 630 kann alternativ zum Beispiel eine Einzelschicht oder eine Schichtanordnung aus einem Isolator, der ein Material mit hohem k, wie z. B. Aluminiumoxid, Hafniumoxid, Tantaloxid, Zirconiumoxid, Blei-Zirkonat-Titanat (PZT), Strontiumtitanat (SrTiO₃) oder (Ba,Sr)TiO₃ (BST), enthält, verwendet werden. Wenn beispielsweise der Isolator 630 eine Schichtanordnung ist, kann eine dreischichtige Struktur, bei der Zirconiumoxid, Aluminiumoxid und Zirconiumoxid der Reihe nach übereinander angeordnet sind, eine vierschichtige Struktur, bei der Zirconiumoxid, Aluminiumoxid, Zirconiumoxid und Aluminiumoxid der Reihe nach übereinander angeordnet sind, oder dergleichen zum Einsatz kommen. Als Isolator 630 kann eine Verbindung, die Hafnium und Zirconium enthält, oder dergleichen verwendet werden. Mit einer Miniaturisierung und einer hohen Integration einer Halbleitervorrichtung kann ein Problem, wie z. B. eine Erzeugung eines Leckstroms des Transistors oder des Kondensators, aufgrund eines dünnen Gate-Isolators und eines dünnen Dielektrikums, das für den Kondensator verwendet wird, auftreten. Wenn ein Material mit hohem k für den Gate-Isolator und einen Isolator, der als für den Kondensator verwendetes Dielektrikum dient, verwendet wird, kann das Gate-Potential beim Betrieb des Transistors verringert werden und kann die Kapazität des Kondensators gesichert werden, während die physikalische Filmdicke aufrechterhalten wird.
Unterhalb des Leiters 610 ist der Kondensator 600 elektrisch mit dem Leiter 546 und dem Leiter 548 verbunden. Der Leiter 546 und der Leiter 548 dienen jeweils als Anschlusspfropfen oder Leitung zum Verbinden mit einem weiteren Schaltungselement. In 26A bis 26C werden der Leiter 546 und der Leiter 548 gemeinsam als Leiter 540 bezeichnet.
In 26A bis 26C sind der Isolator 586, in dem der Leiter 546 und der Leiter 548 eingebettet sind, und der Isolator 650, der den Leiter 620 und den Isolator 630 bedeckt, der Klarheit der Zeichnungen halber weggelassen.
Es sei angemerkt, dass es sich bei dem in 19, 20 und 26A bis 26C dargestellten Kondensator 600 um einen planaren Kondensator handelt; die Form des Kondensators ist jedoch nicht darauf beschränkt. Beispielsweise kann es sich bei dem Kondensator 600 um einen zylindrischen Kondensator 600B, der in 27Abis 27C dargestellt wird, handeln.
27A ist eine Draufsicht auf den Kondensator 600B, 27B ist eine Querschnittsansicht des Kondensators 600B entlang der Strichpunktlinie L3-L4, und 27C ist eine perspektivische Ansicht, die einen Querschnitt des Kondensators 600B entlang der Strichpunktlinie W3-L4 darstellt.
In 27B beinhaltet der Kondensator 600B einen Isolator 631 über dem Isolator 586, in dem der Leiter 540 eingebettet ist, einen Isolator 651, der einen Öffnungsabschnitt umfasst, den Leiter 610, der als eine eines Paars von Elektroden dient, und den Leiter 620, der als die andere des Paars von Elektroden dient.
In 27C sind der Isolator 586, der Isolator 650 und der Isolator 651 der Klarheit der Zeichnung halber weggelassen.
Für den Isolator 631 kann beispielsweise ein Material, das demjenigen des Isolators 586 ähnlich ist, verwendet werden.
In dem Isolator 631 ist ein Leiter 611 derart eingebettet, dass er elektrisch mit dem Leiter 540 verbunden ist. Für den Leiter 611 kann beispielsweise ein Material, das den Materialien des Leiters 330 und des Leiters 518 ähnlich ist, verwendet werden.
Für den Isolator 651 kann beispielsweise ein Material, das demjenigen des Isolators 586 ähnlich ist, verwendet werden.
Der Isolator 651 umfasst, wie vorstehend beschrieben, einen Öffnungsabschnitt, und der Öffnungsabschnitt überlappt sich mit dem Leiter 611.
Der Leiter 610 ist auf einem Unterteil und einer Seitenfläche des Öffnungsabschnitts ausgebildet. Mit anderen Worten: Der Leiter 610 überlappt sich mit dem Leiter 611 und ist elektrisch mit dem Leiter 611 verbunden.
Es sei angemerkt, dass bei einem Ausbildungsverfahren des Leiters 610 der Öffnungsabschnitt durch ein Ätzverfahren oder dergleichen in dem Isolator 651 ausgebildet wird und dann der Leiter 610 durch ein Sputterverfahren, ein ALD-Verfahren oder dergleichen abgeschieden wird. Danach kann der über dem Isolator 651 abgeschiedene Leiter 610 durch ein chemisch-mechanisches Polier- (CMP-) Verfahren oder dergleichen derart entfernt werden, dass der auf dem Öffnungsabschnitt abgeschiedene Leiter 610 übrig gelassen wird.
Der Isolator 630 befindet sich über dem Isolator 651 und auf der Oberfläche, auf der der Leiter 610 ausgebildet ist. Es sei angemerkt, dass der Isolator 630 als Dielektrikum dient, der zwischen dem Paar von Elektroden des Kondensators angeordnet ist.
Der Leiter 620 ist über dem Isolator 630 derart ausgebildet, dass der Öffnungsabschnitt des Isolators 651 gefüllt ist.
Der Isolator 650 ist derart ausgebildet, dass er den Isolator 630 und den Leiter 620 bedeckt.
Der in 27A bis 27C dargestellte zylindrische Kondensator 600B kann einen höheren Kapazitätswert aufweisen als der planare Kondensator 600A. Wenn der Kondensator 600B beispielsweise als Kondensator C1 oder C2, welche bei der vorstehenden Ausführungsform beschrieben worden sind, eingesetzt wird, kann daher die Spannung zwischen den Anschlüssen des Kondensators lange Zeit aufrechterhalten werden.
Es sei angemerkt, dass diese Ausführungsform je nach Bedarf mit einer anderen Ausführungsform, die in dieser Beschreibung beschrieben wird, kombiniert werden kann.
(Ausführungsform 4)
Bei dieser Ausführungsform werden Strukturen eines wolkenartig ausgerichteten Verbundoxidhalbleiters (cloud-aligned composite oxide semiconductor, CAC-OS) und eines kristallinen Oxidhalbleiters mit Ausrichtung bezüglich der c-Achse (c-axis aligned crystalline oxide semiconductor, CAAC-OS) beschrieben, welche Metalloxide sind, die für den bei der vorstehenden Ausführungsform beschriebenen OS-Transistor verwendet werden können.
<Zusammensetzung eines Metalloxids>
Ein CAC-OS oder ein CAC-Metalloxid weist eine leitende Funktion in einem Teil des Materials auf und weist eine isolierende Funktion in einem anderen Teil des Materials auf; als gesamtes Material weist der CAC-OS oder das CAC-Metalloxid eine Funktion eines Halbleiters auf. Es sei angemerkt, dass es sich dann, wenn der CAC-OS oder das CAC-Metalloxid für eine Aktivschicht eines Transistors verwendet wird, bei der leitenden Funktion um eine Funktion zum Fließenlassen von Elektronen (oder Löchern), die als Ladungsträger dienen, handelt und dass es sich bei der isolierenden Funktion um eine Funktion zum Nicht-Fließenlassen von Elektronen, die als Ladungsträger dienen, handelt. Durch die komplementäre Wirkung der leitenden Funktion und der isolierenden Funktion kann der CAC-OS oder das CAC-Metalloxid eine Schaltfunktion (Ein-/Ausschaltfunktion) aufweisen. In dem CAC-OS oder dem CAC-Metalloxid kann eine Trennung dieser Funktionen jede Funktion maximieren.
Der CAC-OS oder das CAC-Metalloxid umfasst leitende Bereiche und isolierende Bereiche. Die leitenden Bereiche weisen die vorstehend beschriebene leitende Funktion auf, und die isolierenden Bereiche weisen die vorstehend beschriebene isolierende Funktion auf. In einigen Fällen sind ferner die leitenden Bereiche und die isolierenden Bereiche in der Größenordnung von Nanoteilchen in dem Material getrennt. In einigen Fällen sind ferner die leitenden Bereiche und die isolierenden Bereiche in dem Material ungleichmäßig verteilt. Außerdem werden die leitenden Bereiche in einigen Fällen wolkenartig gekoppelt beobachtet, wobei ihre Grenzen unscharf sind.
Des Weiteren weisen in einigen Fällen in dem CAC-OS oder dem CAC-Metalloxid die leitenden Bereiche und die isolierenden Bereiche jeweils eine Größe von größer als oder gleich 0,5 nm und kleiner als oder gleich 10 nm, bevorzugt größer als oder gleich 0,5 nm und kleiner als oder gleich 3 nm auf, und sie sind in dem Material dispergiert.
Der CAC-OS oder das CAC-Metalloxid enthält Komponenten mit unterschiedlichen Bandlücken. Der CAC-OS oder das CAC-Metalloxid enthält beispielsweise eine Komponente mit einer großen Lücke aufgrund des isolierenden Bereichs und eine Komponente mit einer kleinen Lücke aufgrund des leitenden Bereichs. Im Falle einer derartigen Zusammensetzung fließen Ladungsträger hauptsächlich in der Komponente mit einer kleinen Lücke. Die Komponente mit einer kleinen Lücke komplementiert außerdem die Komponente mit einer großen Lücke, und Ladungsträger fließen auch in der Komponente mit einer großen Lücke in Zusammenhang mit der Komponente mit einer kleinen Lücke. Folglich kann in dem Fall, in dem der vorstehend beschriebene CAC-OS oder das vorstehend beschriebene CAC-Metalloxid in einem Kanalbildungsbereich eines Transistors verwendet wird, eine hohe Stromtreiberfähigkeit in dem Durchlasszustand des Transistors, d. h. ein hoher Durchlassstrom und eine hohe Feldeffektbeweglichkeit, erhalten werden.
Mit anderen Worten: Der CAC-OS oder das CAC-Metalloxid kann auch als Matrix-Verbundmaterial (matrix composite) oder Metall-Matrix-Verbundmaterial (metal matrix composite) bezeichnet werden.
<Struktur eines Metalloxids>
Oxidhalbleiter werden in einen einkristallinen Oxidhalbleiter und in einen nicht-einkristallinen Oxidhalbleiter unterteilt. Beispiele für einen nicht-einkristallinen Oxidhalbleiter umfassen einen CAAC-OS, einen polykristallinen Oxidhalbleiter, einen nanokristallinen Oxidhalbleiter (nc-OS), einen amorphähnlichen Oxidhalbleiter (a-ähnlichen OS) und einen amorphen Oxidhalbleiter.
Im Hinblick auf die Kristallstruktur könnten Oxidhalbleiter auf andere Weise als das Vorstehende klassifiziert werden. Die Klassifizierung der Kristallstrukturen eines Oxidhalbleiters wird anhand von 28A beschrieben. 28A ist ein Diagramm, das die Klassifizierung der Kristallstrukturen eines Oxidhalbleiters, typischerweise IGZO (eines Metalloxides, das In, Ga und Zn enthält), zeigt.
Wie in 28A gezeigt, wird IGZO grob in „Amorphous“ (amorph), „Crystalline“ (kristallin) und „Crystal“ (kristall) klassifiziert. „Amorphous“ umfasst „completely amorphous“ (vollständig amorph). „Crystalline“ umfasst „CAAC“ (c-axis aligned crystalline bzw. einen Kristall mit Ausrichtung bezüglich der c-Achse), „nc“ (nanocrystalline bzw. nanokristallin) und „CAC“ (Cloud-Aligned Composite bzw. einen wolkenartig ausgerichteten Verbund). Es sei angemerkt, dass „single crystal“ (Einkristall), „poly crystal“ (Polykristall) und „completely amorphous“ aus der Kategorie von „Crystalline“ ausgeschlossen werden. „Crystal“ umfasst „single crystal“ und „poly crystal“.
Es sei angemerkt, dass sich die Strukturen im dicken Rahmen in 28A in einem Zwischenzustand zwischen „Amorphous“ (amorph) und „Crystal“ (kristall) befinden und zu einer neuen kristallinen Phase gehören. Diese Strukturen befinden sich in einem Grenzbereich zwischen „Amorphous“ und „Crystal“. Das heißt, dass sich diese Strukturen von „Amorphous“ (amorph), welches energetisch instabil ist, und „Crystal“ (kristall) völlig unterscheiden.
Eine Kristallstruktur eines Films oder eines Substrats kann mit Röntgenbeugungs- (X-Ray Diffraction, XRD-) Bildern ausgewertet werden. Hier werden XRD-Spektren von einem Quarzglas und IGZO, das eine Kristallstruktur aufweist, die in „Crystalline“ klassifiziert wird (auch als kristallines IGZO bezeichnet), in 28B und 28C gezeigt. 28B zeigt ein XRD-Spektrum des Quarzglases, und 28C zeigt ein XRD-Spektrum von dem kristallinen IGZO. Es sei angemerkt, dass die Zusammensetzung von dem kristallinen IGZO in 28C in der Nähe von In:Ga:Zn = 4:2:3 [Atomverhältnis] liegt. Das kristalline IGZO in 28C weist eine Dicke von 500 nm auf.
Wie durch Pfeile in 28B gekennzeichnet, weist das XRD-Spektrum des Quarzglases einen Peak auf, der eine im Wesentlichen symmetrische Form aufweist. Im Gegensatz dazu weist, wie durch Pfeile in 28C gekennzeichnet, das XRD-Spektrum von dem kristallinen IGZO einen Peak auf, der eine asymmetrische Form aufweist. Die asymmetrische Form des Peaks des XRD-Spektrums zeigt die Existenz eines Kristalls. Mit anderen Worten: Die Struktur kann nicht als „Amorphous“ angesehen werden, wenn der Peak des XRD-Spektrums keine symmetrische Form aufweist. Es sei angemerkt, dass in 28C eine Kristallphase („IGZO crystal phase“) bei 2θ von 31° oder in der Nähe davon dargestellt wird. Es wird davon ausgegangen, dass die asymmetrische Form des Peaks des XRD-Spektrums auf die Kristallphase (Mikrokristall) zurückzuführen ist.
Insbesondere erscheint in dem XRD-Spektrum von dem kristallinen IGZO in 28C der Peak bei 2θ von 34° oder in der Nähe davon. Ferner weist der Mikrokristall einen Peak bei 2θ von 31° oder in der Nähe davon auf. In dem Fall, in dem ein Oxidhalbleiterfilm mit einem Röntgenbeugungsbild ausgewertet wird, wird die spektrale Breite auf der Seite des niedrigeren Winkels als der Peak bei 2θ von 34° oder in der Nähe davon vergrößert, wie in 28C gezeigt. Dies deutet darauf hin, dass der Oxidhalbleiterfilm einen Mikrokristall mit dem Peak bei 2θ von 31° oder in der Nähe davon enthält.
Eine Kristallstruktur eines Films kann mit einem Beugungsmuster ausgewertet werden, das durch ein Nanostrahlelektronenbeugungs- (Nano Beam Electron Diffraction, NBED-) Verfahren erhalten wird (auch als Nanostrahlelektronenbeugungsmuster bezeichnet). Ein Beugungsmuster eines IGZO-Films, der bei der Substrattemperatur, die auf die Raumtemperatur eingestellt wird, ausgebildet wird, wird in 28D gezeigt. Es sei angemerkt, dass der IGZO-Film in 28D unter Verwendung eines Oxidtargets mit In:Ga:Zn = 1:1:1 [Atomverhältnis] durch ein Sputterverfahren ausgebildet wird. In dem Nanostrahlelektronenbeugungsverfahren wurde eine Elektronenbeugung mit einem Probendurchmesser von 1 nm durchgeführt.
Bei dem Beugungsmuster des IGZO-Films, der bei Raumtemperatur ausgebildet wird, wird nicht ein Halo-Muster, sondern ein punktförmiges Muster beobachtet, wie in 28D gezeigt. Es wird angenommen, dass sich der IGZO-Film, der bei Raumtemperatur ausgebildet wird, in einem Zwischenzustand befindet, der sich von einem Kristallzustand und einem amorphen Zustand unterscheidet, so dass der Schluss nicht gezogen werden kann, dass sich der IGZO-Film in einem amorphen Zustand befindet.
Der CAAC-OS weist eine Ausrichtung bezüglich der c-Achse auf, seine Nanokristalle sind in Richtung der a-b-Ebene verbunden, und seine Kristallstruktur weist eine Verzerrung auf. Es sei angemerkt, dass eine Verzerrung einen Abschnitt bezeichnet, in dem sich die Richtung einer Gitteranordnung zwischen einem Bereich mit einer gleichmäßigen Gitteranordnung und einem anderen Bereich mit einer gleichmäßigen Gitteranordnung in einem Bereich verändert, in dem die Nanokristalle verbunden sind.
Die Form des Nanokristalls ist grundlegend sechseckig; jedoch ist die Form nicht immer auf ein regelmäßiges Sechseck beschränkt und ist in einigen Fällen ein unregelmäßiges Sechseck. Eine fünfeckige Gitteranordnung, eine siebeneckige Gitteranordnung und dergleichen sind in einigen Fällen in der Verzerrung enthalten. Es sei angemerkt, dass eine deutliche Kristallkorngrenze (auch als Grain-Boundary bezeichnet) selbst in der Nähe der Verzerrung in dem CAAC-OS nicht beobachtet werden kann. Das heißt, dass das Bilden einer Kristallkorngrenze durch die Verzerrung einer Gitteranordnung ver- bzw. behindert wird. Das liegt wahrscheinlich daran, dass der CAAC-OS eine Verzerrung dank einer niedrigen Dichte der Anordnung von Sauerstoffatomen in Richtung der a-b-Ebene, einer Veränderung des interatomaren Bindungsabstands durch Substitution eines Metallelements und dergleichen tolerieren kann.
Es sei angemerkt, dass eine Kristallstruktur, bei der eine eindeutige Kristallkorngrenze (Korngrenze) beobachtet wird, ein sogenannter Polykristall ist. Es ist sehr wahrscheinlich, dass die Kristallkorngrenze als Rekombinationszentrum dient und Ladungsträger eingefangen werden, was zu einer Verringerung des Durchlassstroms oder der Feldeffektbeweglichkeit eines Transistors führt. Daher ist der CAAC-OS, in dem keine eindeutige Kristallkorngrenze beobachtet wird, ein kristallines Oxid mit einer Kristallstruktur, das für eine Halbleiterschicht eines Transistors geeignet ist. Es sei angemerkt, dass Zn vorzugsweise enthalten ist, um den CAAC-OS zu bilden. Beispielsweise werden ein In-Zn-Oxid und ein In-Ga-Zn-Oxid bevorzugt, da diese Oxide im Vergleich zu einem In-Oxid die Erzeugung einer Kristallkorngrenze unterdrücken können.
Es gibt die Tendenz, dass der CAAC-OS eine mehrschichtige Kristallstruktur (auch als mehrschichtige Struktur bezeichnet) aufweist, bei der eine Schicht, die Indium und Sauerstoff enthält (nachstehend als In-Schicht bezeichnet), und eine Schicht, die das Element M, Zink und Sauerstoff enthält (nachstehend als (M,Zn)-Schicht bezeichnet), übereinander angeordnet sind. Es sei angemerkt, dass Indium und das Element M durcheinander ersetzt werden können und dass dann, wenn das Element M der (M, Zn)-Schicht durch Indium ersetzt wird, die Schicht auch als (In, M, Zn)-Schicht bezeichnet werden kann. Wenn Indium der In-Schicht durch das Element M ersetzt wird, kann die Schicht auch als (In, M)-Schicht bezeichnet werden.
Der CAAC-OS ist ein Oxidhalbleiter mit hoher Kristallinität. Im Gegensatz dazu ist es weniger wahrscheinlich, dass bei dem CAAC-OS eine Verringerung der Elektronenbeweglichkeit aufgrund einer Kristallkorngrenze auftritt, da eine eindeutige Kristallkorngrenze nicht beobachtet werden kann. Ein Eindringen von Verunreinigungen, eine Bildung von Defekten oder dergleichen könnte die Kristallinität eines Oxidhalbleiters verringern. Dies bedeutet, dass der CAAC-OS ein Oxidhalbleiter ist, der geringe Mengen an Verunreinigungen und Defekten (z. B. Sauerstofffehlstellen) aufweist. Daher ist ein Oxidhalbleiter, der den CAAC-OS enthält, physikalisch stabil. Deshalb ist der Oxidhalbleiter, der den CAAC-OS enthält, wärmebeständig und weist eine hohe Zuverlässigkeit auf. Der CAAC-OS ist auch bei einer hohen Temperatur im Herstellungsprozess (sogenannter Wärmeumsatz bzw. thermal budget) stabil. Die Verwendung des CAAC-OS für einen OS-Transistor kann daher den Freiheitsgrad des Herstellungsprozesses erhöhen.
In dem nc-OS weist ein mikroskopischer Bereich (zum Beispiel ein Bereich mit einer Größe von größer als oder gleich 1 nm und kleiner als oder gleich 10 nm, insbesondere ein Bereich mit einer Größe von größer als oder gleich 1 nm und kleiner als oder gleich 3 nm) eine regelmäßige Atomanordnung auf. Es gibt keine Regelmäßigkeit der Kristallausrichtung zwischen unterschiedlichen Nanokristallen in dem nc-OS. Daher wird keine Ausrichtung des gesamten Films beobachtet. Deshalb kann man den nc-OS in einigen Fällen nicht von einem a-ähnlichen OS oder einem amorphen Oxidhalbleiter in Abhängigkeit von einem Analyseverfahren unterscheiden.
Der a-ähnliche OS ist ein Oxidhalbleiter, der eine Struktur aufweist, die zwischen derjenigen des nc-OS und derjenigen des amorphen Oxidhalbleiters liegt. Der a-ähnliche OS enthält einen Hohlraum oder einen Bereich mit einer niedrigen Dichte. Das heißt, dass der a-ähnliche OS im Vergleich zu dem nc-OS und dem CAAC-OS eine niedrigere Kristallinität aufweist.
Ein Oxidhalbleiter kann verschiedene Strukturen aufweisen, die verschiedene unterschiedliche Eigenschaften zeigen. Zwei oder mehr von dem amorphen Oxidhalbleiter, dem polykristallinen Oxidhalbleiter, dem a-ähnlichen OS, dem nc-OS und dem CAAC-OS können in einem Oxidhalbleiter einer Ausführungsform der vorliegenden Erfindung enthalten sein.
<Transistor, der den Oxidhalbleiter enthält>
Als Nächstes wird der Fall beschrieben, in dem der vorstehende Oxidhalbleiter für einen Transistor verwendet wird.
Wenn der vorstehende Oxidhalbleiter für einen Transistor verwendet wird, kann ein Transistor erhalten werden, der eine hohe Feldeffektbeweglichkeit aufweist. Außerdem kann ein Transistor erhalten werden, der eine hohe Zuverlässigkeit aufweist.
Vorzugsweise wird ein Oxidhalbleiter mit einer niedrigen Ladungsträgerkonzentration für den Transistor verwendet. Wenn die Ladungsträgerkonzentration eines Oxidhalbleiterfilms verringert werden soll, wird die Verunreinigungskonzentration in dem Oxidhalbleiterfilm verringert, um die Dichte der Defektzustände zu verringern. In dieser Beschreibung und dergleichen wird der Zustand, in dem die Verunreinigungskonzentration niedrig ist und die Dichte der Defektzustände niedrig ist, gegebenenfalls als „hochrein intrinsisch“ oder „im Wesentlichen hochrein intrinsisch“ bezeichnet und gegebenenfalls als „intrinsisch“ oder „im Wesentlichen intrinsisch“ bezeichnet.
Ein hochreiner intrinsischer oder im Wesentlichen hochreiner intrinsischer Oxidhalbleiterfilm weist in einigen Fällen eine niedrige Dichte der Defektzustände und daher eine niedrige Dichte der Einfangzustände auf.
Eine Ladung, die von den Einfangzuständen in dem Oxidhalbleiter eingefangen wird, benötigt eine lange Zeit, bis sie sich verliert, und sie kann sich wie feste Ladung verhalten. Daher weist ein Transistor, dessen Kanalbildungsbereich in einem Oxidhalbleiter mit hoher Dichte der Einfangzuständen gebildet wird, in einigen Fällen instabile elektrische Eigenschaften auf.
Um stabile elektrische Eigenschaften des Transistors zu erhalten, ist es daher effektiv, die Verunreinigungskonzentration in dem Oxidhalbleiter zu verringern. Um die Verunreinigungskonzentration in dem Oxidhalbleiter zu verringern, wird vorzugsweise auch die Verunreinigungskonzentration in einem Film verringert, der dem Oxidhalbleiter benachbart ist. Beispiele für die Verunreinigungen umfassen Wasserstoff, Stickstoff, ein Alkalimetall, ein Erdalkalimetall, Eisen, Nickel und Silizium.
<Verunreinigung>
Hier wird der Einfluss von Verunreinigungen in dem Oxidhalbleiter beschrieben.
Wenn Silizium oder Kohlenstoff, welche Elemente der Gruppe 14 sind, in dem Oxidhalbleiter enthalten ist, werden Defektzustände in dem Oxidhalbleiter gebildet. Daher werden die Silizium- oder Kohlenstoffkonzentration in dem Oxidhalbleiter und die Silizium- oder Kohlenstoffkonzentration in der Nähe einer Grenzfläche zu dem Oxidhalbleiter (die durch Sekundärionen-Massenspektrometrie (SIMS) erhaltene Konzentration) auf niedriger als oder gleich 2 × 10¹⁸ Atome/cm³, bevorzugt niedriger als oder gleich 2 × 10¹⁷ Atome/cm³ eingestellt.
Wenn der Oxidhalbleiter ein Alkalimetall oder ein Erdalkalimetall enthält, werden in einigen Fällen Defektzustände gebildet und Ladungsträger erzeugt. Daher ist es wahrscheinlich, dass sich ein Transistor, bei dem ein ein Alkalimetall oder ein Erdalkalimetall enthaltender Oxidhalbleiter verwendet wird, selbstleitend verhält. Deshalb wird vorzugsweise die Alkalimetall- oder Erdalkalimetallkonzentration in dem Oxidhalbleiter verringert. Insbesondere wird die durch SIMS erhaltene Alkalimetall- oder Erdalkalimetallkonzentration in dem Oxidhalbleiter auf niedriger als oder gleich 1 × 10¹⁸ Atome/cm³, bevorzugt niedriger als oder gleich 2 × 10¹⁶ Atome/cm³ eingestellt.
Wenn der Oxidhalbleiter Stickstoff enthält, wird der Oxidhalbleiter infolge der Erzeugung von Elektronen, die als Ladungsträger dienen, und eines Anstiegs der Ladungsträgerkonzentration leicht zum n-Typ. Daher ist es wahrscheinlich, dass sich ein Transistor, bei dem ein stickstoffhaltiger Oxidhalbleiter als Halbleiter verwendet wird, selbstleitend verhält. Aus diesem Grund wird Stickstoff in dem Oxidhalbleiter vorzugsweise so weit wie möglich verringert; die durch SIMS gemessene Stickstoffkonzentration im dem Oxidhalbleiter wird beispielsweise auf niedriger als 5 × 10¹⁹ Atome/cm³, bevorzugt niedriger als oder gleich 5 × 10¹⁸ Atome/cm³, bevorzugter niedriger als oder gleich 1 × 10¹⁸ Atome/cm³, noch bevorzugter niedriger als oder gleich 5 × 10¹⁷ Atome/cm³ eingestellt.
Wasserstoff, der in dem Oxidhalbleiter enthalten ist, reagiert mit Sauerstoff, der an ein Metallatom gebunden ist, zu Wasser und erzeugt daher in einigen Fällen eine Sauerstofffehlstelle. Infolge des Eindringens von Wasserstoff in die Sauerstofffehlstelle wird in einigen Fällen ein Elektron, das als Ladungsträger dient, erzeugt. In einigen Fällen führt die Bindung eines Teils von Wasserstoff an Sauerstoff, der an ein Metallatom gebunden ist, ferner zur Erzeugung eines Elektrons, das als Ladungsträger dient. Daher ist es wahrscheinlich, dass sich ein Transistor, bei dem ein wasserstoffhaltiger Oxidhalbleiter verwendet wird, selbstleitend verhält. Demzufolge wird Wasserstoff in dem Oxidhalbleiter vorzugsweise so weit wie möglich verringert. Insbesondere wird die durch SIMS erhaltene Wasserstoffkonzentration in dem Oxidhalbleiter auf niedriger als 1 × 10²⁰ Atome/cm³, bevorzugt niedriger als 1 × 10¹⁹ Atome/cm³, bevorzugter niedriger als 5 × 10¹⁸ Atome/cm³, noch bevorzugter niedriger als 1 × 10¹⁸ Atome/cm³ eingestellt.
Wenn ein Oxidhalbleiter, in dem Verunreinigungen ausreichend verringert sind, für einen Kanalbildungsbereich eines Transistors verwendet wird, kann der Transistor stabile elektrische Eigenschaften aufweisen.
Es sei angemerkt, dass diese Ausführungsform je nach Bedarf mit einer anderen Ausführungsform, die in dieser Beschreibung beschrieben wird, kombiniert werden kann.
[Beispiel 1]
In diesem Beispiel wurden verschiedene Messungen und verschiedene Berechnungen durch die tatsächliche Herstellung einer Schaltung durchgeführt, um festzustellen, ob das Produkt der ersten Daten und der zweiten Daten in der Speicherzelle AM der bei der Ausführungsform 2 beschriebenen arithmetischen Schaltung MAC1 angemessen berechnet wurde.
<Messungen und Berechnungen>
Eine Multiplikationsschaltung AME in 29A ist ein Teil der tatsächlich hergestellten arithmetischen Schaltung und entspricht der Speicherzelle AM der bei der Ausführungsform 2 beschriebenen arithmetischen Schaltung MAC1. Ein Transistor M1 und ein Kondensator CP, die in der Multiplikationsschaltung AME enthalten sind, entsprechen daher dem Transistor M1 bzw. dem Kondensator C1, die in der Speicherzelle AM in 9 enthalten sind. Insbesondere entsprechen ein Transistor M2-1 und ein Transistor M2-2, die in der Multiplikationsschaltung AME enthalten sind, dem Transistor M2, der in der Speicherzelle AM in 9 enthalten ist. Das heißt, dass der Transistor M2-1 und der Transistor M2-2 elektrisch in Reihe geschaltet sind und die Gates davon elektrisch miteinander verbunden sind. In diesem Beispiel werden der Transistor M2-1 und der Transistor M2-2 gemeinsam als Transistor M2 bezeichnet. Ferner entspricht eine Leitung VY in 29A der Leitung BL in 9, eine Leitung BW in 29A entspricht der Leitung WD in 9, eine Leitung VX in 29A entspricht der Leitung CL in 9, und eine Leitung WW in 29A entspricht der Leitung WL in 9.
Außerdem beinhaltet der Transistor M1, der in der Multiplikationsschaltung AME enthalten ist, ein Rückgate, und das Rückgate ist elektrisch mit einer Leitung BG verbunden.
Als Transistor M1 wird ein OS-Transistor verwendet, der ein In-Ga-Zn-Oxid in seinem Kanalbildungsbereich enthält, wobei der Transistor M1 eine Kanallänge (nachstehend als L-Länge bezeichnet) von 0,35 µm aufweist und eine Kanalbreite (nachstehend als W-Länge bezeichnet) von 0,35 µm aufweist. Als Transistor M2 wird ein Si-Transistor verwendet, der einkristallines Silizium in seinem Kanalbildungsbereich enthält, wobei der Transistor M2-1 und der Transistor M2-2 jeweils eine L-Länge von 8 µm aufweisen und eine W-Länge von 0,32 µm aufweisen.
29B ist ein mit einem Lichtmikroskop aufgenommenes Bild einer Oberseite eines Zellenarrays CA3, das die hergestellten Multiplikationsschaltungen AME umfasst. In dem Zellenarray CA3 sind die Multiplikationsschaltungen AME in einer Matrix von 9 × 16 angeordnet. Eine Multiplikationsschaltung AME in dem Zellenarray CA3 ist elektrisch mit jedem von Elektrodenpads EP1 bis EP6 verbunden. Es sei angemerkt, dass das Elektrodenpad EP1 elektrisch mit der Leitung WW verbunden ist, ein Elektrodenpad EP2 elektrisch mit der Leitung BW verbunden ist, ein Elektrodenpad EP3 elektrisch mit der Leitung VX verbunden ist, ein Elektrodenpad EP4 elektrisch mit der Leitung BG verbunden ist, ein Elektrodenpad EP5 elektrisch mit der Leitung VY verbunden ist, und das Elektrodenpad EP6 elektrisch mit der Leitung VR verbunden ist.
Bei der Multiplikationsschaltung AME wurden ein Schreibvorgang von Daten, ein Haltevorgang von Daten und ein Lesevorgang von Daten durchgeführt.
Beim Schreiben von Daten in die Multiplikationsschaltung AME wurden Spannungen von 5 V, 0 V, -6 V, 3 V und 0 V an die Leitung WW, die Leitung VX, die Leitung BG, die Leitung VY bzw. die Leitung VR angelegt. Die Daten, die in den Knoten NM geschrieben werden, weisen ein Potential Vw im Bereich von 0 V bis 2,5 V in Schritten von 0,1 V auf, und das Potential wurde von der Leitung BW zugeführt.
In dem Fall, in dem die in die Multiplikationsschaltung AME geschriebenen Daten gehalten wurden, wurden Spannungen an die Multiplikationsschaltung AME derart angelegt, dass die Spannungen von 0 V, 0 V, 0 V, -6 V, 0 V und 0 V an die Leitung WW, die Leitung BW, die Leitung VX, die Leitung BG, die Leitung VY bzw. die Leitung VR angelegt wurden.
Beim Lesen der geschriebenen Daten von der Multiplikationsschaltung AME wurden Spannungen von 0 V, 0 V, -6 V, 3 V und 0 V an die Leitung WW, die Leitung BW, die Leitung BG, die Leitung VY bzw. die Leitung VR angelegt. Es handelt sich bei dem Potential, das der Leitung VX zugeführt wird, um ein Potential V_X, das im Bereich von 0 V bis 3,0 V in Schritten von 0,1 V liegt.
Die Potentiale, die der Leitung WW, der Leitung BW, der Leitung VX, der Leitung BG, der Leitung VY und der Leitung VR zu dem Zeitpunkt zugeführt wurden, zu dem der Schreibvorgang, das Datenhalten und der Lesevorgang in der Multiplikationsschaltung AME durchgeführt wurden, werden in der folgenden Tabelle aufgeführt.

[Tabelle 2]

	Schreibvorgang	Datenhalten	Lesevorgang
Leitung WW	5V	0 V	0 V
Leitung BW	Vw (0 V bis 2,5 V)	0 V	0 V
Leitung VX	0 V	0 V	V_X (0,0 V bis 3,0 V)
Leitung BG	-6 V	-6V	-6V
Leitung VY	3V	0 V	3V
Leitung VR	0 V	0 V	0 V

Beim Lesen der in die Multiplikationsschaltung AME geschriebenen Daten wird der Strom gemessen, der von der Leitung VY zwischen der Source und dem Drain des Transistors M2 in die Leitung VR fließt.
30A zeigt die Eigenschaften des Potentials V_W, des Potentials Vx und eines Source-Drain-Stroms I_DS(V_W, V_X). Die Ergebnisse in 30A offenbarten, dass I_DS(V_W, Vx) erhöht wird, wenn Vx auf ein beliebiges Potential festgestellt wird und V_W erhöht wird. Es sei angemerkt, dass die Erhöhung von V_W einer Verschiebung des Schwellenwerts von M2 in negativer Richtung entspricht. Die Ergebnisse offenbarten, dass /_DS(V_W, V_X) erhöht wird, wenn V_W auf ein beliebiges Potential festgestellt wird und Vx erhöht wird. In dem Fall, in dem V_W auf 1,5 V eingestellt wurde und Vx auf 1,5 V eingestellt wurde, wurde I_DS(V_W, V_X) ungefähr auf 1,3 µA geschätzt.
In dem Fall, in dem V_W0 auf 1,5 V eingestellt wurde und Vxo auf 1,5 V eingestellt wurde, gilt es I_DS(V_W0, V_X0) = 1,3 µA. Ferner werden I_DS(V_W0+Δ V_W, V_X0) zu dem Zeitpunkt, zu dem ΔV_W als Betrag der Spannungsänderung zu V_W0 hinzugefügt wird, I_DS(V_W0, V_X0+ΔV_X) zu dem Zeitpunkt, zu dem ΔV_X als Betrag der Spannungsänderung zu Vxo hinzugefügt wird, und I_DS(V_W0+ΔV_W, V_X0+ΔV_X) zu dem Zeitpunkt, zu dem ΔV_W als Betrag der Spannungsänderung zu V_W0 hinzugefügt wird und ΔV_X als Betrag der Spannungsänderung zu V_X0 hinzugefügt wird, in Betracht gezogen. ΔI_y wird durch die folgende Formel definiert.
[Formel 44] $\begin{array}{l} Δ I_{y} = I_{DS} (V_{W 0} +Δ V_{W}, V_{X 0} +Δ V_{X}) - I_{DS} (V_{W 0}, V_{X 0} +Δ V_{X}) \\ - I_{DS} (V_{W 0} +Δ V_{W}, V_{X 0}) + I_{DS} (V_{W 0}, V_{X 0}) \end{array}$
Es sei angemerkt, dass, da V_W0+ΔV_W eine Spannung ist, die von der Leitung BW zugeführt wird, die Spannung von ΔV_W im Bereich von -1 V bis 1 V liegt. Da V_X0+ΔV_X eine Spannung ist, die von der Leitung BW zugeführt wird, liegt ferner die Spannung von ΔV_X im Bereich von -1,5 V bis 1,5 V.
Unter Verwendung der Formel (E1), der Formel (E2), der Formel (E7) und der Formel (E8) wird ΔI_y durch die folgende Formel berechnet.
[Formel 45] $Δ I_{y} = 2 k Δ V_{W} Δ V_{X}$
Wenn k durch die Größe von 1/2 dargestellt wird (auf einen geeigneten Wert normiert wird), kann die Beziehung von ΔI_y, ΔV_W und ΔV_X in 30B gezeigt werden.
Das heißt, dass ein Differenzstrom ΔI_y abhängig von dem Produkt von ΔV_W und ΔV_X bestimmt wird. Demzufolge werden unter Verwendung der Multiplikationsschaltung AME I_DS(V_W0, V_X0), I_DS(V_W0+ΔV_W, V_X0), I_DS(V_W0, V_X0+ΔV_X) und I_DS(V_W0+ΔV_W, V_X0+ΔV_X) gemessen, die jeweils als Strom dienen, der zwischen der Source und dem Drain des Transistors M2 fließt, und der Differenzstrom ΔI_y wird aus diesen Strömen berechnet; daher kann das Produkt von ΔV_W und ΔV_X erhalten werden.
31 ist ein Diagramm, das die Temperaturabhängigkeit eines gelesenen Stroms zeigt, der erhalten wird, indem unter jeder der Temperaturbedingungen von 85 °C, 27 °C und -40 °C Potentiale von 0,5 V (ΔV_W = -1,0 V) und 2,5 V (ΔV_W = 1,0 V) in den Knoten NM der Multiplikationsschaltung AME geschrieben werden und dann der Lesevorgang durchgeführt wird. Die Ergebnisse in 31 zeigen, dass, im Vergleich zu der Neigung bei 27 °C, die Neigung bei 85 °C um 40 % erhöht wird und bei -40 °C um 30 % verringert wird. Es sei angemerkt, dass die Ergebnisse bei 85 °C und -40 °C jeweils die Temperaturabhängigkeit der Sättigungsbeweglichkeit zeigen. Obwohl sich die Neigung abhängig von der Temperatur unterscheidet, ist die Korrelation zwischen ΔI_y und ΔV_X für jedes ΔV_W 0,989 oder mehr; daher geht man davon aus, dass die Korrektur der Neigung leicht durchgeführt werden kann, indem die Korrelation entsprechend der Temperatur angemessen normiert wird.
32A und 32B sind Diagramme, die jeweils eine Änderung über die Zeit der Menge an Strom, der zwischen der Source und dem Drain des Transistors F2 fließt, nach der Datenhaltung an dem Knoten NM zeigen. Für die Messbedingung in 32A wurde ΔV_X auf 1,0 V eingestellt (das Potential der Leitung VX wurde auf 2,5 V eingestellt). Für die Messbedingung in 32B wurde ΔV_X auf -1,0 V eingestellt (das Potential der Leitung VX wurde auf 0,5 V eingestellt). In jeder von 32A und 32B wurde ein Strom I_y, der zwischen der Source und dem Drain des Transistors M2 fließt, unter vier Bedingungen gemessen, d. h., dass das Potential, das an dem Knoten NM gehalten wurde, auf vier Bedingungen von 0,5 V (ΔV_W = -1,0 V), 1,0 V (ΔV_W = -0,5 V), 1,5 V (ΔV_W = 0 V), 2,0 V (ΔV_W = 0,5 V) und 2,5 V (ΔV_W = 1,0 V) eingestellt wurde.
Wie in 32A und 32B gezeigt, offenbarten die Ergebnisse, dass der Strom I_y, der zwischen der Source und dem Drain des Transistors M2 fließt, unter jeder Bedingung in einem Zeitraum von 1,0 × 10² Sekunden bis 1,0 × 10⁵ Sekunden nicht geändert wurde. Unter jeder Bedingung in 32A war die Änderungsrate des Differenzstroms ΔI_y bis zu 1,0 × 10⁵ Sekunden kleiner als 4,8 %. Unter jeder Bedingung in 32B war die Änderungsrate des Differenzstroms ΔI_y bis zu 1,08 × 10⁵ Sekunden kleiner als 4 %.
33A ist ein Diagramm, das Multiplikationseigenschaften in der Multiplikationsschaltung AME zeigt, die erhalten wurden, indem Potentiale von vier Bedingungen, nämlich 0,5 V (ΔV_W = -1,0 V), 1,0 V (ΔV_W = -0,5 V), 2,0 V (ΔV_W = 0,5 V) und 2,5 V (ΔV_W = 1,0V), in den Knoten NM der Multiplikationsschaltung AME geschrieben wurden und dann der Differenzstrom ΔI_y gelesen wurde. Zum Vergleich werden gerade Linien von linearen Funktionen ΔI_y = 1,0 × V_X, ΔI_y = 0,5 × V_X, ΔI_y = -0,5 × V_X und ΔI_y = -1,0 × V_X in 33A gezeigt. Aus 33A wurde festgestellt, dass die Ergebnisse der Multiplikationseigenschaften in der Multiplikationsschaltung AME im Wesentlichen den linearen Funktionen von ΔI_y = 1,0 × V_X, ΔI_y = 0,5 × V_X, ΔI_y = -0,5 × V_X und ΔI_y = -1,0 × V_X entsprechen.
33B ist ein Diagramm, das den Grad der Schwankungen beim Schreiben von Daten zeigt, der erhalten wurde, indem Potentiale von vier Bedingungen, nämlich 0,5 V (ΔV_W = -1,0 V), 1,0 V (ΔV_W = -0,5 V), 2,0 V (ΔV_W = 0,5 V) und 2,5 V (ΔV_W = 1,0 V), in den Knoten NM der Multiplikationsschaltung AME geschrieben wurden und dann der Lesevorgang durchgeführt wurde. Für die Messbedingung in 33B wurde ΔV_X auf 1,0 V eingestellt (das Potential der Leitung VX wurde auf 2,5 V eingestellt). Die Berechnung des Differenzstroms ΔI_y wurde auf derartige Weise 50-mal wiederholt, dass nach dem Schreibvorgang der Lesevorgang durchgeführt wurde. Der Durchschnitt der 50 Berechnungen wurde durch den Differenzstrom ΔI_y bei ΔV_W dargestellt. Dieser Vorgang wurde als 1 Satz betrachtet, und die Messung des Differenzstroms ΔI_y bei Δ/_W wurde für 50 Sätze durchgeführt.
In 33B stellt die horizontale Achse den Differenzstrom ΔI_y dar und stellt die vertikale Achse die kumulierte Häufigkeit dar. Aus 33B ist ersichtlich, dass die Schwankungen beim Schreiben von Daten ungefähr im Bereich von -0,4 % bis 0,4 % liegen.
34 zeigt den Grad der Schwankungen unter den Elementen bei ΔI_y, der erhalten wurde, indem 0,5 V (ΔV_W = -1,0 V), 1,0 V (ΔV_W = -0,5 V), 2,0 V (ΔV_W = 0,5 V) und 2,5 V (ΔV_W = 1,0 V) in die Knoten NM von 12 Multiplikationsschaltungen AME geschrieben wurden und ΔI_y aus den jeweiligen Multiplikationsschaltungen AME gelesen wurde. 34 zeigt die Abhängigkeit von ΔV_X bei jedem ΔV_W. Aus 34 ist ersichtlich, dass Schwankungen unter den Elementen bei ΔI_y für jedes von ΔV_W und ΔV_X kleiner als 5 % sind, mit Ausnahme eines Bereichs in der Nähe von ΔV_X = 0 (eines Bereichs von mehr als -0,02 und weniger als 0,02). Es sei angemerkt, dass die Schwankungen unter den Elementen bei ΔI_y wenig von ΔV_X abhängen. Ferner gibt es die Tendenz, dass die Schwankungen von dem Absolutwert von ΔV_W nicht abhängen. Man geht davon aus, dass Schwankungen einer Sättigungsbeweglichkeit der Si-Transistoren sowie Abweichungen des Drain-Stroms in einem Sättigungsbereich der Si-Transistoren von der Gradientennäherung (der quadratischen Näherung) in hohem Maße zur Ursache der Schwankungen unter den Elementen bei ΔI_y beitragen. Die Schwankungen σ_meas unter den Elementen in 34 waren wie folgt: σ_meas = 0,023 bei (ΔV_W, ΔV_X) = (+1, +1); σ_meas = 0,025 bei (ΔV_W, ΔV_X) = (+1, -1); σ_meas = 0,034 bei (ΔV_W, ΔV_X) = (-1, +1); und σ_meas = 0,032 bei (ΔV_W, ΔV_X) = (-1, -1).
35A bis 35D zeigen die Ergebnisse der Monte-Carlo-Analyse, die durchgeführt wurde, um die Gültigkeit der Ursache der Schwankungen unter den Elementen bei ΔI_y festzustellen. 35A bis 35D zeigen Schwankungen unter den Elementen, welche erhalten wurden, indem lokale Schwankungen eingestellt wurden und eine Simulation für jeden Fall von (ΔV_W, ΔV_X) = (+1, +1), (+1, -1), (-1, +1) und (-1, -1) in der Schaltungskonfiguration in 29A durchgeführt wurde. Die Schwankungen σ_sim unter den Elementen in 35A bis 35D waren wie folgt: σ_sim = 0,051 bei (ΔV_W, ΔV_X) = (+1, +1); σ_sim = 0,038 bei (ΔV_W, ΔV_X) = (+1, -1); σ_sim = 0,025 bei (ΔV_W, ΔV_X) = (-1, +1); und σ_sim = 0,017 bei (ΔV_W, ΔV_X) = (-1, -1). Aus 34 ist ersichtlich, dass die durch Messung erhaltenen Schwankungen σ_meas unter den Elementen mehr als oder gleich 0,023 und weniger als oder gleich 0,034 waren; daher konnte festgestellt werden, dass diese Schwankungen im Wesentlichen gleich den durch die Monte-Carlo-Analyse erhaltenen Schwankungen σ_sim unter den Elementen waren, welche mehr als oder gleich 0,017 und weniger als oder gleich 0,051 waren.
Als Nächstes wurde die Inferenzgenauigkeit eines Modells eines vollständig verbundenen künstlichen neuronalen Netzes mit drei Schichten in dem Fall berechnet, in dem eine arithmetische Schaltung, die das Zellenarray CA3 in 29B beinhaltet, verwendet wurde. Das Modell des neuronalen Netzes wird in 36 dargestellt. Das neuronale Netz umfasst eine Eingabeschicht, eine Mittelschicht und eine Ausgabeschicht. Die Eingabeschicht umfasst 784 Neuronen, die Mittelschicht umfasst 100 Neuronen, und die Ausgabeschicht umfasst 10 Neuronen.
Das neuronale Netz wurde unter Verwendung einer Programmiersprache „Python“ auf einem Computer implementiert, und das implementierte neuronale Netz führte das Lernen unter Verwendung von „MNIST“ durch, welches ein Datensatz von handgeschriebenen Ziffern ist, wodurch ein Gewichtskoeffizient berechnet wurde. Als Nächstes wurde die arithmetische Schaltung, die das Zellenarray CA3 in 29B beinhaltet, für die Multiplikation in dem Modell in 36 verwendet. Der Gewichtskoeffizient wurde in jeder Multiplikationsschaltung AME in dem Zellenarray CA3 gehalten, um die Inferenz durchzuführen. Es sei angemerkt, dass eine Sigmoidfunktion als Aktivierungsfunktion in der Mittelschicht verwendet wurde und eine Softmax-Funktion als Aktivierungsfunktion in der Ausgabeschicht verwendet wurde. Als Ergebnis war die Inferenzgenauigkeit in der arithmetischen Schaltung, die das Zellenarray CA3 in 29B beinhaltet, 97,77 %. In dem Modell in 36 war die Inferenzgenauigkeit in dem Fall 97,89 %, in dem die Produkt-Summen-Operation als ideale Multiplikation (Berechnung auf einem Computer unter Verwendung einer Programmiersprache „Python“) durchgeführt wurde. In dem Modell in 36 offenbarten daher die Ergebnisse, dass die Inferenzgenauigkeit in dem Fall, in dem die arithmetische Schaltung dieses Beispiels verwendet wurde, fast gleich der Inferenzgenauigkeit in dem Fall war, in dem die Produkt-Summen-Operation als ideale Multiplikation durchgeführt wurde.
[Beispiel 2]
In diesem Beispiel wurden verschiedene Berechnungen unter Verwendung eines Schaltungssimulators durchgeführt, um festzustellen, ob die Summe der Produkte der ersten Daten und der zweiten Daten in der bei der Ausführungsform 2 beschriebenen arithmetischen Schaltung MAC1A angemessen berechnet wurde.
Zuerst wird eine Schaltungskonfiguration für verschiedene Berechnungen beschrieben. 37 zeigt ein Beispiel für eine Schaltungskonfiguration, die durch Änderung der Schaltungskonfiguration der arithmetischen Schaltung MAC1A in 13 erhalten wird. Deshalb wird für Komponenten der arithmetischen Schaltung MAC1A in 37, welche denjenigen der arithmetischen Schaltung MAC1A in 13 gleich sind, die Beschreibung weggelassen.
Die arithmetische Schaltung MAC1A in 37 weist eine Struktur auf, bei der eine Vielzahl von Spalten von Speicherzellen AM des Speicherzellenarrays CA in 13 angeordnet ist und die Schaltung CMS in 13 und die Schaltung OFAC in 13 gewechselt werden. Die Speicherzellen AM des Speicherzellenarrays CA in 37 können in einer Vielzahl von Zeilen angeordnet sein.
Die Speicherzellen AM des Speicherzellenarrays CA in 37 sind in einer Vielzahl von Spalten angeordnet; daher weist die Schaltung CMS in 37 eine Struktur auf, die entsprechend den Speicherzellen AM, die in einer Vielzahl von Spalten angeordnet sind, von der Struktur der Schaltung CMS in 13 geändert wird. Beispielsweise beinhaltet die Stromspiegelschaltung CM, die in der Schaltung CMS in 37 enthalten ist, einen Transistor Tr32[1] und einen Transistor Tr32[2], die jeweils dem Transistor Tr32 in 13 entsprechen, eine Stromquellenschaltung CS1[1] und eine Stromquellenschaltung CS1[2], die jeweils der Stromquellenschaltung CS1 in 13 entsprechen, eine Stromquellenschaltung CS2[1] und eine Stromquellenschaltung CS2[2], die jeweils der Stromquellenschaltung CS2 in 13 entsprechen, sowie einen Schalter SW3[1] und einen Schalter SW3[2], die jeweils dem Schalter SW3 in 13 entsprechen.
Es sei angemerkt, dass der Transistor Tr32[1], die Stromquellenschaltung CS1[1] und die Stromquellenschaltung CS2[1] in 30 eine Schaltung bilden, die eine Produkt-Summen-Operation der ersten Daten, die in einer Speicherzelle AM[1,1] und einer Speicherzelle AM[2,1] gehalten sind, die in der ersten Spalte des Speicherzellenarrays CA angeordnet sind, und der zweiten Daten, die in die Speicherzelle AM[1,1] und die Speicherzelle AM[2,1] eingegeben werden, durchführt. Der Transistor Tr32[2], die Stromquellenschaltung CS1[2] und die Stromquellenschaltung CS2[2] in 30 bilden eine Schaltung, die eine Produkt-Summen-Operation der ersten Daten, die in einer Speicherzelle AM[1,2] und einer Speicherzelle AM[2,2] gehalten sind, die in der ersten Spalte des Speicherzellenarrays CA angeordnet sind, und der zweiten Daten, die in die Speicherzelle AM[1,2] und die Speicherzelle AM[2,2] eingegeben werden, durchführt.
Die Schaltung OFAC beinhaltet einen Schalter SW4[1] und einen Schalter SW4[2], die dem Schalter SW4 in 13 entsprechen, einen Widerstand RE[1] und einen Widerstand RE[2], die dem Widerstand RE in 13 entsprechen, einen Operationsverstärker OP[1] und einen Operationsverstärker OP[2].
Ein erster Anschluss des Schalters SW4[1] ist elektrisch mit einem ersten Anschluss des Schalters SW3[1] verbunden, und ein zweiter Anschluss des Schalters SW4[1] ist elektrisch mit einem ersten Anschluss des Widerstands RE[1] und einem invertierenden Eingangsanschluss des Operationsverstärkers OP[1] verbunden. Ein nicht-invertierter Eingangsanschluss des Operationsverstärkers OP[1] ist elektrisch mit einer Leitung VdL verbunden, und ein Ausgangsanschluss des Operationsverstärkers OP[1] ist elektrisch mit einem zweiten Anschluss des Widerstands RE[1] und einer Leitung NIL[1] verbunden. Mit anderen Worten: Eine Strom-Spannungs-Umwandlungsschaltung wird von dem Widerstand RE[1] und dem Operationsverstärker OP[1] gebildet.
Der Schalter SW4[2], der Widerstand RE[2] und der Operationsverstärker OP[2] weisen eine elektrische Verbindung auf, die derjenigen des Schalters SW4[1], des Widerstands RE[1] und des Operationsverstärkers OP[1] ähnlich ist. Daher wird eine Strom-Spannungs-Umwandlungsschaltung ebenfalls von dem Widerstand RE[2] und dem Operationsverstärker OP[2] gebildet.
Die Leitung VdL dient als Leitung, die eine konstante Spannung zuführt. Insbesondere wird die konstante Spannung als Referenzpotential der vorstehenden Strom-Spannungs-Umwandlungsschaltung eingegeben.
Die Strom-Spannungs-Umwandlungsschaltung, die von dem Widerstand RE[1] und dem Operationsverstärker OP[1] gebildet wird, weist eine Funktion auf, einen Strom I₅, der durch die Speicherzellen AM in der ersten Spalte des Speicherzellenarrays CA, die Stromquellenschaltung CS1[1], die Stromquellenschaltung CS2[1] und den Transistor Tr32[1] erzeugt wird, in eine Spannung umzuwandeln. Die Strom-Spannungs-Umwandlungsschaltung, die von dem Widerstand RE[2] und dem Operationsverstärker OP[2] gebildet wird, weist eine Funktion auf, den Strom I₅, der durch die Speicherzellen AM in der zweiten Spalte des Speicherzellenarrays CA, die Stromquellenschaltung CS1[2], die Stromquellenschaltung CS2[2] und den Transistor Tr32[2] erzeugt wird, in eine Spannung umzuwandeln.
Unter Verwendung eines Schaltungssimulators wurde hier eine Produkt-Summen-Operation der ersten Daten und der zweiten Daten in der arithmetischen Schaltung MAC1A in der Annahme durchgeführt, dass das Speicherzellenarray CA in 37 eine Struktur aufweist, bei der die Speicherzellen AM in einer Matrix von n Zeilen und einer Spalte angeordnet sind.
Es sei angemerkt, dass die Schaltungskonfiguration der Speicherzellen AM und der Speicherzellen AMref derjenigen der Speicherzellen AM und der Speicherzellen AMref in 13 gleich ist. Es wurde angenommen, dass die Transistoren Tr12 und die Transistoren Tr31 bis Tr34 Si-Transistoren waren, wobei die L-Länge auf 8 µm eingestellt wurde und die W-Länge auf 0,32 µm eingestellt wurde. Ferner wurde angenommen, dass die Transistoren Tr11 OS-Transistoren waren, wobei die L-Länge auf 0,35 µm eingestellt wurde und die W-Länge auf 0,35 µm eingestellt wurde.
Die Speicherzellen AM, die in dem Speicherzellenarray CA der arithmetischen Schaltung MAC1A, die in den Schaltungssimulator eingegeben wurde, enthalten waren, wurden als Speicherzellen AM[1,1] bis AM[25,1] bezeichnet, und die Leitungen CL, in die die zweiten Daten eingegeben wurden, wurden als Leitungen CL[1] bis CL[25] bezeichnet (d. h. n = 25). In jeder der Speicherzellen AM[1,1] bis AM[25,1] wurde ein Potential, das „-1“ entspricht, oder ein Potential, das „+1“ entspricht, als erste Daten (Gewichtskoeffizient) gehalten, und ein Potential, das „-1“, „0“ oder „+1“ entspricht, wurde als zweite Daten (Wert eines Signals eines Neurons) in die Leitungen CL[1] bis CL[25] eingegeben.
38A ist ein Diagramm, das berechnete Werte einer Produkt-Summen-Operation unter einer Vielzahl von Bedingungen zeigt, wobei die Werte durch die arithmetische Schaltung MAC1A, die in den Schaltungssimulator eingegeben wurde, berechnet wurden. Bei dieser Berechnung wird in einem Zeitraum von 25 µs bis 44 µs „+1“ als zweite Daten (Wert des Signals des Neurons) in die Leitungen CL[1] bis CL[25] eingegeben. In einem Zeitraum von 44 µs bis 62 µs wird „0“ als zweite Daten (Wert des Signals des Neurons) in die Leitungen CL[1] bis CL[25] eingegeben. In einem Zeitraum von 62 µs bis 80 µs wird „-1“ als zweite Daten (Wert des Signals des Neurons) in die Leitungen CL[1] bis CL[25] eingegeben. Eine durchgezogene Linie in dem Diagramm in 38A zeigt die Berechnungsergebnisse unter der Bedingung, unter der „+1“ in jeder der Speicherzellen AM[1,1] bis AM[25,1] als erste Daten (Gewichtskoeffizient) gehalten wird. Eine gestrichelte Linie in dem Diagramm in 38A zeigt die Berechnungsergebnisse unter der Bedingung, unter der „-1“ in jeder der Speicherzellen AM[1,1] bis AM[25,1] als erste Daten (Gewichtskoeffizient) gehalten wird.
Wie durch die durchgezogene Linie in dem Diagramm in 38A dargestellt, wies die Summe der Produkte von 25 Sätzen von ersten Daten (Gewichtskoeffizient) „+1“ und 25 Sätzen von zweiten Daten (Wert des Signals des Neurons) „+1“ einen Wert von annähernd 25 auf. In ähnlicher Weise wies die Summe der Produkte von 25 Sätzen von ersten Daten (Gewichtskoeffizient) „+1“ und 25 Sätzen von zweiten Daten (Wert des Signals des Neurons) „0“ einen Wert von fast 0 auf, und die Summe der Produkte von 25 Sätzen von ersten Daten (Gewichtskoeffizient) „+1“ und 25 Sätzen von zweiten Daten (Wert des Signals des Neurons) „-1“ wies einen Wert von fast -25 auf.
Wie durch die gestrichelte Linie in dem Diagramm in 38A dargestellt, wies die Summe der Produkte von 25 Sätzen von ersten Daten (Gewichtskoeffizient) „-1“ und 25 Sätzen von zweiten Daten (Wert des Signals des Neurons) „+1“ einen Wert von annähernd -25 auf. In ähnlicher Weise wies die Summe der Produkte von 25 Sätzen von ersten Daten (Gewichtskoeffizient) „-1“ und 25 Sätzen von zweiten Daten (Wert des Signals des Neurons) „0“ einen Wert von fast 0 auf, und die Summe der Produkte von 25 Sätzen von ersten Daten (Gewichtskoeffizient) „-1“ und 25 Sätzen von zweiten Daten (Wert des Signals des Neurons) „-1“ wies einen Wert von fast -25 auf.
Die vorstehend beschriebenen Ergebnisse zeigen, dass die Produkt-Summen-Operation durch die arithmetische Schaltung MAC1A im Wesentlichen genau durchgeführt wird.
38B ist ein Diagramm, das berechnete Werte einer Produkt-Summen-Operation für die Fälle zeigt, in denen die Anzahl von Zeilen n in dem Speicherzellenarray CA der arithmetischen Schaltung MAC1A auf 1, 2, 4, 9, 16 und 25 eingestellt wird. Eine Bedingung CND1 zeigt die Ergebnisse der berechneten Werte in dem Fall, in dem alle Sätze von ersten Daten (Gewichtskoeffizient) „+1“ sind und alle Sätze von zweiten Daten (Wert des Signals des Neurons) „+1“ sind. Eine Bedingung CND2 zeigt die Ergebnisse der berechneten Werte in dem Fall, in dem alle Sätze von ersten Daten (Gewichtskoeffizient) „0“ sind und alle Sätze von zweiten Daten (Wert des Signals des Neurons) „0“ sind. Eine Bedingung CND3 zeigt die Ergebnisse der berechneten Werte in dem Fall, in dem alle Sätze von ersten Daten (Gewichtskoeffizient) „-1“ sind und alle Sätze von zweiten Daten (Wert des Signals des Neurons) „+1“ sind.
Die vorstehend beschriebenen Ergebnisse zeigen, dass die Produkt-Summen-Operation durch die arithmetische Schaltung MAC1A proportional zu der Anzahl von Zeilen durchgeführt wird.
39A und 39B sind Histogramme, die jeweils den Grad der Schwankungen des Werts des Produkts in dem Fall zeigen, in dem dem Transistor Tr12 und den Transistoren Tr31 bis Tr34, die in der arithmetischen Schaltung MAC1A enthalten sind, Schwankungen der Eigenschaften aufgrund des Herstellungsprozesses zugeführt werden. Insbesondere ist die Speicherzelle AM des Speicherzellenarrays CA der arithmetischen Schaltung MAC1A in einer Matrix von einer Zeile und einer Spalte angeordnet (d. h. n = 1), und dem Transistor Tr12 und den Transistoren Tr31 bis Tr34, die in der Speicherzelle AM enthalten sind, werden Schwankungen der Eigenschaften zugeführt. Dann wird das Produkt der ersten Daten (Gewichtskoeffizient) und der zweiten Daten (Wert des Signals des Neurons) für die Schwankungen der Eigenschaften berechnet. Folglich werden die Schwankungen des Werts des Produkts in 39A und 39B zusammengefasst.
39A ist ein Histogramm, das den Grad der Schwankungen des Produkts der ersten Daten (Gewichtskoeffizient) „-1“ und der zweiten Daten (Wert des Signals des Neurons) „+1“ sowie den Grad der Schwankungen des Produkts der ersten Daten (Gewichtskoeffizient) „+1“ und der zweiten Daten (Wert des Signals des Neurons) „-1“ zeigt. 39B ist ein Histogramm, das den Grad der Schwankungen des Produkts der ersten Daten (Gewichtskoeffizient) „+1“ und der zweiten Daten (Wert des Signals des Neurons) „+1“ sowie den Grad der Schwankungen des Produkts der ersten Daten (Gewichtskoeffizient) „-1“ und der zweiten Daten (Wert des Signals des Neurons) „-1“ zeigt.
In dem Fall, in dem die Standardabweichung durch σ dargestellt wurde, war 3σ in jedem der Histogramme in 39A und 39B kleiner als 0,1. Das heißt: Selbst wenn Schwankungen der Eigenschaften aufgrund des Herstellungsprozesses in dem Transistor Tr11 verursacht werden, liegen Schwankungen, die bei den Ergebnissen der Multiplikation von ±1 × ±1 gezeigt werden, durch Verwendung der arithmetischen Schaltung MAC1A ausreichend in einem zulässigen Bereich.
Als Nächstes wird ein Vergleichsergebnis der Inferenzgenauigkeit zwischen dem Fall, in dem alle Operationen eines neuronalen Netzes unter Verwendung einer Programmiersprache (Python) durch einen Computer durchgeführt werden, und dem Fall beschrieben, in dem die arithmetische Schaltung MAC1A in 37 durch einen Schaltungssimulator gebildet wird, die arithmetische Schaltung MAC1A in einer Simulation arbeitet und eine Operation eines neuronalen Netzes durchgeführt wird.
Als neuronales Netz, das in dieser Operation verwendet wurde, wurde das Modell des hierarchischen neuronalen Netzes in 36 verwendet. In dem Modell umfasst die Eingabeschicht 784 Neuronen, die Mittelschicht umfasst 100 Neuronen und die Ausgabeschicht umfasst 10 Neuronen. Ferner wurde eine Sigmoidfunktion als Aktivierungsfunktion verwendet, die auf die Ergebnisse der Produkt-Summen-Operation des Gewichtskoeffizienten zwischen der Eingabeschicht und der Mittelschicht und des Ausgangssignals eines Neurons angewendet wurde. Eine Softmax-Funktion wurde als Aktivierungsfunktion verwendet, die auf die Ergebnisse der Produkt-Summen-Operation der Mittelschicht, der Ausgabeschicht und des Ausgangssignals eines Neurons angewendet wurde.
Ferner wurden 60,000 Sätze unter den MNIST-Datensätzen für das Lernen des neuronalen Netzes verwendet. Als Test wurden 10,000 Sätze für die Inferenz des neuronalen Netzes verwendet.
Es sei angemerkt, dass der Gewichtskoeffizient erhalten wurde, indem im Voraus das neuronale Netz unter Verwendung einer Programmiersprache (Python) auf einem Computer implementiert wurde und das Lernen unter Verwendung von 60,000 MNIST-Datensätzen durchgeführt wurde.
In dem Fall, in dem alle Operationen des vorstehenden neuronalen Netzes unter Verwendung der Programmiersprache durch einen Computer durchgeführt wurden, war die Inferenzgenauigkeit 96,52 %. In dem Fall, in dem ferner die arithmetische Schaltung MAC1A in einer Simulation arbeitete und eine Operation des vorstehenden neuronalen Netzes durchgeführt wurde, war die Inferenzgenauigkeit 96,25 %. Diese Ergebnisse waren im Wesentlichen gleich der Inferenzgenauigkeit in der Operation des neuronalen Netzes unter Verwendung der Programmiersprache.
40A zeigt die Ausgabeergebnisse des neuronalen Netzes. Das linke Diagramm in 40A zeigt die Ergebnisse der Operationen des neuronalen Netzes, das durch den Schaltungssimulator gebildet wird. Das rechte Diagramm in 40A zeigt die Ergebnisse der Operationen des neuronalen Netzes, das unter Verwendung der Programmiersprache (Python) gebildet wird. 40A zeigt Ausgaben OUT[0] bis OUT[9] von Neuronen der Ausgabeschicht zu dem Zeitpunkt, zu dem beispielsweise 100 handgeschriebene Ziffern (10 Stücke von jeder der handgeschriebenen Ziffern von „0“ bis „9“), die aus 10,000 Sätzen von Test-Daten ausgewählt werden, als Eingabebilder jedes neuronalen Netzes zugeführt werden. Die horizontale Achse jedes Diagramms stellt die Eingabe der handgeschriebenen Ziffern von „0“ bis „9“ dar. Die vertikale Achse jedes Diagramms stellt den Wert dar, der von den Neuronen der Ausgabeschicht ausgegeben wird (es sei angemerkt, dass der Bereich der vertikalen Achse jedes Diagramms zwischen -20 bis 20 liegt).
40A zeigt, dass die Identifizierung der handgeschriebenen Ziffern von „0“ bis „9“, bei der das neuronale Netz, das durch den Schaltungssimulator gebildet wird, verwendet wird, mit hoher Genauigkeit durchgeführt wird. Ferner wurde festgestellt, dass die Ergebnisse der Operationen durch das neuronale Netz, das durch den Schaltungssimulator gebildet wurde, denjenigen der Operationen durch das neuronale Netz, das unter Verwendung der Programmiersprache (Python) gebildet wurde, fast gleich waren.
40B zeigt die Korrelation zwischen den Werten der Ausgaben OUT[0] bis OUT[9] von den Neuronen der Ausgabeschicht zu dem Zeitpunkt, zu dem 10,000 Sätze von Test-Daten (1000 Stücke von jeder der handgeschriebenen Ziffern von „0“ bis „9“) in jedes des neuronalen Netzes, das durch den Schaltungssimulator gebildet wurde, und des neuronalen Netzes, das unter Verwendung der Programmiersprache (Python) gebildet wurde, eingegeben wurden. In jedem der Diagramme in 40B stellt die horizontale Achse den Wert dar, der von den Neuronen der Ausgabeschicht des neuronalen Netzes, das unter Verwendung der Programmiersprache (Python) gebildet wurde, ausgegeben wurde. Die vertikale Achse stellt den Wert dar, der von den Neuronen der Ausgabeschicht des neuronalen Netzes, das durch den Schaltungssimulator gebildet wurde, ausgegeben wurde.
Die Korrelationskoeffizienten jedes der Diagramme in 40B werden in der folgenden Tabelle aufgeführt. Die Tabelle zeigt, dass die Korrelationskoeffizienten für OUT[0] bis OUT[9] jeweils 0,99 oder mehr sind.
[Tabelle 3]

OUT[0] OUT[1] OUT[2] OUT[3] OUT[4] OUT[5] OUT[6] OUT[7] OUT[8] OUT[9]

0,997 0,996 0,995 0,993 0,996 0,990 0,996 0,995 0,992 0,996
41 zeigt ein Beispiel für Ausgangswellenformen der Ausgaben OUT[0] bis OUT[9] von den Neuronen der Ausgabeschicht des vorstehenden neuronalen Netzes, das durch den Schaltungssimulator gebildet wird. Die Verzögerungszeit des Ausgangssignals in Bezug auf das Eingangssignal war ungefähr 40 ns; daher kann erwartet werden, dass die Betriebsfrequenz ungefähr 25 MHz ist. Außerdem ist der Stromverbrauch 15,6 mW. Folglich wird die Effizienz der Operation auf 3,2 TOPS/W geschätzt.
Bezugszeichenliste

SIH:: System,
ED:: elektronisches Gerät,
WSV:: elektronisches Gerät,
INTFC:: Eingabe-/Ausgabeschnittstelle,
CTL:: Steuerabschnitt,
PTN:: Umwandlungsabschnitt,
WPTN:: Umwandlungsabschnitt,
DTB1:: Datenbank,
DTB2:: Datenbank,
WDTB1:: Datenbank,
WDTB2:: Datenbank,
MP:: Speicherabschnitt,
INF:: externe Schnittstelle,
STI01:: Schritt,
STI02:: Schritt,
ST103:: Schritt,
STI04:: Schritt,
STI05:: Schritt,
STI06:: Schritt,
STI07:: Schritt,
STI08:: Schritt,
PH1:: Phase,
PH2:: Phase,
PH3:: Phase,
PH4:: Phase,
PH5:: Phase,
PH6:: Phase,
PIC:: Bild,
DOC:: Dokumentdatei,
NTL:: Netzliste,
CSW:: Bezeichnung,
SPC:: Raum,
CNP:: Bezeichnung,
PKEDN:: Netzliste,
PKPN:: Netzliste,
HSCN:: Netzliste,
HSPN:: Netzliste,
PKEDD:: Information,
PKPD:: Information,
HSCD:: Information,
HSPD:: Information,
SRC1:: erste Suche,
SRC2:: zweite Suche,
SRC3:: dritte Suche,
MAC1:: arithmetische Schaltung,
MAC1A:: arithmetische Schaltung,
MAC2:: arithmetische Schaltung,
CS:: Stromquellenschaltung,
CS1:: Stromquellenschaltung,
CS2:: Stromquellenschaltung,
CM:: Stromspiegelschaltung,
CMS:: Schaltung,
CA:: Speicherzellenarray,
AM[1]:: Speicherzelle,
AM[2]:: Speicherzelle,
AMref[1]:: Speicherzelle,
AMref[2]:: Speicherzelle,
AMB:: Speicherzelle,
WDD:: Schaltung,
CLD:: Schaltung,
WLD:: Schaltung,
OFST:: Schaltung,
ACTV:: Aktivierungsfunktionsschaltung,
OFAC:: Schaltung,
WCS:: Schaltung,
SWS1:: Schaltung,
SWS2:: Schaltung,
WSD:: Schaltung,
XCS:: Schaltung,
ITRZ[1]:: Umwandlungsschaltung,
ITRZ[m]:: Umwandlungsschaltung,
BL:: Leitung,
BLref:: Leitung,
WD:: Leitung,
WDref:: Leitung,
IL:: Leitung,
ILref:: Leitung,
WL[1]:: Leitung,
WL[2]:: Leitung,
WLB:: Leitung,
CL[1]:: Leitung,
CL[2]:: Leitung,
CLB:: Leitung,
OL:: Leitung,
NIL:: Leitung,
VR:: Leitung,
VaL:: Leitung,
VbL:: Leitung,
VcL:: Leitung,
VrefL:: Leitung,
VDDL:: Leitung,
VSSL:: Leitung,
RST:: Leitung,
WCL[1]:: Leitung,
WCL[n]:: Leitung,
WSL[1]:: Leitung,
WSL[m]:: Leitung,
XCL[1]:: Leitung,
XCL[m]:: Leitung,
VE:: Leitung,
SWL1:: Leitung,
SWL2:: Leitung,
BG:: Leitung,
VHE:: Leitung,
VLE:: Leitung,
Tr11:: Transistor,
Tr12:: Transistor,
Tr21:: Transistor,
Tr22:: Transistor,
Tr23:: Transistor,
Tr31:: Transistor,
Tr32:: Transistor,
Tr33:: Transistor,
Tr34:: Transistor,
CA2:: Zellenarray,
IM[1,1]:: Zelle,
IM[m,1]:: Zelle,
IM[1,n]:: Zelle,
IM[m,n]:: Zelle,
C1:: Kondensator,
C2:: Kondensator,
C6:: Kondensator,
C7:: Kondensator,
SW1:: Schalter,
SW2:: Schalter,
SW3:: Schalter,
SW4:: Schalter,
RE:: Widerstand,
F1:: Transistor,
F1m:: Transistor,
F2:: Transistor,
F2m:: Transistor,
F3[1]:: Transistor,
F3[n]:: Transistor,
F4[1]:: Transistor,
F4[n]:: Transistor,
C5:: Kondensator,
C5m:: Kondensator,
NP:: Knoten,
NPref:: Knoten,
NM[1]:: Knoten,
NM[2]:: Knoten,
NMref[1]:: Knoten,
NMref[2]:: Knoten,
Na:: Knoten,
Nb:: Knoten,
NMB:: Knoten,
NN[1,1]:: Knoten,
NN[m,1]:: Knoten,
NN[1,n]:: Knoten,
NN[m,n]:: Knoten,
NNref[1]:: Knoten,
NNref[m]:: Knoten,
AME:: Multiplikationsschaltung,
CA3:: Zellenarray,
EP1:: Elektrodenpad,
EP2:: Elektrodenpad,
EP3:: Elektrodenpad,
EP4:: Elektrodenpad,
EP5:: Elektrodenpad,
EP6:: Elektrodenpad,
M1:: Transistor,
M2:: Transistor,
M2-1:: Transistor,
M2-2:: Transistor,
CP:: Kondensator,
BW:: Leitung,
VX:: Leitung,
VY:: Leitung,
WW:: Leitung,
300:: Transistor,
311:: Substrat,
313:: Halbleiterbereich,
314a:: niederohmiger Bereich,
314b:: niederohmiger Bereich,
315:: Isolator,
316:: Leiter,
320:: Isolator,
322:: Isolator,
324:: Isolator,
326:: Isolator,
328:: Leiter,
330:: Leiter,
350:: Isolator,
352:: Isolator,
354:: Isolator,
356:: Leiter,
360:: Isolator,
362:: Isolator,
364:: Isolator,
366:: Leiter,
370:: Isolator,
372:: Isolator,
374:: Isolator,
376:: Leiter,
380:: Isolator,
382:: Isolator,
384:: Isolator,
386:: Leiter,
402:: Isolator,
404:: Isolator,
500:: Transistor,
503:: Leiter,
503a:: Leiter,
503b:: Leiter,
510:: Isolator,
512:: Isolator,
514:: Isolator,
516:: Isolator,
518:: Leiter,
520:: Isolator,
522:: Isolator,
524:: Isolator,
530:: Oxid,
530a:: Oxid,
530b:: Oxid,
530c:: Oxid,
530c1:: Oxid,
530c2:: Oxid,
540:: Leiter,
540a:: Leiter,
540b:: Leiter,
542a:: Leiter,
542b:: Leiter,
543a:: Bereich,
543b:: Bereich,
544:: Isolator,
546:: Leiter,
548:: Leiter,
550:: Isolator,
552:: Isolator,
560:: Leiter,
560a:: Leiter,
560b:: Leiter,
574:: Isolator,
580:: Isolator,
581:: Isolator,
582:: Isolator,
586:: Isolator,
600:: Kondensator,
600A:: Kondensator,
600B:: Kondensator,
610:: Leiter,
611:: Leiter,
612:: Leiter,
620:: Leiter,
630:: Isolator,
631:: Isolator,
650:: Isolator,
651:: Isolator

Claims

KI-System, das ein erstes elektronisches Gerät umfasst, wobei das erste elektronische Gerät eine Eingabe-/Ausgabeschnittstelle, einen Steuerabschnitt und einen ersten Umwandlungsabschnitt umfasst, wobei die Eingabe-/Ausgabeschnittstelle elektrisch mit dem Steuerabschnitt verbunden ist, wobei der erste Umwandlungsabschnitt elektrisch mit dem Steuerabschnitt verbunden ist, wobei die Eingabe-/Ausgabeschnittstelle eine Funktion aufweist, Eingabedaten, die durch Bedienung eines Benutzers erzeugt werden, an den Steuerabschnitt zu senden, wobei der Steuerabschnitt eine Funktion aufweist, die Eingabedaten an den ersten Umwandlungsabschnitt zu senden, wobei der erste Umwandlungsabschnitt eine Schaltung umfasst, in der ein neuronales Netz gebildet wird, wobei der erste Umwandlungsabschnitt eine Funktion aufweist, die Eingabedaten durch das neuronale Netz in eine erste Netzliste umzuwandeln, und wobei es sich bei den Eingabedaten um einen Schaltplan, der eine Schaltungskonfiguration darstellt, oder eine Dokumentdatei handelt, die die Schaltungskonfiguration zeigt.
KI-System nach Anspruch 1, wobei das erste elektronische Gerät eine erste Datenbank und eine zweite Datenbank umfasst, wobei die erste Datenbank elektrisch mit dem Steuerabschnitt verbunden ist, wobei die zweite Datenbank elektrisch mit dem Steuerabschnitt verbunden ist, wobei eine zweite Netzliste in der ersten Datenbank gespeichert ist, wobei Dokumentdaten, die mit der zweiten Netzliste verbunden sind, in der zweiten Datenbank gespeichert sind, und wobei der Steuerabschnitt aufweist: eine Funktion, eine Suche nach einer Schaltungskonfiguration der ersten Netzliste in der ersten Datenbank durchzuführen; und eine Funktion, in dem Fall, in dem bei der Suche nach der Schaltungskonfiguration der ersten Netzliste die zweite Netzliste aufgerufen worden ist, die Dokumentdaten aus der zweiten Datenbank zu lesen und diese an die Eingabe-/Ausgabeschnittstelle auszugeben.
KI-System nach Anspruch 1, das ein zweites elektronisches Gerät umfasst, wobei das erste elektronische Gerät eine externe Schnittstelle umfasst, wobei das zweite elektronische Gerät eine dritte Datenbank und eine vierte Datenbank umfasst, wobei die dritte Datenbank elektrisch mit der externen Schnittstelle verbunden ist, wobei die vierte Datenbank elektrisch mit der externen Schnittstelle verbunden ist, wobei eine zweite Netzliste in der dritten Datenbank gespeichert ist, wobei Dokumentdaten, die mit der zweiten Netzliste verbunden sind, in der vierten Datenbank gespeichert sind, und wobei der Steuerabschnitt über die externe Schnittstelle mit dem zweiten elektronischen Gerät kommuniziert und die folgenden Funktionen aufweist: eine Funktion, eine Suche nach einer Schaltungskonfiguration der ersten Netzliste in der dritten Datenbank durchzuführen; und eine Funktion, in dem Fall, in dem bei der Suche nach der Schaltungskonfiguration der ersten Netzliste die zweite Netzliste aus der dritten Datenbank aufgerufen worden ist, die Dokumentdaten aus der vierten Datenbank zu lesen und diese an die Eingabe-/Ausgabeschnittstelle auszugeben.
KI-System, das ein erstes elektronisches Gerät und ein zweites elektronisches Gerät umfasst, wobei das erste elektronische Gerät eine Eingabe-/Ausgabeschnittstelle, einen Steuerabschnitt und eine externe Schnittstelle umfasst, wobei das zweite elektronische Gerät einen zweiten Umwandlungsabschnitt umfasst, wobei die Eingabe-/Ausgabeschnittstelle elektrisch mit dem Steuerabschnitt verbunden ist, wobei die externe Schnittstelle elektrisch mit dem Steuerabschnitt und dem zweiten Umwandlungsabschnitt des zweiten elektronischen Geräts verbunden ist, wobei die Eingabe-/Ausgabeschnittstelle eine Funktion aufweist, Eingabedaten, die durch Bedienung eines Benutzers erzeugt werden, an den Steuerabschnitt zu senden, wobei der Steuerabschnitt eine Funktion aufweist, die Eingabedaten über die externe Schnittstelle an den zweiten Umwandlungsabschnitt des zweiten elektronischen Geräts zu senden, wobei der zweite Umwandlungsabschnitt eine Schaltung umfasst, in der ein neuronales Netz gebildet wird, wobei der zweite Umwandlungsabschnitt eine Funktion aufweist, die Eingabedaten durch das neuronale Netz in eine erste Netzliste umzuwandeln, wobei der Steuerabschnitt eine Funktion aufweist, über die externe Schnittstelle die erste Netzliste aus dem zweiten elektronischen Gerät zu erhalten, und wobei es sich bei den Eingabedaten um einen Schaltplan, der eine Schaltungskonfiguration darstellt, oder eine Dokumentdatei handelt, die die Schaltungskonfiguration zeigt.
KI-System nach Anspruch 4, wobei das zweite elektronische Gerät eine dritte Datenbank und eine vierte Datenbank umfasst, wobei die dritte Datenbank elektrisch mit der externen Schnittstelle verbunden ist, wobei die vierte Datenbank elektrisch mit der externen Schnittstelle verbunden ist, wobei eine zweite Netzliste in der dritten Datenbank gespeichert ist, wobei Dokumentdaten, die mit der zweiten Netzliste verbunden sind, in der vierten Datenbank gespeichert sind, und wobei der Steuerabschnitt über die externe Schnittstelle mit dem zweiten elektronischen Gerät kommuniziert und die folgenden Funktionen aufweist: eine Funktion, eine Suche nach einer Schaltungskonfiguration der ersten Netzliste in der dritten Datenbank durchzuführen; und eine Funktion, in dem Fall, in dem bei der Suche nach der Schaltungskonfiguration der ersten Netzliste die zweite Netzliste aus der dritten Datenbank aufgerufen worden ist, die Dokumentdaten aus der vierten Datenbank zu lesen und diese an die Einabe-/Ausabeschnittstelle auszugeben.
Betriebsverfahren eines KI-Systems, das eine Eingabe-/Ausgabeschnittstelle, einen Steuerabschnitt und einen ersten Umwandlungsabschnitt umfasst, wobei der erste Umwandlungsabschnitt eine Schaltung umfasst, in der ein neuronales Netz gebildet wird, wobei die Eingabe-/Ausgabeschnittstelle elektrisch mit dem Steuerabschnitt verbunden ist, wobei der erste Umwandlungsabschnitt elektrisch mit dem Steuerabschnitt verbunden ist, wobei das Betriebsverfahren einen ersten bis dritten Schritt umfasst, wobei der erste Schritt einen Schritt umfasst, in dem Eingabedaten, die von einem Benutzer erstellt werden, in den Steuerabschnitt eingegeben werden, wobei der zweite Schritt einen Schritt umfasst, in dem die Eingabedaten durch das neuronale Netz des ersten Umwandlungsabschnitts in eine erste Netzliste umgewandelt werden, und wobei der dritte Schritt einen Schritt umfasst, in dem eine Ausgabe über den Steuerabschnitt an die Eingabe-/Ausgabeschnittstelle durchgeführt wird.
Betriebsverfahren eines KI-Systems nach Anspruch 6, das einen vierten bis sechsten Schritt umfasst, wobei das KI-System eine erste Datenbank und eine zweite Datenbank umfasst, wobei die erste Datenbank elektrisch mit dem Steuerabschnitt verbunden ist, wobei die zweite Datenbank elektrisch mit dem Steuerabschnitt verbunden ist, wobei eine zweite Netzliste in der ersten Datenbank gespeichert ist, wobei Dokumentdaten, die mit der zweiten Netzliste verbunden sind, in der zweiten Datenbank gespeichert sind, wobei der vierte Schritt einen Schritt umfasst, in dem eine Suche nach einer Schaltungskonfiguration der ersten Netzliste in der ersten Datenbank durchgeführt wird, wobei der fünfte Schritt einen Schritt umfasst, in dem in dem Fall, in dem die zweite Netzliste in dem vierten Schritt aus der ersten Datenbank aufgerufen worden ist, die Dokumentdaten aus der zweiten Datenbank gelesen werden und an die Eingabe-/Ausgabeschnittstelle ausgegeben werden, und wobei der sechste Schritt einen Schritt umfasst, in dem in dem Fall, in dem die zweite Netzliste in dem vierten Schritt aus der ersten Datenbank nicht aufgerufen worden ist, der Steuerabschnitt Informationen, dass die erste Netzliste aus der ersten Datenbank nicht aufgerufen worden ist, an die Eingabe-/Ausgabeschnittstelle ausgibt.