KR20240012574A - 반도체 장치, 표시 장치, 및 전자 기기 - Google Patents
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Abstract
표시 화소 회로와 촬상 화소 회로를 가지는 반도체 장치를 제공한다. 제 1 회로, 제 2 회로를 가지는 반도체 장치이고, 제 1 회로는 발광 디바이스를 가지고, 제 2 회로는 수광 디바이스와, 제 1 트랜지스터 내지 제 5 트랜지스터와, 제 1 용량 소자를 가진다. 또한 수광 디바이스는 제 1 단자, 제 2 단자를 가지고, 발광 디바이스는 제 3 단자, 제 4 단자를 가진다. 제 1 트랜지스터의 제 1 단자는 제 2 트랜지스터의 제 1 단자에 전기적으로 접속되고, 제 2 트랜지스터의 게이트는 제 3 트랜지스터의 제 1 단자와 제 1 용량 소자의 제 1 단자에 전기적으로 접속되어 있다. 제 1 용량 소자의 제 2 단자는 제 4 트랜지스터의 제 1 단자와 제 5 트랜지스터의 제 1 단자에 전기적으로 접속되어 있다. 제 5 트랜지스터의 제 2 단자는 수광 디바이스의 제 1 단자에 전기적으로 접속되고, 수광 디바이스의 제 2 단자는 발광 디바이스의 제 3 단자에 전기적으로 접속되고, 발광 디바이스의 제 4 단자는 배선에 전기적으로 접속되어 있다.
Description
본 발명의 일 형태는 반도체 장치, 표시 장치, 및 전자 기기에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술분야는 물건, 구동 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로 더 구체적으로 본 명세서에서 개시하는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 신호 처리 장치, 프로세서, 전자 기기, 시스템, 이들의 구동 방법, 이들의 제조 방법, 또는 이들의 검사 방법을 일례로서 들 수 있다.
근년에는 VR(Virtual Reality), AR(Augmented Reality) 등의 XR(Extended Reality 또는 Cross Reality)용 전자 기기, 스마트폰 등의 휴대 전화, 태블릿형 정보 단말기, 노트북형 PC(퍼스널 컴퓨터) 등이 가지는 표시 장치의 개량이 다양한 면에서 진행되고 있다. 예를 들어 표시 장치에 있어서 화소 밀도를 높게 하거나, 색 재현성(NTSC비)을 높게 하거나, 구동 회로를 작게 하거나, 소비 전력을 저감하는 등의 개발이 진행되고 있다.
또한 상술한 표시 장치에는 유기 EL 디바이스가 포함되는 경우가 있다. 유기 EL 디바이스의 하나로서, 비특허문헌 1에는 표준적인 UV(Ultraviolet) 포토리소그래피를 사용하여 유기 광전자 디바이스를 제조하는 방법이 개시되어 있다.
또한 표시 장치의 표시 영역에 표시 화소 회로 이외의 회로를 제공하여 새로운 기능을 부가한 표시 장치의 개발도 진행되고 있다. 예를 들어 특허문헌 1에는 표시 영역에 표시 화소 회로뿐만 아니라 촬상 화소 회로도 포함되는 표시 장치를 사용하여, 눈 또는 눈 주변을 화상으로서 검출하는 방법이 개시되어 있다.
B. Lamprecht et al., "Organic optoelectronic device fabrication using standard UV photolithography" phys. stat. sol. (RRL) 2, No.1, p.16-18 (2008)
화상을 출력하기 위한 표시 화소 회로에 더하여, 표시 영역에 근접 또는 접촉하는 피사체를 화상으로서 검출하기 위한 촬상 화소 회로를 표시 장치의 표시 영역에 제공하는 경우, 표시 영역의 크기(예를 들어 표시 영역이 직사각형일 때 그 직사각형의 대각선의 길이)가 크게 되기 쉽고, 따라서 표시 영역의 화소 밀도(정세도라고 하는 경우가 있음)도 작게 되기 쉽다.
표시 영역의 크기 증대를 방지하는 수단으로서는, 예를 들어 표시 화소 회로 및 촬상 화소 회로 각각에 전기적으로 접속되는 전원용 배선을 공통의 배선으로 하는 방법이 있다. 구체적으로 전원용 배선을 공통의 배선으로 하기 위해서는, 표시 화소 회로 및 촬상 화소 회로 각각에 요구되는 입력 전압을 동등하게 일치시킬 필요가 있다. 그러나 표시 화소 회로 및 촬상 화소 회로 각각이 정상적으로 구동하기 위한 입력 전압의 범위가 상이한 경우가 있다. 이 경우 표시 화소 회로 및 촬상 화소 회로 중 한쪽의 입력 전압의 범위를 다른 쪽에 맞출 필요가 있다.
또한 표시 영역의 크기를 작게 하기 위한 수단으로서는, 표시 화소 회로 및 촬상 화소 회로 각각의 면적을 작게 하는 방법이 있다. 그러나 촬상 화소 회로에 포함되는 수광 디바이스의 면적을 작게 하면 S/N비(신호 대 잡음 비)가 저하되고, 촬상 데이터에 노이즈가 생기기 쉬워진다. 따라서 표시 영역에 포함되는 촬상 화소 회로는 촬상 화소 회로(수광 디바이스)의 면적을 작게 하여도 S/N비가 저하되지 않는 구성으로 할 필요가 있다.
또한 촬상 화소 회로에 포함되는 수광 디바이스의 면적을 작게 하면, 수광 디바이스가 수광할 때 발생하는 전류량이 작아지고, 촬상 데이터를 얻기 위하여 필요한 시간이 길어진다. 따라서 촬상 시의 촬상 화소 회로의 구동 속도(셔터 속도)를 느리게 할 필요가 있다. 그러므로, 수광 디바이스의 면적이 작은 촬상 화소 회로에서 고속 촬상이 수행되는 경우, 상기 촬상 화소 회로는 촬상 데이터를 얻기 위한 시간을 짧게 하는 것이 요구되고 있다.
본 발명의 일 형태는 공통의 입력 전압에 의하여 구동하는 표시 화소 회로 및 촬상 화소 회로를 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 촬상 화소 회로를 작게 하여도 S/N비가 저하되지 않는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 촬상 화소 회로를 작게 하여도 고속 촬상이 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 상술한 반도체 장치를 가지는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 화소 밀도가 큰 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 상술한 표시 장치를 가지는 전자 기기를 제공하는 것을 과제 중 하나로 한다.
또한 본 발명의 일 형태의 과제는 위에서 열거한 과제에 한정되지 않는다. 위에서 열거한 과제는 다른 과제의 존재를 방해하는 것이 아니다. 또한 다른 과제는 이하에 기재되고 본 항목에서는 언급되지 않은 과제이다. 본 항목에서 언급되지 않은 과제는 통상의 기술자라면 명세서 또는 도면 등의 기재에서 도출할 수 있는 것이고, 이들 기재에서 적절히 추출할 수 있다. 또한 본 발명의 일 형태는 위에서 열거한 과제 및 다른 과제 중 적어도 하나의 과제를 해결하는 것이다. 또한 본 발명의 일 형태는 위에서 열거한 과제 및 다른 과제 모두를 해결할 필요는 없다.
(1)
본 발명의 일 형태는 제 1 회로와 제 2 회로를 가지는 반도체 장치이다. 제 1 회로는 발광 디바이스를 가지고, 제 2 회로는 수광 디바이스와, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 1 용량 소자를 가진다. 또한 수광 디바이스는 제 1 단자와 제 2 단자를 가지고, 발광 디바이스는 제 3 단자와 제 4 단자를 가진다. 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 2 트랜지스터의 게이트는 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 제 1 용량 소자의 한 쌍의 단자 중 한쪽에 전기적으로 접속되어 있다. 또한 제 1 용량 소자의 한 쌍의 단자 중 다른 쪽은 제 4 트랜지스터의 소스 및 드레인 중 한쪽과 제 5 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 수광 디바이스의 제 1 단자에 전기적으로 접속되어 있다. 또한 수광 디바이스의 제 2 단자는 발광 디바이스의 제 3 단자에 전기적으로 접속되고, 발광 디바이스의 제 4 단자는 제 1 배선에 전기적으로 접속되어 있다. 또한 제 1 배선은 발광 디바이스의 제 4 단자에 전위를 인가하는 배선으로서 기능한다.
(2)
또는 본 발명의 일 형태는 상기 (1)에 있어서 제 3 트랜지스터의 게이트가 제 4 트랜지스터의 게이트에 전기적으로 접속되어 있는 구성으로 하여도 좋다.
(3)
또는 본 발명의 일 형태는 상기 (1) 또는 (2)에 있어서 제 1 회로가 제 6 트랜지스터와 제 7 트랜지스터를 가지는 구성으로 하여도 좋다. 특히 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 발광 디바이스의 제 4 단자에 직접 전기적으로 접속되고, 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 배선에 직접 전기적으로 접속되고, 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 제 7 트랜지스터의 게이트에 전기적으로 접속되어 있는 것이 바람직하다.
(4)
또는 본 발명의 일 형태는 상기 (3)의 반도체 장치와, 제 1 구동 회로와, 제 2 구동 회로와, 제 2 배선과, 제 3 배선을 가지는 표시 장치이다. 제 1 구동 회로는 제 2 배선을 통하여 제 6 트랜지스터의 게이트에 전기적으로 접속되고, 제 2 구동 회로는 제 3 배선을 통하여 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되어 있다. 또한 제 1 구동 회로는 제 2 배선에 선택 신호를 송신하는 기능을 가지고, 제 2 구동 회로는 제 3 배선에 화상 데이터 신호를 송신하는 기능을 가진다.
(5)
또는 본 발명의 일 형태는 상기 (4)의 표시 장치와 하우징을 가지는 전자 기기이다.
(6)
또는 본 발명의 일 형태는 제 2 회로와 제 3 회로를 가지는 반도체 장치이다. 제 2 회로는 제 1 수광 디바이스와, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 8 트랜지스터와, 제 1 용량 소자를 가지고, 제 3 회로는 제 2 수광 디바이스와, 제 9 트랜지스터와, 제 10 트랜지스터와, 제 11 트랜지스터와, 제 12 트랜지스터와, 제 13 트랜지스터와, 제 14 트랜지스터와, 제 2 용량 소자를 가진다. 또한 제 1 수광 디바이스는 제 1 단자와 제 2 단자를 가지고, 제 2 수광 디바이스는 제 5 단자와 제 6 단자를 가진다. 또한 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 2 트랜지스터의 게이트는 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 제 1 용량 소자의 한 쌍의 단자 중 한쪽에 전기적으로 접속되어 있다. 또한 제 1 용량 소자의 한 쌍의 단자 중 다른 쪽은 제 4 트랜지스터의 소스 및 드레인 중 한쪽과, 제 5 트랜지스터의 소스 및 드레인 중 한쪽과, 제 8 트랜지스터의 소스 및 드레인 중 한쪽과, 제 14 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 8 트랜지스터의 소스 및 드레인 중 다른 쪽과 제 1 수광 디바이스의 제 1 단자에 전기적으로 접속되어 있다. 또한 제 9 트랜지스터의 소스 및 드레인 중 한쪽은 제 10 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 10 트랜지스터의 게이트는 제 11 트랜지스터의 소스 및 드레인 중 한쪽과 제 2 용량 소자의 한 쌍의 단자 중 한쪽에 전기적으로 접속되어 있다. 또한 제 2 용량 소자의 한 쌍의 단자 중 다른 쪽은 제 12 트랜지스터의 소스 및 드레인 중 한쪽과 제 13 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 13 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 14 트랜지스터의 소스 및 드레인 중 다른 쪽과 제 2 수광 디바이스의 제 5 단자에 전기적으로 접속되어 있다. 또한 제 1 수광 디바이스의 제 2 단자는 제 2 수광 디바이스의 제 6 단자에 전기적으로 접속되어 있다.
(7)
또는 본 발명의 일 형태는 상기 (6)에 있어서 제 3 트랜지스터의 게이트가 제 11 트랜지스터의 게이트에 전기적으로 접속되고, 제 4 트랜지스터의 게이트가 제 12 트랜지스터의 게이트에 전기적으로 접속되고, 제 5 트랜지스터의 게이트가 제 13 트랜지스터의 게이트에 전기적으로 접속되고, 제 8 트랜지스터의 게이트가 제 14 트랜지스터의 게이트에 전기적으로 접속되어 있는 구성으로 하여도 좋다.
(8)
또는 본 발명의 일 형태는 상기 (7)에 있어서 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽이 제 9 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되어 있는 구성으로 하여도 좋다.
(9)
또는 본 발명의 일 형태는 상기 (8)에 있어서 제 1 회로를 가지는 구성으로 하여도 좋다. 특히 제 1 회로는 발광 디바이스를 가지는 것이 바람직하다. 또한 발광 디바이스는 제 3 단자와 제 4 단자를 가지는 것이 바람직하다. 발광 디바이스의 제 3 단자는 제 1 수광 디바이스의 제 2 단자와 제 2 수광 디바이스의 제 6 단자에 전기적으로 접속되고, 발광 디바이스의 제 4 단자는 제 1 배선에 전기적으로 접속되어 있는 것이 바람직하다. 또한 제 1 배선은 발광 디바이스의 제 4 단자에 전위를 인가하는 배선으로서 기능하는 것이 바람직하다.
(10)
또는 본 발명의 일 형태는 상기 (8)에 있어서 발광 디바이스와, 제 6 트랜지스터와, 제 7 트랜지스터를 포함하는 제 1 회로를 가지는 구성으로 하여도 좋다. 또한 발광 디바이스는 제 3 단자와 제 4 단자를 가지는 것이 바람직하다. 또한 발광 디바이스의 제 3 단자는 제 1 수광 디바이스의 제 2 단자와 제 2 수광 디바이스의 제 6 단자에 전기적으로 접속되고, 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 발광 디바이스의 제 4 단자에 전기적으로 접속되고, 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 배선에 전기적으로 접속되고, 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 제 7 트랜지스터의 게이트에 전기적으로 접속되어 있는 것이 바람직하다. 또한 제 1 배선은 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽에 전위를 인가하는 배선으로서 기능하는 것이 바람직하다.
(11)
또는 본 발명의 일 형태는 제 2 회로와 제 3 회로를 가지며, 상기 (6)과 구성이 다른 반도체 장치이다. 제 2 회로는 제 1 수광 디바이스와, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 8 트랜지스터와, 제 15 트랜지스터와, 제 1 용량 소자를 가지고, 제 3 회로는 제 2 수광 디바이스와, 제 9 트랜지스터와, 제 10 트랜지스터와, 제 11 트랜지스터와, 제 12 트랜지스터와, 제 13 트랜지스터와, 제 14 트랜지스터와, 제 2 용량 소자를 가진다. 또한 제 1 수광 디바이스는 제 1 단자와 제 2 단자를 가지고, 제 2 수광 디바이스는 제 5 단자와 제 6 단자를 가진다. 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 2 트랜지스터의 게이트는 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 제 1 용량 소자의 한 쌍의 단자 중 한쪽에 전기적으로 접속되어 있다. 또한 제 1 용량 소자의 한 쌍의 단자 중 다른 쪽은 제 4 트랜지스터의 소스 및 드레인 중 한쪽과, 제 5 트랜지스터의 소스 및 드레인 중 한쪽과, 제 8 트랜지스터의 소스 및 드레인 중 한쪽과, 제 15 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 또한 제 15 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 14 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 15 트랜지스터의 게이트는 제 8 트랜지스터의 게이트에 전기적으로 접속되어 있다. 또한 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 8 트랜지스터의 소스 및 드레인 중 다른 쪽과 제 1 수광 디바이스의 제 1 단자에 전기적으로 접속되고, 제 9 트랜지스터의 소스 및 드레인 중 한쪽은 제 10 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 또한 제 10 트랜지스터의 게이트는 제 11 트랜지스터의 소스 및 드레인 중 한쪽과 제 2 용량 소자의 한 쌍의 단자 중 한쪽에 전기적으로 접속되어 있다. 또한 제 2 용량 소자의 한 쌍의 단자 중 다른 쪽은 제 12 트랜지스터의 소스 및 드레인 중 한쪽과 제 13 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 13 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 14 트랜지스터의 소스 및 드레인 중 다른 쪽과 제 2 수광 디바이스의 제 5 단자에 전기적으로 접속되어 있다. 또한 제 1 수광 디바이스의 제 2 단자는 제 2 수광 디바이스의 제 6 단자에 전기적으로 접속되어 있다.
(12)
또는 본 발명의 일 형태는 상기 (11)에 있어서 제 3 트랜지스터의 게이트가 제 11 트랜지스터의 게이트에 전기적으로 접속되고, 제 4 트랜지스터의 게이트가 제 12 트랜지스터의 게이트에 전기적으로 접속되고, 제 5 트랜지스터의 게이트가 제 13 트랜지스터의 게이트에 전기적으로 접속되고, 제 8 트랜지스터의 게이트가 제 14 트랜지스터의 게이트에 전기적으로 접속되어 있는 구성으로 하여도 좋다.
(13)
또는 본 발명의 일 형태는 상기 (12)에 있어서 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽이 제 9 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되어 있는 구성으로 하여도 좋다.
(14)
또는 본 발명의 일 형태는 상기 (13)에 있어서 제 1 회로를 가지는 구성으로 하여도 좋다. 제 1 회로는 발광 디바이스를 가지는 것이 바람직하다. 또한 발광 디바이스는 제 3 단자와 제 4 단자를 가지는 것이 바람직하다. 또한 발광 디바이스의 제 3 단자는 제 1 수광 디바이스의 제 2 단자와 제 2 수광 디바이스의 제 6 단자에 전기적으로 접속되고, 발광 디바이스의 제 6 단자는 제 1 배선에 전기적으로 접속되어 있는 것이 바람직하다. 또한 제 1 배선은 발광 디바이스의 제 4 단자에 전위를 인가하는 배선으로서 기능하는 것이 바람직하다.
(15)
또는 본 발명의 일 형태는 상기 (13)에 있어서 발광 디바이스와, 제 6 트랜지스터와, 제 7 트랜지스터를 포함하는 제 1 회로를 가지는 구성으로 하여도 좋다. 발광 디바이스는 제 3 단자와 제 4 단자를 가지는 것이 바람직하다. 또한 발광 디바이스의 제 3 단자는 제 1 수광 디바이스의 제 2 단자와 제 2 수광 디바이스의 제 6 단자에 전기적으로 접속되고, 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 발광 디바이스의 제 4 단자에 전기적으로 접속되고, 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 배선에 전기적으로 접속되고, 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 제 7 트랜지스터의 게이트에 전기적으로 접속되어 있는 것이 바람직하다. 또한 제 1 배선은 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽에 전위를 인가하는 배선으로서 기능하는 것이 바람직하다.
(16)
또는 본 발명의 일 형태는 상기 (10) 또는 상기 (15)의 반도체 장치와, 제 1 구동 회로와, 제 2 구동 회로와, 제 2 배선과, 제 3 배선을 가지는 표시 장치이다. 제 1 구동 회로는 제 2 배선을 통하여 제 6 트랜지스터의 게이트에 전기적으로 접속되고, 제 2 구동 회로는 제 3 배선을 통하여 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되어 있다. 또한 제 1 구동 회로는 제 2 배선에 선택 신호를 송신하는 기능을 가지고, 제 2 구동 회로는 제 3 배선에 화상 데이터 신호를 송신하는 기능을 가진다.
(17)
또는 본 발명의 일 형태는 상기 (16)의 표시 장치와 하우징을 가지는 전자 기기이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용한 장치이고, 반도체 소자(예를 들어 트랜지스터, 다이오드, 및 포토다이오드)를 포함한 회로, 이 회로를 포함한 장치를 말한다. 또한 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 예를 들어 집적 회로, 집적 회로를 포함한 칩, 및 패키지에 칩이 제공된 전자 부품 각각은 반도체 장치의 일례이다. 또한 기억 장치, 표시 장치, 발광 장치, 조명 장치, 및 전자 기기 등은 그 자체가 반도체 장치인 경우가 있고, 반도체 장치를 포함하는 경우가 있다.
또한 본 명세서 등에서 X와 Y가 접속된다고 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 개시되어 있는 것으로 한다. X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)인 것으로 한다.
X와 Y가 전기적으로 접속되는 경우에는, 일례로서 X와 Y를 전기적으로 접속할 수 있는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 디바이스, 발광 디바이스, 및 부하)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한 스위치는 온과 오프가 제어되는 기능을 가진다. 즉 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 여부를 제어하는 기능을 가진다.
X와 Y가 기능적으로 접속되는 경우에는, 일례로서 X와 Y를 기능적으로 접속할 수 있는 회로(예를 들어 논리 회로(예를 들어 인버터, NAND 회로, 및 NOR 회로), 신호 변환 회로(예를 들어 디지털 아날로그 변환 회로, 아날로그 디지털 변환 회로, 및 감마 보정 회로), 전위 레벨 변환 회로(예를 들어 승압 회로 또는 강압 회로 등의 전원 회로, 및 신호의 전위 레벨을 바꾸는 레벨 시프터 회로), 전압원, 전류원, 전환 회로, 증폭 회로(예를 들어 신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 및 버퍼 회로), 신호 생성 회로, 기억 회로, 및 제어 회로)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한 일례로서, X와 Y 사이에 다른 회로를 끼워도 X로부터 출력된 신호가 Y로 전달되는 경우에는, X와 Y는 기능적으로 접속되는 것으로 한다.
또한 X와 Y가 전기적으로 접속된다고 명시적으로 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우(즉 X와 Y가 사이에 다른 소자 또는 다른 회로를 끼워 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉 X와 Y가 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되는 경우)를 포함하는 것으로 한다.
또한 본 명세서에서는 배선(정전위를 공급하는 배선 또는 신호를 송신하는 배선)에 복수의 소자가 전기적으로 접속되는 회로 구성에 대하여 설명한다. 예를 들어 X와 배선이 직접 전기적으로 접속되며, Y와 상기 배선이 직접 접속되는 경우, 본 명세서에서는 "X와 Y가 직접 접속된다"라고 기재하는 경우가 있다.
또한 예를 들어 "X와, Y와, 트랜지스터의 소스(제 1 단자 및 제 2 단자 중 한쪽이라고 환언하는 경우가 있음)와 드레인(제 1 단자 및 제 2 단자 중 다른 쪽이라고 환언하는 경우가 있음)이 서로 전기적으로 접속되고, X, 트랜지스터의 소스, 트랜지스터의 드레인, Y의 순서대로 전기적으로 접속된다"라고 표현할 수 있다. 또는 "트랜지스터의 소스는 X에 전기적으로 접속되고, 트랜지스터의 드레인은 Y에 전기적으로 접속되고, X, 트랜지스터의 소스, 트랜지스터의 드레인, Y는 이 순서대로 전기적으로 접속된다"라고 표현할 수 있다. 또는 "X는 트랜지스터의 소스와 드레인을 통하여 Y에 전기적으로 접속되고, X, 트랜지스터의 소스, 트랜지스터의 드레인, Y는 이 접속 순서로 제공된다"라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속 순서에 대하여 규정함으로써, 트랜지스터의 소스와 드레인을 구별하여 기술적 범위를 결정할 수 있다. 또한 이들 표현 방법은 일례이고, 이들 표현 방법에 한정되지 않는다. 여기서 X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)인 것으로 한다.
또한 회로도상 독립된 구성 요소들이 전기적으로 접속되는 것처럼 도시되어 있는 경우에도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이 배선의 기능 및 전극의 기능의 양쪽을 겸비한다. 따라서 본 명세서에서의 전기적인 접속이란, 이와 같이 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함한다.
또한 본 명세서 등에서 "저항 소자"란, 예를 들어 0Ω보다 저항값이 높은 회로 소자, 또는 0Ω보다 저항값이 높은 배선으로 할 수 있다. 그러므로 본 명세서 등에서 "저항 소자"는 저항값을 가지는 배선, 소스와 드레인 간을 전류가 흐르는 트랜지스터, 다이오드, 또는 코일을 포함하는 것으로 한다. 그러므로 "저항 소자"라는 용어는 "저항", "부하", 또는 "저항값을 가지는 영역"이라는 용어로 바꿔 말할 수 있는 경우가 있다. 반대로 "저항", "부하", 또는 "저항값을 가지는 영역"이라는 용어는 "저항 소자"라는 용어로 바꿔 말할 수 있는 경우가 있다. 저항값은 예를 들어 바람직하게는 1mΩ 이상 10Ω 이하, 더 바람직하게는 5mΩ 이상 5Ω 이하, 더욱 바람직하게는 10mΩ 이상 1Ω 이하로 할 수 있다. 또한 예를 들어 1Ω 이상 1×109Ω 이하로 하여도 좋다.
또한 본 명세서 등에서 "용량 소자"는, 예를 들어 정전 용량이 0F보다 높은 회로 소자, 정전 용량이 0F보다 높은 배선의 영역, 기생 용량, 또는 트랜지스터의 게이트 용량으로 할 수 있다. 또한 "용량 소자", "기생 용량", 또는 "게이트 용량"이라는 용어는 "용량"이라는 용어로 바꿔 말할 수 있는 경우가 있다. 반대로 "용량"이라는 용어는 "용량 소자", "기생 용량", 또는 "게이트 용량"이라는 용어로 바꿔 말할 수 있는 경우가 있다. 또한 "용량" (3 단자 이상의 "용량"을 포함함)은 절연체와 상기 절연체를 개재(介在)한 한 쌍의 도전체를 포함하는 구성으로 되어 있다. 그러므로 "용량"의 "한 쌍의 도전체"라는 용어는 "한 쌍의 전극", "한 쌍의 도전 영역", "한 쌍의 영역", 또는 "한 쌍의 단자"로 환언할 수 있다. 또한 "한 쌍의 단자 중 한쪽" 및 "한 쌍의 단자 중 다른 쪽"이라는 용어는 각각 제 1 단자 및 제 2 단자라고 부르는 경우가 있다. 또한 정전 용량은 예를 들어 0.05fF 이상 10pF 이하로 할 수 있다. 또한 예를 들어 1pF 이상 10μF 이하로 하여도 좋다.
또한 본 명세서 등에서 트랜지스터는 게이트, 소스, 및 드레인이라고 불리는 3개의 단자를 가진다. 게이트는 트랜지스터의 도통 상태를 제어하는 제어 단자이다. 소스 또는 드레인으로서 기능하는 2개의 단자는 트랜지스터의 입출력 단자이다. 2개의 입출력 단자는 트랜지스터의 도전형(n채널형, p채널형) 및 트랜지스터의 3개의 단자에 인가되는 전위의 높낮이에 따라, 한쪽이 소스가 되고 다른 쪽이 드레인이 된다. 그러므로 본 명세서 등에서는, 소스 또는 드레인이라는 용어는 서로 바꿔 말할 수 있는 경우가 있다. 또한 본 명세서 등에서는, 트랜지스터의 접속 관계를 설명하는 경우, "소스 및 드레인 중 한쪽"(혹은 제 1 전극 또는 제 1 단자), "소스 및 드레인 중 다른 쪽"(혹은 제 2 전극 또는 제 2 단자)이라는 표기를 사용한다. 또한 트랜지스터의 구조에 따라서는 상술한 3개의 단자에 더하여 백 게이트를 가지는 경우가 있다. 이 경우, 본 명세서 등에서 트랜지스터의 게이트 및 백 게이트 중 한쪽을 제 1 게이트라고 부르고, 트랜지스터의 게이트 및 백 게이트 중 다른 쪽을 제 2 게이트라고 부르는 경우가 있다. 또한 같은 트랜지스터에서 "게이트"와 "백 게이트"라는 용어는 서로 바꿀 수 있는 경우가 있다. 또한 트랜지스터가 3개 이상의 게이트를 가지는 경우, 본 명세서 등에서는 각 게이트를 제 1 게이트, 제 2 게이트, 또는 제 3 게이트라고 부를 수 있다.
예를 들어 본 명세서 등에서 트랜지스터의 일례로서는, 2개 이상의 게이트 전극을 포함한 멀티 게이트 구조의 트랜지스터를 사용할 수 있다. 멀티 게이트 구조로 하면, 채널 형성 영역이 직렬로 접속되기 때문에, 복수의 트랜지스터가 직렬로 접속된다. 따라서 멀티 게이트 구조로 하면, 오프 전류의 감소, 트랜지스터의 내압 향상(신뢰성 향상)을 도모할 수 있다. 또는 멀티 게이트 구조로 하면, 포화 영역에서 동작할 때, 드레인과 소스 사이의 전압이 변화되어도 드레인과 소스 사이의 전류가 그다지 변화되지 않기 때문에, 기울기가 평평한 전압-전류 특성을 얻을 수 있다. 기울기가 평평한 전압-전류 특성을 이용하면, 이상적인 전류원 회로 또는 저항값이 매우 높은 능동 부하를 실현할 수 있다. 그 결과, 특성이 좋은 차동 회로 또는 커런트 미러 회로 등을 실현할 수 있다.
또한 본 명세서 등에서 "발광 디바이스" 및 "수광 디바이스" 등의 회로 소자는 "애노드" 및 "캐소드"라고 불리는 극성을 가지는 경우가 있다. "발광 디바이스"의 경우, 순바이어스를 인가("캐소드"에 대한 양의 전위를 "애노드"에 인가)함으로써 "발광 디바이스"를 발광시킬 수 있는 경우가 있다. 또한 "수광 디바이스"의 경우, 제로 바이어스 또는 역바이어스를 인가("캐소드"에 대한 음의 전위를 "애노드"에 인가)하고 또한 광을 "수광 디바이스"에 조사함으로써, "애노드"-"캐소드" 사이에 전류가 발생하는 경우가 있다. 상술한 바와 같이 "애노드" 및 "캐소드"는 "발광 디바이스", "수광 디바이스" 등의 회로 소자의 입출력 단자로서 취급되는 경우가 있다. 본 명세서 등에서는 "발광 디바이스", "수광 디바이스" 등의 회로 소자의 "애노드", "캐소드" 각각을 단자(제 1 단자, 제 2 단자 등)라고 부르는 경우가 있다. 예를 들어 "애노드" 및 "캐소드" 중 한쪽을 제 1 단자라고 부르고, "애노드" 및 "캐소드" 중 다른 쪽을 제 2 단자라고 부르는 경우가 있다.
또한 회로도에서 단일의 회로 소자가 도시되어 있는 경우에도 상기 회로 소자가 복수의 회로 소자를 가지는 경우가 있다. 예를 들어 회로도에서 하나의 저항 소자가 도시되어 있는 경우에는 2개 이상의 저항 소자가 직렬로 전기적으로 접속되는 경우를 포함하는 것으로 한다. 또한 예를 들어 회로도에서 하나의 용량 소자가 도시되어 있는 경우에는 2개 이상의 용량 소자가 병렬로 전기적으로 접속되는 경우를 포함하는 것으로 한다. 또한 예를 들어 회로도에서 하나의 트랜지스터가 도시되어 있는 경우에는 2개 이상의 트랜지스터가 직렬로 전기적으로 접속되고, 또한 각 트랜지스터의 게이트가 서로 전기적으로 접속되는 경우를 포함하는 것으로 한다. 또한 이와 마찬가지로 예를 들어 회로도에서 하나의 스위치가 도시되어 있는 경우에는 상기 스위치가 2개 이상의 트랜지스터를 가지고, 2개 이상의 트랜지스터가 직렬 또는 병렬로 전기적으로 접속되고, 각 트랜지스터의 게이트가 서로 전기적으로 접속되는 경우를 포함하는 것으로 한다.
또한 본 명세서 등에서, 회로 구성 및 디바이스 구조에 따라 노드를 단자, 배선, 전극, 도전층, 도전체, 또는 불순물 영역으로 바꿔 말할 수 있다. 또한 단자 또는 배선을 노드로 바꿔 말할 수 있다.
또한 본 명세서 등에서 "전압"과 "전위"는 적절히 바꿔 말할 수 있다. "전압"은 기준이 되는 전위와의 전위차를 말하고, 예를 들어 기준이 되는 전위를 그라운드 전위(접지 전위)로 하면, "전압"을 "전위"로 바꿔 말할 수 있다. 또한 그라운드 전위는 반드시 0V를 의미하는 것은 아니다. 또한 전위는 상대적인 것이고, 기준이 되는 전위가 변화되면, 배선에 인가되는 전위, 회로 등에 인가되는 전위, 회로 등으로부터 출력되는 전위 등도 변화된다.
또한 본 명세서 등에서 "고레벨 전위" 및 "저레벨 전위"라는 용어는 특정의 전위를 의미하는 것은 아니다. 예를 들어 2개의 배선의 양쪽이 "고레벨 전위를 인가하는 배선으로서 기능한다"라고 기재되는 경우, 양쪽의 배선이 인가하는 각 고레벨 전위는 서로 같지 않아도 된다. 또한 이와 마찬가지로 2개의 배선의 양쪽이 "저레벨 전위를 인가하는 배선으로서 기능한다"라고 기재되는 경우, 양쪽의 배선이 인가하는 각 저레벨 전위는 서로 같지 않아도 된다.
또한 "전류"란 전하의 이동 현상(전기 전도)을 말하고, 예를 들어 "양의 하전체(荷電體)의 전기 전도가 발생하고 있다"라는 기재는, "그 반대 방향으로 음의 하전체의 전기 전도가 발생하고 있다"라고 바꿔 말할 수 있다. 그러므로 본 명세서 등에서 "전류"란 별도의 설명이 없는 한, 캐리어의 이동에 따른 전하의 이동 현상(전기 전도)을 말하는 것으로 한다. 여기서 캐리어로서는 예를 들어 전자, 정공, 음이온, 양이온, 및 착이온이 있고, 전류가 흐르는 시스템(예를 들어 반도체, 금속, 전해액, 및 진공 중)에 따라 캐리어가 다르다. 또한 배선 등에서의 "전류의 방향"은 양전하를 띤 캐리어가 이동하는 방향이고, 양의 전류량으로 기재한다. 바꿔 말하면, 음전하를 띤 캐리어가 이동하는 방향은 전류의 방향과 반대 방향이고, 음의 전류량으로 표현된다. 따라서 본 명세서 등에서 전류의 양과 음(또는 전류의 방향)에 대하여 별도의 설명이 없는 경우, "소자 A로부터 소자 B로 전류가 흐른다"의 기재는 "소자 B로부터 소자 A로 전류가 흐른다"로 바꿔 말할 수 있는 것으로 한다. 또한 "소자 A에 전류가 입력된다"의 기재는 "소자 A로부터 전류가 출력된다"로 바꿔 말할 수 있는 것으로 한다.
또한 본 명세서 등에서 "제 1", "제 2", "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서 구성 요소의 개수를 한정하는 것이 아니다. 또한 구성 요소의 순서를 한정하는 것이 아니다. 예를 들어 본 명세서 등의 실시형태 중 하나에서 "제 1"로 언급된 구성 요소가 다른 실시형태 또는 청구범위에서 "제 2"로 언급된 구성 요소가 될 수도 있다. 또한 예를 들어 본 명세서 등의 실시형태 중 하나에서 "제 1"로 언급된 구성 요소가 다른 실시형태 또는 청구범위에서 생략될 수도 있다.
또한 본 명세서 등에서 "위에" 및 "아래에" 등의 배치를 나타내는 용어는 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있는 경우가 있다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 따라서 명세서 등에서 설명한 용어에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다. 예를 들어 "도전체의 상면에 위치하는 절연체"라는 표현은, 나타낸 도면의 방향을 180° 회전시킴으로써, "도전체의 하면에 위치하는 절연체"라고 바꿔 말할 수 있다.
또한 "위" 및 "아래"라는 용어는, 구성 요소의 위치 관계가 바로 위 또는 바로 아래이며 직접 접하는 것에 한정되지 않는다. 예를 들어 "절연층(A) 위의 전극(B)"이라는 표현이면, 절연층(A) 위에 전극(B)이 직접 접하여 형성될 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다. 또한 마찬가지로 예를 들어 "절연층(A) 위쪽의 전극(B)"이라는 표현이면, 절연층(A) 위에 전극(B)이 직접 접하여 형성될 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다. 또한 마찬가지로 예를 들어 "절연층(A) 아래쪽의 전극(B)"이라는 표현이면, 절연층(A) 아래에 전극(B)이 직접 접하여 형성될 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한 본 명세서 등에서 매트릭스상으로 배치된 구성 요소 및 그 위치 관계를 설명하기 위하여 "행" 및 "열"이라는 용어를 사용하는 경우가 있다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 따라서 명세서 등에서 설명한 용어에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다. 예를 들어 "행 방향"이라는 표현은 나타내는 도면의 방향을 90° 회전시킴으로써 "열 방향"으로 바꿔 말할 수 있는 경우가 있다.
또한 본 명세서 등에서 "막" 및 "층"이라는 용어는 상황에 따라 서로 바꿀 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있는 경우가 있다. 또는 경우 또는 상황에 따라 "막" 및 "층"이라는 용어를 사용하지 않고, 다른 용어로 바꿀 수 있다. 예를 들어 "도전층" 또는 "도전막"이라는 용어를 "도전체"라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 "절연층", "절연막"이라는 용어를 "절연체"라는 용어로 변경할 수 있는 경우가 있다.
또한 본 명세서 등에서 "전극", "배선", 및 "단자"라는 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극" 또는 "배선"이라는 용어는, 복수의 "전극" 또는 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다. 또한 예를 들어 "단자"는 "배선" 또는 "전극"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "단자"라는 용어는 "전극", "배선", 및 "단자" 중에서 선택된 하나 이상이 일체가 되어 형성되어 있는 경우 등도 포함한다. 그러므로 예를 들어 "전극"은 "배선" 또는 "단자"의 일부가 될 수 있고, 예를 들어 "단자"는 "배선" 또는 "전극"의 일부가 될 수 있다. 또한 "전극", "배선", 또는 "단자"라는 용어는 경우에 따라 "영역"이라는 용어로 치환되는 경우가 있다.
또한 본 명세서 등에서 "배선", "신호선", 및 "전원선"이라는 용어는, 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어 "배선"이라는 용어를 "신호선"이라는 용어로 변경할 수 있는 경우가 있다. 또한 예를 들어 "배선"이라는 용어를 "전원선" 등의 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호선" 또는 "전원선"이라는 용어를 "배선"이라는 용어로 변경할 수 있는 경우가 있다. "전원선"이라는 용어는 "신호선"이라는 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호선"이라는 용어는 "전원선"이라는 용어로 변경할 수 있는 경우가 있다. 또한 배선에 인가되는 "전위"라는 용어를 경우 또는 상황에 따라 "신호"라는 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호"라는 용어는 "전위"라는 용어로 변경할 수 있는 경우가 있다.
또한 본 명세서 등에서 반도체의 불순물이란, 예를 들어 반도체층을 구성하는 주성분 이외의 것을 말한다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이다. 불순물이 포함되면, 예를 들어 반도체의 결함 준위 밀도의 증가, 캐리어 이동도의 저하, 및 결정성의 저하 중에서 선택된 하나 이상이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 주성분 이외의 전이 금속이 있고, 특히 예를 들어 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 구체적으로는, 반도체가 실리콘층인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 및 15족 원소(다만 산소, 수소는 제외함)가 있다.
본 명세서 등에서 스위치란, 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 가지는 것을 말한다. 또는 스위치란, 전류를 흘리는 경로를 선택하고 전환하는 기능을 가지는 것을 말한다. 그러므로 스위치는 제어 단자와는 별도로 전류를 흘리는 단자를 2개 또는 3개 이상 포함하는 경우가 있다. 일례로서는, 전기적 스위치, 기계적 스위치 등을 사용할 수 있다. 즉 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정의 것에 한정되지 않는다.
전기적 스위치의 일례로서는, 트랜지스터(예를 들어 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어 PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 및 다이오드 접속의 트랜지스터), 또는 이들을 조합한 논리 회로 등이 있다. 또한 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터의 "도통 상태"란 예를 들어 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 단락되어 있다고 간주할 수 있는 상태, 또는 소스 전극과 드레인 전극 사이에 전류를 흘릴 수 있는 상태를 말한다. 또한 트랜지스터의 "비도통 상태"란 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 차단되어 있다고 간주할 수 있는 상태를 말한다. 또한 트랜지스터를 단순히 스위치로서 동작시키는 경우에는, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적 스위치의 일례로서는 MEMS(micro electro mechanical systems) 기술을 사용한 스위치가 있다. 그 스위치는 기계적으로 동작시킬 수 있는 전극을 포함하고, 그 전극의 움직임에 따라 도통과 비도통을 제어하여 동작한다.
또한 본 명세서 등에서, 메탈 마스크 또는 FMM(파인 메탈 마스크, 고정세(高精細) 메탈 마스크)을 사용하여 제작되는 디바이스를 MM(메탈 마스크) 구조의 디바이스라고 부르는 경우가 있다. 또한 본 명세서 등에서, 메탈 마스크 또는 FMM을 사용하지 않고 제작되는 디바이스를 MML(메탈 마스크리스) 구조의 디바이스라고 부르는 경우가 있다.
또한 본 명세서 등에서, 각 색의 발광 디바이스(여기서는 청색(B), 녹색(G), 및 적색(R))의 발광층을 구분 형성하거나 개별 도포하는 구조를 SBS(Side By Side) 구조라고 부르는 경우가 있다. 또한 본 명세서 등에서, 백색광을 방출할 수 있는 발광 디바이스를 백색 발광 디바이스라고 부르는 경우가 있다. 또한 백색 발광 디바이스는 착색층(예를 들어 컬러 필터)과 조합함으로써 풀 컬러 표시의 표시 장치로 할 수 있다.
또한 발광 디바이스는 싱글 구조와 탠덤 구조로 크게 나눌 수 있다. 싱글 구조의 디바이스는 한 쌍의 전극 사이에 하나의 발광 유닛을 가지고, 상기 발광 유닛은 하나 이상의 발광층을 포함하는 구성으로 하는 것이 바람직하다. 2개의 발광층을 사용하여 백색 발광을 얻는 경우, 2개의 발광층 각각의 발광색이 보색 관계가 되는 발광층을 선택하면 좋다. 예를 들어 제 1 발광층의 발광색과 제 2 발광층의 발광색을 보색 관계가 되도록 함으로써, 발광 디바이스 전체로서 백색을 발광하는 구성을 얻을 수 있다. 또한 3개 이상의 발광층을 사용하여 백색 발광을 얻는 경우, 3개 이상의 발광층 각각의 발광색이 합쳐져 발광 디바이스 전체로서 백색 발광할 수 있는 구성으로 하면 좋다.
탠덤 구조의 디바이스는 한 쌍의 전극 사이에 2개 이상의 발광 유닛을 가지고, 각 발광 유닛은 하나 이상의 발광층을 포함하는 구성으로 하는 것이 바람직하다. 백색 발광을 얻기 위해서는 복수의 발광 유닛의 발광층으로부터의 광을 합성시켜 백색 발광이 얻어지는 구성으로 하면 좋다. 또한 백색 발광이 얻어지는 구성에 대해서는, 싱글 구조의 구성과 마찬가지이다. 또한 탠덤 구조의 디바이스에서, 복수의 발광 유닛 사이에는 전하 발생층 등의 중간층이 제공되는 것이 바람직하다.
또한 상술한 백색 발광 디바이스(싱글 구조 또는 탠덤 구조)와 SBS 구조의 발광 디바이스를 비교한 경우, SBS 구조의 발광 디바이스는 백색 발광 디바이스보다 소비 전력을 낮출 수 있다. 소비 전력을 낮게 하고자 하는 경우에는 SBS 구조의 발광 디바이스를 사용하면 적합하다. 한편 백색 발광 디바이스는 제조 공정이 SBS 구조의 발광 디바이스보다 간단하기 때문에 제조 비용을 낮게 할 수 있거나, 제조 수율을 높게 할 수 있어 적합하다.
본 명세서에서 "평행"이란 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서 -5° 이상 5° 이하의 경우도 포함된다. 또한 "실질적으로 평행" 또는 "대략 평행"이란 2개의 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한 "수직"이란 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다. 또한 "실질적으로 수직" 또는 "대략 수직"이란 2개의 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다.
본 발명의 일 형태에 의하여, 공통의 입력 전압으로 구동하는 표시 화소 회로 및 촬상 화소 회로를 가지는 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 촬상 화소 회로를 작게 하여도 S/N비가 저하되지 않는 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 촬상 화소 회로를 작게 하여도 고속 촬상이 가능한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 신규 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 상술한 반도체 장치를 가지는 표시 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 화소 밀도가 큰 표시 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 상술한 표시 장치를 가지는 전자 기기를 제공할 수 있다.
또한 본 발명의 일 형태의 효과는 위에서 열거한 효과에 한정되지 않는다. 위에서 열거한 효과는 다른 효과의 존재를 방해하는 것이 아니다. 또한 다른 효과는 이하에 기재되고 본 항목에서는 언급되지 않은 효과이다. 본 항목에서 언급되지 않은 효과는 통상의 기술자라면 명세서 또는 도면 등의 기재에서 도출할 수 있는 것이고, 이들 기재에서 적절히 추출할 수 있다. 또한 본 발명의 일 형태는 위에서 열거한 효과 및 다른 효과 중 적어도 하나의 효과를 가지는 것이다. 따라서 본 발명의 일 형태는 경우에 따라서는 위에서 열거한 효과를 가지지 않는 경우도 있다.
도 1의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 블록도이다.
도 2의 (A)는 반도체 장치의 구성예를 나타낸 회로도이고, 도 2의 (B)는 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 3의 (A)는 반도체 장치의 구성예를 나타낸 회로도이고, 도 3의 (B)는 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 4의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 회로도이다.
도 5의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 회로도이다.
도 6은 반도체 장치의 구성예를 나타낸 회로도이다.
도 7은 반도체 장치의 구성예를 나타낸 블록도이다.
도 8은 반도체 장치의 구성예를 나타낸 블록도이다.
도 9는 반도체 장치의 구성예를 나타낸 회로도이다.
도 10은 화소의 일례를 나타낸 평면도이다.
도 11은 반도체 장치의 구성예를 나타낸 회로도이다.
도 12는 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 13은 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 14는 반도체 장치의 구성예를 나타낸 회로도이다.
도 15는 반도체 장치의 구성예를 나타낸 회로도이다.
도 16은 화소의 일례를 나타낸 평면도이다.
도 17은 화소의 일례를 나타낸 평면도이다.
도 18은 표시 장치의 구성예를 나타낸 단면 모식도이다.
도 19는 표시 장치의 구성예를 나타낸 블록도이다.
도 20은 촬상 장치의 구성예를 나타낸 블록도이다.
도 21은 표시 장치의 구성예를 나타낸 블록도이다.
도 22는 표시 장치의 구성예를 나타낸 단면 모식도이다.
도 23의 (A) 내지 (D)는 발광 디바이스의 구성예를 나타낸 모식도이다.
도 24는 표시 장치의 구성예를 나타낸 단면 모식도이다.
도 25의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 단면 모식도이다.
도 26의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 단면 모식도이다.
도 27의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 단면 모식도이다.
도 28의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 단면 모식도이다.
도 29의 (A) 내지 (F)는 표시 장치의 제작 방법의 일례를 나타낸 단면도이다.
도 30의 (A)는 표시 장치에 포함되는 화소 회로의 구성예를 나타낸 회로도이고, 도 30의 (B)는 표시 장치에 포함되는 화소 회로의 구성예를 나타낸 사시 모식도이다.
도 31의 (A) 내지 (D)는 표시 장치에 포함되는 화소 회로의 구성예를 나타낸 회로도이다.
도 32의 (A) 내지 (D)는 표시 장치에 포함되는 화소 회로의 구성예를 나타낸 회로도이다.
도 33의 (A) 및 (B)는 표시 장치에 포함되는 발광 디바이스 및 수광 디바이스의 배치 예를 나타낸 평면 개략도이다.
도 34의 (A) 내지 (D)는 표시 장치에 포함되는 발광 디바이스, 수광 디바이스, 및 접속 전극의 구성예를 나타낸 단면 모식도이다.
도 35의 (A) 내지 (G)는 화소의 일례를 나타낸 평면도이다.
도 36의 (A) 내지 (F)는 화소의 일례를 나타낸 평면도이다.
도 37의 (A) 내지 (H)는 화소의 일례를 나타낸 평면도이다.
도 38의 (A) 내지 (D)는 화소의 일례를 나타낸 평면도이다.
도 39의 (A) 내지 (D)는 화소의 일례를 나타낸 평면도이고, 도 39의 (E)는 표시 장치의 일례를 나타낸 단면도이다.
도 40의 (A) 및 (B) 표시 모듈의 구성예를 나타낸 도면이다.
도 41의 (A) 내지 (F)는 전자 기기의 구성예를 나타낸 도면이다.
도 42의 (A) 내지 (D)는 전자 기기의 구성예를 나타낸 도면이다.
도 43의 (A) 내지 (C)는 전자 기기의 구성예를 나타낸 도면이다.
도 44의 (A) 내지 (H)는 전자 기기의 구성예를 나타낸 도면이다.
도 2의 (A)는 반도체 장치의 구성예를 나타낸 회로도이고, 도 2의 (B)는 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 3의 (A)는 반도체 장치의 구성예를 나타낸 회로도이고, 도 3의 (B)는 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 4의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 회로도이다.
도 5의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 회로도이다.
도 6은 반도체 장치의 구성예를 나타낸 회로도이다.
도 7은 반도체 장치의 구성예를 나타낸 블록도이다.
도 8은 반도체 장치의 구성예를 나타낸 블록도이다.
도 9는 반도체 장치의 구성예를 나타낸 회로도이다.
도 10은 화소의 일례를 나타낸 평면도이다.
도 11은 반도체 장치의 구성예를 나타낸 회로도이다.
도 12는 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 13은 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 14는 반도체 장치의 구성예를 나타낸 회로도이다.
도 15는 반도체 장치의 구성예를 나타낸 회로도이다.
도 16은 화소의 일례를 나타낸 평면도이다.
도 17은 화소의 일례를 나타낸 평면도이다.
도 18은 표시 장치의 구성예를 나타낸 단면 모식도이다.
도 19는 표시 장치의 구성예를 나타낸 블록도이다.
도 20은 촬상 장치의 구성예를 나타낸 블록도이다.
도 21은 표시 장치의 구성예를 나타낸 블록도이다.
도 22는 표시 장치의 구성예를 나타낸 단면 모식도이다.
도 23의 (A) 내지 (D)는 발광 디바이스의 구성예를 나타낸 모식도이다.
도 24는 표시 장치의 구성예를 나타낸 단면 모식도이다.
도 25의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 단면 모식도이다.
도 26의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 단면 모식도이다.
도 27의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 단면 모식도이다.
도 28의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 단면 모식도이다.
도 29의 (A) 내지 (F)는 표시 장치의 제작 방법의 일례를 나타낸 단면도이다.
도 30의 (A)는 표시 장치에 포함되는 화소 회로의 구성예를 나타낸 회로도이고, 도 30의 (B)는 표시 장치에 포함되는 화소 회로의 구성예를 나타낸 사시 모식도이다.
도 31의 (A) 내지 (D)는 표시 장치에 포함되는 화소 회로의 구성예를 나타낸 회로도이다.
도 32의 (A) 내지 (D)는 표시 장치에 포함되는 화소 회로의 구성예를 나타낸 회로도이다.
도 33의 (A) 및 (B)는 표시 장치에 포함되는 발광 디바이스 및 수광 디바이스의 배치 예를 나타낸 평면 개략도이다.
도 34의 (A) 내지 (D)는 표시 장치에 포함되는 발광 디바이스, 수광 디바이스, 및 접속 전극의 구성예를 나타낸 단면 모식도이다.
도 35의 (A) 내지 (G)는 화소의 일례를 나타낸 평면도이다.
도 36의 (A) 내지 (F)는 화소의 일례를 나타낸 평면도이다.
도 37의 (A) 내지 (H)는 화소의 일례를 나타낸 평면도이다.
도 38의 (A) 내지 (D)는 화소의 일례를 나타낸 평면도이다.
도 39의 (A) 내지 (D)는 화소의 일례를 나타낸 평면도이고, 도 39의 (E)는 표시 장치의 일례를 나타낸 단면도이다.
도 40의 (A) 및 (B) 표시 모듈의 구성예를 나타낸 도면이다.
도 41의 (A) 내지 (F)는 전자 기기의 구성예를 나타낸 도면이다.
도 42의 (A) 내지 (D)는 전자 기기의 구성예를 나타낸 도면이다.
도 43의 (A) 내지 (C)는 전자 기기의 구성예를 나타낸 도면이다.
도 44의 (A) 내지 (H)는 전자 기기의 구성예를 나타낸 도면이다.
본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 채널 형성 영역에 금속 산화물이 포함되는 경우, 상기 금속 산화물을 산화물 반도체라고 하는 경우가 있다. 즉 금속 산화물이 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 가지는 트랜지스터의 채널 형성 영역을 구성할 수 있는 경우, 상기 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor)라고 할 수 있다. 또한 OS 트랜지스터라고 기재하는 경우에는, 금속 산화물 또는 산화물 반도체를 포함하는 트랜지스터로 바꿔 말할 수 있다.
또한 본 명세서 등에서, 질소를 포함하는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 포함하는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 하여도 좋다.
또한 본 명세서 등에서 각 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한 하나의 실시형태에 복수의 구성예가 기재되는 경우에는, 구성예를 서로 적절히 조합할 수 있다.
또한 어떤 하나의 실시형태에서 설명하는 내용(일부 내용이어도 좋음)은, 그 실시형태에서 설명하는 다른 내용(일부 내용이어도 좋음)과, 하나 또는 복수의 다른 실시형태에서 설명하는 내용(일부 내용이어도 좋음) 중 적어도 하나의 내용에 대하여 적용, 조합, 또는 치환 등을 할 수 있다.
또한 실시형태에서 설명하는 내용이란, 각 실시형태에서 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다.
또한 어떤 하나의 실시형태에서 제시하는 도면(일부이어도 좋음)은 그 도면의 다른 부분, 그 실시형태에서 제시하는 다른 도면(일부이어도 좋음), 하나 또는 복수의 다른 실시형태에서 제시하는 도면(일부이어도 좋음) 중 적어도 하나의 도면과 조합함으로써 더 많은 도면을 구성할 수 있다.
본 명세서에 기재되는 실시형태에 대하여 도면을 참조하여 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한 실시형태의 발명의 구성에서 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이의 반복적인 설명은 생략하는 경우가 있다. 또한 사시도 등에서는, 도면의 명확성을 기하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다.
또한 본 명세서의 도면에 있어서 각 실시형태에 따른 구성을 설명하기 위하여 평면도를 사용하는 경우가 있다. 평면도란 일례로서 구성을 수평 방향으로 절단한 면(단면)의 상태를 나타낸 도면이다. 또한 평면도에 숨은선(예를 들어 파선)이 기재되어 있음으로써, 구성에 포함되어 있는 복수 요소의 위치 관계 또는 상기 복수 요소의 중첩 관계를 나타낼 수 있다. 또한 본 명세서 등에서 "평면도"라는 용어는 "투영도", "상면도", 또는 "하면도"라는 용어로 환언할 수 있는 것으로 한다. 또한 상황에 따라서는 구성을 수평 방향으로 절단한 면(단면)이 아니라 수평 방향과 상이한 방향으로 절단한 면(단면)을 평면도라고 하는 경우가 있다.
또한 본 명세서의 도면에 있어서 각 실시형태에 따른 구성을 설명하기 위하여 단면도를 사용하는 경우가 있다. 단면도란 일례로서 구성을 수직 방향으로 절단한 면(단면)의 상태를 나타낸 도면이다. 또한 본 명세서 등에서 '단면도'라는 용어는 '정면도' 또는 '측면도'라는 용어로 환언할 수 있는 것으로 한다. 또한 상황에 따라서는 구성을 수직 방향으로 절단한 면(단면)이 아니라 수직 방향과 상이한 방향으로 절단한 면(단면)을 단면도라고 하는 경우가 있다.
본 명세서 등에서 복수의 요소에 같은 부호를 사용하는 경우, 특히 이들을 구별할 필요가 있을 때는, 부호에 "_1", "[n]", "[m, n]" 등의 식별용 부호를 붙여서 기재하는 경우가 있다. 또한 도면 등에서 부호에 "_1", "[n]", "[m, n]" 등의 식별용 부호를 붙여서 기재하고, 본 명세서 등에서 이들을 구별할 필요가 없는 경우에는, 식별용 부호를 기재하지 않는 경우가 있다.
또한 본 명세서의 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 그 스케일에 반드시 한정되는 것은 아니다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 노이즈에 기인한 신호, 전압, 또는 전류의 편차, 혹은 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치에 대하여 설명한다.
<구성예 1>
도 1의 (A)는 표시 장치의 표시 영역에 포함될 수 있는 표시 화소 회로 및 촬상 화소 회로를 나타낸 블록도이고, 도 1의 (A)에 나타낸 회로(AP)는 본 발명의 일 형태의 반도체 장치의 일례이다. 회로(AP)는 회로(PX)와 회로(PV)를 가진다.
회로(PX)는 일례로서 표시 화소 회로로서의 기능을 가진다. 표시 화소 회로는 일례로서 액정 표시 디바이스 및 발광 디바이스 중 적어도 한쪽이 적용된 화소로 할 수 있다. 또한 발광 디바이스로서는 예를 들어 유기 EL 재료를 포함한 발광 디바이스, LED(마이크로 LED를 포함함) 등이 있다. 또한 본 실시형태에서는 회로(PX)에는 유기 EL 재료가 포함된 발광 디바이스가 적용된 것으로 하여 설명한다. 특히 고휘도 발광이 가능한 발광 디바이스로부터 방출되는 광의 휘도는 예를 들어 500cd/m2 이상, 바람직하게는 1000cd/m2 이상 10000cd/m2 이하, 더 바람직하게는 2000cd/m2 이상 5000cd/m2 이하로 할 수 있다. 또한 회로(PX) 등에 적용할 수 있는 화소 회로에 대해서는 실시형태 4에서 자세히 설명한다.
회로(PV)는 예를 들어 촬상 화소 회로로서의 기능을 가진다. 촬상 화소 회로는 예를 들어 촬상 디바이스로서 기능하는 수광 디바이스를 가진다.
회로(PX)는 예를 들어 배선(SL)과, 배선(GL)과, 배선(CT)에 전기적으로 접속되어 있다.
배선(SL)은 예를 들어 회로(PX)에 대하여, 화상 데이터 신호를 송신하는 배선으로서 기능한다. 또는 배선(SL)은 예를 들어 정전압 또는 가변 전위(펄스 전압이라고 부르는 경우가 있음)를 인가하는 배선으로 하여도 좋다.
배선(GL)은 예를 들어 화상 데이터 신호가 송신될 회로(PX)를 선택하기 위한 선택 신호를 송신하는 배선으로서 기능한다. 또는 배선(GL)은 예를 들어 정전위를 인가하는 배선으로 하여도 좋다.
배선(CT)은 예를 들어 회로(PX)에 정전위를 인가하는 배선으로서 기능한다. 또한 배선(CT)은 일례로서 회로(PX)에 포함되는 발광 디바이스의 단자에 전기적으로 접속되어 있는 것으로 한다. 이 경우 상기 정전위는 예를 들어 접지 전위 또는 음의 전위로 하는 것이 바람직하다. 또는 배선(CT)은 예를 들어 가변 전위를 인가하는 배선으로 하여도 좋다.
회로(PV)는 예를 들어 배선(TX)과, 배선(RS)과, 배선(SE)과, 배선(OL)과, 배선(CT)에 전기적으로 접속되어 있다.
배선(TX)은 예를 들어 회로(PV)에 포함되는 수광 디바이스가 촬상을 수행하기 위한 트리거 신호를 송신하는 배선으로서 기능한다. 또는 배선(TX)은 예를 들어 정전압을 인가하는 배선으로 하여도 좋다.
배선(RS)은 예를 들어 회로(PV)에 포함되는 수광 디바이스에 의하여 촬상된 촬상 데이터를 소거하기 위한 트리거 신호를 송신하는 배선으로서 기능한다. 또한 촬상 데이터의 소거 동작은 예를 들어 회로(PV)에서 새로 촬상을 수행하기 위하여, 회로(PV)에 유지된 촬상 데이터에 따른 전위를 초기화하는 동작이라고 바꿔 말할 수 있다. 또는 배선(RS)은 예를 들어 정전압을 인가하는 배선으로 하여도 좋다.
배선(SE)은 예를 들어 회로(PV)에 포함되는 수광 디바이스에 의하여 촬상된 촬상 데이터를 판독하기 위한 트리거 신호를 송신하는 배선으로서 기능한다. 또는 배선(SE)은 예를 들어 정전위를 인가하는 배선으로 하여도 좋다.
배선(OL)은 예를 들어 회로(PV)에 포함되는 수광 디바이스에 의하여 촬상된 촬상 데이터를 신호로서 송신하는 배선으로서 기능한다. 또는 배선(OL)은 예를 들어 정전위 또는 가변 전위 등을 인가하는 배선으로 하여도 좋다.
또한 배선(CT)은 회로(PV)에 대해서도 정전위를 인가하는 배선으로서 기능한다. 또한 배선(CT)은 예를 들어 회로(PV)에 포함되는 수광 디바이스의 단자에 전기적으로 접속되어 있는 것으로 한다.
또한 도 1의 (A)에는 각종 배선이 도시되어 있지만, 배선(SL), 배선(GL), 배선(TX), 배선(RS), 배선(SE), 배선(OL), 및 배선(CT) 이외의 배선이 회로(PX) 및 회로(PV) 중 한쪽 또는 양쪽에 전기적으로 접속되어 있어도 좋다. 예를 들어 도 1의 (A)에는 도시되지 않았지만, 회로(PX) 및 회로(PV) 중 한쪽 또는 양쪽을 구동시키기 위한 전원 전압을 인가하는 배선이 회로(AP)에 전기적으로 접속되어 있어도 좋다.
또한 도 1의 (A)에 도시된 각종 배선 중 적어도 하나는 하나가 아니라 복수로 하여도 좋다. 예를 들어 도 1의 (A)에 도시된 배선(GL)은 하나가 아니라 복수로 하여도 좋다. 또한 예를 들어 도 1의 (A)에 도시된 배선(RS)은 하나가 아니라 복수로 하여도 좋다.
또한 도 1의 (A)에서는 회로(AP)가 표시 화소 회로로서 하나의 회로(PX)를 가지는 구성을 나타내었지만, 회로(AP)에 포함되는 표시 화소 회로는 복수로 하여도 좋다. 특히 복수의 표시 화소 회로는 일례로서 적색(R), 녹색(G), 및 청색(B)의 3색으로 할 수 있다. 또는 복수의 표시 화소 회로는 예를 들어 상술한 적색(R), 녹색(G), 및 청색(B)의 3색에 시안, 마젠타, 황색, 및 백색 중에서 선택된 하나 이상의 색을 더하여 4색 이상으로 하여도 좋다. 또한 상이한 색을 표현하는 화소 각각을 부화소라고 부르고, 복수의 상이한 색의 부화소로 백색을 표현하는 경우, 본 명세서 등에서는 그 복수의 부화소를 통틀어 화소라고 부르는 경우가 있다.
도 1의 (B)에는 일례로서, 적색(R)의 표시 화소 회로인 회로(PX_R), 녹색(G)의 표시 화소 회로인 회로(PX_G), 및 청색(B)의 표시 화소 회로인 회로(PX_B)의 3개의 표시 화소 회로를 가지는 회로(AP)의 구성을 나타내었다. 또한 도 1의 (B)는 도 1의 (A)의 배선(SL)에 상당하는 배선(SL_R), 배선(SL_G), 및 배선(SL_B)을 도시한 것이고, 배선(SL_R)은 일례로서 회로(PX_R)에 전기적으로 접속되고, 배선(SL_G)은 일례로서 회로(PX_G)에 전기적으로 접속되고, 배선(SL_B)은 일례로서 회로(PX_B)에 전기적으로 접속되어 있다.
또한 표시 화소 회로 및 촬상 화소 회로 각각의 배치 순서는 도 1의 (B)에 나타낸 순서에 한정되지 않고, 상황에 따라 배치 순서를 변경하여도 좋다.
<구체적인 예 1>
도 2의 (A)에는 도 1의 (A)의 회로(AP)에 적용할 수 있는 회로의 구성예를 나타내었다.
도 2의 (A)에 나타낸 회로(PX)는 트랜지스터(Tr1)와 발광 디바이스(ED)를 가진다. 또한 도 2의 (A)의 회로(PX)에는 트랜지스터(Tr1) 및 발광 디바이스(ED)만을 도시하였지만, 회로(PX)의 구성에 따라서는 회로(PX)에는 트랜지스터(Tr1) 및 발광 디바이스(ED) 이외의 회로 소자가 포함되어도 좋다.
또한 회로(PV)는 트랜지스터(M1) 내지 트랜지스터(M5)와, 용량 소자(CV1)와, 수광 디바이스(PD)를 가진다.
또한 도 2의 (A)에서는 발광 디바이스(ED) 및 수광 디바이스(PD)의 양쪽의 일례로서, 애노드 및 캐소드를 가지는 회로 소자를 도시하였다.
또한 트랜지스터(Tr1) 및 트랜지스터(M1) 내지 트랜지스터(M5)로서는 예를 들어 OS 트랜지스터를 적용하는 것이 바람직하다. 특히, OS 트랜지스터의 채널 형성 영역에 포함되는 금속 산화물로서는, 예를 들어 인듐, 원소 M, 및 아연을 포함한 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류)을 사용하는 것이 바람직하다. 또한 상기 트랜지스터로서는, 채널 형성 영역에 실리콘을 포함한 트랜지스터(이하, Si 트랜지스터라고 함)를 적용하여도 좋다. 또한 실리콘으로서는 예를 들어 단결정 실리콘, 비정질 실리콘(수소화 비정질 실리콘이라고 하는 경우가 있음), 미결정 실리콘, 또는 다결정 실리콘(저온 다결정 실리콘(LTPS)을 포함함)을 사용할 수 있다. 또한 OS 트랜지스터, Si 트랜지스터 이외의 트랜지스터로서는 예를 들어 저마늄 등이 채널 형성 영역에 포함되는 트랜지스터, 셀레늄화 아연, 황화 카드뮴, 비소화 갈륨, 인화 인듐, 질화 갈륨, 또는 실리콘 저마늄 등의 화합물 반도체가 채널 형성 영역에 포함되는 트랜지스터, 카본 나노 튜브가 채널 형성 영역에 포함되는 트랜지스터, 또는 유기 반도체가 채널 형성 영역에 포함되는 트랜지스터를 사용할 수 있다.
또한 본 발명의 일 형태의 반도체 장치에는 예를 들어 OS 트랜지스터와 Si 트랜지스터의 양쪽이 포함되어도 좋다. 특히 Si 트랜지스터인 LTPS 트랜지스터와 OS 트랜지스터의 양쪽을 사용함으로써, 소비 전력이 낮고 구동 능력이 높은 반도체 장치를 실현할 수 있다. 또한 LTPS 트랜지스터와 OS 트랜지스터를 조합한 구성을 LTPO라고 부르는 경우가 있다. 또한 더 적합한 예로서, 배선 간의 도통, 비도통을 제어하기 위한 스위치로서 기능하는 트랜지스터에 OS 트랜지스터를 적용하고, 전류를 제어하는 트랜지스터에 LTPS 트랜지스터를 적용하는 것이 바람직하다.
도 2의 (A)에 도시된 트랜지스터(Tr1) 및 트랜지스터(M1) 내지 트랜지스터(M5)는 일례로서는 채널 상하에 게이트를 가지는 구조의 n채널형 트랜지스터로 하고, 트랜지스터(Tr1) 및 트랜지스터(M1) 내지 트랜지스터(M5) 각각은 제 1 게이트와 제 2 게이트를 가진다. 다만 본 명세서 등에서 편의상 일례로서 제 1 게이트를 게이트(프런트 게이트라고 기재하는 경우가 있음)로 하고, 제 2 게이트를 백 게이트로 하여 구별되도록 기재하는 경우가 있다. 또한 본 명세서 등에서 제 1 게이트와 제 2 게이트는 서로 교환할 수 있고, 그러므로 "게이트"라는 용어는 "백 게이트"라는 용어로 환언하여 기재할 수 있다. 마찬가지로 "백 게이트"라는 용어는 "게이트"라는 용어로 환언하여 기재할 수 있다. 구체적인 예로서, "게이트는 제 1 배선에 전기적으로 접속되고, 백 게이트는 제 2 배선에 전기적으로 접속되어 있다"와 같은 접속 구성은, "백 게이트는 제 1 배선에 전기적으로 접속되고, 게이트는 제 2 배선에 전기적으로 접속되어 있다"와 같은 접속 구성으로 치환할 수 있다.
도 2의 (A)에서 트랜지스터(Tr1), 트랜지스터(M1) 내지 트랜지스터(M5)에는 백 게이트가 도시되고, 상기 백 게이트의 접속 구성에 대해서는 도시되지 않았지만, 상기 백 게이트의 전기적인 접속 대상은 설계 단계에서 결정할 수 있다. 예를 들어 백 게이트를 가지는 트랜지스터에서 그 트랜지스터의 온 전류를 높이기 위하여 게이트와 백 게이트를 전기적으로 접속하여도 좋다. 즉 예를 들어 트랜지스터(Tr1)의 게이트와 백 게이트를 전기적으로 접속하여도 좋고, 트랜지스터(M1)의 게이트와 백 게이트를 전기적으로 접속하여도 좋다. 또한 예를 들어 백 게이트를 가지는 트랜지스터에 있어서 그 트랜지스터의 문턱 전압을 변동시키기 위하여 또는 그 트랜지스터의 오프 전류를 작게 하기 위하여, 그 트랜지스터의 백 게이트와 외부 회로를 전기적으로 접속하기 위한 배선을 제공함으로써, 상기 외부 회로에 의하여 그 트랜지스터의 백 게이트에 전위를 인가하는 구성으로 하여도 좋다.
또한 도 2의 (A)에 도시된 트랜지스터(Tr1) 및 트랜지스터(M1) 내지 트랜지스터(M5)는 백 게이트를 가지지만, 본 발명의 일 형태의 반도체 장치는 이에 한정되지 않는다. 예를 들어 도 2의 (A)에 도시된 트랜지스터(Tr1) 및 트랜지스터(M1) 내지 트랜지스터(M5)는 백 게이트를 가지지 않는 구성, 즉 싱글 게이트 구조의 트랜지스터로 하여도 좋다. 또한 일부의 트랜지스터는 백 게이트를 가지는 구성이고, 다른 일부의 트랜지스터는 백 게이트를 가지지 않는 구성이어도 좋다.
또한 도 2의 (A)에 도시된 트랜지스터(Tr1) 및 트랜지스터(M1) 내지 트랜지스터(M5)는 n채널형 트랜지스터로 하였지만, 본 발명의 일 형태의 반도체 장치는 이에 한정되지 않는다. 예를 들어 트랜지스터(Tr1) 및 트랜지스터(M1) 내지 트랜지스터(M5)의 일부 또는 전체를 p채널형 트랜지스터로 변경하여도 좋다.
또한 상기 트랜지스터의 구조, 극성에 관한 변경예는 트랜지스터(Tr1) 및 트랜지스터(M1) 내지 트랜지스터(M5)만으로 한정되지 않는다. 예를 들어 명세서의 다른 부분에 기재된 트랜지스터 또는 다른 도면에 나타낸 트랜지스터에 대해서도 마찬가지로 구조, 극성을 변경하여도 좋다.
회로(PX)에서 예를 들어 트랜지스터(Tr1)의 제 1 단자는 배선(SL)에 전기적으로 접속되고, 트랜지스터(Tr1)의 게이트는 배선(GL)에 전기적으로 접속되어 있다. 또한 발광 디바이스(ED)의 캐소드는 배선(CT)에 전기적으로 접속되어 있다.
또한 회로(PX)에는 트랜지스터(Tr1) 및 발광 디바이스(ED) 이외의 회로 소자가 포함되는 경우가 있다. 예를 들어 도 2의 (A)의 회로(PX)의 회로 구성은 회로(PX)가 가질 수 있는 기능에 따라 변경되는 경우가 있고, 도 2의 (A)의 회로(PX)에서는 발광 디바이스(ED)의 애노드의 전기적인 접속 대상 및 트랜지스터(Tr1)의 제 2 단자의 전기적인 접속 대상은 한정되지 않는다. 그러므로 도 2의 (A)의 회로(PX)에서는 발광 디바이스(ED)의 애노드의 전기적인 접속 대상 및 트랜지스터(Tr1)의 제 2 단자의 전기적인 접속 대상을 도시하지 않았다. 또한 도 2의 (A)의 회로(PX)에 적용할 수 있는 표시 화소 회로의 구성예에 대해서는 후술한다.
또한 회로(PV)에서 예를 들어 트랜지스터(M1)의 제 1 단자는 배선(OL)에 전기적으로 접속되고, 트랜지스터(M1)의 게이트는 배선(SE)에 전기적으로 접속되고, 트랜지스터(M1)의 제 2 단자는 트랜지스터(M2)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(M2)의 제 2 단자는 배선(VDE)에 전기적으로 접속되고, 트랜지스터(M2)의 게이트는 트랜지스터(M3)의 제 1 단자와 용량 소자(CV1)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(M3)의 제 2 단자는 배선(VR2)에 전기적으로 접속되고, 트랜지스터(M3)의 게이트는 배선(RS2)에 전기적으로 접속되어 있다. 용량 소자(CV1)의 제 2 단자는 트랜지스터(M4)의 제 1 단자와 트랜지스터(M5)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(M4)의 제 2 단자는 배선(VR1)에 전기적으로 접속되고, 트랜지스터(M4)의 게이트는 배선(RS1)에 전기적으로 접속되어 있다. 트랜지스터(M5)의 제 2 단자는 수광 디바이스(PD)의 애노드에 전기적으로 접속되고, 트랜지스터(M5)의 게이트는 배선(TX)에 전기적으로 접속되어 있다. 또한 수광 디바이스(PD)의 캐소드는 배선(CT)에 전기적으로 접속되어 있다.
또한 본 명세서 등에서 트랜지스터(M2)의 게이트와, 트랜지스터(M3)의 제 1 단자와, 용량 소자(CV1)의 제 1 단자의 전기적인 접속점을 노드(N2)로 한다. 또한 마찬가지로 용량 소자(CV1)의 제 2 단자와, 트랜지스터(M4)의 제 1 단자와, 트랜지스터(M5)의 제 1 단자의 전기적인 접속점을 노드(N1)로 한다.
배선(VR1), 배선(VR2), 배선(VDE)은 일례로서, 정전위를 인가하는 배선으로서 기능한다. 특히, 배선(VR1)이 인가하는 정전위는 예를 들어 배선(CT)이 인가하는 정전위와 동등한 전위로 하는 것이 바람직하다. 또한 배선(VR2)이 인가하는 정전위는 예를 들어 배선(VR1)이 인가하는 정전위보다 높은 전위로 하는 것이 바람직하다. 또한 배선(VDE)이 인가하는 정전위는 예를 들어 고레벨 전위, 배선(VR2)이 인가하는 정전위에 동등한 전위, 배선(VR2)이 인가하는 정전위보다 높은 전위 등으로 하는 것이 바람직하다.
<<동작예 1>>
다음으로, 도 2의 (A)의 회로(AP)에 포함되는 회로(PV)의 동작예에 대하여 설명한다.
도 2의 (B)는 도 2의 (A)의 회로(AP)의 동작예를 나타낸 타이밍 차트이다. 도 2의 (B)의 타이밍 차트는 일례로서 시각 T01부터 시각 T06까지 사이 및 그 근방의 배선(RS1), 배선(RS2), 배선(TX), 배선(SE), 노드(N1), 노드(N2), 및 배선(OL) 각각의 전위 변동을 나타낸 것이다.
또한 본 동작예에서 배선(RS1)이 인가하는 고레벨 전위를 VHigh1로 하고, 배선(RS1)이 인가하는 저레벨 전위를 VLow1로 한다. 또한 배선(RS2)이 인가하는 고레벨 전위를 VHigh2로 하고, 배선(RS2)이 인가하는 저레벨 전위를 VLow2로 한다. 또한 배선(TX)이 인가하는 고레벨 전위를 VHigh3으로 하고, 배선(TX)이 인가하는 저레벨 전위를 VLow3으로 한다. 또한 배선(SE)이 인가하는 고레벨 전위를 VHigh4로 하고, 배선(SE)이 인가하는 저레벨 전위를 VLow4로 한다.
또한 본 동작예에서 배선(VR1)이 인가하는 정전압을 VCATH로 하고, 배선(VR2)이 인가하는 정전압을 VLVSH로 한다. 또한 배선(VDE)이 인가하는 정전압을 VDD로 한다. 또한 배선(CT)이 인가하는 정전압을 배선(VR1)이 인가하는 정전압과 같은 VCATH로 한다.
또한 시각 T01 이전에는 배선(OL)에는 일례로서 VPRE가 프리차지되어 있는 것으로 한다. 또한 배선(OL)에 VPRE를 프리차지하는 타이밍은 시각 T01 이전이 아니라, 시각 T01부터 시각 T05까지 사이라면 어느 타이밍이라도 좋다. 또한 배선(OL)에 대한 전위(VPRE)의 프리차지 후에서는 배선(OL)은 플로팅 상태인 것으로 한다.
또한 본 동작예에서는 VLVSH는 VCATH보다 높은 전위로 한다. 또한 VLVSH와 VPRE는 서로 동등한 전위로 하여도 좋다. 또한 VDD는 VCATH, VLVSH, 및 VPRE보다 높은 전위로 한다.
또한 VHigh4와 VPRE 각각은 VHigh4와 VPRE의 차이가 트랜지스터(M4)의 문턱 전압보다 높아지는 전위로 하고, 또한 VLow4와 VPRE 각각은 VLow4와 VPRE의 차이가 트랜지스터(M4)의 문턱 전압 이하가 되는 전위로 한다.
또한 VHigh1과 VCATH 각각은 VHigh1과 VCATH의 차이가 트랜지스터(M4)의 문턱 전압보다 높아지는 전위로 하고, 또한 VLow1과 VCATH 각각은 VLow1과 VCATH의 차이가 트랜지스터(M4)의 문턱 전압 이하가 되는 전위로 한다. 또한 VHigh2와 VLVSH 각각은 VHigh2와 VLVSH의 차이가 트랜지스터(M3)의 문턱 전압보다 높아지는 전위로 하고, 또한 VLow2와 VLVSH 각각은 VLow2와 VLVSH의 차이가 트랜지스터(M3)의 문턱 전압 이하가 되는 전위로 한다. 또한 VHigh3과 VCATH 각각은 VHigh3과 VCATH의 차이가 트랜지스터(M5)의 문턱 전압보다 높아지는 전위로 하고, 또한 VLow3과 VCATH 각각은 VLow3과 VCATH의 차이가 트랜지스터(M5)의 문턱 전압 이하가 되는 전위로 한다.
상술한 바와 같이, 트랜지스터(M4)와 트랜지스터(M5) 각각의 문턱 전압이 동등한 경우, VHigh1과 VHigh3을 서로 동등한 전위로 하여도 좋고, VLow1과 VLow3을 서로 동등한 전위로 하여도 좋다.
[시각 T01 내지 시각 T02]
시각 T01부터 시각 T02까지 사이에서, 배선(TX)에는 저레벨 전위(VLow3)가 입력되고, 배선(RS1)에는 저레벨 전위(VLow1)가 입력되고, 배선(RS2)에는 저레벨 전위(VLow2)가 입력되고, 배선(SE)에는 저레벨 전위(VLow4)가 입력되어 있다.
또한 시각 T01부터 시각 T02까지 사이의 노드(N1) 및 노드(N2)의 전위를 각각 Vini1 및 Vini2로 한다. 또한 Vini1 및 Vini2 각각은 일례로서 VCATH 이상의 전위로 한다. Vini1 및 Vini2 각각은 예를 들어 시각 T01 전의 시각에서 회로(PV)에 의하여 촬상된 촬상 데이터에 따른 전위로 할 수 있다.
트랜지스터(M4)의 게이트에는 배선(RS1)으로부터 저레벨 전위(VLow1)가 인가되고, 트랜지스터(M4)의 게이트-소스 간 전압이 VLow1-VCATH가 된다. VLow1-VCATH는 트랜지스터(M4)의 문턱 전압 이하이기 때문에 트랜지스터(M4)는 오프 상태이다.
또한 트랜지스터(M5)의 게이트에는 배선(TX)으로부터 저레벨 전위(VLow3)가 인가된다. 이때 트랜지스터(M5)의 게이트-소스 간 전압은 트랜지스터(M5)의 문턱 전압 이하가 되어 트랜지스터(M5)가 오프 상태가 되는 것으로 한다.
또한 트랜지스터(M3)의 게이트에는 배선(RS2)으로부터 저레벨 전위(VLow2)가 인가되고, 트랜지스터(M3)의 게이트-소스 간 전압이 VLow2-VLVSH가 된다. VLow2-VLVSH는 트랜지스터(M3)의 문턱 전압 이하이기 때문에 트랜지스터(M3)는 오프 상태이다.
또한 트랜지스터(M1)의 게이트에는 배선(SE)으로부터 저레벨 전위(VLow4)가 인가된다. 이때 트랜지스터(M1)의 게이트-소스 간 전압은 트랜지스터(M1)의 문턱 전압 이하가 되어 트랜지스터(M1)가 오프 상태가 되는 것으로 한다.
시각 T01부터 시각 T02까지 사이에서는 트랜지스터(M2)의 게이트에는 Vini2가 인가되고, 트랜지스터(M2)의 제 2 단자에는 배선(VDE)으로부터 전위(VDD)가 인가된다. 여기서는 트랜지스터(M2)의 제 1 단자의 전위가 VDD보다 낮은 것으로 하고, 트랜지스터(M2)의 제 1 단자가 소스로서 기능하는 것으로 한다. 또한 트랜지스터(M2)의 게이트-소스 간 전압에 따라서는 트랜지스터(M2)가 온 상태가 되지만, 상술한 바와 같이 트랜지스터(M1)는 오프 상태가 되기 때문에, 배선(VDE)으로부터 트랜지스터(M2) 및 트랜지스터(M1)를 통하여 배선(OL)에 전류는 흐르지 않는다.
[시각 T02 내지 시각 T03]
시각 T02부터 시각 T03까지 사이에서 배선(RS1)에는 고레벨 전위(VHigh1)가 입력되고, 배선(RS2)에는 고레벨 전위(VHigh2)가 입력된다. 또한 배선(TX)에는 고레벨 전위(VHigh3)가 입력된다.
이때, 트랜지스터(M4)의 게이트에는 배선(RS1)으로부터 고레벨 전위(VHigh1)가 인가되고, 트랜지스터(M4)의 게이트-소스 간 전압이 VHigh1-VCATH가 된다. VHigh1-VCATH는 트랜지스터(M4)의 문턱 전압보다 높기 때문에 트랜지스터(M4)는 온 상태가 된다. 따라서 배선(VR1)과 트랜지스터(M5)의 제 1 단자(용량 소자(CV1)의 제 2 단자 또는 노드(N1)) 사이가 도통 상태가 되기 때문에, 트랜지스터(M5)의 제 1 단자(용량 소자(CV1)의 제 2 단자 또는 노드(N1))의 전위는 VCATH가 된다.
또한 트랜지스터(M5)의 게이트에는 배선(TX)으로부터 고레벨 전위(VHigh3)가 인가되고, 트랜지스터(M5)의 게이트-소스 간 전압이 VHigh3-VCATH가 된다. VHigh3-VCATH는 트랜지스터(M5)의 문턱 전압보다 높기 때문에 트랜지스터(M5)는 온 상태가 된다. 따라서 배선(VR1)과 수광 디바이스(PD)의 애노드 사이가 도통 상태가 되기 때문에 수광 디바이스(PD)의 애노드의 전위는 VCATH가 된다.
이때 수광 디바이스(PD)의 애노드-캐소드 간 전압은 0V가 되기 때문에 수광 디바이스(PD)의 애노드-캐소드 간에는 전류가 흐르지 않는다.
또한 트랜지스터(M3)의 게이트에는 배선(RS2)으로부터 고레벨 전위(VHigh2)가 인가되고, 트랜지스터(M3)의 게이트-소스 간 전압이 VHigh2-VLVSH가 된다. VHigh2-VLVSH는 트랜지스터(M3)의 문턱 전압보다 높기 때문에 트랜지스터(M3)는 온 상태가 된다. 따라서 배선(VR2)과 트랜지스터(M2)의 게이트(용량 소자(CV1)의 제 1 단자 또는 노드(N2)) 사이가 도통 상태가 되기 때문에, 트랜지스터(M2)의 게이트(용량 소자(CV1)의 제 1 단자 또는 노드(N2))의 전위는 VLVSH가 된다.
시각 T02부터 시각 T03까지 사이에서는 상술한 바와 같이, 트랜지스터(M2)의 게이트에 전위(VLVSH)가 인가되고, 트랜지스터(M2)의 제 2 단자에는 배선(VDE)으로부터 전위(VDD)가 인가된다. 여기서도 시각 T01부터 시각 T02까지 사이와 마찬가지로, 트랜지스터(M2)의 제 1 단자의 전위가 VDD보다 낮은 것으로 하고, 트랜지스터(M2)의 제 1 단자가 소스로서 기능하는 것으로 한다. 또한 트랜지스터(M2)의 게이트-소스 간 전압에 따라서는 트랜지스터(M2)가 온 상태가 되지만, 시각 T02부터 시각 T03까지 사이에서는 트랜지스터(M2)는 오프 상태인 것이 바람직하다. 또한 시각 T01부터 시각 T02까지 사이와 마찬가지로, 트랜지스터(M1)는 오프 상태가 되기 때문에, 배선(VDE)으로부터 트랜지스터(M2) 및 트랜지스터(M1)를 통하여 배선(OL)에 전류가 흐르지 않는다.
[시각 T03 내지 시각 T04]
시각 T03부터 시각 T04까지 사이에서 배선(RS1)에는 저레벨 전위(VLow1)가 입력되고, 배선(RS2)에는 저레벨 전위(VLow2)가 입력된다.
트랜지스터(M4)의 게이트에는 배선(RS1)으로부터 저레벨 전위(VLow1)가 인가되고, 트랜지스터(M4)의 게이트-소스 간 전압이 VLow1-VCATH가 된다. VLow1-VCATH는 트랜지스터(M4)의 문턱 전압 이하이기 때문에 트랜지스터(M4)는 오프 상태가 된다.
또한 트랜지스터(M3)의 게이트에는 배선(RS2)으로부터 저레벨 전위(VLow2)가 인가되고, 트랜지스터(M3)의 게이트-소스 간 전압이 VLow2-VLVSH가 된다. VLow2-VLVSH는 트랜지스터(M3)의 문턱 전압 이하이기 때문에 트랜지스터(M3)는 오프 상태가 된다. 또한 따라서 용량 소자(CV1)의 제 1 단자(노드(N2))는 플로팅 상태가 된다.
또한 트랜지스터(M5)는 시각 T03 이전부터 이어서 온 상태이다.
여기서 수광 디바이스(PD)에 광이 조사되면, 수광 디바이스(PD)의 캐소드에서 애노드 방향으로 전류가 흐른다. 또한 트랜지스터(M4)가 오프 상태이고 트랜지스터(M5)가 온 상태이기 때문에, 트랜지스터(M5)가 온 상태인 시간만큼, 상기 전류에 의한 양전하가 노드(N1)에 흘러 용량 소자(CV1)의 제 2 단자에 축적된다. 시각 T04에서 트랜지스터(M5)가 오프 상태가 되는 것으로 하면, 용량 소자(CV1)의 제 2 단자(노드(N1))의 전위는 시각 T03 내지 시각 T04 동안 계속 승압된다.
시각 T03부터 시각 T04까지 사이에서, 수광 디바이스(PD)에 흐르는 전류의 양에 따라 용량 소자(CV1)의 제 2 단자(노드(N1))에 축적되는 양전하의 양이 정해지기 때문에, 용량 소자(CV1)의 제 2 단자(노드(N1))에서의 단위 시간당 전위 변화량이 정해진다. 또한 수광 디바이스(PD)에 흐르는 전류의 양은 수광 디바이스(PD)에 입사되는 광의 강도에 의하여 정해진다. 여기서 예를 들어 수광 디바이스(PD)에 입사되는 광의 강도가 제 1 강도인 경우, 그리고 제 2 강도인 경우에 대하여 생각한다. 제 1 강도의 광이 제 2 강도의 광보다 강한 것으로 하면, 용량 소자(CV1)의 제 2 단자(노드(N1))에서의 단위 시간당 전위 변화량은, 제 2 강도의 광이 수광 디바이스에 입사된 경우보다 제 1 강도의 광이 수광 디바이스에 입사된 경우에서 더 크게 된다.
본 동작예에서는 일례로서, 수광 디바이스(PD)에 제 1 강도의 광이 입사되는 경우에는 노드(N1)의 전위는 VCATH에서 VCATH+VPDS로 변화되고(도 2의 (B)의 노드(N1)의 전위 변화를 실선으로 나타냄), 수광 디바이스(PD)에 제 2 강도의 광이 입사되는 경우에는 노드(N1)의 전위는 VCATH에서 VCATH+VPDW로 변화되는 것으로 한다(도 2의 (B)의 노드(N1)의 전위 변화를 굵은 파선으로 나타냄). 또한 VPDS 및 VPDW는 0<VPDS<VPDW의 관계식을 만족시키고, 수광 디바이스(PD)에 입사되는 광의 강도에 의하여 정해지는 전압으로 할 수 있다.
또한 도 2의 (B)에 나타낸 노드(N1)의 전위 변화는 일례이고, 수광 디바이스(PD)에 입사되는 광의 강도에 따라서는 시각 T04의 노드(N1)의 전위는 VCATH+VPDS 및 VCATH+VPDW 이외의 값이 되는 경우가 있다.
또한 시각 T03부터 시각 T04까지 사이에서, 용량 소자(CV1)의 제 1 단자(노드(N2))는 플로팅 상태이기 때문에, 용량 소자(CV1)의 용량 결합에 의하여 용량 소자(CV1)의 제 2 단자(노드(N1))의 전위가 상승함으로써 용량 소자(CV1)의 제 1 단자(노드(N2))의 전위도 상승한다. 용량 소자(CV1)의 제 1 단자(노드(N2))의 전위의 변화량은 용량 소자(CV1)의 제 2 단자(노드(N1))의 전위의 변화량에, 용량 소자(CV1)의 제 1 단자(노드(N2))의 주변의 구성에 의하여 정해지는 용량 결합 계수를 곱한 전위이다. 상기 용량 결합 계수는 예를 들어 용량 소자(CV1)의 정전 용량의 값, 트랜지스터(M2)의 게이트 용량, 및 기생 용량에 의하여 산출된다. 여기서 용량 소자(CV1)에 의한 용량 결합 계수를 p로 하였을 때 용량 소자(CV1)의 제 1 단자(노드(N2))의 전위는, 수광 디바이스(PD)에 제 1 강도의 광이 입사되는 경우에는 VLVSH에서 VLVSH+pVPDS로 변화되고(도 2의 (B)의 노드(N2)의 전위 변화를 실선으로 나타냄), 수광 디바이스(PD)에 제 2 강도의 광이 입사되는 경우에는 VLVSH에서 VLVSH+pVPDW로 변화되는 것으로 한다(도 2의 (B)의 노드(N2)의 전위 변화를 굵은 파선으로 나타냄).
[시각 T04 내지 시각 T05]
시각 T04의 시점에서 배선(TX)에는 저레벨 전위(VLow3)가 입력된다.
이때 트랜지스터(M5)의 게이트에는 배선(TX)으로부터 저레벨 전위(VLow3)가 인가된다. 이때 트랜지스터(M5)의 게이트-소스 간 전압은 트랜지스터(M5)의 문턱 전압 이하가 되어 트랜지스터(M5)가 오프 상태가 되는 것으로 한다.
이에 의하여, 시각 T03부터 시각 T04까지 사이에 수행되는, 수광 디바이스(PD)의 애노드-캐소드 간에 흐르는 전류에 의한 용량 소자(CV1)의 제 1 단자(노드(N2))의 양전하의 축적(전위의 상승)이 완료된다.
[시각 T05 내지 시각 T06]
시각 T05부터 시각 T06까지 사이에서 배선(SE)에는 고레벨 전위(VHigh4)가 입력되어 있다.
트랜지스터(M1)의 게이트에는 배선(SE)으로부터 고레벨 전위(VHigh4)가 인가된다. 이때 트랜지스터(M1)의 게이트-소스 간 전압이 VHigh4-VPRE가 된다. VHigh4-VPRE는 트랜지스터(M1)의 문턱 전압보다 크기 때문에 트랜지스터(M1)는 온 상태가 된다.
시각 T03부터 시각 T04까지 사이에서 수광 디바이스(PD)에 제 1 강도의 광이 입사된 경우에는, 시각 T05부터 시각 T06까지 사이에서 트랜지스터(M2)의 게이트에 VLVSH+pVPDS가 인가되고, 트랜지스터(M2)의 제 2 단자에는 배선(VDE)으로부터 전위(VDD)가 인가된다. 또한 트랜지스터(M1)가 온 상태이기 때문에 트랜지스터(M2)의 제 1 단자에는 배선(OL)에 프리차지된 VPRE가 인가된다.
이때 트랜지스터(M2)의 게이트-소스 간 전압은 VLVSH+pVPDS-VPRE가 되고, 트랜지스터(M2)의 소스-드레인 간에는 게이트-소스 간 전압(VLVSH+pVPDS-VPRE)에 따른 전류가 흐른다. 이때 배선(OL)은 플로팅 상태이기 때문에 시간 경과에 따라 배선(OL)의 전위가 상승한다. 따라서 트랜지스터(M2)의 소스-드레인 간에 전류가 흐름으로써 트랜지스터(M2)의 게이트-소스 간 전압은 작아지고, 이상적으로는 트랜지스터(M2)의 게이트-소스 간 전압이 트랜지스터(M2)의 문턱 전압과 동등하게 되었을 때 트랜지스터(M2)가 오프 상태가 된다. 또한 이때의 배선(OL)의 전위를 VOUTS로 한다(도 2의 (B)의 배선(OL)의 전위 변화를 실선으로 나타냄).
시각 T03부터 시각 T04까지 사이에서 수광 디바이스(PD)에 제 2 강도의 광이 입사된 경우에는, 시각 T05부터 시각 T06까지 사이에서 트랜지스터(M2)의 게이트에 VLVSH+pVPDW가 인가되고, 트랜지스터(M2)의 제 2 단자에는 배선(VDE)으로부터 전위(VDD)가 인가된다. 또한 트랜지스터(M1)가 온 상태이기 때문에 트랜지스터(M2)의 제 1 단자에는 배선(OL)에 프리차지된 VPRE가 인가된다.
이때 트랜지스터(M2)의 게이트-소스 간 전압은 VLVSH+pVPDW-VPRE가 되고, 트랜지스터(M2)의 소스-드레인 간에는 게이트-소스 간 전압(VLVSH+pVPDW-VPRE)에 따른 전류가 흐른다. 이때 배선(OL)은 플로팅 상태이기 때문에 시간 경과에 따라 배선(OL)의 전위가 상승한다. 따라서 트랜지스터(M2)의 소스-드레인 간에 전류가 흐름으로써 트랜지스터(M2)의 게이트-소스 간 전압은 작아지고, 이상적으로는 트랜지스터(M2)의 게이트-소스 간 전압이 트랜지스터(M2)의 문턱 전압과 동등하게 되었을 때 트랜지스터(M2)가 오프 상태가 된다. 또한 이때의 배선(OL)의 전위를 VOUTW로 한다(도 2의 (B)의 배선(OL)의 전위 변화를 굵은 파선으로 나타냄).
또한 트랜지스터(M2)의 게이트-소스 간 전압에 있어서, VLVSH+pVPDS-VPRE는 VLVSH+pVPDW-VPRE보다 크기 때문에 VOUTS는 VOUTW보다 큰 전압이 된다.
[시각 T06 이후]
시각 T06 이후에서 배선(SE)에는 저레벨 전위(VLow4)가 입력되어 있다.
트랜지스터(M1)의 게이트에는 배선(SE)으로부터 저레벨 전위(VLow4)가 인가된다. 이때 트랜지스터(M1)의 게이트-소스 간 전압은 트랜지스터(M1)의 문턱 전압 이하가 되어 트랜지스터(M1)가 오프 상태가 되는 것으로 한다.
이때 배선(OL)의 전위를 판독함으로써, 시각 T03부터 시각 T04까지 사이에서, 수광 디바이스(PD)에 의하여 촬상된 촬상 데이터를 회로(PV)로부터 취득할 수 있다.
또한 본 발명의 일 형태의 반도체 장치의 동작은 도 2의 (B)의 타이밍 차트의 동작예에 한정되지 않고, 과제를 해결하는 범위 내이면 적절히 변경되어도 좋다.
예를 들어, 도 2의 (B)의 타이밍 차트의 시각 T02부터 시각 T03까지 사이에서 배선(RS1)과 배선(RS2)과 배선(TX) 각각에는 고레벨 전위가 동시에 입력되어 있지만, 본 발명의 일 형태의 반도체 장치의 동작으로서는 시각 T02부터 시각 T03까지 사이에서 배선(RS1)과 배선(RS2)과 배선(TX) 각각에 임의의 순서로 고레벨 전위를 입력하여도 좋다. 구체적으로는 예를 들어 배선(RS1)에 고레벨 전위를 입력한 후에 배선(RS2)에 고레벨 전위를 입력한 다음, 배선(TX)에 고레벨 전위를 입력하여도 좋다. 또는 예를 들어 배선(RS1)에 고레벨 전위를 입력한 후에 배선(TX)에 고레벨 전위를 입력한 다음, 배선(RS2)에 고레벨 전위를 입력하여도 좋다. 또는 예를 들어 배선(TX)에 고레벨 전위를 입력한 후에 배선(RS1)에 고레벨 전위를 입력한 다음, 배선(RS2)에 고레벨 전위를 입력하여도 좋다. 또는 예를 들어 배선(TX)에 고레벨 전위를 입력한 후에 배선(RS2)에 고레벨 전위를 입력한 다음, 배선(RS1)에 고레벨 전위를 입력하여도 좋다.
또는 예를 들어 본 발명의 일 형태의 반도체 장치의 동작에 있어서는, 시각 T02부터 시각 T03까지 사이에서 배선(RS1), 배선(RS2), 및 배선(TX) 중에서 선택된 2개의 배선에 동시에 고레벨 전위를 입력하고, 그 전 또는 그 후에 나머지 배선에 고레벨 전위를 입력하여도 좋다. 구체적으로는 예를 들어 배선(TX)에 고레벨 전위를 입력한 후에, 배선(RS1) 및 배선(RS2)에 고레벨 전위를 입력하여도 좋다.
또한 위에서는 도 2의 (B)의 타이밍 차트의 시각 T02부터 시각 T03까지 사이의 동작의 변경예에 대하여 설명하였지만, 도 2의 (B)의 타이밍 차트의 시각 T02부터 시각 T03까지 사이 이외의 기간에서 동작이 변경되어도 좋다.
상술한 바와 같이 표시 장치 등에 포함되는 화소 회로에 도 2의 (A)의 회로(AP)를 적용함으로써, 표시 화소 회로인 회로(PX)에 포함되는 발광 디바이스의 캐소드와 촬상 화소 회로인 회로(PV)에 포함되는 수광 디바이스의 캐소드 각각에, 공통의 정전압을 인가하는 배선(CT)을 전기적으로 접속할 수 있다.
<구체적인 예 2>
도 1의 (A) 또는 (B)의 회로(AP)에 적용할 수 있는 회로 구성은 도 2의 (A)의 회로(AP)뿐만 아니라, 도 3의 (A)에 나타낸 회로(AP)로 하여도 좋다.
도 3의 (A)의 회로(AP)는 도 2의 (A)의 회로(AP)의 변경예이고, 수광 디바이스(PD)의 애노드와 캐소드 각각의 전기적인 접속 대상을 교환한 점에서 도 2의 (A)의 회로(AP)와 다르다. 구체적으로는 예를 들어 도 3의 (A)의 회로(AP)에서 수광 디바이스(PD)의 애노드는 배선(CT)에 전기적으로 접속되고, 수광 디바이스(PD)의 캐소드는 트랜지스터(M5)의 제 2 단자에 전기적으로 접속되어 있다.
<<동작예 2>>
다음으로, 도 3의 (A)의 회로(AP)에 포함되는 회로(PV)의 동작예에 대하여 설명한다.
도 3의 (B)는 도 3의 (A)의 회로(AP)의 동작예를 나타낸 타이밍 차트이다. 도 3의 (B)의 타이밍 차트는 일례로서 시각 T11부터 시각 T16까지 사이 및 그 근방의 배선(RS1), 배선(RS2), 배선(TX), 배선(SE), 노드(N1), 노드(N2), 및 배선(OL) 각각의 전위 변동을 나타낸 것이다.
또한 도 3의 (A)의 회로(AP)의 동작예의 설명에 있어서 도 2의 (B)의 타이밍 차트와 내용이 중복되는 부분에 대해서는 설명을 생략하는 경우가 있다.
[시각 T11 내지 시각 T12]
시각 T11부터 시각 T12까지 사이에서는, 도 2의 (B)의 타이밍 차트의 시각 T01부터 시각 T02까지 사이와 마찬가지로, 배선(TX)에 저레벨 전위(VLow3)가 입력되고, 배선(RS1)에 저레벨 전위(VLow1)가 입력되고, 배선(RS2)에 저레벨 전위(VLow2)가 입력되고, 배선(SE)에 저레벨 전위(VLow4)가 입력되어 있다. 배선(TX), 배선(RS1), 배선(RS2), 및 배선(SE) 각각에 인가되는 전위는 도 2의 (B)의 타이밍 차트의 시각 T01부터 시각 T02까지 사이의 동작에서 상술한 각 배선에 공급되는 전위와 같기 때문에, 회로(PV)에 포함되는 트랜지스터(M1) 내지 트랜지스터(M5) 각각의 스위칭 동작에 대해서는 도 2의 (B)의 타이밍 차트의 시각 T01부터 시각 T02까지 사이의 동작예를 참조한다.
또한 시각 T11부터 시각 T12까지 사이의 노드(N1) 및 노드(N2)의 전위를 각각 Vini1 및 Vini2로 한다. 다만 여기서 Vini1 및 Vini2 각각은 도 2의 (B)의 타이밍 차트와 달리, 일례로서 VCATH 이하의 전위로 한다. 또는 Vini1 및 Vini2 각각은 예를 들어 시각 T11 전의 시각에서 회로(PV)에 의하여 촬상된 촬상 데이터에 따른 전위로 할 수 있다.
[시각 T12 내지 시각 T13]
시각 T12부터 시각 T13까지 사이에서는, 도 2의 (B)의 타이밍 차트의 시각 T02부터 시각 T03까지 사이와 마찬가지로, 배선(RS1)에는 고레벨 전위(VHigh1)가 입력되고, 배선(RS2)에는 고레벨 전위(VHigh2)가 입력된다. 또한 배선(TX)에는 고레벨 전위(VHigh3)가 입력된다.
이때, 트랜지스터(M4)의 게이트에는 배선(RS1)으로부터 고레벨 전위(VHigh1)가 인가된다. 또한 트랜지스터(M4)의 제 1 단자의 전위(Vini1)는 트랜지스터(M4)의 제 2 단자의 전위(VCATH)보다 낮기 때문에, 트랜지스터(M4)의 게이트-소스 간 전압이 VHigh1-Vini1이 된다. VHigh1-Vini1은 트랜지스터(M4)의 문턱 전압보다 높기 때문에 트랜지스터(M4)는 온 상태가 된다. 따라서 배선(VR1)과 트랜지스터(M5)의 제 1 단자(용량 소자(CV1)의 제 2 단자 또는 노드(N1)) 사이가 도통 상태가 되기 때문에, 트랜지스터(M5)의 제 1 단자(용량 소자(CV1)의 제 2 단자 또는 노드(N1))의 전위는 VCATH가 된다.
또한 트랜지스터(M5)의 스위칭 동작에 대해서는 도 2의 (B)의 타이밍 차트의 시각 T02부터 시각 T03까지 사이의 동작예를 참조한다.
특히, 트랜지스터(M5)가 온 상태가 되어 수광 디바이스의 캐소드에는 배선(VR1)으로부터 전위(VCATH)가 인가된다. 이때 수광 디바이스(PD)의 애노드-캐소드 간 전압은 0V가 되기 때문에 수광 디바이스(PD)의 애노드-캐소드 간에는 전류가 흐르지 않는다.
또한 트랜지스터(M3)의 게이트에는 배선(RS2)으로부터 고레벨 전위(VHigh2)가 인가된다. 또한 트랜지스터(M3)의 제 1 단자의 전위(Vini2)는 트랜지스터(M3)의 제 2 단자의 전위(VLVSH)보다 낮기 때문에, 트랜지스터(M3)의 게이트-소스 간 전압이 VHigh2-Vini2가 된다. VHigh2-Vini2는 트랜지스터(M3)의 문턱 전압보다 높기 때문에 트랜지스터(M3)는 온 상태가 된다. 따라서 배선(VR2)과 트랜지스터(M2)의 게이트(용량 소자(CV1)의 제 1 단자 또는 노드(N2)) 사이가 도통 상태가 되기 때문에, 트랜지스터(M2)의 게이트(용량 소자(CV1)의 제 1 단자 또는 노드(N2))의 전위는 VLVSH가 된다.
시각 T12부터 시각 T13까지 사이에서는 상술한 바와 같이 트랜지스터(M2)의 게이트에 VLVSH가 인가되고, 트랜지스터(M2)의 제 2 단자에는 배선(VDE)으로부터 전위(VDD)가 인가된다. 여기서도 시각 T01부터 시각 T02까지 사이와 마찬가지로, 트랜지스터(M2)의 제 1 단자의 전위가 VDD보다 낮은 것으로 하고, 트랜지스터(M2)의 제 1 단자가 소스로서 기능하는 것으로 한다. 또한 트랜지스터(M2)의 게이트-소스 간 전압에 따라서는 트랜지스터(M2)가 온 상태가 되지만, 트랜지스터(M1)는 오프 상태가 되기 때문에, 배선(VDE)으로부터 트랜지스터(M2) 및 트랜지스터(M1)를 통하여 배선(OL)에 전류는 흐르지 않는다.
[시각 T13 내지 시각 T14]
시각 T13부터 시각 T14까지 사이에서는, 도 2의 (B)의 타이밍 차트의 시각 T03부터 시각 T04까지 사이와 마찬가지로, 배선(RS1)에는 저레벨 전위(VLow1)가 입력되고, 배선(RS2)에는 저레벨 전위(VLow2)가 입력된다.
또한 트랜지스터(M3) 내지 트랜지스터(M5)의 스위칭 동작에 대해서는 도 2의 (B)의 타이밍 차트의 시각 T03부터 시각 T04까지 사이의 동작예를 참조한다. 구체적으로는 시각 T13부터 시각 T14까지 사이에서는 트랜지스터(M3) 및 트랜지스터(M4) 각각은 오프 상태가 된다. 특히, 이때 용량 소자(CV1)의 제 1 단자(노드(N2))는 플로팅 상태가 된다. 또한 트랜지스터(M5)는 시각 T13 이전부터 이어서 온 상태이다.
여기서 수광 디바이스(PD)에 광이 조사되면, 수광 디바이스(PD)의 캐소드에서 애노드 방향으로 전류가 흐른다. 이에 의하여, 트랜지스터(M4)가 오프 상태이고 트랜지스터(M5)가 온 상태이기 때문에, 트랜지스터(M5)가 온 상태인 시간만큼, 상기 전류에 의한 양전하가 배선(CT)에 흐른다. 반대로 말하면, 용량 소자(CV1)의 제 2 단자(노드(N1))에는 음전하가 축적된다. 시각 T14에서 트랜지스터(M5)가 오프 상태가 되는 것으로 하면, 용량 소자(CV1)의 제 2 단자(노드(N1))의 전위는 시각 T13 내지 시각 T14 동안 계속 강압된다.
시각 T13부터 시각 T14까지 사이에서, 수광 디바이스(PD)에 흐르는 전류의 양에 따라 용량 소자(CV1)의 제 2 단자(노드(N1))에 축적되는 음전하의 양이 정해지기 때문에, 용량 소자(CV1)의 제 2 단자(노드(N1))에서의 단위 시간당 전위 변화량이 정해진다. 또한 수광 디바이스(PD)에 흐르는 전류의 양은 수광 디바이스(PD)에 입사되는 광의 강도에 의하여 정해진다. 여기서 예를 들어 도 2의 (B)의 타이밍 차트와 마찬가지로, 수광 디바이스(PD)에 입사되는 광의 강도가 제 1 강도인 경우, 그리고 제 2 강도인 경우에 대하여 생각한다. 제 1 강도의 광이 제 2 강도의 광보다 강한 것으로 하면, 용량 소자(CV1)의 제 2 단자(노드(N1))에서의 단위 시간당 전위 변화량은, 제 2 강도의 광이 수광 디바이스에 입사된 경우보다 제 1 강도의 광이 수광 디바이스에 입사된 경우에서 더 크게 된다.
본 동작예에서는 일례로서, 수광 디바이스(PD)에 제 1 강도의 광이 입사되는 경우에는 노드(N1)의 전위는 VCATH에서 VCATH-VPDS로 변화되고(도 3의 (B)의 노드(N1)의 전위 변화를 실선으로 나타냄), 수광 디바이스(PD)에 제 2 강도의 광이 입사되는 경우에는 노드(N1)의 전위는 VCATH에서 VCATH-VPDW로 변화되는 것으로 한다(도 3의 (B)의 노드(N1)의 전위 변화를 굵은 파선으로 나타냄). 또한 VPDS 및 VPDW는 0<VPDS<VPDW의 관계식을 만족시키고, 수광 디바이스(PD)에 입사되는 광의 강도에 의하여 정해지는 전압으로 할 수 있다.
또한 도 3의 (B)에 나타낸 노드(N1)의 전위 변화는 일례이고, 수광 디바이스(PD)에 입사되는 광의 강도에 따라서는 시각 T14의 노드(N1)의 전위는 VCATH-VPDS 및 VCATH-VPDW 이외의 값이 되는 경우가 있다.
또한 시각 T13부터 시각 T14까지 사이에서, 용량 소자(CV1)의 제 1 단자(노드(N2))는 플로팅 상태이기 때문에, 용량 소자(CV1)의 용량 결합에 의하여 용량 소자(CV1)의 제 2 단자(노드(N1))의 전위가 상승함으로써 용량 소자(CV1)의 제 1 단자(노드(N2))의 전위도 상승한다. 용량 소자(CV1)의 제 1 단자(노드(N2))의 전위의 변화량은 용량 소자(CV1)의 제 2 단자(노드(N1))의 전위의 변화량에, 용량 소자(CV1)의 제 1 단자(노드(N2))의 주변의 구성에 의하여 정해지는 용량 결합 계수를 곱한 전위이다. 상기 용량 결합 계수는 예를 들어 용량 소자(CV1)의 정전 용량의 값, 트랜지스터(M2)의 게이트 용량, 기생 용량 등에 의하여 산출된다. 도 2의 (B)의 타이밍 차트와 마찬가지로, 용량 소자(CV1)에 의한 용량 결합 계수를 p로 하였을 때 용량 소자(CV1)의 제 1 단자(노드(N2))의 전위는, 수광 디바이스(PD)에 제 1 강도의 광이 입사되는 경우에는 VLVSH에서 VLVSH-pVPDS로 변화되고(도 3의 (B)의 노드(N2)의 전위 변화를 실선으로 나타냄), 수광 디바이스(PD)에 제 2 강도의 광이 입사되는 경우에는 VLVSH에서 VLVSH-pVPDW로 변화되는 것으로 한다(도 3의 (B)의 노드(N2)의 전위 변화를 굵은 파선으로 나타냄).
[시각 T14 내지 시각 T15]
도 2의 (B)의 타이밍 차트의 시각 T04와 마찬가지로, 시각 T14의 시점에서 배선(TX)에는 저레벨 전위(VLow3)가 입력된다.
트랜지스터(M5)의 스위칭 동작에 대해서는 도 2의 (B)의 타이밍 차트의 시각 T04부터 시각 T05까지 사이의 동작예를 참조한다. 구체적으로는 시각 T14의 시점에서 트랜지스터(M5)는 오프 상태이다.
이에 의하여, 시각 T13부터 시각 T14까지 사이에 수행되는, 수광 디바이스(PD)의 애노드-캐소드 간에 흐르는 전류에 의한 용량 소자(CV1)의 제 2 단자(노드(N1))의 음전하의 축적(전위의 하강)이 완료된다.
[시각 T15 내지 시각 T16]
시각 T15부터 시각 T16까지 사이에서, 도 2의 (B)의 타이밍 차트의 시각 T05부터 시각 T06까지 사이와 마찬가지로, 배선(SE)에는 고레벨 전위(VHigh4)가 입력되어 있다.
트랜지스터(M1)의 스위칭 동작에 대해서는 도 2의 (B)의 타이밍 차트의 시각 T05부터 시각 T06까지 사이의 동작예를 참조한다. 구체적으로는 시각 T15부터 시각 T16까지 사이에서 트랜지스터(M1)는 온 상태이다.
시각 T13부터 시각 T14까지 사이에서 수광 디바이스(PD)에 제 1 강도의 광이 입사된 경우에는, 시각 T15부터 시각 T16까지 사이에서 트랜지스터(M2)의 게이트에 VLVSH+pVPDS가 인가되고, 트랜지스터(M2)의 제 2 단자에는 배선(VDE)으로부터 전위(VDD)가 인가된다. 또한 트랜지스터(M1)가 온 상태이기 때문에 트랜지스터(M2)의 제 1 단자에는 배선(OL)에 프리차지된 VPRE가 인가된다.
이때 트랜지스터(M2)의 게이트-소스 간 전압은 VLVSH+pVPDS-VPRE가 되고, 트랜지스터(M2)의 소스-드레인 간에는 게이트-소스 간 전압(VLVSH+pVPDS-VPRE)에 따른 전류가 흐른다. 이때 배선(OL)은 플로팅 상태이기 때문에 시간 경과에 따라 배선(OL)의 전위가 상승한다. 따라서 트랜지스터(M2)의 소스-드레인 간에 전류가 흐름으로써 트랜지스터(M2)의 게이트-소스 간 전압은 작아지고, 이상적으로는 트랜지스터(M2)의 게이트-소스 간 전압이 트랜지스터(M2)의 문턱 전압과 동등하게 되었을 때 트랜지스터(M2)가 오프 상태가 된다. 또한 이때의 배선(OL)의 전위를 VOUTS로 한다(도 3의 (B)의 배선(OL)의 전위 변화를 실선으로 나타냄).
시각 T13부터 시각 T14까지 사이에서 수광 디바이스(PD)에 제 2 강도의 광이 입사된 경우에는, 시각 T15부터 시각 T16까지 사이에서 트랜지스터(M2)의 게이트에 VLVSH+pVPDW가 인가되고, 트랜지스터(M2)의 제 2 단자에는 배선(VDE)으로부터 전위(VDD)가 인가된다. 또한 트랜지스터(M1)가 온 상태이기 때문에 트랜지스터(M2)의 제 1 단자에는 배선(OL)에 프리차지된 VPRE가 인가된다.
이때 트랜지스터(M2)의 게이트-소스 간 전압은 VLVSH+pVPDW-VPRE가 되고, 트랜지스터(M2)의 소스-드레인 간에는 게이트-소스 간 전압(VLVSH+pVPDW-VPRE)에 따른 전류가 흐른다. 이때 배선(OL)은 플로팅 상태이기 때문에 시간 경과에 따라 배선(OL)의 전위가 상승한다. 따라서 트랜지스터(M2)의 소스-드레인 간에 전류가 흐름으로써 트랜지스터(M2)의 게이트-소스 간 전압은 작아지고, 이상적으로는 트랜지스터(M2)의 게이트-소스 간 전압이 트랜지스터(M2)의 문턱 전압과 동등하게 되었을 때 트랜지스터(M2)가 오프 상태가 된다. 또한 이때의 배선(OL)의 전위를 VOUTW로 한다(도 3의 (B)의 배선(OL)의 전위 변화를 굵은 파선으로 나타냄).
또한 트랜지스터(M2)의 게이트-소스 간 전압에 있어서, VLVSH+pVPDS-VPRE는 VLVSH+pVPDW-VPRE보다 작기 때문에 VOUTS는 VOUTW보다 작은 전압이 된다.
[시각 T16 이후]
도 2의 (B)의 타이밍 차트의 시각 T06 이후와 마찬가지로, 시각 T16 이후에서 배선(SE)에는 저레벨 전위(VLow4)가 입력되어 있다.
트랜지스터(M1)의 스위칭 동작에 대해서는 도 2의 (B)의 타이밍 차트의 시각 T06 이후의 동작예를 참조한다. 구체적으로는 시각 T16 이후에서 트랜지스터(M1)는 오프 상태이다.
이때 배선(OL)의 전위를 판독함으로써, 시각 T13부터 시각 T14까지 사이에서, 수광 디바이스(PD)에 의하여 촬상된 촬상 데이터를 회로(PV)로부터 취득할 수 있다.
본 발명의 일 형태의 반도체 장치는 표시 장치에 적합하게 사용할 수 있다. 상술한 바와 같이 도 3의 (A)의 회로(AP)를 표시 장치 등에 포함되는 화소 회로에 적용함으로써, 표시 화소 회로인 회로(PX)에 포함되는 발광 디바이스의 캐소드와 촬상 화소 회로인 회로(PV)에 포함되는 수광 디바이스의 캐소드 또는 애노드 각각에, 공통의 정전위를 인가하는 배선을 전기적으로 접속할 수 있다.
또한 본 발명의 일 형태의 반도체 장치의 동작은 도 3의 (B)의 타이밍 차트의 동작예에 한정되지 않고, 과제를 해결하는 범위 내이면 적절히 변경되어도 좋다.
예를 들어, 도 3의 (B)의 타이밍 차트의 시각 T12부터 시각 T13까지 사이에서 배선(RS1)과 배선(RS2)과 배선(TX) 각각에는 고레벨 전위가 동시에 입력되어 있지만, 본 발명의 일 형태의 반도체 장치의 동작으로서는 시각 T12부터 시각 T13까지 사이에서 배선(RS1)과 배선(RS2)과 배선(TX) 각각에 임의의 순서로 고레벨 전위를 입력하여도 좋다. 구체적으로는 예를 들어 배선(RS1)에 고레벨 전위를 입력한 후에 배선(RS2)에 고레벨 전위를 입력한 다음, 배선(TX)에 고레벨 전위를 입력하여도 좋다. 또는 예를 들어 배선(RS1)에 고레벨 전위를 입력한 후에 배선(TX)에 고레벨 전위를 입력한 다음, 배선(RS2)에 고레벨 전위를 입력하여도 좋다. 또는 예를 들어 배선(TX)에 고레벨 전위를 입력한 후에 배선(RS1)에 고레벨 전위를 입력한 다음, 배선(RS2)에 고레벨 전위를 입력하여도 좋다. 또는 예를 들어 배선(TX)에 고레벨 전위를 입력한 후에 배선(RS2)에 고레벨 전위를 입력한 다음, 배선(RS1)에 고레벨 전위를 입력하여도 좋다.
또는 예를 들어 본 발명의 일 형태의 반도체 장치의 동작에 있어서는, 시각 T12부터 시각 T13까지 사이에서 배선(RS1), 배선(RS2), 및 배선(TX) 중에서 선택된 2개의 배선에 동시에 고레벨 전위를 입력하고, 그 전 또는 그 후에 나머지 배선에 고레벨 전위를 입력하여도 좋다. 구체적으로는 예를 들어 배선(TX)에 고레벨 전위를 입력한 후에, 배선(RS1) 및 배선(RS2)에 고레벨 전위를 입력하여도 좋다.
또한 위에서는 도 3의 (B)의 타이밍 차트의 시각 T12부터 시각 T13까지 사이의 동작의 변경예에 대하여 설명하였지만, 도 3의 (B)의 타이밍 차트의 시각 T12부터 시각 T13까지 사이 이외의 기간에서 동작이 변경되어도 좋다.
<구체적인 예 3>
본 발명의 일 형태의 반도체 장치는 도 2의 (A), 도 3의 (A) 등에 나타낸 회로 구성에 한정되지 않는다. 본 발명의 일 형태의 반도체 장치의 구성은 과제를 해결하는 범위 내이면 적절히 변경되어도 좋다.
도 4의 (A)에 나타낸 회로(AP)는 도 2의 (A)의 회로(AP)의 변경예이고, 트랜지스터(M3)의 게이트와 트랜지스터(M4)의 게이트가 전기적으로 접속되어 있는 점에서 도 2의 (A)의 회로(AP)와 다르다. 또한 도 4의 (A)의 회로(AP)는 트랜지스터(M3)와 트랜지스터(M4)의 게이트가 각각 배선(RS)에 전기적으로 접속되어 있는 점에서도 도 2의 (A)의 회로(AP)와 다르다.
도 4의 (A)의 회로(AP)에 나타낸 배선(RS)은 일례로서, 도 1의 (A)의 회로(AP)에서 설명한 배선(RS1) 또는 배선(RS2)과 마찬가지로, 수광 디바이스에 의하여 촬상된 촬상 데이터를 리셋하기 위한 트리거 신호를 송신하는 배선으로서 기능한다. 또한 상기 트리거 신호로서는, 예를 들어 도 2의 (A)의 회로(AP)에서 설명한 배선(RS2)이 인가하는 고레벨 전위(VHigh2) 또는 배선(RS1)이 인가하는 저레벨 전위(VLow1)로 할 수 있다.
도 2의 (A)의 회로(PV) 및 도 3의 (A)의 회로(PV) 각각에서 트랜지스터(M3) 및 트랜지스터(M4) 각각은 소스, 드레인, 및 게이트에 인가되는 전압 범위가 다르다. 따라서 도 4의 (A)와 같이 트랜지스터(M3)의 게이트와 트랜지스터(M4)의 게이트가 전기적으로 접속된 구성에서 회로(PV)를 구동시키는 경우, 트랜지스터(M3) 및 트랜지스터(M4) 각각에서의 게이트-소스 간 전압 및 게이트-드레인 간 전압이 도 2의 (A)의 회로(PV) 및 도 3의 (A)의 회로(PV)의 경우보다 크게 되는 경우가 있다. 따라서 도 4의 (A)의 회로(AP)의 회로 구성에서 회로(PV)를 안정적으로 구동시키는 경우에는, 트랜지스터(M3)와 트랜지스터(M4) 각각은 게이트-소스 간 전압 및 게이트-드레인 간 전압이 커도 구동이 가능한 트랜지스터인 것이 바람직하다. 즉 트랜지스터(M3)와 트랜지스터(M4) 각각은 전압에 대한 내성이 높은 것이 바람직하다.
도 4의 (A)의 회로(AP)는 도 2의 (A)의 회로(AP) 및 도 3의 (A)의 회로(AP)에 비하여 배선이 하나 적기 때문에, 도 2의 (A)의 회로(AP) 및 도 3의 (A)의 회로(AP)보다 면적을 축소시킬 수 있다. 또한 도 4의 (A)의 회로(AP)를 표시 장치의 표시 영역에 포함되는 화소 회로에 적용함으로써, 표시 영역에 리드하는 배선의 개수를 도 2의 (A)의 회로(AP) 및 도 3의 (A)의 회로(AP)의 경우보다 적게 할 수 있다. 또한 표시 영역에서 줄어든 배선만큼 면적이 남기 때문에, 남은 면적만큼 도 4의 (A)의 회로(AP)를 제공함으로써 표시 영역의 화소 밀도를 높게 할 수 있다. 또한 배선이 적기 때문에, 도 4의 (A)의 회로(AP)는 도 2의 (A)의 회로(AP) 및 도 3의 (A)의 회로(AP)보다 기생 용량의 영향을 줄일 수 있는 경우가 있다.
도 4의 (B)에 나타낸 회로(AP)는 도 2의 (A)의 회로(AP)의 변경예이고, 발광 디바이스(ED)의 애노드가 배선(CT)에 전기적으로 접속되고, 발광 디바이스(ED)의 캐소드가 회로(PX)에 포함되는 회로 소자에 전기적으로 접속되어 있는 점에서 도 2의 (A)의 회로(AP)와 다르다.
이 경우 배선(CT)에는 발광 디바이스(ED)를 발광시키기 위하여 고레벨 전위가 입력되어 있는 것이 바람직하다. 또한 이 경우 배선(VR1)이 인가하는 정전위는 배선(CT)이 인가하는 고레벨 전위와 동등한 것이 바람직하다. 또한 배선(VR2)이 인가하는 정전위는 배선(VDE)이 공급하는 정전위와 동등한 전위, 배선(VDE)이 인가하는 정전위보다 낮은 전위 등으로 하는 것이 바람직하다.
도 4의 (B)의 회로(AP)에 포함되는 회로(PV)가 촬상을 수행하는 경우의 동작에 대해서는 예를 들어 도 2의 (B)의 타이밍 차트의 동작을 참조한다.
또한 도 4의 (B)의 회로(AP)에 있어서, 회로(PV)에 포함되는 수광 디바이스(PD)의 애노드와 캐소드의 전기적인 접속 대상은 서로 바뀌어도 좋다(미도시). 이 경우 회로(PV)가 촬상을 수행하는 경우의 동작에 대해서는 예를 들어 도 3의 (B)의 타이밍 차트의 동작을 참조한다.
또한 도 4의 (C)에 나타낸 회로(AP)는 도 2의 (A)의 회로(AP)의 변경예이고, 발광 디바이스(ED)의 캐소드와 배선(CT) 사이가 스위치(SW)를 통하여 전기적으로 접속되어 있는 점에서 도 2의 (A)의 회로(AP)와 다르다. 구체적으로는 발광 디바이스(ED)의 캐소드가 스위치(SW)의 제 1 단자에 전기적으로 접속되고, 스위치(SW)의 제 2 단자가 배선(CT)에 전기적으로 접속되어 있다.
또한 발광 디바이스(ED)의 캐소드와 스위치(SW)의 제 1 단자의 전기적인 접속은 직접 접속이어도 좋다. 또한 스위치(SW)의 제 2 단자와 배선(CT)의 전기적인 접속은 직접 접속이어도 좋다.
스위치(SW)로서는 예를 들어 아날로그 스위치 또는 트랜지스터 등의 전기적 스위치 등을 적용할 수 있다. 또한 스위치(SW)로서 예를 들어 트랜지스터를 적용하는 경우, 상기 트랜지스터는 트랜지스터(Tr1) 또는 트랜지스터(M1) 내지 트랜지스터(M5)와 같은 구조의 트랜지스터로 할 수 있다. 또한 전기적 스위치 이외에 기계적 스위치를 적용하여도 좋다.
도 4의 (C)에 나타낸 바와 같이, 발광 디바이스(ED)의 캐소드와 배선(CT) 사이에 스위치(SW)를 제공함으로써, 발광 디바이스(ED)의 캐소드와 배선(CT) 사이를 도통 상태 또는 비도통 상태로 할 수 있다. 예를 들어 발광 디바이스(ED)를 발광시키는 경우에는, 스위치(SW)를 온 상태로 함으로써 발광 디바이스(ED)의 캐소드와 배선(CT) 사이에 전류를 흘리면 좋다. 또한 예를 들어 발광 디바이스(ED)를 발광시키지 않는 경우에는, 스위치(SW)를 오프 상태로 함으로써 발광 디바이스(ED)의 캐소드와 배선(CT) 사이에 흐르는 전류를 정지할 수 있다. 이러한 식으로 발광 디바이스(ED)가 발광하지 않는 경우에 스위치(SW)를 오프 상태로 함으로써, 발광 디바이스(ED)의 캐소드로부터 배선(CT)에 전류가 흘러 발광 디바이스(ED)가 잘못하여 발광하는 것을 방지할 수 있다.
또한 도 4의 (C)의 회로(AP)에 있어서, 회로(PX)에 포함되는 발광 디바이스의 애노드와 캐소드의 전기적인 접속 대상은 서로 바꾸어도 좋다(미도시). 또한 회로(PV)에 포함되는 수광 디바이스의 애노드와 캐소드의 전기적인 접속 대상은 서로 바뀌어도 좋다(미도시).
<구체적인 예 4>
도 5의 (A)는 도 2의 (A)의 회로(AP)에 있어서, 표시 화소 회로인 회로(PX)의 구체적인 회로 구성의 일례를 나타낸 회로도이다. 도 5의 (A)의 회로(AP)에 포함되는 회로(PX)는 일례로서 트랜지스터(Tr1)와, 트랜지스터(Tr2)와, 용량 소자(CX1)와, 발광 디바이스(ED)를 가진다.
트랜지스터(Tr1) 및 트랜지스터(Tr2)로서는 예를 들어 트랜지스터(M1) 내지 트랜지스터(M5)에 적용할 수 있는 트랜지스터를 사용할 수 있다.
트랜지스터(Tr1)의 제 1 단자는 배선(SL)에 전기적으로 접속되고, 트랜지스터(Tr1)의 제 2 단자는 용량 소자(CX1)의 제 1 단자와 트랜지스터(Tr2)의 게이트에 전기적으로 접속되고, 트랜지스터(Tr1)의 게이트는 배선(GL)에 전기적으로 접속되어 있다.
트랜지스터(Tr2)의 제 1 단자는 용량 소자(CX1)의 제 2 단자와 배선(VA)에 전기적으로 접속되고, 트랜지스터(Tr2)의 제 2 단자는 발광 디바이스(ED)의 애노드에 전기적으로 접속되어 있다.
배선(VA)은 예를 들어 정전위를 인가하는 배선으로서 기능한다. 상기 정전위는 예를 들어 배선(CT)에 인가되어 있는 VCATH보다 높은 전위로 하는 것이 바람직하다.
회로(PX)는 용량 소자(CX1)의 제 1 단자에 화상 데이터에 따른 전위가 기록됨으로써 발광 디바이스(ED)가 발광한다. 구체적으로는 예를 들어 용량 소자(CX1)의 제 1 단자에 화상 데이터에 따른 전위가 기록됨으로써, 트랜지스터(Tr2)의 소스-드레인 간에 흐르는 전류의 양이 정해지고, 이 전류가 발광 디바이스(ED)의 애노드-캐소드 간에 흐른다. 또한 발광 디바이스(ED)가 방출하는 광의 휘도는 전류량에 비례한다. 즉 용량 소자(CX1)의 제 1 단자에 기록되는 화상 데이터에 따른 전위에 따라, 발광 디바이스(ED)가 방출하는 광의 휘도가 정해진다.
회로(PX)의 용량 소자(CX1)의 제 1 단자에 화상 데이터를 기록하기 위해서는, 예를 들어 배선(GL)에 고레벨 전위를 인가하여 트랜지스터(Tr1)를 온 상태로 하고, 그 후 배선(SL)으로부터 트랜지스터(Tr1)를 통하여 용량 소자(CX1)의 제 1 단자에 원하는 화상 데이터 신호를 송신하면 좋다(화상 데이터에 따른 전위를 공급하면 좋다). 또한 회로(PX)의 용량 소자(CX1)의 제 1 단자에 화상 데이터를 기록한 후에는, 배선(GL)에 저레벨 전위를 인가하여 트랜지스터(Tr1)를 오프 상태로 하면 좋다.
또한 도 2의 (A)의 회로(AP)에 있어서, 표시 화소 회로인 회로(PX)에는 도 5의 (B)에 나타낸 회로(PX)를 적용하여도 좋다. 도 5의 (B)에 나타낸 회로(PX)는 도 5의 (A)의 회로(PX)의 변경예이고, 발광 디바이스(ED)의 캐소드가 트랜지스터(Tr2)의 소스-드레인 간을 통하여 배선(CT)에 전기적으로 접속되어 있는 점에서 도 5의 (A)의 회로(PX)와 다르다.
도 5의 (B)의 회로(PX)는 트랜지스터(Tr1) 및 트랜지스터(Tr2)를 가진다. 또한 도 5의 (B)의 회로(PX)는 용량 소자(CX1)가 아니라 용량 소자(CX4)를 가진다.
트랜지스터(Tr1)의 제 1 단자는 배선(SL)에 전기적으로 접속되고, 트랜지스터(Tr1)의 제 2 단자는 용량 소자(CX4)의 제 1 단자와 트랜지스터(Tr2)의 게이트에 전기적으로 접속되고, 트랜지스터(Tr1)의 게이트는 배선(GL)에 전기적으로 접속되어 있다. 발광 디바이스(ED)의 애노드는 배선(VA)에 전기적으로 접속되고, 발광 디바이스(ED)의 캐소드는 트랜지스터(Tr2)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(Tr2)의 제 2 단자는 용량 소자(CX4)의 제 2 단자와 배선(CT)에 전기적으로 접속되어 있다.
도 5의 (B)의 회로(PX)의 동작에 대해서는 도 5의 (A)의 회로(PX)의 동작의 설명을 참조한다.
또한 도 2의 (A)의 회로(AP)에 있어서, 표시 화소 회로인 회로(PX)에는 도 5의 (C)에 나타낸 회로(PX)를 적용하여도 좋다. 도 5의 (C)에 나타낸 회로(PX)는 일례로서 Duty 구동이 가능한 표시 화소 회로의 구성예이다. 도 5의 (C)의 회로(PX)는 도 5의 (A)에 나타낸 회로(PX)의 변경예이고, 트랜지스터(Tr3), 트랜지스터(Tr4), 및 용량 소자(CX2)를 가지는 점 및 용량 소자(CX1)가 제공되지 않는 점에서 도 5의 (A)에 나타낸 회로(PX)와 다르다.
트랜지스터(Tr3) 및 트랜지스터(Tr4)의 일례로서 트랜지스터(M1) 내지 트랜지스터(M5)에 적용할 수 있는 트랜지스터를 사용할 수 있다.
용량 소자(CX2)의 제 1 단자는 트랜지스터(Tr1)의 제 2 단자와, 트랜지스터(Tr2)의 게이트와, 트랜지스터(Tr4)의 제 1 단자에 전기적으로 접속되어 있다. 용량 소자(CX2)의 제 2 단자는 트랜지스터(Tr2)의 제 2 단자와, 트랜지스터(Tr3)의 제 1 단자와, 발광 디바이스(ED)의 애노드에 전기적으로 접속되어 있다. 트랜지스터(Tr3)의 제 2 단자는 트랜지스터(Tr4)의 제 2 단자와 배선(VC)에 전기적으로 접속되어 있다.
도 5의 (C)에서 트랜지스터(Tr1)의 게이트는 배선(GL)뿐만 아니라 배선(GL1)에 전기적으로 접속되어 있다. 또한 트랜지스터(Tr4)의 게이트는 배선(GL2)에 전기적으로 접속되어 있다. 또한 트랜지스터(Tr3)의 게이트는 배선(GL3)에 전기적으로 접속되어 있다.
배선(VC)은 일례로서, 정전위를 인가하는 배선으로서 기능한다. 상기 정전위는 예를 들어 접지 전위로 할 수 있다.
도 5의 (C)의 회로(AP)에 있어서, 회로(PX)에 화상 데이터를 기록하는 경우, 예를 들어 배선(GL1) 및 배선(GL3)에 고레벨 전위를 인가하고, 배선(GL2)에 저레벨 전위를 인가하면 좋다. 이에 의하여, 트랜지스터(Tr1) 및 트랜지스터(Tr3)가 온 상태가 되고, 트랜지스터(Tr4)가 오프 상태가 된다. 그 후 배선(SL)으로부터 용량 소자(CX2)의 제 1 단자에 원하는 화상 데이터 신호를 송신하면 좋다(화상 데이터에 따른 전위를 공급하면 좋다). 또한 이때 배선(VC)으로부터는 예를 들어 용량 소자(CX2)의 제 2 단자에 접지 전위가 인가된다. 또한 회로(PX)의 용량 소자(CX2)의 제 1 단자에 화상 데이터를 기록한 후에는, 배선(GL1) 및 배선(GL3)에 저레벨 전위를 인가하여 트랜지스터(Tr1) 및 트랜지스터(Tr3)를 오프 상태로 하면 좋다.
또한 도 5의 (C)의 회로(AP)에 있어서, 회로(PX)에 흑색 표시의 화상 데이터를 기록하는 경우, 예를 들어 배선(GL2) 및 배선(GL3)에 고레벨 전위를 인가하고, 배선(GL1)에 저레벨 전위를 인가하면 좋다. 이에 의하여, 트랜지스터(Tr3) 및 트랜지스터(Tr4)가 온 상태가 되고, 트랜지스터(Tr1)가 오프 상태가 된다. 따라서 배선(VC)으로부터 용량 소자(CX2)의 제 1 단자와 용량 소자(CX2)의 제 2 단자에 접지 전위가 인가된다. 즉 트랜지스터(Tr2)의 게이트-소스 간 전압이 0V가 되기 때문에, 트랜지스터(Tr2)의 문턱 전압이 적정하면 발광 디바이스(ED)에 전류가 흐르지 않아 회로(PX)는 흑색 표시가 된다. 또한 회로(PX)의 용량 소자(CX2)의 제 1 단자에 접지 전위를 기록한 후에는, 배선(GL2) 및 배선(GL3)에 저레벨 전위를 인가하여 트랜지스터(Tr3) 및 트랜지스터(Tr4)를 오프 상태로 하면 좋다.
또한 도 2의 (A)의 회로(AP)에 있어서, 표시 화소 회로인 회로(PX)에는 도 6에 나타낸 회로(PX)를 적용하여도 좋다. 도 6에 나타낸 회로(PX)는 일례로서 트랜지스터(Tr2)의 문턱 전압의 보정이 가능한 표시 화소 회로의 구성예이다. 도 6의 회로(PX)는 도 5의 (A)에 나타낸 회로(PX)의 변경예이고, 트랜지스터(Tr3), 트랜지스터(Tr5), 트랜지스터(Tr6), 용량 소자(CX2), 및 용량 소자(CX3)를 가지는 점 및 용량 소자(CX1)가 제공되지 않는 점에서 도 5의 (A)에 나타낸 회로(PX)와 다르다.
트랜지스터(Tr5) 및 트랜지스터(Tr6)는 일례로서 트랜지스터(M1) 내지 트랜지스터(M5)에 적용할 수 있는 트랜지스터를 사용할 수 있다.
용량 소자(CX2)의 제 1 단자는 트랜지스터(Tr1)의 제 2 단자와 트랜지스터(Tr2)의 게이트에 전기적으로 접속되어 있다. 용량 소자(CX2)의 제 2 단자는 트랜지스터(Tr2)의 제 2 단자와, 트랜지스터(Tr3)의 제 1 단자와, 트랜지스터(Tr5)의 제 1 단자와, 용량 소자(CX3)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(Tr3)의 제 2 단자는 배선(VC)에 전기적으로 접속되어 있다. 용량 소자(CX3)의 제 2 단자는 트랜지스터(Tr2)의 백 게이트와 트랜지스터(Tr6)의 제 1 단자에 전기적으로 접속되고, 트랜지스터(Tr6)의 제 2 단자는 배선(VB)에 전기적으로 접속되어 있다. 트랜지스터(Tr5)의 제 2 단자는 발광 디바이스(ED)의 애노드에 전기적으로 접속되어 있다.
도 6에서 트랜지스터(Tr1)의 게이트는 배선(GL)뿐만 아니라 배선(GL1)에 전기적으로 접속되어 있다. 또한 트랜지스터(Tr6)의 게이트는 배선(GL2)에 전기적으로 접속되어 있다. 또한 트랜지스터(Tr3)의 게이트는 배선(GL3)에 전기적으로 접속되어 있다. 또한 트랜지스터(Tr5)의 게이트는 배선(GL4)에 전기적으로 접속되어 있다.
배선(VB)은 일례로서, 정전압을 인가하는 배선으로서 기능한다. 특히 도 6에서의 배선(VB)이 인가하는 정전압은 VBG로 한다.
배선(VC)은 일례로서, 정전압을 인가하는 배선으로서 기능한다. 특히 도 6에서의 배선(VC)이 인가하는 정전압은 VCST로 한다. 또한 VCST는 VBG보다 낮은 전압으로 한다.
도 6의 회로(AP)에 있어서, 회로(PX)의 트랜지스터(Tr2)의 문턱 전압을 보정하는 경우, 예를 들어 먼저 배선(GL1), 배선(GL2), 배선(GL3), 및 배선(GL4)에 고레벨 전위가 인가된다. 이에 의하여 트랜지스터(Tr1), 트랜지스터(Tr3), 트랜지스터(Tr5), 및 트랜지스터(Tr6)가 온 상태가 된다. 이때 배선(SL)으로부터 용량 소자(CX2)의 제 1 단자에는 배선(VC)이 인가하는 정전압과 동등한 VCST가 인가되는 것으로 한다. 또한 배선(VB)으로부터 용량 소자(CX3)의 제 2 단자의 전위에는 VBG가 인가되는 것으로 한다. 또한 용량 소자(CX2)의 제 2 단자 및 용량 소자(CX3)의 제 1 단자에는 배선(VC)으로부터 전위(VCST)가 인가되지만, 트랜지스터(Tr5)가 온 상태이기 때문에 용량 소자(CX2)의 제 2 단자 및 용량 소자(CX3)의 제 1 단자의 전위는 VCST의 전위보다 낮게 된다.
다음으로 배선(GL4)에 저레벨 전위가 인가된다. 이에 의하여 트랜지스터(Tr5)가 오프 상태가 된다. 트랜지스터(Tr3)가 온 상태이고 트랜지스터(Tr5)가 오프 상태이기 때문에, 용량 소자(CX2)의 제 2 단자 및 용량 소자(CX3)의 제 1 단자의 전위는 VCST까지 상승한다. 엄밀하게 말하면 배선(VC)과 용량 소자(CX2)의 제 2 단자 및 용량 소자(CX3)의 제 1 단자 사이에는 트랜지스터(Tr3)를 개재하기 때문에, 용량 소자(CX2)의 제 2 단자 및 용량 소자(CX3)의 제 1 단자의 전위는 VCST보다 낮지만 VCST에 가까운 값이 된다. 이때 용량 소자(CX2)의 제 1 단자(트랜지스터(Tr2)의 게이트)의 전위와, 용량 소자(CX2)의 제 2 단자 및 용량 소자(CX3)의 제 1 단자(트랜지스터(Tr2)의 제 2 단자)의 전위는 양쪽 모두 거의 VCST이기 때문에 용량 소자(CX2)의 한 쌍의 단자 간 전위는 거의 0V이다.
다음으로, 배선(GL1) 및 배선(GL3)에 저레벨 전위가 인가된다. 이에 의하여 트랜지스터(Tr1) 및 트랜지스터(Tr3) 각각이 오프 상태가 된다. 트랜지스터(Tr1)가 오프 상태가 됨으로써 용량 소자(CX2)의 제 1 단자(트랜지스터(Tr2)의 게이트)에 전위(VCST)가 유지된다.
여기서 용량 소자(CX2)의 제 2 단자 및 용량 소자(CX3)의 제 1 단자의 전위(VCST)와 배선(VA)의 전위에 의하여 트랜지스터(Tr2)의 제 1 단자-제 2 단자 간에 고바이어스가 가해지는 것으로 한다. 이때 트랜지스터(Tr2)가 온 상태가 되어 트랜지스터(Tr2)의 제 1 단자에서 제 2 단자 방향으로 전류가 흐른다. 트랜지스터(Tr3) 및 트랜지스터(Tr5)가 오프 상태이기 때문에, 용량 소자(CX2)의 제 2 단자 및 용량 소자(CX3)의 제 1 단자(트랜지스터(Tr2)의 제 2 단자)의 전위는 상기 전류에 의하여 승압된다. 또한 용량 소자(CX2)의 한 쌍의 단자 간 전압은 거의 0V이고 또한 트랜지스터(Tr1)가 오프 상태이므로(용량 소자(CX2)의 제 1 단자가 플로팅 상태이므로), 트랜지스터(Tr2)의 게이트-소스 전압은 용량 소자(CX2)의 제 2 단자 및 용량 소자(CX3)의 제 1 단자(트랜지스터(Tr2)의 제 2 단자)의 전위의 승압으로는 거의 변화되지 않고 0V 그대로이다.
용량 소자(CX2)의 제 2 단자 및 용량 소자(CX3)의 제 1 단자의 전위는 트랜지스터(Tr2)가 오프 상태가 될 때까지 승압된다. 트랜지스터(Tr2)의 게이트-소스 전압은 거의 0V이므로, 트랜지스터(Tr2)의 문턱 전압이 0V 이상이 되거나 0V를 넘었을 때 트랜지스터(Tr2)는 오프 상태가 된다. 즉 트랜지스터(Tr2)의 백 게이트-소스 간 전압이 트랜지스터(Tr2)의 문턱 전압을 0V로 하는 전압이 되었을 때 트랜지스터(Tr2)가 오프 상태가 된다. 트랜지스터(Tr2)의 문턱 전압을 0V로 하는 트랜지스터(Tr2)의 백 게이트-소스 간 전압을 VCRC로 하였을 때 용량 소자(CX2)의 제 2 단자 및 용량 소자(CX3)의 제 1 단자의 전위는 VBG-VCRC가 된다.
또한 용량 소자(CX2)의 제 1 단자가 플로팅 상태이므로, 용량 소자(CX2)의 제 2 단자 및 용량 소자(CX3)의 제 1 단자의 전위가 VCST에서 VBG-VCRC로 승압되었기 때문에, 동시에 용량 소자(CX2)의 제 1 단자의 전위도 승압된다. 용량 소자(CX2)의 제 1 단자에서 승압된 전압은 용량 소자(CX2)의 한 쌍의 단자 간의 용량 결합 계수에 의하여 정해진다.
다음으로 배선(GL1) 및 배선(GL3)에 고레벨 전위가 인가되고, 배선(GL2)에 저레벨 전위가 인가된다. 이로써 트랜지스터(Tr1)가 온 상태가 되고, 트랜지스터(Tr6)가 오프 상태가 된다. 따라서 용량 소자(CX3)의 제 2 단자는 플로팅 상태가 되어, 트랜지스터(Tr2)의 백 게이트의 전위는 용량 소자(CX3)의 제 2 단자에 의하여 유지된다. 이로써 트랜지스터(Tr2)의 문턱 전압의 보정이 완료된다.
트랜지스터(Tr2)의 문턱 전압의 보정을 수행함으로써, 트랜지스터(Tr2)의 문턱 전압이 어긋나 트랜지스터(Tr2)의 소스-드레인 간에 흐르는 전류에 편차가 생기는 것을 억제할 수 있다. 이에 의하여, 상기 전류가 흐르는 발광 디바이스(ED)가 방출하는 광의 휘도의 편차를 억제할 수 있다.
회로(PX)에서 트랜지스터(Tr2)의 문턱 전압의 보정이 완료된 후에는, 예를 들어 배선(GL1) 및 배선(GL4)에 고레벨 전위가 인가되고, 배선(GL2) 및 배선(GL3)에는 저레벨 전위가 인가된다. 이에 의하여 트랜지스터(Tr1) 및 트랜지스터(Tr5)가 온 상태가 되고, 트랜지스터(Tr3) 및 트랜지스터(Tr6)가 오프 상태가 된다. 그 후 배선(SL)으로부터 용량 소자(CX2)의 제 1 단자에 원하는 화상 데이터 신호를 송신하면 좋다(화상 데이터에 따른 전위를 공급하면 좋다). 또한 회로(PX)의 용량 소자(CX2)의 제 1 단자에 화상 데이터를 기록한 후에는, 배선(GL1)에 저레벨 전위를 인가하여 트랜지스터(Tr1)를 오프 상태로 하면 좋다.
상술한 바와 같이, 도 2의 (A) 및 도 3의 (A)에 나타낸 회로(AP)에 포함되는 회로(PX)에는 도 5의 (A) 내지 (C) 및 도 6 중 어느 하나의 회로(AP)에 포함되는 회로(PX)를 적용할 수 있다. 또한 도 2의 (A) 및 도 3의 (A)에 나타낸 회로(AP)에 포함되는 회로(PX)에는 도 5의 (A) 내지 (C) 및 도 6에 나타낸 회로(PX) 이외의 회로 구성을 적용하여도 좋다.
또한 본 실시형태에서 설명한 각 회로 구성은 서로 적절히 조합할 수 있다.
본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 반도체 장치와 다른 본 발명의 일 형태의 반도체 장치에 대하여 설명한다.
<구성예 1>
도 7은 표시 화소 회로 및 촬상 화소 회로를 가지는 표시 장치의 표시 영역의 일부를 나타낸 블록도이고, 본 발명의 일 형태의 반도체 장치의 일례이기도 하다. 또한 도 7에는 회로(AP[i,j])(여기서 i는 2 이상의 정수로 하고, j는 2 이상의 정수로 함)와, 회로(AP[i+1,j])와, 회로(AP[i,j+1])와, 회로(AP[i+1,j+1])를 도시하였다. 또한 도 7에서 회로(AP[i,j])와, 회로(AP[i+1,j])와, 회로(AP[i,j+1])와, 회로(AP[i+1,j+1])는 짧은 파선으로 나타내었다.
회로(AP[i,j]), 회로(AP[i+1,j]), 회로(AP[i,j+1]), 및 회로(AP[i+1,j+1]) 각각은 예를 들어 회로(PX_R)와, 회로(PX_G)와, 회로(PX_B)와, 회로(PV)를 가진다. 회로(PX_R)와, 회로(PX_G)와, 회로(PX_B)는 표시 화소 회로로서의 기능을 가지고, 회로(PV)는 촬상 화소 회로로서의 기능을 가진다.
회로(PX_R), 회로(PX_G), 및 회로(PX_B)에 대해서는 실시형태 1에서 설명한 회로(PX)의 기재를 참조한다. 또한 회로(PV)에 대해서는 실시형태 1에서 설명한 회로(PV)의 기재를 참조한다.
또한 회로(PX_R), 회로(PX_G), 및 회로(PX_B) 각각의 표시 화소 회로는 일례로서 상이한 색의 발광을 나타내는 발광 디바이스가 포함되어도 좋다. 특히 회로(PX_R), 회로(PX_G), 및 회로(PX_B)에 포함되는 각각의 발광 디바이스가 발광하는 색은 적색(R), 녹색(G), 및 청색(B)의 3색으로 하여도 좋다. 또는 회로(PX_R), 회로(PX_G), 및 회로(PX_B)에 포함되는 각각의 발광 디바이스가 발광하는 색은 적색, 녹색, 청색, 시안, 마젠타, 황색, 및 백색 중에서 선택된 3색으로 하여도 좋다. 또는 회로(PX_R), 회로(PX_G), 및 회로(PX_B) 중 2개의 회로에 포함되는 각각의 발광 디바이스가 발광하는 색을 동일하게 하고, 나머지 하나의 회로에 포함되는 발광 디바이스가 발광하는 색은 상술한 2개의 회로의 발광 디바이스와 다른 색으로 좋다. 또는 회로(PX_R), 회로(PX_G), 및 회로(PX_B)에 포함되는 각각의 발광 디바이스가 발광하는 색을 모두 동일하게 하여도 좋다.
도 7에 나타낸 바와 같이 회로(AP[i,j]), 회로(AP[i+1,j]), 회로(AP[i,j+1]), 및 회로(AP[i+1,j+1]) 각각의 회로(PV)는 하나의 영역(DM_V)에 포함되도록 배치되어 있다. 구체적으로는 하나의 영역(DM_V)에는 4개의 회로(PV)가 2행 2열의 매트릭스상으로 배치되어 있다.
또한 도 7에서 4개의 회로(PX_R)는 하나의 영역(DM_R)에 포함되도록 배치되고, 4개의 회로(PX_G)는 하나의 영역(DM_G)에 포함되도록 배치되고, 4개의 회로(PX_B)는 하나의 영역(DM_B)에 포함되도록 배치되어 있다. 구체적으로는 도 8에 나타낸 바와 같이 하나의 영역(DM_R)에는 4개의 회로(PX_R)가 2행 2열의 매트릭스상으로 배치되고, 하나의 영역(DM_G)에는 4개의 회로(PX_G)가 2행 2열의 매트릭스상으로 배치되고, 하나의 영역(DM_B)에는 4개의 회로(PX_B)가 2행 2열의 매트릭스상으로 배치되어 있다. 또한 도 8에는 도 7에 나타낸 회로(AP[i,j]), 회로(AP[i+1,j]), 회로(AP[i,j+1]), 및 회로(AP[i+1,j+1])의 배치에 있어서, 회로(AP[i+1,j+1])의 회로(PV)를 오른쪽 아래에 도시하고, 회로(AP[i-1,j-1])의 회로(PX_G)를 오른쪽 위에 도시한 회로의 구성예를 나타내었다. 그러므로 도 8에는 회로(AP[i,j])의 전체가 도시되고, 회로(AP[i-1,j-1]), 회로(AP[i-1,j]), 회로(AP[i-1,j+1]), 회로(AP[i,j-1]), 회로(AP[i,j+1]), 회로(AP[i+1,j-1]), 회로(AP[i+1,j]), 및 회로(AP[i+1,j+1]) 각각의 일부가 도시되어 있다.
또한 도 7에서 영역(DM_V)과, 영역(DM_R)과, 영역(DM_G)과, 영역(DM_B)은 긴 파선으로 나타내었다.
도 8에 도시된 바와 같이, 4개의 회로(PX_R)와, 4개의 회로(PX_G)와, 4개의 회로(PX_B)와, 4개의 회로(PV)를 배치함으로써, 하나의 회로(AP)에 회로(PX_R)와, 회로(PX_G)와, 회로(PX_B)와, 회로(PV)를 제공할 수 있다.
또한 도 8에서 영역(DM_R)에 2행 2열의 매트릭스상으로 배치된 회로(PX_R)에 포함되는 발광 디바이스는 예를 들어 포토리소그래피법 등을 사용하여 형성할 수 있다. 구체적으로는 예를 들어 영역(DM_R)의 전체 영역에 발광 디바이스를 형성하는 재료를 순차적으로 적층시킨다. 상기 재료의 적층 방법으로서는 예를 들어 CVD(Chemical Vapor Deposition)법, 스퍼터링법, 진공 증착법, 스핀 코팅법, 스프레이 도포법, 또는 스크린 인쇄법 등의 성막 방법으로 할 수 있다. 그 후 포토리소그래피법에 의하여, 적층된 재료를 2행 2열로 분할하여 4개의 발광 디바이스를 형성할 수 있다. 이러한 제작 방법에 의하여, 영역(DM_R)에 포함되는 4개의 회로(PX_R) 각각에 발광 디바이스를 제작할 수 있다.
또한 도 8의 영역(DM_G) 및 영역(DM_B)에서도 영역(DM_R)과 마찬가지로, 포토리소그래피법 등을 사용하여 발광 디바이스를 구성하는 재료의 적층체를 2행 2열의 매트릭스상으로 분할할 수 있고, 각각의 영역에 4개의 발광 디바이스를 형성할 수 있다. 이에 의하여, 각각의 영역에 포함되는 4개의 표시 화소 회로 각각에 발광 디바이스를 제작할 수 있다.
또한 도 7 및 도 8의 영역(DM_V)에서도 영역(DM_R)과 마찬가지로, 포토리소그래피법 등을 사용하여 수광 디바이스를 구성하는 재료의 적층체를 2행 2열의 매트릭스상으로 분할할 수 있고, 영역(DM_V)에 4개의 수광 디바이스를 형성할 수 있다. 이에 의하여, 영역(DM_V)에 포함되는 촬상 화소 회로인 4개의 회로(PV) 각각에 수광 디바이스를 제작할 수 있다.
또한 도 7 및 도 8에서는, 포토리소그래피법 등을 사용하여 영역(DM_R), 영역(DM_G), 및 영역(DM_B)에서 2행 2열의 표시 화소 회로를 형성하고, 영역(DM_V)에서 2행 2열의 촬상 화소 회로를 형성하는 예를 나타내었지만, 형성되는 표시 화소 회로 및 촬상 화소 회로는 2행 2열 이외의 매트릭스로 하여도 좋다. 예를 들어 표시 화소 회로는 영역(DM_R), 영역(DM_G), 및 영역(DM_B)에서 1행 또는 복수 행, 또한 1열 또는 복수 열의 매트릭스상으로 형성되어도 좋다. 또한 마찬가지로 촬상 화소 회로는 영역(DM_V)에서 1행 또는 복수 행, 또한 1 열 또는 복수 열의 매트릭스상으로 형성되어도 좋다.
도 7에 나타낸 회로(AP[i,j]), 회로(AP[i+1,j]), 회로(AP[i,j+1]), 및 회로(AP[i+1,j+1]) 각각은 실시형태 1에서 설명한 반도체 장치와 마찬가지로 촬상을 수행할 수 있다(이후, 이 동작을 제 1 동작이라고 부름). 또한 영역(DM_V)에서 4개의 회로(PV) 각각을 서로 전기적으로 접속함으로써, 4개의 회로(PV) 각각이 촬상한 촬상 데이터를 합할 수 있고, 합한 데이터를 하나의 촬상 데이터로서 출력할 수 있다(이후, 이 동작을 제 2 동작이라고 부름). 제 2 동작은 4개의 회로(PV) 각각이 촬상한 촬상 데이터를 하나의 촬상 데이터로서 출력할 수 있기 때문에, 촬상 데이터의 판독에 필요한 시간을 줄일 수 있어, 촬상부터 촬상 데이터의 판독까지 필요한 시간을 짧게 할 수 있다. 또한 제 2 동작에 의하여 촬상 데이터가 커짐으로써, 회로(PV)에서 취급하는 전압도 높아지기 때문에, 제 2 동작은 제 1 동작보다 회로(PV)의 동작 속도를 빠르게 할 수 있는 경우가 있다. 또한 제 2 동작에 의하여 얻어지는 촬상 데이터의 노이즈 성분은 제 1 동작에 비하여 상대적으로 낮게 된다. 따라서 도 7에 나타낸 회로를 구성함으로써, 도 7의 회로의 S/N비를 크게 할 수 있다. 또한 제 2 동작은 예를 들어 4개의 회로(PV) 각각에 의하여 촬상 데이터를 합하기 때문에, 어두운 곳 등 수광 디바이스에서 발생하는 전류의 양이 적어지는 환경에서의 촬상에 적합하다.
또한 상기 구성에서는, 영역(DM_V)은 일례로서 4개의 회로(PV)를 포함하는 것으로 설명하였지만, 본 발명의 일 형태의 반도체 장치에서 영역(DM_V)에 포함되는 회로(PV)의 개수는 2개로 하여도 좋고, 3개로 하여도 좋고, 5개 이상으로 하여도 좋다.
도 7의 회로(AP[i,j])에서, 회로(PX_R)는 배선(SL_R[j])과, 배선(GL[i])과, 배선(CT[i])에 전기적으로 접속되고, 회로(PX_G)는 배선(SL_G[j])과, 배선(GL[i])과, 배선(CT[i])에 전기적으로 접속되고, 회로(PX_B)는 배선(SL_B[j])과, 배선(GL[i])과, 배선(CT[i])에 전기적으로 접속되어 있다. 또한 회로(PV)는 배선(OL[j])과, 배선(TX[i])과, 배선(RS[i])과, 배선(SE[i])과, 배선(CT[i])에 전기적으로 접속되어 있다.
마찬가지로 도 7의 회로(AP[i+1,j])에서, 회로(PX_R)는 배선(SL_R[j])과, 배선(GL[i+1])과, 배선(CT[i+1])에 전기적으로 접속되고, 회로(PX_G)는 배선(SL_G[j])과, 배선(GL[i+1])과, 배선(CT[i+1])에 전기적으로 접속되고, 회로(PX_B)는 배선(SL_B[j])과, 배선(GL[i+1])과, 배선(CT[i+1])에 전기적으로 접속되어 있다. 또한 회로(PV)는 배선(OL[j])과, 배선(TX[i+1])과, 배선(RS[i+1])과, 배선(SE[i+1])과, 배선(CT[i+1])에 전기적으로 접속되어 있다.
도 7의 회로(AP[i,j+1])에서, 회로(PX_R)는 배선(SL_R[j+1])과, 배선(GL[i])과, 배선(CT[i])에 전기적으로 접속되고, 회로(PX_G)는 배선(SL_G[j+1])과, 배선(GL[i])과, 배선(CT[i])에 전기적으로 접속되고, 회로(PX_B)는 배선(SL_B[j+1])과, 배선(GL[i])과, 배선(CT[i])에 전기적으로 접속되어 있다. 또한 회로(PV)는 배선(OL[j+1])과, 배선(TX[i])과, 배선(RS[i])과, 배선(SE[i])과, 배선(CT[i])에 전기적으로 접속되어 있다.
마찬가지로 도 7의 회로(AP[i+1,j+1])에서, 회로(PX_R)는 배선(SL_R[j+1])과, 배선(GL[i+1])과, 배선(CT[i+1])에 전기적으로 접속되고, 회로(PX_G)는 배선(SL_G[j+1])과, 배선(GL[i+1])과, 배선(CT[i+1])에 전기적으로 접속되고, 회로(PX_B)는 배선(SL_B[j+1])과, 배선(GL[i+1])과, 배선(CT[i+1])에 전기적으로 접속되어 있다. 또한 회로(PV)는 배선(OL[j+1])과, 배선(TX[i+1])과, 배선(RS[i+1])과, 배선(SE[i+1])과, 배선(CT[i+1])에 전기적으로 접속되어 있다.
또한 도 7 및 도 8의 영역(DM_V)에서 4개의 회로(PV)는 서로 전기적으로 접속되어 있다.
또한 도 8에서 배선(SL_G[j-1])은 회로(AP[i-1,j-1])의 회로(PX_G)와 회로(AP[i,j-1])의 회로(PX_G)에 전기적으로 접속되어 있다. 또한 배선(SL_B[j-1])은 회로(AP[i,j-1])의 회로(PX_B)와 회로(AP[i+1,j-1])의 회로(PX_B)에 전기적으로 접속되어 있다. 또한 배선(CT[i-1])은 회로(AP[i-1,j-1])의 회로(PX_G)와, 회로(AP[i-1,j])의 회로(PX_G) 및 회로(PX_R)와, 회로(AP[i-1,j+1])의 회로(PX_R)에 전기적으로 접속되어 있다. 또한 배선(GL[i-1])은 회로(AP[i-1,j-1])의 회로(PX_G)와, 회로(AP[i-1,j])의 회로(PX_G) 및 회로(PX_R)와, 회로(AP[i-1,j+1])의 회로(PX_R)에 전기적으로 접속되어 있다.
도 7 및 도 8에 나타낸 배선(SL_R) 각각은 예를 들어 표시 화소 회로인 회로(PX_R)에 화상 데이터 신호를 송신하는 배선으로서 기능한다. 또한 도 7 및 도 8에 나타낸 배선(SL_G) 각각은 예를 들어 표시 화소 회로인 회로(PX_G)에 화상 데이터 신호를 송신하는 배선으로서 기능한다. 또한 도 7 및 도 8에 나타낸 배선(SL_B) 각각은 예를 들어 표시 화소 회로인 회로(PX_B)에 화상 데이터 신호를 송신하는 배선으로서 기능한다. 또한 배선(SL_R), 배선(SL_G), 및 배선(SL_B) 각각은 예를 들어 정전위 또는 가변 전위(펄스 전압이라고도 하는 경우가 있음)를 인가하는 배선으로 하여도 좋다.
도 7 및 도 8에 나타낸 배선(GL) 각각은 예를 들어 화상 데이터 신호가 송신될 회로(PX_R), 회로(PX_G), 회로(PX_B)를 포함하는 행을 선택하기 위한 선택 신호를 송신하는 배선으로서 기능한다. 또는 배선(GL)은 예를 들어 정전압을 인가하는 배선으로 하여도 좋다.
도 7 및 도 8에 나타낸 배선(TX) 각각은 예를 들어 회로(PV)에 포함되는 수광 디바이스가 촬상을 수행하기 위한 트리거 신호를 송신하는 배선으로서 기능한다. 또는 배선(TX)은 예를 들어 정전압을 인가하는 배선으로 하여도 좋다.
도 7 및 도 8에 나타낸 배선(RS) 각각은 예를 들어 회로(PV)에 포함되는 수광 디바이스에 의하여 촬상된 촬상 데이터를 소거하기 위한 트리거 신호를 송신하는 배선으로서 기능한다. 또한 촬상 데이터의 소거 동작은 예를 들어 회로(PV)에서 새로 촬상을 수행하기 위하여, 회로(PV)에 유지된 촬상 데이터에 따른 전위를 초기화하는 동작이라고 바꿔 말할 수 있다. 또는 배선(RS)은 예를 들어 정전압을 인가하는 배선으로 하여도 좋다.
또한 도 7 및 도 8에서는 회로(PV)가 포함되는 행마다 배선(TX)을 연장시킨 예를 나타내었지만, 각 행의 배선(TX)이 인가하는 트리거 신호의 타이밍이 동등한 경우, 각 행의 배선(TX)을 하나의 배선으로 통합하여도 좋다. 구체적으로는 예를 들어 도 7 또는 도 8에서 배선(TX[i])과 배선(TX[i+1])을 하나의 배선으로 통합하여도 좋다.
특히 표시 영역에서, 회로(PV)가 포함되는 모든 행에 연장되어 있는 배선(TX) 각각을 동일한 배선으로 통합하고, 또한 회로(PV)가 포함되는 모든 행에 연장되어 있는 배선(RS) 각각을 동일한 배선으로 통합함으로써, 표시 영역에 포함되는 모든 회로(PV)는 동시에 촬상 데이터의 소거 또는 촬상 데이터의 취득을 수행할 수 있다. 즉, 상술한 구성에 의하여, 글로벌 셔터 방식에 의한 촬상을 수행할 수 있다. 또한 도 7 및 도 8에 나타낸 표시 영역에 있어서, 회로(PV)가 포함되는 모든 행에 연장되어 있는 복수의 배선(TX) 각각 및 복수의 배선(RS) 각각 중 한쪽 또는 다른 쪽에 순차적으로 트리거 신호를 송신함으로써, 롤링 셔터 방식에 의한 촬상을 수행할 수 있다.
또한 도 7 및 도 8에서는 회로(PV)가 포함되는 행마다 배선(RS)을 연장시킨 예를 나타내었지만, 각 행의 배선(RS)이 인가하는 트리거 신호의 타이밍이 동등한 경우, 각 행의 배선(RS)을 하나의 배선으로 통합하여도 좋다. 구체적으로는 예를 들어 도 7 또는 도 8에서 배선(RS[i])과 배선(RS[i+1])을 하나의 배선으로 통합하여도 좋다.
도 7 및 도 8에 나타낸 배선(SE) 각각은 예를 들어 회로(PV)에 포함되는 수광 디바이스에 의하여 촬상된 촬상 데이터의 판독을 수행하기 위한 트리거 신호를 송신하는 배선으로서 기능한다. 또는 배선(SE)은 예를 들어 정전위를 인가하는 배선으로 하여도 좋다.
도 7 및 도 8에 나타낸 배선(OL) 각각은 예를 들어 회로(PV)에 포함되는 수광 디바이스에 의하여 촬상된 촬상 데이터를 신호로서 송신하는 배선으로서 기능한다. 또는 배선(OL)은 예를 들어 정전위 또는 가변 전위(펄스 전압이라고 하는 경우가 있음)를 인가하는 배선으로 하여도 좋다.
도 7 및 도 8에 나타낸 배선(CT) 각각은 예를 들어 회로(PX_R), 회로(PX_G), 회로(PX_B), 및 회로(PV)에 정전위를 인가하는 배선으로서 기능한다. 또한 배선(CT)은 일례로서, 회로(PX)에 포함되는 발광 디바이스의 단자에 전기적으로 접속되며, 회로(PV)에 포함되는 수광 디바이스의 단자에 전기적으로 접속되어 있는 것으로 한다. 이 경우 상기 정전위는 예를 들어 접지 전위 또는 음의 전위로 하는 것이 바람직하다. 또는 배선(CT)은 예를 들어 가변 전위(펄스 전압이라고 하는 경우가 있음)를 인가하는 배선으로 하여도 좋다.
또한 도 7 및 도 8에서는 행마다 배선(CT)을 연장시킨 예를 나타내었지만, 각 행의 배선(CT)이 인가하는 정전위가 동등한 경우, 각 행의 배선(CT)을 하나의 배선으로 통합하여도 좋다. 구체적으로는 예를 들어 도 7에서 배선(CT[i])과 배선(CT[i+1])을 하나의 배선으로 통합하여도 좋다. 또한 예를 들어 도 8에서 배선(CT[i-1])과 배선(CT[i])과 배선(CT[i+1])을 하나의 배선으로 통합하여도 좋다.
또한 도 7 및 도 8에는 각종 배선이 도시되어 있지만, 배선(SL_R), 배선(SL_G), 배선(SL_B), 배선(GL), 배선(TX), 배선(RS), 배선(SE), 배선(OL), 및 배선(CT) 이외의 배선이 회로(PX_R), 회로(PX_G), 회로(PX_B), 및 회로(PV) 중 적어도 하나에 전기적으로 접속되어 있어도 좋다. 예를 들어 도 7에는 도시되지 않았지만 회로(PX_R), 회로(PX_G), 회로(PX_B), 및 회로(PV) 중에서 선택된 하나 이상을 구동시키기 위한 전원 전압을 인가하는 배선이 회로(AP)에 전기적으로 접속되어 있어도 좋다.
또한 도 7 및 도 8에 도시된 각종 배선 중 적어도 하나는 하나가 아니라 복수로 하여도 좋다. 예를 들어 도 7 및 도 8에 도시된 배선(GL) 각각은 하나가 아니라 복수로 하여도 좋다. 또한 예를 들어 도 7 및 도 8에 도시된 배선(RS) 각각은 하나가 아니라 복수로 하여도 좋다. 또한 예를 들어 도 7 및 도 8에 도시된 배선(TX) 각각은 하나가 아니라 복수로 하여도 좋다.
<구체적인 예 1>
도 9에는 도 7 및 도 8의 영역(DM_V)에 포함되는 4개의 회로(PV)에 적용할 수 있는 회로의 구성예를 나타내었다. 또한 도 9의 영역(DM_V)에는 회로(AP[i,j]), 회로(AP[i+1,j]), 회로(AP[i,j+1]), 및 회로(AP[i+1,j+1]) 각각에 포함되는 회로(PV)를 나타낸 것으로 한다.
도 7 및 도 8에 나타낸 영역(DM_V)에 포함되는 4개의 회로(PV) 각각은 도 9에 나타낸 영역(DM_V)에서는 회로(PV1), 회로(PV2), 회로(PV3), 및 회로(PV4)이다. 예를 들어 회로(PV1)는 회로(AP[i,j])에 포함되는 회로(PV)에 상당하고, 회로(PV2)는 회로(AP[i,j+1])에 포함되는 회로(PV)에 상당하고, 회로(PV3)는 회로(AP[i+1,j])에 포함되는 회로(PV)에 상당하고, 회로(PV4)는 회로(AP[i+1,j+1])에 포함되는 회로(PV)에 상당한다.
또한 회로(PV1)는 트랜지스터(M1) 내지 트랜지스터(M6)와, 용량 소자(CV1)와, 수광 디바이스(PD)를 가진다.
또한 회로(PV2) 내지 회로(PV4) 각각은 트랜지스터(M1) 내지 트랜지스터(M5) 및 트랜지스터(M7)와, 용량 소자(CV1)와, 수광 디바이스(PD)를 가진다.
상술한 트랜지스터(M1) 내지 트랜지스터(M7)로서는 예를 들어 실시형태 1에서 설명한 트랜지스터(Tr1), 트랜지스터(Tr2), 트랜지스터(Tr5), 트랜지스터(Tr6), 또는 트랜지스터(M1) 내지 트랜지스터(M5)에 적용할 수 있는 트랜지스터를 사용할 수 있다.
회로(PV1)에서 예를 들어 트랜지스터(M1)의 제 1 단자는 배선(OL[j])에 전기적으로 접속되고, 트랜지스터(M1)의 게이트는 배선(SE[i])에 전기적으로 접속되고, 트랜지스터(M1)의 제 2 단자는 트랜지스터(M2)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(M2)의 제 2 단자는 배선(VDE)에 전기적으로 접속되고, 트랜지스터(M2)의 게이트는 트랜지스터(M3)의 제 1 단자와 용량 소자(CV1)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(M3)의 제 2 단자는 배선(VR2)에 전기적으로 접속되고, 트랜지스터(M3)의 게이트는 배선(RS2[i])에 전기적으로 접속되어 있다. 용량 소자(CV1)의 제 2 단자는 트랜지스터(M4)의 제 1 단자와, 트랜지스터(M5)의 제 1 단자와, 트랜지스터(M6)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(M4)의 제 2 단자는 배선(VR1)에 전기적으로 접속되고, 트랜지스터(M4)의 게이트는 배선(RS1[i])에 전기적으로 접속되어 있다. 트랜지스터(M5)의 제 2 단자는 트랜지스터(M6)의 제 2 단자와 수광 디바이스(PD)의 애노드에 전기적으로 접속되고, 트랜지스터(M5)의 게이트는 배선(TX1[i])에 전기적으로 접속되고, 트랜지스터(M6)의 게이트는 배선(TX2[i])에 전기적으로 접속되어 있다. 또한 수광 디바이스(PD)의 캐소드는 배선(CT[i])에 전기적으로 접속되어 있다.
또한 회로(PV2)에서 예를 들어 트랜지스터(M1)의 제 1 단자는 배선(OL[j+1])에 전기적으로 접속되고, 트랜지스터(M1)의 게이트는 배선(SE[i])에 전기적으로 접속되고, 트랜지스터(M1)의 제 2 단자는 트랜지스터(M2)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(M2)의 제 2 단자는 배선(VDE)에 전기적으로 접속되고, 트랜지스터(M2)의 게이트는 트랜지스터(M3)의 제 1 단자와 용량 소자(CV1)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(M3)의 제 2 단자는 배선(VR2)에 전기적으로 접속되고, 트랜지스터(M3)의 게이트는 배선(RS2[i])에 전기적으로 접속되어 있다. 용량 소자(CV1)의 제 2 단자는 트랜지스터(M4)의 제 1 단자와 트랜지스터(M5)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(M4)의 제 2 단자는 배선(VR1)에 전기적으로 접속되고, 트랜지스터(M4)의 게이트는 배선(RS1[i])에 전기적으로 접속되어 있다. 트랜지스터(M5)의 제 2 단자는 트랜지스터(M7)의 제 1 단자와 수광 디바이스(PD)의 애노드에 전기적으로 접속되고, 트랜지스터(M5)의 게이트는 배선(TX1[i])에 전기적으로 접속되고, 트랜지스터(M7)의 게이트는 배선(TX2[i])에 전기적으로 접속되어 있다. 또한 수광 디바이스(PD)의 캐소드는 배선(CT[i])에 전기적으로 접속되어 있다.
또한 회로(PV3)에서 예를 들어 트랜지스터(M1)의 제 1 단자는 배선(OL[j])에 전기적으로 접속되고, 트랜지스터(M1)의 게이트는 배선(SE[i+1])에 전기적으로 접속되고, 트랜지스터(M1)의 제 2 단자는 트랜지스터(M2)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(M2)의 제 2 단자는 배선(VDE)에 전기적으로 접속되고, 트랜지스터(M2)의 게이트는 트랜지스터(M3)의 제 1 단자와 용량 소자(CV1)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(M3)의 제 2 단자는 배선(VR2)에 전기적으로 접속되고, 트랜지스터(M3)의 게이트는 배선(RS2[i+1])에 전기적으로 접속되어 있다. 용량 소자(CV1)의 제 2 단자는 트랜지스터(M4)의 제 1 단자와 트랜지스터(M5)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(M4)의 제 2 단자는 배선(VR1)에 전기적으로 접속되고, 트랜지스터(M4)의 게이트는 배선(RS1[i+1])에 전기적으로 접속되어 있다. 트랜지스터(M5)의 제 2 단자는 트랜지스터(M7)의 제 1 단자와 수광 디바이스(PD)의 애노드에 전기적으로 접속되고, 트랜지스터(M5)의 게이트는 배선(TX1[i+1])에 전기적으로 접속되고, 트랜지스터(M7)의 게이트는 배선(TX2[i+1])에 전기적으로 접속되어 있다. 또한 수광 디바이스(PD)의 캐소드는 배선(CT[i+1])에 전기적으로 접속되어 있다.
또한 회로(PV4)에서 예를 들어 트랜지스터(M1)의 제 1 단자는 배선(OL[j+1])에 전기적으로 접속되고, 트랜지스터(M1)의 게이트는 배선(SE[i+1])에 전기적으로 접속되고, 트랜지스터(M1)의 제 2 단자는 트랜지스터(M2)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(M2)의 제 2 단자는 배선(VDE)에 전기적으로 접속되고, 트랜지스터(M2)의 게이트는 트랜지스터(M3)의 제 1 단자와 용량 소자(CV1)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(M3)의 제 2 단자는 배선(VR2)에 전기적으로 접속되고, 트랜지스터(M3)의 게이트는 배선(RS2[i+1])에 전기적으로 접속되어 있다. 용량 소자(CV1)의 제 2 단자는 트랜지스터(M4)의 제 1 단자와 트랜지스터(M5)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(M4)의 제 2 단자는 배선(VR1)에 전기적으로 접속되고, 트랜지스터(M4)의 게이트는 배선(RS1[i+1])에 전기적으로 접속되어 있다. 트랜지스터(M5)의 제 2 단자는 트랜지스터(M7)의 제 1 단자와 수광 디바이스(PD)의 애노드에 전기적으로 접속되고, 트랜지스터(M5)의 게이트는 배선(TX1[i+1])에 전기적으로 접속되고, 트랜지스터(M7)의 게이트는 배선(TX2[i+1])에 전기적으로 접속되어 있다. 또한 수광 디바이스(PD)의 캐소드는 배선(CT[i+1])에 전기적으로 접속되어 있다.
또한 회로(PV2)의 트랜지스터(M7)의 제 2 단자는 회로(PV3)의 트랜지스터(M7)의 제 2 단자와 회로(PV4)의 트랜지스터(M7)의 제 2 단자에 전기적으로 접속되어 있다.
또한 본 명세서 등에서는 회로(PV1) 내지 회로(PV4) 각각에서 트랜지스터(M2)의 게이트와, 트랜지스터(M3)의 게이트와, 용량 소자(CV1)의 제 1 단자의 전기적인 접속점을 노드(N2)로 한다. 또한 회로(PV1)에서 용량 소자(CV1)의 제 2 단자와, 트랜지스터(M4)의 제 1 단자와, 트랜지스터(M5)의 제 1 단자와, 트랜지스터(M6)의 제 1 단자의 전기적인 접속점을 노드(N1)로 한다. 또한 마찬가지로 회로(PV2) 내지 회로(PV4)에서 용량 소자(CV1)의 제 2 단자와, 트랜지스터(M4)의 제 1 단자와, 트랜지스터(M5)의 제 1 단자의 전기적인 접속점을 노드(N1)로 한다.
배선(VR1), 배선(VR2), 및 배선(VDE) 각각에 대해서는 실시형태 1에서 설명한 배선(VR1), 배선(VR2), 및 배선(VDE)의 기재를 참조한다.
도 9에 나타낸 배선(TX1[i]) 및 배선(TX2[i]) 각각은 도 7 및 도 8에 나타낸 배선(TX[i])에 상당한다. 또한 마찬가지로 도 9에 나타낸 배선(TX1[i+1]) 및 배선(TX2[i+1]) 각각은 도 7 및 도 8에 나타낸 배선(TX[i+1])에 상당한다.
또한 도 9에 나타낸 배선(RS1[i]) 및 배선(RS2[i]) 각각은 도 7 및 도 8에 나타낸 배선(RS[i])에 상당한다. 또한 마찬가지로 도 9에 나타낸 배선(RS1[i+1]) 및 배선(RS2[i+1]) 각각은 도 7 및 도 8에 나타낸 배선(RS[i+1])에 상당한다.
또한 도 9에 나타낸 배선(TX1[i]) 및 배선(TX1[i+1])을 동일한 배선으로 통합하고, 배선(TX2[i]) 및 배선(TX2[i+1])을 동일한 배선으로 통합하고, 배선(RS1[i]) 및 배선(RS1[i+1])을 동일한 배선으로 통합하고, 배선(RS2[i]) 및 배선(RS2[i+1])을 동일한 배선으로 통합하고, 배선(CT[i]) 및 배선(CT[i+1])을 동일한 배선으로 통합하여도 좋다.
구체적으로는 예를 들어 도 9에 나타낸 영역(DM_V)에 연장된 배선의 구성은 도 11에 나타낸 영역(DM_V)에 연장된 배선의 구성으로 변경하여도 좋다. 도 11에서는 도 9의 배선(TX1[i]) 및 배선(TX1[i+1])이 배선(TX1(i,i+1))으로 통합되고, 도 9의 배선(TX2[i]) 및 배선(TX2[i+1])이 배선(TX2(i,i+1))으로 통합되고, 도 9의 배선(RS1[i]) 및 배선(RS1[i+1])이 배선(RS1(i,i+1))으로 통합되고, 도 9의 배선(RS2[i]) 및 배선(RS2[i+1])이 배선(RS2(i,i+1))으로 통합되고, 도 9의 배선(CT[i]) 및 배선(CT[i+1])이 배선(CT(i,i+1))으로 통합된다.
도 7 및 도 8에 나타낸 영역(DM_V)에 포함되는 4개의 회로(PV)는 동일한 색을 수광하는 촬상 화소 회로로 하는 것이 바람직하다. 예를 들어 영역(DM_V)에 포함되는 4개의 회로(PV)가 수광할 수 있는 광의 색으로서는 예를 들어 적색(R), 녹색(G), 청색(B), 시안, 마젠타, 황색, 및 백색 중에서 선택된 하나로 하여도 좋다.
또한 표시 장치에 포함되는 표시 영역에 복수의 영역(DM_V)이 포함되는 경우, 영역(DM_V)의 4개의 회로(PV)가 수광할 수 있는 광의 색은 영역(DM_V)마다 달라도 좋다. 이하에서 그 구체적인 예에 대하여 설명한다.
도 10에 나타낸 블록도는 서로 다른 색의 광을 수광하는 4개의 촬상 화소 회로인 회로(PV_Y)와, 회로(PV_R)와, 회로(PV_G)와, 회로(PV_B)를 가지는 표시 영역의 구성예이다. 구체적으로는 도 10의 표시 영역에는 4개의 회로(PV_Y)를 포함한 영역(DM_V)과, 4개의 회로(PV_R)를 포함한 영역(DM_V)과, 4개의 회로(PV_G)를 포함한 영역(DM_V)과, 4개의 회로(PV_B)를 포함한 영역(DM_V)이 포함된다. 예를 들어 회로(PV_Y)는 황색광을 수광하는 촬상 화소 회로로 하고, 회로(PV_R)는 적색광을 수광하는 촬상 화소 회로로 하고, 회로(PV_G)는 녹색광을 수광하는 촬상 화소 회로로 하고, 회로(PV_B)는 청색광을 수광하는 촬상 화소 회로로 할 수 있다.
또한 도 10에 나타낸 영역(DM_V) 각각에 포함되는 4개의 촬상 화소 회로는 도 9 또는 도 11의 영역(DM_V)에 포함되는 회로(PV1) 내지 회로(PV4)의 4개에 상당한다.
k번째 행(k는 1 이상의 정수로 함) 및 k+1번째 행에 위치하는 복수의 영역(DM_V)에 착안하면, 왼쪽으로부터 2개의 회로(PV_Y), 2개의 회로(PV_R)가 나란히 배치되어 있다. 또한 k+2번째 행 및 k+3번째 행에 위치하는 복수의 영역(DM_V)에 착안하면, 왼쪽으로부터 2개의 회로(PV_B), 2개의 회로(PV_G)가 나란히 배치되어 있다. 또한 h번째 열(h는 1 이상의 정수로 함) 및 h+1번째 열에 위치하는 영역(DM_V)에 포함되는 회로에 착안하면, 위쪽으로부터 2개의 회로(PV_Y), 2개의 회로(PV_B)가 나란히 배치되어 있다. 또한 h+2번째 열 및 h+3번째 열에 위치하는 영역(DM_V)에 포함되는 회로에 착안하면, 위쪽으로부터 2개의 회로(PV_R), 2개의 회로(PV_G)가 나란히 배치되어 있다.
또한 도 10의 표시 영역에 있어서, k번째 행 및 k+1번째 행에 위치하는 복수의 영역(DM_V)의 촬상 화소 회로에서는 2개의 회로(PV_Y), 2개의 회로(PV_R), 2개의 회로(PV_Y), 2개의 회로(PV_R)가 반복적으로 나란히 배치되어도 좋다. 또한 k+2번째 행 및 k+3번째 행에 위치하는 복수의 영역(DM_V)의 촬상 화소 회로에서는 2개의 회로(PV_B), 2개의 회로(PV_G), 2개의 회로(PV_B), 2개의 회로(PV_G)가 반복적으로 나란히 배치되어도 좋다. 또한 h번째 열 및 h+1번째 열에 위치하는 복수의 영역(DM_V)의 촬상 화소 회로에서는 2개의 회로(PV_Y), 2개의 회로(PV_B), 2개의 회로(PV_Y), 2개의 회로(PV_B)가 반복적으로 나란히 배치되어도 좋다. 또한 h+2번째 열 및 h+3번째 열에 위치하는 복수의 영역(DM_V)의 촬상 화소 회로에서는 2개의 회로(PV_R), 2개의 회로(PV_G), 2개의 회로(PV_R), 2개의 회로(PV_G)가 반복적으로 나란히 배치되어도 좋다.
또한 도 10에 나타낸 회로 구성에서는 4색의 광을 수광하는 구성으로 하였지만, 3색 이하 또는 5색 이상의 광을 수광하는 구성으로 하여도 좋다. 이 경우, 수광하는 광의 색은 적색(R), 녹색(G), 청색(B), 시안, 마젠타, 황색, 및 백색 중에서 선택된 3색 이하 또는 5색 이상으로 하여도 좋다.
<<동작예 1>>
다음으로, 도 11의 영역(DM_V)에 포함되는 회로(PV1) 내지 회로(PV4)의 제 1 동작의 예에 대하여 설명한다.
도 12는 도 11의 영역(DM_V)에 포함되는 회로(PV1) 내지 회로(PV4)의 제 1 동작의 예를 나타낸 타이밍 차트이다. 도 12의 타이밍 차트에서는 일례로서, 시각 T21부터 시각 T29까지 사이 및 그 근방의 배선(RS1(i,i+1)), 배선(RS2(i,i+1)), 배선(TX1(i,i+1)), 배선(TX2(i,i+1)), 배선(SE[i]), 배선(SE[i+1]), 회로(PV1)의 노드(N1) 및 노드(N2)(도 12에서는 N1(PV1), N2(PV1)라고 기재함), 회로(PV2)의 노드(N1) 및 노드(N2)(도 12에서는 N1(PV2), N2(PV2)라고 기재함), 회로(PV3)의 노드(N1) 및 노드(N2)(도 12에서는 N1(PV3), N2(PV3)라고 기재함), 회로(PV4)의 노드(N1) 및 노드(N2)(도 12에서는 N1(PV4), N2(PV4)라고 기재함), 배선(OL[j]), 및 배선(OL[j+1]) 각각의 전위 변동을 나타내었다.
또한 본 동작예에서 배선(RS1(i,i+1))이 인가하는 고레벨 전위를 VHigh1로 하고, 배선(RS1(i,i+1))이 인가하는 저레벨 전위를 VLow1로 한다. 또한 배선(RS2(i,i+1))이 인가하는 고레벨 전위를 VHigh2로 하고, 배선(RS2(i,i+1))이 인가하는 저레벨 전위를 VLow2로 한다. 또한 배선(TX1(i,i+1))이 인가하는 고레벨 전위를 VHigh3으로, 배선(TX1(i,i+1))이 인가하는 저레벨 전위를 VLow3으로 한다. 또한 배선(TX2(i,i+1))이 인가하는 고레벨 전위를 VHigh5로, 배선(TX1(i,i+1))이 인가하는 저레벨 전위를 VLow5로 한다. 또한 배선(SE[i])이 인가하는 고레벨 전위를 VHigh4로 하고, 배선(SE[i])이 인가하는 저레벨 전위를 VLow4로 한다. 또한 배선(SE[i+1])이 인가하는 고레벨 전위를 VHigh6으로 하고, 배선(SE[i+1])이 인가하는 저레벨 전위를 VLow6으로 한다.
또한 본 동작예에서 배선(VR1)이 인가하는 정전위를 VCATH로 하고, 배선(VR2)이 인가하는 정전위로 VLVSH로 한다. 또한 배선(VDE)이 인가하는 정전위를 VDD로 한다. 또한 배선(CT)이 인가하는 정전위를 배선(VR1)이 인가하는 정전위와 같은 VCATH로 한다.
또한 시각 T21 이전에는 배선(OL[j]) 및 배선(OL[j+1])에는 일례로서 VPRE가 프리차지되어 있는 것으로 한다. 또한 배선(OL[j]) 및 배선(OL[j+1])에 VPRE를 프리차지하는 타이밍은 시각 T21 이전이 아니라, 시각 T21부터 시각 T25까지 사이라면 어느 타이밍이라도 좋다.
또한 본 동작예에서는 VLVSH는 VCATH보다 높은 전위로 한다. 또한 VLVSH와 VPRE는 서로 동등한 전위로 하여도 좋다. 또한 VDD는 VCATH, VLVSH, 및 VPRE보다 높은 전위로 한다.
또한 VHigh4와 VPRE 각각은 VHigh4와 VPRE의 차이가 트랜지스터(M4)의 문턱 전압보다 높아지는 전위로 하고, 또한 VLow4와 VPRE 각각은 VLow4와 VPRE의 차이가 트랜지스터(M4)의 문턱 전압 이하가 되는 전위로 한다.
또한 VHigh6은 VHigh4와 동등한 전위로 하여도 좋다. 또한 VLow6은 VLow4와 동등한 전위로 하여도 좋다.
또한 VHigh1과 VCATH 각각은 VHigh1과 VCATH의 차이가 트랜지스터(M4)의 문턱 전압보다 높아지는 전위로 하고, VLow1과 VCATH 각각은 VLow1과 VCATH의 차이가 트랜지스터(M4)의 문턱 전압 이하가 되는 전위로 한다. 또한 VHigh2와 VLVSH 각각은 VHigh2와 VLVSH의 차이가 트랜지스터(M3)의 문턱 전압보다 높아지는 전위로 하고, VLow2와 VLVSH 각각은 VLow2와 VLVSH의 차이가 트랜지스터(M3)의 문턱 전압 이하가 되는 전위로 한다. 또한 VHigh3과 VCATH 각각은 VHigh3과 VCATH의 차이가 트랜지스터(M5)의 문턱 전압보다 높아지는 전위로 하고, VLow3과 VCATH 각각은 VLow3과 VCATH의 차이가 트랜지스터(M5)의 문턱 전압 이하가 되는 전위로 한다.
또한 VHigh5와 VCATH 각각은 VHigh5와 VCATH의 차이가 트랜지스터(M6) 및 트랜지스터(M7) 각각의 문턱 전압보다 높아지는 전위로 하고, VLow5와 VCATH 각각은 VLow5와 VCATH의 차이가 트랜지스터(M6) 및 트랜지스터(M7) 각각의 문턱 전압 이하가 되는 전위로 한다.
상술한 바와 같이, 트랜지스터(M4) 내지 트랜지스터(M7) 각각의 문턱 전압이 거의 동등한 경우, VHigh1과 VHigh3과 VHigh5는 서로 동등한 전위로 하여도 좋고, VLow1과 VLow3과 VLow5는 서로 동등한 전위로 하여도 좋다.
[시각 T21 내지 시각 T22]
시각 T21부터 시각 T22까지 사이에서 배선(TX1(i,i+1))에는 저레벨 전위(VLow3)가 입력되고, 배선(TX2(i,i+1))에는 저레벨 전위(VLow5)가 입력되고, 배선(RS1(i,i+1))에는 저레벨 전위(VLow1)가 입력되고, 배선(RS2(i,i+1))에는 저레벨 전위(VLow2)가 입력되고, 배선(SE[i])에는 저레벨 전위(VLow4)가 입력되고, 배선(SE[i+1])에는 저레벨 전위(VLow6)가 입력되어 있다.
또한 시각 T21부터 시각 T22까지 사이에서 회로(PV1)의 노드(N1) 및 노드(N2)의 전위를 각각 Vini11, Vini12로 하고, 회로(PV2)의 노드(N1) 및 노드(N2)의 전위를 각각 Vini21, Vini22로 하고, 회로(PV3)의 노드(N1) 및 노드(N2)의 전위를 각각 Vini31, Vini32로 하고, 회로(PV4)의 노드(N1) 및 노드(N2)의 전위를 각각 Vini41, Vini42로 한다. 또한 Vini11, Vini12, Vini21, Vini22, Vini31, Vini32, Vini41, 및 Vini42 각각은 일례로서 VCATH 이상의 전위로 한다. Vini11, Vini12, Vini21, Vini22, Vini31, Vini32, Vini41, 및 Vini42 각각은 예를 들어 시각 T21보다 전의 시각에서 회로(PV1) 내지 회로(PV4) 각각에 의하여 촬상된 촬상 데이터에 따른 전위로 할 수 있다.
회로(PV1) 내지 회로(PV4) 각각에서 트랜지스터(M4)의 게이트에는 배선(RS1)으로부터 저레벨 전위(VLow1)가 인가되고, 트랜지스터(M4)의 게이트-소스 간 전압이 VLow1-VCATH가 된다. VLow1-VCATH는 트랜지스터(M4)의 문턱 전압 이하이기 때문에 트랜지스터(M4)는 오프 상태이다.
또한 회로(PV1) 내지 회로(PV4) 각각에서 트랜지스터(M5)의 게이트에는 배선(TX1(i,i+1))으로부터 저레벨 전위(VLow3)가 인가된다. 이때 트랜지스터(M5)의 게이트-소스 간 전압은 트랜지스터(M5)의 문턱 전압 이하가 되어 트랜지스터(M5)가 오프 상태가 되는 것으로 한다.
또한 회로(PV1) 내지 회로(PV4) 각각에서 트랜지스터(M3)의 게이트에는 배선(RS2(i,i+1))으로부터 저레벨 전위(VLow2)가 인가되고, 트랜지스터(M3)의 게이트-소스 간 전압이 VLow2-VLVSH가 된다. VLow2-VLVSH는 트랜지스터(M3)의 문턱 전압 이하이기 때문에 트랜지스터(M3)는 오프 상태이다.
또한 회로(PV1) 및 회로(PV2) 각각에서 트랜지스터(M1)의 게이트에는 배선(SE[i])으로부터 저레벨 전위(VLow4)가 인가된다. 이때 트랜지스터(M1)의 게이트-소스 간 전압은 트랜지스터(M1)의 문턱 전압 이하가 되어 트랜지스터(M1)가 오프 상태가 되는 것으로 한다.
또한 마찬가지로 회로(PV3) 및 회로(PV4) 각각에서 트랜지스터(M1)의 게이트에는 배선(SE[i+1])으로부터 저레벨 전위(VLow6)가 인가된다. 이때 트랜지스터(M1)의 게이트-소스 간 전압은 트랜지스터(M1)의 문턱 전압 이하가 되어 트랜지스터(M1)가 오프 상태가 되는 것으로 한다.
회로(PV1) 내지 회로(PV4)에서, 시각 T21부터 시각 T22까지 사이에서는 트랜지스터(M2)의 제 1 단자의 전위가 VDD보다 낮은 것으로 하고, 트랜지스터(M2)의 제 1 단자가 소스로서 기능하는 것으로 한다. 또한 트랜지스터(M2)의 게이트-소스 간 전압에 따라서는 트랜지스터(M2)는 온 상태가 되지만, 상술한 바와 같이 트랜지스터(M1)는 오프 상태가 되기 때문에 회로(PV1) 및 회로(PV3)에서는 배선(VDE)으로부터 트랜지스터(M2) 및 트랜지스터(M1)를 통하여 배선(OL[j])에 전류가 흐르지 않고, 또한 회로(PV2) 및 회로(PV4)에서는 배선(VDE)으로부터 트랜지스터(M2) 및 트랜지스터(M1)를 통하여 배선(OL[j+1])에 전류가 흐르지 않는다.
[시각 T22 내지 시각 T23]
시각 T22부터 시각 T23까지 사이에서 배선(RS1(i,i+1))에는 고레벨 전위(VHigh1)가 입력되고, 배선(RS2(i,i+1))에는 고레벨 전위(VHigh2)가 입력된다. 또한 배선(TX1(i,i+1))에는 고레벨 전위(VHigh3)가 입력되고, 배선(TX2(i,i+1))에는 저레벨 전위(VLow5)가 입력된다.
이때 회로(PV1) 내지 회로(PV4) 각각에서 트랜지스터(M4)의 게이트에는 배선(RS1(i,i+1))으로부터 고레벨 전위(VHigh1)가 인가되고, 트랜지스터(M4)의 게이트-소스 간 전압이 VHigh1-VCATH가 된다. VHigh1-VCATH는 트랜지스터(M4)의 문턱 전압보다 높기 때문에 트랜지스터(M4)는 온 상태가 된다. 따라서 배선(VR1)과 트랜지스터(M5)의 제 1 단자(용량 소자(CV1)의 제 2 단자 또는 노드(N1)) 사이가 도통 상태가 되기 때문에, 트랜지스터(M5)의 제 1 단자(용량 소자(CV1)의 제 2 단자 또는 노드(N1))의 전위는 VCATH가 된다. 또한 회로(PV1)의 경우, 트랜지스터(M6)의 제 1 단자의 전위도 VCATH가 된다.
또한 회로(PV1) 내지 회로(PV4) 각각에서 트랜지스터(M5)의 게이트에는 배선(TX1(i,i+1))으로부터 고레벨 전위(VHigh3)가 인가되고, 트랜지스터(M5)의 게이트-소스 간 전압이 VHigh3-VCATH가 된다. VHigh3-VCATH는 트랜지스터(M5)의 문턱 전압보다 높기 때문에 트랜지스터(M5)는 온 상태가 된다. 따라서 배선(VR1)과 수광 디바이스(PD)의 애노드 사이가 도통 상태가 되기 때문에 수광 디바이스(PD)의 애노드의 전위는 VCATH가 된다.
또한 회로(PV1)에서 트랜지스터(M6)의 게이트에는 배선(TX2(i,i+1))으로부터 저레벨 전위(VLow5)가 인가되고, 트랜지스터(M6)의 제 1 단자(노드(N1)) 및 제 2 단자 각각의 전위는 VCATH이다. 이에 의하여 트랜지스터(M6)의 게이트와 제 1 단자 사이의 전압(게이트와 제 2 단자 사이의 전압)이 VLow5-VCATH가 되고, 트랜지스터(M6)는 오프 상태가 된다.
또한 회로(PV2) 내지 회로(PV4) 각각에서 트랜지스터(M7)의 게이트에는 배선(TX2(i,i+1))으로부터 저레벨 전위(VLow5)가 인가된다. 또한 트랜지스터(M7)의 제 1 단자 및 제 2 단자(회로(PV1)의 노드(N1))의 전위는 VCATH이기 때문에, 트랜지스터(M7)의 게이트와 제 1 단자 사이의 전압(게이트와 제 2 단자 사이의 전압)이 VLow5-VCATH가 되고, 트랜지스터(M7)는 오프 상태가 된다.
이때 회로(PV1) 내지 회로(PV4) 각각에서 수광 디바이스(PD)의 애노드-캐소드 간 전압은 0V가 되기 때문에 수광 디바이스(PD)의 애노드-캐소드 간에는 전류가 흐르지 않는다.
또한 회로(PV1) 내지 회로(PV4) 각각에서 트랜지스터(M3)의 게이트에는 배선(RS2)으로부터 고레벨 전위(VHigh2)가 인가되고, 트랜지스터(M3)의 게이트-소스 간 전압이 VHigh2-VLVSH가 된다. VHigh2-VLVSH는 트랜지스터(M3)의 문턱 전압보다 높기 때문에 트랜지스터(M3)는 온 상태가 된다. 따라서 배선(VR2)과 트랜지스터(M2)의 게이트(용량 소자(CV1)의 제 1 단자 또는 노드(N2)) 사이가 도통 상태가 되기 때문에, 트랜지스터(M2)의 게이트(용량 소자(CV1)의 제 1 단자 또는 노드(N2))의 전위는 VLVSH가 된다.
회로(PV1) 내지 회로(PV4)에 있어서, 시각 T22부터 시각 T23까지 사이에서는 상술한 바와 같이, 트랜지스터(M2)의 게이트에 전위(VLVSH)가 인가되고, 트랜지스터(M2)의 제 2 단자에는 배선(VDE)으로부터 전위(VDD)가 인가된다. 여기서도 시각 T21부터 시각 T22까지 사이와 마찬가지로, 트랜지스터(M2)의 제 1 단자의 전위가 VDD보다 낮은 것으로 하고, 트랜지스터(M2)의 제 1 단자가 소스로서 기능하는 것으로 한다. 또한 트랜지스터(M2)의 게이트-소스 간 전압에 따라서는 트랜지스터(M2)가 온 상태가 되지만, 시각 T22부터 시각 T23까지 사이에서는 트랜지스터(M2)는 오프 상태인 것이 바람직하다. 또한 시각 T21부터 시각 T22까지 사이와 마찬가지로 트랜지스터(M1)는 오프 상태가 되기 때문에, 회로(PV1) 및 회로(PV3)에서는 배선(VDE)으로부터 트랜지스터(M2) 및 트랜지스터(M1)를 통하여 배선(OL[j])에 전류가 흐르지 않고, 회로(PV2) 및 회로(PV4)에서는 배선(VDE)으로부터 트랜지스터(M2) 및 트랜지스터(M1)를 통하여 배선(OL[j+1])에 전류가 흐르지 않는다.
[시각 T23 내지 시각 T24]
시각 T23부터 시각 T24까지 사이에서 배선(RS1(i,i+1))에는 저레벨 전위(VLow1)가 입력되고, 배선(RS2(i,i+1))에는 저레벨 전위(VLow2)가 입력된다.
회로(PV1) 내지 회로(PV4) 각각에서 트랜지스터(M4)의 게이트에는 배선(RS1(i,i+1))으로부터 저레벨 전위(VLow1)가 인가되고, 트랜지스터(M4)의 게이트-소스 간 전압이 VLow1-VCATH가 된다. VLow1-VCATH는 트랜지스터(M4)의 문턱 전압 이하이기 때문에 트랜지스터(M4)는 오프 상태가 된다.
또한 회로(PV1) 내지 회로(PV4) 각각에서 트랜지스터(M3)의 게이트에는 배선(RS2(i,i+1))으로부터 저레벨 전위(VLow2)가 인가되고, 트랜지스터(M3)의 게이트-소스 간 전압이 VLow2-VLVSH가 된다. VLow2-VLVSH는 트랜지스터(M3)의 문턱 전압 이하이기 때문에 트랜지스터(M3)는 오프 상태가 된다. 또한 따라서 용량 소자(CV1)의 제 1 단자(노드(N2))는 플로팅 상태가 된다.
또한 회로(PV1) 내지 회로(PV4) 각각의 트랜지스터(M5)는 시각 T23 이전부터 계속해서 온 상태이다.
여기서 회로(PV1) 내지 회로(PV4) 각각의 수광 디바이스(PD)에 광이 조사되면, 각 수광 디바이스(PD)의 캐소드에서 애노드 방향으로 전류가 흐른다. 또한 트랜지스터(M4)가 오프 상태이고 트랜지스터(M5)가 온 상태이기 때문에, 트랜지스터(M5)가 온 상태인 시간만큼, 상기 전류에 의한 양전하가 노드(N1)에 흘러 용량 소자(CV1)의 제 2 단자에 축적된다. 시각 T24에서 트랜지스터(M5)가 오프 상태가 되는 것으로 하면, 용량 소자(CV1)의 제 2 단자(노드(N1))의 전위는 시각 T23 내지 시각 T24 동안 계속 승압된다.
시각 T23부터 시각 T24까지 사이에서, 수광 디바이스(PD)에 흐르는 전류의 양에 따라 용량 소자(CV1)의 제 2 단자(노드(N1))에 축적되는 양전하의 양이 정해지기 때문에, 용량 소자(CV1)의 제 2 단자(노드(N1))에서의 단위 시간당 전위 변화량이 정해진다. 또한 수광 디바이스(PD)에 흐르는 전류의 양은 수광 디바이스(PD)에 입사되는 광의 강도에 의하여 정해진다. 본 동작예에서는 일례로서, 회로(PV1) 내지 회로(PV4)의 수광 디바이스(PD) 각각이 수광하였을 때, 회로(PV1)의 노드(N1)의 전위는 VCATH에서 VCATH+VPD1로 변화되고, 회로(PV2)의 노드(N1)의 전위는 VCATH에서 VCATH+VPD2로 변화되고, 회로(PV3)의 노드(N1)의 전위는 VCATH에서 VCATH+VPD3으로 변화되고, 회로(PV4)의 노드(N1)의 전위는 VCATH에서 VCATH+VPD4로 변화되는 것으로 한다.
또한 시각 T23부터 시각 T24까지 사이에서, 회로(PV1) 내지 회로(PV4) 각각의 용량 소자(CV1)의 제 1 단자(노드(N2))는 플로팅 상태이기 때문에, 용량 소자(CV1)의 용량 결합에 의하여 용량 소자(CV1)의 제 2 단자(노드(N1))의 전위가 상승함으로써 용량 소자(CV1)의 제 1 단자(노드(N2))의 전위도 상승한다. 용량 소자(CV1)의 제 1 단자(노드(N2))의 전위의 변화량은 용량 소자(CV1)의 제 2 단자(노드(N1))의 전위의 변화량에, 용량 소자(CV1)의 제 1 단자(노드(N2))의 주변의 구성에 의하여 정해지는 용량 결합 계수를 곱한 전위이다. 상기 용량 결합 계수는 예를 들어 용량 소자(CV1)의 정전 용량의 값, 트랜지스터(M2)의 게이트 용량, 및 기생 용량에 의하여 산출된다. 여기서 회로(PV1) 내지 회로(PV4) 각각의 용량 소자(CV1)에 의한 용량 결합 계수를 p로 하고 회로(PV1) 내지 회로(PV4)의 수광 디바이스(PD) 각각이 수광하였을 때, 회로(PV1)의 용량 소자(CV1)의 제 1 단자(노드(N2))의 전위는 VLVSH에서 VLVSH+pVPD1로 변화되고, 회로(PV2)의 용량 소자(CV1)의 제 1 단자(노드(N2))의 전위는 VLVSH에서 VLVSH+pVPD2로 변화되고, 회로(PV3)의 용량 소자(CV1)의 제 1 단자(노드(N2))의 전위는 VLVSH에서 VLVSH+pVPD3으로 변화되고, 회로(PV4)의 용량 소자(CV1)의 제 1 단자(노드(N2))의 전위는 VLVSH에서 VLVSH+pVPD4로 변화되는 것으로 한다.
[시각 T24 내지 시각 T25]
시각 T24의 시점에서 배선(TX1(i,i+1))에는 저레벨 전위(VLow3)가 입력된다.
이때 회로(PV1) 내지 회로(PV4) 각각의 트랜지스터(M5)의 게이트에는 배선(TX1(i,i+1))으로부터 저레벨 전위(VLow3)가 인가된다. 이때 트랜지스터(M5)의 게이트-소스 간 전압은 트랜지스터(M5)의 문턱 전압 이하가 되어 트랜지스터(M5)가 오프 상태가 되는 것으로 한다.
이에 의하여, 시각 T23부터 시각 T24까지 사이에 수행되는, 회로(PV1) 내지 회로(PV4) 각각의 수광 디바이스(PD)의 애노드-캐소드 간에 흐르는 전류에 의한 용량 소자(CV1)의 제 1 단자(노드(N2))의 양전하의 축적(전위의 상승)이 완료된다.
[시각 T25 내지 시각 T26]
시각 T25부터 시각 T26까지 사이에서 배선(SE[i])에는 고레벨 전위(VHigh4)가 입력되어 있다.
회로(PV1) 및 회로(PV2) 각각에서 트랜지스터(M1)의 게이트에는 배선(SE[i])으로부터 고레벨 전위(VHigh4)가 인가된다. 이때 트랜지스터(M1)의 게이트-소스 간 전압이 VHigh4-VPRE가 된다. VHigh4-VPRE는 트랜지스터(M1)의 문턱 전압보다 크기 때문에 트랜지스터(M1)는 온 상태가 된다.
회로(PV1)에 있어서, 시각 T25부터 시각 T26까지 사이에서는 트랜지스터(M2)의 게이트에 VLVSH+pVPD1이 인가되고, 트랜지스터(M2)의 제 2 단자에는 배선(VDE)으로부터 전위(VDD)가 인가된다. 또한 트랜지스터(M1)가 온 상태이기 때문에 트랜지스터(M2)의 제 1 단자에는 배선(OL[j])에 프리차지된 VPRE가 인가된다.
이때 회로(PV1)의 트랜지스터(M2)의 게이트-소스 간 전압은 VLVSH+pVPD1-VPRE가 되고, 트랜지스터(M2)의 소스-드레인 간에는 게이트-소스 간 전압(VLVSH+pVPD1-VPRE)에 따른 전류가 흐른다. 이때 배선(OL[j])은 플로팅 상태이기 때문에 시간 경과에 따라 배선(OL[j])의 전위가 상승한다. 따라서 트랜지스터(M2)의 소스-드레인 간에 전류가 흐름으로써 트랜지스터(M2)의 게이트-소스 간 전압은 작아지고, 이상적으로는 트랜지스터(M2)의 게이트-소스 간 전압이 트랜지스터(M2)의 문턱 전압과 동등하게 되었을 때 트랜지스터(M2)가 오프 상태가 된다. 또한 이때의 배선(OL[j])의 전위를 VOUT1로 한다.
또한 회로(PV2)에 있어서, 시각 T25부터 시각 T26까지 사이에서는 트랜지스터(M2)의 게이트에 VLVSH+pVPD2가 인가되고, 트랜지스터(M2)의 제 2 단자에는 배선(VDE)으로부터 전위(VDD)가 인가된다. 또한 트랜지스터(M1)가 온 상태이기 때문에 트랜지스터(M2)의 제 1 단자에는 배선(OL[j+1])에 프리차지된 VPRE가 인가된다.
이때 회로(PV2)의 트랜지스터(M2)의 게이트-소스 간 전압은 VLVSH+pVPD2-VPRE가 되고, 트랜지스터(M2)의 소스-드레인 간에는 게이트-소스 간 전압(VLVSH+pVPD2-VPRE)에 따른 전류가 흐른다. 이때 배선(OL[j+1])은 플로팅 상태이기 때문에 시간 경과에 따라 배선(OL[j+1])의 전위가 상승한다. 따라서 트랜지스터(M2)의 소스-드레인 간에 전류가 흐름으로써 트랜지스터(M2)의 게이트-소스 간 전압은 작아지고, 이상적으로는 트랜지스터(M2)의 게이트-소스 간 전압이 트랜지스터(M2)의 문턱 전압과 동등하게 되었을 때 트랜지스터(M2)가 오프 상태가 된다. 또한 이때의 배선(OL[j+1])의 전위를 VOUT2로 한다.
[시각 T26 내지 시각 T27]
시각 T26부터 시각 T27까지 사이에서 배선(SE[i])에는 저레벨 전위(VLow4)가 입력되어 있다.
회로(PV1) 및 회로(PV2) 각각의 트랜지스터(M1)의 게이트에는 배선(SE[i])으로부터 저레벨 전위(VLow4)가 인가된다. 이때 트랜지스터(M1)의 게이트-소스 간 전압은 트랜지스터(M1)의 문턱 전압 이하가 되어 트랜지스터(M1)가 오프 상태가 되는 것으로 한다.
이때 배선(OL[j]) 및 배선(OL[j+1])의 전위를 판독함으로써, 시각 T23부터 시각 T24까지 사이에서 회로(PV1) 및 회로(PV2) 각각의 수광 디바이스(PD)에 의하여 촬상된 촬상 데이터를 취득할 수 있다.
[시각 T27 내지 시각 T28]
시각 T27부터 시각 T28까지 사이에서 배선(OL[j]) 및 배선(OL[j+1]) 각각에는 전위(VPRE)가 프리차지된다. 이에 의하여, 시각 T26부터 시각 T27까지 사이에서, 회로(PV1)로부터 판독된 배선(OL[j])의 전위 및 회로(PV2)로부터 판독된 배선(OL[j+1])의 전위를 초기 상태의 전위(VPRE)로 리셋할 수 있다.
[시각 T28 내지 시각 T29]
시각 T28부터 시각 T29까지 사이에서 배선(SE[i+1])에는 고레벨 전위(VHigh6)가 입력되어 있다.
회로(PV3) 및 회로(PV4) 각각에서 트랜지스터(M1)의 게이트에는 배선(SE[i+1])으로부터 고레벨 전위(VHigh6)가 인가된다. 이때 트랜지스터(M1)의 게이트-소스 간 전압이 VHigh6-VPRE가 된다. VHigh6-VPRE는 트랜지스터(M1)의 문턱 전압보다 크기 때문에 트랜지스터(M1)는 온 상태가 된다.
회로(PV3)에 있어서, 시각 T28부터 시각 T29까지 사이에서는 트랜지스터(M2)의 게이트에 VLVSH+pVPD3이 인가되고, 트랜지스터(M2)의 제 2 단자에는 배선(VDE)으로부터 전위(VDD)가 인가된다. 또한 트랜지스터(M1)가 온 상태이기 때문에 트랜지스터(M2)의 제 1 단자에는 배선(OL[j])에 프리차지된 VPRE가 인가된다.
이때 회로(PV3)의 트랜지스터(M2)의 게이트-소스 간 전압은 VLVSH+pVPD3-VPRE가 되고, 트랜지스터(M2)의 소스-드레인 간에는 게이트-소스 간 전압(VLVSH+pVPD3-VPRE)에 따른 전류가 흐른다. 이때 배선(OL[j])은 플로팅 상태이기 때문에 시간 경과에 따라 배선(OL[j])의 전위가 상승한다. 따라서 트랜지스터(M2)의 소스-드레인 간에 전류가 흐름으로써 트랜지스터(M2)의 게이트-소스 간 전압은 작아지고, 이상적으로는 트랜지스터(M2)의 게이트-소스 간 전압이 트랜지스터(M2)의 문턱 전압과 동등하게 되었을 때 트랜지스터(M2)가 오프 상태가 된다. 또한 이때의 배선(OL[j])의 전위를 VOUT3으로 한다.
또한 회로(PV4)에 있어서, 시각 T28부터 시각 T29까지 사이에서는 트랜지스터(M2)의 게이트에 VLVSH+pVPD4가 인가되고, 트랜지스터(M2)의 제 2 단자에는 배선(VDE)으로부터 전위(VDD)가 인가된다. 또한 트랜지스터(M1)가 온 상태이기 때문에 트랜지스터(M2)의 제 1 단자에는 배선(OL[j+1])에 프리차지된 VPRE가 인가된다.
이때 회로(PV4)의 트랜지스터(M2)의 게이트-소스 간 전압은 VLVSH+pVPD4-VPRE가 되고, 트랜지스터(M2)의 소스-드레인 간에는 게이트-소스 간 전압(VLVSH+pVPD4-VPRE)에 따른 전류가 흐른다. 이때 배선(OL[j+1])은 플로팅 상태이기 때문에 시간 경과에 따라 배선(OL[j+1])의 전위가 상승한다. 따라서 트랜지스터(M2)의 소스-드레인 간에 전류가 흐름으로써 트랜지스터(M2)의 게이트-소스 간 전압은 작아지고, 이상적으로는 트랜지스터(M2)의 게이트-소스 간 전압이 트랜지스터(M2)의 문턱 전압과 동등하게 되었을 때 트랜지스터(M2)가 오프 상태가 된다. 또한 이때의 배선(OL[j+1])의 전위를 VOUT4로 한다.
[시각 T29 이후]
시각 T29 이후에서 배선(SE[i+1])에는 저레벨 전위(VLow6)가 입력되어 있다.
회로(PV3) 및 회로(PV4) 각각의 트랜지스터(M1)의 게이트에는 배선(SE[i+1])으로부터 저레벨 전위(VLow6)가 인가된다. 이때 트랜지스터(M1)의 게이트-소스 간 전압은 트랜지스터(M1)의 문턱 전압 이하가 되어 트랜지스터(M1)가 오프 상태가 되는 것으로 한다.
이때 배선(OL[j]) 및 배선(OL[j+1])의 전위를 판독함으로써, 시각 T23부터 시각 T24까지 사이에서 회로(PV3) 및 회로(PV4) 각각의 수광 디바이스(PD)에 의하여 촬상된 촬상 데이터를 취득할 수 있다.
또한 본 발명의 일 형태의 반도체 장치의 동작은 도 12의 타이밍 차트의 동작예에 한정되지 않고, 과제를 해결하는 범위 내이면 적절히 변경되어도 좋다.
예를 들어, 도 12의 타이밍 차트의 시각 T22부터 시각 T23까지 사이에서 배선(RS1(i,i+1))과 배선(RS2(i,i+1))과 배선(TX1(i,i+1)) 각각에는 고레벨 전위가 동시에 입력되어 있지만, 본 발명의 일 형태의 반도체 장치의 동작으로서는 시각 T22부터 시각 T23까지 사이에서 배선(RS1(i,i+1))과 배선(RS2(i,i+1))과 배선(TX1(i,i+1)) 각각에 임의의 순서로 고레벨 전위를 입력하여도 좋다. 구체적으로는 예를 들어 배선(RS1(i,i+1))에 고레벨 전위를 입력한 후에 배선(RS2(i,i+1))에 고레벨 전위를 입력한 다음, 배선(TX1(i,i+1))에 고레벨 전위를 입력하여도 좋다. 또는 예를 들어 배선(RS1(i,i+1))에 고레벨 전위를 입력한 후에 배선(TX1(i,i+1))에 고레벨 전위를 입력한 다음, 배선(RS2(i,i+1))에 고레벨 전위를 입력하여도 좋다. 또는 예를 들어 배선(TX1(i,i+1))에 고레벨 전위를 입력한 후에 배선(RS1(i,i+1))에 고레벨 전위를 입력한 다음, 배선(RS2(i,i+1))에 고레벨 전위를 입력하여도 좋다. 또는 예를 들어 배선(TX1(i,i+1))에 고레벨 전위를 입력한 후에 배선(RS2(i,i+1))에 고레벨 전위를 입력한 다음, 배선(RS1(i,i+1))에 고레벨 전위를 입력하여도 좋다.
<<동작예 2>>
다음으로, 도 11의 영역(DM_V)에 포함되는 회로(PV1) 내지 회로(PV4)의 제 2 동작의 예에 대하여 설명한다.
도 13은 도 11의 영역(DM_V)에 포함되는 회로(PV1) 내지 회로(PV4)의 제 2 동작의 예를 나타낸 타이밍 차트이다. 도 13의 타이밍 차트에서는 일례로서, 시각 T31부터 시각 T36까지 사이 및 그 근방의 배선(RS1(i,i+1)), 배선(RS2(i,i+1)), 배선(TX1(i,i+1)), 배선(TX2(i,i+1)), 배선(SE[i]), 배선(SE[i+1]), 회로(PV1)의 노드(N1) 및 노드(N2)(도 13에서는 N1(PV1), N2(PV1)라고 기재함), 회로(PV2)의 노드(N1) 및 노드(N2)(도 13에서는 N1(PV2), N2(PV2)라고 기재함), 회로(PV3)의 노드(N1) 및 노드(N2)(도 13에서는 N1(PV3), N2(PV3)라고 기재함), 회로(PV4)의 노드(N1) 및 노드(N2)(도 13에서는 N1(PV4), N2(PV4)라고 기재함), 배선(OL[j]), 및 배선(OL[j+1]) 각각의 전위 변동을 나타내었다.
또한 도 11의 회로(AP)의 동작예의 설명에 있어서 도 12의 타이밍 차트와 내용이 중복되는 부분에 대해서는 설명을 생략하는 경우가 있다.
[시각 T31 내지 시각 T32]
시각 T31부터 시각 T32까지 사이에서는, 도 12의 타이밍 차트의 시각 T21부터 시각 T22까지 사이와 마찬가지로, 배선(TX1(i,i+1))에 저레벨 전위(VLow3)가 입력되고, 배선(RS1(i,i+1))에 저레벨 전위(VLow1)가 입력되고, 배선(RS2(i,i+1))에 저레벨 전위(VLow2)가 입력되고, 배선(SE[i])에 저레벨 전위(VLow4)가 입력되고, 배선(SE[i+1])에 저레벨 전위(VLow6)가 입력되어 있다. 배선(TX1(i,i+1)), 배선(TX2(i,i+1)), 배선(RS1(i,i+1)), 배선(RS2(i,i+1)), 배선(SE[i]), 및 배선(SE[i+1]) 각각에 인가되는 전위는 도 12의 타이밍 차트의 시각 T21부터 시각 T22까지 사이의 동작에서 상술한 각 배선에 공급되는 전위와 같기 때문에, 영역(DM_V)에 포함되는 트랜지스터(M1) 내지 트랜지스터(M7)의 스위칭 동작에 대해서는 도 12의 타이밍 차트의 시각 T21부터 시각 T22까지 사이의 동작예를 참조한다.
[시각 T32 내지 시각 T33]
시각 T32부터 시각 T33까지 사이에서는, 도 12의 타이밍 차트의 시각 T22부터 시각 T23까지 사이와 마찬가지로, 배선(RS1(i,i+1))에 고레벨 전위(VHigh1)가 입력되고, 배선(RS2(i,i+1))에 고레벨 전위(VHigh2)가 입력된다.
또한 시각 T32부터 시각 T33까지 사이에서는 시각 T32 이전부터 계속해서 배선(TX1(i,i+1))에 저레벨 전위(VLow3)가 입력되고, 배선(TX2(i,i+1))에 고레벨 전위(VHigh5)가 입력된다. 본 동작예는 이 점에서 본 실시형태의 동작예 1과 다르다.
회로(PV1) 내지 회로(PV4) 각각의 트랜지스터(M4)의 스위칭 동작에 대해서는 도 12의 타이밍 차트의 시각 T22부터 시각 T23까지 사이의 동작예를 참조한다. 구체적으로는 회로(PV1) 내지 회로(PV4) 각각에서 트랜지스터(M4)의 게이트에는 배선(RS1(i,i+1))으로부터 고레벨 전위(VHigh1)가 인가되어 트랜지스터(M4)가 온 상태가 된다.
또한 회로(PV1) 내지 회로(PV4) 각각에서 트랜지스터(M5)의 게이트에는 배선(TX1(i,i+1))으로부터 저레벨 전위(VLow3)가 인가되고, 트랜지스터(M5)의 게이트-소스 간 전압이 VLow3-VCATH가 된다. VLow3-VCATH는 트랜지스터(M5)의 문턱 전압보다 작기 때문에 트랜지스터(M5)는 오프 상태가 된다.
또한 회로(PV1)에서 트랜지스터(M6)의 게이트에는 배선(TX2(i,i+1))으로부터 고레벨 전위(VHigh5)가 인가되고, 트랜지스터(M6)의 제 1 단자(노드(N1))의 전위는 VCATH이다. 이에 의하여 트랜지스터(M6)의 게이트-소스 간 전압이 VHigh5-VCATH가 된다. VHigh5-VCATH는 트랜지스터(M6)의 문턱 전압보다 높기 때문에 트랜지스터(M6)는 온 상태가 된다. 따라서 배선(VR1)과 수광 디바이스(PD)의 애노드 사이가 도통 상태가 되기 때문에 수광 디바이스(PD)의 애노드의 전위는 VCATH가 된다.
또한 회로(PV2) 내지 회로(PV4) 각각에서 트랜지스터(M7)의 게이트에는 배선(TX2(i,i+1))으로부터 고레벨 전위(VHigh5)가 인가된다. 또한 트랜지스터(M7)의 제 2 단자(회로(PV1)의 노드(N1))의 전위는 VCATH이기 때문에, 트랜지스터(M7)의 게이트-소스 간 전압은 VHigh5-VCATH가 되고, 트랜지스터(M7)는 온 상태가 된다. 따라서 회로(PV1)의 배선(VR1)과 회로(PV2) 내지 회로(PV4) 각각의 수광 디바이스(PD)의 애노드 사이가 도통 상태가 되므로, 회로(PV2) 내지 회로(PV4) 각각의 수광 디바이스(PD)의 애노드의 전위는 VCATH가 된다.
이때 회로(PV1) 내지 회로(PV4) 각각에서 수광 디바이스(PD)의 애노드-캐소드 간 전압은 0V가 되기 때문에 수광 디바이스(PD)의 애노드-캐소드 간에는 전류가 흐르지 않는다.
또한 회로(PV1) 내지 회로(PV4) 각각의 트랜지스터(M3)의 스위칭 동작에 대해서는 도 12의 타이밍 차트의 시각 T22부터 시각 T23까지 사이의 동작예를 참조한다. 구체적으로는 회로(PV1) 내지 회로(PV4) 각각에서 트랜지스터(M3)의 게이트에는 배선(RS2)으로부터 고레벨 전위(VHigh2)가 인가되어 트랜지스터(M3)가 온 상태가 된다.
회로(PV1) 내지 회로(PV4)에 있어서, 시각 T32부터 시각 T33까지 사이에서는 상술한 바와 같이, 트랜지스터(M2)의 게이트에 전위(VLVSH)가 인가되고, 트랜지스터(M2)의 제 2 단자에는 배선(VDE)으로부터 전위(VDD)가 인가된다. 여기서도 시각 T31부터 시각 T32까지 사이와 마찬가지로, 트랜지스터(M2)의 제 1 단자의 전위가 VDD보다 낮은 것으로 하고, 트랜지스터(M2)의 제 1 단자가 소스로서 기능하는 것으로 한다. 또한 트랜지스터(M2)의 게이트-소스 간 전압에 따라서는 트랜지스터(M2)가 온 상태가 되지만, 시각 T32부터 시각 T33까지 사이에서는 트랜지스터(M2)는 오프 상태인 것이 바람직하다. 또한 시각 T31부터 시각 T32까지 사이와 마찬가지로 트랜지스터(M1)는 오프 상태가 되기 때문에, 회로(PV1) 및 회로(PV3)에서는 배선(VDE)으로부터 트랜지스터(M2) 및 트랜지스터(M1)를 통하여 배선(OL[j])에 전류가 흐르지 않고, 회로(PV2) 및 회로(PV4)에서는 배선(VDE)으로부터 트랜지스터(M2) 및 트랜지스터(M1)를 통하여 배선(OL[j+1])에 전류가 흐르지 않는다.
[시각 T33 내지 시각 T34]
시각 T33부터 시각 T34까지 사이에서 배선(RS1(i,i+1))에는 저레벨 전위(VLow1)가 입력되고, 배선(RS2(i,i+1))에는 저레벨 전위(VLow2)가 입력된다.
회로(PV1) 내지 회로(PV4) 각각의 트랜지스터(M4)의 스위칭 동작에 대해서는 도 12의 타이밍 차트의 시각 T23부터 시각 T24까지 사이의 동작예를 참조한다. 구체적으로는 회로(PV1) 내지 회로(PV4) 각각에서 트랜지스터(M4)의 게이트에는 배선(RS1(i,i+1))으로부터 저레벨 전위(VLow1)가 인가되어 트랜지스터(M4)가 오프 상태가 된다.
또한 회로(PV1) 내지 회로(PV4) 각각의 트랜지스터(M3)의 스위칭 동작에 대해서는 도 12의 타이밍 차트의 시각 T23부터 시각 T24까지 사이의 동작예를 참조한다. 구체적으로는 회로(PV1) 내지 회로(PV4) 각각에서 트랜지스터(M3)의 게이트에는 배선(RS2(i,i+1))으로부터 저레벨 전위(VLow2)가 인가되어 트랜지스터(M3)가 오프 상태가 된다. 또한 따라서 용량 소자(CV1)의 제 1 단자(노드(N2))는 플로팅 상태가 된다.
또한 회로(PV1)의 트랜지스터(M6) 및 회로(PV2) 내지 회로(PV4) 각각의 트랜지스터(M7)는 시각 T33 이전부터 계속해서 온 상태이다.
여기서 회로(PV1) 내지 회로(PV4) 각각의 수광 디바이스(PD)에 광이 조사되면, 각 수광 디바이스(PD)의 캐소드에서 애노드 방향으로 전류가 흐른다. 또한 회로(PV1) 내지 회로(PV4) 각각의 트랜지스터(M5)가 오프 상태이고 회로(PV1)의 트랜지스터(M6) 및 회로(PV2) 내지 회로(PV4) 각각의 트랜지스터(M7)가 온 상태이기 때문에, 트랜지스터(M6) 및 각각의 트랜지스터(M7)가 온 상태인 시간만큼 상기 전류에 의한 양전하가 회로(PV1)의 노드(N1)에 흘러, 회로(PV1)의 용량 소자(CV1)의 제 2 단자에 축적된다. 시각 T34에서 트랜지스터(M6) 및 각각의 트랜지스터(M7)가 오프 상태가 되는 것으로 하면, 회로(PV1)의 용량 소자(CV1)의 제 2 단자(노드(N1))의 전위는 시각 T33 내지 시각 T34 동안 계속 승압된다.
즉 회로(PV2) 내지 회로(PV4) 각각의 수광 디바이스(PD)에 의하여 촬상된 촬상 데이터는 회로(PV1)의 노드(N1)에 송신된다. 이에 의하여, 회로(PV1) 내지 회로(PV4) 각각의 수광 디바이스(PD)에 의하여 촬상된 촬상 데이터를 합하고, 합한 촬상 데이터는 회로(PV1)의 용량 소자(CV1)의 제 2 단자(노드(N1))에 유지된다.
시각 T33부터 시각 T34까지 사이에서, 회로(PV1) 내지 회로(PV4) 각각의 수광 디바이스(PD)에 흐르는 전류의 양에 따라 회로(PV1)의 용량 소자(CV1)의 제 2 단자(노드(N1))에 축적되는 양전하의 양이 정해지기 때문에 회로(PV1)의 용량 소자(CV1)의 제 2 단자(노드(N1))에서의 단위 시간당 전위 변화량이 정해진다. 본 동작예에서는 일례로서, 회로(PV1) 내지 회로(PV4)의 수광 디바이스(PD) 각각이 수광하였을 때, 회로(PV1)의 노드(N1)의 전위는 VCATH에서 VCATH+VPDA로 변화되는 것으로 한다.
또한 시각 T33부터 시각 T34까지 사이에서, 회로(PV1)의 용량 소자(CV1)의 제 1 단자(노드(N2))는 플로팅 상태이기 때문에, 용량 소자(CV1)의 용량 결합에 의하여 용량 소자(CV1)의 제 2 단자(노드(N1))의 전위가 상승함으로써 용량 소자(CV1)의 제 1 단자(노드(N2))의 전위도 상승한다. 용량 소자(CV1)의 제 1 단자(노드(N2))의 전위의 변화량은 용량 소자(CV1)의 제 2 단자(노드(N1))의 전위의 변화량에, 용량 소자(CV1)의 제 1 단자(노드(N2))의 주변의 구성에 의하여 정해지는 용량 결합 계수를 곱한 전위이다. 상기 용량 결합 계수는 예를 들어 용량 소자(CV1)의 정전 용량의 값, 트랜지스터(M2)의 게이트 용량, 및 기생 용량에 의하여 산출된다. 여기서 회로(PV1)의 용량 소자(CV1)에 의한 용량 결합 계수를 p로 하고, 회로(PV1)의 수광 디바이스(PD) 각각이 수광하였을 때, 회로(PV1)의 용량 소자(CV1)의 제 1 단자(노드(N2))의 전위는 VLVSH에서 VLVSH+pVPDA로 변화되는 것으로 한다.
[시각 T34 내지 시각 T35]
시각 T34의 시점에서 배선(TX2(i,i+1))에는 저레벨 전위(VLow5)가 입력된다.
이때 회로(PV1)의 트랜지스터(M6) 및 회로(PV2) 내지 회로(PV4)의 트랜지스터(M7) 각각의 게이트에는 배선(TX2(i,i+1))으로부터 저레벨 전위(VLow5)가 인가된다. 이때 회로(PV1)의 트랜지스터(M6)의 게이트-소스 간 전압은 트랜지스터(M6)의 문턱 전압 이하가 되어 트랜지스터(M6)가 오프 상태가 되는 것으로 한다. 또한 회로(PV2) 내지 회로(PV4) 각각의 트랜지스터(M7)의 게이트-소스 간 전압은 트랜지스터(M7)의 문턱 전압 이하가 되어 트랜지스터(M7)가 오프 상태가 되는 것으로 한다.
이에 의하여, 시각 T33부터 시각 T34까지 사이에 수행되는, 회로(PV1) 내지 회로(PV4) 각각의 수광 디바이스(PD)의 애노드-캐소드 간에 흐르는 전류에 의한 회로(PV1)의 용량 소자(CV1)의 제 1 단자(노드(N2))의 양전하의 축적(전위의 상승)이 완료된다.
[시각 T35 내지 시각 T36]
시각 T35부터 시각 T36까지 사이에서, 도 12의 타이밍 차트의 시각 T25부터 시각 T26까지 사이와 마찬가지로, 배선(SE[i])에는 고레벨 전위(VHigh6)가 입력되어 있다.
회로(PV1) 및 회로(PV2) 각각의 트랜지스터(M1)의 스위칭 동작에 대해서는 도 12의 타이밍 차트의 시각 T25부터 시각 T26까지 사이의 동작예를 참조한다. 구체적으로는 시각 T35부터 시각 T36까지 사이에서는 회로(PV1) 및 회로(PV2) 각각의 트랜지스터(M1)는 온 상태가 된다.
회로(PV1)에 있어서, 시각 T35부터 시각 T36까지 사이에서는 트랜지스터(M2)의 게이트에 VLVSH+pVPDA가 인가되고, 트랜지스터(M2)의 제 2 단자에는 배선(VDE)으로부터 전위(VDD)가 인가된다. 또한 트랜지스터(M1)가 온 상태이기 때문에 트랜지스터(M2)의 제 1 단자에는 배선(OL[j])에 프리차지된 VPRE가 인가된다.
이때 회로(PV1)의 트랜지스터(M2)의 게이트-소스 간 전압은 VLVSH+pVPDA-VPRE가 되고, 트랜지스터(M2)의 소스-드레인 간에는 게이트-소스 간 전압(VLVSH+pVPDA-VPRE)에 따른 전류가 흐른다. 이때 배선(OL[j])은 플로팅 상태이기 때문에 시간 경과에 따라 배선(OL[j])의 전위가 상승한다. 따라서 트랜지스터(M2)의 소스-드레인 간에 전류가 흐름으로써 트랜지스터(M2)의 게이트-소스 간 전압은 작아지고, 이상적으로는 트랜지스터(M2)의 게이트-소스 간 전압이 트랜지스터(M2)의 문턱 전압과 동등하게 되었을 때 트랜지스터(M2)가 오프 상태가 된다. 또한 이때의 배선(OL[j])의 전위를 VOUTA로 한다.
또한 회로(PV2)에 있어서, 시각 T35부터 시각 T36까지 사이에서는 트랜지스터(M2)의 게이트에 VLVSH가 인가되고, 트랜지스터(M2)의 제 2 단자에는 배선(VDE)으로부터 전위(VDD)가 인가된다. 또한 트랜지스터(M1)가 온 상태이기 때문에 트랜지스터(M2)의 제 1 단자에는 배선(OL[j+1])에 프리차지된 VPRE가 인가된다.
이때 회로(PV2)의 트랜지스터(M2)의 게이트-소스 간 전압은 VLVSH-VPRE가 된다. 이때 VLVSH-VPRE가 트랜지스터(M2)의 문턱 전압 이하이면, 트랜지스터(M2)는 오프 상태가 되어 트랜지스터(M2)의 소스-드레인 간에는 전류가 흐르지 않는다. 따라서 배선(OL[j+1])의 전위는 시간이 경과하여도 VPRE에서 변화되지 않는다. 또는 VLVSH-VPRE가 트랜지스터(M2)의 문턱 전압보다 큰 전압일 때, 트랜지스터(M2)의 소스-드레인 간에는 게이트-소스 간 전압(VLVSH-VPRE)에 따른 전류가 흐른다. 이때 배선(OL[j+1])은 플로팅 상태이기 때문에 시간 경과에 따라 배선(OL[j+1])의 전위가 상승된다. 또한 도 13에서는 트랜지스터(M2)가 오프 상태가 되는(배선(OL[j+1])의 전위는 VPRE 그대로 변화되지 않는) 경우를 도시하였다.
[시각 T36 이후]
시각 T36 이후에서 배선(SE[i])에는 저레벨 전위(VLow6)가 입력되어 있다.
회로(PV1) 및 회로(PV2) 각각의 트랜지스터(M1)의 스위칭 동작에 대해서는 도 12의 타이밍 차트의 시각 T26부터 시각 T27까지 사이의 동작예를 참조한다. 구체적으로는 시각 T26부터 시각 T27까지 사이에서는 회로(PV1) 및 회로(PV2) 각각의 트랜지스터(M1)는 오프 상태가 된다.
이때 배선(OL[j])의 전위를 판독함으로써, 시각 T33부터 시각 T34까지 사이에서 회로(PV1) 및 회로(PV2) 각각의 수광 디바이스(PD)에 의하여 촬상된 촬상 데이터를 취득할 수 있다. 또한 본 동작예에서 배선(OL[j+1])의 전위는 판독할 필요가 없기 때문에, 회로(PV2), 회로(PV4) 등의 트랜지스터(M1)의 제 1 단자로부터 흐르는 전류에 의하여 배선(OL[j+1])의 전위가 VPRE에서 변화되어도 좋다.
본 발명의 일 형태의 반도체 장치는 표시 장치에 적합하게 사용할 수 있다. 상술한 바와 같이 도 9의 영역(DM_V)을 표시 장치 등에 포함되는 표시부에 적용함으로써, 상기 표시 장치는 제 1 동작에 더하여, 고속 촬상 또는 어두운 곳에서의 촬상에 적합한 제 2 동작을 수행할 수 있다.
또한 본 발명의 일 형태의 반도체 장치의 동작은 도 13의 타이밍 차트의 동작예에 한정되지 않고, 과제를 해결하는 범위 내이면 적절히 변경되어도 좋다.
예를 들어, 도 13의 타이밍 차트의 시각 T32부터 시각 T33까지 사이에서 배선(RS1(i,i+1))과 배선(RS2(i,i+1))과 배선(TX2(i,i+1)) 각각에는 고레벨 전위가 동시에 입력되어 있지만, 본 발명의 일 형태의 반도체 장치의 동작으로서는 시각 T32부터 시각 T33까지 사이에서 배선(RS1(i,i+1))과 배선(RS2(i,i+1))과 배선(TX2(i,i+1)) 각각에 임의의 순서로 고레벨 전위를 입력하여도 좋다. 구체적으로는 예를 들어 배선(RS1(i,i+1))에 고레벨 전위를 입력한 후에 배선(RS2(i,i+1))에 고레벨 전위를 입력한 다음, 배선(TX2(i,i+1))에 고레벨 전위를 입력하여도 좋다. 또는 예를 들어 배선(RS1(i,i+1))에 고레벨 전위를 입력한 후에 배선(TX2(i,i+1))에 고레벨 전위를 입력한 다음, 배선(RS2(i,i+1))에 고레벨 전위를 입력하여도 좋다. 또는 예를 들어 배선(TX2(i,i+1))에 고레벨 전위를 입력한 후에 배선(RS1(i,i+1))에 고레벨 전위를 입력한 다음, 배선(RS2(i,i+1))에 고레벨 전위를 입력하여도 좋다. 또는 예를 들어 배선(TX2(i,i+1))에 고레벨 전위를 입력한 후에 배선(RS2(i,i+1))에 고레벨 전위를 입력한 다음, 배선(RS1(i,i+1))에 고레벨 전위를 입력하여도 좋다.
<구체적인 예 2>
본 발명의 일 형태의 반도체 장치는 도 9 및 도 11에 나타낸 회로 구성에 한정되지 않는다. 본 발명의 일 형태의 반도체 장치의 구성은 과제를 해결하는 범위 내이면 적절히 변경되어도 좋다.
도 14에 나타낸 영역(DM_V)은 도 9의 영역(DM_V)의 변경예이고, 회로(PV1)에 트랜지스터(M8)가 포함되는 점에서 도 9의 영역(DM_V)과 다르다.
트랜지스터(M8)로서 예를 들어 트랜지스터(M1) 내지 트랜지스터(M5)에 적용할 수 있는 트랜지스터를 사용할 수 있다.
도 14의 영역(DM_V)에서 회로(PV1)는 트랜지스터(M8)를 가진다. 구체적으로는 트랜지스터(M8)는 용량 소자(CV1)의 제 2 단자와 회로(PV2) 내지 회로(PV4) 각각의 트랜지스터(M7)의 제 2 단자의 전기적인 접속 사이에 위치한다. 즉 트랜지스터(M8)는 용량 소자(CV1)의 제 2 단자와 회로(PV2) 내지 회로(PV4) 각각의 트랜지스터(M7)의 제 2 단자 사이의 도통 상태 또는 비도통 상태를 전환하는 기능을 가진다.
트랜지스터(M8)의 제 1 단자는 용량 소자(CV1)의 제 2 단자와, 트랜지스터(M4)의 제 1 단자와, 트랜지스터(M5)의 제 1 단자와, 트랜지스터(M6)의 제 1 단자에 전기적으로 접속되어 있다. 또한 트랜지스터(M8)의 제 2 단자는 회로(PV2) 내지 회로(PV4) 각각의 트랜지스터(M7)의 제 2 단자에 전기적으로 접속되어 있다. 또한 트랜지스터(M8)의 게이트는 트랜지스터(M6)의 게이트와 배선(TX2[i])에 전기적으로 접속되어 있다.
도 14에 나타낸 바와 같이 회로(PV1)에 트랜지스터(M8)를 제공함으로써, 회로(PV1)의 용량 소자(CV1)의 제 2 단자와 회로(PV2) 내지 회로(PV4) 각각의 트랜지스터(M7)의 제 2 단자를 전기적으로 접속하는 배선에 기인한 기생 용량의 영향을 경감할 수 있다.
예를 들어 도 9의 영역(DM_V)에서 회로(PV1)의 용량 소자(CV1)의 제 2 단자는 회로(PV2) 내지 회로(PV4) 각각의 트랜지스터(M7)의 제 2 단자와 직접 전기적으로 접속되어 있기 때문에, 회로(PV1)의 용량 소자(CV1)의 제 2 단자와 회로(PV2) 내지 회로(PV4) 각각의 트랜지스터(M7)의 제 2 단자를 전기적으로 접속하는 배선의 기생 용량이 크게 되는 경우가 있다. 그러므로 회로(PV1)의 용량 소자(CV1)의 제 2 단자(노드(N1))에서는 상기 배선의 기생 용량이 큰 경우, 회로(PV1)의 촬상 동작에서의 촬상 데이터의 취득 시간이 길어지는 경우가 있다.
한편, 도 14에 나타낸 영역(DM_V)에서는 배선(TX2[i])에 저레벨 전위를 인가함으로써, 회로(PV1)의 트랜지스터(M6) 및 회로(PV2)의 트랜지스터(M7)와 함께 트랜지스터(M8)를 오프 상태로 할 수 있다. 또한 이때 배선(TX2[i+1])에도 거의 같은 타이밍으로 저레벨 전위를 인가하여 회로(PV3) 및 회로(PV4) 각각의 트랜지스터(M7)도 오프 상태로 하여도 좋다. 또한 이때 배선(TX1[i]) 및 배선(TX1[i+1])에는 고레벨 전위가 인가되어 회로(PV1) 내지 회로(PV4) 각각의 트랜지스터(M5)가 온 상태인 것으로 한다.
이에 의하여, 영역(DM_V)은 동작예 1에서 설명한 제 1 동작에 의한 촬상을 수행할 수 있다. 또한 이때 트랜지스터(M8)가 오프 상태이기 때문에, 회로(PV2) 내지 회로(PV4) 각각의 트랜지스터(M7)의 제 2 단자에 전기적으로 접속되어 있는 배선에 기인한 기생 용량이 용량 소자(CV1)의 제 2 단자(노드(N1))에 미칠 영향을 방지할 수 있다.
또한 도 14에 나타낸 영역(DM_V)에서는 배선(TX2[i])에 고레벨 전위를 인가함으로써, 회로(PV1)의 트랜지스터(M6) 및 회로(PV2)의 트랜지스터(M7)와 함께 트랜지스터(M8)를 온 상태로 할 수 있다. 또한 이때 배선(TX2[i+1])에도 거의 같은 타이밍으로 고레벨 전위를 인가하여 회로(PV3) 및 회로(PV4) 각각의 트랜지스터(M7)도 온 상태로 하여도 좋다. 또한 이때 배선(TX1[i]) 및 배선(TX1[i+1])에는 저레벨 전위가 인가되어 회로(PV1) 내지 회로(PV4) 각각의 트랜지스터(M5)가 오프 상태가 됨으로써, 영역(DM_V)은 동작예 2에서 설명한 제 2 동작에 의한 촬상을 수행할 수 있다. 이와 같이 트랜지스터(M8)가 제공된 회로(PV1)를 가지는 영역(DM_V)의 구성인 경우에도, 도 9의 영역(DM_V)과 마찬가지로 제 2 동작을 수행할 수 있다.
<구체적인 예 3>
도 15에 나타낸 영역(DM_V)은 도 9의 영역(DM_V)의 변경예를 나타낸 회로도이다. 도 15의 영역(DM_V)의 회로(PV1) 및 회로(PV2) 각각은 도 9의 영역(DM_V)에서의 회로(PV1)와 같은 구성으로 하고, 도 15의 영역(DM_V)의 회로(PV3) 및 회로(PV4) 각각은 도 9의 영역(DM_V)에서의 회로(PV2), 회로(PV3), 또는 회로(PV4)와 같은 구성으로 하였다.
회로(PV1)의 용량 소자(CV1)의 제 2 단자와 회로(PV1)의 트랜지스터(M4) 내지 트랜지스터(M6) 각각의 제 1 단자는 회로(PV3)의 트랜지스터(M7)의 제 2 단자에 전기적으로 접속되어 있다. 또한 회로(PV2)의 용량 소자(CV1)의 제 2 단자와 회로(PV2)의 트랜지스터(M4) 내지 트랜지스터(M6) 각각의 제 1 단자는 회로(PV4)의 트랜지스터(M7)의 제 2 단자에 전기적으로 접속되어 있다.
즉 도 15의 영역(DM_V)의 회로 구성은 제 2 동작을 수행할 때, 회로(PV1)와 회로(PV3)의 촬상 데이터를 합하고, 또한 회로(PV2)와 회로(PV4)의 촬상 데이터를 합한다.
도 15의 영역(DM_V)에서 회로(PV1)와 회로(PV3)의 촬상 데이터를 합하고, 또한 회로(PV2)와 회로(PV4)의 촬상 데이터를 합하는 경우, 회로(PV1)와 회로(PV3)의 세트 및 회로(PV2)와 회로(PV4)의 세트 각각은 상이한 색의 광을 수광하는 회로의 세트이어도 좋다. 예를 들어 회로(PV1)와 회로(PV3)의 세트는 적색(R), 녹색(G), 및 청색(B)의 3색 중에서 선택된 하나의 광을 수광하는 촬상 화소 회로의 세트로 하고, 회로(PV2)와 회로(PV4)의 세트는 나머지 2색 중에서 선택된 하나의 광을 수광하는 촬상 화소 회로의 세트로 할 수 있다. 또한 3색은 적색(R), 녹색(G), 및 청색(B)에 한정되지 않고, 적색(R), 녹색(G), 및 청색(B)에 더하여 시안, 마젠타, 황색, 및 백색 중에서 선택된 3색으로 하여도 좋다.
여기서 도 15의 영역(DM_V)에서 회로(PV1)와 회로(PV3)의 세트 및 회로(PV2)와 회로(PV4)의 세트 각각을 상이한 색의 광을 수광하는 촬상 화소 회로의 세트로 한 경우의 표시 영역에서의 촬상 화소 회로가 수광하는 광의 색의 배열에 대하여 설명한다.
도 16은 도 15의 영역(DM_V)을 적용한 표시 장치의 표시 영역의 일부를 나타낸 블록도이다. 도 16의 표시 영역에는 일례로서 2개의 회로(PV_R)와 2개의 회로(PV_G)를 가지는 영역(DM_V), 2개의 회로(PV_G)와 2개의 회로(PV_B)를 가지는 영역(DM_V), 및 2개의 회로(PV_B)와 2개의 회로(PV_R)를 가지는 영역(DM_V)이 포함된다. 또한 회로(PV_R), 회로(PV_G), 및 회로(PV_B) 각각은 상이한 색의 광을 수광하는 수광 디바이스를 가지는 회로로 한다. 예를 들어 회로(PV_R)는 적색광을 수광하는 촬상 화소 회로로 하고, 회로(PV_G)는 녹색광을 수광하는 촬상 화소 회로로 하고, 회로(PV_B)는 청색광을 수광하는 촬상 화소 회로로 할 수 있다.
또한 도 16에 나타낸 영역(DM_V)에 포함되는 4개의 촬상 화소 회로는 도 15의 영역(DM_V)에 포함되는 회로(PV1) 내지 회로(PV4)의 4개에 상당한다. 구체적으로는 예를 들어 도 16의 표시 영역에서, 영역(DM_V)에서의 같은 색의 광을 수광하는 한쪽의 2개의 촬상 화소 회로는 도 15의 영역(DM_V)에 포함되는 회로(PV1) 및 회로(PV2)에 상당하고, 영역(DM_V)에서의 같은 색의 광을 수광하는 다른 쪽의 2개의 촬상 화소 회로는 도 15의 영역(DM_V)에 포함되는 회로(PV3) 및 회로(PV4)에 상당한다.
k번째 행(여기서 k는 1 이상의 정수로 함) 및 k+1번째 행에 위치하는 복수의 영역(DM_V)에 착안하면, 왼쪽으로부터 회로(PV_R), 회로(PV_G), 회로(PV_B), 및 회로(PV_R)가 이 차례로 나란히 배치되어 있다. 또한 k+2번째 행 및 k+3번째 행에 위치하는 복수의 영역(DM_V)에 착안하면, 왼쪽으로부터 회로(PV_G), 회로(PV_B), 회로(PV_R), 및 회로(PV_G)가 이 차례로 나란히 배치되어 있다. 또한 h번째 열(여기서 h는 1 이상의 정수로 함)에 위치하는 영역(DM_V)에 포함되는 회로에 착안하면, 위쪽으로부터 2개의 회로(PV_R) 및 2개의 회로(PV_G)가 이 차례로 나란히 배치되어 있다. 또한 h+1번째 열에 위치하는 영역(DM_V)에 포함되는 회로에 착안하면, 위쪽으로부터 2개의 회로(PV_G) 및 2개의 회로(PV_B)가 이 차례로 배치되어 있다. 또한 h+2번째 열에 위치하는 영역(DM_V)에 포함되는 회로에 착안하면, 위쪽으로부터 2개의 회로(PV_B) 및 2개의 회로(PV_R)가 이 차례로 나란히 배치되어 있다. 또한 h+3번째 열에 위치하는 영역(DM_V)에 포함되는 회로에 착안하면, 위쪽으로부터 2개의 회로(PV_R) 및 2개의 회로(PV_G)가 이 차례로 배치되어 있다.
즉 도 16에 나타낸 표시 영역에서 촬상 화소 회로는 행 방향으로 회로(PV_R), 회로(PV_G), 및 회로(PV_B)의 순서로 반복적으로 배치되어 있고, 또한 열 방향으로 2개의 회로(PV_R), 2개의 회로(PV_G), 및 2개의 회로(PV_B)의 순서로 반복적으로 배치되어 있다.
또한 본 발명의 일 형태의 반도체 장치에 따른 촬상 화소 회로가 수광하는 광의 색의 배열은 도 16의 배치에 한정되지 않는다. 예를 들어 본 발명의 일 형태의 반도체 장치에 따른 촬상 화소 회로가 수광하는 광의 색의 배열로서는, 도 17에 나타낸 바와 같이 행 방향으로는 회로(PV_R), 회로(PV_G), 및 회로(PV_B)가 이 차례로 반복적으로 배열되고, 또한 동일한 색을 수광하는 촬상 화소 회로가 열마다 배치되어도 좋다.
또한 도 16 및 도 17에 나타낸 회로 구성에서는 3색의 광을 수광하는 구성으로 하였지만, 2색 이하 또는 4색 이상의 광을 수광하는 구성으로 하여도 좋다. 이 경우, 수광하는 광의 색은 적색(R), 녹색(G), 청색(B), 시안, 마젠타, 황색, 및 백색 중에서 선택된 2색 또는 4색 이상으로 하여도 좋다.
본 실시형태에서 설명한 반도체 장치는 도 7, 도 16, 및 도 17에 나타낸 바와 같이 영역(DM_V)에 4개의 촬상 화소 회로가 제공된 구성으로 하였지만, 본 발명의 일 형태의 반도체 장치는 이에 한정되지 않는다. 예를 들어 4개의 촬상 화소 회로를 서로 전기적으로 접속하는 배선을 연장시키는 것 등에 의하여, 4개의 촬상 화소 회로가 서로 떨어져 있는 구성으로 하여도 좋다. 따라서 도 9, 도 11, 도 14, 및 도 15에 나타낸 회로(PV1) 내지 회로(PV4) 각각에 포함되는 수광 디바이스(PD)를, 후술하는 도 33의 (A) 및 (B) 각각의 수광 디바이스(160)에 적용하여도 좋다. 또한 도 9, 도 11, 도 14, 및 도 15에 나타낸 회로(PV1) 내지 회로(PV4)는 도 39의 (A) 내지 (D) 각각의 부화소(PS) 등에 적용하여도 좋다.
또한 본 실시형태에서 설명한 각 회로 구성은 서로 적절히 조합할 수 있다.
본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치와 표시부를 조합한 표시 장치의 구성예에 대하여 설명한다.
도 18은 본 발명의 일 형태의 표시 장치의 단면 모식도이다. 표시 장치(10)는 화소층(PXAL)과, 배선층(LINL)과, 회로층(SICL)을 가진다.
배선층(LINL)은 회로층(SICL) 위에 제공되고, 화소층(PXAL)은 배선층(LINL) 위에 제공되어 있다.
회로층(SICL)은 기판(BS)과, 구동 회로 영역(DRV)과, 기능 회로 영역(MFNC)을 가진다.
기판(BS)에는 예를 들어 단결정 기판(예를 들어 실리콘 또는 저마늄을 재료로 한 반도체 기판)을 사용할 수 있다. 또한 기판(BS)에는, 단결정 기판 외에 예를 들어 SOI(Silicon On Insulator) 기판, 유리 기판, 석영 기판, 플라스틱 기판, 사파이어 유리 기판, 금속 기판, 스테인리스·스틸 기판, 스테인리스·스틸·포일을 포함한 기판, 텅스텐 기판, 텅스텐·포일을 포함한 기판, 가요성 기판, 접합 필름, 섬유상 재료를 포함한 종이, 또는 기재 필름을 사용할 수 있다. 유리 기판의 일례로서는 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 및 소다석회 유리 등을 들 수 있다. 가요성 기판, 접합 필름, 또는 기재 필름의 일례로서는 이하의 것을 들 수 있다. 예를 들어 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES), 및 폴리테트라플루오로에틸렌(PTFE)으로 대표되는 플라스틱이 있다. 또는 일례로서는 아크릴 수지의 합성 수지 등이 있다. 또는 일례로서는 폴리프로필렌, 폴리에스터, 폴리플루오린화바이닐, 및 폴리염화바이닐이 있다. 또는 일례로서는 폴리아마이드, 폴리이미드, 아라미드, 에폭시 수지, 무기 증착 필름, 및 종이류가 있다. 또한 표시 장치(10)의 제작 공정에 열처리가 포함되는 경우에는, 기판(BS)으로서 열에 대한 내성이 높은 재료를 선택하는 것이 바람직하다.
예를 들어 기판(BS)을 재료로서 실리콘을 포함한 반도체 기판으로 한 경우, 구동 회로 영역(DRV) 및 기능 회로 영역(MFNC)에 포함되는 트랜지스터는 Si 트랜지스터로 할 수 있다.
또한 예를 들어 기판(BS)을 유리 기판으로 한 경우, 구동 회로 영역(DRV) 및 기능 회로 영역(MFNC)에 포함되는 트랜지스터는 OS 트랜지스터로 할 수 있다.
구동 회로 영역(DRV) 및 기능 회로 영역(MFNC)은 기판(BS) 위에 제공되어 있다.
구동 회로 영역(DRV)은 일례로서 후술하는 화소층(PXAL)에 포함되는 표시 화소 회로를 구동시키기 위한 구동 회로를 가진다. 또한 구동 회로 영역(DRV)의 구체적인 구성예에 대해서는 후술한다.
기능 회로 영역(MFNC)에는 일례로서 GPU(Graphics Processing Unit)가 포함되어 있어도 좋다. 또한 표시 장치(10)에 터치 패널이 포함되는 경우에는 기능 회로 영역(MFNC)에는 상기 터치 패널에 포함되는 터치 센서를 제어하는 센서 컨트롤러가 포함되어도 좋다. 또한 표시 장치(10)의 표시 소자로서 EL 재료가 사용된 발광 디바이스가 적용되는 경우, EL 보정 회로가 포함되어도 좋다. 또한 표시 장치(10)의 표시 소자로서 액정 소자가 적용되는 경우, 감마 보정 회로가 포함되어도 좋다.
배선층(LINL)에는 일례로서 배선이 제공되어 있다. 또한 배선층(LINL)에 포함되는 배선은 예를 들어 아래쪽에 제공되는 구동 회로 영역(DRV)에 포함되는 구동 회로와, 위쪽에 제공되는 화소층(PXAL)에 포함되는 회로를 전기적으로 접속하는 배선으로서 기능한다.
화소층(PXAL)은 일례로서 복수의 표시 화소 회로를 가진다. 또한 복수의 표시 화소 회로는 화소층(PXAL)에서 매트릭스상으로 배치되어도 좋다.
또한 복수의 표시 화소 회로 각각은 하나 또는 복수의 색을 표현할 수 있다. 특히 복수의 색으로서는 예를 들어 적색(R), 녹색(G), 및 청색(B)의 3색으로 할 수 있다. 또는 복수의 표시 화소 회로는 예를 들어 상술한 적색(R), 녹색(G), 및 청색(B)의 3색에 시안, 마젠타, 황색, 및 백색 중에서 선택된 하나 이상의 색을 더하여 4색 이상으로 하여도 좋다. 또한 다른 색을 표현하는 표시 화소 회로 각각을 부화소라고 부르고, 복수의 다른 색의 부화소에 의하여 백색을 표현하는 경우, 그 복수의 부화소를 통틀어 화소라고 부르는 경우가 있다. 본 명세서 등에서는 편의상 부화소를 화소라고 불러 설명한다.
도 19는 도 18에 나타낸 표시 장치(10)의 구성예를 나타낸 블록도이다. 도 19에 나타낸 표시 장치(10)는 일례로서 표시부(DIS)와 회로부(SIC)를 가진다. 또한 도 19에는 센서(PDA)를 도시하였지만, 센서(PDA)는 표시 장치(10)의 내부에 배치되어도 좋고, 외부에 배치되어도 좋다. 또한 센서(PDA)가 표시 장치(10)의 내부에 배치되는 경우, 센서(PDA)는 표시 영역의 내부에 배치되어도 좋고, 표시 영역의 외부에 배치되어도 좋다. 또한 표시 영역의 외부란, 예를 들어 베젤 영역(표시 영역의 화소 회로의 구동 회로가 배치되는 영역 및 그 근방의 영역)을 포함하는 것으로 한다.
또한 도 19에서 굵은 실선으로 나타낸 배선은 복수의 배선 또는 버스 배선으로서 기재하였다.
도 19에 나타낸 표시부(DIS)는 예를 들어 도 18에서의 화소층(PXAL)에 포함된다. 도 19의 표시부(DIS)에서는 예를 들어 표시 화소 회로로서 기능하는 복수의 회로(PX)가 매트릭스상으로 배치되어 있다. 회로(PX)는 예를 들어 액정 표시 디바이스, 유기 EL 재료를 포함한 발광 디바이스, 및 마이크로 LED 등의 발광 다이오드를 포함한 발광 디바이스 중에서 선택된 하나 이상이 적용된 화소로 할 수 있다. 또한 본 실시형태에서는 표시부(DIS)의 회로(PX)에는 유기 EL 재료가 포함되는 발광 디바이스가 적용된 것으로 하여 설명한다. 또한 회로(PX)는 앞의 실시형태에서 설명한 회로(AP)에 포함되는 회로(PX)로 할 수 있다. 또한 표시부(DIS), 회로(PX) 등에 적용할 수 있는 회로에 대해서는 실시형태 4에서 자세히 설명한다.
또한 표시부(DIS)의 화소 밀도("정세도"라고도 함)는 100ppi 이상 10000ppi 이하가 바람직하고 1000ppi 이상 10000ppi 이하가 더 바람직하다. 예를 들어 2000ppi 이상 6000ppi 이하이어도 좋고, 3000ppi 이상 5000ppi 이하이어도 좋다.
또한 표시부(DIS)의 종횡비에 대해서는 특별히 한정되지 않는다. 표시부(DIS)는 예를 들어 1:1(정사각형), 4:3, 16:9, 또는 16:10 등 다양한 종횡비에 대응할 수 있다.
표시부(DIS)는 대각선 크기는 0.1인치 이상 100인치 이하이면 좋고, 100인치 이상이어도 좋다.
또한 표시부(DIS)의 대각선 크기에 따라 표시부(DIS)에 포함되는 트랜지스터의 구조를 적절히 선택하면 좋다. 예를 들어 표시부(DIS)의 트랜지스터로서 단결정 Si 트랜지스터를 사용하는 경우, 대각선 크기 0.1인치 이상 3인치 이하의 화면에 적용할 수 있다. 또한 표시부(DIS)의 트랜지스터로서 LTPS 트랜지스터를 사용하는 경우, 대각선 크기 0.1인치 이상 30인치 이하, 바람직하게는 1인치 이상 30인치 이하의 화면에 적용할 수 있다. 또한 표시부(DIS)에 LTPO(LTPS 트랜지스터와 OS 트랜지스터를 조합한 구조)를 사용하는 경우, 대각선 크기 0.1인치 이상 50인치 이하, 바람직하게는 1인치 이상 50인치 이하의 화면에 적용할 수 있다. 또한 표시 패널의 트랜지스터로서 OS 트랜지스터를 사용하는 경우, 대각선 크기 0.1인치 이상 200인치 이하, 바람직하게는 50인치 이상 100인치 이하의 화면에 적용할 수 있다.
또한 단결정 Si 트랜지스터를 사용한 표시부(DIS)의 화면 크기를 단결정 Si 기판의 크기보다 크게 하는 것은 매우 어렵다. 또한 LTPS 트랜지스터는 제조 공정에서 레이저 결정화 장치를 사용하기 때문에 대형화(대표적으로는 대각선 크기 30인치를 넘는 화면)에 대응하기 어렵다. 한편, OS 트랜지스터는 제조 공정에서 레이저 결정화 장치 등을 사용하는 제약이 없거나 제조 공정을 비교적 낮은 온도(대표적으로는 450℃ 이하)에서 수행할 수 있기 때문에, 비교적 큰 면적(대표적으로는 대각선 크기 50인치 이상 100인치 이하)의 표시 패널까지 대응할 수 있다. 또한 LTPO는 LTPS 트랜지스터를 사용하는 경우와 OS 트랜지스터를 사용하는 경우의 중간의 크기의 표시 패널(대표적으로는 대각선 크기 1인치 이상 50인치 이하)에 적용할 수 있다.
또한 도 19에 나타낸 회로부(SIC)는 예를 들어 도 18의 회로층(SICL)에 포함된다. 또한 도 19에서 회로부(SIC)는 구동 회로 영역(DRV)과 기능 회로 영역(MFNC)을 가진다.
구동 회로 영역(DRV)은 예를 들어 표시부(DIS)를 구동시키기 위한 주변 회로로서 기능한다. 구체적으로 구동 회로 영역(DRV)은 예를 들어 소스 드라이버 회로(11), 디지털 아날로그 변환 회로(12), 게이트 드라이버 회로(13), 및 레벨 시프터(14)를 가진다.
또한 기능 회로 영역(MFNC)에는 예를 들어 표시부(DIS)에 표시시키기 위한 화상 데이터가 저장되어 있는 기억 장치, 인코드된 화상 데이터를 복원하기 위한 디코더, 화상 데이터를 처리하기 위한 GPU, 전원 회로, 보정 회로, CPU 등을 제공할 수 있다. 도 19에서 기능 회로 영역(MFNC)은 일례로서 기억 장치(21), GPU(AI 액셀러레이터)(22), EL 보정 회로(23), 타이밍 컨트롤러(24), CPU(25), 센서 컨트롤러(26), 및 전원 회로(27)를 가진다.
또한 도 19의 표시 장치(10)의 구성에서 구동 회로 영역(DRV)에 포함되는 회로 및 기능 회로 영역(MFNC)에 포함되는 회로 각각에는 일례로서 버스 배선(BSL)이 전기적으로 접속되어 있다.
소스 드라이버 회로(11)는 예를 들어 표시부(DIS)에 포함되는 회로(PX)에 화상 데이터를 송신하는 기능을 가진다. 그러므로 소스 드라이버 회로(11)는 배선(SL)을 통하여 회로(PX)에 전기적으로 접속되어 있다.
디지털 아날로그 변환 회로(12)는 예를 들어 후술하는 GPU, 보정 회로 등에 의하여 디지털 처리된 화상 데이터를 아날로그 데이터로 변환하는 기능을 가진다. 아날로그 데이터로 변환된 화상 데이터는 소스 드라이버 회로(11)를 통하여 표시부(DIS)에 송신된다. 또한 디지털 아날로그 변환 회로(12)는 소스 드라이버 회로(11)에 포함되어도 좋고, 소스 드라이버 회로(11), 디지털 아날로그 변환 회로(12), 표시부(DIS)의 순으로 화상 데이터가 송신되는 구성으로 하여도 좋다.
게이트 드라이버 회로(13)는 예를 들어 표시부(DIS)에서 화상 데이터를 송신할 회로(PX)를 선택하는 기능을 가진다. 그러므로 게이트 드라이버 회로(13)는 배선(GL)을 통하여 회로(PX)에 전기적으로 접속되어 있다.
레벨 시프터(14)는 예를 들어 소스 드라이버 회로(11), 디지털 아날로그 변환 회로(12), 게이트 드라이버 회로(13) 등에 입력되는 신호를 적절한 레벨로 변환하는 기능을 가진다.
기억 장치(21)는 예를 들어 표시부(DIS)에 표시하는 화상 데이터를 저장하는 기능을 가진다. 또한 기억 장치(21)는 화상 데이터를 디지털 데이터 또는 아날로그 데이터로서 저장하는 구성으로 할 수 있다.
또한 기억 장치(21)에 화상 데이터를 저장하는 경우, 기억 장치(21)는 비휘발성 메모리인 것이 바람직하다. 이 경우 비휘발성 메모리로서 예를 들어 NAND형 메모리 등을 적용할 수 있다.
또한 기억 장치(21)에 GPU(22), EL 보정 회로(23), CPU(25) 등에서 생성되는 일시적 데이터를 저장하는 경우, 기억 장치(21)는 휘발성 메모리인 것이 바람직하다. 이 경우 휘발성 메모리로서 예를 들어 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 등을 적용할 수 있다.
GPU(22)는 예를 들어 기억 장치(21)로부터 판독된 화상 데이터를 표시부(DIS)에 묘화하기 위한 처리를 수행하는 기능을 가진다. 특히 GPU(22)는 병렬로 파이프라인 처리를 수행하는 구성을 가지기 때문에 표시부(DIS)에 표시하는 화상 데이터를 고속으로 처리할 수 있다. 또한 GPU(22)는 인코딩된 화상을 디코딩하기 위한 디코더로서의 기능도 가질 수 있다.
또한 기능 회로 영역(MFNC)에는 표시부(DIS)의 표시 품질을 높일 수 있는 회로가 복수 포함되어도 좋다. 상기 회로는 예를 들어 표시부(DIS)에 표시된 화상의 색 불균일을 검지하고, 상기 색 불균일을 보정하여 최적의 화상으로 하는 보정 회로(조색 또는 조광을 수행하는 회로)로 하여도 좋다. 또한 표시부(DIS)의 화소에 유기 EL 재료가 사용된 발광 디바이스가 적용되는 경우, 기능 회로 영역(MFNC)에는 EL 보정 회로를 제공하여도 좋다. 또한 EL 보정 회로는 예를 들어 EL 재료가 포함되어 있는 발광 디바이스에 입력되는 전류의 양을 적절히 조정하는 기능을 가진다. EL 재료가 포함되어 있는 발광 디바이스의 발광 시의 휘도는 전류에 비례하기 때문에, 상기 발광 디바이스에 전기적으로 접속되어 있는 구동 트랜지스터의 특성이 좋지 않은 경우에는 상기 발광 디바이스에서 방출되는 광의 휘도는 원하는 휘도보다 낮아지는 경우가 있다. EL 보정 회로는 예를 들어 상기 발광 디바이스를 흐르는 전류의 양을 모니터링하여 상기 전류량이 원하는 전류량보다 작을 때 상기 발광 디바이스를 흐르는 전류의 양을 크게 함으로써, 상기 발광 디바이스에서 발광하는 휘도를 높일 수 있다. 또한 이와 반대로 상기 전류량이 원하는 전류량보다 클 때 상기 발광 디바이스를 흐르는 전류의 양을 작게 조정하여도 좋다. 또한 본 실시형태에서는 표시부(DIS)의 회로(PX)에는 유기 EL 재료가 포함되는 발광 디바이스가 적용된 것으로서 설명하기 때문에, 기능 회로 영역(MFNC)에는 일례로서 EL 보정 회로(23)가 포함된다.
또한 위에서 설명한 화상 보정에 인공 지능을 사용하여도 좋다. 예를 들어 표시 화소 회로에 포함되는 표시 디바이스를 흐르는 전류(또는 표시 디바이스에 인가되는 전압)를 모니터링하여 취득하고, 표시부(DIS)에 표시된 화상을 이미지 센서 등에 의하여 취득하고, 전류(또는 전압)와 화상을 인공 지능의 연산(예를 들어 인공 뉴럴 네트워크 등)의 입력 데이터로서 취급하고, 그 출력 결과에 기초하여 상기 화상의 보정 여부가 판단되어도 좋다.
또한 인공 지능의 연산은 화상 보정뿐만 아니라 화상 데이터의 업컨버트 처리(다운컨버트 처리)에도 응용할 수 있다. 이에 의하여, 해상도가 낮은 화상 데이터를 표시부(DIS)의 해상도에 맞추어 업컨버트(다운컨버트)를 수행함으로써, 표시 품질이 높은 화상을 표시부(DIS)에 표시할 수 있다.
또한 상술한 인공 지능의 연산은 기능 회로 영역(MFNC)에 포함되는 GPU(22)를 사용하여 수행할 수 있다. 즉 GPU(22)를 사용하여 각종 보정을 위한 연산(색 불균일 보정, 업컨버트(다운컨버트) 등)을 수행할 수 있다.
또한 GPU(22)에는 화상을 보정하기 위한 보정 회로(22a), 업컨버트(다운컨버트)를 수행하는 컨버터(22b)가 포함되어도 좋다.
또한 본 명세서 등에서, 인공 지능의 연산을 수행하는 GPU를 AI 액셀러레이터라고 부른다. 즉 본 명세서 등에서는, 기능 회로 영역(MFNC)에 포함되는 GPU를 AI 액셀러레이터로 바꾸어 설명하는 경우가 있다.
타이밍 컨트롤러(24)는 예를 들어 표시부(DIS)에 화상을 표시할 때의 프레임 레이트를 가변하는 기능을 가진다. 예를 들어 표시부(DIS)에 정지 화상을 표시하는 경우, 표시 장치(10)는 타이밍 컨트롤러(24)에 의하여 프레임 레이트를 낮추어 구동시킬 수 있고, 또한 예를 들어 표시부(DIS)에 동영상을 표시하는 경우, 표시 장치(10)는 타이밍 컨트롤러(24)에 의하여 프레임 레이트를 올려 구동시킬 수 있다. 즉 표시 장치(10)에 타이밍 컨트롤러(24)를 제공함으로써 정지 화상 또는 동영상에 따라 프레임 레이트를 변경할 수 있다. 특히 표시부(DIS)에 정지 화상을 표시하는 경우, 프레임 레이트를 낮추어 동작시킬 수 있기 때문에 표시 장치(10)의 소비 전력의 저감을 도모할 수 있다.
CPU(25)는 예를 들어 운영 체제(operating system)의 실행, 데이터의 제어, 각종 연산, 또는 프로그램의 실행 등 범용 처리를 수행하는 기능을 가진다. 표시 장치(10)에서 CPU(25)는 예를 들어 기억 장치(21)에서의 화상 데이터의 기록 동작 또는 판독 동작, 화상 데이터의 보정 동작, 또는 후술하는 센서에 대한 동작 등의 명령을 수행하는 기능을 가진다. 또한 예를 들어 CPU(25)는 기억 장치와, GPU와, 보정 회로와, 타이밍 컨트롤러와, 고주파 회로 등 기능 회로 영역(MFNC)에 포함되는 회로 중 적어도 하나에 제어 신호를 송신하는 기능을 가져도 좋다.
또한 CPU(25)는 데이터를 일시적으로 백업하는 회로(이하 백업 회로라고 부름)를 포함하여도 좋다. 백업 회로는 예를 들어 전원 전압의 공급이 정지되어도 상기 데이터를 유지할 수 있어 바람직하다. 예를 들어 표시부(DIS)에서 정지 화상을 표시하는 경우, 현재의 정지 화상과 상이한 화상을 표시할 때까지 CPU(25)의 기능을 정지할 수 있다. 그러므로 CPU(25)에서 처리하고 있는 데이터를 백업 회로에 일시적으로 백업하고, 그 후, CPU(25)로의 전원 전압의 공급을 정지하여 CPU(25)를 정지시킴으로써, CPU(25)에서의 동적인 소비 전력을 저감할 수 있다. 또한 본 명세서 등에서는, 백업 회로를 포함한 CPU를 NoffCPU(등록 상표)라고 한다.
센서 컨트롤러(26)는 예를 들어 센서(PDA)를 제어하는 기능을 가진다. 또한 도 19에서는 센서(PDA)에 전기적으로 접속하기 위한 배선으로서 배선(SNCL)을 나타내었다.
센서(PDA)로서는, 예를 들어 표시부(DIS)의 상방, 하방, 또는 표시부(DIS)의 내부에 제공될 수 있는 터치 센서로 할 수 있다.
또는 센서(PDA)는 예를 들어 조도 센서로 할 수 있다. 특히 표시부(DIS)를 비추는 외광의 강도를 조도 센서에 의하여 취득함으로써, 외광에 맞추어 표시부(DIS)에 표시하는 화상의 밝기(휘도)를 변경할 수 있다. 예를 들어 외광이 밝은 경우에는, 표시부(DIS)에 표시하는 화상의 휘도를 올려 상기 화상의 시인성을 높일 수 있다. 이와 반대로, 외광이 어두운 경우에는, 표시부(DIS)에 표시하는 화상의 휘도를 낮추어 소비 전력을 저감할 수 있다.
또는 센서(PDA)로서는 예를 들어 이미지 센서로 할 수 있다. 예를 들어 상기 이미지 센서에 의하여 화상 등을 취득함으로써, 표시부(DIS)에 상기 화상을 표시할 수 있다.
전원 회로(27)는 일례로서 구동 회로 영역(DRV)에 포함되는 회로, 기능 회로 영역(MFNC)에 포함되는 회로, 표시부(DIS)에 포함되는 표시 화소 회로 등에 대하여 공급하는 전압을 생성하는 기능을 가진다. 또한 전원 회로(27)는 전압을 공급하는 회로를 선택하는 기능을 가져도 좋다. 예를 들어 전원 회로(27)는 표시부(DIS)에 정지 화상을 표시하는 기간에는, CPU(25) 및 GPU(22) 중 한쪽 또는 양쪽으로의 전압 공급을 정지함으로써 표시 장치(10) 전체의 소비 전력을 저감할 수 있다.
<촬상 화소 회로의 구성예>
다음으로 표시 장치(10)의 센서(PDA)에 사용할 수 있는 이미지 센서에 대하여 설명한다.
센서(PDA)에 적용할 수 있는 이미지 센서로서는 예를 들어 도 20에 나타낸 촬상 장치(IM)를 적용할 수 있다.
도 20은 촬상 장치(IM)의 회로 구성의 일례를 나타낸 블록도이다. 촬상 장치(IM)는 촬상부(31), 제 1 구동 회로부(33), 제 2 구동 회로부(34), 판독 회로부(35), 및 제어 회로부(36)를 가진다. 또한 제 1 구동 회로부(33), 제 2 구동 회로부(34), 판독 회로부(35), 및 제어 회로부(36)를 통틀어 "기능 회로"라고 하는 경우가 있다. 기능 회로에는 시프트 레지스터, 레벨 시프터, 인버터, 래치, 아날로그 스위치, 또는 논리 회로 등의 다양한 회로를 사용할 수 있다.
촬상 장치(IM)에 포함되는 촬상부(31) 및 기능 회로에 사용하는 트랜지스터는 n채널형 트랜지스터이어도 좋고, p채널형 트랜지스터이어도 좋다. n채널형 트랜지스터와 p채널형 트랜지스터 양쪽을 사용하여도 좋다. 촬상부(31) 및 기능 회로에 n채널형 트랜지스터와 p채널형 트랜지스터를 조합한 CMOS 구조의 구성을 사용하여도 좋다.
촬상부(31)는 m행 n열(m 및 n은 각각 1 이상의 정수)의 매트릭스상으로 배치된 촬상 화소 회로(32)를 가진다. 촬상부(31)는 복수의 배선(41)을 통하여 제 1 구동 회로부(33)와 전기적으로 접속된다. 또한 촬상부(31)는 복수의 배선(42)을 통하여 판독 회로부(35)와 전기적으로 접속된다. 판독 회로부(35)는 복수의 배선(43)을 통하여 제 2 구동 회로부(34)와 전기적으로 접속된다. 예를 들어 i번째 행(여기서의 i는 1 이상 m 이하의 정수)에 배치된 촬상 화소 회로(32)는 i번째 배선(41)을 통하여 제 1 구동 회로부(33)와 전기적으로 접속된다. 또한 j번째 열(여기서 j는 1 이상 n 이하의 정수)에 배치된 촬상 화소 회로(32)는 j번째 배선(42)을 통하여 판독 회로부(35)와 전기적으로 접속된다.
또한 촬상 화소 회로(32)로서는 예를 들어 앞의 실시형태에서 설명한 회로(PV)를 사용할 수 있다.
도 20에서는 1행 1열째에 배치된 촬상 화소 회로(32)를 촬상 화소 회로(32[1,1])로 나타내고, m행 n열째에 배치된 촬상 화소 회로(32)를 촬상 화소 회로(32[m,n])로 나타내었다. 또한 i행 j열째에 배치된 촬상 화소 회로(32)를 촬상 화소 회로(32[i,j])로 나타내었다.
배선(41)은 예를 들어 앞의 실시형태에서 설명한 배선(SE)으로 할 수 있다. 또한 배선(42)은 예를 들어 앞의 실시형태에서 설명한 배선(OL)으로 할 수 있다.
또한 하나의 촬상 화소 회로(32)에 접속되는 배선은 배선(41)과 배선(42)에 한정되지 않는다. 촬상 화소 회로(32)에 배선(41) 및 배선(42) 이외의 배선이 접속되어 있어도 좋다. 예를 들어 촬상 화소 회로(32)에 전기적으로 접속되는 배선(41) 및 배선(42) 이외의 배선으로서는 앞의 실시형태에서 설명한 배선(TX), 배선(RS1), 또는 배선(RS2)으로 할 수 있다.
또한 촬상부(31)의 화소 밀도, 종횡비, 및 대각선 크기에 대해서는, 상술한 표시부(DIS)의 화소 밀도, 종횡비, 및 대각선 크기에 대한 기재를 참조한다.
제어 회로부(36)는 촬상 장치(IM)에 포함되는 회로의 동작을 제어하는 기능을 가진다. 제 1 구동 회로부(33)는 행마다 촬상 화소 회로(32)를 선택하는 기능을 가진다. 제 1 구동 회로부(33)에 의하여 선택된 행의 촬상 화소 회로(32)는 촬상 데이터를 배선(42)을 통하여 판독 회로부(35)에 출력한다.
판독 회로부(35)는 열마다 촬상 화소 회로(32)로부터 공급된 촬상 데이터를 유지하고 노이즈 제거 처리 등을 수행한다. 노이즈 제거 처리로서 예를 들어 CDS(Correlated Double Sampling: 상관 2중 샘플링) 처리 등을 수행하여도 좋다. 또한 판독 회로부(35)는 예를 들어 촬상 데이터의 증폭 기능 및 촬상 데이터의 AD 변환 기능 중 한쪽 또는 양쪽을 가져도 좋다.
제 2 구동 회로부(34)는 판독 회로부(35)에 유지된 촬상 데이터를 순차적으로 선택하고, 촬상 데이터를 출력 단자(OUT)로부터 외부에 출력하는 기능을 가진다.
<표시 장치와 촬상 장치를 일체화한 구성예>
다음으로, 상술한 표시부(DIS)와 촬상 장치(IM)가 일체화된 표시 장치(10)의 구성에 대하여 설명한다.
도 21은 도 19에 나타낸 표시부(DIS)와 소스 드라이버 회로(11)와 게이트 드라이버 회로(13)를 포함한 표시 장치와 도 20에 나타낸 촬상 장치(IM)를 조합한 표시 장치(10)의 구성을 나타낸 것이다.
도 21에 나타낸 표시 장치(10)는 표시부(DIS)에서 회로(AP[1,1]) 내지 회로(AP[m,n])가 m행 n열의 매트릭스상으로 배치된 구성을 가진다. 또한 i를 1 이상 m 이하의 정수로 하고 j를 1 이상 n 이하의 정수로 하였을 때, 회로(AP[i,j])는 일례로서 회로(PX[i,j])와 촬상 화소 회로(32[i,j])를 가진다. 또한 도 21에서는 표시부(DIS)에서 회로(AP[1,1]), 회로(AP[m,n])만을 부호로 도시하였다.
또한 회로(AP[1,1]), 회로(AP[m,n]) 등으로서는 예를 들어 앞의 실시형태에서 설명한 도 1의 (A) 등의 회로(AP)를 적용할 수 있다.
또한 도 21에서는 복수의 배선(41)을 배선(41[1]) 내지 배선(41[m])이라고 기재하고, 복수의 배선(42)을 배선(42[1]) 내지 배선(42[n])이라고 기재하고, 복수의 배선(43)을 배선(43[1]) 내지 배선(43[n])이라고 기재하였다.
도 21에서는 일례로서 제 2 구동 회로부(34)와 소스 드라이버 회로(11)는 배선(44[1]) 내지 배선(44[n])을 통하여 전기적으로 접속되어 있다.
판독 회로부(35)에 의하여 판독된 촬상 데이터는 일례로서 배선(43[1]) 내지 배선(43[n]), 제 2 구동 회로부(34), 및 배선(44[1]) 내지 배선(44[n])을 통하여 소스 드라이버 회로(11)에 송신된다.
따라서 소스 드라이버 회로(11)는 촬상 장치(IM)로부터 공급된 촬상 데이터의 전압 조정, 극성 변환, 및 전력 증폭을 수행하는 기능을 가져도 좋다. 즉 소스 드라이버 회로(11)는 촬상 데이터를 비디오 신호로 변환하는 기능을 가져도 좋다. 이에 의하여, 소스 드라이버 회로(11)는 촬상 데이터로부터 변환된 비디오 신호를 표시부(DIS)의 회로(PX)에 출력할 수 있다.
이 구성을 사용하면, 소스 드라이버 회로(11)에 의하여, 촬상부(31)에서 취득한 촬상 데이터를 표시부(DIS)에서의 표시에 보다 적합한 비디오 신호로 변환할 수 있다. 예를 들어 노이즈의 영향을 받기 어렵고 표시 품질이 양호한 표시 장치를 실현할 수 있다.
도 21에 나타낸 바와 같이, 회로(PX)와 촬상 화소 회로(32)가 같은 표시부(DIS)에 배치된 표시 장치(10)의 구성으로 함으로써, 표시부 전체를 센서 영역으로 할 수 있다. 예를 들어 촬상 화소 회로(32[1,1]) 내지 촬상 화소 회로(32[m,n])가 사용자의 손가락을 촬상함으로써, 표시 장치(10)가 지문 인증을 수행하는 기능을 가질 수 있다. 또한 표시 장치(10)는 촬상 화소 회로(32[1,1]) 내지 촬상 화소 회로(32[m,n])가 사용자의 손가락을 연속적으로 촬상함으로써, 표시 장치(10) 또는 표시 장치(10)를 가지는 전자 기기의 조작을 수행하는 기능을 가져도 좋다.
또한 본 실시형태는 본 명세서에서 설명하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태의 전자 기기에 포함될 수 있는 표시 장치에 대하여 설명한다. 또한 앞의 실시형태에서 설명한 표시부(DIS)에는 본 실시형태에서 설명하는 표시 장치를 적용할 수 있다.
<표시 장치의 구성예>
도 22는 본 발명의 일 형태의 표시 장치의 일례를 나타낸 단면도이다. 도 22에 나타낸 표시 장치(1000)는 일례로서 기판(310) 위에 화소 회로, 구동 회로 등이 제공된 구성을 가진다. 또한 위에서 설명한 실시형태의 표시 장치(10) 등의 구성은 도 22의 표시 장치(1000)의 구성으로 할 수 있다. 또한 본 실시형태에서 설명하는 화소 회로는 앞의 실시형태에서 설명한 표시 화소 회로로 할 수 있다.
구체적으로는 예를 들어 표시 장치(10)에 나타낸 회로층(SICL)과, 배선층(LINL)과, 화소층(PXAL)을 도 22의 표시 장치(1000)와 같이 구성할 수 있다. 회로층(SICL)은 일례로서 기판(310)을 가지고, 기판(310) 위에는 트랜지스터(300)가 형성되어 있다. 또한 트랜지스터(300) 위쪽에는 배선층(LINL)이 제공되어 있고, 배선층(LINL)에는 트랜지스터(300), 후술하는 트랜지스터(200), 후술하는 발광 디바이스(150a), 발광 디바이스(150b) 등을 전기적으로 접속하는 배선이 제공되어 있다. 또한 배선층(LINL) 위쪽에는 화소층(PXAL)이 제공되어 있고, 화소층(PXAL)은 일례로서 트랜지스터(200)와 발광 디바이스(150)(도 22에서는 발광 디바이스(150a) 및 발광 디바이스(150b)) 등을 가진다.
기판(310)에는 예를 들어 단결정 기판(예를 들어 실리콘 또는 저마늄을 재료로 한 반도체 기판)을 사용할 수 있다. 또한 기판(310)에는 반도체 기판 외에 예를 들어 SOI(Silicon On Insulator) 기판, 유리 기판, 석영 기판, 플라스틱 기판, 사파이어 유리 기판, 금속 기판, 스테인리스·스틸 기판, 스테인리스·스틸·포일을 포함한 기판, 텅스텐 기판, 텅스텐·포일을 포함한 기판, 가요성 기판, 접합 필름, 섬유상 재료를 포함한 종이, 또는 기재 필름을 사용할 수 있다. 또한 유리 기판의 일례로서는 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 소다석회 유리 등을 들 수 있다. 가요성 기판, 접합 필름, 또는 기재 필름 등의 일례로서는 이하의 것을 들 수 있다. 예를 들어 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES), 폴리테트라플루오로에틸렌(PTFE)으로 대표되는 플라스틱이 있다. 또는 일례로서 아크릴 수지 등의 합성 수지를 들 수 있다. 또는 일례로서 폴리프로필렌, 폴리에스터, 폴리플루오린화바이닐, 또는 폴리염화바이닐을 들 수 있다. 또는 일례로서 폴리아마이드, 폴리이미드, 아라미드, 에폭시 수지, 무기 증착 필름, 또는 종이류를 들 수 있다. 또한 표시 장치(1000)의 제작 공정에 열처리가 포함되는 경우에는, 기판(310)으로서 열에 대한 내성이 높은 재료를 선택하는 것이 바람직하다.
본 실시형태에서는, 기판(310)이 실리콘을 재료로서 포함한 반도체 기판인 것으로 가정하여 설명한다.
트랜지스터(300)는 기판(310) 위에 제공되고, 소자 분리층(312), 도전체(316), 절연체(315), 절연체(317), 기판(310)의 일부로 이루어지는 반도체 영역(313), 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다. 그러므로 트랜지스터(300)는 Si 트랜지스터이다. 또한 도 22에는, 트랜지스터(300)의 소스 및 드레인 중 한쪽이 후술하는 도전체(328)를 통하여 후술하는 도전체(330), 도전체(356), 및 도전체(366)에 전기적으로 접속되어 있는 구성을 나타내었지만, 본 발명의 일 형태의 반도체 장치의 전기적인 접속 구성은 이에 한정되지 않는다. 본 발명의 일 형태의 반도체 장치는 예를 들어 트랜지스터(300)의 게이트가 도전체(328)를 통하여 도전체(330), 도전체(356), 및 도전체(366)에 전기적으로 접속되어 있는 구성을 가져도 좋다.
트랜지스터(300)는 예를 들어 반도체 영역(313)의 상면 및 채널 폭 방향의 측면이 게이트 절연막으로서 기능하는 절연체(315)를 통하여 도전체(316)로 덮이는 구성으로 함으로써 Fin형으로 할 수 있다. 트랜지스터(300)를 Fin형으로 함으로써, 실효적인 채널 폭을 증대시킬 수 있어 트랜지스터(300)의 온 특성을 향상시킬 수 있다. 또한 게이트 전극의 전계의 기여를 높일 수 있기 때문에 트랜지스터(300)의 오프 특성을 향상시킬 수 있다.
또한 트랜지스터(300)는 p채널형 및 n채널형 중 어느 쪽이어도 좋다. 또는 트랜지스터(300)를 복수로 제공하고, p채널형 및 n채널형의 양쪽을 사용하여도 좋다.
반도체 영역(313)에서 채널이 형성되는 영역, 그 근방의 영역, 소스 영역 또는 드레인 영역이 되는 저저항 영역(314a)과 저저항 영역(314b)은 실리콘계 반도체를 포함하는 것이 바람직하고, 구체적으로는 단결정 실리콘을 포함하는 것이 바람직하다. 또는 상술한 각 영역은 예를 들어 저마늄(Ge), 실리콘 저마늄(SiGe), 비소화 갈륨(GaAs), 비소화 알루미늄 갈륨(GaAlAs, 또는 질화 갈륨(GaN))을 포함한 재료로 형성되어도 좋다. 결정 격자에 응력을 가하여 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는 트랜지스터(300)를 비소화 갈륨과 비소화 알루미늄 갈륨을 사용한 HEMT(High Electron Mobility Transistor)로 하여도 좋다.
게이트 전극으로서 기능하는 도전체(316)에는 비소 또는 인과 같은 n형 도전성을 부여하는 원소, 또는 붕소 또는 알루미늄과 같은 p형 도전성을 부여하는 원소를 포함한 실리콘 등의 반도체 재료를 사용할 수 있다. 또는 도전체(316)에는 예를 들어 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다.
또한 도전체의 재료에 따라 일함수가 결정되기 때문에, 상기 도전체의 재료를 선택함으로써 트랜지스터의 문턱 전압을 조정할 수 있다. 구체적으로는 도전체에 질화 타이타늄 및 질화 탄탈럼 중 한쪽 또는 양쪽의 재료를 사용하는 것이 바람직하다. 또한 도전성과 매립성을 양립하기 위하여, 도전체에 텅스텐 및 알루미늄 중 한쪽 또는 양쪽의 금속 재료를 적층하여 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 내열성의 관점에서 바람직하다.
소자 분리층(312)은 기판(310) 위에 형성되어 있는 복수의 트랜지스터들을 분리하기 위하여 제공되어 있다. 소자 분리층은 예를 들어 LOCOS(Local Oxidation of Silicon)법, STI(Shallow Trench Isolation)법, 또는 메사 분리법을 사용하여 형성할 수 있다.
또한 도 22에 나타낸 트랜지스터(300)는 일례이고, 그 구조에 한정되지 않고, 회로 구성, 구동 방법 등에 따라 적절한 트랜지스터를 사용하면 좋다. 예를 들어 트랜지스터(300)는 Fin형이 아니라 플레이너형 구조로 하여도 좋다.
도 22에 나타낸 트랜지스터(300)에서는 절연체(320), 절연체(322), 절연체(324), 절연체(326)가 기판(310) 측으로부터 순차적으로 적층되어 제공되어 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 또는 질화 알루미늄을 사용하면 좋다.
절연체(322)는 절연체(320) 및 절연체(322)로 덮여 있는 트랜지스터(300) 등으로 인하여 생기는 단차를 평탄화하는 평탄화막으로서의 기능을 가져도 좋다. 예를 들어 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP: Chemical Mechanical Polishing)법을 사용한 평탄화 처리에 의하여 평탄화되어 있어도 좋다.
또한 절연체(324)에는, 기판(310) 또는 트랜지스터(300) 등으로부터 절연체(324)보다 위쪽의 영역(예를 들어 트랜지스터(200), 발광 디바이스(150a), 발광 디바이스(150b) 등이 제공되어 있는 영역)으로 물 및 수소와 같은 불순물이 확산되지 않도록 하는 배리어 절연막을 사용하는 것이 바람직하다. 따라서 절연체(324)에는 수소 원자, 수소 분자, 물 분자와 같은 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또한 상황에 따라서는 절연체(324)에는 질소 원자, 질소 분자, 산화 질소 분자(예를 들어 N2O, NO, 및 NO2), 구리 원자와 같은 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자 및 산소 분자 중 한쪽 또는 양쪽)의 확산을 억제하는 기능을 가지는 것이 바람직하다.
수소에 대한 배리어성을 가지는 막에는 예를 들어, CVD법으로 형성한 질화 실리콘을 사용할 수 있다.
수소의 이탈량은 예를 들어 승온 이탈 가스 분석법(TDS: Thermal Desorption Spectrometry)을 사용하여 분석할 수 있다. 예를 들어 절연체(324)의 수소의 이탈량은, TDS에 있어서 막 표면 온도 50℃ 내지 500℃의 범위에서 수소 원자로 환산한 이탈량이 절연체(324)의 면적당으로 환산하여 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하이면 좋다.
또한 절연체(326)는 절연체(324)보다 유전율이 낮은 것이 바람직하다. 예를 들어 절연체(326)의 비유전율은 4 미만이 바람직하고, 3 미만이 더 바람직하다. 또한 예를 들어 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막에 사용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다.
또한 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 절연체(326)보다 위쪽에 제공되어 있는 발광 디바이스 등에 접속되는 도전체(328) 및 도전체(330)가 매립되어 있다. 또한 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서의 기능을 가진다. 또한 플러그 또는 배선으로서의 기능을 가지는 도전체에는, 복수의 구조를 합쳐서 동일한 부호를 부여하는 경우가 있다. 또한 본 명세서 등에서 배선과, 배선에 접속되는 플러그가 일체물이어도 좋다. 즉 도전체의 일부가 배선으로서 기능하는 경우 및 도전체의 일부가 플러그로서 기능하는 경우도 있다.
각 플러그 및 배선(예를 들어 도전체(328) 및 도전체(330))의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료와 같은 도전성 재료를 단층으로 또는 적층하여 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐, 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는 알루미늄 및 구리와 같은 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 저감할 수 있다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어 도 22에서는 절연체(350), 절연체(352), 및 절연체(354)가 절연체(326) 및 도전체(330) 위쪽에 순차적으로 적층되어 제공되어 있다. 또한 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 트랜지스터(300)에 접속되는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(356)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(350)로서는 절연체(324)와 마찬가지로 수소, 산소, 및 물에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 절연체(352) 및 절연체(354)로서는 절연체(326)와 마찬가지로 배선 사이에 발생하는 기생 용량을 저감하기 위하여 비유전율이 비교적 낮은 절연체를 사용하는 것이 바람직하다. 또한 절연체(362) 및 절연체(364)는 층간 절연막 및 평탄화막으로서의 기능을 가진다. 또한 도전체(356)는 수소, 산소, 및 물에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다.
또한 수소에 대한 배리어성을 가지는 도전체에는, 예를 들어 질화 탄탈럼을 사용하는 것이 좋다. 또한 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선으로서의 도전성을 유지한 채, 트랜지스터(300)로부터의 수소의 확산을 억제할 수 있다. 이 경우, 수소에 대한 배리어성을 가지는 질화 탄탈럼층이, 수소에 대한 배리어성을 가지는 절연체(350)와 접하는 구조가 바람직하다.
또한 절연체(354) 위 및 도전체(356) 위에는 절연체(360)와, 절연체(362)와, 절연체(364)가 순차적으로 적층되어 있다.
절연체(360)로서는 절연체(324) 등과 마찬가지로 물 및 수소와 같은 불순물에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 그러므로 절연체(360)에는, 예를 들어 절연체(324)에 적용할 수 있는 재료를 사용할 수 있다.
절연체(362) 및 절연체(364)는 층간 절연막 및 평탄화막으로서의 기능을 가진다. 또한 절연체(362) 및 절연체(364)로서는, 절연체(324)와 마찬가지로 물 및 수소와 같은 불순물에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 그러므로 절연체(362) 및 절연체(364)에는, 절연체(324)에 적용할 수 있는 재료를 사용할 수 있다.
또한 절연체(360), 절연체(362), 및 절연체(364) 각각에서, 도전체(356)의 일부와 중첩되는 영역에 개구부가 형성되고, 상기 개구부를 매립하도록 도전체(366)가 제공되어 있다. 또한 도전체(366)는 절연체(362) 위에도 형성되어 있다. 도전체(366)는 일례로서 트랜지스터(300)에 접속되는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(366)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
절연체(364) 및 도전체(366) 위에는 절연체(370)와 절연체(372)가 순차적으로 적층되어 있다.
절연체(370)로서는 절연체(324) 등과 마찬가지로 물 및 수소와 같은 불순물에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 그러므로 절연체(370)에는, 예를 들어 절연체(324)에 적용할 수 있는 재료를 사용할 수 있다.
절연체(372)는 층간 절연막 및 평탄화막으로서의 기능을 가진다. 또한 절연체(372)로서는, 절연체(324)와 마찬가지로 물 및 수소와 같은 불순물에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 그러므로 절연체(372)에는, 절연체(324)에 적용할 수 있는 재료를 사용할 수 있다.
또한 절연체(370) 및 절연체(372) 각각에서, 도전체(366)의 일부와 중첩되는 영역에 개구부가 형성되고, 상기 개구부를 매립하도록 도전체(376)가 제공되어 있다. 또한 도전체(376)는 절연체(372) 위에도 형성되어 있다. 그 후, 에칭 처리 등에 의하여, 도전체(376)를 배선, 단자, 또는 패드 등의 형상으로 패터닝한다.
도전체(376)에는 예를 들어 구리, 알루미늄, 주석, 아연, 텅스텐, 은, 백금, 또는 금을 사용할 수 있다. 또한 도전체(376)는 후술하는 화소층(PXAL)에 포함되어 있는 도전체(216)에 사용되는 재료와 동일한 성분으로 구성되어 있는 것이 바람직하다.
다음으로, 절연체(372) 및 도전체(376)를 덮도록 절연체(380)를 성막하고, 그 후에 도전체(376)가 노출될 때까지 예를 들어 화학 기계 연마(CMP)법을 사용한 평탄화 처리를 수행한다. 이에 의하여 도전체(376)를 배선, 단자, 또는 패드로서 기판(310)에 형성할 수 있다.
절연체(380)로서는, 예를 들어 절연체(324)와 마찬가지로 물 및 수소와 같은 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다. 즉 절연체(380)에는, 절연체(324)에 적용할 수 있는 재료를 사용하는 것이 바람직하다. 또는 절연체(380)로서는, 예를 들어 절연체(326)와 마찬가지로 배선 사이에 발생하는 기생 용량을 저감하기 위하여 비유전율이 비교적 낮은 절연체를 사용하여도 좋다. 즉 절연체(380)에는, 절연체(326)에 적용할 수 있는 재료를 사용하여도 좋다.
화소층(PXAL)에는 일례로서 기판(210)과, 트랜지스터(200)와, 발광 디바이스(150)(도 22에서는 발광 디바이스(150a)와 발광 디바이스(150b))와, 기판(102)이 제공되어 있다. 또한 화소층(PXAL)에는 일례로서 절연체(220)와, 절연체(222)와, 절연체(226)와, 절연체(250)와, 절연체(111a)와, 절연체(111b)와, 절연체(112)와, 절연체(113)와, 절연체(162)와, 수지층(163)이 제공되어 있다. 또한 화소층(PXAL)에는 일례로서 도전체(216)와, 도전체(228)와, 도전체(230)와, 도전체(121)(도 22에서는 도전체(121a)와 도전체(121b))와, 도전체(122), 도전체(123)가 제공되어 있다.
도 22에서 예를 들어 절연체(202)는 절연체(380)와 함께 접합층으로서의 기능을 가진다. 절연체(202)는 예를 들어 절연체(380)에 사용되는 재료와 동일한 성분으로 구성되는 것이 바람직하다.
절연체(202) 위쪽에는 기판(210)이 제공되어 있다. 바꿔 말하면, 기판(210)의 하면에는 절연체(202)가 형성되어 있다. 기판(210)으로서는 예를 들어 기판(310)에 적용할 수 있는 기판을 사용하는 것이 바람직하다. 또한 도 22의 표시 장치(1000)에서는, 기판(310)이 실리콘을 재료로 한 반도체 기판인 것으로 가정하여 설명한다.
기판(210) 위에는 예를 들어 트랜지스터(200)가 형성되어 있다. 트랜지스터(200)는 실리콘을 재료로 한 반도체 기판인 기판(210) 위에 형성되어 있기 때문에 Si 트랜지스터로서 기능한다. 또한 트랜지스터(200)의 구성에 대해서는 트랜지스터(300)의 설명을 참조한다.
트랜지스터(200) 위쪽에는 절연체(220) 및 절연체(222)가 제공되어 있다. 절연체(220)는 예를 들어 절연체(320)와 같이 층간 절연막 및 평탄화막으로서의 기능을 가진다. 또한 절연체(222)는 예를 들어 절연체(322)와 같이 층간 절연막 및 평탄화막으로서의 기능을 가진다.
또한 절연체(220) 및 절연체(222)에는 복수의 개구부가 제공되어 있다. 또한 복수의 개구부는 트랜지스터(200)의 소스 및 드레인과 중첩되는 영역 및 도전체(376)와 중첩되는 영역 등에 형성된다. 또한 복수의 개구부 중 트랜지스터(200)의 소스 및 드레인과 중첩되는 영역에 형성된 개구부에는 도전체(228)가 형성된다. 또한 다른 개구부 중 도전체(376)와 중첩되는 영역에 형성된 개구부의 측면에는 절연체(214)가 형성되고, 나머지 개구부에는 도전체(216)가 형성된다. 특히 도전체(216)는 TSV(Through Silicon Via)라고 불리는 경우가 있다.
도전체(216) 및 도전체(228) 중 한쪽 또는 양쪽에는 예를 들어 도전체(328)에 적용할 수 있는 재료를 사용할 수 있다. 특히 도전체(216)는 도전체(376)와 동일한 재료로 형성되는 것이 바람직하다.
절연체(214)는 예를 들어 기판(210)과 도전체(216)를 절연하는 기능을 가진다. 또한 절연체(214)에는 예를 들어 절연체(320) 또는 절연체(324)에 적용할 수 있는 재료를 사용하는 것이 바람직하다.
기판(310)에 형성된 절연체(380) 및 도전체(376)와, 기판(210)에 형성된 절연체(202) 및 도전체(216)는 일례로서 접합 공정에 의하여 접합되어 있다.
접합 공정을 수행하는 전공정에서는, 예를 들어 기판(310) 측에서 절연체(380)의 표면의 높이와 도전체(376)의 표면의 높이를 일치시키기 위한 평탄화 처리가 수행된다. 또한 이와 마찬가지로, 기판(210) 측에서 절연체(202)의 높이와 도전체(216)의 높이를 일치시키기 위한 평탄화 처리가 수행된다.
접합 공정에서, 절연체(380)와 절연체(202)의 접합, 즉 절연층끼리의 접합을 수행할 때, 연마 등에 의하여 평탄성을 높인 후, 산소 플라스마 등으로 친수성 처리를 수행한 표면들을 접촉시켜 일시적으로 접합하고, 열처리에 의한 탈수로 최종적인 접합을 하는 친수성 접합법 등을 사용할 수 있다. 친수성 접합법에서도 원자 레벨로 결합되기 때문에, 기계적으로 우수한 접합을 얻을 수 있다.
또한 도전체(376)와 도전체(216)의 접합, 즉 도전체끼리의 접합을 수행할 때, 표면의 산화막 및 불순물의 흡착층 등을 스퍼터링 처리 등으로 제거하고, 청정화 및 활성화된 표면끼리를 접촉시켜 접합하는 표면 활성화 접합법을 사용할 수 있다. 또는 온도와 압력을 병용하여 표면들을 접합하는 확산 접합법 등을 사용할 수 있다. 어느 쪽 방법에서도 원자 레벨로 결합되기 때문에, 전기적뿐만 아니라 기계적으로도 우수한 접합을 얻을 수 있다.
상술한 접합 공정을 수행함으로써, 기판(310) 측의 도전체(376)를 기판(210) 측의 도전체(216)에 전기적으로 접속할 수 있다. 또한 기판(310) 측의 절연체(380)와 기판(210) 측의 절연체(202)의 기계적인 강도를 가지는 접속을 얻을 수 있다.
기판(310)과 기판(210)을 접합하는 경우, 각 접합면에는 절연층과 금속층이 혼재되기 때문에, 예를 들어 표면 활성화 접합법 및 친수성 접합법을 조합하여 수행하면 좋다. 예를 들어 연마 후에 표면을 세정하고, 금속층의 표면에 산화 방지 처리를 실시한 다음, 친수성 처리를 실시하여 접합을 하는 방법 등을 사용할 수 있다. 또한 금속층의 표면을 난(難)산화성 금속(예를 들어 금)으로 하고 친수성 처리를 수행하여도 좋다.
또한 기판(310)과 기판(210)의 접합에는, 상술한 방법 이외의 접합 방법을 사용하여도 좋다. 예를 들어 기판(310)과 기판(210)의 접합 방법으로서는, 플립 칩 본딩 방법을 사용하여도 좋다. 또한 플립 칩 본딩의 방법을 사용하는 경우, 기판(310) 측의 도전체(376) 위쪽에 또는 기판(210) 측의 도전체(216) 아래쪽에 범프 등의 접속 단자를 제공하여도 좋다. 플립 칩 본딩으로서는, 예를 들어 이방성 도전 입자를 포함한 수지를 절연체(380)와 절연체(202) 사이 및 도전체(376)와 도전체(216) 사이에 주입하여 접합하는 방법, 은 주석 땜납을 사용하여 접합하는 방법 등을 들 수 있다. 또는 범프 및 범프에 접속되는 도전체 각각이 금인 경우, 초음파 접합법을 사용할 수 있다. 또한 충격 등의 물리적 응력을 경감하거나, 열적 응력을 경감하기 위하여, 상기 플립 칩 본딩 방법에 더하여, 언더필을 절연체(380)와 절연체(202) 사이 및 도전체(376)와 도전체(216) 사이에 주입하여도 좋다. 또한 예를 들어 기판(310)과 기판(210)의 접합에는 다이 본딩 필름을 사용하여도 좋다.
절연체(222), 절연체(214), 도전체(216), 및 도전체(228) 위에는 절연체(224)와 절연체(226)가 순차적으로 적층되어 있다.
절연체(224)는 절연체(324)와 마찬가지로 절연체(224)보다 위쪽의 영역으로 물 및 수소와 같은 불순물이 확산되지 않도록 하는 배리어 절연막인 것이 바람직하다. 그러므로 절연체(224)에는, 예를 들어 절연체(324)에 적용할 수 있는 재료를 사용하는 것이 바람직하다.
절연체(226)는 절연체(326)와 마찬가지로 유전율이 낮은 층간막인 것이 바람직하다. 그러므로 절연체(226)에는 예를 들어 절연체(326)에 적용할 수 있는 재료를 사용하는 것이 바람직하다.
또한 절연체(224) 및 절연체(226)에는 트랜지스터(200), 발광 디바이스(150) 등에 전기적으로 접속되는 도전체(230)가 매립되어 있다. 또한 도전체(230)는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(230)에는 예를 들어, 도전체(328), 도전체(330)에 적용할 수 있는 재료를 사용할 수 있다.
절연체(224) 및 절연체(226) 위에는 절연체(250)와, 절연체(111a)와, 절연체(111b)가 순차적으로 적층되어 있다.
절연체(250)로서는, 절연체(324)와 마찬가지로 물 및 수소와 같은 불순물에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 그러므로 절연체(250)에는, 예를 들어 절연체(324)에 적용할 수 있는 재료를 사용할 수 있다.
절연체(111a) 및 절연체(111b) 각각에는 산화 절연막, 질화 절연막, 산화질화 절연막, 및 질화산화 절연막과 같은 각종 무기 절연막을 적합하게 사용할 수 있다. 절연체(111a)에는 산화 실리콘막, 산화질화 실리콘막, 및 산화 알루미늄막과 같은 산화 절연막 또는 산화질화 절연막을 사용하는 것이 바람직하다. 절연체(111b)에는 질화 실리콘막 및 질화산화 실리콘막과 같은 질화 절연막 또는 질화산화 절연막을 사용하는 것이 바람직하다. 더 구체적으로는 절연체(111a)로서 산화 실리콘막을 사용하고, 절연체(111b)로서 질화 실리콘막을 사용하는 것이 바람직하다. 절연체(111b)는 에칭 보호막으로서의 기능을 가지는 것이 바람직하다. 또는 절연체(111a)로서 질화 절연막 또는 질화산화 절연막을 사용하고, 절연체(111b)로서 산화 절연막 또는 산화질화 절연막을 사용하여도 좋다. 본 실시형태에서는 절연체(111b)에 오목부가 제공된 예를 나타내었지만, 절연체(111b)에 오목부가 제공되지 않아도 된다.
또한 절연체(250), 절연체(111a), 및 절연체(111b) 각각에서, 도전체(230)의 일부와 중첩되는 영역에 개구부가 형성되고, 상기 개구부를 매립하도록 도전체(121)가 제공되어 있다. 또한 본 명세서 등에서는 도 22에 도시된 도전체(121a), 도전체(121b)를 통틀어 도전체(121)라고 기재한다. 또한 도전체(121)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 본 실시형태에서 설명하는 화소 전극은 일례로서 가시광을 반사하는 재료를 포함하고, 대향 전극은 가시광을 투과시키는 재료를 포함한다.
표시 장치(1000)는 톱 이미션형 구조를 가진다. 발광 디바이스가 방출하는 광은 기판(102) 측에 사출된다. 기판(102)에는 가시광 투과성이 높은 재료를 사용하는 것이 바람직하다.
도전체(121) 위쪽에는 발광 디바이스(150a) 및 발광 디바이스(150b)가 제공된다.
여기서 발광 디바이스(150a) 및 발광 디바이스(150b)에 대하여 설명한다.
본 실시형태에서 설명하는 발광 디바이스란 예를 들어 유기 EL 소자(OLED(Organic Light Emitting Diode)라고도 함) 등의 자발광형 발광 디바이스를 말한다. 또한 화소 회로에 전기적으로 접속되는 발광 디바이스로서는, LED(Light Emitting Diode), 마이크로 LED, QLED(Quantum-dot Light Emitting Diode), 및 반도체 레이저와 같은 자발광형 발광 디바이스를 사용할 수 있다.
도전체(122a) 및 도전체(122b)는 예를 들어 절연체(111b) 위, 도전체(121a) 위, 및 도전체(121b) 위에 도전막을 성막하고, 이 도전막에 대하여 패터닝 공정 및 에칭 공정을 수행함으로써 형성할 수 있다.
도전체(122a) 및 도전체(122b)는 각각 일례로서 표시 장치(1000)에 포함되는 발광 디바이스(150a) 및 발광 디바이스(150b)의 애노드로서 기능한다.
도전체(122a) 및 도전체(122b)에는 예를 들어 인듐 주석 산화물(ITO라고 불리는 경우가 있음) 등을 적용할 수 있다.
또한 도전체(122a) 및 도전체(122b)는 각각 단층에 한정되지 않고, 2층 이상의 적층 구조를 가져도 좋다. 예를 들어 첫 번째 층의 도전체로서 가시광에 대한 반사율이 높은 도전체를 적용하고, 가장 위층의 도전체로서 투광성이 높은 도전체를 적용할 수 있다. 가시광에 대하여 반사율이 높은 도전체로서는 예를 들어 은, 알루미늄, 은(Ag)과 팔라듐(Pd)과 구리(Cu)의 합금막(Ag-Pd-Cu(APC)막)이 있다. 또한 투광성이 높은 도전체로서는 예를 들어 상술한 인듐 주석 산화물 등이 있다. 또한 도전체(122a) 및 도전체(122b)로서는, 예를 들어 한 쌍의 타이타늄에 끼워진 알루미늄의 적층막(Ti, Al, 및 Ti의 순서의 적층막), 한 쌍의 인듐 주석 산화물에 끼워진 은의 적층막(ITO, Ag, 및 ITO의 순서의 적층막) 등으로 할 수 있다.
도전체(122a) 위에는 EL층(141a)이 제공되어 있다. 또한 도전체(122b) 위에는 EL층(141b)이 제공되어 있다.
또한 EL층(141a) 및 EL층(141b)은 상이한 색의 발광을 나타내는 발광층을 가지는 것이 바람직하다. 예를 들어 EL층(141a)은 적색(R), 녹색(G), 및 청색(B) 중 어느 하나의 발광을 나타내는 발광층을 포함하고, EL층(141b)은 나머지 2개 중 하나의 발광을 나타내는 발광층을 포함할 수 있다. 또한 도 22에는 도시하지 않았지만, EL층(141a) 및 EL층(141b)과는 다른 EL층이 제공되는 경우에는, 이 EL층은 나머지 하나의 발광을 나타내는 발광층을 포함할 수 있다. 이와 같이, 표시 장치(1000)는 복수의 화소 전극(도전체(121a) 및 도전체(121b)) 위에 색마다 상이한 발광층을 형성하는 구조(SBS 구조)를 가져도 좋다.
또한 EL층(141a) 및 EL층(141b) 각각에 포함되는 발광층이 발광하는 색의 조합은 상술한 것에 한정되지 않고, 예를 들어 시안, 마젠타, 및 황색과 같은 색을 사용하여도 좋다. 또한 위에서는 3색의 예를 나타내었지만, 표시 장치(1000)에 포함되는 발광 디바이스(150)가 발광하는 색의 수는 2색으로 하여도 좋고, 3색으로 하여도 좋고, 4색 이상으로 하여도 좋다.
EL층(141a) 및 EL층(141b)은 각각 발광성 유기 화합물을 포함한 층(발광층) 외에 전자 주입층, 전자 수송층, 정공 주입층, 및 정공 수송층 중에서 선택된 하나 이상을 가져도 좋다.
또한 EL층(141a) 및 EL층(141b)은 예를 들어 증착법(진공 증착법 등), 코팅법(예를 들어 딥 코팅법, 다이 코팅법, 바 코팅법, 스핀 코팅법, 또는 스프레이 코팅법), 인쇄법(예를 들어 잉크젯법, 스크린(공판 인쇄)법, 오프셋(평판 인쇄)법, 플렉소 인쇄(철판 인쇄)법, 그라비어법, 또는 마이크로 콘택트법)과 같은 방법으로 형성할 수 있다.
또한 상기 도포법, 인쇄법 등의 성막 방법을 적용하는 경우, 고분자 화합물(예를 들어 올리고머, 덴드리머, 및 폴리머), 중분자 화합물(저분자와 고분자의 중간 영역의 화합물: 분자량 400 내지 4000), 또는 무기 화합물(퀀텀닷(quantum dot) 재료 등)을 사용할 수 있다. 또한 퀀텀닷 재료로서는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어·셸형 퀀텀닷 재료, 또는 코어형 퀀텀닷 재료를 사용할 수 있다.
예를 들어, 도 22의 발광 디바이스(150a) 및 발광 디바이스(150b)는, 도 23의 (A)에 나타낸 발광 디바이스(150)와 같이 발광층(4411) 및 층(4430)과 같은 복수의 층으로 구성할 수 있다.
층(4420)은 예를 들어 전자 주입성이 높은 물질을 포함한 층(전자 주입층) 및 전자 수송성이 높은 물질을 포함한 층(전자 수송층)을 가질 수 있다. 발광층(4411)은 예를 들어 발광성 화합물을 포함한다. 층(4430)은 예를 들어 정공 주입성이 높은 물질을 포함한 층(정공 주입층) 및 정공 수송성이 높은 물질을 포함한 층(정공 수송층)을 가질 수 있다.
한 쌍의 전극(도전체(121)와 후술하는 도전체(122)) 사이에 제공된 층(4420), 발광층(4411), 및 층(4430)을 가지는 구성은 하나의 발광 유닛으로서 기능할 수 있고, 본 명세서 등에서는 도 23의 (A)의 구성을 싱글 구조라고 부른다.
또한 도 23의 (B)는 도 23의 (A)에 나타낸 발광 디바이스(150)에 포함되는 EL층(141)의 변형예를 나타낸 것이다. 구체적으로 도 23의 (B)에 나타낸 발광 디바이스(150)는 도전체(121) 위의 층(4430-1)과, 층(4430-1) 위의 층(4430-2)과, 층(4430-2) 위의 발광층(4411)과, 발광층(4411) 위의 층(4420-1)과, 층(4420-1) 위의 층(4420-2)과, 층(4420-2) 위의 도전체(122)를 가진다. 예를 들어 도전체(121)를 양극으로 하고 도전체(122)를 음극으로 한 경우, 층(4430-1)이 정공 주입층으로서 기능하고, 층(4430-2)이 정공 수송층으로서 기능하고, 층(4420-1)이 전자 수송층으로서 기능하고, 층(4420-2)이 전자 주입층으로서 기능한다. 또는 도전체(121)를 음극으로 하고 도전체(122)를 양극으로 한 경우에는, 층(4430-1)이 전자 주입층으로서 기능하고, 층(4430-2)이 전자 수송층으로서 기능하고, 층(4420-1)이 정공 수송층으로서 기능하고, 층(4420-2)이 정공 주입층으로서 기능한다. 이러한 층 구조로 함으로써, 발광층(4411)에 캐리어가 효율적으로 주입되어, 발광층(4411) 내에서의 캐리어의 재결합의 효율을 높일 수 있다.
또한 도 23의 (C)에 나타낸 바와 같이, 층(4420)과 층(4430) 사이에 복수의 발광층(예를 들어 발광층(4411), 발광층(4412), 및 발광층(4413))이 제공된 구성도 싱글 구조의 베리에이션이다.
또한 층(4420), 발광층(4411), 및 층(4430)과 같은 복수의 층을 가지는 적층체를 발광 유닛이라고 부르는 경우가 있다. 또한 복수의 발광 유닛은 중간층(전하 발생층)을 개재하여 직렬로 접속될 수 있다. 구체적으로는 도 23의 (D)에 나타낸 바와 같이, 복수의 발광 유닛인 발광 유닛(4400a) 및 발광 유닛(4400b)이 중간층(전하 발생층)(4440)을 개재하여 직렬로 접속될 수 있다. 또한 본 명세서에서는 이와 같은 구조를 탠덤 구조라고 부른다. 또한 본 명세서 등에서는, 탠덤 구조를 예를 들어 스택 구조라고 바꿔 말하는 경우가 있다. 또한 발광 디바이스를 탠덤 구조로 함으로써, 고휘도 발광이 가능한 발광 디바이스로 할 수 있다. 또한 발광 디바이스를 탠덤 구조로 함으로써, 발광 디바이스의 발광 효율의 향상 및 발광 디바이스의 수명의 향상이 기대된다. 도 22의 표시 장치(1000)의 발광 디바이스(150)를 탠덤 구조로 하는 경우, EL층(141)은 예를 들어 발광 유닛(4400a)의 층(4420), 발광층(4411), 및 층(4430), 중간층(4440), 그리고 발광 유닛(4400b)의 층(4420), 발광층(4412), 및 층(4430)을 포함하는 구성으로 할 수 있다.
또한 백색을 표시시키는 경우, 앞에 기재된 SBS 구조는 상술한 싱글 구조 및 탠덤 구조보다 소비 전력을 낮출 수 있다. 그러므로 소비 전력을 낮추고자 하는 경우에는 SBS 구조를 사용하는 것이 바람직하다. 한편 싱글 구조 및 탠덤 구조는 SBS 구조보다 제조 공정이 간단하기 때문에 제조 비용을 낮출 수 있거나 제조 수율을 높일 수 있어 바람직하다.
발광 디바이스(150)의 발광색은, EL층(141)을 구성하는 재료에 따라 적색, 녹색, 청색, 시안, 마젠타, 황색, 또는 백색으로 할 수 있다. 또한 발광 디바이스(150)에 마이크로캐비티 구조를 부여함으로써 색 순도를 더 높일 수 있다.
백색광을 방출하는 발광 디바이스는 발광층에 2종류 이상의 발광 물질을 포함하는 구성으로 하는 것이 바람직하다. 백색 발광을 얻기 위해서는, 2개 이상의 발광 물질의 각 발광이 보색의 관계가 되는 발광 물질을 선택하면 좋다.
발광층은 R(적색), G(녹색), B(청색), Y(황색), 및 O(주황색)의 발광색 중에서 선택된 2개 이상의 발광 물질을 포함하는 것이 바람직하다. 또는 발광 물질을 2개 이상 포함하고, 각 발광 물질의 발광은 R, G, 및 B 중에서 선택된 2개 이상의 색의 스펙트럼 성분을 포함하는 것이 바람직하다.
또한 도 22에 나타낸 바와 같이, 인접한 발광 디바이스 간에서 2개의 EL층 사이에 틈이 있다. 구체적으로는 도 22에서는 인접한 발광 디바이스 간에서 오목부가 형성되고, 상기 오목부의 측면(도전체(121a), 도전체(122a), 및 EL층(141a)의 측면과, 도전체(121b), 도전체(122b), 및 EL층(141b)의 측면)과 저면(절연체(111b)의 일부의 영역)을 덮도록 절연체(112)가 제공되어 있다. 또한 절연체(112) 위에는 상기 오목부가 매립되도록 절연체(162)가 형성되어 있다. 이와 같이 EL층(141a) 및 EL층(141b)이 서로 접하지 않도록 제공되는 것이 바람직하다. 이로써 인접한 2개의 EL층을 통하여 전류(가로 누설 전류 또는 사이드 누설 전류라고도 함)가 흘러, 의도치 않은 발광이 발생되는 것(크로스토크라고도 함)을 적합하게 방지할 수 있다. 그러므로 명암비를 높일 수 있고, 표시 품질이 높은 표시 장치를 실현할 수 있다. 또한 예를 들어 발광 디바이스 간의 가로 누설 전류가 매우 낮은 구성으로 함으로써, 표시 장치에서의 흑색 표시를 광 누설 등이 최대한 억제된 표시(깊은 흑색 표시라고도 함)로 할 수 있다.
EL층(141a) 및 EL층(141b)의 형성 방법으로서는, 예를 들어 포토리소그래피법을 사용한 방법을 들 수 있다. 예를 들어 EL층(141a) 및 EL층(141b)이 되는 EL막을 도전체(122) 위에 성막하고, 그 후에 포토리소그래피법에 의하여 상기 EL막을 패터닝함으로써, EL층(141a) 및 EL층(141b)을 형성할 수 있다. 또한 이에 의하여, 인접한 발광 디바이스 간에 있어서 2개의 EL층 사이에 틈을 제공할 수 있다.
포토리소그래피법을 사용하여 EL막의 패터닝을 수행하는 경우, 발광층 등이 대미지(가공에 의한 대미지)를 받아 신뢰성이 현저히 떨어지는 경우가 있다. 그러므로 본 발명의 일 형태의 반도체 장치를 제작할 때는, 발광층보다 위쪽에 위치하는 층(예를 들어 캐리어 수송층 또는 캐리어 주입층, 더 구체적으로는 전자 수송층 또는 전자 주입층 등) 위에 희생층 등을 형성하고, 발광층을 섬 형상으로 가공하는 방법을 사용하는 것이 바람직하다. 상기 방법을 적용함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
절연체(112)는 무기 재료를 포함한 절연층으로 할 수 있다. 절연체(112)에는 예를 들어 산화 절연막, 질화 절연막, 산화질화 절연막, 및 질화산화 절연막과 같은 무기 절연막을 사용할 수 있다. 절연체(112)는 단층 구조이어도 좋고, 적층 구조이어도 좋다. 산화 절연막으로서는 예를 들어 산화 실리콘막, 산화 알루미늄막, 산화 마그네슘막, 인듐 갈륨 아연 산화물막, 산화 갈륨막, 산화 저마늄막, 산화 이트륨막, 산화 지르코늄막, 산화 란타넘막, 산화 네오디뮴막, 산화 하프늄막, 및 산화 탄탈럼막이 있다. 질화 절연막으로서는 예를 들어 질화 실리콘막 및 질화 알루미늄막이 있다. 산화질화 절연막으로서는 예를 들어 산화질화 실리콘막 및 산화질화 알루미늄막이 수 있다. 질화산화 절연막으로서는 예를 들어 질화산화 실리콘막 및 질화산화 알루미늄막이 있다. 특히 산화 알루미늄막은 에칭에서 EL층과의 선택비가 높아, 후술하는 절연체(162)의 형성에서 EL층을 보호하는 기능을 가지기 때문에 바람직하다. 특히 ALD(Atomic Layer Deposition)법에 의하여 형성한 산화 알루미늄막, 산화 하프늄막, 및 산화 실리콘막과 같은 무기 절연막을 절연체(112)에 적용함으로써, 핀홀이 적고 EL층을 보호하는 기능이 우수한 절연체(112)를 형성할 수 있다.
또한 본 명세서 등에 있어서 산화질화물이란, 그 조성으로서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화물이란, 그 조성으로서 산소보다 질소의 함유량이 많은 재료를 가리킨다. 예를 들어 산화질화 실리콘이라고 기재한 경우에는 그 조성으로서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화 실리콘이라고 기재한 경우에는 그 조성으로서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
절연체(112)의 형성에는 스퍼터링법, CVD법, PLD(Pulsed Laser Deposition)법, 또는 ALD법을 사용할 수 있다. 절연체(112)는 피복성이 양호한 ALD법을 사용하여 형성하는 것이 바람직하다.
절연체(112) 위에 제공되는 절연체(162)는 인접한 발광 디바이스 간에 형성된 절연체(112)의 오목부를 평탄화하는 기능을 가진다. 바꿔 말하면, 절연체(162)를 가짐으로써 후술하는 도전체(123)의 형성면의 평탄성을 향상시키는 효과를 나타낸다. 절연체(162)로서는 예를 들어 유기 재료를 포함한 절연층을 적합하게 사용할 수 있다. 절연체(162)에는 예를 들어 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 이미드 수지, 폴리아마이드 수지, 폴리이미드아마이드 수지, 실리콘(silicone) 수지, 실록세인 수지, 벤조사이클로뷰텐계 수지, 페놀 수지, 및 이들 수지의 전구체를 적용할 수 있다. 또한 절연체(162)에는 예를 들어 폴리바이닐알코올(PVA), 폴리바이닐뷰티랄, 폴리바이닐피롤리돈, 폴리에틸렌글라이콜, 폴리글리세린, 풀루란, 수용성 셀룰로스, 또는 알코올 가용성 폴리아마이드 수지와 같은 유기 재료를 사용하여도 좋다. 또한 절연체(162)에는 예를 들어 감광성 수지를 사용할 수 있다. 감광성 수지로서는 예를 들어 포토레지스트를 사용하여도 좋다. 또한 감광성 수지로서는 포지티브형 재료 또는 네거티브형 재료를 사용할 수 있다.
절연체(162)의 상면의 높이와 EL층(141a) 또는 EL층(141b)의 상면의 높이의 차이가 예를 들어 절연체(162)의 두께의 0.5배 이하인 것이 바람직하고, 0.3배 이하인 것이 더 바람직하다. 또한 예를 들어 EL층(141a) 또는 EL층(141b)의 상면이 절연체(162)의 상면보다 높아지도록 절연체(162)를 제공하여도 좋다. 또한 예를 들어 절연체(162)의 상면이 EL층(141a) 또는 EL층(141b)이 가지는 발광층의 상면보다 높아지도록 절연체(162)를 제공하여도 좋다.
EL층(141a) 위, EL층(141b) 위, 절연체(112) 위, 및 절연체(162) 위에는 도전체(123)가 제공되어 있다. 또한 발광 디바이스(150a) 및 발광 디바이스(150b) 위 각각에는 절연체(113)가 제공되어 있다.
도전체(123)는 예를 들어 발광 디바이스(150a) 및 발광 디바이스(150b) 각각의 공통 전극으로서 기능한다. 또한 발광 디바이스(150)로부터의 발광을 표시 장치(1000) 위쪽으로 사출할 수 있도록, 도전체(123)는 투광성을 가지는 도전 재료를 포함하는 것이 바람직하다.
도전체(123)는 도전성이 높고 투광성 및 광 반사성을 가지는 재료(반투과 반반사 전극이라고 불리는 경우가 있음)를 포함하는 것이 바람직하다. 도전체(123)로서는 예를 들어 은과 마그네슘의 합금 또는 인듐 주석 산화물을 적용할 수 있다.
절연체(113)는 보호층이라고 불리는 경우가 있고, 발광 디바이스(150a) 및 발광 디바이스(150b) 각각의 위쪽에 절연체(113)를 제공함으로써 발광 디바이스의 신뢰성을 높일 수 있다. 즉 절연체(113)는 발광 디바이스(150a) 및 발광 디바이스(150b)를 보호하는 패시베이션막으로서 기능한다. 그러므로 절연체(113)에는 예를 들어 물의 침입을 방지하는 재료를 사용하는 것이 바람직하다. 절연체(113)에는 예를 들어 절연체(111a) 또는 절연체(111b)에 적용할 수 있는 재료를 사용할 수 있다. 구체적으로는 산화 알루미늄, 질화 실리콘, 또는 질화산화 실리콘을 사용할 수 있다.
절연체(113) 위에는 수지층(163)이 제공되어 있다. 또한 수지층(163) 위에는 기판(102)이 제공되어 있다.
기판(102)은 예를 들어 투광성을 가지는 기판인 것이 바람직하다. 기판(102)에 투광성을 가지는 기판을 사용하면, 발광 디바이스(150a) 및 발광 디바이스(150b)로부터 방출되는 광을 기판(102) 위쪽으로 사출할 수 있다.
또한 본 발명의 일 형태의 표시 장치는 도 22에 나타낸 표시 장치(1000)의 구성에 한정되지 않는다. 본 발명의 일 형태의 표시 장치의 구성은 과제를 해결하기만 하면 적절히 변경되어도 좋다.
예를 들어 도 22의 표시 장치(1000)의 화소층(PXAL)에 포함되는 트랜지스터(200)는 채널 형성 영역에 금속 산화물을 포함한 트랜지스터(이하, OS 트랜지스터라고 부름)로 하여도 좋다. 도 24에 나타낸 표시 장치(1000)는 도 22의 표시 장치(1000)의 회로층(SICL) 및 배선층(LINL) 위쪽에 트랜지스터(200)를 대신하는 트랜지스터(500)(OS 트랜지스터) 및 발광 디바이스(150)가 제공된 구성을 가진다.
도 24에서 트랜지스터(500)는 절연체(512) 위에 제공되어 있다. 절연체(512)는 절연체(364) 및 도전체(366) 위쪽에 제공되어 있고, 절연체(512)에는 산소 및 수소에 대한 배리어성이 있는 물질을 사용하는 것이 바람직하다. 구체적으로는, 절연체(512)에는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 또는 질화 알루미늄을 사용하면 좋다.
수소에 대한 배리어성을 가지는 막에는, 예를 들어 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 산화물 반도체를 포함한 반도체 소자(예를 들어 트랜지스터(500))로 수소가 확산되면 상기 반도체 소자의 특성이 저하되는 경우가 있다. 따라서 트랜지스터(500)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막이다.
또한 예를 들어 절연체(512)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한 이들 절연체에 유전율이 비교적 낮은 재료를 적용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 예를 들어 절연체(512)에는 산화 실리콘막 또는 산화질화 실리콘막을 사용할 수 있다.
또한 절연체(512) 위에는 절연체(514)가 제공되고, 절연체(514) 위에는 트랜지스터(500)가 제공되어 있다. 또한 절연체(512) 위에는 트랜지스터(500)를 덮도록 절연체(576)가 형성되어 있다. 또한 절연체(576) 위에는 절연체(581)가 형성되어 있다.
절연체(514)에는, 기판(310) 또는 절연체(512) 아래쪽의 회로 소자 등이 제공되는 영역 등으로부터 트랜지스터(500)가 제공되는 영역으로 수소 등의 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다. 따라서 절연체(514)에는 예를 들어 CVD법으로 형성한 질화 실리콘을 사용할 수 있다.
도 24에 나타낸 트랜지스터(500)는 상술한 바와 같이 금속 산화물을 채널 형성 영역에 포함한 OS 트랜지스터이다. 금속 산화물로서는 예를 들어 인듐, 원소 M, 및 아연을 포함한 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용할 수 있다. 구체적으로는 예를 들어 금속 산화물로서, 인듐, 갈륨, 및 아연을 포함한 산화물(IGZO라고 기재하는 경우가 있음)을 사용하여도 좋다. 또한 예를 들어 금속 산화물로서는 인듐, 알루미늄, 및 아연을 포함한 산화물(IAZO라고 기재하는 경우가 있음)을 사용하여도 좋다. 또한 예를 들어 금속 산화물로서는 인듐, 알루미늄, 갈륨, 및 아연을 포함한 산화물(IAGZO라고 기재하는 경우가 있음)을 사용하여도 좋다. 또한 금속 산화물로서 상기 이외에 In-Ga 산화물, In-Zn 산화물, 또는 인듐 산화물을 사용하여도 좋다.
특히, 반도체로서 기능하는 금속 산화물로서는 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 금속 산화물을 사용하는 것이 바람직하다. 이와 같이, 밴드 갭이 큰 금속 산화물을 사용함으로써 트랜지스터의 오프 전류(누설 전류라고 불리는 경우가 있음)를 저감할 수 있다.
특히, 화소 회로에 포함되는 구동 트랜지스터에는, 소스-드레인 간 전압이 큰 경우에도 오프 전류가 충분히 작은 트랜지스터, 예를 들어 OS 트랜지스터가 적용되는 것이 바람직하다. 구동 트랜지스터에 OS 트랜지스터를 사용함으로써, 구동 트랜지스터가 오프 상태일 때 발광 디바이스에 흐르는 오프 전류의 양을 저감할 수 있기 때문에, 오프 전류가 흐르는 발광 디바이스에서 방출되는 광의 휘도를 충분히 낮게 할 수 있다. 그러므로 오프 전류가 큰 구동 트랜지스터와 오프 전류가 작은 구동 트랜지스터를 비교한 경우, 화소 회로에 흑색을 표시하였을 때, 오프 전류가 작은 구동 트랜지스터를 포함한 화소 회로에서는 오프 전류가 큰 구동 트랜지스터를 포함한 화소 회로에 비하여 발광 휘도를 낮게 할 수 있다. 즉 OS 트랜지스터를 사용함으로써, 화소 회로에 흑색을 표시하였을 때 흑색 표시 부분이 밝게 표시되는 현상을 억제할 수 있다.
또한 실온하에서의 채널 폭 1μm당 OS 트랜지스터의 오프 전류값은 1aA(1×10-18A) 이하, 1zA(1×10-21A) 이하, 또는 1yA(1×10-24A) 이하로 할 수 있다. 또한 실온하에서의 채널 폭 1μm당 Si 트랜지스터의 오프 전류값은 1fA(1×10-15A) 이상 1pA(1×10-12A) 이하이다. 따라서 OS 트랜지스터의 오프 전류는 Si 트랜지스터의 오프 전류보다 10자릿수 정도 낮다고도 할 수 있다.
또한 화소 회로에 포함되는 발광 디바이스의 발광 휘도를 높이는 경우, 발광 디바이스에 흘리는 전류의 양을 크게 할 필요가 있다. 또한 이를 위해서는, 화소 회로에 포함되어 있는 구동 트랜지스터의 소스-드레인 간 전압을 높일 필요가 있다. OS 트랜지스터는 Si 트랜지스터보다 소스-드레인 간의 내압성이 높기 때문에, OS 트랜지스터의 소스-드레인 간에는 높은 전압을 인가할 수 있다. 이에 의하여, 화소 회로에 포함되는 구동 트랜지스터를 OS 트랜지스터로 함으로써 OS 트랜지스터의 소스-드레인 간에 높은 전압을 인가할 수 있기 때문에, 발광 디바이스에 흐르는 전류의 양을 크게 하여 발광 디바이스의 발광 휘도를 높일 수 있다.
또한 트랜지스터가 포화 영역에서 동작하는 경우, OS 트랜지스터에서는 Si 트랜지스터에서보다 게이트-소스 간 전압의 변화에 대한 소스-드레인 간 전류의 변화를 작게 할 수 있다. 그러므로 화소 회로에 포함되는 구동 트랜지스터로서 OS 트랜지스터를 적용함으로써 게이트-소스 간 전압의 변화에 의하여 소스-드레인 간에 흐르는 전류를 정밀하게 결정할 수 있기 때문에, 발광 디바이스에 흐르는 전류의 양을 정밀하게 제어할 수 있다. 따라서 발광 디바이스의 발광 휘도를 정밀하게 제어할 수 있다(화소 회로에서의 계조를 크게 할 수 있다).
또한 트랜지스터가 포화 영역에서 동작하는 경우에 흐르는 전류의 포화 특성에 관하여, OS 트랜지스터는 소스-드레인 간 전압이 서서히 높아진 경우에도 Si 트랜지스터보다 안정적인 정전류(포화 전류)를 흘릴 수 있다. 그러므로 OS 트랜지스터를 구동 트랜지스터로서 사용함으로써, 예를 들어 EL 재료가 포함되는 발광 디바이스의 전류-전압 특성에 편차가 생긴 경우에도 발광 디바이스에 안정적인 정전류를 흘릴 수 있다. 즉 OS 트랜지스터가 포화 영역에서 동작하는 경우, 소스-드레인 간 전압을 높여도 소스-드레인 간 전류는 거의 변화되지 않기 때문에, 발광 디바이스의 발광 휘도를 안정적으로 할 수 있다.
상술한 바와 같이, 화소 회로에 포함되는 구동 트랜지스터로서 OS 트랜지스터를 사용함으로써, "흑색 표시 부분이 밝게 표시되는 현상의 억제", "발광 휘도의 상승", "다계조화", 및 "발광 디바이스의 편차의 억제" 중에서 선택된 하나 이상을 도모할 수 있다. 그러므로 화소 회로를 포함하는 표시 장치에 선명하며 매끄러운 화상을 표시할 수 있고, 그 결과 화상의 선명함(화상의 날카로움) 및 높은 콘트라스트비 중 어느 하나 또는 복수를 관측할 수 있다. 또한 화상의 선명함(화상의 날카로움)이란, 모션 블러가 억제되어 있는 것 및 흑색 표시 부분이 밝게 표시되는 현상이 억제되어 있는 것 중 한쪽 또는 양쪽을 가리키는 경우가 있다. 또한 화소 회로에 포함되는 구동 트랜지스터에 흐를 수 있는 오프 전류가 매우 적기 때문에, 표시 장치에서 수행하는 흑색 표시를 광 누설 등이 최대한 억제된 표시(깊은 흑색 표시)로 할 수 있다.
절연체(576) 및 절연체(581) 중 적어도 하나는 물 및 수소 등의 불순물이 트랜지스터(500) 위쪽으로부터 트랜지스터(500)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서 절연체(576) 및 절연체(581) 중 적어도 하나는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(예를 들어 N2O, NO, 및 NO2), 구리 원자와 같은 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
절연체(576) 및 절연체(581) 중 적어도 하나는 물 및 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연체인 것이 바람직하고, 예를 들어 산화 알루미늄, 산화 마그네슘, 산화 하프늄, 산화 갈륨, 인듐-갈륨-아연 산화물, 질화 실리콘, 또는 질화산화 실리콘을 사용할 수 있다.
또한 절연체(581), 절연체(576), 트랜지스터(500)의 소스 및 드레인 중 한쪽 전극에는 플러그, 배선 등을 형성하기 위한 개구부가 제공되어 있다. 또한 상기 개구부에는 플러그, 배선 등으로서 기능하는 도전체(540)가 형성되어 있다.
또한 절연체(581)는 일례로서, 층간막 및 평탄화막 중 한쪽 또는 양쪽으로서 기능하는 절연체로 하는 것이 바람직하다.
절연체(581) 및 도전체(540)의 위쪽에는 절연체(224)와 절연체(226)가 형성되어 있다. 또한 절연체(224) 및 절연체(224)보다 위쪽에 위치하는 절연체, 도전체, 회로 소자 등에 대해서는, 도 22의 표시 장치(1000)에 대한 설명을 참조한다.
또한 도 22에서는 발광 디바이스(150) 및 화소 회로가 형성된 반도체 기판과 구동 회로 등이 형성된 반도체 기판을 조합함으로써 구성된 표시 장치를 나타내고, 도 24에서는 구동 회로가 형성된 반도체 기판에서 상기 구동 회로 위에 발광 디바이스(150), 화소 회로 등이 형성된 표시 장치를 나타내었지만, 본 발명의 일 형태의 전자 기기에 따른 표시 장치는 도 22 또는 도 24에 한정되지 않는다. 본 발명의 일 형태의 전자 기기에 따른 표시 장치는 예를 들어 트랜지스터가 2층 이상 적층된 구조가 아니라, 트랜지스터가 1층만 형성된 구조를 가져도 좋다.
구체적으로는 예를 들어 본 발명의 일 형태의 전자 기기에 따른 표시 장치는 도 25의 (A)에 나타낸 표시 장치(1000)와 같이, 기판(210) 위에 형성된 트랜지스터(200)를 포함한 회로와, 트랜지스터(200) 위쪽에 제공된 발광 디바이스(150)를 가지는 구성으로 하여도 좋다. 또한 예를 들어 도 25의 (B)에 나타낸 표시 장치(1000)와 같이, 기판(501) 위에 절연체(512)가 형성되고, 절연체(512) 위에 제공된 트랜지스터(500)와, 트랜지스터(500) 위쪽에 제공된 발광 디바이스(150)를 가지는 구성으로 하여도 좋다. 또한 기판(501)에는 예를 들어 기판(310)에 적용될 수 있는 기판을 사용할 수 있고, 유리 기판으로 하는 것이 특히 바람직하다.
본 발명의 일 형태의 전자 기기에 따른 표시 장치는 도 25의 (A) 및 (B) 각각에 나타낸 표시 장치(1000)와 같이, 트랜지스터가 1층만 형성되고, 또한 상기 트랜지스터 위쪽에 발광 디바이스(150)가 제공된 구성으로 하여도 좋다. 또한 도시하지 않았지만, 본 발명의 일 형태의 전자 기기에 따른 표시 장치는 트랜지스터가 3층 이상 형성된 층 구조를 가지는 구성으로 하여도 좋다.
<표시 장치의 밀봉 구조의 예>
다음으로, 도 22의 표시 장치(1000)에 적용할 수 있는 발광 디바이스(150)의 밀봉 구조에 대하여 설명한다.
도 26의 (A)는 도 22의 표시 장치(1000)에 적용할 수 있는 밀봉 구조의 예를 나타낸 단면도이다. 구체적으로는 도 26의 (A)에는 도 22의 표시 장치(1000)의 단부와 상기 단부의 주변에 제공되는 재료를 도시하였다. 또한 도 26의 (A)에는 표시 장치(1000)의 화소층(PXAL)의 일부만을 발췌하여 도시하였다. 구체적으로는 도 26의 (A)에는 절연체(250) 및 절연체(250)보다 위쪽에 위치하는 절연체, 도전체, 및 발광 디바이스(150a)를 도시하였다.
또한 도 26의 (A)에 나타낸 영역(123CM)에는 예를 들어 개구부가 제공되어 있다. 또한 상기 개구부에는 일례로서 도전체(121CM)가 제공되어 있다. 그리고 도전체(123)는 도전체(121CM)를 통하여 절연체(250)보다 아래쪽에 제공된 배선에 전기적으로 접속되어 있다. 이에 의하여, 공통 전극으로서 기능하는 도전체(123)에 전위(예를 들어 발광 디바이스(150a) 등의 애노드 전위 또는 캐소드 전위)를 공급할 수 있다. 또한 영역(123CM)에 포함되는 도전체 및 영역(123CM)의 주변의 도전체 중 적어도 하나를 접속 전극이라고 부르는 경우가 있다.
또한 도전체(121CM)에는 예를 들어 도전체(121)에 적용할 수 있는 재료를 사용할 수 있다.
도 26의 (A)의 표시 장치(1000)에서 수지층(163)의 단부 또는 상기 단부의 주변에는 접착층(164)이 제공되어 있다. 구체적으로는 절연체(113)와 기판(102)이 접착층(164)을 개재하여 접착되도록 표시 장치(1000)가 구성되어 있다.
접착층(164)에는 예를 들어 수분과 같은 불순물의 투과를 억제하는 재료를 사용하는 것이 바람직하다. 접착층(164)에 상기 재료를 사용함으로써 표시 장치(1000)의 신뢰성을 높일 수 있다.
접착층(164)을 사용하여 절연체(113)와 기판(102)을 수지층(163)을 개재하여 접합한 구조는 고체 밀봉 구조라고 불리는 경우가 있다. 또한 고체 밀봉 구조에서 수지층(163)이 접착층(164)과 마찬가지로 절연체(113)와 기판(102)을 접합하는 기능을 가지는 경우, 접착층(164)은 반드시 제공하지 않아도 된다.
한편 접착층(164)을 사용하여, 수지층(163) 대신에 불활성 가스를 충전하여 절연체(113)와 기판(102)을 접합한 구조는 중공 밀봉 구조라고 불리는 경우가 있다(미도시). 불활성 가스로서는 예를 들어 질소 및 아르곤이 있다.
또한 도 26의 (A)에 나타낸 표시 장치(1000)의 밀봉 구조에서, 접착층은 2개 이상 중첩시켜 사용하여도 좋다. 예를 들어 도 26의 (B)에 나타낸 바와 같이, 접착층(164)의 내측(접착층(164)과 수지층(163) 사이)에 접착층(165)을 더 제공하여도 좋다. 접착층을 2개 이상 중첩시킴으로써, 수분과 같은 불순물의 투과를 더 억제할 수 있기 때문에 표시 장치(1000)의 신뢰성을 더 높일 수 있다.
또한 접착층(165)에 건조제를 혼입시켜도 좋다. 이에 의하여 접착층(164) 및 접착층(165)의 내측에 형성되어 있는 수지층(163), 절연체, 도전체, 및 EL층에 포함되어 있는 수분이 상기 건조제에 의하여 흡착되기 때문에 표시 장치(1000)의 신뢰성을 높일 수 있다.
또한 도 26의 (B)의 표시 장치(1000)는 고체 밀봉 구조로 하였지만, 중공 밀봉 구조로 하여도 좋다.
또한 도 26의 (A) 및 (B)의 표시 장치(1000)의 밀봉 구조에서, 수지층(163) 대신에 불활성 액체를 충전하여도 좋다. 불활성 액체로서는 예를 들어 플루오린계 불활성 액체가 있다.
<표시 장치의 변형예>
또한 본 발명의 일 형태는 상술한 구성에 한정되지 않고, 상황에 따라 상술한 구성을 적절히 변경할 수 있다. 이하에서 도 22의 표시 장치(1000)의 변경예에 대하여 도 27의 (A) 내지 도 28의 (B)를 사용하여 설명한다. 또한 도 27의 (A) 내지 도 28의 (B)에는 표시 장치(1000)의 화소층(PXAL)의 일부만을 발췌하여 도시하였다. 구체적으로 도 27의 (A) 내지 도 28의 (B) 각각에는, 절연체(250)와 절연체(111a)에 더하여, 절연체(111a)보다 위쪽에 위치하는 절연체, 도전체, 발광 디바이스(150a), 및 발광 디바이스(150b)를 도시하였다. 특히, 도 27의 (A) 내지 도 28의 (B)에는 발광 디바이스(150c), 도전체(121c), 도전체(122c), 및 EL층(141c)도 도시하였다.
또한 예를 들어 EL층(141c)이 나타내는 광의 색은 EL층(141a) 및 EL층(141b)이 나타내는 광의 색과 달라도 좋다. 또한 예를 들어 표시 장치(1000)는 발광 디바이스(150a) 내지 발광 디바이스(150c)가 발광하는 색의 수를 2색으로 하는 구성으로 하여도 좋다. 또한 예를 들어 표시 장치(1000)는 발광 디바이스(150)의 개수를 증가시켜, 복수의 발광 디바이스가 발광하는 색의 수를 4색 이상으로 하는 구성으로 하여도 좋다(미도시).
또한 예를 들어 표시 장치(1000)는 도 27의 (A)에 나타낸 바와 같이 EL층(141a) 위 내지 EL층(141c) 위에 EL층(142)이 형성된 구성으로 하여도 좋다. 구체적으로는 예를 들어 도 23의 (A)에서 EL층(141a) 위 내지 EL층(141c)이 층(4430) 및 발광층(4411)을 포함하는 구성으로 한 경우, EL층(142)은 층(4420)을 포함하는 구성으로 하면 좋다. 이 경우, EL층(142)에 포함되는 층(4420)은 발광 디바이스(150a) 내지 발광 디바이스(150c) 각각에서의 공통의 층으로서 기능한다. 이와 마찬가지로, 예를 들어 도 23의 (C)에서 EL층(141a) 내지 EL층(141c)이 층(4430), 발광층(4411), 발광층(4412), 및 발광층(4413)을 포함하는 구성으로 한 경우, EL층(142)이 층(4420)을 포함하는 구성으로 함으로써 EL층(142)에 포함되는 층(4420)이 발광 디바이스(150a) 내지 발광 디바이스(150c) 각각에서의 공통의 층으로서 기능한다. 또한 예를 들어 도 23의 (D)에서, EL층(141a) 위 내지 EL층(141c)이 발광 유닛(4400b)의 층(4430), 발광층(4412), 및 층(4420)과, 중간층(4440)과, 발광 유닛(4400a)의 층(4430), 및 발광층(4411)을 포함하는 구성으로 한 경우, EL층(142)이 발광 유닛(4400b)의 층(4420)을 포함하는 구성으로 함으로써, EL층(142)에 포함되는 발광 유닛(4400a)의 층(4420)이 발광 디바이스(150a) 내지 발광 디바이스(150c) 각각에서의 공통의 층으로서 기능한다.
또한 예를 들어 표시 장치(1000)에서는 절연체(113)를 단층이 아니라 2층 이상의 적층 구조를 가지는 구성으로 하여도 좋다. 절연체(113)로서는 예를 들어 첫 번째 층으로서 무기 재료의 절연체를 적용하고, 두 번째 층으로서 유기 재료의 절연체를 적용하고, 세 번째 층으로서 무기 재료의 절연체를 적용한 3층의 적층 구조로 하여도 좋다. 도 27의 (B)에서는 절연체(113a)를 무기 재료의 절연체로 하고, 절연체(113b)를 유기 재료의 절연체로 하고, 절연체(113c)를 무기 재료의 절연체로 하여, 절연체(113)를 절연체(113a), 절연체(113b), 및 절연체(113c)를 포함한 다층 구조로 한 표시 장치(1000)의 일부의 단면도를 도시하였다.
또한 예를 들어 표시 장치(1000)는 EL층(141a) 내지 EL층(141c) 각각에 마이크로캐비티 구조(미소 공진기 구조)가 제공된 구성으로 하여도 좋다. 마이크로캐비티 구조란, 예를 들어 상부 전극(공통 전극)인 도전체(122)로서 투광성 및 광 반사성을 가지는 도전 재료를 사용하고, 하부 전극(화소 전극)인 도전체(121)로서 광 반사성을 가지는 도전 재료를 사용하여 발광층의 하면과 하부 전극의 상면 간의 거리, 즉 도 23의 (A)에서의 층(4430)의 막 두께를, EL층(141)에 포함되는 발광층이 방출하는 광의 색의 파장에 따른 두께로 하는 구조를 가리킨다.
예를 들어 하부 전극에 의하여 반사되어 되돌아온 광(반사광)은 발광층으로부터 상부 전극에 직접 입사하는 광(입사광)과의 큰 간섭을 일으키기 때문에, 하부 전극과 발광층 간의 광학 거리를 (2n-1)λ/4(다만, n은 1 이상의 자연수이고, λ는 증폭하고자 하는 발광의 파장임)로 조절하는 것이 바람직하다. 상기 광학 거리를 조절함으로써, 파장 λ 각각의 반사광과 입사광의 위상을 맞추어 발광층으로부터의 발광을 더 증폭할 수 있다. 한편 반사광과 입사광이 파장 λ 이외인 경우, 위상이 맞추어지지 않기 때문에 공진되지 않아 감쇠한다.
또한 상기 마이크로캐비티 구조에 포함되는 EL층은 복수의 발광층을 포함하여도 좋고 단일의 발광층을 포함하여도 좋다. 또한 마이크로캐비티 구조는 예를 들어 상술한 탠덤형 발광 디바이스의 구성과 조합하여, 하나의 발광 디바이스에 전하 발생층을 끼워 복수의 EL층을 제공하고, 각 EL층에 단수 또는 복수의 발광층을 형성하는 구성으로 하여도 좋다.
마이크로캐비티 구조를 가짐으로써 정면 방향에서의 특정 파장의 광의 발광 강도를 높일 수 있기 때문에, 저소비 전력화를 도모할 수 있다. 특히 VR 및 AR와 같은 XR용 기기의 경우, 기기를 장착한 사용자의 눈에는 발광 디바이스의 정면 방향으로부터의 광이 입사하는 경우가 많으므로 XR용 기기의 표시 장치에 마이크로캐비티 구조를 제공하는 것은 바람직하다고 할 수 있다. 또한 적색, 황색, 녹색, 및 청색의 4색의 부화소로 영상을 표시하는 표시 장치의 경우, 황색 발광에 의한 휘도 향상 효과에 더하여, 모든 부화소에서 각 색의 파장에 맞춘 마이크로캐비티 구조를 적용할 수 있기 때문에, 특성이 양호한 표시 장치로 할 수 있다.
도 28의 (A)에는 일례로서 마이크로캐비티 구조를 제공한 경우의 표시 장치(1000)의 일부의 단면도를 나타내었다. 또한 발광 디바이스(150a)가 청색(B)의 발광을 나타내는 발광층을 가지고, 발광 디바이스(150b)가 녹색(G)의 발광을 나타내는 발광층을 가지고, 발광 디바이스(150c)가 적색(R)의 발광을 나타내는 발광층을 가지는 경우, 도 28의 (A)에 나타낸 바와 같이, EL층(141a), EL층(141b), 및 EL층(141c)의 순서로 막 두께를 두껍게 하는 것이 바람직하다. 구체적으로는 EL층(141a), EL층(141b), 및 EL층(141c) 각각에 포함되는 층(4430)의 막 두께를 각각의 발광층이 나타내는 발광의 색에 따라 결정하면 좋다. 이 경우, EL층(141a)에 포함되는 층(4430)이 가장 얇고, EL층(141c)에 포함되는 층(4430)이 가장 두껍다.
또한 예를 들어 표시 장치(1000)에는 착색층(컬러 필터)이 포함되어도 좋다. 도 28의 (B)에는 일례로서 수지층(163)과 기판(102) 사이에 착색층(166a), 착색층(166b), 및 착색층(166c)이 포함되어 있는 구성을 나타내었다. 또한 착색층(166a) 내지 착색층(166c)은 예를 들어 기판(102)에 형성할 수 있다. 또한 발광 디바이스(150a)가 청색(B)의 발광을 나타내는 발광층을 가지고, 발광 디바이스(150b)가 녹색(G)의 발광을 나타내는 발광층을 가지고, 발광 디바이스(150c)가 적색(R)의 발광을 나타내는 발광층을 가지는 경우, 착색층(166a)을 청색으로 하고, 착색층(166b)을 녹색으로 하고, 착색층(166c)을 적색으로 한다.
도 28의 (B)에 나타낸 표시 장치(1000)는 착색층(166a) 내지 착색층(166c)이 제공된 기판(102)을 발광 디바이스(150a) 내지 발광 디바이스(150c)까지 형성된 기판(310)에 수지층(163)을 개재하여 접합함으로써 구성할 수 있다. 이때 발광 디바이스(150a)와 착색층(166a)이 중첩되고, 발광 디바이스(150b)와 착색층(166b)이 중첩되고, 발광 디바이스(150c)와 착색층(166c)이 중첩되도록 접합하는 것이 바람직하다. 표시 장치(1000)에 착색층(166a) 내지 착색층(166c)을 제공함으로써, 예를 들어 발광 디바이스(150b)가 방출한 광은 착색층(166a) 또는 착색층(166c)을 통하여 기판(102) 위쪽으로 사출되지 않고, 착색층(166b)을 통하여 기판(102) 위쪽으로 사출된다. 즉 표시 장치(1000)의 발광 디바이스(150)로부터의 비스듬한 방향(기판(102)의 상면을 수평면으로 하였을 때의 앙각 방향)의 광을 차단할 수 있으므로, 표시 장치(1000)의 시야각 의존성을 낮출 수 있고, 표시 장치(1000)에 표시되는 화상을 비스듬한 방향에서 보았을 때의 상기 화상의 표시 품질의 저하를 방지할 수 있다.
또한 기판(102)에 형성된 착색층(166a) 내지 착색층(166c)은 오버코트층이라고 불리는 수지로 덮여 있어도 좋다. 구체적으로는 표시 장치(1000)는 수지층(163), 상기 오버코트층, 착색층(166a) 내지 착색층(166c), 기판(102)의 순서로 적층되어 있어도 좋다(미도시). 또한 오버코트층에 사용되는 수지로서는, 예를 들어 투광성을 가지고, 아크릴 수지 또는 에폭시 수지를 기반으로 한 열 경화성 재료 등이 있다.
또한 예를 들어 표시 장치(1000)에는 착색층에 더하여 블랙 매트릭스가 포함되어 있어도 좋다(미도시). 착색층(166a)과 착색층(166b) 사이, 착색층(166b)과 착색층(166c) 사이, 착색층(166c)과 착색층(166a) 사이에 블랙 매트릭스를 제공함으로써 표시 장치(1000)의 발광 디바이스(150)로부터의 비스듬한 방향(기판(102)의 상면을 수평면으로 하였을 때의 앙각 방향)의 광을 더 차단할 수 있으므로, 표시 장치(1000)에 표시되는 화상을 비스듬한 방향에서 보았을 때의 상기 화상의 표시 품질의 저하를 더 방지할 수 있다.
또한 도 28의 (B)에 나타낸 바와 같이, 표시 장치가 착색층을 가지는 경우, 표시 장치가 가지는 발광 디바이스(150a) 내지 발광 디바이스(150c)는 모두 백색광을 나타내는 발광 디바이스로 하여도 좋다(미도시). 또한 상기 발광 디바이스는 예를 들어 싱글 구조 또는 탠덤 구조로 할 수 있다.
또한 상술한 표시 장치(1000)는 도전체(121a) 내지 도전체(121c)를 애노드로 하고 도전체(122)를 캐소드로 한 구성으로 하였지만, 표시 장치(1000)는 도전체(121a) 내지 도전체(121c)를 캐소드로 하고 도전체(122)를 애노드로 한 구성으로 하여도 좋다. 즉 위에서 설명한 제작 공정에서, EL층(141a) 내지 EL층(141c) 및 EL층(142)에 포함되는 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 및 전자 주입층의 적층 순서를 거꾸로 하여도 좋다.
<절연체(162)의 구조예>
다음으로 표시 장치(1000)에서의 절연체(162)와 그 주변을 포함한 영역의 단면 구조를 나타내었다.
도 29의 (A)에서는 EL층(141a)과 EL층(141b)의 두께가 서로 다른 예를 나타내었다. 절연체(112)의 상면의 높이는 EL층(141a) 측에서는 EL층(141a)의 상면의 높이와 일치 또는 실질적으로 일치하고, EL층(141b) 측에서는 EL층(141b)의 상면의 높이와 일치 또는 실질적으로 일치하고 있다. 그리고 절연체(112)의 상면은 EL층(141a) 측이 높고 EL층(141b) 측이 낮은 완만한 경사를 가진다. 이와 같이, 절연체(112) 및 절연체(162)의 높이는 인접한 EL층의 상면의 높이와 정렬되는 것이 바람직하다. 또는 인접한 EL층 중 어느 것의 상면의 높이와 정렬되어 상면이 평탄부를 가져도 좋다.
도 29의 (B)에서 절연체(162)의 상면은 EL층(141a)의 상면 및 EL층(141b)의 상면보다 높은 영역을 가진다. 또한 절연체(162)의 상면은 중심으로 향하여 완만하게 볼록한 형상을 가진다.
도 29의 (C)에서 절연체(112)의 상면이 EL층(141a)의 상면 및 EL층(141b)의 상면보다 높은 영역을 가진다. 또한 절연체(162)와 그 주변을 포함한 영역에서, 표시 장치(1000)는 희생층(118) 및 희생층(119) 중 적어도 한쪽 위에 위치하는 제 1 영역을 가진다. 제 1 영역은 EL층(141a)의 상면 및 EL층(141b)의 상면보다 높고, 제 1 영역에는 절연체(162)의 일부가 형성되어 있다. 또한 절연체(162)와 그 주변을 포함한 영역에서, 표시 장치(1000)는 희생층(118) 및 희생층(119) 중 적어도 한쪽 위에 위치하는 제 2 영역을 가진다. 제 2 영역은 EL층(141a)의 상면 및 EL층(141b)의 상면보다 높고, 제 2 영역에는 절연체(162)의 일부가 형성되어 있다.
도 29의 (D)에서 절연체(162)의 상면은 EL층(141a)의 상면 및 EL층(141b)의 상면보다 낮은 영역을 가진다. 또한 절연체(162)의 상면은 중심을 향하여 완만하게 오목한 형상을 가진다.
도 29의 (E)에서 절연체(112)의 상면은 EL층(141a)의 상면 및 EL층(141b)의 상면보다 높은 영역을 가진다. 즉 EL층(141)의 피형성면에서 절연체(112)가 돌출하여 볼록부를 형성한다.
절연체(112)의 형성에 있어서 예를 들어 희생층의 높이와 일치하거나 대략 일치하도록 절연체(112)를 형성하는 경우에는, 도 29의 (E)에 나타낸 바와 같이 절연체(112)가 돌출하는 형상이 형성되는 경우가 있다.
도 29의 (F)에서 절연체(112)의 상면은 EL층(141a)의 상면 및 EL층(141b)의 상면보다 낮은 영역을 가진다. 즉 EL층(141)의 피형성면에서 절연체(112)가 오목부를 형성한다.
이와 같이 절연체(112) 및 절연체(162)에는 다양한 형상을 적용할 수 있다.
<화소 회로의 구성예>
여기서, 화소층(PXAL)에 포함될 수 있는 화소 회로의 구성예에 대하여 설명한다.
도 30의 (A) 및 (B)는 화소층(PXAL)에 포함될 수 있는 화소 회로의 구성예 및 화소 회로에 접속되는 발광 디바이스(150)를 나타낸 것이다. 또한 도 30의 (A)는 화소층(PXAL)에 포함되는 화소 회로(400)의 각 회로 소자의 접속을 나타낸 도면이고, 도 30의 (B)는 구동 회로(30)를 가지는 회로층(SICL)과, 화소 회로가 가지는 복수의 트랜지스터를 가지는 층(OSL)과, 발광 디바이스(150)를 가지는 층(EML)의 상하의 위치 관계를 모식적으로 나타낸 도면이다. 또한 도 30의 (B)에 나타낸 표시 장치(1000)의 화소층(PXAL)은 일례로서 층(OSL) 및 층(EML)을 가진다. 또한 도 30의 (B)에 나타낸 층(OSL)에 포함되는 트랜지스터(500A), 트랜지스터(500B), 또는 트랜지스터(500C)는 도 22에서의 트랜지스터(200)에 상당한다. 또한 도 30의 (B)에 나타낸 층(EML)에 포함되는 발광 디바이스(150)는 도 22에서의 발광 디바이스(150a) 또는 발광 디바이스(150b)에 상당한다.
도 30의 (A) 및 (B)에 일례로서 나타낸 화소 회로(400)는 트랜지스터(500A), 트랜지스터(500B), 트랜지스터(500C), 및 용량 소자(600)를 가진다. 트랜지스터(500A), 트랜지스터(500B), 및 트랜지스터(500C)는 일례로서 상술한 트랜지스터(200)에 적용할 수 있는 트랜지스터로 할 수 있다. 즉 트랜지스터(500A), 트랜지스터(500B), 및 트랜지스터(500C)는 Si 트랜지스터로 할 수 있다. 또는 트랜지스터(500A), 트랜지스터(500B), 및 트랜지스터(500C)는 일례로서 상술한 트랜지스터(500)에 적용할 수 있는 트랜지스터로 할 수 있다. 즉 트랜지스터(500A), 트랜지스터(500B), 및 트랜지스터(500C)는 OS 트랜지스터로 할 수 있다. 특히, 트랜지스터(500A), 트랜지스터(500B), 및 트랜지스터(500C)를 OS 트랜지스터로 한 경우, 트랜지스터(500A), 트랜지스터(500B), 및 트랜지스터(500C) 각각은 백 게이트 전극을 가지는 것이 바람직하고, 이 경우 백 게이트 전극에 게이트 전극과 같은 신호를 공급하는 구성, 백 게이트 전극에 게이트 전극과는 다른 신호를 공급하는 구성으로 할 수 있다. 또한 도 30의 (A) 및 (B)에서는 트랜지스터(500A), 트랜지스터(500B), 및 트랜지스터(500C)는 백 게이트 전극을 가지지만, 트랜지스터(500A), 트랜지스터(500B), 및 트랜지스터(500C)는 백 게이트 전극을 가지지 않아도 된다.
트랜지스터(500B)는 트랜지스터(500A)에 전기적으로 접속되는 게이트 전극과, 발광 디바이스(150)에 전기적으로 접속되는 제 1 전극과, 배선(ANO)에 전기적으로 접속되는 제 2 전극을 가진다. 배선(ANO)은 발광 디바이스(150)에 전류를 공급하기 위한 전위를 인가하는 배선이다.
트랜지스터(500A)는 트랜지스터(500B)의 게이트 전극에 전기적으로 접속되는 제 1 단자와, 소스선으로서 기능하는 배선(SL)에 전기적으로 접속되는 제 2 단자와, 게이트선으로서 기능하는 배선(GL1)의 전위에 기초하여 도통 상태 또는 비도통 상태를 제어하는 기능을 가지는 게이트 전극을 가진다.
트랜지스터(500C)는 배선(V0)에 전기적으로 접속되는 제 1 단자와, 발광 디바이스(150)에 전기적으로 접속되는 제 2 단자와, 게이트선으로서 기능하는 배선(GL2)의 전위에 기초하여 도통 상태 또는 비도통 상태를 제어하는 기능을 가지는 게이트 전극을 가진다. 배선(V0)은 기준 전위를 인가하는 배선 및 화소 회로(400)에 흐르는 전류를 구동 회로(30)에 출력하기 위한 배선이다.
용량 소자(600)는 트랜지스터(500B)의 게이트 전극에 전기적으로 접속되는 도전막과, 트랜지스터(500C)의 제 2 전극에 전기적으로 접속되는 도전막을 가진다.
발광 디바이스(150)는 트랜지스터(500B)의 제 1 전극에 전기적으로 접속되는 제 1 전극과, 배선(VCOM)에 전기적으로 접속되는 제 2 전극을 가진다. 배선(VCOM)은 발광 디바이스(150)에 전류를 공급하기 위한 전위를 인가하는 배선이다.
이에 의하여, 트랜지스터(500B)의 게이트 전극에 공급되는 화상 신호에 따라 발광 디바이스(150)로부터 방출되는 광의 강도를 제어할 수 있다. 또한 트랜지스터(500C)를 통하여 공급되는 배선(V0)의 기준 전위에 의하여 트랜지스터(500B)의 게이트-소스 간 전압의 편차를 억제할 수 있다.
또한 화소 파라미터의 설정에 사용할 수 있는 전류값을 배선(V0)으로부터 출력할 수 있다. 더 구체적으로는, 배선(V0)은 트랜지스터(500B)에 흐르는 전류 또는 발광 디바이스(150)에 흐르는 전류를 외부에 출력하기 위한 모니터선으로서 기능할 수 있다. 배선(V0)에 출력된 전류는 예를 들어 소스 폴로어 회로에 의하여 전압으로 변환되고 외부에 출력된다. 또는 예를 들어 A-D 컨버터에 의하여 디지털 신호로 변환되고, 앞의 실시형태에서 설명한 AI 액셀러레이터에 출력할 수 있다.
또한 도 30의 (B)에 일례로서 나타낸 구성에서는, 화소 회로(400)와 구동 회로(30)를 전기적으로 접속하는 배선을 짧게 할 수 있기 때문에 상기 배선의 배선 저항을 감소시킬 수 있다. 따라서 데이터의 기록을 고속으로 수행할 수 있어 표시 장치(1000)를 고속으로 구동시킬 수 있다. 이에 의하여, 표시 장치(1000)가 가지는 화소 회로(400)의 개수가 많아도 충분한 프레임 기간을 확보할 수 있기 때문에 표시 장치(1000)의 화소 밀도를 높일 수 있다. 또한 표시 장치(1000)의 화소 밀도를 높임으로써, 표시 장치(1000)에 의하여 표시되는 화상의 정세도를 높일 수 있다. 예를 들어 표시 장치(1000)의 화소 밀도는 1000ppi 이상, 5000ppi 이상, 또는 7000ppi 이상으로 할 수 있다. 따라서 표시 장치(1000)는 예를 들어 AR용 또는 VR용 표시 장치로 할 수 있고, 헤드 마운트 디스플레이와 같은 표시부와 사용자 간의 거리가 가까운 전자 기기에 적합하게 적용할 수 있다.
또한 도 30의 (A) 및 (B)에는 총 3개의 트랜지스터를 가지는 화소 회로(400)를 일례로서 나타내었지만, 본 발명의 일 형태의 전자 기기에 따른 화소 회로는 이에 한정되지 않는다. 이하에서는, 화소 회로(400)에 적용할 수 있는 화소 회로의 구성예에 대하여 설명한다.
도 31의 (A)에 나타낸 화소 회로(400A)는 트랜지스터(500A), 트랜지스터(500B), 및 용량 소자(600)를 가진다. 또한 도 31의 (A)에는 화소 회로(400A)에 접속되는 발광 디바이스(150)를 나타내었다. 또한 화소 회로(400A)에는 배선(SL), 배선(GL), 배선(ANO), 및 배선(VCOM)이 전기적으로 접속되어 있다.
트랜지스터(500A)는 게이트가 배선(GL)에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 배선(SL)에 전기적으로 접속되고, 다른 쪽이 트랜지스터(500B)의 게이트 및 용량 소자(600)의 한쪽 전극에 전기적으로 접속되어 있다. 트랜지스터(500B)에서, 소스 및 드레인 중 한쪽은 배선(ANO)과 전기적으로 접속되고, 다른 쪽은 발광 디바이스(150)의 애노드와 전기적으로 접속되어 있다. 용량 소자(600)는 다른 쪽 전극이 발광 디바이스(150)의 애노드와 전기적으로 접속되어 있다. 발광 디바이스(150)는 캐소드가 배선(VCOM)과 전기적으로 접속되어 있다.
도 31의 (B)에 나타낸 화소 회로(400B)는 화소 회로(400A)에 트랜지스터(500C)를 추가한 구성을 가진다. 또한 화소 회로(400B)에는 배선(V0)이 전기적으로 접속되어 있다.
도 31의 (C)의 화소 회로(400C)는 상기 화소 회로(400A)의 트랜지스터(500A) 및 트랜지스터(500B)로서 게이트와 백 게이트가 전기적으로 접속된 트랜지스터를 적용한 경우의 예를 나타낸 것이다. 또한 도 31의 (D)의 화소 회로(400D)는 화소 회로(400B)에 상기 트랜지스터를 적용한 경우의 예를 나타낸 것이다. 이에 의하여, 트랜지스터가 흘릴 수 있는 전류를 증대시킬 수 있다. 또한 여기서는 모든 트랜지스터로서 한 쌍의 게이트가 전기적으로 접속된 트랜지스터를 적용하였지만, 이에 한정되지 않는다. 또한 한 쌍의 게이트를 가지고, 이들이 각각 다른 배선에 전기적으로 접속되는 트랜지스터를 적용하여도 좋다. 예를 들어 한쪽 게이트와 소스가 전기적으로 접속된 트랜지스터를 사용함으로써 신뢰성을 높일 수 있다.
도 32의 (A)에 나타낸 화소 회로(400E)는 상기 화소 회로(400B)에 트랜지스터(500D)를 추가한 구성을 가진다. 또한 화소 회로(400E)에는 3개의 게이트선으로서 기능하는 배선(배선(GL1), 배선(GL2), 및 배선(GL3))이 전기적으로 접속되어 있다.
트랜지스터(500D)는 게이트가 배선(GL3)에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 트랜지스터(500B)의 게이트에 전기적으로 접속되고, 다른 쪽이 배선(V0)에 전기적으로 접속되어 있다. 또한 트랜지스터(500A)의 게이트가 배선(GL1)에 전기적으로 접속되고, 트랜지스터(500C)의 게이트가 배선(GL2)에 전기적으로 접속되어 있다.
트랜지스터(500C)와 트랜지스터(500D)를 동시에 도통 상태로 함으로써, 트랜지스터(500B)의 소스와 게이트가 같은 전위가 되어 트랜지스터(500B)를 비도통 상태로 할 수 있다. 이에 의하여, 발광 디바이스(150)에 흐르는 전류를 강제적으로 차단할 수 있다. 이러한 화소 회로는 표시 기간과 소등 기간을 교대로 제공하는 표시 방법을 사용하는 경우에 적합하다.
도 32의 (B)의 화소 회로(400F)는 상기 화소 회로(400E)에 용량 소자(600A)를 추가한 경우의 예를 나타낸 것이다. 용량 소자(600A)는 저장 커패시터로서 기능한다.
도 32의 (C)의 화소 회로(400G) 및 도 32의 (D)의 화소 회로(400H)는 각각 상기 화소 회로(400E) 또는 화소 회로(400F)로서 게이트와 백 게이트가 전기적으로 접속된 트랜지스터를 적용한 경우의 예를 나타낸 것이다. 트랜지스터(500A), 트랜지스터(500C), 트랜지스터(500D)로서는 게이트와 백 게이트가 전기적으로 접속된 트랜지스터가 적용되고, 트랜지스터(500B)로서는 게이트가 소스에 전기적으로 접속된 트랜지스터가 적용되어 있다.
<발광 디바이스의 평면 개략도 및 그 단면 모식도>
도 33의 (A)는 본 발명의 일 형태의 표시 장치(1000)에서 하나의 화소 내에 발광 디바이스와 수광 디바이스를 배치한 경우의 구성예를 나타낸 평면 개략도이다. 표시 장치(1000)는 적색광을 방출하는 발광 디바이스(150R), 녹색광을 방출하는 발광 디바이스(150G), 청색광을 방출하는 발광 디바이스(150B), 및 수광 디바이스(160)를 각각 복수로 가진다. 도 33의 (A)에서는 각 발광 디바이스(150)를 쉽게 구별하기 위하여, 각 발광 디바이스(150)의 발광 영역 내에 R, G, 및 B의 부호를 붙였다. 또한 각 수광 디바이스(160)의 수광 영역 내에 PD의 부호를 붙였다.
발광 디바이스(150R), 발광 디바이스(150G), 발광 디바이스(150B), 및 수광 디바이스(160)는 각각 매트릭스상으로 배열되어 있다. 도 33의 (A)의 예에서는 X방향으로 발광 디바이스(150R), 발광 디바이스(150G), 및 발광 디바이스(150B)가 배열되고, 그 아래에 수광 디바이스(160)가 배열되어 있다. 또한 도 33의 (A)에는 X방향과 교차하는 Y방향으로 같은 색의 광을 방출하는 발광 디바이스(150)가 배열된 구성을 일례로서 나타내었다. 도 33의 (A)에 나타낸 표시 장치(1000)에서는, 예를 들어 X방향으로 배열되는 발광 디바이스(150R)를 가지는 부화소와, 발광 디바이스(150G)를 가지는 부화소와, 발광 디바이스(150B)를 가지는 부화소와, 이들 부화소 아래에 제공되는 수광 디바이스(160)를 가지는 부화소로 화소(80)를 구성할 수 있다.
발광 디바이스(150R), 발광 디바이스(150G), 및 발광 디바이스(150B)로서는 OLED(Organic Light Emitting Diode) 또는 QLED(Quantum-dot Light Emitting Diode)와 같은 EL 소자를 사용하는 것이 바람직하다. EL 소자가 가지는 발광 물질로서는, 예를 들어 형광을 방출하는 물질(형광 재료), 인광을 방출하는 물질(인광 재료), 무기 화합물(예를 들어 퀀텀닷 재료), 열 활성화 지연 형광을 나타내는 물질(열 활성화 지연 형광(Thermally activated delayed fluorescence: TADF) 재료)이 있다. 또한 TADF 재료로서는 단일항 여기 상태와 삼중항 여기 상태 사이가 열평형 상태에 있는 재료를 사용하여도 좋다. 이러한 TADF 재료는 발광 수명(들뜬 수명)이 짧아지기 때문에, 발광 디바이스의 고휘도 영역에서의 효율 저하를 억제할 수 있다.
수광 디바이스(160)로서는 예를 들어 pn형 또는 pin형 수광 디바이스를 사용할 수 있다. 수광 디바이스(160)는 수광 디바이스(160)에 입사하는 광을 검출하고 전하를 발생시키는 광전 변환 소자로서 기능한다. 입사하는 광의 양에 따라 발생하는 전하의 양이 결정된다.
특히 수광 디바이스(160)로서는 유기 화합물을 포함한 층을 포함하는 유기 포토다이오드를 사용하는 것이 바람직하다. 유기 포토다이오드는 박형화, 경량화, 및 대면적화가 용이하고, 또한 형상 및 디자인의 자유도가 높기 때문에, 다양한 표시 장치에 적용할 수 있다.
본 발명의 일 형태의 전자 기기에서는 발광 디바이스(150)로서 유기 EL 소자를 사용하고, 수광 디바이스(160)로서 유기 수광 디바이스를 사용한다. 유기 EL 소자 및 유기 수광 디바이스는 동일한 기판에 형성할 수 있다. 따라서 유기 EL 소자를 사용한 표시 장치에 유기 수광 디바이스를 포함시킬 수 있다. 또한 유기 EL 소자끼리 및 유기 수광 디바이스의 분리는 포토리소그래피법에 의하여 수행하는 것이 바람직하다. 이로써, 발광 디바이스끼리 및 유기 수광 디바이스 사이의 간격을 좁힐 수 있기 때문에, 예를 들어 메탈 마스크와 같은 섀도 마스크를 사용한 경우에 비하여 개구율이 높은 표시 장치를 실현할 수 있다.
도 33의 (A)에는, 공통 전극으로서 기능하는 도전체(123)와, 접속 전극으로서 기능하는 도전체(121CM)를 나타내었다. 여기서, 도전체(121CM)는 도전체(123)에 전기적으로 접속된다. 도전체(121CM)는 발광 디바이스(150) 및 수광 디바이스(160)가 배열되는 표시부 외부에 제공된다. 또한 도 33의 (A)에는 발광 디바이스(150), 수광 디바이스(160), 및 도전체(121CM)와 중첩되는 영역을 가지는 도전체(123)를 파선으로 나타내었다.
도전체(121CM)는 표시부의 외주를 따라 제공할 수 있다. 예를 들어 표시부의 외주의 1변을 따라 제공되어도 좋고, 표시부의 외주의 2변 이상에 걸쳐 제공되어도 좋다. 즉 표시부의 상면 형상이 장방형인 경우에는 도전체(121CM)의 상면 형상은 띠 형상, L자 형상, 디귿자 형상(대괄호 형상), 또는 사각형 등으로 할 수 있다.
도 33의 (B)는 표시 장치(1000)의 구성예를 나타낸 평면 개략도이고, 도 33의 (A)에 나타낸 표시 장치(1000)의 변형예이다. 도 33의 (B)에 나타낸 표시 장치(1000)는 적외광을 방출하는 발광 디바이스(150IR)를 가지는 점이 도 33의 (A)에 나타낸 표시 장치(1000)와 다르다. 발광 디바이스(150IR)는 예를 들어 근적외광(파장 750nm 이상 1300nm 이하의 광)을 방출할 수 있다.
도 33의 (B)의 예에서는 X방향으로 발광 디바이스(150R), 발광 디바이스(150G), 및 발광 디바이스(150B) 외에 발광 디바이스(150IR)가 배열되고, 그 아래에 수광 디바이스(160)가 배열된다. 또한 수광 디바이스(160)는 적외광을 검출하는 기능을 가진다.
도 34의 (A)는 도 33의 (A)의 일점쇄선 A1-A2에 대응한 단면도이고, 도 34의 (B)는 도 33의 (A)의 일점쇄선 B1-B2에 대응한 단면도이다. 또한 도 34의 (C)는 도 33의 (A)의 일점쇄선 C1-C2에 대응한 단면도이고, 도 34의 (D)는 도 33의 (A)의 일점쇄선 D1-D2에 대응한 단면도이다. 발광 디바이스(150R), 발광 디바이스(150G), 발광 디바이스(150B), 및 수광 디바이스(160)는 절연체(111) 위에 제공된다. 또한 표시 장치(1000)가 발광 디바이스(150IR)를 가지는 경우, 발광 디바이스(150IR)는 절연체(111) 위에 제공된다.
본 명세서 등에서, 예를 들어 "A 위의 B" 또는 "A 아래의 B"라고 하는 경우, 반드시 A와 B가 접하는 영역을 가질 필요는 없다.
도 34의 (A)에는 도 33의 (A)에서의 발광 디바이스(150R), 발광 디바이스(150G), 및 발광 디바이스(150B)의 단면 구성예를 나타내었다. 또한 도 34의 (B)에는 도 33의 (A)에서의 수광 디바이스(160)의 단면 구성예를 나타내었다.
발광 디바이스(150R)는 화소 전극으로서 기능하는 도전체(121R), 정공 주입층(85R), 정공 수송층(86R), 발광층(87R), 전자 수송층(88R), 공통층(89), 및 도전체(123)를 가진다. 발광 디바이스(150G)는 화소 전극으로서 기능하는 도전체(121G), 정공 주입층(85G), 정공 수송층(86G), 발광층(87G), 전자 수송층(88G), 공통층(89), 및 도전체(123)를 가진다. 발광 디바이스(150B)는 화소 전극으로서 기능하는 도전체(121B), 정공 주입층(85B), 정공 수송층(86B), 발광층(87B), 전자 수송층(88B), 공통층(89), 및 도전체(123)를 가진다. 수광 디바이스(160)는 화소 전극으로서 기능하는 도전체(121PD), 정공 수송층(86PD), 수광층(90), 전자 수송층(88PD), 공통층(89), 및 도전체(123)를 가진다.
도전체(121R), 도전체(121G), 및 도전체(121B)로서는, 예를 들어 도 27의 (A) 내지 도 28의 (B)에 나타낸 도전체(121a), 도전체(121b), 및 도전체(121c)를 사용할 수 있다.
공통층(89)은 발광 디바이스(150)에서 전자 주입층으로서의 기능을 가진다. 한편, 공통층(89)은 수광 디바이스(160)에서 전자 수송층으로서의 기능을 가진다. 그러므로 수광 디바이스(160)는 전자 수송층(88PD)을 가지지 않아도 된다.
정공 주입층(85), 정공 수송층(86), 전자 수송층(88), 및 공통층(89)은 기능층이라고도 할 수 있다.
도전체(121), 정공 주입층(85), 정공 수송층(86), 발광층(87), 및 전자 수송층(88)은 소자마다 분리하여 제공할 수 있다. 공통층(89) 및 도전체(123)는 발광 디바이스(150R), 발광 디바이스(150G), 발광 디바이스(150B), 및 수광 디바이스(160)에 공통적으로 제공된다.
또한 발광 디바이스(150) 및 수광 디바이스(160)는 도 34의 (A)에 나타낸 층 외에 정공 차단층 및 전자 차단층을 가져도 좋다. 또한 발광 디바이스(150) 및 수광 디바이스(160)는 양극성 물질(전자 수송성 및 정공 수송성이 높은 물질) 등을 포함하는 층을 가져도 좋다.
절연층(92)은 도전체(121R)의 단부, 도전체(121G)의 단부, 도전체(121B)의 단부, 및 도전체(121PD)의 단부를 덮도록 제공되어 있다. 절연층(92)의 단부는 테이퍼 형상인 것이 바람직하다. 또한 절연층(92)은 필요 없으면 제공하지 않아도 된다.
또한 절연층(92)은 일례로서, 인접한 화소(예를 들어 발광 디바이스(150R)와 발광 디바이스(150G), 발광 디바이스(150G)와 발광 디바이스(150B) 등)가 의도하지 않고 전기적으로 단락되어 잘못하여 발광하는 것을 방지하기 위하여 제공되어도 좋다. 또한 메탈 마스크를 사용하여 발광 디바이스를 형성하는 경우에는, 상기 메탈 마스크가 도전체(121R), 도전체(121G), 도전체(121B), 및 도전체(121PD)에 접촉하지 않도록 하기 위하여, 도전체(121R), 도전체(121G), 도전체(121B), 및 도전체(121PD) 각각의 단부를 덮도록 절연층(92)을 제공하여도 좋다. 이에 의하여, 절연층(92)의 표면은 도전체(121R), 도전체(121G), 도전체(121B), 및 도전체(121PD)의 표면보다 높게 되기 때문에, 상기 메탈 마스크와 도전체(121R), 도전체(121G), 도전체(121B), 및 도전체(121PD)의 접촉이 없어지고, 도전체(121R), 도전체(121G), 도전체(121B), 및 도전체(121PD)의 표면이 손상되는 것을 방지할 수 있다.
예를 들어 정공 주입층(85R), 정공 주입층(85G), 정공 주입층(85B), 및 정공 수송층(86PD)은 각각 도전체(121)의 상면과 접하는 영역 및 절연층(92)의 표면과 접하는 영역을 가진다. 또한 정공 주입층(85R)의 단부, 정공 주입층(85G)의 단부, 정공 주입층(85B)의 단부, 및 정공 수송층(86PD)의 단부는 절연층(92) 위에 위치한다.
또한 공통층(89)과 절연층(92) 사이에는 공극이 제공된다. 이에 의하여, 공통층(89)이 발광층(87)의 측면, 수광층(90)의 측면, 정공 수송층(86)의 측면, 및 정공 주입층(85)의 측면과 접하는 것을 억제할 수 있다. 이로써 발광 디바이스(150)에서의 단락 및 수광 디바이스(160)에서의 단락을 억제할 수 있다.
상기 공극은 예를 들어 인접한 발광층(87)들 간의 거리가 짧을수록 형성되기 쉽다. 예를 들어 상기 거리를 1μm 이하, 바람직하게는 500nm 이하, 더 바람직하게는 200nm 이하, 100nm 이하, 90nm 이하, 70nm 이하, 50nm 이하, 30nm 이하, 20nm 이하, 15nm 이하, 또는 10nm 이하로 하면 상기 공극을 적합하게 형성할 수 있다.
또한 도전체(123) 위에는 보호층(91)이 제공된다. 보호층(91)은 위쪽으로부터 각 발광 디바이스로 물 등의 불순물이 확산되는 것을 방지하는 기능을 가진다.
보호층(91)은 예를 들어 적어도 무기 절연막을 포함하는 단층 구조 또는 적층 구조를 가질 수 있다. 무기 절연막으로서는 예를 들어 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 또는 산화 하프늄막과 같은 산화물막 또는 질화물막이 있다. 또는 보호층(91)에 인듐 갈륨 산화물 또는 인듐 갈륨 아연 산화물과 같은 반도체 재료를 사용하여도 좋다.
또한 보호층(91)으로서 무기 절연막과 유기 절연막의 적층막을 사용할 수도 있다. 예를 들어, 한 쌍의 무기 절연막 사이에 유기 절연막을 끼운 구성으로 하는 것이 바람직하다. 또한 유기 절연막이 평탄화막으로서 기능하는 것이 바람직하다. 이에 의하여, 유기 절연막의 상면을 평탄하게 할 수 있기 때문에, 그 위의 무기 절연막의 피복성이 향상되어, 배리어성을 높일 수 있다. 또한 보호층(91)의 상면이 평탄하게 되기 때문에, 보호층(91) 위쪽에 구조물(예를 들어 컬러 필터, 터치 센서의 전극, 또는 렌즈 어레이)을 제공하는 경우에, 아래쪽의 구조에 기인하는 요철 형상의 영향을 경감할 수 있어 바람직하다.
도 34의 (C)는 Y방향에서의 표시 장치(1000)의 단면 구성예를 나타낸 것이고, 구체적으로는 발광 디바이스(150R) 및 수광 디바이스(160)의 단면 구성예를 나타낸 것이다. 또한 발광 디바이스(150G) 및 발광 디바이스(150B)도 발광 디바이스(150R)와 마찬가지로 Y방향으로 배열될 수 있다.
도 34의 (D)에는 영역(123CM)에서 접속 전극으로서 기능하는 도전체(123)와 공통 전극으로서 기능하는 도전체(121CM)가 서로 전기적으로 접속되는 구성을 나타내었다. 그러므로 도 34의 (D)의 영역(123CM)에서는, 도전체(123) 위에 도전체(122)가 접촉하여 제공되고, 도전체(122)를 덮어 보호층(91)이 제공된다. 또한 도전체(123)의 단부를 덮어 절연층(92)이 제공된다.
도 34의 (A)에서는, 발광 디바이스(150)에 아래층부터 순서대로 도전체(121), 정공 주입층(85), 정공 수송층(86), 발광층(87), 전자 수송층(88), 공통층(89)(전자 주입층), 및 도전체(123)가 제공되고, 수광 디바이스(160)에 아래층부터 순서대로 도전체(121PD), 정공 수송층(86PD), 수광층(90), 전자 수송층(88PD), 공통층(89), 및 도전체(123)가 제공되는 구성을 나타내었지만, 본 발명의 일 형태의 전자 기기에 따른 발광 디바이스 또는 수광 디바이스의 구성은 이에 한정되지 않는다. 예를 들어, 발광 디바이스(150)에 아래층부터 순서대로 화소 전극으로서 기능하는 도전체, 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층, 및 공통 전극으로서 기능하는 도전체가 제공되고, 수광 디바이스(160)에 아래층부터 순서대로 화소 전극으로서 기능하는 도전체, 전자 수송층, 수광층, 정공 수송층, 및 공통 전극으로서 기능하는 도전체가 제공되어도 좋다. 이 경우, 발광 디바이스(150)가 가지는 정공 주입층을 공통층으로 할 수 있고, 상기 공통층은 수광 디바이스(160)가 가지는 정공 수송층과 공통 전극 사이에 제공할 수 있다. 또한 발광 디바이스(150)에서 전자 주입층은 소자마다 분리할 수 있다.
<화소의 레이아웃>
여기서는 도 33의 (A) 및 (B)에 나타낸 화소 레이아웃과 다른 화소 레이아웃에 대하여 설명한다. 부화소의 배열은 특별히 한정되지 않고, 다양한 방법을 적용할 수 있다. 부화소의 배열로서는 예를 들어 스트라이프 배열, S 스트라이프 배열, 매트릭스 배열, 델타 배열, 베이어 배열, 또는 펜타일 배열이 있다.
또한 부화소의 상면 형상으로서는 예를 들어 삼각형, 사각형(장방형, 정사각형을 포함함), 오각형 등의 다각형, 이들 다각형의 모서리가 둥근 형상, 타원형, 및 원형이 있다. 여기서 부화소의 상면 형상은 발광 디바이스의 발광 영역의 상면 형상에 상당한다.
도 35의 (A)에 나타낸 화소(80)에는 스트라이프 배열이 적용되어 있다. 도 35의 (A)에 나타낸 화소(80)는 부화소(80a), 부화소(80b), 및 부화소(80c)의 3개의 부화소로 구성된다. 예를 들어 도 36의 (A)에 나타낸 바와 같이, 부화소(80a)를 적색의 부화소(R)로 하고, 부화소(80b)를 녹색의 부화소(G)로 하고, 부화소(80c)를 청색의 부화소(B)로 하여도 좋다.
도 35의 (B)에 나타낸 화소(80)에는 S 스트라이프 배열이 적용되어 있다. 도 35의 (B)에 나타낸 화소(80)는 부화소(80a), 부화소(80b), 및 부화소(80c)의 3개의 부화소로 구성된다. 예를 들어 도 36의 (B)에 나타낸 바와 같이, 부화소(80a)를 청색의 부화소(B)로 하고, 부화소(80b)를 적색의 부화소(R)로 하고, 부화소(80c)를 녹색의 부화소(G)로 하여도 좋다.
도 35의 (C)는 각 색의 부화소가 지그재그로 배치되는 예를 나타낸 것이다. 구체적으로는, 평면에서 보았을 때, 열 방향으로 배열되는 2개의 부화소(예를 들어 부화소(80a)와 부화소(80b), 또는 부화소(80b)와 부화소(80c))의 상변의 위치가 어긋난다. 예를 들어 도 36의 (C)에 나타낸 바와 같이, 부화소(80a)를 적색의 부화소(R)로 하고, 부화소(80b)를 녹색의 부화소(G)로 하고, 부화소(80c)를 청색의 부화소(B)로 하여도 좋다.
도 35의 (D)에 나타낸 화소(80)는 모서리가 둥근 대략 사다리꼴형의 상면 형상을 가지는 부화소(80a)와, 모서리가 둥근 대략 삼각형의 상면 형상을 가지는 부화소(80b)와, 모서리가 둥근 대략 사각형 또는 대략 육각형의 상면 형상을 가지는 부화소(80c)를 포함한다. 또한 부화소(80a)는 부화소(80b)보다 발광 면적이 넓다. 이와 같이, 각 부화소의 형상 및 크기는 각각 독립적으로 결정할 수 있다. 예를 들어 신뢰성이 높은 발광 디바이스를 포함한 부화소일수록 크기를 작게 할 수 있다. 예를 들어 도 36의 (D)에 나타낸 바와 같이, 부화소(80a)를 녹색의 부화소(G)로 하고, 부화소(80b)를 적색의 부화소(R)로 하고, 부화소(80c)를 청색의 부화소(B)로 하여도 좋다.
도 35의 (E)에 나타낸 화소(70A), 화소(70B)에는 펜타일 배열이 적용되어 있다. 도 35의 (E)에서는 부화소(80a) 및 부화소(80b)를 가지는 화소(70A)와, 부화소(80b) 및 부화소(80c)를 가지는 화소(70B)가 번갈아 배치되는 예를 나타내었다. 예를 들어 도 36의 (E)에 나타낸 바와 같이, 부화소(80a)를 적색의 부화소(R)로 하고, 부화소(80b)를 녹색의 부화소(G)로 하고, 부화소(80c)를 청색의 부화소(B)로 하여도 좋다.
도 35의 (F) 및 (G)에 나타낸 화소(70A), 화소(70B)에는 델타 배열이 적용되어 있다. 화소(70A)는 위쪽 행(첫 번째 행)에 2개의 부화소(부화소(80a) 및 부화소(80b))를 가지고, 아래쪽 행(두 번째 행)에 하나의 부화소(부화소(80c))를 가진다. 화소(70B)는 위쪽 행(첫 번째 행)에 하나의 부화소(부화소(80c))를 가지고, 아래쪽 행(두 번째 행)에 2개의 부화소(부화소(80a) 및 부화소(80b))를 가진다. 예를 들어 도 36의 (F)에 나타낸 바와 같이, 부화소(80a)를 적색의 부화소(R)로 하고, 부화소(80b)를 녹색의 부화소(G)로 하고, 부화소(80c)를 청색의 부화소(B)로 하여도 좋다.
도 35의 (F)는 각 부화소가 모서리가 둥근 대략 사각형의 상면 형상을 가지는 예이고, 도 35의 (G)는 각 부화소가 원형의 상면 형상을 가지는 예이다.
포토리소그래피법에서는, 가공하는 패턴이 미세하게 될수록 광의 회절의 영향을 무시할 수 없어지기 때문에, 노광에 의하여 포토마스크의 패턴을 전사할 때의 충실성(fidelity)이 저하되어, 레지스트 마스크를 원하는 형상으로 가공하기 어려워진다. 그러므로 포토마스크의 패턴이 직사각형이어도 모서리가 둥근 패턴이 형성되기 쉽다. 따라서 부화소의 상면 형상이 다각형의 모서리가 둥근 형상, 타원형, 또는 원형 등이 되는 경우가 있다.
또한 본 발명의 일 형태의 표시 장치의 제작 방법에서는, 레지스트 마스크를 사용하여 EL층을 섬 형상으로 가공한다. EL층 위에 형성한 레지스트막은 EL층의 내열 온도보다 낮은 온도에서 경화될 필요가 있다. 그러므로 EL층의 재료의 내열 온도 및 레지스트 재료의 경화 온도에 따라서는 레지스트막의 경화가 불충분한 경우가 있다. 경화가 불충분한 레지스트막은 가공 시에 원하는 형상과는 다른 형상이 될 수 있다. 그 결과, EL층의 상면 형상이 모서리가 둥근 다각형, 타원형, 또는 원형이 될 경우가 있다. 예를 들어 상면 형상이 정사각형인 레지스트 마스크를 형성하는 경우에, 원형의 상면 형상을 가지는 레지스트 마스크가 형성되어 EL층의 상면 형상이 원형이 될 경우가 있다.
또한 EL층의 상면 형상을 원하는 형상으로 하기 위하여 설계 패턴과 전사 패턴이 일치하도록 마스크 패턴을 미리 보정하는 기술(OPC(Optical Proximity Correction: 광 근접 효과 보정) 기술)을 사용하여도 좋다. 구체적으로는, OPC 기술에서는 마스크 패턴 상의 도형의 코너부 등에 보정용 패턴을 추가한다.
도 37의 (A) 내지 (C)에 나타낸 화소(80)에는 스트라이프 배열이 적용되어 있다.
도 37의 (A)는 각 부화소가 장방형의 상면 형상을 가지는 예를 나타낸 것이고, 도 37의 (B)는 각 부화소가 2개의 반원과 장방형이 결합된 상면 형상을 가지는 예를 나타낸 것이고, 도 37의 (C)는 각 부화소가 타원형의 상면 형상을 가지는 예를 나타낸 것이다.
도 37의 (D) 내지 (F)에 나타낸 화소(80)에는 매트릭스 배열이 적용되어 있다.
도 37의 (D)는 각 부화소가 정사각형의 상면 형상을 가지는 예를 나타낸 것이고, 도 37의 (E)는 각 부화소가 모서리가 둥근 대략 정사각형의 상면 형상을 가지는 예를 나타낸 것이고, 도 37의 (F)는 각 부화소가 원형의 상면 형상을 가지는 예를 나타낸 것이다.
도 37의 (A) 내지 (F)에 나타낸 화소(80)는 부화소(80a), 부화소(80b), 부화소(80c), 및 부화소(80d)의 4개의 부화소로 구성된다. 부화소(80a), 부화소(80b), 부화소(80c), 및 부화소(80d)는 각각 다른 색의 광을 방출한다. 예를 들어 도 38의 (A) 및 (B)에 나타낸 바와 같이, 부화소(80a), 부화소(80b), 부화소(80c), 및 부화소(80d)는 각각 적색, 녹색, 청색, 및 백색의 부화소로 할 수 있다. 또는 부화소(80a), 부화소(80b), 부화소(80c), 및 부화소(80d)는 각각 적색, 녹색, 청색, 및 적외 발광의 부화소로 할 수 있다.
부화소(80d)는 발광 디바이스를 가진다. 상기 발광 디바이스는 예를 들어 화소 전극과, EL층과, 공통 전극으로서 기능하는 도전체(121CM)를 가진다. 또한 상기 화소 전극은 도전체(121a), 도전체(121b), 도전체(121c), 도전체(122a), 도전체(122b), 및 도전체(122c)와 같은 재료를 사용하면 좋다. 또한 상기 EL층은 예를 들어 EL층(141a), EL층(141b), 또는 EL층(141c)과 같은 재료를 사용하면 좋다.
도 37의 (G)에는 하나의 화소(80)가 2행 3열로 구성되는 예를 나타내었다. 화소(80)는 위쪽 행(첫 번째 행)에 3개의 부화소(부화소(80a), 부화소(80b), 부화소(80c))를 가지고, 아래쪽 행(두 번째 행)에 3개의 부화소(80d)를 가진다. 바꿔 말하면 화소(80)는 왼쪽 열(첫 번째 열)에 부화소(80a) 및 부화소(80d)를 가지고, 중앙의 열(두 번째 열)에 부화소(80b) 및 부화소(80d)를 가지고, 오른쪽 열(세 번째 열)에 부화소(80c) 및 부화소(80d)를 가진다. 도 37의 (G)에 나타낸 바와 같이, 위쪽 행과 아래쪽 행의 부화소의 배치를 일치시키는 구성으로 함으로써, 제조 공정에서 발생할 수 있는 먼지 등을 효율적으로 제거할 수 있다. 따라서 표시 품질이 높은 표시 장치를 제공할 수 있다.
도 37의 (H)에서는 하나의 화소(80)가 2행 3열로 구성되는 예를 나타내었다. 화소(80)는 위쪽 행(첫 번째 행)에 3개의 부화소(부화소(80a, 부화소(80b), 및 부화소(80c))를 포함하고, 아래쪽 행(두 번째 행)에 하나의 부화소(부화소(80d))를 포함한다. 바꿔 말하면, 화소(80)는 왼쪽 열(첫 번째 열)에 부화소(80a)를 포함하고, 중앙의 열(두 번째 열)에 부화소(80b)를 포함하고, 오른쪽 열(세 번째 열)에 부화소(80c)를 포함하고, 또한 이 3열에 걸쳐 부화소(80d)를 포함한다.
또한 도 37의 (G) 및 (H)에 나타낸 화소(80)에서는, 예를 들어 도 38의 (C) 및 (D)에 나타낸 바와 같이, 부화소(80a)를 적색의 부화소(R)로 하고, 부화소(80b)를 녹색의 부화소(G)로 하고, 부화소(80c)를 청색의 부화소(B)로 하고, 부화소(80d)를 백색의 부화소(W)로 할 수 있다.
본 발명의 일 형태의 표시 장치는 화소에 수광 디바이스를 포함하여도 좋다.
도 37의 (G)에 나타낸 화소(80)에 포함되는 4개의 부화소 중 3개가 발광 디바이스를 포함하고, 나머지 하나가 수광 디바이스를 포함하는 구성으로 하여도 좋다.
수광 디바이스로서는 예를 들어 pn형 또는 pin형 수광 디바이스를 사용할 수 있다. 수광 디바이스는 수광 디바이스에 입사하는 광을 검출하고 전하를 발생시키는 광전 변환 디바이스(광전 변환 소자라고도 함)로서 기능한다. 수광 디바이스에 입사하는 광량에 따라 수광 디바이스로부터 발생하는 전하량이 결정된다.
특히 수광 디바이스로서는 유기 화합물을 포함한 층을 포함하는 유기 수광 디바이스를 사용하는 것이 바람직하다. 유기 수광 디바이스는 박형화, 경량화, 및 대면적화가 용이하고, 또한 형상 및 디자인의 자유도가 높기 때문에, 다양한 표시 장치에 적용할 수 있다.
본 발명의 일 형태에서는, 발광 디바이스로서 유기 EL 디바이스를 사용하고, 수광 디바이스로서 유기 수광 디바이스를 사용한다. 유기 EL 디바이스 및 유기 수광 디바이스는 동일한 기판 위에 형성할 수 있다. 따라서 유기 EL 디바이스를 사용한 표시 장치에 유기 수광 디바이스를 내장시킬 수 있다.
수광 디바이스는 한 쌍의 전극 사이에 적어도 광전 변환층으로서 기능하는 활성층을 포함한다. 본 명세서 등에서는 한 쌍의 전극 중 한쪽을 화소 전극이라고 기재하고, 다른 쪽을 공통 전극이라고 기재하는 경우가 있다.
예를 들어 부화소(80a), 부화소(80b), 부화소(80c) 각각이 R, G, 및 B의 3색의 부화소이고, 부화소(80d)가 수광 디바이스를 포함한 부화소이어도 좋다. 이때 제 4 층은 적어도 활성층을 포함한다.
수광 디바이스가 포함하는 한 쌍의 전극 중 한쪽 전극은 양극으로서 기능하고, 다른 쪽 전극은 음극으로서 기능한다. 이하에서는 화소 전극이 양극으로서 기능하고, 공통 전극이 음극으로서 기능하는 경우를 예로 들어 설명한다. 수광 디바이스는 화소 전극과 공통 전극 사이에 역바이어스를 인가하여 구동함으로써, 수광 디바이스에 입사하는 광을 검출하고, 전하를 발생시켜 전류로서 추출할 수 있다. 또는 화소 전극이 음극으로서 기능하고, 공통 전극이 양극으로서 기능하여도 좋다.
수광 디바이스에도 발광 디바이스와 같은 제작 방법을 적용할 수 있다. 수광 디바이스에 포함되는 섬 형상의 활성층(광전 변환층이라고도 함)은 메탈 마스크의 패턴에 의하여 형성되는 것이 아니라, 활성층이 되는 막을 면 전체에 성막한 후에 가공함으로써 형성되기 때문에, 섬 형상의 활성층을 균일한 두께로 형성할 수 있다. 또한 활성층 위에 희생층을 제공함으로써, 표시 장치의 제작 공정 중에 활성층이 받는 대미지를 저감하여 수광 디바이스의 신뢰성을 높일 수 있다.
여기서, 수광 디바이스와 발광 디바이스에서 공유되는 층은 발광 디바이스와 수광 디바이스에서 기능이 서로 다른 경우가 있다. 본 명세서에서는, 발광 디바이스에서의 기능에 기초하여 구성 요소를 호칭하는 경우가 있다. 예를 들어 정공 주입층은 발광 디바이스에서 정공 주입층으로서 기능하고, 수광 디바이스에서 정공 수송층으로서 기능한다. 마찬가지로, 전자 주입층은 발광 디바이스에서 전자 주입층으로서 기능하고, 수광 디바이스에서 전자 수송층으로서 기능한다. 또한 수광 디바이스와 발광 디바이스에서 공유되는 층은 발광 디바이스와 수광 디바이스에서 기능이 동일한 경우도 있다. 정공 수송층은 발광 디바이스 및 수광 디바이스의 양쪽에서 정공 수송층으로서 기능하고, 전자 수송층은 발광 디바이스 및 수광 디바이스의 양쪽에서 전자 수송층으로서 기능한다.
수광 디바이스에 포함되는 활성층은 반도체를 포함한다. 상기 반도체로서는 예를 들어 실리콘 등의 무기 반도체 및 유기 화합물을 포함한 유기 반도체가 있다. 본 실시형태에서는, 활성층에 포함되는 반도체로서 유기 반도체를 사용하는 예에 대하여 설명한다. 유기 반도체를 사용함으로써, 발광층과 활성층을 같은 방법(예를 들어 진공 증착법)으로 형성할 수 있기 때문에, 제조 장치를 공통화할 수 있어 바람직하다.
활성층에 포함되는 n형 반도체 재료로서는, 풀러렌(예를 들어 C60 및 C70), 풀러렌 유도체 등의 전자 수용성 유기 반도체 재료를 들 수 있다. 풀러렌은 축구공과 같은 형상을 가지고, 상기 형상은 에너지적으로 안정적이다. 풀러렌은 HOMO 준위(최고 점유 분자 궤도 준위) 및 LUMO 준위(최저 비점유 분자 궤도) 모두가 깊다(낮다). 풀러렌은 LUMO 준위가 깊기 때문에 전자 수용성(억셉터성)이 매우 높다. 일반적으로, 벤젠과 같이 평면에 π전자 공액(공명)이 확장되면, 전자 공여성(도너성)이 높아지지만, 풀러렌은 구체 형상을 가지기 때문에, π전자 공액이 크게 확장되어도 전자 수용성이 높아진다. 전자 수용성이 높으면, 전하 분리가 고속으로 효율적으로 일어나기 때문에 수광 디바이스에 유익하다. C60 및 C70은 모두 가시광 영역에 넓은 흡수대를 가지고, 특히 C70은 C60보다 π전자 공액계가 크고, 장파장 영역에도 넓은 흡수대를 가지기 때문에 바람직하다. 이 외에 풀러렌 유도체로서는, [6,6]-페닐-C71-뷰티르산 메틸 에스터(약칭: PC70BM), [6,6]-페닐-C61-뷰티르산 메틸 에스터(약칭: PC60BM), 1',1'',4',4''-테트라하이드로-다이[1,4]메타노나프탈레노[1,2:2',3',56,60:2'',3''][5,6]풀러렌-C60(약칭: ICBA)을 들 수 있다.
또한 n형 반도체 재료로서는 예를 들어 퀴놀린 골격을 가지는 금속 착체, 벤조퀴놀린 골격을 가지는 금속 착체, 옥사졸 골격을 가지는 금속 착체, 싸이아졸 골격을 가지는 금속 착체, 옥사다이아졸 유도체, 트라이아졸 유도체, 이미다졸 유도체, 옥사졸 유도체, 싸이아졸 유도체, 페난트롤린 유도체, 퀴놀린 유도체, 벤조퀴놀린 유도체, 퀴녹살린 유도체, 다이벤조퀴녹살린 유도체, 피리딘 유도체, 바이피리딘 유도체, 피리미딘 유도체, 나프탈렌 유도체, 안트라센 유도체, 쿠마린 유도체, 로다민 유도체, 트라이아진 유도체, 및 퀴논 유도체가 있다.
활성층에 포함되는 p형 반도체 재료로서는 예를 들어 구리(II) 프탈로사이아닌(Copper(II) phthalocyanine; CuPc), 테트라페닐다이벤조페리플란텐(Tetraphenyldibenzoperiflanthene; DBP), 아연 프탈로사이아닌(Zinc Phthalocyanine; ZnPc), 주석 프탈로사이아닌(SnPc), 및 퀴나크리돈 등의 전자 공여성 유기 반도체 재료가 있다.
또한 p형 반도체 재료로서는, 카바졸 유도체, 싸이오펜 유도체, 퓨란 유도체, 방향족 아민 골격을 가지는 화합물을 들 수 있다. 또한 p형 반도체 재료로서는 나프탈렌 유도체, 안트라센 유도체, 피렌 유도체, 트라이페닐렌 유도체, 플루오렌 유도체, 피롤 유도체, 벤조퓨란 유도체, 벤조싸이오펜 유도체, 인돌 유도체, 다이벤조퓨란 유도체, 다이벤조싸이오펜 유도체, 인돌로카바졸 유도체, 포르피린 유도체, 프탈로사이아닌 유도체, 나프탈로사이아닌 유도체, 퀴나크리돈 유도체, 폴리페닐렌바이닐렌 유도체, 폴리파라페닐렌 유도체, 폴리플루오렌 유도체, 폴리바이닐카바졸 유도체, 및 폴리싸이오펜 유도체를 들 수 있다.
전자 공여성 유기 반도체 재료의 HOMO 준위는 전자 수용성 유기 반도체 재료의 HOMO 준위보다 얕은(높은) 것이 바람직하다. 전자 공여성 유기 반도체 재료의 LUMO 준위는 전자 수용성 유기 반도체 재료의 LUMO 준위보다 얕은(높은) 것이 바람직하다.
전자 수용성 유기 반도체 재료로서 구체 형상의 풀러렌을 사용하고, 전자 공여성 유기 반도체 재료로서 대략 평면 형상을 가지는 유기 반도체 재료를 사용하는 것이 바람직하다. 형상이 유사한 분자들은 응집하기 쉬운 경향이 있고, 같은 종류의 분자들이 응집하면, 분자 궤도의 에너지 준위가 서로 가깝기 때문에 캐리어 수송성을 높일 수 있다.
예를 들어 활성층은 n형 반도체와 p형 반도체를 공증착하여 형성되는 것이 바람직하다. 또는 활성층은 n형 반도체와 p형 반도체를 적층하여 형성되어도 좋다.
수광 디바이스는 활성층 이외의 층으로서 정공 수송성이 높은 물질, 전자 수송성이 높은 물질, 또는 양극성 물질(전자 수송성 및 정공 수송성이 높은 물질) 등을 포함한 층을 더 포함하여도 좋다. 또한 상기에 한정되지 않고, 정공 주입성이 높은 물질, 정공 차단 재료, 전자 주입성이 높은 재료, 및 전자 차단 재료 중에서 선택된 하나 이상을 포함한 층을 더 포함하여도 좋다.
수광 디바이스에는 저분자 화합물 및 고분자 화합물 중 어느 쪽이든 사용할 수 있고, 무기 화합물이 포함되어도 좋다. 수광 디바이스를 구성하는 층은 각각 증착법(진공 증착법을 포함함), 전사법, 인쇄법, 잉크젯법, 또는 도포법과 같은 방법으로 형성할 수 있다.
예를 들어 정공 수송성 재료에는 폴리(3,4-에틸렌다이옥시싸이오펜)/폴리(스타이렌설폰산)(PEDOT/PSS) 등의 고분자 화합물, 및 몰리브데넘 산화물, 아이오딘화 구리(CuI) 등의 무기 화합물을 사용할 수 있다. 또한 전자 수송성 재료에는 산화 아연(ZnO) 등의 무기 화합물을 사용할 수 있다.
또한 활성층에는 도너로서 기능하는 폴리[[4,8-비스[5-(2-에틸헥실)-2-싸이엔일]벤조[1,2-b:4,5-b']다이싸이오펜-2,6-다이일]-2,5-싸이오펜다이일[5,7-비스(2-에틸헥실)-4,8-다이옥소-4H,8H-벤조[1,2-c:4,5-c']다이싸이오펜-1,3-다이일]]폴리머(약칭: PBDB-T), 또는 PBDB-T 유도체 등의 고분자 화합물을 사용할 수 있다. 예를 들어 PBDB-T 또는 PBDB-T 유도체에 억셉터 재료를 분산시키는 방법을 사용할 수 있다.
또한 활성층에는 3종류 이상의 재료를 혼합하여도 좋다. 예를 들어 파장 영역을 확대하는 목적으로 n형 반도체 재료와 p형 반도체 재료에 더하여 제 3 재료를 혼합하여도 좋다. 이때 제 3 재료는 저분자 화합물이어도 좋고 고분자 화합물이어도 좋다.
발광 디바이스 및 수광 디바이스를 화소에 포함하는 표시 장치에서는, 화소가 수광 기능을 가지기 때문에, 화상을 표시하면서 대상물의 접촉 또는 근접을 검출할 수 있다. 예를 들어 표시 장치에 포함되는 모든 부화소를 사용하여 화상을 표시할 뿐만 아니라, 일부의 부화소가 광원으로서의 광을 나타내고, 나머지 부화소가 화상을 표시할 수도 있다.
본 발명의 일 형태의 표시 장치에서는 표시부에 발광 디바이스가 매트릭스상으로 배치되어 있고 상기 표시부에 화상을 표시할 수 있다. 또한 상기 표시부에는 수광 디바이스가 매트릭스상으로 배치되어 있고 표시부는 화상 표시 기능에 더하여 촬상 기능 및 센싱 기능 중 한쪽 또는 양쪽을 가진다. 표시부는 이미지 센서 또는 터치 센서로서 사용할 수 있다. 즉 표시부에서 광을 검출함으로써 화상을 촬상하거나 대상물(손가락, 손, 또는 펜 등)의 근접 또는 접촉을 검출할 수 있다. 또한 본 발명의 일 형태의 표시 장치에서는 발광 디바이스를 센서의 광원으로서 이용할 수 있다. 따라서 표시 장치와 별도로 수광부 및 광원을 제공하지 않아도 되므로 전자 기기의 부품 점수를 줄일 수 있다.
본 발명의 일 형태의 표시 장치에서는 표시부에 포함되는 발광 디바이스로부터 방출된 광이 대상물에서 반사(또는 산란)될 때 수광 디바이스가 그 반사광(또는 산란광)을 검출할 수 있기 때문에 어두운 곳에서도 촬상 또는 터치 검출이 가능하다.
수광 디바이스를 이미지 센서로서 사용하는 경우, 표시 장치는 수광 디바이스를 사용하여 화상을 촬상할 수 있다. 예를 들어 본 실시형태의 표시 장치는 스캐너로서 사용할 수 있다.
예를 들어 이미지 센서를 사용하여 지문, 장문 등의 생체 정보에 따른 데이터를 취득할 수 있다. 즉 표시 장치에 생체 인증용 센서를 내장시킬 수 있다. 표시 장치가 생체 인증용 센서를 내장함으로써, 표시 장치와는 별도로 생체 인증용 센서를 제공하는 경우에 비하여 전자 기기의 부품 점수를 적게 할 수 있기 때문에, 전자 기기의 소형화 및 경량화가 가능하다.
또한 수광 디바이스를 터치 센서로서 사용하는 경우, 표시 장치는 수광 디바이스를 사용하여 대상물의 근접 또는 접촉을 검출할 수 있다.
도 39의 (A) 내지 (D)에 나타낸 화소는 부화소(G), 부화소(B), 부화소(R), 및 부화소(PS)를 포함한다.
도 39의 (A)에 나타낸 화소에는 스트라이프 배열이 적용되어 있다. 도 39의 (B)에 나타낸 화소에는 매트릭스 배열이 적용되어 있다.
도 39의 (C) 및 (D)에는 하나의 화소가 2행 3열로 제공되는 예를 나타내었다. 위쪽 행(첫 번째 행)에는 3개의 부화소(부화소(G), 부화소(B), 부화소(R))가 제공되어 있다. 도 39의 (C)에서는 아래쪽 행(두 번째 행)에 3개의 부화소(PS)가 제공되어 있다. 한편, 도 39의 (D)에서는 아래쪽 행(두 번째 행)에 2개의 부화소(PS)가 제공되어 있다. 도 39의 (C)에 나타낸 바와 같이, 위쪽 행과 아래쪽 행의 부화소의 배치를 일치시키는 구성으로 함으로써, 제조 공정에서 발생할 수 있는 먼지 등을 효율적으로 제거할 수 있다. 따라서 표시 품질이 높은 표시 장치를 제공할 수 있다. 또한 부화소의 레이아웃은 도 39의 (A) 내지 (D)의 구성에 한정되지 않는다.
부화소(R), 부화소(G), 및 부화소(B)는 각각 백색광을 방출하는 발광 디바이스를 포함한다. 부화소(R), 부화소(G), 및 부화소(B)에서는 대응하는 착색층이 상기 발광 디바이스와 중첩하여 제공된다.
부화소(PS)는 수광 디바이스를 포함한다. 부화소(PS)가 검출하는 광의 파장은 특별히 한정되지 않는다.
부화소(PS)에 포함되는 수광 디바이스는 가시광을 검출하는 것이 바람직하고, 청색, 자색, 청자색, 녹색, 황록색, 황색, 주황색, 및 적색 중에서 선택된 하나 또는 복수를 검출하는 것이 바람직하다. 또한 부화소(PS)에 포함되는 수광 디바이스는 적외광을 검출하여도 좋다.
도 39의 (E)에 나타낸 표시 장치(1000)는 기판(351)과 기판(359) 사이에 수광 디바이스를 가지는 층(353), 기능층(355), 및 발광 디바이스를 가지는 층(357)을 포함한다.
기능층(355)은 수광 디바이스를 구동하는 회로 및 발광 디바이스를 구동하는 회로를 포함한다. 기능층(355)에는 예를 들어 스위치, 트랜지스터, 용량 소자, 저항 소자, 배선, 및 단자 중에서 선택된 하나 이상을 제공할 수 있다. 또한 발광 디바이스 및 수광 디바이스를 패시브 매트릭스 방식으로 구동하는 경우에는, 스위치 및 트랜지스터를 제공하지 않는 구성으로 하여도 좋다.
예를 들어 도 39의 (E)에 나타낸 바와 같이 발광 디바이스를 가지는 층(357)에서 발광 디바이스가 방출한 광이 사람 눈 및 그 주변에 의하여 반사됨으로써, 수광 디바이스를 가지는 층(353)의 수광 디바이스가 그 반사광을 검출한다. 이에 의하여, 사람 눈의 주변, 표면, 또는 내부의 정보(눈 깜빡임 횟수, 안구의 움직임, 눈꺼풀의 움직임 등)를 검출할 수 있다.
또한 본 명세서 등에 개시된 절연체, 도전체, 반도체 등은 PVD(Physical Vapor Deposition)법, CVD법으로 형성할 수 있다. PVD법으로서는 예를 들어 스퍼터링법, 저항 가열 증착법, 전자 빔 증착법, PLD법 등이 있다. 또한 CVD법으로서는 플라스마 CVD법, 열 CVD법 등을 들 수 있다. 특히 열 CVD법으로서는 예를 들어 MOCVD(Metal Organic Chemical Vapor Deposition)법, ALD법이 있다.
열 CVD법은 플라스마를 사용하지 않는 성막 방법이기 때문에 플라스마 대미지로 인하여 결함이 생성되는 일이 없다는 이점을 가진다.
열 CVD법은 원료 가스와 산화제를 동시에 체임버 내에 공급하고, 체임버 내를 대기압 또는 감압하로 하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 수행하여도 좋다.
또한 ALD법에서는 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스를 체임버에 순차적으로 도입하고, 그 가스 도입의 절차를 반복함으로써 성막을 수행하여도 좋다. 예를 들어 각 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하고, 복수 종류의 원료 가스가 섞이지 않도록, 제 1 원료 가스를 도입함과 동시에 또는 제 1 원료 가스를 도입한 후에 불활성 가스(예를 들어 아르곤 또는 질소) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한 불활성 가스를 동시에 도입하는 경우에는, 불활성 가스는 캐리어 가스가 되고, 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한 불활성 가스를 도입하는 대신에, 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착됨으로써 제 1 얇은 층이 성막되고, 나중에 도입되는 제 2 원료 가스와 제 1 얇은 층이 반응함으로써 제 1 얇은 층 위에 제 2 얇은 층이 적층되어 박막이 형성된다. 이 가스 도입의 절차를 제어하면서 원하는 두께가 될 때까지 여러 번 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입의 절차를 반복하는 횟수에 의하여 조절할 수 있기 때문에, 막 두께를 정밀하게 조절할 수 있어, 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법 및 ALD법과 같은 열 CVD법은 앞에서 기재한 실시형태에 개시된 금속막, 반도체막, 및 무기 절연막 등 다양한 막을 형성할 수 있으며, 예를 들어 In-Ga-Zn-O막을 성막하는 경우에는 트라이메틸인듐(In(CH3)3), 트라이메틸갈륨(Ga(CH3)3), 및 다이메틸아연(Zn(CH3)2)을 사용한다. 또한 이들 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(Zn(C2H5)2)을 사용할 수도 있다.
예를 들어 ALD법을 이용하는 성막 장치에 의하여 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 포함하는 액체(예를 들어 하프늄알콕사이드 또는 테트라키스다이메틸아마이드하프늄(TDMAH, Hf[N(CH3)2]4)과 같은 하프늄아마이드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다. 또한 다른 재료로서는 테트라키스(에틸메틸아마이드)하프늄이 있다.
예를 들어 ALD법을 이용하는 성막 장치에 의하여 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 포함하는 액체(예를 들어 트라이메틸알루미늄(TMA, Al(CH3)3))를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 또한 다른 재료로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 또는 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 있다.
예를 들어 ALD법을 이용하는 성막 장치에 의하여 산화 실리콘막을 형성하는 경우에는, 헥사클로로다이실레인을 피성막면에 흡착시키고 산화성 가스(예를 들어 O2 또는 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어 ALD법을 이용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 반복하여 도입함으로써 초기 텅스텐막을 형성한 다음, WF6 가스와 H2 가스를 순차적으로 반복하여 도입함으로써 텅스텐막을 형성한다. 또한 B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어 ALD법을 이용하는 성막 장치에 의하여 산화물 반도체막으로서 In-Ga-Zn-O막을 성막하는 경우에는 전구체(일반적으로는 예를 들어 금속 전구체라고 불리는 경우가 있음)와 산화제(일반적으로는, 예를 들어 반응제 또는 비금속 전구체라고 불리는 경우가 있음)의 도입을 순차적으로 반복함으로써 형성한다. 구체적으로는, 예를 들어 전구체인 In(CH3)3 가스와 산화제인 O3 가스를 도입하여 In-O층을 형성하고, 그 후 전구체인 Ga(CH3)3 가스와 산화제인 O3 가스를 도입하여 GaO층을 형성하고, 그 후 전구체인 Zn(CH3)2 가스와 산화제인 O3 가스를 도입하여 ZnO층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. 또한 이들 가스를 사용하여 In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층과 같은 혼합 산화물층을 형성하여도 좋다. 또한 O3 가스 대신에 Ar과 같은 불활성 가스로 물을 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만 H를 포함하지 않는 O3 가스를 사용하는 것이 더 바람직하다. 또한 In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한 Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 사용하여도 좋다. 또한 Zn(CH3)2 가스를 사용하여도 좋다.
또한 본 발명의 일 형태의 전자 기기에 포함되는 표시부의 화면 비율(종횡비)은 특별히 한정되지 않는다. 예를 들어 표시부는 1:1(정사각형), 4:3, 16:9, 16:10과 같은 다양한 화면 비율에 대응할 수 있다.
또한 본 발명의 일 형태의 전자 기기에 포함되는 표시부의 형상은 특별히 한정되지 않는다. 예를 들어 표시부로서는 직사각형, 다각형(예를 들어 팔각형), 원형, 타원형과 같은 다양한 형상에 대응할 수 있다.
또한 본 실시형태는 본 명세서에서 설명하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태의 전자 기기에 적용할 수 있는 표시 모듈에 대하여 설명한다.
<표시 모듈의 구성예>
먼저 본 발명의 일 형태의 전자 기기에 적용할 수 있는 표시 장치를 가지는 표시 모듈에 대하여 설명한다.
도 40의 (A)에 표시 모듈(1280)의 사시도를 나타내었다. 표시 모듈(1280)은 표시 장치(1000)와 FPC(1290)를 가진다.
표시 모듈(1280)은 기판(1291) 및 기판(1292)을 가진다. 표시 모듈(1280)은 표시부(1281)를 가진다. 표시부(1281)는 표시 모듈(1280)에서의 화상을 표시하는 영역이고, 후술하는 화소부(1284)에 제공되는 각 화소로부터의 광을 시인할 수 있는 영역이다.
도 40의 (B)에 기판(1291) 측의 구성을 모식적으로 나타낸 사시도를 나타내었다. 기판(1291) 위에는 회로부(1282)와, 회로부(1282) 위의 화소 회로부(1283)와, 화소 회로부(1283) 위의 화소부(1284)가 적층되어 있다. 또한 기판(1291) 위의 화소부(1284)와 중첩되지 않는 부분에 FPC(1290)와 접속하기 위한 단자부(1285)가 제공되어 있다. 단자부(1285)와 회로부(1282)는 복수의 배선으로 구성되는 배선부(1286)에 의하여 전기적으로 접속되어 있다.
또한 화소부(1284) 및 화소 회로부(1283)는 예를 들어 상술한 화소층(PXAL)에 상당한다. 또한 회로부(1282)는 예를 들어 상술한 회로층(SICL)에 상당한다.
화소부(1284)는 주기적으로 배열된 복수의 화소(1284a)를 가진다. 도 40의 (B)의 오른쪽에 하나의 화소(1284a)의 확대도를 나타내었다. 화소(1284a)는 발광색이 서로 다른 발광 디바이스(1430a), 발광 디바이스(1430b), 및 발광 디바이스(1430c)를 가진다. 또한 발광 디바이스(1430a), 발광 디바이스(1430b), 및 발광 디바이스(1430c)는 예를 들어 상술한 발광 디바이스(150a), 발광 디바이스(150b), 및 발광 디바이스(150c)에 상당한다. 상술한 복수의 발광 디바이스는 도 40의 (B)에 나타낸 바와 같이 스트라이프 배열로 배치하여도 좋다. 또한 델타 배열 및 펜타일 배열과 같은 다양한 배열 방법을 적용할 수 있다.
화소 회로부(1283)는 주기적으로 배열된 복수의 화소 회로(1283a)를 가진다.
하나의 화소 회로(1283a)는 하나의 화소(1284a)가 가지는 3개의 발광 디바이스의 발광을 제어하는 회로이다. 하나의 화소 회로(1283a)는 하나의 발광 디바이스의 발광을 제어하는 회로가 3개 제공되는 구성으로 하여도 좋다. 예를 들어, 화소 회로(1283a)는 하나의 발광 디바이스당 하나의 선택 트랜지스터, 하나의 전류 제어용 트랜지스터(구동 트랜지스터), 및 용량 소자 중에서 선택된 하나 이상을 가지는 구성으로 할 수 있다. 이때 선택 트랜지스터의 게이트에는 게이트 신호가 입력되고, 소스 및 드레인 중 한쪽에는 소스 신호가 입력된다. 이로써 액티브 매트릭스형 표시 장치가 실현되어 있다.
회로부(1282)는 화소 회로부(1283)의 각 화소 회로(1283a)를 구동하는 회로를 가진다. 예를 들어, 게이트선 구동 회로 및 소스선 구동 회로 중 한쪽 또는 양쪽을 가지는 것이 바람직하다. 이 이외에, 연산 회로, 메모리 회로, 및 전원 회로 중에서 선택된 하나 이상을 가져도 좋다.
FPC(1290)는 외부로부터 회로부(1282)에 비디오 신호 또는 전원 전위를 공급하기 위한 배선으로서 기능한다. 또한 FPC(1290) 위에 IC가 실장되어 있어도 좋다.
표시 모듈(1280)은 화소부(1284)의 아래쪽에 화소 회로부(1283) 및 회로부(1282) 중 한쪽 또는 양쪽이 적층된 구성으로 할 수 있기 때문에, 표시부(1281)의 개구율(유효 표시 면적비)을 매우 높게 할 수 있다. 예를 들어 표시부(1281)의 개구율은 40% 이상 100% 미만, 바람직하게는 50% 이상 95% 이하, 더 바람직하게는 60% 이상 95% 이하로 할 수 있다. 또한 화소(1284a)를 매우 높은 밀도로 배치할 수 있고, 표시부(1281)의 정세도를 매우 높게 할 수 있다. 예를 들어 표시부(1281)에는 2000ppi 이상, 바람직하게는 3000ppi 이상, 더 바람직하게는 5000ppi 이상, 더욱 바람직하게는 6000ppi 이상이고, 20000ppi 이하 또는 30000ppi 이하의 정세도로 화소(1284a)가 배치되는 것이 바람직하다.
이와 같은 표시 모듈(1280)은 매우 고정세하기 때문에, 헤드 마운트 디스플레이 등의 VR용 기기, 또는 안경형 AR용 기기에 적합하게 사용할 수 있다. 예를 들어 렌즈를 통하여 표시 모듈(1280)의 표시부를 시인하는 구성이어도, 표시 모듈(1280)은 정세도가 매우 높은 표시부(1281)를 가지기 때문에, 렌즈로 표시부가 확대되어도 화소가 시인되지 않고, 몰입감이 높은 표시를 수행할 수 있다. 또한 표시 모듈(1280)은 이에 한정되지 않고, 비교적 소형의 표시부를 가지는 전자 기기에 적합하게 사용할 수 있다. 예를 들어 손목시계 등의 장착형 전자 기기의 표시부에 적합하게 사용할 수 있다.
또한 본 실시형태는 본 명세서에서 설명하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태의 전자 기기로서 표시 장치가 적용된 전자 기기의 예에 대하여 설명한다.
도 41의 (A) 및 (B)에는 헤드 마운트 디스플레이인 전자 기기(8300)의 외관을 도시하였다.
전자 기기(8300)는 하우징(8301), 표시부(8302), 조작 버튼(8303), 및 밴드상 고정구(8304)를 가진다.
조작 버튼(8303)은 전원 버튼 등으로서의 기능을 가진다. 또한 전자 기기(8300)는 조작 버튼(8303) 이외의 버튼을 가져도 좋다.
또한 도 41의 (C)에 도시된 바와 같이, 표시부(8302)와 사용자의 눈 위치 사이에 렌즈(8305)를 가져도 좋다. 렌즈(8305)에 의하여 사용자는 표시부(8302)를 확대하여 볼 수 있기 때문에 임장감이 더 높아진다. 이때 도 41의 (C)에 도시된 바와 같이 시도(視度) 조절을 위하여 렌즈의 위치를 변화시키는 다이얼(8306)을 가져도 좋다.
표시부(8302)에는 예를 들어 정세도가 매우 높은 표시 장치를 사용하는 것이 바람직하다. 표시부(8302)에 정세도가 높은 표시 장치를 사용함으로써, 도 41의 (C)와 같이 렌즈(8305)를 사용하여 확대하여도, 사용자에게 화소가 시인되지 않고, 현실감이 더 높은 영상을 표시할 수 있다.
도 41의 (A) 내지 (C)에는 1장의 표시부(8302)를 가지는 경우의 예를 나타내었다. 이와 같은 구성으로 함으로써 부품 점수를 삭감할 수 있다.
표시부(8302)는 좌우 2개의 영역에 각각 오른쪽 눈용 화상과 왼쪽 눈용 화상의 2개의 화상을 나란히 표시할 수 있다. 이로써, 양안 시차를 사용한 입체 영상을 표시할 수 있다.
또한 표시부(8302)의 전역에 걸쳐, 양쪽 눈으로 시인 가능한 하나의 화상을 표시하여도 좋다. 이로써, 시야의 양단에 걸쳐 파노라마 영상을 표시할 수 있게 되어 현실감이 높아진다.
여기서 전자 기기(8300)는 예를 들어 사용자의 머리 크기 및 눈 위치 중 한쪽 또는 양쪽에 따라 표시부(8302)의 곡률을 적절한 값으로 변화시키는 기구를 가지는 것이 바람직하다. 예를 들어, 표시부(8302)의 곡률을 조정하기 위한 다이얼(8307)을 조작함으로써, 사용자가 스스로 표시부(8302)의 곡률을 조정하여도 좋다. 또는 사용자의 머리 크기 또는 눈 위치를 검출하는 센서(예를 들어 카메라, 접촉식 센서, 비접촉식 센서 등)를 하우징(8301)에 제공하고, 센서의 검출 데이터에 기초하여 표시부(8302)의 곡률을 조정하는 기구가 포함되어도 좋다.
또한 렌즈(8305)를 사용하는 경우에는, 표시부(8302)의 곡률과 동기하여 렌즈(8305)의 위치 및 각도를 조정하는 기구가 포함되는 것이 바람직하다. 또는 다이얼(8306)이 렌즈의 각도를 조정하는 기능을 가져도 좋다.
도 41의 (E) 및 (F)에는 표시부(8302)의 곡률을 제어하는 구동부(8308)가 포함되는 예를 나타내었다. 구동부(8308)는 표시부(8302)의 적어도 일부에 고정되어 있다. 구동부(8308)는 표시부(8302)에 고정되는 부분이 변형 또는 이동함으로써, 표시부(8302)를 변형시키는 기능을 가진다.
도 41의 (E)에는 머리가 비교적 큰 사용자(8310)가 하우징(8301)을 착용한 경우의 모식도를 도시하였다. 이때 표시부(8302)의 형상은 곡률이 비교적 작게(곡률 반경이 크게) 되도록 구동부(8308)에 의하여 조정된다.
한편 도 41의 (F)에는 사용자(8310)에 비하여 머리가 작은 사용자(8311)가 하우징(8301)을 착용한 경우를 나타내었다. 또한 사용자(8311)는 사용자(8310)에 비하여 양쪽 눈 사이의 간격이 좁다. 이때 표시부(8302)의 형상은 표시부(8302)의 곡률이 크게(곡률 반경이 작게) 되도록 구동부(8308)에 의하여 조정된다. 도 41의 (F)에 있어서는 도 41의 (E)에서의 표시부(8302)의 위치 및 형상을 파선으로 나타내었다.
이와 같이, 전자 기기(8300)는 표시부(8302)의 곡률을 조정하는 기구를 가짐으로써 남녀노소 다양한 사용자에게 최적의 표시를 제공할 수 있다.
또한 표시부(8302)에 표시하는 콘텐츠에 따라 표시부(8302)의 곡률을 변화시킴으로써 사용자가 높은 임장감을 느끼게 할 수도 있다. 예를 들어 표시부(8302)의 곡률을 진동시킴으로써 흔들림을 표현할 수 있다. 이와 같이, 콘텐츠 내의 장면에 맞추어 다양한 연출을 할 수 있고, 사용자에게 새로운 체험을 제공할 수 있다. 또한 이때 하우징(8301)에 제공된 진동 모듈과 연동시킴으로써, 임장감이 더 높은 표시가 가능해진다.
또한 전자 기기(8300)는 도 41의 (D)에 도시된 바와 같이 2개의 표시부(8302)를 가져도 좋다.
2개의 표시부(8302)를 가짐으로써, 사용자는 한쪽 눈마다 하나의 표시부를 볼 수 있다. 이로써, 시차를 사용한 3차원 표시를 수행하는 경우에도 높은 해상도의 영상을 표시할 수 있다. 또한 표시부(8302)는 사용자 눈을 대략 중심으로 한 원호 형상으로 만곡되어 있다. 이로써, 사용자의 눈으로부터 표시부의 표시면까지의 거리가 일정하게 되므로, 사용자는 더 자연스러운 영상을 볼 수 있다. 또한 표시부로부터의 광의 휘도 및 색도가 보는 각도에 따라 변화되는 경우에도, 표시부의 표시면의 법선 방향으로 사용자의 눈이 위치하기 때문에 실질적으로 그 영향을 무시할 수 있어, 더 현실감이 있는 영상을 표시할 수 있다.
도 42의 (A) 내지 (C)는 도 41의 (A) 내지 (D) 각각에 나타낸 전자 기기(8300)와 다른 전자 기기(8300)의 외관을 나타낸 도면이다. 구체적으로는 예를 들어 도 42의 (A) 내지 (C)는 머리에 장착하는 고정구(8304a)를 가지는 점, 한 쌍의 렌즈(8305)를 가지는 점에서 도 41의 (A) 내지 (D)와 다르다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 시인할 수 있다. 또한 표시부(8302)를 만곡시켜 배치하면, 사용자는 높은 현장감을 느낄 수 있어 바람직하다. 또한 표시부(8302)의 상이한 영역에 표시된 다른 화상을 렌즈(8305)를 통하여 시인함으로써 시차를 사용한 3차원 표시를 할 수도 있다. 또한 하나의 표시부(8302)를 제공하는 구성에 한정되지 않고, 2개의 표시부(8302)를 제공하여 사용자의 한쪽 눈마다 하나의 표시부를 배치하여도 좋다.
또한 표시부(8302)에는 예를 들어 정세도가 매우 높은 표시 장치를 사용하는 것이 바람직하다. 표시부(8302)에 정세도가 높은 표시 장치를 사용함으로써, 도 42의 (C)와 같이 렌즈(8305)를 사용하여 확대하여도, 사용자에게 화소가 시인되지 않고, 현실감이 더 높은 영상을 표시할 수 있다.
또한 본 발명의 일 형태의 전자 기기인 헤드 마운트 디스플레이는 도 42의 (D)에 나타낸 안경형 헤드 마운트 디스플레이인 전자 기기(8200)의 구성이어도 좋다.
전자 기기(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 케이블(8205)을 포함한다. 또한 장착부(8201)에는 배터리(8206)가 내장된다.
케이블(8205)은 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 포함하고, 수신한 영상 정보를 표시부(8204)에 표시시킬 수 있다. 또한 본체(8203)는 카메라를 포함하고, 사용자의 안구 또는 눈꺼풀의 움직임의 정보를 입력 수단으로서 사용할 수 있다.
또한 장착부(8201)는 사용자와 접촉되는 위치에 사용자의 안구의 움직임에 따라 흐르는 전류를 검지할 수 있는 복수의 전극이 제공되고 시선을 인식하는 기능을 가져도 좋다. 또한 상기 전극을 흐르는 전류에 의하여 사용자의 맥박을 모니터링하는 기능을 가져도 좋다. 또한 장착부(8201)는 온도 센서, 압력 센서, 및 가속도 센서 등의 각종 센서를 가져도 좋고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능, 사용자의 머리 움직임에 맞추어 표시부(8204)에 표시되는 영상을 변화시키는 기능 등을 가져도 좋다.
도 43의 (A) 내지 (C)는 도 41의 (A) 내지 (D) 및 도 42의 (A) 내지 (C) 각각에 나타낸 전자 기기(8300), 도 42의 (D)에 나타낸 전자 기기(8200)와 다른 전자 기기(8750)의 외관을 나타낸 도면이다.
도 43의 (A)는 전자 기기(8750)의 정면, 상면, 및 왼쪽 측면을 나타낸 사시도이고, 도 43의 (B) 및 (C)는 전자 기기(8750)의 배면, 저면, 및 오른쪽 측면을 나타낸 사시도이다.
전자 기기(8750)는 한 쌍의 표시 장치(8751), 하우징(8752), 한 쌍의 장착부(8754), 완충 부재(8755), 한 쌍의 렌즈(8756) 등을 가진다. 한 쌍의 표시 장치(8751)는 하우징(8752)의 내부에서 렌즈(8756)를 통하여 시인할 수 있는 위치에 각각 제공되어 있다.
여기서 한 쌍의 표시 장치(8751) 중 한쪽은 예를 들어 도 19에 나타낸 표시 장치(10)에 대응한다. 또한 도시하지 않았지만, 도 43의 (A) 내지 (C)에 나타낸 전자 기기(8750)는 앞의 실시형태에서 설명한 처리부를 가지는 전자 부품(예를 들어 도 19에 나타낸 기능 회로 영역(MFNC) 및 구동 회로 영역(DRV)에 포함되는 회로)을 가진다. 또한 도시하지 않았지만, 도 43의 (A) 내지 (C)에 나타낸 전자 기기(8750)는 카메라(예를 들어 도 19에 나타낸 센서(PDA))를 가진다. 상기 카메라는 사용자 눈 및 그 근방을 촬상할 수 있다. 또한 도시하지 않았지만, 도 43의 (A) 내지 (C)에 나타낸 전자 기기(8750)에서는 움직임 검출부, 오디오, 제어부, 통신부, 및 배터리를 하우징(8752) 내에 가진다.
전자 기기(8750)는 VR용 전자 기기이다. 전자 기기(8750)를 장착한 사용자는 렌즈(8756)를 통하여 표시 장치(8751)에 표시되는 화상을 시인할 수 있다. 또한 한 쌍의 표시 장치(8751)에 서로 다른 화상을 표시함으로써, 시차를 사용한 3차원 표시를 수행할 수도 있다.
또한 하우징(8752)의 배면 측에는 입력 단자(8757)와 출력 단자(8758)가 제공되어 있다. 입력 단자(8757)에는 영상 출력 기기로부터의 영상 신호, 또는 하우징(8752) 내에 제공되는 배터리를 충전하기 위한 전력 등을 공급하는 케이블을 접속할 수 있다. 출력 단자(8758)로서는 예를 들어 음성 출력 단자로서 기능하고, 이어폰 또는 헤드폰이 접속될 수 있다.
또한 하우징(8752)은 렌즈(8756) 및 표시 장치(8751)가 사용자의 눈의 위치에 따라 최적의 위치에 배치되도록, 이들의 좌우의 위치를 조정할 수 있는 기구를 가지는 것이 바람직하다. 또한 렌즈(8756)와 표시 장치(8751) 사이의 거리를 변경함으로써 초점을 조정하는 기구를 가지는 것이 바람직하다.
상기 카메라, 표시 장치(8751), 및 상기 전자 부품을 사용함으로써, 전자 기기(8750)는 전자 기기(8750)의 사용자의 상태를 추정하고, 추정한 사용자의 상태에 관한 정보를 표시 장치(8751)에 표시할 수 있다. 또는 네트워크를 통하여 전자 기기(8750)와 접속된 전자 기기의 사용자의 상태에 관한 정보를 표시 장치(8751)에 표시할 수 있다.
완충 부재(8755)는 사용자의 얼굴(예를 들어 이마 및 뺨)에 접촉되는 부분이다. 완충 부재(8755)가 사용자의 얼굴과 밀착되면, 광 누설을 방지할 수 있기 때문에, 몰입감을 더 높일 수 있다. 사용자가 전자 기기(8750)를 장착한 경우에 완충 부재(8755)가 사용자의 얼굴에 밀착되도록, 완충 부재(8755)에는 부드러운 소재를 사용하는 것이 바람직하다. 예를 들어 고무, 실리콘(silicone) 고무, 우레탄, 및 스펀지 등의 각종 소재를 사용할 수 있다. 또한 스펀지의 표면을 천 또는 피혁(천연 피혁 또는 합성 피혁)으로 덮은 것을 사용하면, 사용자의 얼굴과 완충 부재(8755) 사이에 틈이 생기기 어렵기 때문에, 광 누설을 적합하게 방지할 수 있다. 또한 이와 같은 소재를 사용하면, 촉감이 좋고, 추운 계절 등에 장착한 경우에 사용자가 차갑다고 느끼지 않기 때문에 바람직하다. 완충 부재(8755) 또는 장착부(8754) 등, 사용자의 피부에 접촉되는 부재를 탈착 가능한 구성으로 하면, 클리닝 또는 교환이 용이해지기 때문에 바람직하다.
본 실시형태의 전자 기기는 이어폰(8754A)을 더 가져도 좋다. 이어폰(8754A)은 통신부(미도시)를 가지고, 무선 통신 기능을 가진다. 이어폰(8754A)은 무선 통신 기능에 의하여 음성 데이터를 출력할 수 있다. 또한 이어폰(8754A)은 골전도 이어폰으로서 기능하는 진동 기구를 가져도 좋다.
또한 이어폰(8754A)은 도 43의 (C)에 도시된 이어폰(8754B)과 같이, 장착부(8754)에 직접 또는 유선으로 접속되어 있는 구성으로 할 수 있다. 또한 이어폰(8754B) 및 장착부(8754)는 마그넷을 가져도 좋다. 이에 의하여, 이어폰(8754B)을 장착부(8754)에 자력으로 고정할 수 있고, 수납하기 용이해져 바람직하다.
이어폰(8754A)은 센서부를 가져도 좋다. 상기 센서부를 사용하여 상기 전자 기기의 사용자의 상태를 추정할 수 있다.
또한 본 발명의 일 형태의 전자 기기는 상술한 구성예 중 어느 하나에 더하여 안테나, 배터리, 카메라, 스피커, 마이크로폰, 터치 센서, 및 조작 버튼 중에서 선택된 하나 이상을 가져도 좋다.
본 발명의 일 형태인 전자 기기는 이차 전지를 가져도 좋고, 비접촉 전력 전송(傳送)을 사용하여 이차 전지를 충전할 수 있는 것이 바람직하다.
이차 전지로서는 예를 들어 겔상 전해질을 사용하는 리튬 폴리머 전지(리튬 이온 폴리머 전지) 등의 리튬 이온 이차 전지, 니켈 수소 전지, 니켈 카드뮴 전지, 유기 라디칼 전지, 납 축전지, 공기 이차 전지, 니켈 아연 전지, 및 은 아연 전지가 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써, 표시부에 영상 및 정보의 표시를 할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 가지는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기의 표시부에는 예를 들어 풀 하이비전, 4K2K, 8K4K, 16K8K, 또는 그 이상의 해상도를 가지는 영상을 표시할 수 있다.
또한 본 실시형태는 본 명세서에서 설명하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태를 사용하여 제작된 표시 장치를 포함하는 전자 기기에 대하여 설명한다.
이하에서 예시하는 전자 기기는 표시부에 본 발명의 일 형태의 표시 장치를 포함한다. 따라서, 높은 해상도가 실현된 전자 기기이다. 또한 높은 해상도와 큰 화면이 양립된 전자 기기로 할 수 있다.
본 발명의 일 형태는 표시 장치와, 안테나, 배터리, 하우징, 카메라, 스피커, 마이크로폰, 터치 센서, 및 조작 버튼 중에서 선택된 하나 이상을 가진다.
본 발명의 일 형태인 전자 기기는 이차 전지를 가져도 좋고, 비접촉 전력 전송을 사용하여 이차 전지를 충전할 수 있는 것이 바람직하다.
이차 전지로서는 예를 들어 리튬 이온 이차 전지(예를 들어 겔상 전해질을 사용하는 리튬 폴리머 전지(리튬 이온 폴리머 전지)), 니켈 수소 전지, 니켈 카드뮴 전지, 유기 라디칼 전지, 납 축전지, 공기 이차 전지, 니켈 아연 전지, 및 은 아연 전지가 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써, 표시부에 영상, 정보 등의 표시를 할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 가지는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기의 표시부에는 예를 들어 풀 하이비전, 4K2K, 8K4K, 16K8K, 또는 그 이상의 해상도를 가지는 영상을 표시할 수 있다.
전자 기기로서는 예를 들어 텔레비전 장치, 노트북형 퍼스널 컴퓨터, 모니터 장치, 디지털 사이니지, 파칭코기, 및 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 및 음향 재생 장치가 있다.
본 발명의 일 형태가 적용된 전자 기기는 가옥 또는 빌딩 등의 건물의 내벽 또는 외벽, 자동차 등의 내장 또는 외장 등이 가지는 평면 또는 곡면을 따라 제공할 수 있다.
[휴대 전화]
도 44의 (A)에 나타낸 정보 단말기(5500)는 정보 단말기의 일종인 휴대 전화(스마트폰)이다. 정보 단말기(5500)는 하우징(5510)과 표시부(5511)를 가지고, 입력용 인터페이스로서 터치 패널이 표시부(5511)에 제공되고, 버튼이 하우징(5510)에 제공되어 있다.
정보 단말기(5500)에 앞의 실시형태에서 설명한 표시 장치를 적용함으로써, 표시부(5511)에 표시 품질이 높은 화상을 표시할 수 있다.
[웨어러블 단말기]
도 44의 (B)는 웨어러블 단말기의 일례인 정보 단말기(5900)의 외관을 나타낸 도면이다. 정보 단말기(5900)는 하우징(5901), 표시부(5902), 조작 버튼(5903), 용두(5904), 및 밴드(5905)를 가진다.
웨어러블 단말기에 앞의 실시형태에서 설명한 표시 장치를 적용함으로써, 표시부(5902)에서 표시 품질이 높은 화상을 표시할 수 있다.
[정보 단말기]
또한 도 44의 (C)에는 노트북형 정보 단말기(5300)를 나타내었다. 도 44의 (C)에 나타낸 노트북형 정보 단말기(5300)에는 일례로서 하우징(5330a)에 표시부(5331)가 제공되고, 하우징(5330b)에 키보드부(5350)가 제공되어 있다.
노트북형 정보 단말기(5300)는 상술한 정보 단말기(5500)와 마찬가지로, 앞의 실시형태에서 설명한 표시 장치를 적용함으로써, 표시부(5331)에 표시 품질이 높은 화상을 표시할 수 있다.
또한 앞에서는 전자 기기의 예로서 스마트폰, 웨어러블 단말기, 및 노트북형 정보 단말기를 각각 도 44의 (A) 내지 (C)에 나타내었지만, 스마트폰, 웨어러블 단말기, 및 노트북형 정보 단말기 이외의 정보 단말기에도 적용할 수도 있다. 스마트폰, 웨어러블 단말기, 및 노트북형 정보 단말기 이외의 정보 단말기로서는, 예를 들어 PDA(Personal Digital Assistant), 데스크톱용 정보 단말기, 및 워크스테이션이 있다.
[카메라]
도 44의 (D)는 파인더(8100)가 장착된 상태의 카메라(8000)의 외관을 도시한 도면이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004) 등을 가진다. 또한 카메라(8000)에는 탈착 가능한 렌즈(8006)가 장착되어 있다.
또한 카메라(8000)는 렌즈(8006)와 하우징이 일체화되어도 좋다.
카메라(8000)는 셔터 버튼(8004)을 누르거나 터치 패널로서 기능하는 표시부(8002)를 터치함으로써 촬상할 수 있다.
하우징(8001)은 전극을 가지는 마운트를 가지고, 파인더(8100) 외에 스트로보 장치 등을 접속할 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 및 버튼(8103)을 가진다.
하우징(8101)은 카메라(8000)의 마운트와 결합하는 마운트에 의하여 카메라(8000)에 장착되어 있다. 파인더(8100)는 카메라(8000)로부터 수신한 영상 등을 표시부(8102)에 표시할 수 있다.
버튼(8103)은 예를 들어 전원 버튼 또는 조작 버튼으로서의 기능을 가진다.
카메라(8000)의 표시부(8002) 및 파인더(8100)의 표시부(8102)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 또한 파인더가 내장된 카메라(8000)이어도 좋다.
[게임기]
도 44의 (E)는 게임기의 일례인 휴대용 게임기(5200)의 외관을 나타낸 도면이다. 휴대용 게임기(5200)는 하우징(5201), 표시부(5202), 및 버튼(5203)을 가진다.
또한 휴대용 게임기(5200)의 영상은 텔레비전 장치, 퍼스널 컴퓨터용 디스플레이, 게임용 디스플레이, 또는 헤드 마운트 디스플레이의 표시 장치에 의하여 출력할 수 있다.
휴대용 게임기(5200)에 앞의 실시형태에서 설명한 표시 장치를 적용함으로써, 표시부(5202)에서 표시 품질이 높은 화상을 표시할 수 있다. 또한 저소비 전력의 휴대용 게임기(5200)를 실현할 수 있다. 또한 소비 전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
도 44의 (E)에는 게임기의 일례로서 휴대용 게임기를 나타내었지만, 본 발명의 일 형태의 전자 기기는 이에 한정되지 않는다. 본 발명의 일 형태의 전자 기기로서는, 예를 들어 거치형 게임기, 오락 시설(예를 들어 오락실 및 놀이공원)에 설치되는 아케이드 게임기, 및 스포츠 시설에 설치되는 배팅 연습용 투구 머신이 있다.
[텔레비전 장치]
도 44의 (F)는 텔레비전 장치를 도시한 사시도이다. 텔레비전 장치(9000)는 하우징(9002), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 및 센서(9007)(예를 들어 힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것)를 가진다. 본 발명의 일 형태의 표시 장치는 텔레비전 장치에 구비할 수 있다. 텔레비전 장치는 예를 들어, 50인치 이상 또는 100인치 이상의 표시부(9001)를 제공할 수 있다.
텔레비전 장치(9000)에 앞의 실시형태에서 설명한 표시 장치를 적용함으로써, 표시부(9001)에서 표시 품질이 높은 화상을 표시할 수 있다. 또한 저소비 전력의 텔레비전 장치(9000)를 실현할 수 있다. 또한 소비 전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
[이동체]
본 발명의 일 형태의 표시 장치는 이동체인 자동차의 운전석 주변에 적용할 수도 있다.
도 44의 (G)는 자동차의 실내에서의 앞유리 주변을 나타낸 도면이다. 도 44의 (G)에서는 대시 보드에 제공된 표시 패널(5701), 표시 패널(5702), 표시 패널(5703) 외에, 필러에 제공된 표시 패널(5704)을 나타내었다.
표시 패널(5701) 내지 표시 패널(5703)은 내비게이션 정보, 속도계, 회전 속도계, 주행 거리, 연료계, 기어 상태, 및 에어컨디셔너의 설정을 표시함으로써, 다양한 정보를 제공할 수 있다. 또한 표시 패널에 표시되는 표시 항목 및 레이아웃은 사용자의 취향에 따라 적절히 변경할 수 있어, 디자인성을 높일 수 있다. 표시 패널(5701) 내지 표시 패널(5703)은 조명 장치로서 사용할 수도 있다.
표시 패널(5704)에는 차체에 제공된 촬상 수단으로부터의 영상을 표시시킴으로써 필러로 차단된 시계(사각(死角))를 보완할 수 있다. 즉 자동차 외측에 제공된 촬상 수단으로부터의 화상을 표시함으로써 사각을 보완하여 안전성을 높일 수 있다. 또한 보이지 않는 부분을 보완하는 영상을 표시함으로써, 더 자연스럽게 위화감 없이 안전을 확인할 수 있다. 표시 패널(5704)은 조명 장치로서 사용할 수도 있다.
본 발명의 일 형태의 표시 장치는 예를 들어 표시 패널(5701) 내지 표시 패널(5704)에 적용할 수 있다.
또한 앞에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 및 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓)가 있으며, 이들 이동체에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
[전자 간판]
도 44의 (H)는 벽에 장착될 수 있는 전자 간판(디지털 사이니지)의 예를 나타낸 것이다. 도 44의 (H)는 전자 간판(6200)이 벽(6201)에 제공되어 있는 상태를 나타내었다. 본 발명의 일 형태의 표시 장치는 예를 들어 전자 간판(6200)의 표시부에 적용할 수 있다. 또한 전자 간판(6200)에는 터치 패널 등의 인터페이스 등이 제공되어 있어도 좋다.
또한 위에서는 전자 간판의 일례로서 벽에 장착될 수 있는 전자 기기의 예를 나타내었지만, 전자 간판의 종류는 이에 한정되지 않는다. 예를 들어 전자 간판으로서는 기둥에 제공하는 형식, 바닥에 놓고 사용하는 스탠드 형식, 건축물(예를 들어 빌딩)의 옥상 또는 측벽에 설치하는 형식 등이 있다.
또한 본 실시형태는 본 명세서에서 설명하는 다른 실시형태와 적절히 조합할 수 있다.
AP: 회로, PX: 회로, PX_R: 회로, PX_G: 회로, PX_B: 회로, PV: 회로, PV1: 회로, PV2: 회로, PV3: 회로, PV4: 회로, PV_R: 회로, PV_G: 회로, PV_B: 회로, PV_Y: 회로, SL: 배선, SL_R: 배선, SL_G: 배선, SL_B: 배선, SE: 배선, RS: 배선, RS1: 배선, RS2: 배선, TX: 배선, TX1: 배선, TX2: 배선, GL: 배선, GL1: 배선, GL2: 배선, GL3: 배선, GL4: 배선, OL: 배선, CT: 배선, VR1: 배선, VR2: 배선, VDE: 배선, VA: 배선, VB: 배선, VC: 배선, M1: 트랜지스터, M2: 트랜지스터, M3: 트랜지스터, M4: 트랜지스터, M5: 트랜지스터, M6: 트랜지스터, M7: 트랜지스터, M8: 트랜지스터, Tr1: 트랜지스터, Tr2: 트랜지스터, Tr3: 트랜지스터, Tr4: 트랜지스터, Tr5: 트랜지스터, Tr6: 트랜지스터, CV1: 용량, CX1: 용량, CX2: 용량, CX3: 용량, CX4: 용량, PD: 수광 디바이스, ED: 발광 디바이스, SW: 스위치, DM_R: 영역, DM_G: 영역, DM_B: 영역, DM_V: 영역, BS: 기판, DRV: 구동 회로 영역, MFNC: 기능 회로 영역, PXAL: 화소층, LINL: 배선층, SICL: 회로층, DIS: 표시부, SIC: 회로부, PDA: 센서, BSL: 버스 배선, SNCL: 배선, OSL: 층, EML: 층, ANO: 배선, VCOM: 배선, V0: 배선, OUT: 출력 단자, 10: 표시 장치, 11: 소스 드라이버 회로, 12: 디지털 아날로그 변환 회로, 13: 게이트 드라이버 회로, 14: 레벨 시프터, 21: 기억 장치, 22: GPU, 22a: 보정 회로, 22b: 컨버터, 23: EL 보정 회로, 24: 타이밍 컨트롤러, 25: CPU, 26: 센서 컨트롤러, 27: 전원 회로, 30: 구동 회로, 31: 촬상부, 32: 촬상 화소 회로, 33: 제 1 구동 회로부, 34: 제 2 구동 회로부, 35: 판독 회로부, 36: 제어 회로부, 41: 배선, 42: 배선, 43: 배선, 44: 배선, 70A: 화소, 70B: 화소, 80: 화소, 80a: 부화소, 80b: 부화소, 80c: 부화소, 80d: 부화소, 85R: 정공 주입층, 85G: 정공 주입층, 85B: 정공 주입층, 86R: 정공 수송층, 86G: 정공 수송층, 86B: 정공 수송층, 86PD: 정공 수송층, 87R: 발광층, 87G: 발광층, 87B: 발광층, 88R: 전자 수송층, 88G: 전자 수송층, 88B: 전자 수송층, 88PD: 전자 수송층, 89: 공통층, 90: 수광층, 91: 보호층, 92: 절연층, 102: 기판, 111: 절연체, 111a: 절연체, 111b: 절연체, 112: 절연체, 113: 절연체, 113a: 절연체, 113b: 절연체, 113c: 절연체, 118: 희생층, 119: 희생층, 121a: 도전체, 121b: 도전체, 121c: 도전체, 121CM: 도전체, 121B: 도전체, 121G: 도전체, 121R: 도전체, 121PD: 도전체, 122a: 도전체, 122b: 도전체, 122c: 도전체, 123: 도전체, 123CM: 영역, 141a: EL층, 141b: EL층, 141c: EL층, 142: EL층, 150a: 발광 디바이스, 150b: 발광 디바이스, 150c: 발광 디바이스, 150B: 발광 디바이스, 150G: 발광 디바이스, 150R: 발광 디바이스, 150IR: 발광 디바이스, 160: 수광 디바이스, 162: 절연체, 163: 수지층, 164: 접착층, 165: 접착층, 166a: 착색층, 166b: 착색층, 166c: 착색층, 200: 트랜지스터, 202: 절연체, 210: 기판, 214: 절연체, 216: 도전체, 220: 절연체, 222: 절연체, 224: 절연체, 226: 절연체, 228: 도전체, 230: 도전체, 250: 절연체, 300: 트랜지스터, 310: 기판, 312: 소자 분리층, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 317: 절연체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 351: 기판, 352: 절연체, 353: 층, 354: 절연체, 355: 기능층, 356: 도전체, 357: 층, 359: 기판, 360: 절연체, 362: 절연체, 364: 절연체, 366: 도전체, 370: 절연체, 372: 절연체, 376: 도전체, 380: 절연체, 400: 화소 회로, 400A: 화소 회로, 400B: 화소 회로, 400C: 화소 회로, 400D: 화소 회로, 400E: 화소 회로, 400F: 화소 회로, 400G: 화소 회로, 400H: 화소 회로, 500: 트랜지스터, 500A: 트랜지스터, 500B: 트랜지스터, 500C: 트랜지스터, 500D: 트랜지스터, 501: 기판, 512: 절연체, 514: 절연체, 576: 절연체, 581: 절연체, 600: 용량, 600A: 용량, 1000: 표시 장치, 1280: 표시 모듈, 1281: 표시부, 1290: FPC, 1282: 회로부, 1283: 화소 회로부, 1283a: 화소 회로, 1284: 화소부, 1284a: 화소, 1285: 단자부, 1286: 배선부, 1291: 기판, 1292: 기판, 1430a: 발광 디바이스, 1430b: 발광 디바이스, 1430c: 발광 디바이스, 4400a: 발광 유닛, 4400b: 발광 유닛, 4411: 발광층, 4412: 발광층, 4413: 발광층, 4420: 층, 4420-1: 층, 4420-2:층, 4430: 층, 4430-1: 층, 4430-2: 층, 4440: 중간층, 5200: 휴대용 게임기, 5201: 하우징, 5202: 표시부, 5203: 버튼, 5300: 노트북형 정보 단말기, 5330a: 하우징, 5330b: 하우징, 5331: 표시부, 5350: 키보드부, 5500: 정보 단말기, 5510: 하우징, 5511: 표시부, 5701: 표시 패널, 5702: 표시 패널, 5703: 표시 패널, 5704: 표시 패널, 5900: 정보 단말기, 5901: 하우징, 5902: 표시부, 5903: 조작 버튼, 5904: 용두, 5905: 밴드, 6200: 전자 간판, 6201: 벽, 8000: 카메라, 8001: 하우징, 8002: 표시부, 8003: 조작 버튼, 8004: 셔터 버튼, 8006: 렌즈, 8100: 파인더, 8101: 하우징, 8102: 표시부, 8103: 버튼, 8200: 전자 기기, 8201: 장착부, 8202: 렌즈, 8203: 본체, 8204: 표시부, 8205: 케이블, 8206: 배터리, 8300: 전자 기기, 8301: 하우징, 8302: 표시부, 8303: 조작 버튼, 8304: 고정구, 8304a: 고정구, 8305: 렌즈, 8306: 다이얼, 8307: 다이얼, 8308: 구동부, 8310: 사용자, 8311: 사용자, 8750: 전자 기기, 8751: 표시 장치, 8752: 하우징, 8754: 장착부, 8754A: 이어폰, 8754B: 이어폰, 8756: 렌즈, 8757: 입력 단자, 8758: 출력 단자, 9000: 텔레비전 장치, 9001: 표시부, 9002: 하우징, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서
Claims (17)
- 반도체 장치로서,
제 1 회로와 제 2 회로를 가지고,
상기 제 1 회로는 발광 디바이스를 가지고,
상기 제 2 회로는 수광 디바이스와, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 1 용량 소자를 가지고,
상기 수광 디바이스는 제 1 단자와 제 2 단자를 가지고,
상기 발광 디바이스는 제 3 단자와 제 4 단자를 가지고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 2 트랜지스터의 게이트는 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 1 용량 소자의 한 쌍의 단자 중 한쪽에 전기적으로 접속되고,
상기 제 1 용량 소자의 한 쌍의 단자 중 다른 쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 수광 디바이스의 상기 제 1 단자에 전기적으로 접속되고,
상기 수광 디바이스의 상기 제 2 단자는 상기 발광 디바이스의 상기 제 3 단자에 전기적으로 접속되고,
상기 발광 디바이스의 상기 제 4 단자는 제 1 배선에 전기적으로 접속되고,
상기 제 1 배선은 상기 발광 디바이스의 상기 제 4 단자에 전위를 인가하는 배선으로서 기능하는, 반도체 장치. - 제 1 항에 있어서,
상기 제 3 트랜지스터의 게이트는 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 제 1 회로는 제 6 트랜지스터와 제 7 트랜지스터를 가지고,
상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 발광 디바이스의 상기 제 4 단자에 직접 전기적으로 접속되고,
상기 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 1 배선에 직접 전기적으로 접속되고,
상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 7 트랜지스터의 게이트에 전기적으로 접속되는, 반도체 장치. - 표시 장치로서,
제 3 항의 반도체 장치와, 제 1 구동 회로와, 제 2 구동 회로와, 제 2 배선과, 제 3 배선을 가지고,
상기 제 1 구동 회로는 상기 제 2 배선을 통하여 상기 제 6 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 2 구동 회로는 상기 제 3 배선을 통하여 상기 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고,
상기 제 1 구동 회로는 상기 제 2 배선에 선택 신호를 송신하는 기능을 가지고,
상기 제 2 구동 회로는 상기 제 3 배선에 화상 데이터 신호를 송신하는 기능을 가지는, 표시 장치. - 전자 기기로서,
제 4 항의 표시 장치와 하우징을 가지는, 전자 기기. - 반도체 장치로서,
제 2 회로와 제 3 회로를 가지고,
상기 제 2 회로는 제 1 수광 디바이스와, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 8 트랜지스터와, 제 1 용량 소자를 가지고,
상기 제 3 회로는 제 2 수광 디바이스와, 제 9 트랜지스터와, 제 10 트랜지스터와, 제 11 트랜지스터와, 제 12 트랜지스터와, 제 13 트랜지스터와, 제 14 트랜지스터와, 제 2 용량 소자를 가지고,
상기 제 1 수광 디바이스는 제 1 단자와 제 2 단자를 가지고,
상기 제 2 수광 디바이스는 제 5 단자와 제 6 단자를 가지고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 2 트랜지스터의 게이트는 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 1 용량 소자의 한 쌍의 단자 중 한쪽에 전기적으로 접속되고,
상기 제 1 용량 소자의 한 쌍의 단자 중 다른 쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제 14 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 8 트랜지스터의 소스 및 드레인 중 다른 쪽과 상기 제 1 수광 디바이스의 제 1 단자에 전기적으로 접속되고,
상기 제 9 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 10 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 10 트랜지스터의 게이트는 상기 제 11 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 2 용량 소자의 한 쌍의 단자 중 한쪽에 전기적으로 접속되고,
상기 제 2 용량 소자의 한 쌍의 단자 중 다른 쪽은 상기 제 12 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 13 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 13 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 14 트랜지스터의 소스 및 드레인 중 다른 쪽과 상기 제 2 수광 디바이스의 상기 제 5 단자에 전기적으로 접속되고,
상기 제 1 수광 디바이스의 상기 제 2 단자는 상기 제 2 수광 디바이스의 상기 제 6 단자에 전기적으로 접속되는, 반도체 장치. - 제 6 항에 있어서,
상기 제 3 트랜지스터의 게이트는 상기 제 11 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 4 트랜지스터의 게이트는 상기 제 12 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 5 트랜지스터의 게이트는 상기 제 13 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 8 트랜지스터의 게이트는 상기 제 14 트랜지스터의 게이트에 전기적으로 접속되는, 반도체 장치. - 제 7 항에 있어서,
상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 9 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되는, 반도체 장치. - 제 8 항에 있어서,
제 1 회로를 가지고,
상기 제 1 회로는 발광 디바이스를 가지고,
상기 발광 디바이스는 제 3 단자와 제 4 단자를 가지고,
상기 발광 디바이스의 상기 제 3 단자는 상기 제 1 수광 디바이스의 상기 제 2 단자와 상기 제 2 수광 디바이스의 상기 제 6 단자에 전기적으로 접속되고,
상기 발광 디바이스의 상기 제 4 단자는 제 1 배선에 전기적으로 접속되고,
상기 제 1 배선은 상기 발광 디바이스의 상기 제 4 단자에 전위를 인가하는 배선으로서 기능하는, 반도체 장치. - 제 8 항에 있어서,
제 1 회로를 가지고,
상기 제 1 회로는 발광 디바이스와, 제 6 트랜지스터와, 제 7 트랜지스터를 가지고,
상기 발광 디바이스는 제 3 단자와 제 4 단자를 가지고,
상기 발광 디바이스의 상기 제 3 단자는 상기 제 1 수광 디바이스의 상기 제 2 단자와 상기 제 2 수광 디바이스의 상기 제 6 단자에 전기적으로 접속되고,
상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 발광 디바이스의 상기 제 4 단자에 전기적으로 접속되고,
상기 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 배선에 전기적으로 접속되고,
상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 7 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 배선은 상기 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽에 전위를 인가하는 배선으로서 기능하는, 반도체 장치. - 반도체 장치로서,
제 2 회로와 제 3 회로를 가지고,
상기 제 2 회로는 제 1 수광 디바이스와, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 8 트랜지스터와, 제 15 트랜지스터와, 제 1 용량 소자를 가지고,
상기 제 3 회로는 제 2 수광 디바이스와, 제 9 트랜지스터와, 제 10 트랜지스터와, 제 11 트랜지스터와, 제 12 트랜지스터와, 제 13 트랜지스터와, 제 14 트랜지스터와, 제 2 용량 소자를 가지고,
상기 제 1 수광 디바이스는 제 1 단자와 제 2 단자를 가지고,
상기 제 2 수광 디바이스는 제 5 단자와 제 6 단자를 가지고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 2 트랜지스터의 게이트는 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 1 용량 소자의 한 쌍의 단자 중 한쪽에 전기적으로 접속되고,
상기 제 1 용량 소자의 한 쌍의 단자 중 다른 쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제 15 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 15 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 14 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 15 트랜지스터의 게이트는 상기 제 8 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 8 트랜지스터의 소스 및 드레인 중 다른 쪽과 상기 제 1 수광 디바이스의 제 1 단자에 전기적으로 접속되고,
상기 제 9 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 10 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 10 트랜지스터의 게이트는 상기 제 11 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 2 용량 소자의 한 쌍의 단자 중 한쪽에 전기적으로 접속되고,
상기 제 2 용량 소자의 한 쌍의 단자 중 다른 쪽은 상기 제 12 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 13 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 13 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 14 트랜지스터의 소스 및 드레인 중 다른 쪽과 상기 제 2 수광 디바이스의 상기 제 5 단자에 전기적으로 접속되고,
상기 제 1 수광 디바이스의 상기 제 2 단자는 상기 제 2 수광 디바이스의 상기 제 6 단자에 전기적으로 접속되는, 반도체 장치. - 제 11 항에 있어서,
상기 제 3 트랜지스터의 게이트는 상기 제 11 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 4 트랜지스터의 게이트는 상기 제 12 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 5 트랜지스터의 게이트는 상기 제 13 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 8 트랜지스터의 게이트는 상기 제 14 트랜지스터의 게이트에 전기적으로 접속되는, 반도체 장치. - 제 12 항에 있어서,
상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 9 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되는, 반도체 장치. - 제 13 항에 있어서,
제 1 회로를 가지고,
상기 제 1 회로는 발광 디바이스를 가지고,
상기 발광 디바이스는 제 3 단자와 제 4 단자를 가지고,
상기 발광 디바이스의 상기 제 3 단자는 상기 제 1 수광 디바이스의 상기 제 2 단자와 상기 제 2 수광 디바이스의 상기 제 6 단자에 전기적으로 접속되고,
상기 발광 디바이스의 상기 제 6 단자는 제 1 배선에 전기적으로 접속되고,
상기 제 1 배선은 상기 발광 디바이스의 상기 제 4 단자에 전위를 인가하는 배선으로서 기능하는, 반도체 장치. - 제 13 항에 있어서,
제 1 회로를 가지고,
상기 제 1 회로는 발광 디바이스와, 제 6 트랜지스터와, 제 7 트랜지스터를 가지고,
상기 발광 디바이스는 제 3 단자와 제 4 단자를 가지고,
상기 발광 디바이스의 상기 제 3 단자는 상기 제 1 수광 디바이스의 상기 제 2 단자와 상기 제 2 수광 디바이스의 상기 제 6 단자에 전기적으로 접속되고,
상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 발광 디바이스의 상기 제 4 단자에 전기적으로 접속되고,
상기 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 배선에 전기적으로 접속되고,
상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 7 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 배선은 상기 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽에 전위를 인가하는 배선으로서 기능하는, 반도체 장치. - 표시 장치로서,
제 10 항 또는 제 15 항의 반도체 장치와, 제 1 구동 회로와, 제 2 구동 회로와, 제 2 배선과, 제 3 배선을 가지고,
상기 제 1 구동 회로는 상기 제 2 배선을 통하여 상기 제 6 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 2 구동 회로는 상기 제 3 배선을 통하여 상기 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고,
상기 제 1 구동 회로는 상기 제 2 배선에 선택 신호를 송신하는 기능을 가지고,
상기 제 2 구동 회로는 상기 제 3 배선에 화상 데이터 신호를 송신하는 기능을 가지는, 표시 장치. - 전자 기기로서,
제 16 항의 표시 장치와 하우징을 가지는, 전자 기기.
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Non-Patent Citations (1)
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| B. Lamprecht et al., "Organic optoelectronic device fabrication using standard UV photolithography" phys. stat. sol. (RRL) 2, No.1, p.16-18 (2008) |
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