JP2022140373A - 半導体装置、表示装置、電子機器、及び半導体装置の動作方法 - Google Patents

半導体装置、表示装置、電子機器、及び半導体装置の動作方法 Download PDF

Info

Publication number
JP2022140373A
JP2022140373A JP2022035839A JP2022035839A JP2022140373A JP 2022140373 A JP2022140373 A JP 2022140373A JP 2022035839 A JP2022035839 A JP 2022035839A JP 2022035839 A JP2022035839 A JP 2022035839A JP 2022140373 A JP2022140373 A JP 2022140373A
Authority
JP
Japan
Prior art keywords
wiring
cell
data
transistor
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022035839A
Other languages
English (en)
Inventor
宏充 郷戸
Hiromitsu Goto
義元 黒川
Yoshimoto Kurokawa
一樹 津田
Kazuki Tsuda
智 大下
Satoshi Oshita
英史 力丸
Hidefumi Rikimaru
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2022140373A publication Critical patent/JP2022140373A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/13—Active-matrix OLED [AMOLED] displays comprising photosensors that control luminance
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2354/00—Aspects of interface with display user
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/14—Detecting light within display terminals, e.g. using a single or a plurality of photosensors
    • G09G2360/141—Detecting light within display terminals, e.g. using a single or a plurality of photosensors the light conveying information used for selecting or modulating the light emitting or modulating element
    • G09G2360/142—Detecting light within display terminals, e.g. using a single or a plurality of photosensors the light conveying information used for selecting or modulating the light emitting or modulating element the light being detected by light detection means within each pixel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Electroluminescent Light Sources (AREA)
  • Control Of El Displays (AREA)

Abstract

【課題】駆動速度が速い半導体装置を提供する。【解決手段】第１乃至第４セル、変換回路、及び第１乃至第４配線を有する半導体装置である。第１セルは第１配線と第３配線に電気的に接続され、第２セルは第２配線と第３配線に電気的に接続され、第３セルは第１配線と第４配線に電気的に接続され、第４セルは第２配線と第４配線に電気的に接続されている。変換回路は、第１配線と、第２配線と、に電気的に接続されている。第１、第２セルのそれぞれは、第１データと第２データの積に応じた結果として、第１配線に第１電流を流し、かつ第２配線に第２電流を流す機能を有する。第３、第４セルは、第１、第２配線のそれぞれに同じ量のベース電流を流す機能を有する。変換回路は、第１配線に流れる第１電流とベース電流の和と、第２配線に流れる第２電流とベース電流の和と、の差分電流に応じた電圧を、変換回路の出力端子から出力する機能を有する。【選択図】図１

Description

本発明の一態様は、半導体装置、表示装置、電子機器、及び半導体装置の動作方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、駆動方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフィック」、「ブレインモーフィック」、「ブレインインスパイア」などと呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。
「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。例えば、非特許文献１、及び非特許文献２には、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いて、人工ニューラルネットワークを構成した演算装置について開示されている。
また、人工ニューラルネットワークを構成した演算装置を、例えば、表示装置に表示する画像の補正などに利用する試みも行われる。例えば、特許文献１には、人工ニューラルネットワークを構成した演算回路を用いて、画像を観る人の好みに合わせた表示画像の輝度、色調などの調整が行われる表示装置について開示されている。
特開２０１８－３６６３９号公報
Ｍ． Ｋａｎｇ ｅｔ ａｌ．， "ＩＥＥＥ Ｊｏｕｒｎａｌ Ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ"， ２０１８， Ｖｏｌｕｍｅ ５３， Ｎｏ．２， ｐ．６４２－６５５． Ｊ． Ｚｈａｎｇ ｅｔ ａｌ．， "ＩＥＥＥ Ｊｏｕｒｎａｌ Ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ"， ２０１７， Ｖｏｌｕｍｅ ５２， Ｎｏ．４， ｐ．９１５－９２４．
人工ニューラルネットワークを構成した演算装置としては、例えば、重み係数と入力データとの積に応じたアナログ電流を足し合わせて、積和演算を行う演算回路が挙げられる。当該演算回路は、演算としてアナログ電流を用いるため、デジタル回路で構成した演算回路よりも回路規模を小さくすることができ、回路面積を小さくすることができる。また、当該演算回路は、演算で扱うアナログ電流を小さくなるように設計することによって、当該演算回路の消費電力を小さくすることができる。一方で、アナログ電流を小さくした場合、回路内に含まれる容量、配線、電極などへの電荷の充電に時間がかかるため、演算回路の動作が遅くなる場合がある。
本発明の一態様は、回路面積が低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、駆動速度が速い半導体装置を提供することを課題の一とする。又は、本発明の一態様は、上述したいずれかの半導体装置を含む表示装置を提供することを課題の一とする。又は、本発明の一態様は、上述した表示装置を有する電子機器を提供することを課題の一とする。又は、本発明の一態様は、駆動速度を速くするための半導体装置の動作方法を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置、新規な表示装置、又は新規な電子機器を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、第１セルと、第２セルと、第３セルと、第４セルと、変換回路と、第１配線と、第２配線と、第３配線と、第４配線と、を有する半導体装置である。第１セルは、第１配線と、第３配線と、に電気的に接続され、第２セルは、第２配線と、第３配線と、に電気的に接続され、第３セルは、第１配線と、第４配線と、に電気的に接続され、第４セルは、第２配線と、第４配線と、に電気的に接続されている。また、変換回路の第１入力端子は、第１配線に電気的に接続され、変換回路の第２入力端子は、第２配線に電気的に接続されている。第１セルは、２つの第１データの一方に応じた第１電位を保持する機能と、２つの第１データの一方と第３配線から第１セルに入力される第２データとの積に応じた第１電流を第１配線に流す機能を有する。また、第２セルは、２つの第１データの他方に応じた第２電位を保持する機能と、２つの第１データの他方と第３配線から第２セルに入力される第２データとの積に応じた第２電流を第２配線に流す機能を有する。なお、２つの第１データのいずれか一、又は両方の値は０である。また、第３セルは、第３データに応じた第３電位を保持する機能と、第３データと第４配線から第３セルに入力される第４データとの積に応じた第３電流を第１配線に流す機能を有する。また、第４セルは、第３データに応じた第３電位を保持する機能と、第３データと第４配線から第４セルに入力される第４データとの積に応じた第４電流を第２配線に流す機能を有する。変換回路は、変換回路の第１入力端子に入力される第１電流と第３電流の和と、変換回路の第２入力端子に入力される第２電流と第４電流の和と、の差分電流に応じた電圧を、変換回路の出力端子から出力する機能を有する。
（２）
又は、本発明の一態様は、上記（１）において、変換回路が第１データと、第２データとの積和に応じた電圧値を出力する構成としてもよい。
（３）
又は、本発明の一態様は、上記（１）、又は（２）において、第１参照セルと、第２参照セルと、を有する構成としてもよい。特に、第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、第１容量と、を有し、第１参照セルと、第２参照セルと、のそれぞれは、第３トランジスタと、第４トランジスタと、第２容量と、を有する構成とすることが好ましい。なお、第２トランジスタと、第４トランジスタと、のそれぞれは、サブスレショルド領域の範囲で動作する電流を流す機能を有することが好ましい。第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれにおいて、第１トランジスタのソース又はドレインの一方は、第２トランジスタのゲートと、第１容量の第１端子と、に電気的に接続されていることが好ましい。また、第１セルにおいて、第１トランジスタのソース又はドレインの他方は、第２トランジスタのソース又はドレインの一方と、第１配線と、に電気的に接続され、第１容量の第２端子は、第３配線に電気的に接続されていることが好ましい。また、第２セルにおいて、第１トランジスタのソース又はドレインの他方は、第２トランジスタのソース又はドレインの一方と、第２配線と、に電気的に接続され、第１容量の第２端子は、第３配線に電気的に接続されていることが好ましい。また、第３セルにおいて、第１トランジスタのソース又はドレインの他方は、第２トランジスタのソース又はドレインの一方と、第１配線と、に電気的に接続され、第１容量の第２端子は、第４配線に電気的に接続されていることが好ましい。また、第４セルにおいて、第１トランジスタのソース又はドレインの他方は、第２トランジスタのソース又はドレインの一方と、第２配線と、に電気的に接続され、第１容量の第２端子は、第４配線に電気的に接続されていることが好ましい。また、第１参照セル、及び第２参照セルにおいて、第３トランジスタのソース又はドレインの一方は、第４トランジスタのゲートと、第２容量の第１端子と、に電気的に接続されていることが好ましい。また、第１参照セルにおいて、第３トランジスタのソース又はドレインの他方は、第４トランジスタのソース又はドレインの一方と、第３配線と、に電気的に接続され、第２容量の第２端子は、第３配線に電気的に接続されていることが好ましい。また、第２参照セルにおいて、第３トランジスタのソース又はドレインの他方は、第４トランジスタのソース又はドレインの一方と、第４配線と、に電気的に接続され、第２容量の第２端子は、第４配線に電気的に接続されていることが好ましい。
（４）
又は、本発明の一態様は、上記（１）乃至（３）のいずれか一において、第１層と、第２層と、を有する構成としてもよい。また、第１層は、第１セルと、第２セルと、第３セルと、第４セルと、を有し、第２層は、受光素子を有することが好ましい。また、第２層は、第１層の上方に位置することが好ましい。また、受光素子は、第３配線に電気的に接続されていることが好ましい。特に、受光素子は、光を受光することで、光の強度に応じた電流を発生させる機能と、電流を、第３データとして、第３配線に流す機能を有することが好ましい。
（５）
又は、本発明の一態様は、上記（４）の半導体装置と、発光デバイスと、を有する表示装置である。特に、発光デバイスは、第２層に含まれていることが好ましい。
（６）
又は、本発明の一態様は、上記（５）の表示装置と、筐体と、を有する電子機器である。
（７）
又は、本発明の一態様は、第１セルと、第２セルと、第３セルと、第４セルと、変換回路と、第１配線と、第２配線と、第３配線と、第４配線と、を有する半導体装置の動作方法である。特に、第１セルは、第１配線と、第３配線と、に電気的に接続され、第２セルは、第２配線と、第３配線と、に電気的に接続され、第３セルは、第１配線と、第４配線と、に電気的に接続され、第４セルは、第２配線と、第４配線と、に電気的に接続されている。また、変換回路の第１入力端子は、第１配線に電気的に接続され、変換回路の第２入力端子は、第２配線に電気的に接続されている。半導体装置の動作方法は、第１ステップと、第２ステップと、第３ステップと、第４ステップと、を有する。第１ステップは、第１セルに、２つの第１データの一方に応じた第１電位を書き込むステップと、第２セルに２つの第１データの他方に応じた第２電位を書き込むステップと、を有する。第２ステップは、第３セルと第４セルとのそれぞれに、第３データに応じた第３電位を書き込むステップを有する。第３ステップは、第２データを第３配線に送信するステップと、第４データを第４配線に送信するステップと、を有する。第４ステップは、第１セルが、２つの第１データの一方と、第２データと、の積に応じた第１電流を第１配線に流すステップと、第２セルが、２つの第１データの他方と、第２データと、の積に応じた第２電流を第２配線に流すステップと、第３セルが、第３データと、第４データと、の積に応じた第３電流を第１配線に流すステップと、第４セルが、第３データと、第４データと、の積に応じた第４電流を第２配線に流すステップと、変換回路が、変換回路の第１入力端子に入力される第１電流と第３電流の和と、変換回路の第２入力端子に入力される第２電流と第４電流の和と、の差分電流に応じた電圧を、変換回路の出力端子から出力するステップと、を有する。
（８）
又は、本発明の一態様は、第１セルと、第２セルと、第３セルと、第４セルと、変換回路と、第１配線と、第２配線と、第３配線と、第４配線と、を有する半導体装置の動作方法である。特に、半導体装置において、第１セルは、第１配線と、第３配線と、に電気的に接続され、第２セルは、第２配線と、第３配線と、に電気的に接続され、第３セルは、第１配線と、第４配線と、に電気的に接続され、第４セルは、第２配線と、第４配線と、に電気的に接続され、変換回路の第１入力端子は、第１配線に電気的に接続され、変換回路の第２入力端子は、第２配線に電気的に接続されている。なお、半導体装置には、第１データと、第２データと、第３データと、第４データと、が入力される。第１データは２つのデータを有し、２つのデータのいずれか一、又は両方の値は０であり、２つのデータの一方は、第１配線から第１セルに入力されるデータであり、２つのデータの他方は、第２配線から第２セルに入力されるデータであり、第２データは、第３配線から第１セル及び第２セルに入力されるデータであり、第３データは、第１配線から第３セルに入力され、かつ第２配線から第４セルに入力されるデータであり、第４データは、第４配線から第３セル及び第４セルに入力されるデータである。半導体装置の動作方法は、第１ステップと、第２ステップと、を有する。第１ステップは、第１セルに、２つのデータの一方に応じた第１電位が保持されて、２つのデータの一方と、第３配線から第１セルに入力される第２データと、の積に応じた第１電流が、第１セルから第１配線に流されるステップと、第２セルに２つのデータの他方に応じた第２電位が保持されて、２つのデータの他方と、第３配線から第２セルに入力される第２データと、の積に応じた第２電流が、第２セルから第２配線に流されるステップと、第３セルに、第３データに応じた第３電位が保持されて、第３データと、第４配線から第３セルに入力される第４データと、の積に応じた第３電流が、第３セルから第１配線に流されるステップと、第４セルに、第３データに応じた第３電位が保持されて、第３データと、第４配線から第４セルに入力される第４データと、の積に応じた第４電流が、第４セルから第２配線に流されるステップと、を有する。第２ステップは、変換回路が、変換回路の第１入力端子に入力される第１電流と第３電流の和と、変換回路の第２入力端子に入力される第２電流と第４電流の和と、の差分電流に応じた電圧を、変換回路の出力端子から出力するステップを有する。
（９）
又は、本発明の一態様は、上記（８）において、第３ステップと、第４ステップと、第５ステップと、第６ステップと、第７ステップと、第８ステップと、を有する、半導体装置の動作方法としてもよい。具体的には、第３ステップは、第１モード、第２モード、及び第３モードのいずれか一が選択されるステップを有する。第４ステップは、第３ステップにおいて第１モードが選択された場合に、第６ステップに移行するステップと、第３ステップにおいて第１モードが選択されなかった場合に、第５ステップに移行するステップと、を有する。第５ステップは、第３ステップにおいて第２モードが選択された場合に、第７ステップに移行するステップと、第３ステップにおいて第２モードが選択されなかった場合に、第８ステップに移行するステップと、を有する。また、第６ステップは、第４データをＤＸＬに設定するステップを有する。第７ステップは、第４データをＤＸＭに設定するステップを有する。第８ステップは、第４データをＤＸＳに設定するステップを有する。なお、ＤＸＬは、ＤＸＭ、及びＤＸＳよりも大きい値であり、ＤＸＭは、ＤＸＳよりも大きい値であり、ＤＸＳは、正の値である。また、第６ステップ、第７ステップ、及び第８ステップのいずれか一が行われた後に、第１ステップ、及び第２ステップが行われることが好ましい。
（１０）
又は、本発明の一態様は、上記（８）において、第３ステップと、第４ステップと、第５ステップと、第６ステップと、第７ステップと、第８ステップと、を有し、上記（９）と異なる、半導体装置の動作方法としてもよい。具体的には、第３ステップは、第１モード、第２モード、及び第３モードのいずれか一が選択されるステップを有する。第４ステップは、第３ステップにおいて第１モードが選択された場合に、第６ステップに移行するステップと、第３ステップにおいて第１モードが選択されなかった場合に、第５ステップに移行するステップと、を有する。第５ステップは、第３ステップにおいて第２モードが選択された場合に、第７ステップに移行するステップと、第３ステップにおいて第２モードが選択されなかった場合に、第８ステップに移行するステップと、を有する。第６ステップは、第３データをＤＷＬに設定するステップを有する。第７ステップは、第３データをＤＷＭに設定するステップを有する。第８ステップは、第３データをＤＷＳに設定するステップを有する。なお、ＤＷＬは、ＤＷＭ、及びＤＷＳよりも大きい値であり、ＤＷＭは、ＤＷＳよりも大きい値であり、ＤＷＳは、正の値である。また、第６ステップ、第７ステップ、及び第８ステップのいずれか一が行われた後に、第１ステップ、及び第２ステップが行われることが好ましい。
（１１）
又は、本発明の一態様は、第１セルと、第２セルと、複数の第３セルと、複数の第４セルと、変換回路と、第１配線と、第２配線と、第３配線と、複数の第４配線と、を有する半導体装置の動作方法である。特に、半導体装置において、第１セルは、第１配線と、第３配線と、に電気的に接続され、第２セルは、第２配線と、第３配線と、に電気的に接続され、複数の第３セルのそれぞれは、第１配線に電気的に接続され、複数の第３セルは、複数の第４配線に一対一で電気的に接続され、複数の第４セルのそれぞれは、第２配線に電気的に接続され、複数の第４セルは、複数の第４配線に一対一で電気的に接続され、変換回路の第１入力端子は、第１配線に電気的に接続され、変換回路の第２入力端子は、第２配線に電気的に接続されている。なお、半導体装置には、第１データと、第２データと、第３データと、第４データと、が入力される。第１データは２つのデータを有し、２つのデータのいずれか一、又は両方の値は０であり、２つのデータの一方は、第１配線から第１セルに入力されるデータであり、２つのデータの他方は、第２配線から第２セルに入力されるデータであり、第２データは、第３配線から第１セル及び第２セルに入力されるデータであり、第３データは、第１配線から複数の第３セルに入力され、かつ第２配線から複数の第４セルに入力されるデータであり、第４データは、第４配線から第３セル及び第４セルに入力されるデータである。半導体装置の動作方法は、第１ステップと、第２ステップと、を有する。第１ステップは、第１セルに、２つのデータの一方に応じた第１電位が保持されて、２つのデータの一方と、第３配線から第１セルに入力される第２データと、の積に応じた第１電流が、第１セルから第１配線に流されるステップと、第２セルに、２つのデータの他方に応じた第２電位が保持されて、２つのデータの他方と、第３配線から第２セルに入力される第２データと、の積に応じた第２電流が、第２セルから第２配線に流されるステップと、複数の第３セルのそれぞれに第３データに応じた第３電位が保持されて、第３データと、第４配線から第３セルに入力される第４データと、の積に応じた第３電流が、複数の第３セルのそれぞれから第１配線に流されるステップと、複数の第４セルのそれぞれに第３データに応じた第３電位が保持されて、第３データと、第４配線から第４セルに入力される第４データと、の積に応じた第４電流が、複数の第４セルのそれぞれから第２配線に流されるステップと、を有する。第２ステップは、変換回路が、変換回路の第１入力端子に入力される電流量と、変換回路の第２入力端子に入力される電流量と、の差分電流に応じた電圧を、変換回路の出力端子から出力するステップを有する。
（１２）
又は、本発明の一態様は、上記（１１）において、第３ステップと、第４ステップと、第５ステップと、第６ステップと、第７ステップと、第８ステップと、を有する、半導体装置の動作方法としてもよい。具体的には、第３ステップは、第１モード、第２モード、及び第３モードのいずれか一が選択されるステップを有する。第４ステップは、第３ステップにおいて第１モードが選択された場合に、第６ステップに移行するステップと、第３ステップにおいて第１モードが選択されなかった場合に、第５ステップに移行するステップと、を有する。第５ステップは、第３ステップにおいて第２モードが選択された場合に、第７ステップに移行するステップと、第３ステップにおいて第２モードが選択されなかった場合に、第８ステップに移行するステップと、を有する。第６ステップは、第４データを入力する第４配線の配線数をＲＬに設定するステップを有する。第７ステップは、第４データを入力する第４配線の配線数をＲＭに設定するステップを有する。第８ステップは、第４データを入力する第４配線の配線数をＲＳに設定するステップを有する。なお、ＲＬは、ＲＭ、及びＲＳよりも大きい正の整数であり、ＲＭは、ＲＳよりも大きい正の整数であり、ＲＳは、正の整数である。また、第６ステップ、第７ステップ、及び第８ステップのいずれか一が行われた後に、第１ステップ、及び第２ステップが行われることが好ましい。
（１３）
又は、本発明の一態様は、上記（９）、（１０）、及び（１２）のいずれか一において、半導体装置が行う演算処理が、画像を用いた認証動作であった場合、第３ステップにおいて、第１モードが選択される、半導体装置の動作方法としてもよい。
（１４）
又は、本発明の一態様は、上記（９）、（１０）、及び（１２）のいずれか一において、第３ステップにおいて、半導体装置に供給される電力から判断して、第１モード、第２モード、及び第３モードのいずれか一が選択される、半導体装置の動作方法としてもよい。
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、又はパッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、半導体装置を有している場合がある。
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。
また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、０Ωよりも高い抵抗値を有する配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース－ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、「抵抗値を有する領域」などの用語に言い換えることができる場合がある。逆に「抵抗」、「負荷」、「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる場合がある。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。また、「容量素子」、「寄生容量」、「ゲート容量」などという用語は、「容量」などの用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」、「ゲート容量」などの用語に言い換えることができる場合がある。また、「容量」の「一対の電極」という用語は、「一対の導電体」、「一対の導電領域」、「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース又はドレインの用語は、互いに言い換えることができる場合がある。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。または、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路などを実現することができる。
また、回路図上では、単一の回路素子が図示されている場合でも、当該回路素子が複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合は、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合は、当該スイッチが２個以上のトランジスタを有し、２個以上のトランジスタが直列、又は並列に電気的に接続され、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
また、本明細書等において、ノードは、回路構成及びデバイス構造に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
また、本明細書等において、「高レベル電位」、「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
また、本明細書等において、「上に」、及び「下に」といったような配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」、及び「下」といった用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの上方の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの下方の電極Ｂ」の表現であれば、絶縁層Ａの下に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、マトリクス状に配置された構成要素、及びその位置関係を説明するために、「行」、「列」といった語句を使用する場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「行方向」という表現は、示している図面の向きを９０度回転することによって、「列方向」と言い換えることができる場合がある。
また、本明細書等において、「膜」、及び「層」の語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
また、本明細書等において「電極」、「配線」、及び「端子」といった用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」又は「配線」の用語は、複数の「電極」又は「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、又は「端子」が一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、又は「端子」の用語は、場合によって、「領域」などの用語に置き換える場合がある。
また、本明細書等において、「配線」、「信号線」、及び「電源線」といった用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１５族元素など（但し、酸素、水素は含まない）がある。
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。そのため、スイッチは、制御端子とは別に、電流を流す端子を２つ、又は３つ以上有する場合がある。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、例えば、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態、ソース電極とドレイン電極との間に電流を流すことができる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
また、本明細書等において、メタルマスク、またはＦＭＭ（ファインメタルマスク、高精細なメタルマスク）を用いて作製されるデバイスをＭＭ（メタルマスク）構造のデバイスと呼称する場合がある。また、本明細書等において、メタルマスク、またはＦＭＭを用いることなく作製されるデバイスをＭＭＬ（メタルマスクレス）構造のデバイスと呼称する場合がある。
なお、本明細書等において、各色の発光デバイス（ここでは青（Ｂ）、緑（Ｇ）、及び赤（Ｒ））で、発光層を作り分ける、または発光層を塗り分ける構造をＳＢＳ（Ｓｉｄｅ Ｂｙ Ｓｉｄｅ）構造と呼ぶ場合がある。また、本明細書等において、白色光を発することのできる発光デバイスを白色発光デバイスと呼ぶ場合がある。なお、白色発光デバイスは、着色層（例えば、カラーフィルタ）と組み合わせることで、フルカラー表示の表示装置とすることができる。
また、発光デバイスは、シングル構造と、タンデム構造とに大別することができる。シングル構造のデバイスは、一対の電極間に１つの発光ユニットを有し、当該発光ユニットは、１以上の発光層を含む構成とすることが好ましい。白色発光を得るには、２以上の発光層の各々の発光が補色の関係となるような発光層を選択すればよい。例えば、第１の発光層の発光色と第２の発光層の発光色を補色の関係になるようにすることで、発光デバイス全体として白色発光する構成を得ることができる。また、発光層を３つ以上有する発光デバイスの場合も同様である。
タンデム構造のデバイスは、一対の電極間に２以上の複数の発光ユニットを有し、各発光ユニットは、１以上の発光層を含む構成とすることが好ましい。白色発光を得るには、複数の発光ユニットの発光層からの光を合わせて白色発光が得られる構成とすればよい。なお、白色発光が得られる構成については、シングル構造の構成と同様である。なお、タンデム構造のデバイスにおいて、複数の発光ユニットの間には、電荷発生層などの中間層を設けると好適である。
また、上述の白色発光デバイス（シングル構造またはタンデム構造）と、ＳＢＳ構造の発光デバイスと、を比較した場合、ＳＢＳ構造の発光デバイスは、白色発光デバイスよりも消費電力を低くすることができる。消費電力を低く抑えたい場合は、ＳＢＳ構造の発光デバイスを用いると好適である。一方で、白色発光デバイスは、製造プロセスがＳＢＳ構造の発光デバイスよりも簡単であるため、製造コストを低くすることができる、又は製造歩留まりを高くすることができるため、好適である。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
本発明の一態様によって、回路面積が低減された半導体装置を提供することができる。又は、本発明の一態様によって、駆動速度が速い半導体装置を提供することができる。又は、本発明の一態様によって、上述したいずれかの半導体装置を含む表示装置を提供することができる。又は、本発明の一態様によって、上述した表示装置を有する電子機器を提供することができる。又は、本発明の一態様によって、駆動速度を速くするための半導体装置の動作方法を提供することができる。又は、本発明の一態様によって、新規な半導体装置、新規な表示装置、又は新規な電子機器を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は、半導体装置の構成例を示したブロック図である。 図２は、半導体装置の構成例を示したブロック図である。 図３は、半導体装置の動作例を示したタイミングチャートである。 図４は、半導体装置の動作例を示したブロック図である。 図５は、半導体装置の動作例を示したフローチャートである。 図６は、半導体装置の動作例を示したブロック図である。 図７は、半導体装置の動作例を示したブロック図である。 図８は、半導体装置の構成例を示したブロック図である。 図９は、半導体装置の動作例を示したフローチャートである。 図１０は、半導体装置の動作例を示したフローチャートである。 図１１は、半導体装置の動作例を示したフローチャートである。 図１２（Ａ）乃至図１２（Ｃ）は、半導体装置に含まれている回路の構成例を示したブロック図又は回路図である。 図１３（Ａ）乃至図１３（Ｄ）は、半導体装置に含まれている回路の構成例を示した回路図である。 図１４は、半導体装置に含まれている回路の構成例を示したブロック図である。 図１５は、半導体装置に含まれている回路の動作例を示したフローチャートである。 図１６は、半導体装置に含まれている回路の動作例を示したタイミングチャートである。 図１７は、表示装置の構成例を示したブロック図である。 図１８は、表示装置の構成例を説明する図である。 図１９は、表示装置の構成例を示した断面模式図である。 図２０（Ａ）、及び図２０（Ｂ）は、トランジスタの構成例を示した断面模式図である。 図２１（Ａ）、及び図２１（Ｂ）は、トランジスタの構成例を示した断面模式図である。 図２２（Ａ）乃至図２２（Ｃ）は、発光デバイスの構成例を示した模式図である。 図２３は、表示装置の構成例を示した断面模式図である。 図２４（Ａ）、及び図２４（Ｂ）は、表示装置の構成例を示した断面模式図である。 図２５（Ａ）乃至図２５（Ｃ）は、表示装置の構成例を示した断面模式図である。 図２６（Ａ）乃至図２６（Ｄ）は、表示装置の構成例を示した断面模式図である。 図２７（Ａ）は、表示装置に含まれる画素回路の構成例を示した回路図であり、図２７（Ｂ）は、表示装置に含まれる画素回路の構成例を示した斜視図である。 図２８（Ａ）乃至図２８（Ｄ）は、表示装置に含まれる画素回路の構成例を示した回路図である。 図２９（Ａ）乃至図２９（Ｄ）は、表示装置に含まれる画素回路の構成例を示した回路図である。 図３０（Ａ）、及び図３０（Ｂ）は、表示装置に含まれる発光デバイス、及び受光素子の構成例を示した上面図である。 図３１（Ａ）乃至図３１（Ｄ）は、表示装置に含まれる発光デバイス、受光素子、及び接続電極の構成例を示した断面模式図である。 図３２（Ａ）はＩＧＺＯの結晶構造の分類を説明する図であり、図３２（Ｂ）は結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図３２（Ｃ）は結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。 図３３（Ａ）、及び図３３（Ｂ）は、表示モジュールの構成例を示した図である。 図３４（Ａ）乃至図３４（Ｆ）は、電子機器の構成例を示した図である。 図３５（Ａ）、及び図３５（Ｂ）は、表示モジュールの構成例を示した図である。 図３６（Ａ）、及び図３６（Ｂ）は、電子機器の構成例を示した図である。 図３７（Ａ）乃至図３７（Ｃ）は、電子機器の構成例を示した図である。 図３８（Ａ）乃至図３８（Ｄ）は、電子機器の構成例を示した図である。 図３９は、実施例で扱った半導体装置の構成を示したブロック図である。 図４０は、実施例で扱った半導体装置の構成を示した回路図である。 図４１は、実施例で扱った半導体装置の平面写真である。 図４２（Ａ）は、実施例で扱った半導体装置の構成を示したレイアウト図であり、図４２（Ｂ）は、実施例で扱った半導体装置の断面写真である。 図４３（Ａ）、及び図４３（Ｂ）は、実施例で扱った半導体装置の乗算特性を示したグラフである。 図４４は、実施例で扱った半導体装置の乗算特性を示したグラフである。 図４５（Ａ）は、実施例で扱った半導体装置から出力される電流量の分布を示したグラフであり、図４５（Ｂ）は、実施例で扱った半導体装置に含まれるトランジスタのしきい値電圧のばらつきと、半導体装置から出力される電流量と、の関係を示したシミュレーション結果のグラフである。 図４６は、実施例で扱った半導体装置の保持特性を示したグラフである。 図４７は、手書き文字認識の動作を示すフローチャートである。 図４８は、実施例で扱った半導体装置における、演算時間と、手書き文字認識の正答率と、の関係を示したグラフである。 図４９は、実施例で扱った半導体装置において、手書き文字認識の処理を行ったときの処理量を示すグラフである。 図５０（Ａ）、及び図５０（Ｂ）は、１本の配線に接続されているセル数と、出力される電流量、及び当該配線の電位の関係性を示したシミュレーション結果のグラフである。 図５１は、実施例で扱った半導体装置と、ＡＳＩＣと、ＦＰＧＡと、ＧＰＵと、のベンチマークを示したグラフである。
人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）において、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼称する場合がある。
また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼称する場合がある。
ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する場合がある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物が含まれている場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、本明細書の図面において、各実施の形態に係る構成を説明するため、平面図を用いる場合がある。平面図とは、一例として、構成を水平方向に切断した面（切り口）の様子を示す図である。また、平面図にかくれ線（例えば破線）が記載されていることで、構成に含まれている複数の要素の位置関係、又は当該複数の要素の重なりの関係を示すことができる。なお、本明細書等において、「平面図」という用語は、「投影図」、「上面図」、又は「下面図」という用語に置き換えることができるものとする。また、状況によっては、構成を水平方向に切断した面（切り口）でなく、水平方向とは異なる方向に切断した面（切り口）を平面図と呼ぶ場合がある。
また、本明細書の図面において、各実施の形態に係る構成を説明するため、断面図を用いる場合がある。断面図とは、一例として、構成を垂直方向に切断した面（切り口）の様子を示す図である。なお、本明細書等において、「断面図」という用語は、「正面図」、又は「側面図」という用語に置き換えることができるものとする。また、状況によっては、構成を垂直方向に切断した面（切り口）でなく、垂直方向とは異なる方向に切断した面（切り口）を断面図と呼ぶ場合がある。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。また、図面等において、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記している場合、本明細書等において区別する必要が無いときには、識別用の符号を記載しない場合がある。
また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置である、演算回路について説明する。
＜演算回路の構成例１＞
図２は、正、負、又は“０”の第１データと、正、又は“０”の第２データと、の積和演算を行う演算回路の構成例を示している。図２に示す演算回路ＭＡＣ１は、各セルに保持した電位に応じた第１データと、入力される電位に応じた第２データと、の積和演算を行い、かつ当該積和演算の結果を用いて関数の演算を行う回路である。また、当該関数としては、例えば、ニューラルネットワークにおける演算を行う場合には、活性化関数とすることができる。なお、第１データ、及び第２データは、一例としては、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
演算回路ＭＡＣ１は、回路ＷＣＳと、回路ＸＣＳと、回路ＷＳＤと、回路ＳＷＤと、回路ＳＷＳ１と、回路ＳＷＳ２と、回路ＩＴＳと、セルアレイＣＡと、を有する。
セルアレイＣＡは、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］（ｍは１以上の整数であり、ｎは１以上の整数である）と、セルＩＭｒ［１，１］乃至セルＩＭｒ［ｍ，ｎ］と、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］と、を有する。なお、図２では、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］、セルＩＭｒ［１，１］乃至セルＩＭｒ［ｍ，ｎ］、及びセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のうち、セルＩＭ［１，ｊ］（ｊは１以上ｎ以下の整数である）と、セルＩＭ［ｍ，ｊ］と、セルＩＭｒ［１，ｊ］と、セルＩＭｒ［ｍ，ｊ］と、セルＩＭｒｅｆ［１］と、セルＩＭｒｅｆ［ｍ］と、を抜粋して図示している。
また、図２において、同じアドレスに位置する、セルＩＭとセルＩＭｒとをまとめて回路ＣＥＳと図示している。また、演算回路ＭＡＣ１において、回路ＣＥＳは、同じアドレスに位置するセルＩＭとセルＩＭｒを１組として、第１データを保持する機能を有する。具体的には、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］、及びセルＩＭｒ［１，１］乃至セルＩＭｒ［ｍ，ｎ］のそれぞれは、一例として、第１データに応じた電流量に相当する電位を保持する機能を有する。
セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］は、一例として、保持した電位と積和演算を行うために必要になる第２データに応じた電位を配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に供給する機能を有する。
なお、図２のセルアレイＣＡは、セルがｍ行２×ｎ＋１列のマトリクス状に配置されているが、セルアレイＣＡは、セルが１行以上かつ３列以上、マトリクス状に配置されている構成であればよい。
また、セルＩＭｒは、セルＩＭと同様の構成とすることができる。図２のセルＩＭｒは、一例として、セルＩＭと同様の構成として図示している。また、セルＩＭとセルＩＭｒとのそれぞれに含まれているトランジスタ、容量などを互いに区別できるように、セルＩＭｒに含まれているトランジスタ、容量を示す符号には「ｒ」を付している。
セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれは、一例として、トランジスタＦ１と、トランジスタＦ２と、容量Ｃ５と、を有し、セルＩＭｒ［１，１］乃至セルＩＭｒ［ｍ，ｎ］のそれぞれは、一例として、トランジスタＦ１ｒと、トランジスタＦ２ｒと、容量Ｃ５ｒと、を有し、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれは、一例として、トランジスタＦ１ｍと、トランジスタＦ２ｍと、容量Ｃ５ｍと、を有する。
特に、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］、及びセルＩＭｒ［１，１］乃至セルＩＭｒ［ｍ，ｎ］のそれぞれに含まれているトランジスタＦ１のサイズ（例えば、チャネル長、チャネル幅、トランジスタの構成など）は互いに等しいことが好ましく、また、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］、及びセルＩＭｒ［１，１］乃至セルＩＭｒ［ｍ，ｎ］のそれぞれに含まれているトランジスタＦ２のサイズは互いに等しいことが好ましい。また、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに含まれているトランジスタＦ１ｍのサイズは互いに等しいことが好ましく、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに含まれているトランジスタＦ２ｍのサイズは互いに等しいことが好ましい。また、トランジスタＦ１とトランジスタＦ１ｒとトランジスタＦ１ｍのサイズは互いに等しいことが好ましく、トランジスタＦ２とトランジスタＦ２ｒとトランジスタＦ２ｍのサイズは互いに等しいことが好ましい。
トランジスタのサイズを互いに等しくすることによって、それぞれのトランジスタの電気特性をほぼ等しくすることができる。そのため、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］、及びセルＩＭｒ［１，１］乃至セルＩＭｒ［ｍ，ｎ］のそれぞれに含まれているトランジスタＦ１、及びトランジスタＦ１ｒのサイズを等しくし、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］、及びセルＩＭｒ［１，１］乃至セルＩＭｒ［ｍ，ｎ］のそれぞれに含まれているトランジスタＦ２、及びトランジスタＦ２ｒのサイズを等しくすることによって、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］、及びセルＩＭｒ［１，１］乃至セルＩＭｒ［ｍ，ｎ］のそれぞれは、互いに同一の条件である場合において、ほぼ同じ動作を行うことができる。ここでの同一の条件とは、例えば、トランジスタＦ１とトランジスタＦ１ｒのそれぞれのソース、ドレイン、ゲートなどの電位、トランジスタＦ２とトランジスタＦ２ｒのそれぞれのソース、ドレイン、ゲートなどの電位、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］、及びセルＩＭｒ［１，１］乃至セルＩＭｒ［ｍ，ｎ］のそれぞれに入力されている電圧などが等しいことを指す。また、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに含まれているトランジスタＦ１ｍのサイズを等しくし、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに含まれているトランジスタＦ２ｍのサイズを等しくすることによって、例えば、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］は、動作、及び当該動作の結果をほぼ同一にすることができる。具体的には、互いに同一の条件である場合において、ほぼ同じ動作を行うことができる。ここでの同一の条件とは、例えば、トランジスタＦ１ｍのソース、ドレイン、ゲートなどの電位、トランジスタＦ２ｍのソース、ドレイン、ゲートなどの電位、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに入力されている電圧が等しいことなどを指す。
なお、トランジスタＦ１、トランジスタＦ１ｒ、及びトランジスタＦ１ｍは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＦ１、トランジスタＦ１ｒ、トランジスタＦ１ｍは、オン状態のときは飽和領域で動作してもよく、また、線形領域で動作する場合と飽和領域で動作する場合とが混在してもよい。
また、トランジスタＦ２、トランジスタＦ２ｒ、及びトランジスタＦ２ｍは、特に断りの無い場合は、サブスレッショルド領域で動作する場合（つまり、トランジスタＦ２、トランジスタＦ２ｒ、又はトランジスタＦ２ｍにおいて、ゲート－ソース間電圧がしきい値電圧よりも低い場合、より好ましくは、ドレイン電流がゲート－ソース間電圧に対して指数関数的に増大する場合）を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、サブスレッショルド領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。このため、トランジスタＦ２、トランジスタＦ２ｒ、及びトランジスタＦ２ｍは、ソース－ドレイン間にオフ電流が流れるように動作する場合を含む。
また、トランジスタＦ１、トランジスタＦ１ｒ、及び／又はトランジスタＦ１ｍは、一例として、ＯＳトランジスタであることが好ましい。加えて、トランジスタＦ１、トランジスタＦ１ｒ、及び／又はトランジスタＦ１ｍのチャネル形成領域は、インジウム、ガリウム、亜鉛の少なくとも一を含む酸化物であることがより好ましい。また、当該酸化物の代わりとしては、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物を用いてもよい。また、トランジスタＦ１、トランジスタＦ１ｒ、及び／又はトランジスタＦ１ｍは、ＯＳトランジスタ以外としては、チャネル形成領域にシリコンを含むトランジスタ（以下、Ｓｉトランジスタと呼称する）とすることができる。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼称する場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることができる。
トランジスタＦ１、トランジスタＦ１ｒ、及び／又はトランジスタＦ１ｍとして、ＯＳトランジスタを用いることにより、トランジスタＦ１、トランジスタＦ１ｒ、及び／又はトランジスタＦ１ｍのリーク電流を抑えることができるため、演算回路の消費電力を低減することができる。具体的には、トランジスタＦ１、トランジスタＦ１ｒ、及び／又はトランジスタＦ１ｍが非導通状態である場合における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができるため、保持ノードの電位のリフレッシュ動作を少なくすることができる。また、リフレッシュ動作を少なくすることによって、演算回路の消費電力を低減することができる。また、保持ノードから配線ＷＣＬ、又は配線ＸＣＬへのリーク電流を非常に小さくすることによって、セルは保持ノードの電位を長い時間保持できるため、演算回路の演算精度を高くすることができる。
また、トランジスタＦ２、トランジスタＦ２ｒ、及び／又はトランジスタＦ２ｍに対しても、ＯＳトランジスタを用いることにより、サブスレッショルド領域の広い電流範囲で動作させることができるため、消費電流を低減することができる。また、トランジスタＦ２、トランジスタＦ２ｒ、及び／又はトランジスタＦ２ｍに対しても、ＯＳトランジスタを用いることで、トランジスタＦ１、トランジスタＦ１ｍと同時に作製することができるため、演算回路の作製工程を短縮することができる場合がある。また、トランジスタＦ２、トランジスタＦ２ｒ、及び／又はトランジスタＦ２ｍは、ＯＳトランジスタ以外としては、Ｓｉトランジスタとすることができる。
また、トランジスタＦ１、トランジスタＦ１ｒ、及びトランジスタＦ１ｍは、特に実施の形態５に記載するトランジスタ３００、トランジスタ５００などの構造であることが更に好ましい。
ところで、半導体装置などをチップなどに高集積化した場合、当該チップには、回路の駆動による熱が発生する場合がある。この発熱により、トランジスタの温度が上がることで、当該トランジスタの特性が変化して、電界効果移動度の変化、動作周波数の低下などが起こることがある。ＯＳトランジスタは、Ｓｉトランジスタよりも熱耐性が高いため、温度変化による電界効果移動度の変化が起こりにくく、また動作周波数の低下も起こりにくい。さらに、ＯＳトランジスタは、温度が高くなっても、ドレイン電流がゲート－ソース間電圧に対して指数関数的に増大する特性を維持しやすい。そのため、ＯＳトランジスタを用いることにより、高い温度環境下でも、演算、処理などを実施しやすい。そのため、駆動による発熱に強い半導体装置を構成する場合、トランジスタとしては、ＯＳトランジスタを適用するのが好ましい。
セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれにおいて、トランジスタＦ１の第１端子は、トランジスタＦ２のゲートと電気的に接続されている。トランジスタＦ２の第１端子は、配線ＶＥと電気的に接続されている。容量Ｃ５の第１端子は、トランジスタＦ２のゲートと電気的に接続されている。
セルＩＭｒ［１，１］乃至セルＩＭｒ［ｍ，ｎ］のそれぞれにおいて、トランジスタＦ１ｒの第１端子は、トランジスタＦ２ｒのゲートと電気的に接続されている。トランジスタＦ２ｒの第１端子は、配線ＶＥと電気的に接続されている。容量Ｃ５ｒの第１端子は、トランジスタＦ２ｒのゲートと電気的に接続されている。
また、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれにおいて、トランジスタＦ１ｍの第１端子は、トランジスタＦ２ｍのゲートと電気的に接続されている。トランジスタＦ２ｍの第１端子は、配線ＶＥと電気的に接続されている。容量Ｃ５ｍの第１端子は、トランジスタＦ２ｍのゲートと電気的に接続されている。
図２において、トランジスタＦ１、トランジスタＦ２、トランジスタＦ１ｒ、トランジスタＦ２ｒ、トランジスタＦ１ｍ、及びトランジスタＦ２ｍには、バックゲートが図示されている。当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＦ１のゲートとバックゲートとを電気的に接続してもよいし、トランジスタＦ１ｒのゲートとバックゲートとを電気的に接続してもよいし、また、トランジスタＦ１ｍのゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、又は、そのトランジスタのオフ電流を小さくするために、そのトランジスタのバックゲートと外部回路などとを電気的に接続するための配線を設けて、当該外部回路などによってそのトランジスタのバックゲートに電位を与える構成としてもよい。
また、図２に図示しているトランジスタＦ１、及びトランジスタＦ２は、バックゲートを有しているが、本発明の一態様の半導体装置は、これに限定されない。例えば、図２に図示しているトランジスタＦ１、及びトランジスタＦ２は、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。
また、図２に図示しているトランジスタＦ１、及びトランジスタＦ２は、ｎチャネル型トランジスタとしているが、本発明の一態様の半導体装置は、これに限定されない。例えば、トランジスタＦ１、及びトランジスタＦ２の一部、又は全部をｐチャネル型トランジスタに置き換えてもよい。
なお、上記のトランジスタの構造、極性に関する変更例は、トランジスタＦ１、及びトランジスタＦ２だけに限定されない。例えば、トランジスタＦ１ｒ、トランジスタＦ２ｒ、トランジスタＦ１ｍ、トランジスタＦ２ｍ、後述するトランジスタＦ３［ｊ］、トランジスタＦ３ｒ［ｊ］、トランジスタＦ４［ｊ］、及びトランジスタＦ４ｒ［ｊ］、更に、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
配線ＶＥは、セルＩＭ［１，ｊ］、セルＩＭ［ｍ，ｊ］のそれぞれのトランジスタＦ２、及びセルＩＭｒ［１，ｊ］、セルＩＭｒ［ｍ，ｊ］のそれぞれのトランジスタＦ２ｒの第１端子－第２端子間に電流を流すための配線として機能し、また、セルＩＭｒｅｆ［１］、及びセルＩＭｒｅｆ［ｍ］のそれぞれのトランジスタＦ２ｍの第１端子－第２端子間に電流を流すための配線として機能する。一例としては、配線ＶＥは、定電圧を供給する配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。
セルＩＭ［１，ｊ］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［ｊ］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［ｊ］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図２では、セルＩＭ［１，ｊ］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［１，ｊ］としている。
セルＩＭ［ｍ，ｊ］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［ｊ］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［ｊ］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図２では、セルＩＭ［ｍ，ｊ］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［ｍ，ｊ］としている。
セルＩＭｒ［１，ｊ］において、トランジスタＦ１ｒの第２端子は、配線ＷＣＬｒ［ｊ］と電気的に接続され、トランジスタＦ１ｒのゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２ｒの第２端子は、配線ＷＣＬｒ［ｊ］と電気的に接続され、容量Ｃ５ｒの第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図２では、セルＩＭｒ［１，ｊ］において、トランジスタＦ１ｒの第１端子と、トランジスタＦ２ｒのゲートと、容量Ｃ５ｒの第１端子と、の接続箇所をノードＮＮｒ［１，ｊ］としている。
セルＩＭｒ［ｍ，ｊ］において、トランジスタＦ１ｒの第２端子は、配線ＷＣＬｒ［ｊ］と電気的に接続され、トランジスタＦ１ｒのゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２ｒの第２端子は、配線ＷＣＬｒ［ｊ］と電気的に接続され、容量Ｃ５ｒの第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図２では、セルＩＭｒ［ｍ，ｊ］において、トランジスタＦ１ｒの第１端子と、トランジスタＦ２ｒのゲートと、容量Ｃ５ｒの第１端子と、の接続箇所をノードＮＮｒ［ｍ，ｊ］としている。
セルＩＭｒｅｆ［１］において、トランジスタＦ１ｍの第２端子は、配線ＸＣＬ［１］と電気的に接続され、トランジスタＦ１ｍのゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２ｍの第２端子は、配線ＸＣＬ［１］と電気的に接続され、容量Ｃ５ｍの第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図２では、セルＩＭｒｅｆ［１］において、トランジスタＦ１ｍの第１端子と、トランジスタＦ２ｍのゲートと、容量Ｃ５ｍの第１端子と、の接続箇所をノードＮＮｒｅｆ［１］としている。
セルＩＭｒｅｆ［ｍ］において、トランジスタＦ１ｍの第２端子は、配線ＸＣＬ［ｍ］と電気的に接続され、トランジスタＦ１ｍのゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２ｍの第２端子は、配線ＸＣＬ［ｍ］と電気的に接続され、容量Ｃ５ｍの第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図２では、セルＩＭｒｅｆ［ｍ］において、トランジスタＦ１ｍの第１端子と、トランジスタＦ２ｍのゲートと、容量Ｃ５ｍの第１端子と、の接続箇所をノードＮＮｒｅｆ［ｍ］としている。
なお、ノードＮＮ［１，ｊ］乃至ノードＮＮ［ｍ，ｊ］、ノードＮＮｒ［１，ｊ］乃至ノードＮＮｒ［ｍ，ｊ］、及びノードＮＮｒｅｆ［１］乃至ノードＮＮｒｅｆ［ｍ］は、それぞれのセルの保持ノードとして機能する。
セルＩＭ［１，ｊ］、セルＩＭ［ｍ，ｊ］において、例えば、トランジスタＦ１がオン状態となっているとき、トランジスタＦ２はダイオード接続の構成となる。配線ＶＥが与える定電圧を接地電位（ＧＮＤ）として、トランジスタＦ１がオン状態で、かつ配線ＷＣＬからトランジスタＦ２の第２端子に電流量Ｉの電流が流れた時、トランジスタＦ２のゲート（ノードＮＮ）の電位は、電流量Ｉに応じて決まる。なお、トランジスタＦ２の第２端子の電位は、トランジスタＦ１がオン状態であるため、理想的には、トランジスタＦ２のゲート（ノードＮＮ）と等しくなる。ここで、トランジスタＦ１をオフ状態にすることによって、トランジスタＦ２のゲート（ノードＮＮ）の電位は保持される。これにより、トランジスタＦ２は、トランジスタＦ２の第１端子の接地電位と、トランジスタＦ２のゲート（ノードＮＮ）の電位に応じた電流量Ｉの電流をトランジスタＦ２のソース－ドレイン間に流すことができる。本明細書等では、このような動作を「セルＩＭのトランジスタＦ２のソース－ドレイン間に流れる電流量をＩに設定する（プログラミングする）」などと呼称する。
なお、上述した説明において、トランジスタＦ１をトランジスタＦ１ｒに置き換え、トランジスタＦ２をトランジスタＦ２ｒに置き換え、ノードＮＮをノードＮＮｒに置き換えることで、セルＩＭｒ［１，ｊ］、セルＩＭｒ［ｍ，ｊ］においても同様に、トランジスタＦ２ｒのソース－ドレイン間に流れる電流量を設定することができる。また、上述した説明において、トランジスタＦ１をトランジスタＦ１ｍに置き換え、トランジスタＦ２をトランジスタＦ２ｍに置き換え、ノードＮＮをノードＮＮｒｅｆに置き換えることで、セルＩＭｒｅｆ［１］、セルＩＭｒｅｆ［ｍ］においても同様に、トランジスタＦ２ｍのソース－ドレイン間に流れる電流量を設定することができる。
回路ＳＷＳ１は、一例として、トランジスタＦ３［ｊ］、トランジスタＦ３ｒ［ｊ］を有する。トランジスタＦ３［ｊ］の第１端子は、配線ＷＣＬ［ｊ］に電気的に接続され、トランジスタＦ３［ｊ］の第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３［ｊ］のゲートは、配線ＳＷＬ１に電気的に接続されている。また、トランジスタＦ３ｒ［ｊ］の第１端子は、配線ＷＣＬｒ［ｊ］に電気的に接続され、トランジスタＦ３ｒ［ｊ］の第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３ｒ［ｊ］のゲートは、配線ＳＷＬ１に電気的に接続されている。
配線ＳＷＬ１は、一例として、トランジスタＦ３［ｊ］、及びトランジスタＦ３ｒ［ｊ］のそれぞれのオン状態とオフ状態との切り替えを行うための配線として機能する。そのため、配線ＳＷＬ１には、高レベル電位、又は低レベル電位が供給される。
トランジスタＦ３［ｊ］、トランジスタＦ３ｒ［ｊ］のそれぞれとしては、例えば、トランジスタＦ１、及び／又はトランジスタＦ２に適用できるトランジスタを用いることができる。特に、トランジスタＦ３［ｊ］、トランジスタＦ３ｒ［ｊ］のそれぞれとしては、ＯＳトランジスタを用いることが好ましい。また、トランジスタＦ３［ｊ］、トランジスタＦ３ｒ［ｊ］のそれぞれの代わりとして、アナログスイッチなどの電気的なスイッチ、機械的なスイッチなどを適用してもよい。
上述したとおり、回路ＳＷＳ１は、回路ＷＣＳと、配線ＷＣＬ［ｊ］、及び配線ＷＣＬｒ［ｊ］のそれぞれと、の間を、導通状態又は非導通状態にする回路として機能する。つまり、回路ＳＷＳ１は、トランジスタＦ３［ｊ］、及びトランジスタＦ３ｒ［ｊ］をスイッチング素子として用いることで、回路ＷＣＳと配線ＷＣＬ［ｊ］、及び配線ＷＣＬｒ［ｊ］のそれぞれとの間の導通状態又は非導通状態の切り替えを行っている。
回路ＳＷＳ２は、一例として、トランジスタＦ４［ｊ］、及びトランジスタＦ４ｒ［ｊ］を有する。トランジスタＦ４［ｊ］の第１端子は、配線ＷＣＬ［ｊ］に電気的に接続され、トランジスタＦ４［ｊ］の第２端子は、後述する変換回路ＩＴＲＺＤ［ｊ］の第１入力端子に電気的に接続され、トランジスタＦ４［ｊ］のゲートは、配線ＳＷＬ２に電気的に接続されている。トランジスタＦ４ｒ［ｊ］の第１端子は、配線ＷＣＬｒ［ｊ］に電気的に接続され、トランジスタＦ４ｒ［ｊ］の第２端子は、後述する変換回路ＩＴＲＺＤ［ｊ］の第２入力端子に電気的に接続され、トランジスタＦ４ｒ［ｊ］のゲートは、配線ＳＷＬ２に電気的に接続されている。
配線ＳＷＬ２は、一例として、トランジスタＦ４［ｊ］、及びトランジスタＦ４ｒ［ｊ］のそれぞれのオン状態とオフ状態との切り替えを行うための配線として機能する。そのため、配線ＳＷＬ２には、高レベル電位、又は低レベル電位が供給される。
トランジスタＦ４［ｊ］、トランジスタＦ４ｒ［ｊ］のそれぞれとしては、例えば、トランジスタＦ１、及び／又はトランジスタＦ２に適用できるトランジスタを用いることができる。特に、トランジスタＦ４［ｊ］、トランジスタＦ４ｒ［ｊ］のそれぞれとしては、ＯＳトランジスタを用いることが好ましい。また、トランジスタＦ４［ｊ］、トランジスタＦ４ｒ［ｊ］のそれぞれの代わりとして、アナログスイッチなどの電気的なスイッチ、機械的なスイッチなどを適用してもよい。
上述したとおり、回路ＳＷＳ２は、配線ＷＣＬ［ｊ］、及び配線ＷＣＬｒ［ｊ］と、回路ＩＴＳとの間を導通状態又は非導通状態にする機能を有する。つまり、回路ＳＷＳ２は、トランジスタＦ４［ｊ］、トランジスタＦ４ｒ［ｊ］をスイッチング素子として用いることで、回路ＩＴＳと、配線ＷＣＬ［ｊ］及び配線ＷＣＬｒ［ｊ］のそれぞれとの間の導通状態又は非導通状態の切り替えを行うことができる。
回路ＷＣＳは、配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］に第１データに応じた量の電流を供給する機能を有する。つまり、回路ＷＣＳは、トランジスタＦ３［ｊ］、及びトランジスタＦ３ｒ［ｊ］がオン状態のときに、セルアレイＣＡが有するそれぞれのセルに格納するための第１データを供給する。
回路ＸＣＳは、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に後述する参照データに応じた量の電流、又は第２データに応じた量の電流を流す機能を有する。つまり、図２の演算回路ＭＡＣ１において、回路ＸＣＳは、セルアレイＣＡが有するセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに対して、当該参照データに応じた量の電流、又は第２データに応じた量の電流を流す。
回路ＷＳＤは、セルアレイＣＡが有するそれぞれのセルに第１データを書き込む際に、配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］に所定の信号を供給して、第１データの書き込み先となるセルアレイＣＡの行を選択する機能を有する。例えば、回路ＷＳＤが、配線ＷＳＬ［１］に高レベル電位を供給し、配線ＷＳＬ［２］（図示しない）乃至配線ＷＳＬ［ｍ］に低レベル電位を供給することで、配線ＷＳＬ［１］に電気的に接続されているゲートを有するトランジスタＦ１、及びトランジスタＦ１ｒをオン状態にし、配線ＷＳＬ［２］乃至配線ＷＳＬ［ｍ］のそれぞれに電気的に接続されているゲートを有するトランジスタＦ１、トランジスタＦ１ｒをオフ状態にすることができる。
また、図２の演算回路ＭＡＣ１において、回路ＳＷＤは、一例として、配線ＳＷＬ１と、配線ＳＷＬ２と、に電気的に接続されている。回路ＳＷＤは、配線ＳＷＬ１に所定の信号を供給することによって、回路ＷＣＳとセルアレイＣＡとの間を導通状態又は非導通状態にする機能と、配線ＳＷＬ２に所定の信号を供給することによって、後述する変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［ｎ］とセルアレイＣＡとの間を導通状態又は非導通状態にする機能と、を有する。
回路ＩＴＳは、変換回路ＩＴＲＺＤ［ｊ］を有する。
変換回路ＩＴＲＺＤ［ｊ］は、一例として、入力端子と、出力端子と、を有する。例えば、変換回路ＩＴＲＺＤ［ｊ］の出力端子は、配線ＯＬ［ｊ］に電気的に接続されている。
変換回路ＩＴＲＺＤ［ｊ］は、一例として、配線ＷＣＬ、及び配線ＷＣＬｒから入力端子に入力されたそれぞれの電流量の差分を取得して、当該差分に応じた電圧に変換して、出力端子から当該電圧を出力する機能を有する。当該電圧としては、例えば、アナログ電圧、デジタル電圧などとすることができる。また、変換回路ＩＴＲＺＤ［ｊ］は、関数系の演算回路を有してもよい。この場合、例えば、変換された電圧を用いて、当該演算回路によって関数の演算を行って、演算の結果を配線ＯＬ［ｊ］に出力してもよい。
特に、階層型のニューラルネットワークの演算を行う場合、上述した関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。
＜演算回路の動作例１＞
ここでは、図２に示した演算回路ＭＡＣ１の動作例について説明する。
図３に演算回路ＭＡＣ１の動作例のタイミングチャートを示す。図３のタイミングチャートは、時刻Ｔ１１から時刻Ｔ２３までの間、及びそれらの近傍における、配線ＳＷＬ１、配線ＳＷＬ２、配線ＷＳＬ［ｉ］（ここでのｉは１以上ｍ－１以下の整数とする。）、配線ＷＳＬ［ｉ＋１］、配線ＸＣＬ［ｉ］、配線ＸＣＬ［ｉ＋１］、ノードＮＮ［ｉ，ｊ］（ここでのｊは１以上ｎ－１以下の整数とする。）、ノードＮＮｒ［ｉ，ｊ］、ノードＮＮｒｅｆ［ｉ］、ノードＮＮ［ｉ＋１，ｊ］、ノードＮＮｒ［ｉ＋１，ｊ］、及びノードＮＮｒｅｆ［ｉ＋１］の電位の変動を示している。
なお、本動作例において、配線ＶＥの電位は接地電位ＧＮＤとする。また、時刻Ｔ１１より前では、初期設定として、ノードＮＮ［ｉ，ｊ］、ノードＮＮｒ［ｉ，ｊ］、ノードＮＮｒｅｆ［ｉ］、ノードＮＮ［ｉ＋１，ｊ］、ノードＮＮｒ［ｉ＋１，ｊ］、及びノードＮＮｒｅｆ［ｉ＋１］のそれぞれの電位を、接地電位ＧＮＤにしているものとする。
また、本動作例において、回路ＣＥＳ［１，ｊ］乃至回路ＣＥＳ［ｍ，ｊ］のそれぞれにおいて、セルＩＭに含まれるトランジスタＦ２のソース－ドレイン間に流れる電流量、及びセルＩＭｒに含まれるトランジスタＦ２ｒのソース－ドレイン間に流れる電流量は、第１データに応じて設定される。第１データに応じて設定される、トランジスタＦ２のソース－ドレイン間に流れる電流量、及びトランジスタＦ２ｒのソース－ドレイン間に流れる電流量については、次のとおり定義する。
回路ＣＥＳ［ｉ，ｊ］に、正の第１データの値としてα［ｉ，ｊ］が書き込まれる場合、回路ＣＥＳ［ｉ，ｊ］に含まれるセルＩＭ［ｉ，ｊ］のトランジスタＦ２のソース－ドレイン間に流れる電流量は、｜α［ｉ，ｊ］｜×ＩＷｕｔに設定されるものとし、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ２ｒのソース－ドレイン間に流れる電流量は、０に設定されるものとする。なお、ＩＷｕｔは、第１データ（このときはα［ｉ，ｊ］）の絶対値が１のときに流れる電流量とする。
また、回路ＣＥＳ［ｉ，ｊ］に、負の第１データの値としてα［ｉ，ｊ］が書き込まれる場合、回路ＣＥＳ［ｉ，ｊ］に含まれるセルＩＭ［ｉ，ｊ］のトランジスタＦ２のソース－ドレイン間に流れる電流量は、０に設定されるものとし、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ２ｒのソース－ドレイン間に流れる電流量は、｜α［ｉ，ｊ］｜×ＩＷｕｔに設定されるものとする。
なお、セルＩＭ［ｉ，ｊ］のトランジスタＦ２のソース－ドレイン間に流れる電流量、及び／又はセルＩＭｒ［ｉ，ｊ］のトランジスタＦ２ｒのソース－ドレイン間に流れる電流量が０に設定される場合、トランジスタＦ２及び／又はトランジスタＦ２ｒのソース－ドレイン間には電流は流れないが、本明細書等では、トランジスタＦ２及び／又はトランジスタＦ２ｒのソース－ドレイン間に０の電流が流れる、と記載する場合がある。
＜＜時刻Ｔ１１から時刻Ｔ１２まで＞＞
時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＳＷＬ１に高レベル電位（図３ではＨｉｇｈと表記している。）が印加され、配線ＳＷＬ２に低レベル電位（図３ではＬｏｗと表記している。）が印加されている。これにより、トランジスタＦ３［ｊ］、及びトランジスタＦ３ｒ［ｊ］のそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ３［ｊ］、及びトランジスタＦ３ｒ［ｊ］のそれぞれがオン状態となり、トランジスタＦ４［ｊ］、及びトランジスタＦ４ｒ［ｊ］のそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ４［ｊ］、及びトランジスタＦ４ｒ［ｊ］のそれぞれがオフ状態となる。
また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＷＳＬ［ｉ］、配線ＷＳＬ［ｉ＋１］には低レベル電位が印加されている。これにより、セルアレイＣＡのｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒ［ｉ，１］乃至セルＩＭｒ［ｉ，ｎ］に含まれているトランジスタＦ１ｒのゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｒとトランジスタＦ１ｍとがオフ状態となる。また、セルアレイＣＡのｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルアレイＣＡのｉ＋１行目のセルＩＭｒ［ｉ＋１，１］乃至セルＩＭｒ［ｉ＋１，ｎ］に含まれているトランジスタＦ１ｒのゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｒとトランジスタＦ１ｍとがオフ状態となる。
また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＸＣＬ［ｉ］、及び配線ＸＣＬ［ｉ＋１］には接地電位ＧＮＤが印加されている。
また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＷＣＬ［ｊ］、及び配線ＷＣＬｒ［ｊ］には、配線ＶＥに与えられる電位と同様に、接地電位ＧＮＤが印加されている。
また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＷＣＬ［ｊ］、配線ＸＣＬ［ｉ］、配線ＸＣＬ［ｉ＋１］には電流が流れない。つまり、セルＩＭ［ｉ，ｊ］、及びセルＩＭ［ｉ＋１，ｊ］のそれぞれに含まれるトランジスタＦ２のソース－ドレイン間に電流は流れず、セルＩＭｒ［ｉ，ｊ］、及びセルＩＭｒ［ｉ＋１，ｊ］のそれぞれに含まれるトランジスタＦ２ｒのソース－ドレイン間に電流は流れず、セルＩＭｒｅｆ［ｉ］、及びセルＩＭｒｅｆ［ｉ＋１］のそれぞれに含まれるトランジスタＦ２ｍのソース－ドレイン間に電流は流れない。
＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ［ｉ］に高レベル電位が印加される。これにより、セルアレイＣＡのｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒ［ｉ，１］乃至セルＩＭｒ［ｉ，ｎ］に含まれているトランジスタＦ１ｒのゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｒとトランジスタＦ１ｍとがオン状態になる。また、時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ［ｉ］以外の配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］には低レベル電位が印加されており、セルアレイＣＡのｉ行目以外のセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているトランジスタＦ１と、ｉ行目以外のセルＩＭｒ［１，１］乃至セルＩＭｒ［ｍ，ｎ］に含まれているトランジスタＦ１ｒと、ｉ行目以外のセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］に含まれているトランジスタＦ１ｍは、オフ状態になっているものとする。
更に、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］には時刻Ｔ１２以前から引き続き接地電位ＧＮＤが印加されている。
＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＣＥＳ［ｉ，ｊ］に第１データα［ｉ，ｊ］が書き込まれる。ここでは、回路ＷＣＳから配線ＷＣＬ［ｊ］を介してセルＩＭ［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］が流れ、回路ＷＣＳから配線ＷＣＬ［ｊ］を介してセルＩＭｒ［ｉ，ｊ］に電流量Ｉ０ｒ［ｉ，ｊ］が流れるものとする。具体的には、例えば、第１データα［ｉ，ｊ］が正の場合には、回路ＷＣＳから配線ＷＣＬ［ｊ］を介してセルＩＭ［ｉ，ｊ］に、Ｉ０［ｉ，ｊ］＝｜α［ｉ，ｊ］｜×ＩＷｕｔが流れ、回路ＷＣＳから配線ＷＣＬｒ［ｊ］を介してセルＩＭｒ［ｉ，ｊ］に、Ｉ０ｒ［ｉ，ｊ］＝０が流れるものとする。また、例えば、第１データα［ｉ，ｊ］が負の場合には、回路ＷＣＳから配線ＷＣＬ［ｊ］を介してセルＩＭ［ｉ，ｊ］に、Ｉ０［ｉ，ｊ］＝０が流れるものとし、回路ＷＣＳから配線ＷＣＬｒ［ｊ］を介してセルＩＭｒ［ｉ，ｊ］に、Ｉ０ｒ［ｉ，ｊ］＝｜α［ｉ，ｊ］｜×ＩＷｕｔが流れるものとする。
なお、α［ｉ，ｊ］が０のとき、Ｉ０［ｉ，ｊ］＝０、Ｉ０ｒ［ｉ，ｊ］＝０となる。この場合、回路ＷＣＳから、トランジスタＦ３［ｊ］、及びトランジスタＦ３ｒ［ｊ］を介してセルアレイＣＡに電流は流れないが、本明細書などでは、「Ｉ０［ｉ，ｊ］＝０の電流が流れる」「Ｉ０ｒ［ｉ，ｊ］＝０の電流が流れる」などと記載する場合がある。
時刻Ｔ１３から時刻Ｔ１４までの間において、セルアレイＣＡのｉ行目のセルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が導通状態となっており、かつセルアレイＣＡのｉ行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が非導通状態となっている。よって、第１データα［ｉ，ｊ］が正のときには、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］＝｜α［ｉ，ｊ］｜×ＩＷｕｔの電流が流れる。また、第１データα［ｉ，ｊ］が負のときには、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］には電流が流れない（電流量Ｉ０［ｉ，ｊ］＝０の電流が流れる）。
また、時刻Ｔ１３から時刻Ｔ１４までの間において、セルアレイＣＡのｉ行目のセルＩＭｒ［ｉ，ｊ］に含まれているトランジスタＦ１ｒの第１端子と配線ＷＣＬｒ［ｊ］との間が導通状態となっており、かつセルアレイＣＡのｉ行目以外のセルＩＭｒ［１，ｊ］乃至セルＩＭｒ［ｍ，ｊ］に含まれているトランジスタＦ１ｒの第１端子と配線ＷＣＬｒ［ｊ］との間が非導通状態となっている。よって、第１データα［ｉ，ｊ］が正のときには、配線ＷＣＬｒ［ｊ］からセルＩＭｒ［ｉ，ｊ］には電流が流れない（電流量Ｉ０ｒ［ｉ，ｊ］＝０の電流が流れる）。また、第１データα［ｉ，ｊ］が負のときには、配線ＷＣＬｒ［ｊ］からセルＩＭｒ［ｉ，ｊ］には電流量Ｉ０ｒ［ｉ，ｊ］＝｜α［ｉ，ｊ］｜×ＩＷｕｔの電流が流れる。
ところで、第１データα［ｉ，ｊ］が正のとき、セルＩＭ［ｉ，ｊ］において、トランジスタＦ１がオン状態になることによって、トランジスタＦ２はダイオード接続の構成となる。そのため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流が流れるとき、トランジスタＦ２のゲートと、トランジスタＦ２の第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に流れる電流量とトランジスタＦ２の第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮ［ｉ，ｊ］）の電位は、Ｖｇ［ｉ，ｊ］になるものとする。つまり、トランジスタＦ２において、ゲート－ソース間電圧がＶｇ［ｉ，ｊ］－ＧＮＤとなり、トランジスタＦ２の第１端子－第２端子間に流れる電流として、電流量Ｉ０［ｉ，ｊ］が設定される。
ここで、トランジスタＦ２のしきい値電圧をＶｔｈ［ｉ，ｊ］としたとき、トランジスタＦ２がサブスレッショルド領域で動作する場合の電流量Ｉ０［ｉ，ｊ］は次の式の通りに記述できる。
Figure 2022140373000002
なお、ＩａはＶｇ［ｉ，ｊ］がＶｔｈ［ｉ，ｊ］であるときのドレイン電流であって、Ｊは温度、デバイス構造などによって定められる補正係数である。
また、第１データα［ｉ，ｊ］が負のとき、上記の説明において、セルＩＭ［ｉ，ｊ］をセルＩＭｒ［ｉ，ｊ］に置き換え、配線ＷＣＬ［ｊ］を配線ＷＣＬｒ［ｊ］に置き換え、トランジスタＦ１をトランジスタＦ１ｒに置き換え、トランジスタＦ２をトランジスタＦ２ｒに置き換えることで、セルＩＭ［ｉ，ｊ］と同様に、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ２ｒがサブスレッショルド領域で動作する場合の電流量Ｉ０ｒ［ｉ，ｊ］は、式（１．１）と同様に、次の式のとおりに記述できる。
Figure 2022140373000003
なお、Ｖｔｈｒ［ｉ，ｊ］は、トランジスタＦ２ｒのしきい値電圧とする。なお、Ｖｔｈｒ［ｉ，ｊ］は、Ｖｔｈ［ｉ，ｊ］と等しいことが好ましい。また、本動作例において、トランジスタＦ２とトランジスタＦ２ｒにおける補正係数Ｊは互いに同一とする。
また、時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ］に、参照データとして電流量Ｉｒｅｆ０［ｉ］の電流が流れる。なお、電流量Ｉｒｅｆ０［ｉ］は、Ｉｒｅｆ０［ｉ］＝ＩＸｕｔで表せられるものとする。また、ＩＸｕｔは、後述する第２データの絶対値が１のときに流れる電流量とする。
時刻Ｔ１３から時刻Ｔ１４までの間において、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍの第１端子と配線ＸＣＬ［ｉ］との間が導通状態となっているので、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に電流量Ｉｒｅｆ０［ｉ］の電流が流れる。
セルＩＭ［ｉ，ｊ］、及びセルＩＭｒ［ｉ，ｊ］と同様に、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍがオン状態になることによって、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ２ｍはダイオード接続の構成となる。そのため、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に電流が流れるとき、トランジスタＦ２ｍのゲートと、トランジスタＦ２ｍの第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に流れる電流量とトランジスタＦ２ｍの第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に電流量Ｉｒｅｆ０［ｉ］の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮｒｅｆ［ｉ］）の電位はＶｇｍ［ｉ］になるものとし、また、このときの配線ＸＣＬ［ｉ］の電位もＶｇｍ［ｉ］とする。つまり、トランジスタＦ２ｍにおいて、ゲート－ソース間電圧がＶｇｍ［ｉ］－ＧＮＤとなり、トランジスタＦ２ｍの第１端子－第２端子間に流れる電流として、電流量Ｉｒｅｆ０［ｉ］が設定される。
ここで、トランジスタＦ２ｍのしきい値電圧をＶｔｈｍ［ｉ］としたとき、トランジスタＦ２ｍがサブスレッショルド領域で動作する場合の電流量Ｉｒｅｆ０［ｉ］は次の式の通りに記述できる。
Figure 2022140373000004
なお、補正係数Ｊは、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２と同一とする。例えば、トランジスタのデバイス構造、サイズ（チャネル長、チャネル幅）を同一とする。また、製造上のばらつきにより、各トランジスタの補正係数Ｊはばらつくが、後述の議論が実用上十分な精度で成り立つ程度にばらつきが抑えられているものとする。
ここで、セルＩＭ［ｉ，ｊ］において、ｗ［ｉ，ｊ］を次の通りに定義する。
Figure 2022140373000005
したがって、式（１．３）、式（１．４）、Ｉ０［ｉ，ｊ］＝｜α［ｉ，ｊ］｜×ＩＷｕｔ、及びＩｒｅｆ０［ｉ］＝ＩＸｕｔを用いると、式（１．１）は、次の式に書き換えることができる。
Figure 2022140373000006
同様に、セルＩＭｒ［ｉ，ｊ］において、ｗｒ［ｉ，ｊ］を次の通りに定義する。
Figure 2022140373000007
したがって、式（１．３）、式（１．６）、Ｉ０ｒ［ｉ，ｊ］＝｜α［ｉ，ｊ］｜×ＩＷｕｔ、及びＩｒｅｆ０［ｉ］＝ＩＸｕｔを用いると、式（１．２）は、次の式に書き換えることができる。
Figure 2022140373000008
なお、式（１．５）において、ＩＷｕｔと、ＩＸｕｔと、が等しい場合、ｗ［ｉ，ｊ］＝｜α［ｉ，ｊ］｜となる。つまり、ｗ［ｉ，ｊ］は第１データα［ｉ，ｊ］の絶対値と等しくなるので、ＩＷｕｔと、ＩＸｕｔと、は互いに等しいことが好ましい。同様に、式（１．７）において、ＩＷｕｔと、ＩＸｕｔと、が等しい場合、ｗｒ［ｉ，ｊ］＝｜α［ｉ，ｊ］｜となる。本動作例では、ＩＷｕｔと、ＩＸｕｔと、が等しいものとして説明する。
なお、本動作例では、時刻Ｔ１３から時刻Ｔ１４までの間では、第１データα［ｉ，ｊ］は正として、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］＝｜α［ｉ，ｊ］｜×ＩＷｕｔの電流が流れ、配線ＷＣＬｒ［ｊ］からセルＩＭｒ［ｉ，ｊ］には電流が流れないものとする（Ｉ０ｒ［ｉ，ｊ］＝０の電流が流れる）。つまり、ノードＮＮ［ｉ，ｊ］の電位はＶｇ［ｉ，ｊ］となり、ノードＮＮｒ［ｉ，ｊ］はＧＮＤのまま変化しないものとする。
＜＜時刻Ｔ１４から時刻Ｔ１５まで＞＞
時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＷＳＬ［ｉ］に低レベル電位が印加される。これにより、セルアレイＣＡのｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒ［ｉ，１］乃至セルＩＭｒ［ｉ，ｎ］に含まれているトランジスタＦ１ｒのゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｒとトランジスタＦ１ｍとがオフ状態となる。
セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５には、トランジスタＦ２のゲート（ノードＮＮ［ｉ，ｊ］）の電位と、配線ＸＣＬ［ｉ］の電位と、の差であるＶｇ［ｉ，ｊ］－Ｖｇｍ［ｉ］が保持される。また、セルＩＭｒ［ｉ，ｊ］に含まれているトランジスタＦ１ｒがオフ状態になることによって、容量Ｃ５ｒには、トランジスタＦ２ｒのゲート（ノードＮＮｒ［ｉ，ｊ］）の電位と、配線ＸＣＬ［ｉ］の電位と、の差であるＧＮＤ－Ｖｇｍ［ｉ］が保持される。また、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍがオフ状態になることによって、容量Ｃ５ｍには、トランジスタＦ２ｍのゲート（ノードＮＮｒｅｆ［ｉ］）の電位と、配線ＸＣＬ［ｉ］の電位と、の差である０が保持される。なお、容量Ｃ５ｍが保持する電圧は、時刻Ｔ１３から時刻Ｔ１４までの動作においてトランジスタＦ１ｍのトランジスタ特性、又はトランジスタＦ２ｍのトランジスタ特性などに応じて０ではない電圧（ここでは、例えば、Ｖｄｓとする）となる場合もある。この場合、ノードＮＮｒｅｆ［ｉ］の電位は、配線ＸＣＬ［ｉ］の電位にＶｄｓを加えた電位として考えればよい。
＜＜時刻Ｔ１５から時刻Ｔ１６まで＞＞
時刻Ｔ１５から時刻Ｔ１６までの間において、回路ＸＣＳから配線ＸＣＬ［ｉ］にＧＮＤが印加される。
このため、ｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によってノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ，ｎ］の電位が変化し、セルＩＭｒ［ｉ，１］乃至セルＩＭｒ［ｉ，ｎ］のそれぞれに含まれている容量Ｃ５ｒによる容量結合によってノードＮＮｒ［ｉ，１］乃至ノードＮＮｒ［ｉ，ｎ］の電位が変化し、セルＩＭｒｅｆ［ｉ］に含まれている容量Ｃ５ｍによる容量結合によってノードＮＮｒｅｆ［ｉ］の電位が変化する。
ノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ，ｎ］の電位の変化量は、配線ＸＣＬ［ｉ］の電位の変化量に、セルアレイＣＡに含まれているそれぞれのセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］の構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量Ｃ５の容量、トランジスタＦ２のゲート容量、寄生容量などによって算出される。セルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれにおいて、容量Ｃ５による容量結合係数をｐとしたとき、セルＩＭ［ｉ，ｊ］のノードＮＮ［ｉ，ｊ］の電位は、時刻Ｔ１４から時刻Ｔ１５までの間の時点における電位から、ｐ（Ｖｇｍ［ｉ］－ＧＮＤ）低下する。
同様に、配線ＸＣＬ［ｉ］の電位が変化することによって、セルＩＭｒ［ｉ，ｊ］に含まれている容量Ｃ５ｒによる容量結合により、ノードＮＮｒ［ｉ，ｊ］の電位も変化する。容量Ｃ５ｒによる容量結合係数を、容量Ｃ５と同様にｐとしたとき、セルＩＭｒ［ｉ，ｊ］のノードＮＮｒ［ｉ，ｊ］の電位は、時刻Ｔ１４から時刻Ｔ１５までの間における電位から、ｐ（Ｖｇｍ［ｉ］－ＧＮＤ）低下する。
同様に、配線ＸＣＬ［ｉ］の電位が変化することによって、セルＩＭｒｅｆ［ｉ］に含まれている容量Ｃ５ｍによる容量結合により、ノードＮＮｒｅｆ［ｉ］の電位も変化する。容量Ｃ５ｍによる容量結合係数を、容量Ｃ５と同様にｐとしたとき、セルＩＭｒｅｆ［ｉ］のノードＮＮｒｅｆ［ｉ］の電位は、時刻Ｔ１４から時刻Ｔ１５までの間における電位から、ｐ（Ｖｇｍ［ｉ］－ＧＮＤ）低下する。
なお、図３のタイミングチャートでは、一例として、ｐ＝１としている。このため、時刻Ｔ１５から時刻Ｔ１６までの間におけるノードＮＮｒｅｆ［ｉ］の電位は、ＧＮＤとなる。
これによって、セルＩＭ［ｉ，ｊ］のノードＮＮ［ｉ，ｊ］の電位が低下するため、トランジスタＦ２はオフ状態となる。同様に、セルＩＭｒ［ｉ，ｊ］のノードＮＮｒ［ｉ，ｊ］の電位が低下するため、トランジスタＦ２ｒはオフ状態となる。また、同様に、セルＩＭｒｅｆ［ｉ］のノードＮＮｒｅｆ［ｉ］の電位が低下するため、トランジスタＦ２ｍもオフ状態となる。そのため、セルＩＭ［ｉ，ｊ］に含まれるトランジスタＦ２のソース－ドレイン間に電流は流れず、セルＩＭｒ［ｉ，ｊ］に含まれるトランジスタＦ２ｒのソース－ドレイン間に電流は流れず、セルＩＭｒｅｆ［ｉ］に含まれるトランジスタＦ２ｍのソース－ドレイン間に電流は流れない。
＜＜時刻Ｔ１６から時刻Ｔ１７まで＞＞
時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ［ｉ＋１］に高レベル電位が印加される。これにより、セルアレイＣＡのｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒ［ｉ＋１，１］乃至セルＩＭｒ［ｉ＋１，ｎ］に含まれているトランジスタＦ１ｒのゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｒとトランジスタＦ１ｍとがオン状態となる。また、時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ［ｉ＋１］以外の配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］には低レベル電位が印加されており、セルアレイＣＡのｉ＋１行目以外のセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているトランジスタＦ１と、ｉ＋１行目以外のセルＩＭｒ［１，１］乃至セルＩＭｒ［ｍ，ｎ］に含まれているトランジスタＦ１ｒと、ｉ＋１行目以外のセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］に含まれているトランジスタＦ１ｍは、オフ状態になっているものとする。
更に、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］には時刻Ｔ１６以前から引き続き接地電位ＧＮＤが印加されている。
＜＜時刻Ｔ１７から時刻Ｔ１８まで＞＞
時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＣＥＳ［ｉ＋１，ｊ］に第１データα［ｉ＋１，ｊ］が書き込まれる。ここでは、回路ＷＣＳから配線ＷＣＬ［ｊ］を介してセルＩＭ［ｉ＋１，ｊ］に電流量Ｉ０［ｉ＋１，ｊ］が流れ、回路ＷＣＳから配線ＷＣＬ［ｊ］を介してセルＩＭｒ［ｉ＋１，ｊ］に電流量Ｉ０ｒ［ｉ＋１，ｊ］が流れるものとする。具体的には、例えば、第１データα［ｉ＋１，ｊ］が正の場合には、回路ＷＣＳから配線ＷＣＬ［ｊ］を介してセルＩＭ［ｉ＋１，ｊ］に、Ｉ０［ｉ＋１，ｊ］＝｜α［ｉ＋１，ｊ］｜×ＩＷｕｔが流れ、回路ＷＣＳから配線ＷＣＬｒ［ｊ］を介してセルＩＭｒ［ｉ＋１，ｊ］に、Ｉ０ｒ［ｉ＋１，ｊ］＝０が流れるものとする。また、例えば、第１データα［ｉ＋１，ｊ］が負の場合には、回路ＷＣＳから配線ＷＣＬ［ｊ］を介してセルＩＭ［ｉ＋１，ｊ］に、Ｉ０［ｉ＋１，ｊ］＝０が流れるものとし、回路ＷＣＳから配線ＷＣＬｒ［ｊ］を介してセルＩＭｒ［ｉ＋１，ｊ］に、Ｉ０ｒ［ｉ＋１，ｊ］＝｜α［ｉ＋１，ｊ］｜×ＩＷｕｔが流れるものとする。
なお、α［ｉ＋１，ｊ］が０のとき、Ｉ０［ｉ＋１，ｊ］＝０、Ｉ０ｒ［ｉ，ｊ］＝０となる。この場合、回路ＷＣＳから、トランジスタＦ３［ｊ］、及びトランジスタＦ３ｒ［ｊ］を介してセルアレイＣＡに電流は流れないが、本明細書などでは、Ｉ０［ｉ，ｊ］＝０、及びＩ０ｒ［ｉ，ｊ］＝０の場合と同様に、「Ｉ０［ｉ＋１，ｊ］＝０の電流が流れる」、「Ｉ０ｒ［ｉ＋１，ｊ］＝０の電流が流れる」などと記載する場合がある。
このとき、セルアレイＣＡのｉ＋１行目のセルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が導通状態となっており、かつセルアレイＣＡのｉ＋１行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が非導通状態となっているので、第１データα［ｉ＋１，ｊ］が正のときには、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流量Ｉ０［ｉ＋１，ｊ］＝｜α［ｉ＋１，ｊ］｜×ＩＷｕｔの電流が流れる。また、第１データα［ｉ＋１，ｊ］が負のときには、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］には電流が流れない（電流量Ｉ０［ｉ＋１，ｊ］＝０の電流が流れる）。
また、時刻Ｔ１７から時刻Ｔ１８までの間において、セルアレイＣＡのｉ＋１行目のセルＩＭｒ［ｉ＋１，ｊ］に含まれているトランジスタＦ１ｒの第１端子と配線ＷＣＬｒ［ｊ］との間が導通状態となっており、かつセルアレイＣＡのｉ＋１行目以外のセルＩＭｒ［１，ｊ］乃至セルＩＭｒ［ｍ，ｊ］に含まれているトランジスタＦ１ｒの第１端子と配線ＷＣＬｒ［ｊ］との間が非導通状態となっているので、第１データα［ｉ＋１，ｊ］が正のときには、配線ＷＣＬｒ［ｊ］からセルＩＭｒ［ｉ＋１，ｊ］には電流が流れない（電流量Ｉ０ｒ［ｉ＋１，ｊ］＝０の電流が流れる）。また、第１データα［ｉ＋１，ｊ］が負のときには、配線ＷＣＬｒ［ｊ］からセルＩＭｒ［ｉ＋１，ｊ］には電流量Ｉ０ｒ［ｉ＋１，ｊ］＝｜α［ｉ＋１，ｊ］｜×ＩＷｕｔの電流が流れる。
ところで、第１データα［ｉ＋１，ｊ］が正のとき、セルＩＭ［ｉ＋１，ｊ］において、トランジスタＦ１がオン状態になることによって、トランジスタＦ２はダイオード接続の構成となる。そのため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流が流れるとき、トランジスタＦ２のゲートと、トランジスタＦ２の第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に流れる電流量とトランジスタＦ２の第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流量Ｉ０［ｉ＋１，ｊ］の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮ［ｉ＋１，ｊ］）の電位は、Ｖｇ［ｉ＋１，ｊ］になるものとする。つまり、トランジスタＦ２において、ゲート－ソース間電圧がＶｇ［ｉ＋１，ｊ］－ＧＮＤとなり、トランジスタＦ２の第１端子－第２端子間に流れる電流として、電流量Ｉ０［ｉ＋１，ｊ］が設定される。
ここで、トランジスタＦ２のしきい値電圧をＶｔｈ［ｉ＋１，ｊ］としたとき、トランジスタＦ２がサブスレッショルド領域で動作する場合の電流量Ｉ０［ｉ＋１，ｊ］は次の式の通りに記述できる。
Figure 2022140373000009
なお、補正係数は、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ２ｍと同様のＪとしている。
また、第１データα［ｉ＋１，ｊ］が負のとき、上記の説明において、セルＩＭ［ｉ＋１，ｊ］をセルＩＭｒ［ｉ＋１，ｊ］に置き換え、配線ＷＣＬ［ｊ］を配線ＷＣＬｒ［ｊ］に置き換え、トランジスタＦ１をトランジスタＦ１ｒに置き換え、トランジスタＦ２をトランジスタＦ２ｒに置き換えることで、セルＩＭ［ｉ＋１，ｊ］と同様に、セルＩＭｒ［ｉ＋１，ｊ］のトランジスタＦ２ｒがサブスレッショルド領域で動作する場合の電流量Ｉ０ｒ［ｉ＋１，ｊ］は、式（１．８）と同様に、次の式のとおりに記述できる。
Figure 2022140373000010
なお、Ｖｔｈｒ［ｉ＋１，ｊ］は、トランジスタＦ２ｒのしきい値電圧とする。なお、Ｖｔｈｒ［ｉ＋１，ｊ］は、Ｖｔｈ［ｉ，ｊ］と等しいことが好ましい。また、本動作例において、トランジスタＦ２とトランジスタＦ２ｒにおける補正係数Ｊは互いに同一とする。
また、時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ＋１］に参照データとして電流量Ｉｒｅｆ０［ｉ＋１］の電流が流れる。なお、電流量Ｉｒｅｆ０［ｉ＋１］は、Ｉｒｅｆ０［ｉ］と同様に、Ｉｒｅｆ０［ｉ＋１］＝ＩＸｕｔで表せられるものとする。また、ＩＸｕｔは、後述する第２データの絶対値が１のときに流れる電流量とする。
時刻Ｔ１７から時刻Ｔ１８までの間において、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍの第１端子と配線ＸＣＬ［ｉ＋１］との間が導通状態となるので、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に電流量Ｉｒｅｆ０［ｉ＋１］の電流が流れる。
セルＩＭ［ｉ＋１，ｊ］、及びセルＩＭｒ［ｉ＋１，ｊ］と同様に、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍがオン状態になることによって、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ２ｍはダイオード接続の構成となる。そのため、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に電流が流れるとき、トランジスタＦ２ｍのゲートと、トランジスタＦ２ｍの第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に流れる電流量とトランジスタＦ２ｍの第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に電流量Ｉｒｅｆ０［ｉ＋１］の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮｒｅｆ［ｉ＋１］）の電位はＶｇｍ［ｉ＋１］になるものとし、また、このときの配線ＸＣＬ［ｉ＋１］の電位もＶｇｍ［ｉ＋１］とする。つまり、トランジスタＦ２ｍにおいて、ゲート－ソース間電圧がＶｇｍ［ｉ＋１］－ＧＮＤとなり、トランジスタＦ２ｍの第１端子－第２端子間に流れる電流として、電流量Ｉｒｅｆ０［ｉ＋１］が設定される。
ここで、トランジスタＦ２ｍのしきい値電圧をＶｔｈｍ［ｉ＋１］としたとき、トランジスタＦ２ｍがサブスレッショルド領域で動作する場合の電流量Ｉｒｅｆ０［ｉ＋１］は次の式の通りに記述できる。
Figure 2022140373000011
なお、補正係数Ｊは、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２と同一とする。
ここで、セルＩＭ［ｉ，ｊ］において、重み係数ｗ［ｉ＋１，ｊ］を次の通りに定義する。
Figure 2022140373000012
したがって、式（１．１０）、式（１．１１）、Ｉ０［ｉ＋１，ｊ］＝｜α［ｉ＋１，ｊ］｜×ＩＷｕｔ、及びＩｒｅｆ０［ｉ＋１］＝ＩＸｕｔを用いると、式（１．８）は、次の式に書き換えることができる。
Figure 2022140373000013
同様に、セルＩＭｒ［ｉ，ｊ］において、ｗｒ［ｉ＋１，ｊ］を次の通りに定義する。
Figure 2022140373000014
したがって、式（１．１０）、式（１．１３）、Ｉ０ｒ［ｉ＋１，ｊ］＝｜α［ｉ＋１，ｊ］｜×ＩＷｕｔ、及びＩｒｅｆ０［ｉ＋１］＝ＩＸｕｔを用いると、式（１．９）は、次の式に書き換えることができる。
Figure 2022140373000015
なお、式（１．１２）において、ＩＷｕｔと、ＩＸｕｔと、が等しい場合、ｗ［ｉ＋１，ｊ］＝α［ｉ＋１，ｊ］となる。同様に、式（１．１４）において、ＩＷｕｔと、ＩＸｕｔと、が等しい場合、ｗｒ［ｉ＋１，ｊ］＝｜α［ｉ＋１，ｊ］｜となる。
なお、本動作例では、時刻Ｔ１７から時刻Ｔ１８までの間では、第１データα［ｉ＋１，ｊ］は負として、配線ＷＣＬｒ［ｊ］からセルＩＭｒ［ｉ＋１，ｊ］に電流量Ｉ０ｒ［ｉ＋１，ｊ］＝｜α［ｉ＋１，ｊ］｜×ＩＷｕｔの電流が流れ、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］には電流が流れないものとする（Ｉ０［ｉ＋１，ｊ］＝０の電流が流れる）。つまり、ノードＮＮ［ｉ＋１，ｊ］の電位はＧＮＤのまま変化せず、ノードＮＮｒ［ｉ＋１，ｊ］の電位はＶｇ［ｉ，ｊ］となる。
＜＜時刻Ｔ１８から時刻Ｔ１９まで＞＞
時刻Ｔ１８から時刻Ｔ１９までの間において、配線ＷＳＬ［ｉ＋１］に低レベル電位が印加される。これにより、セルアレイＣＡのｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒ［ｉ＋１，１］乃至セルＩＭｒ［ｉ＋１，ｎ］に含まれているトランジスタＦ１ｒのゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｒとトランジスタＦ１ｍとがオフ状態となる。
セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５には、トランジスタＦ２のゲート（ノードＮＮ［ｉ＋１，ｊ］）の電位と、配線ＸＣＬ［ｉ＋１］の電位と、の差であるＧＮＤ－Ｖｇｍ［ｉ］が保持される。また、セルＩＭｒ［ｉ＋１，ｊ］に含まれているトランジスタＦ１ｒがオフ状態になることによって、容量Ｃ５ｒには、トランジスタＦ２ｒのゲート（ノードＮＮｒ［ｉ＋１，ｊ］）の電位と、配線ＸＣＬ［ｉ＋１］の電位と、の差であるＶｇ［ｉ＋１，ｊ］－Ｖｇｍ［ｉ＋１］が保持される。また、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍがオフ状態になることによって、容量Ｃ５ｍには、トランジスタＦ２ｍのゲート（ノードＮＮｒｅｆ［ｉ＋１］）の電位と、配線ＸＣＬ［ｉ＋１］の電位と、の差である０が保持される。なお、容量Ｃ５ｍが保持する電圧は、時刻Ｔ１８から時刻Ｔ１９までの間の動作においてトランジスタＦ１ｍのトランジスタ特性、又はトランジスタＦ２ｍのトランジスタ特性などに応じて０ではない電圧（ここでは、例えば、Ｖｄｓとする）となる場合もある。この場合、ノードＮＮｒｅｆ［ｉ＋１］の電位は、配線ＸＣＬ［ｉ＋１］の電位にＶｄｓを加えた電位として考えればよい。
＜＜時刻Ｔ１９から時刻Ｔ２０まで＞＞
時刻Ｔ１９から時刻Ｔ２０までの間において、配線ＸＣＬ［ｉ＋１］に接地電位ＧＮＤが印加される。
このため、ｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によってノードＮＮ［ｉ＋１，１］乃至ノードＮＮ［ｉ＋１，ｎ］の電位が変化し、セルＩＭｒ［ｉ＋１，１］乃至セルＩＭｒ［ｉ＋１，ｎ］のそれぞれに含まれている容量Ｃ５ｒによる容量結合によってノードＮＮｒ［ｉ＋１，１］乃至ノードＮＮｒ［ｉ＋１，ｎ］の電位が変化し、セルＩＭｒｅｆ［ｉ＋１］に含まれている容量Ｃ５ｍによる容量結合によってノードＮＮｒｅｆ［ｉ＋１］の電位が変化する。
ノードＮＮ［ｉ＋１，１］乃至ノードＮＮ［ｉ＋１，ｎ］の電位の変化量は、配線ＸＣＬ［ｉ＋１］の電位の変化量に、セルアレイＣＡに含まれているそれぞれのセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］の構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量Ｃ５の容量、トランジスタＦ２のゲート容量、寄生容量などによって算出される。セルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれにおいて、容量Ｃ５による容量結合係数を、セルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれにおける容量Ｃ５による容量結合係数と同様の、ｐとしたとき、セルＩＭ［ｉ＋１，ｊ］のノードＮＮ［ｉ＋１，ｊ］の電位は、時刻Ｔ１８から時刻Ｔ１９までの間の時点における電位から、ｐ（Ｖｇｍ［ｉ＋１］－ＧＮＤ）低下する。
同様に、配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルＩＭｒ［ｉ＋１，ｊ］に含まれている容量Ｃ５ｒによる容量結合により、ノードＮＮｒ［ｉ＋１，ｊ］の電位も変化する。容量Ｃ５ｒによる容量結合係数を、容量Ｃ５と同様にｐとしたとき、セルＩＭｒ［ｉ＋１，ｊ］のノードＮＮｒ［ｉ＋１，ｊ］の電位は、時刻Ｔ１８から時刻Ｔ１９までの間における電位から、ｐ（Ｖｇｍ［ｉ＋１］－ＧＮＤ）低下する。
同様に、配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルＩＭｒｅｆ［ｉ＋１］に含まれている容量Ｃ５ｍによる容量結合により、ノードＮＮｒｅｆ［ｉ＋１］の電位も変化する。容量Ｃ５ｍによる容量結合係数を、容量Ｃ５と同様にｐとしたとき、セルＩＭｒｅｆ［ｉ＋１］のノードＮＮｒｅｆ［ｉ＋１］の電位は、時刻Ｔ１８から時刻Ｔ１９までの間の時点における電位から、ｐ（Ｖｇｍ［ｉ＋１］－ＧＮＤ）低下する。
なお、図３のタイミングチャートでは、一例として、ｐ＝１としている。このため、時刻Ｔ２０から時刻Ｔ２１までの間におけるノードＮＮｒｅｆ［ｉ＋１］の電位は、ＧＮＤとなる。
これによって、セルＩＭ［ｉ＋１，ｊ］のノードＮＮ［ｉ＋１，ｊ］の電位が低下するため、トランジスタＦ２はオフ状態となる。同様に、セルＩＭｒ［ｉ＋１，ｊ］のノードＮＮｒ［ｉ＋１，ｊ］の電位が低下するため、トランジスタＦ２ｒはオフ状態となる。また、同様に、セルＩＭｒｅｆ［ｉ＋１］のノードＮＮｒｅｆ［ｉ＋１］の電位が低下するため、トランジスタＦ２ｍもオフ状態となる。そのため、セルＩＭ［ｉ＋１，ｊ］に含まれるトランジスタＦ２のソース－ドレイン間に電流は流れず、セルＩＭｒ［ｉ＋１，ｊ］に含まれるトランジスタＦ２ｒのソース－ドレイン間に電流は流れず、セルＩＭｒｅｆ［ｉ＋１］に含まれるトランジスタＦ２ｍのソース－ドレイン間に電流は流れない。
＜＜時刻Ｔ２０から時刻Ｔ２１まで＞＞
時刻Ｔ２０から時刻Ｔ２１までの間において、配線ＳＷＬ１に低レベル電位が印加されている。これにより、トランジスタＦ３［ｊ］、及びトランジスタＦ３ｒ［ｊ］のそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ３［ｊ］、及びトランジスタＦ３ｒ［ｊ］のそれぞれがオフ状態となる。
＜＜時刻Ｔ２１から時刻Ｔ２２まで＞＞
時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＳＷＬ２に高レベル電位が印加されている。これにより、トランジスタＦ４［ｊ］、及びトランジスタＦ４ｒ［ｊ］のそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ４［ｊ］、及びトランジスタＦ４ｒ［ｊ］のそれぞれがオン状態となる。
＜＜時刻Ｔ２２から時刻Ｔ２３まで＞＞
時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ］に第２データとして電流量Ｉｒｅｆ０［ｉ］のｘ［ｉ］倍であるｘ［ｉ］×Ｉｒｅｆ０［ｉ］の電流が流れる。また、Ｉｒｅｆ０［ｉ］＝ＩＸｕｔより、ｘ［ｉ］×Ｉｒｅｆ０［ｉ］＝ｘ［ｉ］×ＩＸｕｔとなる。なお、本動作例では、ｘ［ｉ］は、第２データの値に相当する。また、このとき、配線ＸＣＬ［ｉ］の電位は、０からＶｇｍ［ｉ］＋ΔＶ［ｉ］に変化するものとする。
配線ＸＣＬ［ｉ］の電位が変化することによって、セルアレイＣＡのｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合により、ノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ，ｎ］の電位も変化する。そのため、セルＩＭ［ｉ，ｊ］のノードＮＮ［ｉ，ｊ］の電位は、Ｖｇ［ｉ，ｊ］＋ｐΔＶ［ｉ］となる。
同様に、配線ＸＣＬ［ｉ］の電位が変化することによって、セルＩＭｒ［ｉ，ｊ］に含まれている容量Ｃ５ｒによる容量結合により、ノードＮＮｒ［ｉ，ｊ］の電位も変化する。そのため、セルＩＭｒ［ｉ，ｊ］のノードＮＮｒ［ｉ，ｊ］の電位は、ｐΔＶ［ｉ］となる。
同様に、配線ＸＣＬ［ｉ］の電位が変化することによって、セルＩＭｒｅｆ［ｉ］に含まれている容量Ｃ５ｍによる容量結合により、ノードＮＮｒｅｆ［ｉ］の電位も変化する。そのため、セルＩＭｒｅｆ［ｉ］のノードＮＮｒｅｆ［ｉ］の電位は、Ｖｇｍ［ｉ］＋ｐΔＶ［ｉ］となる。
これによって、時刻Ｔ２２から時刻Ｔ２３までの間において、トランジスタＦ２の第１端子－第２端子間に流れる電流量Ｉ１［ｉ，ｊ］、トランジスタＦ２ｍの第１端子－第２端子間に流れる電流量Ｉｒｅｆ１［ｉ］は、次の通りに記述できる。
Figure 2022140373000016
Figure 2022140373000017
なお、ｘ［ｉ］は次の式のとおりとしている。
Figure 2022140373000018
そのため、式（１．１５）は、式（１．５）、及び式（１．１７）を用いて、次の式に書き換えることができる。
Figure 2022140373000019
つまり、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２の第１端子－第２端子間に流れる電流量は、第１データであるｗ［ｉ，ｊ］と、第２データであるｘ［ｉ］と、の積に比例する。
なお、時刻Ｔ２２から時刻Ｔ２３までの間において、トランジスタＦ２ｒの第１端子－第２端子間に流れる電流量Ｉ１ｒ［ｉ，ｊ］は、０とする。
また、時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ＋１］に第２データとして電流量Ｉｒｅｆ０［ｉ＋１］のｘ［ｉ＋１］倍であるｘ［ｉ＋１］×Ｉｒｅｆ０［ｉ＋１］の電流が流れる。なお、本動作例では、ｘ［ｉ＋１］は、第２データの値に相当する。このとき、配線ＸＣＬ［ｉ＋１］の電位は、０からＶｇｍ［ｉ＋１］＋ΔＶ［ｉ＋１］に変化するものとする。
配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルアレイＣＡのｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合により、ノードＮＮ［ｉ＋１，１］乃至ノードＮＮ［ｉ＋１，ｎ］の電位も変化する。そのため、セルＩＭ［ｉ＋１，ｊ］のノードＮＮ［ｉ＋１，ｊ］の電位は、ｐΔＶ［ｉ＋１］となる。
同様に、配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルＩＭｒ［ｉ＋１，ｊ］に含まれている容量Ｃ５ｒによる容量結合により、ノードＮＮｒ［ｉ＋１，ｊ］の電位も変化する。そのため、セルＩＭｒ［ｉ＋１，ｊ］のノードＮＮｒ［ｉ＋１，ｊ］の電位は、Ｖｇｍ［ｉ＋１］＋ｐΔＶ［ｉ＋１］となる。
同様に、配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルＩＭｒｅｆ［ｉ＋１］に含まれている容量Ｃ５ｍによる容量結合により、ノードＮＮｒｅｆ［ｉ＋１］の電位も変化する。そのため、セルＩＭｒｅｆ［ｉ＋１］のノードＮＮｒｅｆ［ｉ＋１］の電位は、Ｖｇｍ［ｉ＋１］＋ｐΔＶ［ｉ＋１］となる。
これによって、時刻Ｔ２２から時刻Ｔ２３までの間において、トランジスタＦ２ｒの第１端子－第２端子間に流れる電流量Ｉ１ｒ［ｉ＋１，ｊ］、トランジスタＦ２ｍの第１端子－第２端子間に流れる電流量Ｉｒｅｆ１［ｉ＋１］は、次の通りに記述できる。
Figure 2022140373000020
Figure 2022140373000021
なお、ｘ［ｉ＋１］は次の式のとおりとしている。
Figure 2022140373000022
そのため、式（１．１９）は、式（１．１４）及び式（１．２１）を用いて、次の式に書き換えることができる。
Figure 2022140373000023
つまり、セルＩＭｒ［ｉ＋１，ｊ］に含まれているトランジスタＦ２ｒの第１端子－第２端子間に流れる電流量は、第１データであるｗｒ［ｉ＋１，ｊ］と、第２データであるｘ［ｉ＋１］と、の積に比例する。
なお、時刻Ｔ２２から時刻Ｔ２３までの間において、トランジスタＦ２の第１端子－第２端子間に流れる電流量Ｉ１［ｉ＋１，ｊ］は、０とする。
ここで、変換回路ＩＴＲＺＤ［ｊ］から、トランジスタＦ４［ｊ］と配線ＷＣＬ［ｊ］とを介して、セルＩＭ［ｉ，ｊ］及びセルＩＭ［ｉ＋１，ｊ］に流れる電流量の総和と、変換回路ＩＴＲＺＤ［ｊ］から、トランジスタＦ４ｒ［ｊ］と配線ＷＣＬｒ［ｊ］とを介して、セルＩＭｒ［ｉ，ｊ］及びセルＩＭｒ［ｉ＋１，ｊ］に流れる電流量の総和と、を考える。前者の電流量の総和をＩＳ［ｊ］とし、後者の電流量の総和をＩＳｒ［ｊ］とし、さらに、Ｉｒｅｆ０［ｉ］とＩｒｅｆ０［ｉ＋１］が等しいものとすると（Ｉｒｅｆ０［ｉ］＝Ｉｒｅｆ０［ｉ＋１］＝Ｉｒｅｆ０とする）、ＩＳ［ｊ］、及びＩＳｒ［ｊ］は、次の式で表すことができる。
Figure 2022140373000024
なお、式（１．２３）において、本動作例では、Ｉ１［ｉ＋１，ｊ］は０であるため、実質的には、ＩＳ［ｊ］＝Ｉ１［ｉ，ｊ］である。ただし、第１データα［ｉ＋１，ｊ］が正の場合には、ｗ［ｉ＋１，ｊ］は０より大きいため、Ｉ１［ｉ＋１，ｊ］は０ではない場合がある。また、式（１．２４）において、本動作例では、Ｉ１ｒ［ｉ，ｊ］は０であるため、実質的には、ＩＳｒ［ｊ］＝Ｉ１ｒ［ｉ＋１，ｊ］である。ただし、第１データα［ｉ，ｊ］が負の場合には、ｗ［ｉ＋１，ｊ］は０より大きいため、Ｉ１ｒ［ｉ，ｊ］は０ではない場合がある。
また、第２データｘ［ｉ］及び／又はｘ［ｉ＋１］が０の場合には、一例として、時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＸＣＬ［ｉ］、及び／又は配線ＸＣＬ［ｉ＋１］に与えられる電位は、接地電位ＧＮＤとすればよい。配線ＸＣＬ［ｉ］、及び／又は配線ＸＣＬ［ｉ＋１］に接地電位ＧＮＤを与えることで、ノードＮＮ［ｉ，ｊ］、ノードＮＮｒ［ｉ，ｊ］、ノードＮＮ［ｉ＋１，ｊ］、及び／又はノードＮＮｒ［ｉ＋１，ｊ］の電位は、時刻Ｔ２１から時刻Ｔ２２までの間と変わらないため、セルＩＭ［ｉ，ｊ］、及び／又はセルＩＭ［ｉ＋１，ｊ］のそれぞれのトランジスタＦ２のソース－ドレイン間には電流が流れず、セルＩＭｒ［ｉ，ｊ］、及び／又はセルＩＭｒ［ｉ＋１，ｊ］のそれぞれのトランジスタＦ２ｒのソース－ドレイン間には電流が流れない。
以上より、変換回路ＩＴＲＺＤ［ｊ］から出力される電流量ＩＳ［ｊ］は、正の第１データである重み係数ｗ［ｉ，ｊ］及びｗ［ｉ＋１，ｊ］と、第２データであるニューロンの信号の値ｘ［ｉ］及びｘ［ｉ＋１］と、の積和に比例した電流量となり、変換回路ＩＴＲＺＤ［ｊ］から出力される電流量ＩＳｒ［ｊ］は、負の第１データである重み係数ｗ［ｉ，ｊ］及びｗ［ｉ＋１，ｊ］のそれぞれの絶対値と、第２データであるニューロンの信号の値ｘ［ｉ］及びｘ［ｉ＋１］と、の積和に比例した電流量となる。
なお、上述の動作例では、セルＩＭ［ｉ，ｊ］、及びセルＩＭ［ｉ＋１，ｊ］に流れる電流量の総和について扱ったが、複数のセルとして、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれに流れる電流量の総和についても扱ってもよい。この場合、式（１．２３）、及び式（１．２４）は、次の式に書き直すことができる。
Figure 2022140373000025
なお、式（１．２５）、及び式（１．２６）において、第１データα［ｉ，ｊ］が正であるとき、ｗ［ｉ，ｊ］＝｜α［ｉ，ｊ］｜、ｗｒ［ｉ，ｊ］＝０とし、また、第１データα［ｉ，ｊ］が負であるとき、ｗ［ｉ，ｊ］＝０、ｗｒ［ｉ，ｊ］＝｜α［ｉ，ｊ］｜とし、第１データα［ｉ，ｊ］が０であるとき、ｗ［ｉ，ｊ］＝０、ｗｒ［ｉ，ｊ］＝０とすることで、電流量ＩＳ［ｊ］、及び電流量ＩＳｒ［ｊ］を表すことができる。
変換回路ＩＴＲＺＤ［ｊ］は、配線ＷＣＬ［ｊ］に流れる電流の量ＩＳ［ｊ］と、配線ＷＣＬｒ［ｊ］に流れる電流の量ＩＳｒ［ｊ］を参照して、ＩＳ［ｊ］とＩＳｒ［ｊ］との差分電流に応じた電圧を出力する。また、当該差分電流は、次の式で表すことができる。
Figure 2022140373000026
つまり、式（１．２７）で表される差分電流の量は、正、負、又は“０”の第１データと、正、又は“０”の第２データと、の積和に応じた値となる。したがって、当該差分電流から、第１データと第２データとの積和の結果を求めることができる。
このため、３行以上且つ２列以上のセルアレイＣＡを有する演算回路ＭＡＣ１の場合でも、上記の通り、積和演算を行うことができる。この場合の演算回路ＭＡＣ１は、複数列のうち１列（ｉ列目とする）を、電流量としてＩｒｅｆ０［ｉ］、及びｘ［ｉ］×Ｉｒｅｆ０［ｉ］を保持するセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。
＜演算回路の構成例２＞
ところで、変換回路ＩＴＲＺＤ［ｊ］からトランジスタＦ４［ｊ］を介して配線ＷＣＬ［ｊ］に流れる電流量ＩＳ［ｊ］、及び変換回路ＩＴＲＺＤ［ｊ］からトランジスタＦ４ｒ［ｊ］を介して配線ＷＣＬｒ［ｊ］に流れる電流量ＩＳｒ［ｊ］が小さい場合、例えば、ＩＳ［ｊ］、及びＩＳｒ［ｊ］のそれぞれがトランジスタＦ２、及びトランジスタＦ２ｒがサブスレッショルド領域で動作する範囲で流れる電流量である場合、変換回路ＩＴＲＺＤ［ｊ］の動作が遅延することがある。一般的には、電流量が小さい場合、容量の充電などによって時間を要するため、回路全体の動作が遅くなることがある。また、変換回路ＩＴＲＺＤ［ｊ］にアナログデジタル変換回路が含まれている場合、電流量ＩＳ［ｊ］、及び電流量ＩＳｒ［ｊ］が小さいまま動作周波数を高くすると、当該アナログデジタル変換回路の入出力特性の誤差が増加することがある。
図１に、上述した課題を鑑みなされた演算回路を示す。図１に示す演算回路ＭＡＣ２は、図２の演算回路ＭＡＣ１の変形例であって、セルアレイＣＡに領域ＲＯＡと、領域ＩＯＡと、が含まれている点で、演算回路ＭＡＣ１と異なる。
図１に示すセルアレイＣＡは、図２のセルアレイＣＡと同様に、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］と、セルＩＭｒ［１，１］乃至セルＩＭｒ［ｍ，ｎ］と、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］と、を有する。
領域ＲＯＡ、及び領域ＩＯＡは、セルアレイＣＡを行方向に沿って分割された領域である。例えば、図１では、領域ＲＯＡは、セルアレイＣＡにおいて、１行目乃至ｋ行目（ｋは１以上ｍ－１以下の整数とする）に配置されているセルＩＭ、セルＩＭｒ、セルＩＭｒｅｆを含む領域とし、領域ＩＯＡは、一例として、セルアレイＣＡにおいて、ｋ＋１行目乃至ｍ行目に配置されているセルＩＭ、セルＩＭｒ、セルＩＭｒｅｆを含む領域として図示している。
なお、図１の演算回路ＭＡＣ２では、セルアレイＣＡの１行目乃至ｋ行目を領域ＲＯＡとし、ｋ＋１行目乃至ｍ行目を領域ＩＯＡとして分割した構成を示したが、本発明の一態様は、これに限定されない。演算回路ＭＡＣ２としては、例えば、セルアレイＣＡの１行目乃至ｋ行目を領域ＩＯＡとし、ｋ＋１行目乃至ｍ行目を領域ＲＯＡとした構成としてもよい。又は、演算回路ＭＡＣ２としては、セルアレイＣＡの１行目乃至ｍ行目から選ばれた１以上の行を領域ＲＯＡとし、残りの行を領域ＩＯＡとした構成としてもよい。
＜演算回路の動作例２＞
次に、図１に示した演算回路ＭＡＣ２の動作例について説明する。
図４は、演算回路ＭＡＣ２の動作例を説明するブロック図である。図４に示す演算回路ＭＡＣ２は、セルアレイＣＡと、回路ＸＣＳと、回路ＩＴＳと、を抜粋して示しており、特に、セルアレイＣＡ内では、セルＩＭと、セルＩＭｒと、を抜粋して示している。
また、図４の演算回路ＭＡＣ２におけるセルアレイＣＡは、図１の演算回路ＭＡＣ２において、ｍ＝８、ｎ＝４とした構成となっている。つまり、セルＩＭとセルＩＭｒのみに着目すると、セルＩＭ及びセルＩＭｒは、セルアレイＣＡにおいて８行８列のマトリクス状に配置されている。また、セルＩＭｒｅｆも含めると、セルアレイＣＡは、８行９列のマトリクスの構成となる。
また、図４の演算回路ＭＡＣ２は、図１の演算回路ＭＡＣ２において、ｋ＝４としている。そのため、領域ＲＯＡは、図４の演算回路ＭＡＣ２のセルアレイＣＡの１行目乃至４行目に配置されているセルＩＭ、及びセルＩＭｒを含み、領域ＩＯＡは、図４の演算回路ＭＡＣ２のセルアレイＣＡの５行目乃至８行目に配置されているセルＩＭ、及びセルＩＭｒを含む構成となる。
なお、セルアレイＣＡにおいて、セルＩＭｒを示すブロックには、ハッチングを付している。
図５は、図４に示した演算回路ＭＡＣ２の動作例を説明するフローチャートである。図５で説明する演算回路ＭＡＣ２の動作例は、ステップＳＴ１乃至ステップＳＴ４を有する。以下では、ステップＳＴ１乃至ステップＳＴ４のそれぞれについて説明する。
＜＜ステップＳＴ１＞＞
ステップＳＴ１では、一例として、図４の演算回路ＭＡＣ２の領域ＲＯＡに含まれているセルＩＭ、及びセルＩＭｒに第１データの値が書き込まれるステップを有する。
本動作例では、下に示す行列Ｗの各要素が、図４の演算回路ＭＡＣ２の領域ＲＯＡに含まれるセルＩＭ、及びセルＩＭｒに書き込まれるものとする。
Figure 2022140373000027
なお、セルＩＭ、及びセルＩＭｒへの第１データの書き込みについては、上述した図３のタイミングチャートの時刻Ｔ１２から時刻Ｔ１５までの間、又は時刻Ｔ１６から時刻Ｔ１９までの間の動作を参酌する。
例えば、行列Ｗの１行１列の値は－２であるため、セルＩＭ［１，１］には、ｗ［１，１］として０が書き込まれ、セルＩＭｒ［１，１］には、ｗｒ［１，１］として２が書き込まれる。また、例えば、行列Ｗの３行２列の値は４２であるため、セルＩＭ［３，２］には、ｗ［３，２］として４２が書き込まれ、セルＩＭｒ［３，２］には、ｗｒ［３，２］として０が書き込まれる。また、例えば、行列Ｗの２行３列の値は０であるため、セルＩＭ［２，３］には、ｗ［２，３］として０が書き込まれ、セルＩＭｒ［２，３］には、ｗｒ［２，３］として０が書き込まれる。
＜＜ステップＳＴ２＞＞
ステップＳＴ２では、一例として、図４の演算回路ＭＡＣ２の領域ＩＯＡに含まれているセルＩＭ、及びセルＩＭｒに第３データの値が書き込まれるステップを有する。
ここでの第３データは、任意の値としてＤ１とする。また、Ｄ１としては、例えば、行列Ｗに含まれている各要素の値よりも大きい値であることが好ましい。
また、ステップＳＴ１では、領域ＲＯＡにおいて、セルＩＭ、及びセルＩＭｒの一方に第１データが書き込まれ、他方に０が書き込まれるが、ステップＳＴ２では、領域ＩＯＡにおいて、セルＩＭ、及びセルＩＭｒの両方にＤ１が書き込まれる。したがって、図４の演算回路ＭＡＣ２に示すとおり、領域ＩＯＡに含まれるセルＩＭ、及びセルＩＭｒの全てには、Ｄ１が書き込まれる。
＜＜ステップＳＴ３＞＞
ステップＳＴ３では、一例として、図４の演算回路ＭＡＣ２の領域ＲＯＡに含まれているセルＩＭとセルＩＭｒに対して、第２データが入力され、領域ＩＯＡに含まれているセルＩＭとセルＩＭｒに対して、第４データが入力されるステップを有する。
本動作例では、下に示す行列Ｘの各要素が、図４の演算回路ＭＡＣ２の領域ＲＯＡに含まれるセルＩＭ、及びセルＩＭｒに入力されるものとする。
Figure 2022140373000028
具体的には、セルアレイＣＡの１行目に３２が入力され、２行目に１が入力され、３行目に１７が入力され、４行目に５６が入力される。
また、本動作例では、第４データとしてＤＸが、図４の演算回路ＭＡＣ２の領域ＩＯＡに含まれるセルＩＭ、及びセルＩＭｒに入力されるものとする。具体的には、セルアレイＣＡの５行目乃至８行目のそれぞれにＤＸが入力される。
なお、領域ＲＯＡに含まれるセルＩＭ、及びセルＩＭｒへの第２データの入力、及び領域ＩＯＡに含まれるセルＩＭ、及びセルＩＭｒへの第２データの入力については、上述した図３のタイミングチャートの時刻Ｔ２１から時刻Ｔ２３までの間の動作を参酌する。
＜＜ステップＳＴ４＞＞
ステップＳＴ３では、一例として、回路ＩＴＳによって、図４の演算回路ＭＡＣ２のセルアレイＣＡに含まれているセルＩＭとセルＩＭｒに書き込まれている第１データ及び第３データと、セルアレイＣＡに入力される第２データ及び第４データとの演算を行って、当該演算の結果を回路ＩＴＳから出力するステップを有する。具体的には、ステップＳＴ４は、領域ＲＯＡに含まれているセルＩＭが、書き込まれている第１データと入力される第２データとの積に応じた電流を出力するステップと、領域ＲＯＡに含まれているセルＩＭｒが、書き込まれている第１データと入力される第２データとの積に応じた電流を出力するステップと、領域ＩＯＡに含まれているセルＩＭが、書き込まれている第３データと入力される第４データとの積に応じた電流を出力するステップと、領域ＩＯＡに含まれているセルＩＭｒが、書き込まれている第３データと入力される第４データとの積に応じた電流を出力するステップと、変換回路によって、領域ＲＯＡに含まれているセルＩＭ及び領域ＩＯＡに含まれているセルＩＭのそれぞれが出力する電流の和と、領域ＲＯＡに含まれているセルＩＭｒ及び領域ＩＯＡに含まれているセルＩＭｒのそれぞれが出力する電流の和と、の差分電流に応じた電圧が出力されるステップを有する。
例えば、セルアレイＣＡの１列目の領域ＲＯＡでは、その列における第１データと第２データとの積和演算が行われ、３２×０＋１×０＋１７×６＋５６×０＝１０２が算出される。また、セルアレイＣＡの１列目の領域ＩＯＡでは、その列における第３データと第４データとの積和演算が行われ、Ｄ１×ＤＸ＋Ｄ１×ＤＸ＋Ｄ１×ＤＸ＋Ｄ１×ＤＸ＝４Ｄ１ＤＸが算出される。そのため、セルアレイＣＡの１列目に配置されている８個のセルＩＭによって行われる積和演算の結果は、１０２＋４Ｄ１ＤＸとなる。
また、例えば、セルアレイＣＡの２列目の領域ＲＯＡでは、その列における第１データと第２データとの積和演算が行われ、３２×２＋１×５＋１７×０＋５６×３＝２３７が算出される。また、セルアレイＣＡの１列目の領域ＩＯＡでは、その列における第３データと第４データとの積和演算が行われ、Ｄ１×ＤＸ＋Ｄ１×ＤＸ＋Ｄ１×ＤＸ＋Ｄ１×ＤＸ＝４Ｄ１ＤＸが算出される。そのため、セルアレイＣＡの１列目に配置されている８個のセルＩＭｒによって行われる積和演算の結果は、２３７＋４Ｄ１ＤＸとなる。
その後、回路ＩＴＳに含まれている変換回路ＩＴＲＺＤ［１］の２つの入力端子の一方に、１列目の積和演算結果である１０２＋４Ｄ１ＤＸが入力され、変換回路ＩＴＲＺＤ［１］の２つの入力端子の他方に、２列目の積和演算結果である２３７＋４Ｄ１ＤＸが入力される。変換回路ＩＴＲＺＤ［１］は、２つの入力端子のそれぞれに入力された電流量の差分をとる機能を有するため、変換回路ＩＴＲＺＤ［１］は、１列目の積和演算結果である１０２＋４Ｄ１ＤＸと、２列目の積和演算結果である２３７＋４Ｄ１ＤＸとの差をとる。これにより、変換回路ＩＴＲＺＤ［１］は、（１０２＋４Ｄ１ＤＸ）－（２３７＋４Ｄ１ＤＸ）＝－１３５に応じた信号（電流、電圧など）を配線ＯＬ［１］に出力する。この結果は、式（１．２９）のＸの１行目の要素と、式（１．２８）のＷの１列目の要素と、の積和の結果と一致する。
同様に、セルアレイＣＡの３列目乃至８列目においても同様の積和演算が行われる。それらの積和演算の結果は、図４に示すとおり、３列目が１１３０＋４Ｄ１ＤＸ、４列目が５７＋４Ｄ１ＤＸ、５列目が１１５９＋４Ｄ１ＤＸ、６列目が４Ｄ１ＤＸ、７列目が２２０＋４Ｄ１ＤＸ、８列目が６２９＋４Ｄ１ＤＸとなる。また、変換回路ＩＴＲＺＤ［２］は、（１１３０＋４Ｄ１ＤＸ）－（５７＋４Ｄ１ＤＸ）＝１０７３に応じた信号（電流、電圧など）を配線ＯＬ［２］に出力し、変換回路ＩＴＲＺＤ［３］は、（１１５９＋４Ｄ１ＤＸ）－（４Ｄ１ＤＸ）＝１１５９に応じた信号（電流、電圧など）を配線ＯＬ［３］に出力し、変換回路ＩＴＲＺＤ［４］は、（２２０＋４Ｄ１ＤＸ）－（６２９＋４Ｄ１ＤＸ）＝－４０９に応じた信号（電流、電圧など）を配線ＯＬ［４］に出力する。１０７３は、式（１．２９）のＸの１行目の要素と、式（１．２８）のＷの２列目の要素と、の積和の結果と一致し、１１５９は、式（１．２９）のＸの１行目の要素と、式（１．２８）のＷの３列目の要素と、の積和の結果と一致し、－４０９は、式（１．２９）のＸの１行目の要素と、式（１．２８）のＷの４列目の要素と、の積和の結果と一致する。
ステップＳＴ１乃至ステップＳＴ４の動作を行うことによって、回路ＩＴＳに含まれる変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］のそれぞれの入力端子には、４Ｄ１ＤＸの値に応じた電流量が余剰に、１行目から４行目までの積和演算の結果に応じた電流量に加算されて、その電流が入力されることになる。本明細書等では、領域ＩＯＡのセルＩＭ、又はセルＩＭｒによって演算された第３データと第４データとの積和の値に応じた電流をベース電流と呼称する。
ステップＳＴ１乃至ステップＳＴ４では、４Ｄ１ＤＸの値に応じたベース電流が、余剰に変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］のそれぞれの入力端子に入力されることになるため、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］の動作速度は、ベース電流がない場合よりも、速く動作することができる。
また、セルアレイＣＡのそれぞれの列で発生するベース電流は互いに等しいため、変換回路ＩＴＲＺＤ［１］によって、１列目と２列目のそれぞれに流れるベース電流はキャンセルされて、式（１．２９）のＸの１行目の要素と、式（１．２８）のＷの１列目の要素と、の積和の結果（－１３５）が、配線ＯＬ［１］に出力される。３列目と４列目、５列目と６列目、７列目と８列目についても同様に、変換回路ＩＴＲＺＤ［２］乃至変換回路ＩＴＲＺＤ［４］によって、それぞれに流れるベース電流はキャンセルされて、変換回路ＩＴＲＺＤ［２］乃至変換回路ＩＴＲＺＤ［４］のそれぞれは、配線ＯＬ［２］乃至配線ＯＬ［４］に積和の結果（１０７３、１１５９、－４０９）を出力する。
なお、本発明の一態様に係る半導体装置の動作方法は、これに限定されない。本発明の一態様に係る半導体装置の動作方法は、課題を解決する範囲内であれば、適宜変更がなされていてもよい。
例えば、セルアレイＣＡの領域ＩＯＡに含まれるセルＩＭ、及びセルＩＭｒのそれぞれには、第３データとして、全て同じ値ではなく、異なる値を書き込んでもよい。具体的には、図６に示すとおり、セルアレイＣＡの領域ＩＯＡの１列目及び２列目に配置されているセルＩＭ、及びセルＩＭｒにはＤ１を書き込み、３列目及び４列目に配置されているセルＩＭ、及びセルＩＭｒにはＤ２を書き込み、５列目及び６列目に配置されているセルＩＭ、及びセルＩＭｒにはＤ３を書き込み、７列目及び８列目に配置されているセルＩＭ、及びセルＩＭｒにはＤ４を書き込んでもよい。なお、Ｄ２乃至Ｄ４は、Ｄ１と同様の任意の値とし、また、Ｄ１乃至Ｄ４は互いに異なる値としてもよい。このように、領域ＩＯＡにおいて、１列目と２列目（３列目と４列目、５列目と６列目、７列目と８列目）に配置されているセルＩＭとセルＩＭｒとに同じ値を書き込むことで、それぞれの列で発生するベース電流は、変換回路ＩＴＲＺＤ［１］（変換回路ＩＴＲＺＤ［２］、変換回路ＩＴＲＺＤ［３］、変換回路ＩＴＲＺＤ［４］）によってキャンセルされるため、図４の動作例と同様に、積和演算を行うことができる。
また、現実的には、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］に含まれているアナログ変換回路のそれぞれを安定して動作させるためのベース電流は、アナログ変換回路ごとに異なる場合がある。このように変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］に含まれているアナログ変換回路のそれぞれには、ばらつきが生じている場合があるため、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］ごとに、入力するベース電流を定めることが好ましい。つまり、例えば、変換回路ＩＴＲＺＤ［１］に含まれるアナログ変換回路が安定した動作を行うために、ベース電流が大きく求められる場合には、１列目及び２列目に配置されているセルＩＭ、及びセルＩＭｒに書き込まれるＤ１の値を大きくし、また、例えば、変換回路ＩＴＲＺＤ［２］に含まれるアナログ変換回路が安定した動作を行うためのベース電流が大きく求められていない場合には、３列目及び４列目に配置されているセルＩＭ、及びセルＩＭｒに書き込まれるＤ２の値を小さくすればよい。
また、上述した、演算回路ＭＡＣ２の動作例では、セルアレイＣＡの領域ＲＯＡにおいて、セルＩＭ［ｉ，ｊ］、及びセルＩＭｒ［ｉ，ｊ］には、０が書き込まれることが多い場合がある。例えば、図４に示す演算回路の動作例では、セルアレイＣＡの６列目のセルＩＭｒ［１，３］乃至セルＩＭｒ［４，３］のそれぞれには０が書き込まれている。この場合、セルＩＭｒ［１，３］乃至セルＩＭｒ［４，３］から出力される電流量は、実質的に０であるため、変換回路ＩＴＲＺＤ［３］に含まれているアナログデジタル変換回路を安定して動作させるためには、セルアレイＣＡの６列目のベース電流を大きくすることが好ましい。つまり、５列目及び６列目に配置されているセルＩＭ、及びセルＩＭｒに書き込まれるＤ３の値を大きくすればよい。このように、セルアレイＣＡの領域ＲＯＡのある列において、０が書き込まれるセルＩＭ［ｉ，ｊ］、又はセルＩＭｒ［ｉ，ｊ］が多い場合には、領域ＩＯＡの当該列のセルＩＭ［ｉ，ｊ］、及びセルＩＭｒ［ｉ，ｊ］に書き込まれる値を大きくして、ベース電流を大きくしてもよい。
また、例えば、セルアレイＣＡの領域ＩＯＡに含まれる、対となるセルＩＭ［ｉ，ｊ］、及びセルＩＭｒ［ｉ，ｊ］のそれぞれには、第３データとして同じ値を書き込み、当該値は、他の対となるセルＩＭ、及びセルＩＭｒに書き込まれる値と異なってもよい。具体的には、図７に示すとおり、セルアレイＣＡの領域ＩＯＡの１列目及び２列目に配置されているセルＩＭ、及びセルＩＭｒには１行目から順にＤ１Ａ、Ｄ１Ｂ、Ｄ１Ｃ、Ｄ１Ｄを書き込み、３列目及び４列目に配置されているセルＩＭ、及びセルＩＭｒには１行目から順にＤ２Ａ、Ｄ２Ｂ、Ｄ２Ｃ、Ｄ２Ｄを書き込み、５列目及び６列目に配置されているセルＩＭ、及びセルＩＭｒには１行目から順にＤ３Ａ、Ｄ３Ｂ、Ｄ３Ｃ、Ｄ３Ｄを書き込み、７列目及び８列目に配置されているセルＩＭ、及びセルＩＭｒには１行目から順にＤ４Ａ、Ｄ４Ｂ、Ｄ４Ｃ、Ｄ４Ｄを書き込んでもよい。なお、Ｄ１Ａ、Ｄ１Ｂ、Ｄ１Ｃ、Ｄ１Ｄ、Ｄ２Ａ、Ｄ２Ｂ、Ｄ２Ｃ、Ｄ２Ｄ、Ｄ３Ａ、Ｄ３Ｂ、Ｄ３Ｃ、Ｄ３Ｄ、Ｄ４Ａ、Ｄ４Ｂ、Ｄ４Ｃ、及びＤ４Ｄは、互いに異なる値としてもよいし、等しい値としてもよい。このように、領域ＩＯＡにおいて、１列目と２列目（３列目と４列目、５列目と６列目、７列目と８列目）に配置されている、対となるセルＩＭとセルＩＭｒとに同じ値を書き込むことでも、それぞれの列で発生するベース電流は、変換回路ＩＴＲＺＤ［１］（変換回路ＩＴＲＺＤ［２］、変換回路ＩＴＲＺＤ［３］、変換回路ＩＴＲＺＤ［４］）によってキャンセルされるため、図４の動作例と同様に、積和演算を行うことができる。なお、図７において、ＤＳＲ１、ＤＳＲ２、ＤＳＲ３、及びＤＳＲ４のそれぞれは、ＤＳＲ１＝Ｄ１Ａ×ＤＸ＋Ｄ１Ｂ×ＤＸ＋Ｄ１Ｃ×ＤＸ＋Ｄ１Ｄ×ＤＸ、ＤＳＲ２＝Ｄ２Ａ×ＤＸ＋Ｄ２Ｂ×ＤＸ＋Ｄ２Ｃ×ＤＸ＋Ｄ２Ｄ×ＤＸ、ＤＳＲ３＝Ｄ３Ａ×ＤＸ＋Ｄ３Ｂ×ＤＸ＋Ｄ３Ｃ×ＤＸ＋Ｄ３Ｄ×ＤＸ、及びＤＳＲ４＝Ｄ４Ａ×ＤＸ＋Ｄ４Ｂ×ＤＸ＋Ｄ４Ｃ×ＤＸ＋Ｄ４Ｄ×ＤＸを表している。
＜演算回路の構成例３＞
ところで、演算回路ＭＡＣ１、及び演算回路ＭＡＣ２では、回路ＸＣＳから第２データを入力する構成となっているが、演算回路ＭＡＣ１、及び演算回路ＭＡＣ２は、イメージセンサによって取得した画像を直接入力する構成としてもよい。
図８に示す演算回路ＭＡＣ３は、図１の演算回路ＭＡＣ２の回路ＸＣＳを回路ＩＭＳに置き換えた構成となっている。回路ＩＭＳは、一例として、複数の受光素子ＪＳと、複数のスイッチＳＷと、有する。複数のスイッチＳＷの第１端子は、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のそれぞれに電気的に接続され、複数の受光素子ＪＳのアノードは、複数のスイッチＳＷの第２端子に電気的に接続されている。また、複数の受光素子ＪＳのカソードは、配線ＣＶに電気的に接続されている。
配線ＣＶは、一例として、定電位を与える配線として機能する。当該定電位としては、例えば、高レベル電位、接地電位よりも高い電位などとすることができる。
回路ＩＭＳは、一例として、イメージセンサとしての機能を有する。具体的には、回路ＩＭＳは、受光素子ＪＳによって光を受光し、当該光の強度に応じた電流を発生させる機能を有する。また、複数のスイッチＳＷをオン状態にすることによって、当該電流を配線ＸＣＬに流すことができる。つまり、回路ＩＭＳで撮像した画像を第２データ（積和演算の乗数（被乗数））として扱うことができる。
また、図８において、領域ＩＯＡに含まれているセルＩＭ、セルＩＭｒがベース電流を流す場合は、配線ＸＣＬ［ｋ＋１］乃至配線ＸＣＬ［ｍ］に電気的に接続されているスイッチＳＷをオフ状態とし、配線ＸＣＬ［ｋ＋１］乃至配線ＸＣＬ［ｍ］には、代わりに所定の電流を与えるようにすればよい（図８には所定の電流を与える回路を図示していない）。逆に領域ＩＯＡに含まれているセルＩＭ、セルＩＭｒがベース電流を流さない場合は、配線ＸＣＬ［ｋ＋１］乃至配線ＸＣＬ［ｍ］に電気的に接続されているスイッチＳＷをオン状態として、領域ＩＯＡに含まれるセルＩＭ、及びセルＩＭｒを、領域ＲＯＡに含まれるセルＩＭ、及びセルＩＭｒと同様に、第１データと第２データとの乗算を行う回路として扱うことができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置である、演算回路ＭＡＣ１、演算回路ＭＡＣ２、及び演算回路ＭＡＣ３の動作方法の例について説明する。
演算回路ＭＡＣ１、演算回路ＭＡＣ２、及び演算回路ＭＡＣ３のそれぞれは、一例として、低ピーク電力モード（第１動作と呼ぶ場合がある）、高演算効率モード（第２動作と呼ぶ場合がある）、高スループットモード（第３動作と呼ぶ場合がある）のいずれか一の動作で演算処理を行うことができる。
低ピーク電力モードは、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３で発生する消費電力を低く抑えるモードである。低ピーク電力モードは、例えば、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３の配線ＷＣＬ、配線ＷＣＬｒに流れる電流量を小さくして、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３における消費電力を低減するモードとすることができる。なお、この場合、配線ＷＣＬ、配線ＷＣＬｒに流れる電流量を小さくするため、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３における演算速度は遅くなる場合がある。
高スループットモードは、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３における演算速度を速くするモードである。高スループットモードは、例えば、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３の配線ＷＣＬ、配線ＷＣＬｒに流れる電流量を大きくすることで、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３における演算速度を速めるモードとすることができる。つまり、高スループットモードは、１秒間あたりの処理量（ＧＯＰＳ）を高くするモードである。なお、この場合、配線ＷＣＬ、配線ＷＣＬｒに流れる電流量が大きくなるため、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３における消費電力は大きくなる場合がある。
高演算効率モードは、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３における動作速度を、低ピーク電力モードよりも速く、高スループットモードよりも遅くしたモードである。また、このため、高演算効率モードにおける演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３の消費電力は、低ピーク電力モードよりも大きく、高スループットモードよりも小さくなる。また、このため、高演算効率モードは、１Ｗあたりの処理量（ＴＯＰＳ／Ｗ）を高くするモードということができる。
演算回路ＭＡＣ１、演算回路ＭＡＣ２、及び演算回路ＭＡＣ３のそれぞれは、低ピーク電力モード、高演算効率モード、及び高スループットモードの３つのモードが、状況に応じて切り替わる動作を行うことが好ましい。
例えば、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３のいずれか一が含まれている電子機器において、当該電子機器に備えられているバッテリの残量が少ない（電圧が低い）場合、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３のいずれか一は、低ピーク電力モードで動作することが好ましい。また、例えば、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３のいずれか一が含まれている電子機器において、当該電子機器に備えられているバッテリの残量が多い（電圧が高い）場合、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３のいずれか一は、高スループットモードで動作することが好ましい。このように、バッテリの残量（電圧）、又は、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３のいずれか一に供給される電力から判断して、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３のいずれか一は、低ピーク電力モード、高演算効率モード、及び高スループットモードの一からモードを切り替える構成としてもよい。
また、例えば、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３のいずれか一と、顔、指紋などの撮像を行うセンサと、が含まれている電子機器において、当該電子機器が、撮像された顔、指紋などの画像を用いた認証動作など、即時性が求められる動作を行う場合、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３のいずれか一は、高スループットモードで動作することが好ましい。
また、例えば、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３のいずれか一が含まれている電子機器において、大量の画像の判別を行う場合、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３のいずれか一は、高スループットモードで動作することが好ましい。なお、大量の画像の判別の方法としては、例えば、畳み込みニューラルネットワークを用いた演算処理などが挙げられる。
また、例えば、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３のいずれか一が含まれている電子機器において、当該電子機器に備えられているバッテリの残量が十分にあり（電圧が十分に高く）、かつ上記以外の動作（例えば、即時性が求められていない動作、大量の画像を扱わない動作など）を行う場合、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３のいずれか一は、高演算効率モードで動作することが好ましい。
＜演算回路の動作例１＞
ここで、演算回路ＭＡＣ１、演算回路ＭＡＣ２、又は演算回路ＭＡＣ３が、低ピーク電力モード、高演算効率モード、及び高スループットモードの３つのモードを選択して演算処理を行う動作例について説明する。図９は、一例として、低ピーク電力モード、高演算効率モード、及び高スループットモードのいずれか一が選択されて、選ばれたモードにしたがって、図１、及び図４に示す演算回路ＭＡＣ２が演算処理を行うフローチャートを示している。また、図９に示すフローチャートは、ステップＳＵ１乃至ステップＳＵ５を有する。
＜＜ステップＳＵ１＞＞
ステップＳＵ１では、一例として、演算回路ＭＡＣ２が演算処理を行うとき、どのモードで動作するかを決定するステップを有する。なお、本動作例では、選択されるモードは、Ａモード、Ｂモード、及びＣモードの３つとする。
また、図９のフローチャートの説明では、一例として、Ａモードは、高スループットモードとし、Ｂモードは、高演算効率モードとし、Ｃモードは、低ピーク電力モードとして説明する。なお、Ａモード、Ｂモード、及びＣモードのそれぞれは、上記とは異なるモードの組み合わせとしてもよい。
例えば、演算回路ＭＡＣ２が行う演算処理が、即時性が求められていない処理、少量のデータを扱う処理などの場合、演算回路ＭＡＣ２が演算処理を行うモードとして、Ｃモードが選択される。
また、例えば、演算回路ＭＡＣ２が行う演算処理が、即時性が求められる処理、大量のデータを扱う処理などの場合、演算回路ＭＡＣ２が演算処理を行うモードとしては、Ａモードが選択される。
また、例えば、演算回路ＭＡＣ２が行う演算処理が、中量のデータを扱う処理などの場合、演算回路ＭＡＣ２が演算処理を行うモードとしては、Ｂモードが選択される。また、例えば、Ａモード、及びＣモードが選択されなかった場合には、演算回路ＭＡＣ２が行う演算処理を行うモードとしては、Ｂモードが選択されてもよい。
なお、演算回路ＭＡＣ２が行う演算処理が、即時性が求められる処理、中量又は大量のデータを扱う処理などとした場合でも、演算回路ＭＡＣ２を含む電子機器に備えられるバッテリの残量が少ない（電圧が低い）場合には、演算回路ＭＡＣ２が演算処理を行うモードとしては、Ｃモードが選択されてもよい。
なお、上記は、演算回路ＭＡＣ２を駆動させる制御回路などが、演算処理の内容、バッテリの残量（電圧）などを判断して、Ａモード、Ｂモード、又はＣモードから選択する構成としてもよい。また、演算回路ＭＡＣ２が演算処理を行うモードは、演算処理の内容、バッテリの残量（電圧）などに関わらず、ユーザの任意でＡモード、Ｂモード、又はＣモードから選択されてもよい。
＜＜ステップＳＵ２ａ＞＞
ステップＳＵ２ａでは、一例として、ステップＳＵ１で決定されたモードが、Ａモードであるか否かの判定を行うステップを有する。演算回路ＭＡＣ２がＡモードで演算処理を行う場合は、動作はステップＳＵ３ａに移行し、演算回路ＭＡＣ２がＡモード以外で演算処理を行う場合は、動作はステップＳＵ２ｂに移行する。
＜＜ステップＳＵ２ｂ＞＞
ステップＳＵ２ｂでは、一例として、ステップＳＵ１で決定されたモードが、Ｂモードであるか否かの判定を行うステップを有する。演算回路ＭＡＣ２がＢモードで演算処理を行う場合は、動作はステップＳＵ３ｂに移行し、演算回路ＭＡＣ２がＢモードで演算処理を行わない場合は、動作はステップＳＵ３ｃに移行する。なお、ステップＳＵ２ｂに移行した段階で、ステップＳＵ２ａにおいて、演算回路ＭＡＣ２がＡモードで演算処理を行わない判定となっているため、動作がステップＳＵ３ｃに移行する条件は、演算回路ＭＡＣ２の演算処理がＣモードで行われる場合となる。
＜＜ステップＳＵ３ａ＞＞
ステップＳＵ３ａでは、一例として、図４の演算回路ＭＡＣ２において、回路ＸＣＳから領域ＩＯＡに含まれているセルＩＭとセルＩＭｒに対して、入力されるＤＸがＤＸＬに設定されるステップを有する。なお、ＤＸＬは０を含む正の実数とすることができる。また、ＤＸの値の設定後には、動作はステップＳＵ４に移行する。
＜＜ステップＳＵ３ｂ＞＞
ステップＳＵ３ｂでは、一例として、図４の演算回路ＭＡＣ２において、回路ＸＣＳから領域ＩＯＡに含まれているセルＩＭとセルＩＭｒに対して、入力されるＤＸがＤＸＭに設定されるステップを有する。なお、ＤＸＭは０を含む正の実数とすることができる。また、ＤＸの値の設定後には、動作はステップＳＵ４に移行する。
＜＜ステップＳＵ３ｃ＞＞
ステップＳＵ３ｃでは、一例として、図４の演算回路ＭＡＣ２において、回路ＸＣＳから領域ＩＯＡに含まれているセルＩＭとセルＩＭｒに対して、入力されるＤＸがＤＸＳに設定されるステップを有する。なお、ＤＸＳは０を含む正の実数とすることができる。また、ＤＸの値の設定後には、動作はステップＳＵ４に移行する。
なお、ステップＳＵ３ａ乃至ステップＳＵ３ｃにおいて、ＤＸＬは、ＤＸＭ及びＤＸＳよりも大きい値とし、ＤＸＭは、ＤＸＳよりも大きい値とする。例えば、ＤＸＬ＝１０、ＤＸＭ＝５、ＤＸＳ＝１としてもよいし、ＤＸＬ＝１００、ＤＸＭ＝１０、ＤＸＳ＝１としてもよい。なお、以下では、一例として、ＤＸＬ＝１００、ＤＸＭ＝１０、ＤＸＳ＝１として説明する。
＜＜ステップＳＵ４＞＞
ステップＳＵ４は、一例として、演算回路ＭＡＣ２において、セルアレイＣＡの領域ＲＯＡに含まれるセルＩＭ、及びセルＩＭｒに第１データを書き込むステップと、セルアレイＣＡの領域ＩＯＡに含まれるセルＩＭ、及びセルＩＭｒに第３データを書き込むステップと、回路ＸＣＳからセルアレイＣＡに第２データ、及び第４データを入力するステップと、を有する。なお、上述の各ステップについては、実施の形態１で説明した、図４の演算回路ＭＡＣ２の動作例を参酌する。具体的には、例えば、ステップＳＵ４では、図５のフローチャートのステップＳＴ１乃至ステップＳＴ３の動作が行われてもよい。
＜＜ステップＳＵ５＞＞
ステップＳＵ５は、一例として、回路ＩＴＳによって、図４の演算回路ＭＡＣ２のセルアレイＣＡに含まれているセルＩＭとセルＩＭｒに書き込まれている第１データ及び第３データと、セルアレイＣＡに入力される第２データ及び第４データとの演算を行って、当該演算の結果を回路ＩＴＳから出力するステップを有する。
演算回路ＭＡＣ２においてＡモードで演算処理が行われる場合、ＤＸＬ＝１００であるため、セルアレイＣＡにおいて、１列目に配置されている８個のセルＩＭによって行われる積和演算の結果は、１０２＋４００Ｄ１となる。同様に、２列目乃至８列目に配置されている８個のセルＩＭ又はセルＩＭｒによって行われる積和演算の結果は、それぞれ、２３７＋４００Ｄ１、１１３０＋４００Ｄ１、５７＋４００Ｄ１、１１５９＋４００Ｄ１、４００Ｄ１、２２０＋４００Ｄ１、６２９＋４００Ｄ１となる。また、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］によって、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］のそれぞれの出力端子からは、図４に示した演算回路ＭＡＣ２の結果と同様に－１３５、１０７３、１１５９、－４０９が出力される。
また、演算回路ＭＡＣ２においてＢモードで演算処理が行われる場合、ＤＸＬ＝１０であるため、セルアレイＣＡにおいて、１列目に配置されている８個のセルＩＭによって行われる積和演算の結果は、１０２＋４０Ｄ１となる。同様に、２列目乃至８列目に配置されている８個のセルＩＭ又はセルＩＭｒによって行われる積和演算の結果は、それぞれ、２３７＋４０Ｄ１、１１３０＋４０Ｄ１、５７＋４０Ｄ１、１１５９＋４０Ｄ１、４０Ｄ１、２２０＋４０Ｄ１、６２９＋４０Ｄ１となる。また、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］によって、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］のそれぞれの出力端子からは、図４に示した演算回路ＭＡＣ２の結果と同様に－１３５、１０７３、１１５９、－４０９が出力される。
また、演算回路ＭＡＣ２においてＣモードで演算処理が行われる場合、ＤＸＬ＝１であるため、セルアレイＣＡにおいて、１列目に配置されている８個のセルＩＭによって行われる積和演算の結果は、１０２＋４Ｄ１となる。同様に、２列目乃至８列目に配置されている８個のセルＩＭ又はセルＩＭｒによって行われる積和演算の結果は、それぞれ、２３７＋４Ｄ１、１１３０＋４Ｄ１、５７＋４Ｄ１、１１５９＋４Ｄ１、４Ｄ１、２２０＋４Ｄ１、６２９＋４Ｄ１となる。また、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］によって、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］のそれぞれの出力端子からは、図４に示した演算回路ＭＡＣ２の結果と同様に－１３５、１０７３、１１５９、－４０９が出力される。
つまり、演算回路ＭＡＣ２で演算処理を行うとき、配線ＷＣＬ［１］乃至配線ＷＣＬ［４］、及び配線ＷＣＬｒ［１］乃至配線ＷＣＬｒ［４］のそれぞれに流れるベース電流（領域ＩＯＡのセルＩＭ、又はセルＩＭｒによって演算された第３データと第４データとの積和の値に応じた電流）は、Ａモードの場合が一番大きくなり、Ｃモードの場合が一番小さくなる。
演算回路ＭＡＣ２においてＡモードで演算処理が行われることで、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］のそれぞれの入力端子に入力される電流量は、Ｂモード、及びＣモードのときよりも大きくなるため、Ａモードで行った演算処理の動作速度は、Ｂモード、及びＣモードで演算処理を行う場合よりも速くすることができる。
また、演算回路ＭＡＣ２においてＣモードで演算処理が行われることで、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］のそれぞれの入力端子に入力される電流量は、Ａモード、及びＢモードのときよりも小さくなるため、Ｃモードで行う演算処理の消費電力は、Ａモード、及びＢモードで演算処理を行う場合よりも低くすることができる。
本発明の一態様の半導体装置の動作方法は、上述した動作方法に限定されない。本発明の一態様の半導体装置の動作方法は、課題を解決する範囲内であれば、状況に応じて変更してもよい。
例えば、図９のフローチャートでは、ステップＳＵ３ａ乃至ステップＳＵ３ｃは、回路ＸＣＳからセルアレイＣＡの領域ＩＯＡに含まれるセルＩＭ、及びセルＩＭｒに入力するＤＸの値を設定するステップとなっているが、ステップＳＵ３ａ乃至ステップＳＵ３ｃは、その各ステップで、回路ＸＣＳからセルアレイＣＡの領域ＩＯＡにＤＸを入力する行の数を変更してもよい。
具体的な、変更例を図１０に示す。図１０は、図９のフローチャートの変形例であって、図９のフローチャートのステップＳＵ３ａ、ステップＳＵ３ｂ、及びステップＳＵ３ｃのそれぞれをステップＳＵ３ｄ、ステップＳＵ３ｅ、及びステップＳＵ３ｆに変更している。
図１０に示すステップＳＵ３ｄは、図９のステップＳＵ３ａからの変更例であって、回路ＸＣＳからセルアレイＣＡの領域ＩＯＡに含まれるセルＩＭ、及びセルＩＭｒにＤＸを入力する配線ＸＣＬの本数をＲＬにするステップを有する。また、ステップＳＵ３ｄは、回路ＸＣＳからセルアレイＣＡの領域ＩＯＡに含まれるセルＩＭ、及びセルＩＭｒにＤＸが入力されない配線ＸＣＬがある場合には、ＤＸが入力されない配線ＸＣＬには０が入力されるステップを有する。
また、図１０に示すステップＳＵ３ｅは、図９のステップＳＵ３ｂからの変更例であって、回路ＸＣＳからセルアレイＣＡの領域ＩＯＡに含まれるセルＩＭ、及びセルＩＭｒにＤＸを入力する配線ＸＣＬの本数をＲＭにするステップを有する。また、ステップＳＵ３ｅは、回路ＸＣＳからセルアレイＣＡの領域ＩＯＡに含まれるセルＩＭ、及びセルＩＭｒにＤＸが入力されない配線ＸＣＬがある場合には、ＤＸが入力されない配線ＸＣＬには０が入力されるステップを有する。
また、図１０に示すステップＳＵ３ｆは、図９のステップＳＵ３ｃからの変更例であって、回路ＸＣＳからセルアレイＣＡの領域ＩＯＡに含まれるセルＩＭ、及びセルＩＭｒにＤＸを入力する配線ＸＣＬの本数をＲＳにするステップを有する。また、ステップＳＵ３ｆは、回路ＸＣＳからセルアレイＣＡの領域ＩＯＡに含まれるセルＩＭ、及びセルＩＭｒにＤＸが入力されない配線ＸＣＬがある場合には、ＤＸが入力されない配線ＸＣＬには０が入力されるステップを有する。
なお、ステップＳＵ３ｄ乃至ステップＳＵ３ｆにおいて、ＲＬは、ＲＭ及びＲＳよりも大きい値とし、ＲＬは、ＲＳよりも大きい値とする。例えば、ＲＬ＝４、ＲＭ＝３、ＲＳ＝２としてもよいし、ＲＬ＝３、ＲＭ＝２、ＲＳ＝１としてもよい。なお、ＲＳ＝０としてもよい。以下では、一例として、ＲＬ＝４、ＲＭ＝３、ＲＳ＝２とし、また、ＤＸ＝５０として説明する。
ステップＳＵ３ｄ乃至ステップＳＵ３ｆのいずれか一の動作の後で、ステップＳＵ４、及びステップＳＵ５を行う場合を考える。
例えば、演算回路ＭＡＣ２においてＡモードで演算処理が行われる場合、ＲＬ＝４であるため、セルアレイＣＡにおいて、１列目に配置されている８個のセルＩＭによって行われる積和演算の結果は、１０２＋２００Ｄ１となる。同様に、２列目乃至８列目に配置されている８個のセルＩＭ又はセルＩＭｒによって行われる積和演算の結果は、それぞれ、２３７＋２００Ｄ１、１１３０＋２００Ｄ１、５７＋２００Ｄ１、１１５９＋２００Ｄ１、２００Ｄ１、２２０＋２００Ｄ１、６２９＋２００Ｄ１となる。また、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］によって、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］のそれぞれの出力端子からは、図４に示した演算回路ＭＡＣ２の結果と同様に－１３５、１０７３、１１５９、－４０９が出力される。
また、例えば、演算回路ＭＡＣ２においてＢモードで演算処理が行われる場合、ＲＭ＝３であるため、セルアレイＣＡにおいて、１列目に配置されている８個のセルＩＭによって行われる積和演算の結果は、１０２＋１５０Ｄ１となる。同様に、２列目乃至８列目に配置されている８個のセルＩＭ又はセルＩＭｒによって行われる積和演算の結果は、それぞれ、２３７＋１５０Ｄ１、１１３０＋１５０Ｄ１、５７＋１５０Ｄ１、１１５９＋１５０Ｄ１、１５０Ｄ１、２２０＋１５０Ｄ１、６２９＋１５０Ｄ１となる。また、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］によって、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］のそれぞれの出力端子からは、図４に示した演算回路ＭＡＣ２の結果と同様に－１３５、１０７３、１１５９、－４０９が出力される。
また、例えば、演算回路ＭＡＣ２においてＣモードで演算処理が行われる場合、ＲＳ＝２であるため、セルアレイＣＡにおいて、１列目に配置されている８個のセルＩＭによって行われる積和演算の結果は、１０２＋１００Ｄ１となる。同様に、２列目乃至８列目に配置されている８個のセルＩＭ又はセルＩＭｒによって行われる積和演算の結果は、それぞれ、２３７＋１００Ｄ１、１１３０＋１００Ｄ１、５７＋１００Ｄ１、１１５９＋１００Ｄ１、１００Ｄ１、２２０＋１００Ｄ１、６２９＋１００Ｄ１となる。また、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］によって、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］のそれぞれの出力端子からは、図４に示した演算回路ＭＡＣ２の結果と同様に－１３５、１０７３、１１５９、－４０９が出力される。
上記のとおり、ＤＸを任意の値として、かつＡモード、Ｂモード、又はＣモードに応じて、回路ＸＣＳからセルアレイＣＡの領域ＩＯＡにＤＸを入力する行の数を定めることによって（ＤＸが入力されない行には０を入力する）、配線ＷＣＬ［１］乃至配線ＷＣＬ［４］、及び配線ＷＣＬｒ［１］乃至配線ＷＣＬｒ［４］のそれぞれに流れるベース電流を、Ａモードの場合において一番大きくすることができ、又はＣモードの場合において一番小さくすることができる。
また、本発明の一態様の半導体装置の動作方法は、図９のフローチャートで説明した、ステップＳＵ３ａ乃至ステップＳＵ３ｃのそれぞれでＤＸの値を変更する動作と、図１０のフローチャートで説明したステップＳＵ３ｄ乃至ステップＳＵ３ｆのそれぞれで回路ＸＣＳからセルアレイＣＡの領域ＩＯＡにＤＸを入力する行の数を変更する動作と、を互いに組み合わせた動作方法としてもよい。
＜演算回路の動作例２＞
ここで、上述した演算回路の動作例とは異なる、本発明の一態様の半導体装置の別の動作例について、説明する。
図１１は、図９のフローチャートの変形例であって、図９のフローチャートのステップＳＵ３ａ、ステップＳＵ３ｂ、及びステップＳＵ３ｃのそれぞれをステップＳＵ３ｇ、ステップＳＵ３ｈ、及びステップＳＵ３ｉに変更している。
図１１に示すステップＳＵ３ｇは、図９のステップＳＵ３ａからの変更例であって、セルアレイＣＡの領域ＩＯＡに含まれるセルＩＭ、及びセルＩＭｒに書き込まれる値Ｄ１の値をＤＷＬにするステップを有する。
また、図１１に示すステップＳＵ３ｈは、図９のステップＳＵ３ｂからの変更例であって、セルアレイＣＡの領域ＩＯＡに含まれるセルＩＭ、及びセルＩＭｒに書き込まれる値Ｄ１の値をＤＷＭにするステップを有する。
図１１に示すステップＳＵ３ｉは、図９のステップＳＵ３ｃからの変更例であって、セルアレイＣＡの領域ＩＯＡに含まれるセルＩＭ、及びセルＩＭｒに書き込まれる値Ｄ１の値をＤＷＳにするステップを有する。
なお、ステップＳＵ３ｇ乃至ステップＳＵ３ｉにおいて、ＤＷＬは、ＤＷＭ及びＤＷＳよりも大きい値とし、ＤＷＭは、ＤＷＳよりも大きい値とする。例えば、ＤＷＬ＝１０、ＤＷＭ＝５、ＤＷＳ＝１としてもよいし、ＤＷＬ＝１００、ＤＷＭ＝１０、ＤＷＳ＝１としてもよい。なお、以下では、一例として、ＤＷＬ＝１００、ＤＷＭ＝１０、ＤＷＳ＝１として説明する。
ステップＳＵ３ｇ乃至ステップＳＵ３ｉのいずれか一の動作の後で、ステップＳＵ４、及びステップＳＵ５を行う場合を考える。
例えば、演算回路ＭＡＣ２においてＡモードで演算処理が行われる場合、ＤＷＬ＝１００であるため、セルアレイＣＡにおいて、１列目に配置されている８個のセルＩＭによって行われる積和演算の結果は、１０２＋４００ＤＸとなる。同様に、２列目乃至８列目に配置されている８個のセルＩＭ又はセルＩＭｒによって行われる積和演算の結果は、それぞれ、２３７＋４００ＤＸ、１１３０＋４００ＤＸ、５７＋４００ＤＸ、１１５９＋４００ＤＸ、４００ＤＸ、２２０＋４００ＤＸ、６２９＋４００ＤＸとなる。また、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］によって、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］のそれぞれの出力端子からは、図４に示した演算回路ＭＡＣ２の結果と同様に－１３５、１０７３、１１５９、－４０９が出力される。
また、例えば、演算回路ＭＡＣ２においてＢモードで演算処理が行われる場合、ＤＷＬ＝１０であるため、セルアレイＣＡにおいて、１列目に配置されている８個のセルＩＭによって行われる積和演算の結果は、１０２＋４０ＤＸとなる。同様に、２列目乃至８列目に配置されている８個のセルＩＭ又はセルＩＭｒによって行われる積和演算の結果は、それぞれ、２３７＋４０ＤＸ、１１３０＋４０ＤＸ、５７＋４０ＤＸ、１１５９＋４０ＤＸ、４０ＤＸ、２２０＋４０ＤＸ、６２９＋４０ＤＸとなる。また、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］によって、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］のそれぞれの出力端子からは、図４に示した演算回路ＭＡＣ２の結果と同様に－１３５、１０７３、１１５９、－４０９が出力される。
また、例えば、演算回路ＭＡＣ２においてＣモードで演算処理が行われる場合、ＤＷＬ＝１であるため、セルアレイＣＡにおいて、１列目に配置されている８個のセルＩＭによって行われる積和演算の結果は、１０２＋４ＤＸとなる。同様に、２列目乃至８列目に配置されている８個のセルＩＭ又はセルＩＭｒによって行われる積和演算の結果は、それぞれ、２３７＋４ＤＸ、１１３０＋４ＤＸ、５７＋４ＤＸ、１１５９＋４ＤＸ、４ＤＸ、２２０＋４ＤＸ、６２９＋４ＤＸとなる。また、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］によって、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［４］のそれぞれの出力端子からは、図４に示した演算回路ＭＡＣ２の結果と同様に－１３５、１０７３、１１５９、－４０９が出力される。
つまり、図１１のフローチャートにおいて演算回路ＭＡＣ２で演算処理を行う場合でも、配線ＷＣＬ［１］乃至配線ＷＣＬ［４］、及び配線ＷＣＬｒ［１］乃至配線ＷＣＬｒ［４］のそれぞれに流れるベース電流（領域ＩＯＡのセルＩＭ、又はセルＩＭｒによって演算された第３データと第４データとの積和の値に応じた電流）は、図９のフローチャートの動作と同様に、Ａモードの場合が一番大きくなり、Ｃモードの場合が一番小さくなる。そのため、演算回路ＭＡＣ２においてＡモードで演算処理を行うとき、Ｂモード及びＣモードよりも、演算処理の動作速度を速くすることができ、また、演算回路ＭＡＣ２においてＣモードで演算処理を行うとき、Ａモード及びＢモードよりも、演算処理における消費電力を低くすることができる。
なお、本発明の一態様の半導体装置の動作方法は、上述した動作方法に限定されない。例えば、上記では、図９、及び図１１のそれぞれのフローチャートは、図４の演算回路ＭＡＣ２の動作例に基づくものとして説明したが、本発明の一態様の半導体装置の動作方法は、図９、又は図１１のフローチャートと、図６、又は図７に示す演算回路ＭＡＣ２の動作例と、を組み合わせた動作方法としてもよい。
例えば、図９のフローチャートと、図６、又は図７に示す演算回路ＭＡＣ２の動作例と、を組み合わせてもよい。つまり、図６、又は図７に示す演算回路ＭＡＣ２において、Ａモード、Ｂモード、又はＣモードに応じて、ＤＸの値を変更してもよい。
また、例えば、図１１のフローチャートと、図６に示す演算回路ＭＡＣ２の動作例と、を組み合わせてもよい。具体的には、例えば、図６に示す演算回路ＭＡＣ２において、セルアレイＣＡの領域ＩＯＡに含まれているセルＩＭ、セルＩＭｒのそれぞれには、第３データとしてＤ１、Ｄ２、Ｄ３、Ｄ４が保持されているが、図１１のフローチャートのステップＳＵ３ｇ乃至ステップＳＵ３ｉでは、Ｄ１だけでなくＤ２、Ｄ３、Ｄ４も設定するステップとしてもよい。また、例えば、同様に、図１１のフローチャートと、図７に示す演算回路ＭＡＣ２の動作例と、を組み合わせてもよい。この場合、図７に示す演算回路ＭＡＣ２において、セルアレイＣＡの領域ＩＯＡに含まれているセルＩＭ、セルＩＭｒのそれぞれに保持されているＤ１Ａ、Ｄ１Ｂ、Ｄ１Ｃ、Ｄ１Ｄ、Ｄ２Ａ、Ｄ２Ｂ、Ｄ２Ｃ、Ｄ２Ｄ、Ｄ３Ａ、Ｄ３Ｂ、Ｄ３Ｃ、Ｄ３Ｄ、Ｄ４Ａ、Ｄ４Ｂ、Ｄ４Ｃ、及びＤ４Ｄも、図１１のフローチャートのステップＳＵ３ｇ乃至ステップＳＵ３ｉで設定する動作とすればよい。
演算回路ＭＡＣ２において、本実施の形態で説明した、動作方法を行うことにより、顔認証、指紋認証などの即時性が求められる動作、大量に画像を処理する動作、低消費電力で処理する動作などに応じて、演算回路ＭＡＣ２における演算処理のモードを定めることができる。これにより、処理する動作に応じて、演算処理の速度を速める、消費電力を低減する、などの効果を得ることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上述した実施の形態の演算回路に含まれている回路の構成について説明する。
＜回路ＷＣＳ、回路ＸＣＳ＞
初めに、図２に示している、回路ＷＣＳ、及び回路ＸＣＳの具体例について説明する。
初めに、回路ＷＣＳについて説明する。図１２（Ａ）は、回路ＷＣＳの一例を示したブロック図である。なお、図１２（Ａ）には、回路ＷＣＳの周辺の回路との電気的な接続を示すため、回路ＳＷＳ１、トランジスタＦ３、配線ＳＷＬ１、配線ＷＣＬも図示している。
回路ＷＣＳは、例えば、配線ＷＣＬ、及び配線ＷＣＬｒの数だけ回路ＷＣＳａを有する。つまり、回路ＷＣＳは、回路ＷＣＳａを２×ｎ個有する。
また、回路ＳＷＳ１は、配線ＷＣＬの数だけトランジスタＦ３を有するものとする。つまり、回路ＳＷＳ１もトランジスタＦ３をｎ個有する。また、同様に、回路ＳＷＳ１は、配線ＷＣＬｒの数だけトランジスタＦ３ｒを有するものとする。つまり、回路ＳＷＳ１もトランジスタＦ３ｒをｎ個有する。
このため、図１２（Ａ）に示すトランジスタＦ３は、図２の演算回路ＭＡＣ１に含まれているトランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のいずれか一とすることができる。また、同様に、配線ＷＣＬは、図２の演算回路ＭＡＣ１に含まれている配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］のいずれか一とすることができる。また、図１２（Ａ）に示すトランジスタＦ３ｒは、図２の演算回路ＭＡＣ１に含まれているトランジスタＦ３ｒ［１］乃至トランジスタＦ３ｒ［ｎ］のいずれか一とすることができる。また、同様に、配線ＷＣＬｒは、図２の演算回路ＭＡＣ１に含まれている配線ＷＣＬｒ［１］乃至配線ＷＣＬｒ［ｎ］のいずれか一とすることができる。
したがって、配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］のそれぞれには、別々のトランジスタＦ３を介して、別々の回路ＷＣＳａが電気的に接続されている。同様に、配線ＷＣＬｒ［１］乃至配線ＷＣＬｒ［ｎ］のそれぞれには、別々のトランジスタＦ３ｒを介して、別々の回路ＷＣＳａが電気的に接続されている。
図１２（Ａ）に示す回路ＷＣＳａは、一例として、スイッチＳＷＷを有する。スイッチＳＷＷの第１端子は、トランジスタＦ３（トランジスタＦ３ｒ）の第２端子に電気的に接続され、スイッチＳＷＷの第２端子は、配線ＶＩＮＩＬ１に電気的に接続されている。配線ＶＩＮＩＬ１は、配線ＷＣＬ（配線ＷＣＬｒ）に初期化用の電位を与える配線として機能し、初期化用の電位としては、接地電位（ＧＮＤ）、低レベル電位、高レベル電位などとすることができる。なお、スイッチＳＷＷは、配線ＷＣＬに初期化用の電位を与えるときのみオン状態となり、それ以外のときはオフ状態となるものとする。
スイッチＳＷＷとしては、例えば、アナログスイッチ、トランジスタなどの電気的なスイッチなどを適用することができる。なお、スイッチＳＷＷとして、例えば、トランジスタを適用する場合、当該トランジスタは、トランジスタＦ１、トランジスタＦ２と同様の構造のトランジスタとすることができる。また、電気的なスイッチ以外では、機械的なスイッチを適用してもよい。
また、図１２（Ａ）の回路ＷＣＳａは、一例として、複数の電流源ＣＳを有する。具体的には、回路ＷＣＳａはＫビット（２Ｋ値）（Ｋは１以上の整数）の第１データを電流量として出力する機能を有し、この場合、回路ＷＣＳａは、２Ｋ－１個の電流源ＣＳを有する。なお、回路ＷＣＳａは、１ビット目の値に相当する情報を電流として出力する電流源ＣＳを１個有し、２ビット目の値に相当する情報を電流として出力する電流源ＣＳを２個有し、Ｋビット目の値に相当する情報を電流として出力する電流源ＣＳを２Ｋ－１個有している。
図１２（Ａ）において、それぞれの電流源ＣＳは、端子Ｔ１と、端子Ｔ２と、を有する。それぞれの電流源ＣＳの端子Ｔ１は、回路ＳＷＳ１が有するトランジスタＦ３の第２端子に電気的に接続されている。また、１個の電流源ＣＳの端子Ｔ２は配線ＤＷ［１］に電気的に接続され、２個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＷ［２］に電気的に接続され、２Ｋ－１個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＷ［Ｋ］に電気的に接続されている。
回路ＷＣＳａが有する複数の電流源ＣＳは、それぞれ同一の定電流の量ＩＷｕｔを端子Ｔ１から出力する機能を有する。なお、実際には、演算回路ＭＡＣ１の作製段階において、それぞれの電流源ＣＳに含まれているトランジスタの電気特性のバラツキによって誤差が現れることがある。そのため、複数の電流源ＣＳの端子Ｔ１のそれぞれから出力される定電流の量ＩＷｕｔの誤差は１０％以内が好ましく、５％以内であることがより好ましく、１％以内であることがより好ましい。なお、本実施の形態では、回路ＷＣＳａに含まれている複数の電流源ＣＳの端子Ｔ１から出力される定電流の量ＩＷｕｔの誤差は無いものとして説明する。
配線ＤＷ［１］乃至配線ＤＷ［Ｋ］は、電気的に接続されている電流源ＣＳから定電流の量ＩＷｕｔを出力するための制御信号を送信する配線として機能する。具体的には、例えば、配線ＤＷ［１］に高レベル電位が与えられているとき、配線ＤＷ［１］に電気的に接続されている電流源ＣＳは、定電流としてＩＷｕｔをトランジスタＦ３の第２端子に流し、また、配線ＤＷ［１］に低レベル電位が与えられているとき、配線ＤＷ［１］に電気的に接続されている電流源ＣＳは、ＩＷｕｔを出力しない。また、例えば、配線ＤＷ［２］に高レベル電位が与えられているとき、配線ＤＷ［２］に電気的に接続されている２個の電流源ＣＳは、合計２×ＩＷｕｔの定電流をトランジスタＦ３の第２端子に流し、また、配線ＤＷ［２］に低レベル電位が与えられているとき、配線ＤＷ［２］に電気的に接続されている電流源ＣＳは、合計２×ＩＷｕｔの定電流を出力しない。また、例えば、配線ＤＷ［Ｋ］に高レベル電位が与えられているとき、配線ＤＷ［Ｋ］に電気的に接続されている２Ｋ－１個の電流源ＣＳは、合計２Ｋ－１×ＩＷｕｔの定電流をトランジスタＦ３の第２端子に流し、また、配線ＤＷ［Ｋ］に低レベル電位が与えられているとき、配線ＤＷ［Ｋ］に電気的に接続されている電流源ＣＳは、合計２Ｋ－１×ＩＷｕｔの定電流を出力しない。
配線ＤＷ［１］に電気的に接続されている１個の電流源ＣＳが流す電流量は、１ビット目の値に相当し、配線ＤＷ［２］に電気的に接続されている２個の電流源ＣＳが流す電流量は、２ビット目の値に相当し、配線ＤＷ［Ｋ］に電気的に接続されているＫ個の電流源ＣＳが流す電流量は、Ｋビット目の値に相当する。ここで、Ｋを２とした場合の回路ＷＣＳａを考える。例えば、１ビット目の値が“１”、２ビット目の値が“０”とき、配線ＤＷ［１］には高レベル電位が与えられ、配線ＤＷ［２］には低レベル電位が与えられる。このとき、回路ＷＣＳａから、回路ＳＷＳ１のトランジスタＦ３（トランジスタＦ３ｒ）の第２端子に定電流としてＩＷｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“１”のとき、配線ＤＷ［１］には低レベル電位が与えられ、配線ＤＷ［２］には高レベル電位が与えられる。このとき、回路ＷＣＳａから、回路ＳＷＳ１のトランジスタＦ３（トランジスタＦ３ｒ）の第２端子に定電流として２×ＩＷｕｔが流れる。また、例えば、１ビット目の値が“１”、２ビット目の値が“１”のとき、配線ＤＷ［１］及び配線ＤＷ［２］には高レベル電位が与えられる。このとき、回路ＷＣＳａから、回路ＳＷＳ１のトランジスタＦ３（トランジスタＦ３ｒ）の第２端子に定電流として３×ＩＷｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“０”のとき、配線ＤＷ［１］及び配線ＤＷ［２］には低レベル電位が与えられる。このとき、回路ＷＣＳａから、回路ＳＷＳ１のトランジスタＦ３（トランジスタＦ３ｒ）の第２端子に定電流は流れない。
なお、図１２（Ａ）ではＫが３以上の整数である場合の回路ＷＣＳａを図示しているが、Ｋが１である場合は、図１２（Ａ）の回路ＷＣＳａを、配線ＤＷ［２］乃至配線ＤＷ［Ｋ］に電気的に接続されている電流源ＣＳを設けない構成にすればよい。また、Ｋが２である場合は、図１２（Ａ）の回路ＷＣＳａを、配線ＤＷ［３］乃至配線ＤＷ［Ｋ］に電気的に接続されている電流源ＣＳを設けない構成にすればよい。
次に、電流源ＣＳの具体的な構成例について説明する。
図１３（Ａ）に示す電流源ＣＳ１は、図１２（Ａ）の回路ＷＣＳａに含まれる電流源ＣＳに適用できる回路であって、電流源ＣＳ１は、トランジスタＴｒ１と、トランジスタＴｒ２と、を有する。
トランジスタＴｒ１の第１端子は、配線ＶＤＤＬに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ１のゲートと、トランジスタＴｒ１のバックゲートと、トランジスタＴｒ２の第１端子と、に電気的に接続されている。トランジスタＴｒ２の第２端子は、端子Ｔ１に電気的に接続され、トランジスタＴｒ２のゲートは、端子Ｔ２に電気的に接続されている。また、端子Ｔ２は、配線ＤＷに電気的に接続されている。
配線ＤＷは、図１２（Ａ）の配線ＤＷ［１］乃至配線ＤＷ［ｎ］のいずれか一である。
配線ＶＤＤＬは、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位とすることができる。
配線ＶＤＤＬが与える定電圧を高レベル電位としたとき、トランジスタＴｒ１の第１端子には高レベル電位が入力される。また、トランジスタＴｒ１の第２端子の電位は、当該高レベル電位よりも低い電位とする。このとき、トランジスタＴｒ１の第１端子はドレインとして機能し、トランジスタＴｒ１の第２端子はソースとして機能する。また、トランジスタＴｒ１のゲートと、トランジスタＴｒ１の第２端子と、は、電気的に接続されているため、トランジスタＴｒ１のゲート－ソース間電圧は０Ｖとなる。このため、トランジスタＴｒ１のしきい値電圧が適切な範囲内である場合、トランジスタＴｒ１の第１端子－第２端子間には、サブスレッショルド領域の電流範囲の電流（ドレイン電流）が流れる。当該電流の量としては、トランジスタＴｒ１がＯＳトランジスタである場合、例えば、１．０×１０－８Ａ以下であることが好ましく、また、１．０×１０－１２Ａ以下であることがより好ましく、また、１．０×１０－１５Ａ以下であることがより好ましい。また、例えば、当該電流はゲート－ソース間電圧に対して指数関数的に増大する範囲内であることがより好ましい。つまり、トランジスタＴｒ１は、サブスレッショルド領域で動作するときの電流範囲の電流を流すための電流源として機能する。なお、当該電流は上述したＩＷｕｔ、又はＩＸｕｔに相当する。
トランジスタＴｒ２は、スイッチング素子として機能する。ところで、トランジスタＴｒ２の第１端子の電位がトランジスタＴｒ２の第２端子の電位よりも高い場合、トランジスタＴｒ２の第１端子はドレインとして機能し、トランジスタＴｒ２の第２端子はソースとして機能する。また、トランジスタＴｒ２のバックゲートと、トランジスタＴｒ２の第２端子と、は、電気的に接続されているため、バックゲート－ソース間電圧は０Ｖとなる。このため、トランジスタＴｒ２のしきい値電圧が適切な範囲内である場合、トランジスタＴｒ２のゲートに高レベル電位が入力されることで、トランジスタＴｒ２はオン状態となるものとし、トランジスタＴｒ２のゲートに低レベル電位が入力されることで、トランジスタＴｒ２はオフ状態となるものとする。具体的には、トランジスタＴｒ２がオン状態のとき、上述したサブスレッショルド領域の電流範囲の電流がトランジスタＴｒ１の第２端子から端子Ｔ１に流れ、トランジスタＴｒ２がオフ状態のとき、当該電流はトランジスタＴｒ１の第２端子から端子Ｔ１に流れないものとする。
なお、図１２（Ａ）の回路ＷＣＳａに含まれる電流源ＣＳに適用できる回路は、図１３（Ａ）の電流源ＣＳ１に限定されない。例えば、電流源ＣＳ１は、トランジスタＴｒ２のバックゲートとトランジスタＴｒ２の第２端子とが電気的に接続されている構成となっているが、トランジスタＴｒ２のバックゲートは別の配線に電気的に接続されている構成としてもよい。このような構成例を図１３（Ｂ）に示す。図１３（Ｂ）に示す電流源ＣＳ２は、トランジスタＴｒ２のバックゲートが配線ＶＴＨＬに電気的に接続されている構成となっている。電流源ＣＳ２は、配線ＶＴＨＬが外部回路などと電気的に接続されることで、当該外部回路などによって配線ＶＴＨＬに所定の電位を与えて、トランジスタＴｒ２のバックゲートに当該所定の電位を与えることができる。これにより、トランジスタＴｒ２のしきい値電圧を変動させることができる。特に、トランジスタＴｒ２のしきい値電圧を高くすることによって、トランジスタＴｒ２のオフ電流を小さくすることができる。
また、例えば、電流源ＣＳ１は、トランジスタＴｒ１のバックゲートとトランジスタＴｒ１の第２端子とが電気的に接続されている構成となっているが、トランジスタＴｒ２のバックゲートと第２端子との間は容量によって電圧を保持する構成としてもよい。このような構成例を図１３（Ｃ）に示す。図１３（Ｃ）に示す電流源ＣＳ３は、トランジスタＴｒ１、及びトランジスタＴｒ２に加えて、トランジスタＴｒ３と、容量Ｃ６と、を有する。電流源ＣＳ３は、トランジスタＴｒ１の第２端子とトランジスタＴｒ１のバックゲートとが容量Ｃ６を介して電気的に接続されている点と、トランジスタＴｒ１のバックゲートとトランジスタＴｒ３の第１端子とが電気的に接続されている点で電流源ＣＳ１と異なる。また、電流源ＣＳ３は、トランジスタＴｒ３の第２端子が配線ＶＴＬに電気的に接続され、トランジスタＴｒ３のゲートが配線ＶＷＬに電気的に接続されている構成となっている。電流源ＣＳ３は、配線ＶＷＬに高レベル電位を与えて、トランジスタＴｒ３をオン状態にすることによって、配線ＶＴＬとトランジスタＴｒ１のバックゲートとの間を導通状態にすることができる。このとき、配線ＶＴＬからトランジスタＴｒ１のバックゲートに所定の電位を入力することができる。そして、配線ＶＷＬに低レベル電位を与えて、トランジスタＴｒ３をオフ状態にすることによって、容量Ｃ６により、トランジスタＴｒ１の第２端子とトランジスタＴｒ１のバックゲートとの間の電圧を保持することができる。つまり、配線ＶＴＬがトランジスタＴｒ１のバックゲートに与える電圧を定めることによって、トランジスタＴｒ１のしきい値電圧を変動させることができ、かつトランジスタＴｒ３と容量Ｃ６とによって、トランジスタＴｒ１のしきい値電圧を固定することができる。
また、例えば、図１２（Ａ）の回路ＷＣＳａに含まれる電流源ＣＳに適用できる回路としては、図１３（Ｄ）に示す電流源ＣＳ４としてもよい。電流源ＣＳ４は、図１３（Ｃ）の電流源ＣＳ３において、トランジスタＴｒ２のバックゲートをトランジスタＴｒ２の第２端子でなく、配線ＶＴＨＬに電気的に接続した構成となっている。つまり、電流源ＣＳ４は、図１３（Ｂ）の電流源ＣＳ２と同様に、配線ＶＴＨＬが与える電位によって、トランジスタＴｒ２のしきい値電圧を変動させることができる。
電流源ＣＳ４において、トランジスタＴｒ１の第１端子－第２端子間に大きな電流が流れる場合、端子Ｔ１から電流源ＣＳ４の外部に当該電流を流すために、トランジスタＴｒ２のオン電流を大きくする必要がある。この場合、電流源ＣＳ４は、配線ＶＴＨＬに高レベル電位を与えて、トランジスタＴｒ２のしきい値電圧を低くして、トランジスタＴｒ２のオン電流を高くすることによって、トランジスタＴｒ１の第１端子－第２端子間に流れる大きな電流を、端子Ｔ１から電流源ＣＳ４の外部に流すことができる。
図１２（Ａ）の回路ＷＣＳａに含まれる電流源ＣＳとして、図１３（Ａ）乃至図１３（Ｄ）に示した電流源ＣＳ１乃至電流源ＣＳ４のいずれか一を適用することによって、回路ＷＣＳａは、Ｋビットの第１データに応じた電流を出力することができる。また、当該電流の量は、例えば、トランジスタＦ１がサブスレッショルド領域で動作する範囲内における第１端子－第２端子間に流れる電流量とすることができる。
また、図１２（Ａ）の回路ＷＣＳａとしては、図１２（Ｂ）に示す回路ＷＣＳａを適用してもよい。図１２（Ｂ）の回路ＷＣＳａは、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに、図１３（Ａ）の電流源ＣＳが１つずつ接続された構成となっている。また、トランジスタＴｒ１［１］のチャネル幅をｗ［１］、トランジスタＴｒ１［２］のチャネル幅をｗ［２］、トランジスタＴｒ１［Ｋ］のチャネル幅をｗ［Ｋ］としたとき、それぞれのチャネル幅の比は、ｗ［１］：ｗ［２］：ｗ［Ｋ］＝１：２：２Ｋ－１となっている。サブスレッショルド領域で動作するトランジスタのソース－ドレイン間に流れる電流は、チャネル幅に比例するため、図１２（Ｂ）に示す回路ＷＣＳａは、図１２（Ａ）の回路ＷＣＳａと同様に、Ｋビットの第１データに応じた電流を出力することができる。
なお、トランジスタＴｒ１（トランジスタＴｒ１［１］乃至トランジスタＴｒ１［Ｋ］を含む）、トランジスタＴｒ２（トランジスタＴｒ２［１］乃至トランジスタＴｒ２［Ｋ］を含む）、及びトランジスタＴｒ３は、例えば、トランジスタＦ１、及び／又はトランジスタＦ２に適用できるトランジスタを用いることができる。特に、トランジスタＴｒ１（トランジスタＴｒ１［１］乃至トランジスタＴｒ１［Ｋ］を含む）、トランジスタＴｒ２（トランジスタＴｒ２［１］乃至トランジスタＴｒ２［Ｋ］を含む）、及びトランジスタＴｒ３としては、ＯＳトランジスタを用いることが好ましい。
次に、回路ＸＣＳの具体例について説明する。
図１２（Ｃ）は、回路ＸＣＳの一例を示したブロック図である。なお、図１２（Ｃ）には、回路ＸＣＳの周辺の回路との電気的な接続を示すため、配線ＸＣＬも図示している。
回路ＸＣＳは、例えば、配線ＸＣＬの数だけ回路ＸＣＳａを有する。つまり、回路ＸＣＳは、回路ＸＣＳａをｍ個有する。
このため、図１２（Ｃ）に示す配線ＸＣＬは、図２の演算回路ＭＡＣ１に含まれている配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のいずれか一とすることができる。したがって、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のそれぞれには、別々の回路ＸＣＳａが電気的に接続されている。
図１２（Ｃ）に示す回路ＸＣＳａは、一例として、スイッチＳＷＸを有する。スイッチＳＷＸの第１端子は、配線ＸＣＬに電気的に接続され、スイッチＳＷＸの第２端子は、配線ＶＩＮＩＬ２に電気的に接続されている。配線ＶＩＮＩＬ２は、配線ＸＣＬに初期化用の電位を与える配線として機能し、初期化用の電位としては、接地電位（ＧＮＤ）、低レベル電位、高レベル電位などとすることができる。また、配線ＶＩＮＩＬ２が与える初期化用の電位は、配線ＶＩＮＩＬ１が与える電位と等しくしてもよい。なお、スイッチＳＷＸは、配線ＸＣＬに初期化用の電位を与えるときのみオン状態となり、それ以外のときはオフ状態となるものとする。
スイッチＳＷＸとしては、例えば、スイッチＳＷＷに適用できるスイッチとすることができる。
また、図１２（Ｃ）の回路ＸＣＳａの回路構成は、図１３（Ａ）の回路ＷＣＳａとほぼ同様の構成にすることができる。具体的には、回路ＸＣＳａは、参照データを電流量として出力する機能と、Ｌビット（２Ｌ値）（Ｌは１以上の整数）の第２データを電流量として出力する機能と、を有し、この場合、回路ＸＣＳａは、２Ｌ－１個の電流源ＣＳを有する。なお、回路ＸＣＳａは、１ビット目の値に相当する情報を電流として出力する電流源ＣＳを１個有し、２ビット目の値に相当する情報を電流として出力する電流源ＣＳを２個有し、Ｌビット目の値に相当する情報を電流として出力する電流源ＣＳを２Ｌ－１個有している。
ところで、回路ＸＣＳａが電流として出力する参照データとしては、例えば、１ビット目の値が“１”、２ビット目以降の値が“０”の情報とすることができる。
図１２（Ｃ）において、１個の電流源ＣＳの端子Ｔ２は配線ＤＸ［１］に電気的に接続され、２個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＸ［２］に電気的に接続され、２Ｌ－１個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＸ［Ｌ］に電気的に接続されている。
回路ＸＣＳａが有する複数の電流源ＣＳは、それぞれ同一の定電流としてＩＸｕｔを端子Ｔ１から出力する機能を有する。また、配線ＤＸ［１］乃至配線ＤＸ［Ｌ］は、電気的に接続されている電流源ＣＳからＩＸｕｔを出力するための制御信号を送信する配線として機能する。つまり、回路ＸＣＳａは、配線ＤＸ［１］乃至配線ＤＸ［Ｌ］から送られるＬビットの情報に応じた電流量を、配線ＸＣＬに流す機能を有する。
具体的には、ここで、Ｌを２とした場合の回路ＸＣＳａを考える。例えば、１ビット目の値が“１”、２ビット目の値が“０”とき、配線ＤＸ［１］には高レベル電位が与えられ、配線ＤＸ［２］には低レベル電位が与えられる。このとき、回路ＸＣＳａから、配線ＸＣＬに定電流としてＩＸｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“１”のとき、配線ＤＸ［１］には低レベル電位が与えられ、配線ＤＸ［２］には高レベル電位が与えられる。このとき、回路ＸＣＳａから、配線ＸＣＬに定電流として２×ＩＸｕｔが流れる。また、例えば、１ビット目の値が“１”、２ビット目の値が“１”のとき、配線ＤＸ［１］及び配線ＤＸ［２］には高レベル電位が与えられる。このとき、回路ＸＣＳａから、配線ＸＣＬに定電流として３×ＩＸｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“０”のとき、配線ＤＸ［１］及び配線ＤＸ［２］には低レベル電位が与えられる。このとき、回路ＸＣＳａから、配線ＸＣＬに定電流は流れない。なお、このとき、本明細書などにおいて、回路ＸＣＳａから配線ＸＣＬに電流量０の電流が流れると言い換える場合がある。また、回路ＸＣＳａが出力する電流量０、ＩＸｕｔ、２×ＩＸｕｔ、３×ＩＸｕｔなどは、回路ＸＣＳａが出力する第２データとすることができ、特に、回路ＸＣＳａが出力する電流量ＩＸｕｔは、回路ＸＣＳａが出力する参照データとすることができる。
なお、回路ＸＣＳａが有する、それぞれの電流源ＣＳに含まれているトランジスタの電気特性のバラツキによって誤差が生じている場合、複数の電流源ＣＳの端子Ｔ１のそれぞれから出力される定電流の量ＩＸｕｔの誤差は１０％以内が好ましく、５％以内であることがより好ましく、１％以内であることがより好ましい。なお、本実施の形態では、回路ＸＣＳａに含まれている複数の電流源ＣＳの端子Ｔ１から出力される定電流の量ＩＸｕｔの誤差は無いものとして説明する。
また、回路ＸＣＳａの電流源ＣＳとしては、回路ＷＣＳａの電流源ＣＳと同様に、図１３（Ａ）乃至図１３（Ｄ）の電流源ＣＳ１乃至電流源ＣＳ４のいずれかを適用することができる。この場合、図１３（Ａ）乃至図１３（Ｄ）に図示している配線ＤＷを配線ＤＸに置き換えればよい。これにより、回路ＸＣＳａは、参照データ、又はＬビットの第２データとして、サブスレッショルド領域の電流範囲の電流を配線ＸＣＬに流すことができる。
また、図１２（Ｃ）の回路ＸＣＳａとしては、図１２（Ｂ）に示す回路ＷＣＳａと同様の回路構成を適用することができる。この場合、図１２（Ｂ）に示す回路ＷＣＳａを回路ＸＣＳａに置き換え、配線ＤＷ［１］を配線ＤＸ［１］に置き換え、配線ＤＷ［２］を配線ＤＸ［２］に置き換え、配線ＤＷ［Ｋ］を配線ＤＸ［Ｌ］に置き換え、スイッチＳＷＷをスイッチＳＷＸに置き換え、配線ＶＩＮＩＬ１を配線ＶＩＮＩＬ２に置き換えて考えればよい。
＜変換回路ＩＴＲＺＤ［ｊ］＞
図１４に変換回路ＩＴＲＺＤ［ｊ］のブロック図を示す。変換回路ＩＴＲＺＤ［ｊ］は、比較部５０、制御部６０、ＤＡ変換部（デジタルアナログ変換部）７０ａ、およびＤＡ変換部７０ｂを備える。また、配線４１ａが比較部５０の入力端子５１ａと電気的に接続され、配線４１ｂが比較部５０の入力端子５１ｂと電気的に接続されている。なお、ここでの変換回路ＩＴＲＺＤ［ｊ］は、ＡＤ（アナログデジタル）変換を行う機能を有する。
比較部５０は、入力端子５１ａに流れる電流の値と入力端子５１ｂに流れる電流の値を比較して、２つの電位のうちの一方を出力端子Ｄに供給する機能を有する。例えば、入力端子５１ａに配線４１ａを介して電流量ＩＡの電流が流れ、入力端子５１ｂに配線４１ｂを介して電流量ＩＢの電流が流れた場合を考える。電流量ＩＡが電流量ＩＢを越えた場合は、比較部５０は出力として出力端子Ｄに高レベル電位（以後、電位Ｈと呼称する）を供給する。また、電流量ＩＡが電流量ＩＢ以下であった場合は、比較部５０は出力として出力端子Ｄに低レベル電位（以後、電位Ｌと呼称する）を供給する。また、比較部５０の出力は出力端子Ｄを介して制御部６０に入力される。
制御部６０は、符号生成部６１とデジタル信号生成部６２を備える。符号生成部６１は、比較部５０の出力に応じて符号ビットを生成する機能を有する。例えば、比較部５０の出力が電位Ｈであった場合は符号ビットとして“０”を生成する。また、比較部５０の出力が電位Ｌであった場合は符号ビットとして“１”を生成する。なお、符号ビットは、比較部５０の出力が電位Ｈの時に“１”、電位Ｌの時に“０”であってもよい。
デジタル信号生成部６２は、分解能が８ビット以上１６ビット以下のデジタル値であるデジタル信号を生成する機能を有する。分解能が小さいとＡＤ変換精度が低くなるが、ＡＤ変換速度を速くすることができる。分解能が大きいとＡＤ変換精度が高くなるが、ＡＤ変換速度が遅くなる。なお、デジタル信号生成部６２の分解能は８ビット以上１６ビット以下に限定されるものではない。デジタル信号生成部６２の分解能は、７ビット以下でもよく、１７ビット以上でもよい。分解能は、目的および用途に応じて適宜決定すればよい。
本実施の形態では、デジタル信号生成部６２が、分解能８ビットのデジタル信号を生成するものとする。なお、本明細書などにおいて、２進数で示されるデジタル信号の各桁のことを「ビット」という場合がある。
制御部６０は、デジタル信号生成部６２が生成したデジタル信号を、ＤＡ変換部７０（ＤＡ変換部７０ａおよび／またはＤＡ変換部７０ｂ）に供給する機能を有する。また、制御部６０は、デジタル信号に符号ビットを加えた信号を外部に出力（ＯＵＴ）する機能を有する。デジタル信号の分解能が８ビットである場合、符号ビットの１ビットを加えた９ビットの符号付きデジタル信号を外部に出力することができる。また、制御部６０は、逐次比較型レジスタ（ＳＡＲ：Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒ）として機能する。
ＤＡ変換部７０は電流出力型のＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）として機能する。すなわち、ＤＡ変換部７０は、制御部６０から供給されたデジタル信号に応じた値の電流を出力端子Ｃ（出力端子Ｃａおよび／または出力端子Ｃｂ）に出力する機能を有する。
図１４では、ＤＡ変換部７０ａの出力端子Ｃａが、ノードＮＤａを介して比較部５０の入力端子５１ａと電気的に接続されている。よって、ＤＡ変換部７０ａの出力電流が比較部５０の入力端子５１ａに入力される。すなわち、入力端子５１ａには、電流量ＩＡの電流とＤＡ変換部７０ａの出力電流が流れる。言い換えると、電流量ＩＡの電流にＤＡ変換部７０ａの出力電流を加算した電流が、入力端子５１ａに流れる。
また、図１４では、ＤＡ変換部７０ｂの出力端子Ｃｂが、ノードＮＤｂを介して比較部５０の入力端子５１ｂと電気的に接続されている。よって、ＤＡ変換部７０ｂの出力電流が、比較部５０の入力端子５１ｂに入力される。すなわち、入力端子５１ｂには、電流量ＩＢの電流とＤＡ変換部７０ｂの出力電流が流れる。言い換えると、電流量ＩＢの電流にＤＡ変換部７０ｂの出力電流を加算した電流が、入力端子５１ｂに流れる。
なお、ノードＮＤａは、ＤＡ変換部７０ａの出力端子、配線４１ａ、および入力端子５１ａが電気的に接続する節点である。また、ノードＮＤｂは、ＤＡ変換部７０ｂの出力端子、配線４１ｂ、および入力端子５１ｂが電気的に接続する節点である。
＜＜変換回路ＩＴＲＺＤ［ｊ］の動作例＞＞
図１５は、変換回路ＩＴＲＺＤ［ｊ］の動作例を説明するためのフローチャートである。本実施の形態では、デジタル信号生成部６２で生成するデジタル信号の分解能を８ビットとし、ＤＡ変換部７０の出力電流の刻みを１ｎＡとする。ここでは、電流量ＩＡと電流量ＩＢの差分値（「差分電流」ともいう。）を符号付きデジタル信号に変換する動作について説明する。
［ステップＳ２０１］
制御部６０のリセット動作を行なう。具体的には、８ビットのデジタル信号を（００００００００）２にする。また、当該デジタル信号を、ＤＡ変換部７０ａおよびＤＡ変換部７０ｂに供給する。よって、ＤＡ変換部７０ａおよびＤＡ変換部７０ｂの出力が停止する。
［ステップＳ２０２］
電流量ＩＡと電流量ＩＢを比較部５０で比較する。本実施の形態では、電流量ＩＡが電流量ＩＢよりも大きい場合は、比較部５０は出力端子Ｄに電位Ｈを供給する。また、電流量ＩＡが電流量ＩＢ以下である場合は、比較部５０は出力端子Ｄに電位Ｌを供給する。
［ステップＳ２０３ａ］
ステップＳ２０２で比較部５０が電位Ｈを出力した場合、符号ビットに“０”を設定する。
［ステップＳ２０４ａ］
符号ビットが“０”である場合、ＤＡ変換部７０ｂを用いて逐次比較（ＳＡ）を行なう。ＳＡの期間中は、ＤＡ変換部７０ａにデジタル信号として（００００００００）２を供給したままにする。もしくは、ＤＡ変換部７０ａへの電力供給を停止してもよい。ＤＡ変換部７０ａへの電力供給を停止することで、消費電力を低減できる。なお、ＳＡの動作については追って説明する。
［ステップＳ２０３ｂ］
ステップＳ２０２で比較部５０が電位Ｌを出力した場合、符号ビットに“１”を設定する。
［ステップＳ２０４ｂ］
符号ビットが“１”である場合、ＤＡ変換部７０ａを用いてＳＡを行なう。ＳＡの期間中は、ＤＡ変換部７０ｂにデジタル信号として（００００００００）２を供給したままにする。もしくは、ＤＡ変換部７０ｂへの電力供給を停止してもよい。ＤＡ変換部７０ｂへの電力供給を停止することで、消費電力を低減できる。
［ステップＳ２０５］
ステップＳ２０４ａまたはステップＳ２０４ｂの終了後、得られたデジタル信号と符号ビットを合わせて、符号付きデジタル信号を生成する。符号ビットは符号付きデジタル信号の最上位ビットであってもよいし、最下位ビットであってもよい。
例えば、符号ビットが“１”であり、ＳＡによって得られたデジタル信号が（０１００１０１１）２であった場合、符号ビットを最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）として用いて、符号付きデジタル信号を（１０１００１０１１）２としてもよい。また、符号ビットを最下位ビット（ＬＳＢ：Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）として用いて、符号付きデジタル信号を（０１００１０１１１）２としてもよい。
［ステップＳ２０６］
生成した符号付きデジタル信号を外部に出力する。符号ビット“０”を正とし、符号ビット“１”を負とした場合、変換回路ＩＴＲＺＤ［ｊ］は、正のデジタル信号と、負のデジタル信号を出力できる。または、本発明の一態様に係る変換回路ＩＴＲＺＤ［ｊ］は、電流量ＩＡと電流量ＩＢの大小関係および両者の差分電流をデジタル信号として出力できる。
＜＜逐次比較動作例＞＞
図１６を用いて、ステップＳ２０４ｂに相当する逐次比較動作を説明する。図１６では、期間ＴＭ１乃至期間ＴＭ８における、電流量ＩＡ、電流量ＩＢ、出力端子Ｄ、およびデジタル信号の各桁（Ｑ０ビット乃至Ｑ７ビット）の状態を示している。前述した通り、デジタル信号生成部６２で生成するデジタル信号の分解能を８ビットとし、ＤＡ変換部７０の出力電流の刻みを１ｎＡとする。ここでは電流量ＩＡが７５ｎＡ、電流量ＩＢが１５０ｎＡである場合について説明する。なお、逐次比較動作前（初期状態）の出力端子Ｄの電位は電位Ｌである。また、初期状態のデジタル信号は（００００００００）２である。
［期間ＴＭ１］
期間ＴＭ１において、デジタル信号のＭＳＢであるＱ７ビットを“１”にする。すなわち、デジタル信号（１０００００００）２を生成する。当該デジタル信号は、ＤＡ変換部７０ａに入力され、ＤＡ変換部７０ａから１２８ｎＡが出力される。当該出力はノードＮＤａを介して入力端子５１ａに供給される。よって、入力端子５１ａには２０３ｎＡ（７５＋１２８ｎＡ）の電流が流れる。入力端子５１ｂには１５０ｎＡが流れているため、出力端子Ｄの電位が電位Ｈになる。
期間ＴＭ１において出力端子Ｄの電位が初期状態の電位から変化した場合は、期間ＴＭ１の後、制御部６０がリセットされるまでＱ７ビットを“０”にする。出力端子Ｄの電位が初期状態の電位から変化しなかった場合は、期間ＴＭ１の後、制御部６０がリセットされるまでＱ７ビットを“１”にする。本実施の形態では、期間ＴＭ１の後、Ｑ７ビットは“０”である。
［期間ＴＭ２］
期間ＴＭ２において、デジタル信号のＭＳＢの１ビット下であるＱ６ビットを“１”とする。すなわち、デジタル信号（０１００００００）２を生成する。当該デジタル信号は、ＤＡ変換部７０ａに入力され、ＤＡ変換部７０ａから６４ｎＡが出力される。当該出力はノードＮＤａを介して入力端子５１ａに供給される。よって、入力端子５１ａには１３９ｎＡ（７５＋６４ｎＡ）の電流が流れ、出力端子Ｄの電位は初期状態と同じ電位Ｌである。
期間ＴＭ２において出力端子Ｄの電位が初期状態の電位から変化した場合は、期間ＴＭ２以降、制御部６０がリセットされるまでＱ６ビットを“０”にする。出力端子Ｄの電位が初期状態の電位から変化しなかった場合は、期間ＴＭ２以降、制御部６０がリセットされるまでＱ６ビットを“１”にする。本実施の形態では、期間ＴＭ２以降、Ｑ６ビットは“１”である。
［期間ＴＭ３］
期間ＴＭ３において、デジタル信号のＭＳＢの２ビット下であるＱ５ビットを“１”とする。すなわち、デジタル信号（０１１０００００）２を生成する。当該デジタル信号は、ＤＡ変換部７０ａに入力され、ＤＡ変換部７０ａから９６ｎＡ（６４＋３２ｎＡ）が出力される。当該出力はノードＮＤａを介して入力端子５１ａに供給される。よって、入力端子５１ａには１７１ｎＡ（７５＋６４＋３２ｎＡ）の電流が流れ、出力端子Ｄの電位が電位Ｈになる。
期間ＴＭ３において出力端子Ｄの電位が初期状態の電位から変化した場合は、期間ＴＭ３の後、制御部６０がリセットされるまでＱ５ビットを“０”にする。出力端子Ｄの電位が初期状態の電位から変化しなかった場合は、期間ＴＭ３の後、制御部６０がリセットされるまでＱ５ビットを“１”にする。本実施の形態では、期間ＴＭ３の後、Ｑ５ビットは“０”である。
［期間ＴＭ４］
期間ＴＭ４において、デジタル信号のＭＳＢの３ビット下であるＱ４ビットを“１”とする。すなわち、デジタル信号（０１０１００００）２を生成する。当該デジタル信号は、ＤＡ変換部７０ａに入力され、ＤＡ変換部７０ａから８０ｎＡ（６４＋１６ｎＡ）が出力される。当該出力はノードＮＤａを介して入力端子５１ａに供給される。よって、入力端子５１ａには１５５ｎＡ（７５＋６４＋１６ｎＡ）の電流が流れ、出力端子Ｄの電位が電位Ｈになる。
期間ＴＭ４において出力端子Ｄの電位が初期状態の電位から変化した場合は、期間ＴＭ４の後、制御部６０がリセットされるまでＱ４ビットを“０”にする。出力端子Ｄの電位が初期状態の電位から変化しなかった場合は、期間ＴＭ４の後、制御部６０がリセットされるまでＱ４ビットを“１”にする。本実施の形態では、期間ＴＭ４の後、Ｑ４ビットは“０”である。
［期間ＴＭ５］
期間ＴＭ５において、デジタル信号のＭＳＢの４ビット下であるＱ３ビットを“１”とする。すなわち、デジタル信号（０１００１０００）２を生成する。当該デジタル信号は、ＤＡ変換部７０ａに入力され、ＤＡ変換部７０ａから７２ｎＡ（６４＋８ｎＡ）が出力される。当該出力はノードＮＤａを介して入力端子５１ａに供給される。よって、入力端子５１ａには１４７ｎＡ（７５＋６４＋８ｎＡ）の電流が流れ、出力端子Ｄの電位が電位Ｌになる。
期間ＴＭ５において出力端子Ｄの電位が初期状態の電位から変化した場合は、期間ＴＭ５以降、制御部６０がリセットされるまでＱ３ビットを“０”にする。出力端子Ｄの電位が初期状態の電位から変化しなかった場合は、期間ＴＭ５以降、制御部６０がリセットされるまでＱ３ビットを“１”にする。本実施の形態では、期間ＴＭ５以降、Ｑ３ビットは“１”である。
［期間ＴＭ６］
期間ＴＭ６において、デジタル信号のＭＳＢの５ビット下であるＱ２ビットを“１”とする。すなわち、デジタル信号（０１００１１００）２を生成する。当該デジタル信号は、ＤＡ変換部７０ａに入力され、ＤＡ変換部７０ａから７６ｎＡ（６４＋８＋４ｎＡ）が出力される。当該出力はノードＮＤａを介して入力端子５１ａに供給される。よって、入力端子５１ａには１５１ｎＡ（７５＋６４＋８＋４ｎＡ）の電流が流れ、出力端子Ｄの電位が電位Ｈになる。
期間ＴＭ６において出力端子Ｄの電位が初期状態の電位から変化した場合は、期間ＴＭ６の後、制御部６０がリセットされるまでＱ２ビットを“０”にする。出力端子Ｄの電位が初期状態の電位から変化しなかった場合は、期間ＴＭ６の後、制御部６０がリセットされるまでＱ２ビットを“１”にする。本実施の形態では、期間ＴＭ６の後、Ｑ２ビットは“０”である。
［期間ＴＭ７］
期間ＴＭ７において、デジタル信号のＭＳＢの６ビット下であるＱ１ビットを“１”とする。すなわち、デジタル信号（０１００１０１０）２を生成する。当該デジタル信号は、ＤＡ変換部７０ａに入力され、ＤＡ変換部７０ａから７４ｎＡ（６４＋８＋２ｎＡ）が出力される。当該出力はノードＮＤａを介して入力端子５１ａに供給される。よって、入力端子５１ａには１４９ｎＡ（７５＋６４＋８＋２ｎＡ）の電流が流れ、出力端子Ｄの電位が電位Ｌになる。
期間ＴＭ７において出力端子Ｄの電位が初期状態の電位から変化した場合は、期間ＴＭ７以降、制御部６０がリセットされるまでＱ１ビットを“０”にする。出力端子Ｄの電位が初期状態の電位から変化しなかった場合は、期間ＴＭ７以降、制御部６０がリセットされるまでＱ１ビットを“１”にする。本実施の形態では、期間ＴＭ７以降、Ｑ１ビットは“１”である。
［期間ＴＭ８］
期間ＴＭ８において、デジタル信号のＬＳＢであるＱ０ビットを“１”とする。すなわち、デジタル信号（０１００１０１１）２を生成する。当該デジタル信号は、ＤＡ変換部７０ａに入力され、ＤＡ変換部７０ａから７５ｎＡ（６４＋８＋２＋１ｎＡ）が出力される。当該出力はノードＮＤａを介して入力端子５１ａに供給される。よって、入力端子５１ａには１５０ｎＡ（７５＋６４＋８＋２＋１ｎＡ）の電流が流れ、出力端子Ｄの電位が電位Ｌになる。
期間ＴＭ８において出力端子Ｄの電位が初期状態の電位から変化した場合は、期間ＴＭ８以降、制御部６０がリセットされるまでＱ０ビットを“０”にする。出力端子Ｄの電位が初期状態の電位から変化しなかった場合は、期間ＴＭ８以降、制御部６０がリセットされるまでＱ０ビットを“１”にする。本実施の形態では、期間ＴＭ８以降、Ｑ０ビットは“１”である。
このように、ＭＳＢからＬＳＢまで順に比較することで、電流量ＩＡと電流量ＩＢの差分電流である７５ｎＡを、デジタル信号（０１００１０１１）２に変換することができる。
なお、ステップＳ２０４ｂに相当する逐次比較動作については、上記の説明において、電位Ｈを電位Ｌに読み替え、ＤＡ変換部７０ａをＤＡ変換部７０ｂに読み替えるなどすれば理解できる。
また、本実施の形態では、ＤＡ変換部７０の出力電流の刻みを１ｎＡとしたため、最大２５５ｎＡまでの差分電流をデジタル信号に変換できる。ＤＡ変換部７０の出力電流の刻みを大きくすることで、より大きな差分電流に対応することができる。例えば、ＤＡ変換部７０の出力電流の刻みを２ｎＡとすることで、最大５１０ｎＡまでの差分電流をデジタル信号に変換できる。
また、デジタル信号の分解能を大きくする、またはＤＡ変換部７０の出力電流の刻みを小さくする、もしくはその両方を行うことで、より精密なＡＤ変換を実現できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置と、表示部と、を組み合わせた表示装置の構成例について説明する。
＜構成例１＞
図１７は、上記の実施の形態で説明した半導体装置と、表示部と、を組み合わせた表示装置の構成例である。図１７に示す表示装置１００Ａは、一例として、表示部ＤＳＰと、回路部ＳＩＣと、を有する。また、図１７には、センサＰＤＡを図示しているが、センサＰＤＡは、表示装置１００Ａの内部に配置されていてもよいし、外部に配置されていてもよい。
なお、図１７において、太い配線は、複数の配線、又はバス配線として記載している。
図１７において、表示部ＤＳＰには、一例として複数の画素回路ＰＸがマトリクス状に配置されている。画素回路ＰＸとしては、例えば、液晶表示デバイス、有機ＥＬ材料を含む発光デバイス、マイクロＬＥＤなどの発光ダイオードを含む発光デバイスの少なくとも一が適用された画素とすることができる。なお、本実施の形態では、表示部ＤＳＰの画素回路ＰＸには、有機ＥＬ材料が含まれる発光デバイスが適用されたものとして説明する。
なお、表示部ＤＳＰにおける、有機ＥＬ材料を含む発光デバイスとしては、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）がそれぞれ、独立に設けられた構造（ＳＢＳ、Ｓｉｄｅ Ｂｙ Ｓｉｄｅ構造）を用いることができる。また、別の構造としては、タンデム構造（Ｒ、Ｇ、Ｂなどの複数の色が中間層（電荷発生層）を介して直列に接続された構造）と着色層（例えば、カラーフィルタ）を組み合わせた構造を用いることができる。特に、タンデム構造とすることで、高輝度発光が可能な発光デバイスとすることができる。なお、表示部ＤＳＰから発光される光の輝度としては、例えば、５００ｃｄ／ｍ２以上、好ましくは１０００ｃｄ／ｍ２以上１００００ｃｄ／ｍ２以下、さらに好ましくは２０００ｃｄ／ｍ２以上５０００ｃｄ／ｍ２以下とすることができる。
また、図１７において、回路部ＳＩＣは、周辺回路ＤＲＶと、機能回路ＭＦＮＣと、を有する。
周辺回路ＤＲＶは、一例として、表示部ＤＳＰを駆動させるための周辺回路として機能する。具体的には、周辺回路ＤＲＶは、例えば、ソースドライバ回路１１、デジタルアナログ変換回路１２、ゲートドライバ回路１３、及びレベルシフタ１４を有する。
また、機能回路ＭＦＮＣは、一例として、例えば、表示部ＤＳＰに表示させるための画像データが保存されている記憶装置、エンコードされている画像データを復元するためのデコーダ、画像データを処理するためのＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、電源回路、補正回路、ＣＰＵなどを設けることができる。図１７において、機能回路ＭＦＮＣは、一例として、記憶装置２１、ＧＰＵ（ＡＩアクセラレータ）２２、ＥＬ補正回路２３、タイミングコントローラ２４、ＣＰＵ（ＮｏｆｆＣＰＵ（登録商標））２５、センサコントローラ２６、及び電源回路２７を有する。
また、図１７の表示装置１００Ａは、周辺回路ＤＲＶに含まれる回路、及び機能回路ＭＦＮＣに含まれる回路のそれぞれには、一例として、バス配線ＢＳＬが電気的に接続されている構成となっている。
ソースドライバ回路１１は、一例として、表示部ＤＳＰに含まれる画素回路ＰＸに対して、画像データを送信する機能を有する。そのため、ソースドライバ回路１１は、配線ＳＬを介して、画素回路ＰＸに電気的に接続されている。
デジタルアナログ変換回路１２は、一例として、後述するＧＰＵ、補正回路などによってデジタル処理された画像データをアナログデータに変換する機能を有する。アナログデータに変換された画像データは、ソースドライバ回路１１を介して、表示部ＤＳＰに送信される。なお、デジタルアナログ変換回路１２は、ソースドライバ回路１１に含まれていてもよいし、ソースドライバ回路１１、デジタルアナログ変換回路１２、表示部ＤＳＰの順に画像データが送信される構成としてもよい。
ゲートドライバ回路１３は、一例として、表示部ＤＳＰにおいて、画像データの送信先となる画素回路ＰＸを選択する機能を有する。そのため、ゲートドライバ回路１３は、配線ＧＬを介して、画素回路ＰＸに電気的に接続されている。
レベルシフタ１４は、一例として、ソースドライバ回路１１、デジタルアナログ変換回路１２、ゲートドライバ回路１３などに対して入力される信号を適切なレベルに変換する機能を有する。
記憶装置２１は、一例として、表示部ＤＳＰに表示させる画像データを保存する機能を有する。なお、記憶装置２１は、画像データをデジタルデータ又はアナログデータとして保存する構成とすることができる。
また、記憶装置２１に画像データを保存する場合、記憶装置２１としては不揮発性メモリとすることが好ましい。この場合、記憶装置２１としては、例えば、ＮＡＮＤ型メモリなどを適用することができる。
また、記憶装置２１にＧＰＵ２２、ＥＬ補正回路２３、ＣＰＵ２５などで生じる一時データを保存する場合、記憶装置２１としては揮発性メモリとすることが好ましい。この場合、記憶装置２１としては、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などを適用することができる。
ＧＰＵ２２は、一例として、記憶装置２１から読み出された画像データを、表示部ＤＳＰに描画するための処理を行う機能を有する。特に、ＧＰＵ２２は、並列にパイプライン処理を行う構成となっているため、表示部ＤＳＰに表示させる画像データを高速に処理することができる。また、ＧＰＵ２２は、エンコードされた画像を復元するためのデコーダとしての機能も有することができる。
また、機能回路ＭＦＮＣには、表示部ＤＳＰの表示品位を高めることができる回路が複数含まれていてもよい。当該回路としては、例えば、表示部ＤＳＰに表示された画像の色ムラを検知して、当該色ムラを補正して最適な画像にする補正回路（調色、調光）を設けてもよい。また、表示部ＤＳＰの画素に液晶表示デバイスが適用されている場合、機能回路ＭＦＮＣには、ガンマ補正回路を設けてもよい。また、表示部ＤＳＰの画素に有機ＥＬ材料が用いられた発光デバイスが適用されている場合、機能回路ＭＦＮＣには、ＥＬ補正回路を設けてもよい。なお、本実施の形態では、表示部ＤＳＰの画素回路ＰＸには、有機ＥＬ材料が含まれる発光デバイスが適用されたものとして説明しているため、機能回路ＭＦＮＣには、一例として、ＥＬ補正回路２３を含めている。
また、上記で説明した画像補正には、人工知能を用いてもよい。例えば、画素に備えられている表示デバイスに流れる電流（又は表示デバイスに印加される電圧）をモニタリングして取得し、表示部ＤＳＰに表示された画像をイメージセンサなどで取得し、電流（又は電圧）と画像を人工知能（例えば、人工ニューラルネットワークなど）の演算の入力データとして扱い、その出力結果で当該画像の補正の有無を判断させてもよい。
また、人工知能の演算は、画像補正だけでなく、画像データのアップコンバート処理（ダウンコンバート処理）にも応用することができる。これにより、解像度の小さい画像データを表示部ＤＳＰの解像度に合わせて、アップコンバート（ダウンコンバート）を行うことで、表示品位の高い画像を表示部ＤＳＰに表示させることができる。
なお、上述した人工知能の演算には、機能回路ＭＦＮＣに含まれるＧＰＵ２２を用いて行うことができる。つまり、ＧＰＵ２２を用いて、各種補正の演算（色ムラ補正２２ａ、アップコンバート２２ｂなど）を行うことができる。
なお、本明細書等において、人工知能の演算を行うＧＰＵをＡＩアクセラレータと呼称する。つまり、本明細書等では、機能回路ＭＦＮＣに備えられているＧＰＵをＡＩアクセラレータと置き換えて説明する場合がある。
なお、ＡＩアクセラレータに含まれる演算回路としては、例えば、上述した実施の形態の半導体装置である演算回路ＭＡＣ１、又は演算回路ＭＡＣ２を適用することができる。
タイミングコントローラ２４は、一例として、表示部ＤＳＰに画像を表示させるフレームレートを任意に設定する機能を有する。例えば、表示部ＤＳＰに静止画を表示させる場合、表示装置１００Ａは、タイミングコントローラ２４によってフレームレートを下げて駆動させることができ、また、例えば、表示部ＤＳＰに動画を表示させる場合、表示装置１００Ａは、タイミングコントローラ２４によってフレームレートを上げて駆動させることができる。つまり、表示装置１００Ａにタイミングコントローラ２４を設けることによって、静止画、又は動画に応じてフレームレートを変化させることができる。特に、表示部ＤＳＰに静止画を表示させる場合には、フレームレートを下げて動作させることができるため、表示装置１００Ａの消費電力の低減を図ることができる。
ＣＰＵ２５は、一例として、オペレーティングシステムの実行、データの制御、各種演算やプログラムの実行など、汎用の処理を行う機能を有する。表示装置１００Ａでは、ＣＰＵ２５は、例えば、記憶装置２１における画像データの書き込み動作又は読み出し動作、画像データの補正動作、後述するセンサへの動作、などの命令を行う役割を有する。また、例えば、ＣＰＵ２５は、記憶装置と、ＧＰＵと、補正回路と、タイミングコントローラと、など機能回路ＭＦＮＣに含まれる回路の少なくとも一に制御信号を送信する機能を有してもよい。
また、ＣＰＵ２５は、一時的にデータをバックアップする回路（以下、バックアップ回路と呼称する）を有してもよい。バックアップ回路は、例えば、電源電圧の供給が停止したとしても、当該データを保持することができることが好ましい。例えば、表示部ＤＳＰで静止画を表示した場合、現在の静止画と異なる画像を表示するまでは、ＣＰＵ２５は機能を停止することができる。そのため、ＣＰＵ２５で処理中のデータをバックアップ回路に一時的に退避させて、その後ＣＰＵ２５への電源電圧の供給を停止して、ＣＰＵ２５を停止させることによって、ＣＰＵ２５における動的な消費電力を低くすることができる。また、本明細書等では、バックアップ回路を有するＣＰＵをＮｏｆｆＣＰＵと呼称する。
センサコントローラ２６は、一例として、センサＰＤＡを制御する機能を有する。また、図１７では、センサＰＤＡとセンサコントローラ２６とを電気的に接続するための配線として、配線ＳＮＣＬを図示している。
センサＰＤＡとしては、例えば、表示部ＤＳＰの上方、下方、又は表示部ＤＳＰの内部に備えることができるタッチセンサとすることができる。
又は、センサＰＤＡとしては、例えば、照度センサとすることができる。特に、表示部ＤＳＰを照らす外光の強さを照度センサによって取得することで、外光に合わせて、表示部ＤＳＰに表示する画像の明るさ（輝度）を変化させることができる。例えば、外光が明るい場合、表示部ＤＳＰに表示する画像の輝度を高くして、当該画像の視認性を高めることができる。逆に、外光が暗い場合、表示部ＤＳＰに表示する画像の輝度を低くして、消費電力を低くすることができる。
又は、センサＰＤＡとしては、例えば、イメージセンサとすることができる。例えば、当該イメージセンサによって、画像などを取得することで、表示部ＤＳＰに当該画像を表示することができる。また、センサＰＤＡをイメージセンサとする場合、図８に示した回路ＩＭＳを、センサＰＤＡとして適用してもよい。
電源回路２７は、一例として、周辺回路ＤＲＶに含まれている回路、機能回路ＭＦＮＣに含まれている回路、表示部ＤＳＰに含まれている画素などに対して供給する電圧を生成する機能を有する。なお、電源回路２７は、電圧を供給する回路を選択する機能を有してもよい。例えば、電源回路２７は、表示部ＤＳＰに静止画を表示させている期間では、ＣＰＵ２５、ＧＰＵ２２などに対しての電圧供給を停止することによって、表示装置１００Ａ全体の消費電力を低減することができる。
＜構成例２＞
ここで、上述した表示装置１００Ａにおいて、センサＰＤＡをイメージセンサとして、表示装置１００Ａの表示画像を観るユーザの眼及び／又はその周辺の画像を、当該イメージセンサによって取得する構成例について説明する。なお、ユーザの眼とは、例えば、眼球、瞳孔などを指し、ユーザの眼の周辺とは、例えば、瞼、眉間、目頭、目尻などを指す。
センサＰＤＡは、一例として、表示装置１００Ａの表示画像を観るユーザの眼及び／又はその周辺の画像を撮像することができる。また、センサＰＤＡによって撮像されたユーザの眼及び／又はその周辺の画像は、ＧＰＵ２２（ＡＩアクセラレータ）に送信される。ＧＰＵ２２は、送信された画像を基に、人工ニューラルネットワークに基づく推論処理を行うことができる。
図１８には、センサＰＤＡによって、ユーザの眼及び／又はその周辺を撮像し、撮像された画像を基に、人工ニューラルネットワークの推論処理を行う、動作例を示している。具体的には、図１８では、ユーザの眼ＭＥ、およびその周辺を、センサＰＤＡに含まれる複数の受光素子ＰＤによって撮像して、撮像された画像をＧＰＵ２２に送信する例を示している。
なお、図１８に示すセンサＰＤＡとしては、例えば、図８の演算回路ＭＡＣ３における回路ＩＭＳを適用することができる。そのため、センサＰＤＡに含まれている受光素子ＰＤとしては、図８に示している受光素子ＪＳを適用することができる。
ＧＰＵ２２は、上述したとおり、人工ニューラルネットワークに基づく推論処理を行う。具体的には、撮像された画像と予め学習して定められた重み係数との積和演算、及び積和演算の結果を用いた活性化関数の演算を、ＧＰＵ２２によって行うことにより、人工ニューラルネットワークに基づく推論処理を行うことができる。これにより、ＧＰＵ２２で得られる出力データＤＯＵＴとしては、「まばたきの有無」、「開き具合」、「体温」などを、使用者の眼ＭＥ、およびその周辺から推論することができる。
また、ユーザの眼及び／又はその周辺を撮像することで、受光素子ＰＤで発生する電流の量は、小さい場合がある。上述した実施の形態の演算回路ＭＡＣ１、又は演算回路ＭＡＣ２に入力される第２データ（電流）は、トランジスタＦ２ｍがサブスレッショルド領域の範囲で動作する電流となるため、受光素子ＰＤで発生する電流がそのサブスレッショルド領域の範囲の電流量である場合、受光素子ＰＤで発生する電流を第２データとして、そのまま演算回路ＭＡＣ１、又は演算回路ＭＡＣ２に入力することができる。つまり、受光素子ＰＤで発生した電流を、増幅処理、変換処理などを行わずに、演算回路ＭＡＣ１、又は演算回路ＭＡＣ２の入力データとして扱うことができる。そのため、増幅処理、変換処理などを行う回路が不要となる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明の一態様の表示装置の構成例について説明する。
＜表示装置の構成例＞
図１９は、本発明の一態様の表示装置の一例を示した断面図である。図１９に示す表示装置１００Ｂは、一例として、基板３１０上に画素回路、及び駆動回路を有する構成となっている。
具体的には、表示装置１００Ｂは、一例として、回路層ＳＩＣＬと、配線層ＬＩＮＬと、画素層ＰＸＡＬと、を有する。回路層ＳＩＣＬは、一例として、基板３１０を有し、基板３１０上には、トランジスタ３００が形成されている。また、トランジスタ３００の上方には、配線層ＬＩＮＬが設けられており、配線層ＬＩＮＬには、トランジスタ３００、後述するトランジスタ５００、後述する発光デバイス１５０ａ乃至発光デバイス１５０ｃなどに電気的に接続する配線が設けられている。また、配線層ＬＩＮＬの上方には、画素層ＰＸＡＬが設けられており、画素層ＰＸＡＬは、一例として、トランジスタ５００と、発光デバイス１５０ａ乃至発光デバイス１５０ｃなどを有する。
回路層ＳＩＣＬには、例えば、実施の形態４で説明した図１７の表示装置１００Ａに備わる回路部ＳＩＣを適用することができる。また、この場合、配線層ＬＩＮＬには、図１７に図示している配線ＳＬ、配線ＧＬなどを設けることができ、画素層ＰＸＡＬには、図１７に示している表示部ＤＳＰを設けることができる。
基板３１０は、例えば、シリコン又はゲルマニウムを材料とした半導体基板（例えば、単結晶基板）を用いることができる。また、基板３１０としては、半導体基板以外としては、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどを用いることができる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル樹脂等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。なお、表示装置１００Ｂの作製工程において熱処理が含まれている場合、基板３１０としては、熱に対して耐性の高い材料を選択することが好ましい。
なお、本実施の形態では、基板３１０は、シリコンなどを材料として有する半導体基板として説明する。
トランジスタ３００は、基板３１０上に設けられ、素子分離層３１２、導電体３１６、絶縁体３１５、絶縁体３１７、基板３１０の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。このため、トランジスタ３００は、チャネル形成領域にシリコンが含まれているトランジスタ（Ｓｉトランジスタ）となっている。なお、図１９では、トランジスタ３００のソース領域又はドレイン領域の一方が、後述する導電体３２８を介して、後述する導電体３３０、導電体３５６、及び導電体３６６に電気的に接続されている構成を示しているが、本発明の一態様の半導体装置の電気的な接続構成は、これに限定されない。本発明の一態様の半導体装置は、例えば、トランジスタ３００のソース領域又はドレイン領域の他方が、導電体３２８を介して、導電体３３０、導電体３５６、及び導電体３６６に電気的に接続されている構成としてもよく、又は、トランジスタ３００のゲートが、導電体３２８を介して、導電体３３０、導電体３５６、及び導電体３６６に電気的に接続されている構成としてもよい。
トランジスタ３００は、例えば、半導体領域３１３の上面及びチャネル幅方向の側面が、ゲート絶縁膜として機能する絶縁体３１５を介して導電体３１６に覆われる覆う構成にすることによって、Ｆｉｎ型にすることができる。トランジスタ３００をＦｉｎ型にすることにより、実効上のチャネル幅が増大することができ、トランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。またはトランジスタ３００を複数設け、ｐチャネル型、及びｎチャネル型の双方を用いてもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）、ＧａＮ（窒化ガリウム）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
素子分離層３１２は、基板３１０上に形成されている複数のトランジスタ同士を分離するために設けられている。素子分離層は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法、メサ分離法などを用いて形成することができる。
なお、図１９に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。例えば、トランジスタ３００は、Ｆｉｎ型ではなく、プレーナ型の構造としてもよい。
図１９に示すトランジスタ３００には、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６が、基板３１０側から順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は窒化アルミニウムを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体３２２は、絶縁体３２０及び絶縁体３２２に覆われているトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１０、又はトランジスタ３００などから、絶縁体３２４より上方の領域（例えば、トランジスタ５００、発光デバイス１５０ａ乃至発光デバイス１５０ｃなどが設けられている領域）に、水、及び水素といった不純物が拡散しないようなバリア絶縁膜を用いることが好ましい。したがって、絶縁体３２４は、水素原子、水素分子、水分子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。また、状況によっては、絶縁体３２４は、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には、絶縁体３２６より上方に設けられている発光デバイスなどと接続する導電体３２８、導電体３３０等が埋め込まれている。なお、導電体３２８、導電体３３０等は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、及び導電体３３０上には、配線層を設けてもよい。例えば、図１９において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が、絶縁体３２６、及び導電体３３０の上方に、順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素、水などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体３５２、及び絶縁体３５４としては、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、導電体３５６は、水素、水などの不純物に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
また、絶縁体３５４、及び導電体３５６上には、絶縁体３６０と、絶縁体３６２と、絶縁体３６４が順に積層されている。
絶縁体３６０は、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体３６０としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
絶縁体３６２、及び絶縁体３６４は、層間絶縁膜、及び平坦化膜としての機能を有する。また、絶縁体３６２、及び絶縁体３６４は、絶縁体３２４と同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。このため、絶縁体３６２、及び／又は絶縁体３６４としては、絶縁体３２４に適用できる材料を用いることができる。
また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４のそれぞれの、導電体３５６の一部と重畳する領域に開口部が形成されて、当該開口部を埋めるように導電体３６６が設けられている。また、導電体３６６は、絶縁体３６２上にも形成されている。導電体３６６は、一例として、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお、導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
絶縁体３６４、及び導電体３６６の上方には絶縁体５１２が設けられている。絶縁体５１２は、酸素、水素に対してバリア性のある物質を用いることが好ましい。絶縁体５１２としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は窒化アルミニウムを用いればよい。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、例えば、絶縁体５１２には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２として、酸化シリコン膜、又は酸化窒化シリコン膜を用いることができる。
ＯＳトランジスタであるトランジスタ５００は、一例として、絶縁体５１２上に設けられている。
ここで、トランジスタ５００の詳細について説明する。図２０（Ａ）、及び図２０（Ｂ）は、ＯＳトランジスタであるトランジスタ５００の構成例の一例である。なお、図２０（Ａ）は、ＯＳトランジスタのチャネル長方向における断面図であって、図２０（Ｂ）は、ＯＳトランジスタのチャネル幅方向における断面図である。
また、図２０（Ａ）、及び図２０（Ｂ）に示すように、絶縁体５１２上には、絶縁体５１４、及び絶縁体５１６が形成されている。
絶縁体５１４には、基板３１０、又は絶縁体５１２よりも下方の回路素子等が設けられる領域などから、トランジスタ５００が設けられている領域に、水素などの不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体５１４には、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。
また、絶縁体５１６としては、例えば、絶縁体５１２と同様の材料を用いることができる。
図２０（Ａ）、及び図２０（Ｂ）に示すように、トランジスタ５００は、絶縁体５１４上の絶縁体５１６と、絶縁体５１４または絶縁体５１６に埋め込まれるように配置された導電体５０３（導電体５０３ａ、および導電体５０３ｂ）と、絶縁体５１６上、および導電体５０３上の絶縁体５２２と、絶縁体５２２上の絶縁体５２４と、絶縁体５２４上の酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の導電体５４２ａと、導電体５４２ａ上の絶縁体５７１ａと、酸化物５３０ｂ上の導電体５４２ｂと、導電体５４２ｂ上の絶縁体５７１ｂと、酸化物５３０ｂ上の絶縁体５５２と、絶縁体５５２上の絶縁体５５０と、絶縁体５５０上の絶縁体５５４と、絶縁体５５４上に位置し、酸化物５３０ｂの一部と重なる導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、絶縁体５２２、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、絶縁体５７１ａ、および絶縁体５７１ｂ上に配置される絶縁体５４４と、を有する。ここで、図２０（Ａ）、及び図２０（Ｂ）に示すように、絶縁体５５２は、絶縁体５２２の上面、絶縁体５２４の側面、酸化物５３０ａの側面、酸化物５３０ｂの側面および上面、導電体５４２の側面、絶縁体５７１の側面、絶縁体５４４の側面、絶縁体５８０の側面、および絶縁体５５０の下面と接する。また、導電体５６０の上面は、絶縁体５５４の上部、絶縁体５５０の上部、絶縁体５５２の上部、および絶縁体５８０の上面と高さが概略一致するように配置される。また、絶縁体５７４は、導電体５６０の上面、絶縁体５５２の上部、絶縁体５５０の上部、絶縁体５５４の上部、および絶縁体５８０の上面の少なくともいずれかの一部と接する。
絶縁体５８０、および絶縁体５４４には、酸化物５３０ｂに達する開口部が設けられる。当該開口部の内側に、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０が配置されている。また、トランジスタ５００のチャネル長方向において、絶縁体５７１ａ、および導電体５４２ａと、絶縁体５７１ｂ、および導電体５４２ｂと、の間に導電体５６０、絶縁体５５２、絶縁体５５０、および絶縁体５５４が設けられている。絶縁体５５４は、導電体５６０の側面と接する領域と、導電体５６０の底面と接する領域と、を有する。
酸化物５３０は、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、を有することが好ましい。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、トランジスタ５００では、酸化物５３０が、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、トランジスタ５００は、酸化物５３０ｂの単層、または３層以上の積層構造を有する構成とすることができる。又は、酸化物５３０ａ、および酸化物５３０ｂのそれぞれが積層構造を有する構成とすることができる。
導電体５６０は、第１のゲート（トップゲートともいう。）電極として機能し、導電体５０３は、第２のゲート（バックゲートともいう。）電極として機能する。また、絶縁体５５２、絶縁体５５０、及び絶縁体５５４は、第１のゲート絶縁体として機能し、絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁体として機能する。なお、ゲート絶縁体は、ゲート絶縁層、またはゲート絶縁膜と呼ぶ場合もある。また、導電体５４２ａは、ソースまたはドレインの一方として機能し、導電体５４２ｂは、ソースまたはドレインの他方として機能する。また、酸化物５３０の導電体５６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
ここで、図２０（Ａ）におけるチャネル形成領域近傍の拡大図を図２１（Ａ）に示す。酸化物５３０ｂに酸素が供給されることで、導電体５４２ａと導電体５４２ｂの間の領域にチャネル形成領域が形成される。よって、図２１（Ａ）に示すように、酸化物５３０ｂは、トランジスタ５００のチャネル形成領域として機能する領域５３０ｂｃと、領域５３０ｂｃを挟むように設けられ、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂと、を有する。領域５３０ｂｃは、少なくとも一部が導電体５６０と重畳している。言い換えると、領域５３０ｂｃは、導電体５４２ａと導電体５４２ｂの間の領域に設けられている。領域５３０ｂａは、導電体５４２ａに重畳して設けられており、領域５３０ｂｂは、導電体５４２ｂに重畳して設けられている。
チャネル形成領域として機能する領域５３０ｂｃは、領域５３０ｂａおよび領域５３０ｂｂよりも、酸素欠損（本明細書等では、金属酸化物中の酸素欠損をＶＯ（ｏｘｙｇｅｎ ｖａｃａｎｃｙ）と呼称する場合がある。）が少なく、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域５３０ｂｃは、ｉ型（真性）または実質的にｉ型であるということができる。
金属酸化物を用いたトランジスタは、金属酸化物中のチャネルが形成される領域に不純物または酸素欠損（ＶＯ）が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損（ＶＯ）近傍の水素が、酸素欠損（ＶＯ）に水素が入った欠陥（以下、ＶＯＨと呼称する場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、金属酸化物中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、金属酸化物中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。
また、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、酸素欠損（ＶＯ）が多く、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域５３０ｂａおよび領域５３０ｂｂは、領域５３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
ここで、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度は、１×１０１８ｃｍ－３以下であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０－９ｃｍ－３とすることができる。
また、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの間に、キャリア濃度が、領域５３０ｂａおよび領域５３０ｂｂのキャリア濃度と同等、またはそれよりも低く、領域５３０ｂｃのキャリア濃度と同等、またはそれよりも高い、領域が形成されていてもよい。つまり、当該領域は、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの接合領域として機能する。当該接合領域は、水素濃度が、領域５３０ｂａおよび領域５３０ｂｂの水素濃度と同等、またはそれよりも低く、領域５３０ｂｃの水素濃度と同等、またはそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域５３０ｂａおよび領域５３０ｂｂの酸素欠損と同等、またはそれよりも少なく、領域５３０ｂｃの酸素欠損と同等、またはそれよりも多くなる場合がある。
なお、図２１（Ａ）では、領域５３０ｂａ、領域５３０ｂｂ、および領域５３０ｂｃが酸化物５３０ｂに形成される例について示しているが、本発明はこれに限られるものではない。例えば、上記の各領域が酸化物５３０ｂだけでなく、酸化物５３０ａまで形成されてもよい。
また、酸化物５３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素といった不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素といった不純物元素の濃度が減少していればよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０（酸化物５３０ａ、および酸化物５３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物５３０として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、インジウム酸化物を用いてもよい。
ここで、酸化物５３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
このように、酸化物５３０ｂの下に酸化物５３０ａを配置することで、酸化物５３０ａよりも下方に形成された構造物からの、酸化物５３０ｂに対する、不純物および酸素の拡散を抑制することができる。
また、酸化物５３０ａおよび酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、酸化物５３０ａと酸化物５３０ｂの界面における欠陥準位密度を低くすることができる。酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
酸化物５３０ｂは、結晶性を有することが好ましい。特に、酸化物５３０ｂとして、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
ＣＡＡＣ－ＯＳは、結晶性の高い、緻密な構造を有しており、不純物、及び欠陥（例えば、酸素欠損（ＶＯ））が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ－ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ－ＯＳの密度をより高めることで、当該ＣＡＡＣ－ＯＳ中の不純物または酸素の拡散をより低減することができる。
一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
金属酸化物を用いたトランジスタは、金属酸化物中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、金属酸化物中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、金属酸化物中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。言い換えると、金属酸化物中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
これに対して、金属酸化物の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある。）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から金属酸化物に酸素を供給し、酸素欠損、およびＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素の量が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。
よって、金属酸化物中において、チャネル形成領域として機能する領域５３０ｂｃは、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、金属酸化物の領域５３０ｂｃの酸素欠損、およびＶＯＨを低減し、領域５３０ｂａおよび領域５３０ｂｂには過剰な量の酸素が供給されないようにすることが好ましい。
そこで、本実施の形態では、酸化物５３０ｂ上に導電体５４２ａおよび導電体５４２ｂを設けた状態で、酸素を含む雰囲気でマイクロ波処理を行い、領域５３０ｂｃの酸素欠損、およびＶＯＨの低減を図る。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。このとき、マイクロ波、またはＲＦ等の高周波を領域５３０ｂｃに照射することもできる。プラズマ、マイクロ波などの作用により、領域５３０ｂｃのＶＯＨを分断し、水素（Ｈ）を領域５３０ｂｃから除去し、酸素欠損（ＶＯ）を酸素で補填することができる。つまり、領域５３０ｂｃにおいて、「ＶＯＨ→Ｈ＋ＶＯ」という反応が起きて、領域５３０ｂｃの水素濃度を低減することができる。よって、領域５３０ｂｃ中の酸素欠損、およびＶＯＨを低減し、キャリア濃度を低下させることができる。
また、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、またはＲＦ等の高周波、酸素プラズマなどの作用は、導電体５４２ａおよび導電体５４２ｂに遮蔽され、領域５３０ｂａおよび領域５３０ｂｂには及ばない。さらに、酸素プラズマの作用は、酸化物５３０ｂ、および導電体５４２を覆って設けられている、絶縁体５７１、および絶縁体５８０によって、低減することができる。これにより、マイクロ波処理の際に、領域５３０ｂａおよび領域５３０ｂｂで、ＶＯＨの低減、および過剰な量の酸素供給が発生しないので、キャリア濃度の低下を防ぐことができる。
また、絶縁体５５２となる絶縁膜の成膜後、または絶縁体５５０となる絶縁膜の成膜後に、酸素を含む雰囲気でマイクロ波処理を行うとことが好ましい。このように絶縁体５５２となる絶縁膜、または絶縁体５５０となる絶縁膜を介して、酸素を含む雰囲気でマイクロ波処理を行うことで、効率良く領域５３０ｂｃ中へ酸素を注入することができる。また、絶縁体５５２となる絶縁膜を導電体５４２の側面、および領域５３０ｂｃの表面と接するように配置することで、領域５３０ｂｃへ必要量以上の酸素の注入を抑制し、導電体５４２の側面の酸化を抑制することができる。また、絶縁体５５０となる絶縁膜の成膜時に導電体５４２の側面の酸化を抑制することができる。
また、領域５３０ｂｃ中に注入される酸素は、酸素原子、酸素分子、酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子または分子、あるいはイオン）など様々な形態がある。なお、領域５３０ｂｃ中に注入される酸素は、上述の形態のいずれか一または複数であれば好ましく、特に酸素ラジカルであると好適である。また、これにより、絶縁体５５２、および絶縁体５５０の膜質を向上させることができるので、トランジスタ５００の信頼性が向上する。
このようにして、金属酸化物の領域５３０ｂｃで選択的に酸素欠損、およびＶＯＨを除去して、領域５３０ｂｃをｉ型または実質的にｉ型とすることができる。さらに、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂに過剰な酸素が供給されるのを抑制し、マイクロ波処理を行う前のｎ型の領域の状態を維持することができる。これにより、トランジスタ５００の電気特性の変動を抑制し、基板面内でトランジスタ５００の電気特性のばらつきを少なくすることができる。
以上のような構成にすることで、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。
また、図２０（Ｂ）に示すように、トランジスタ５００のチャネル幅方向の断面視において、酸化物５３０ｂの側面と酸化物５３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう）。
上記湾曲面での曲率半径は、０ｎｍより大きく、導電体５４２と重なる領域の酸化物５３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０の、酸化物５３０ｂへの被覆性を高めることができる。
酸化物５３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
また、酸化物５３０ｂは、ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物であることが好ましい。ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物は、不純物、及び欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
ここで、酸化物５３０ａと酸化物５３０ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物５３０ａと酸化物５３０ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｍ－Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ－Ｍ－Ｚｎ酸化物、Ｍ－Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ－Ｚｎ酸化物、インジウム酸化物などを用いてもよい。
具体的には、酸化物５３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
また、図２０（Ａ）などに示すように、酸化物５３０の上面および側面に接して、酸化アルミニウムなどにより形成される絶縁体５５２を設けることにより、酸化物５３０と絶縁体５５２の界面およびその近傍に、酸化物５３０に含まれるインジウムが偏在する場合がある。これにより、酸化物５３０の表面近傍が、インジウム酸化物に近い原子数比、またはＩｎ－Ｚｎ酸化物に近い原子数比になる。このように酸化物５３０、特に酸化物５３０ｂの表面近傍のインジウムの原子数比が大きくなることで、トランジスタ５００の電界効果移動度を向上させることができる。
酸化物５３０ａおよび酸化物５３０ｂを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は大きいオン電流、および高い周波数特性を得ることができる。
絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、及び絶縁体５８１の少なくとも一は、水、水素などの不純物が、基板側から、または、トランジスタ５００の上方からトランジスタ５００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の少なくとも一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１としては、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウム－ガリウム－亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６として、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体５１４、絶縁体５７１、絶縁体５７４、および絶縁体５８１として、水素を捕獲および水素を固着する機能が高い、酸化アルミニウムまたは酸化マグネシウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体５１２、および絶縁体５１４を介して、基板側からトランジスタ５００側に拡散することを抑制できる。または、水、水素などの不純物が絶縁体５８１よりも外側に配置されている層間絶縁膜などから、トランジスタ５００側に拡散するのを抑制することができる。または、絶縁体５２４などに含まれる酸素が、絶縁体５１２、および絶縁体５１４を介して基板側に、拡散するのを抑制することができる。または、絶縁体５８０などに含まれる酸素が、絶縁体５７４などを介してトランジスタ５００より上方に、拡散するのを抑制することができる。この様に、トランジスタ５００を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体５１２、絶縁体５１４、絶縁体５７１、絶縁体５４４、絶縁体５７４、絶縁体５７６、および絶縁体５８１で取り囲む構造とすることが好ましい。
ここで、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、またはＭｇＯｙ（ｙは０より大きい任意数）などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。このようなアモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、トランジスタ５００に含まれる水素、またはトランジスタ５００の周囲に存在する水素を捕獲または固着することができる。特にトランジスタ５００のチャネル形成領域に含まれる水素を捕獲または固着することが好ましい。アモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の水素濃度を低減することができる。なお、成膜方法は、スパッタリング法に限られるものではなく、化学気相成長（ＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法、パルスレーザ堆積（ＰＬＤ）法、原子層堆積（ＡＬＤ）法などを適宜用いてもよい。
また、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体５１２、絶縁体５４４、および絶縁体５７６が、導電体５０３、導電体５４２、又は導電体５６０のチャージアップを緩和することができる場合がある。絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
また、絶縁体５１６、絶縁体５７４、絶縁体５８０、および絶縁体５８１は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１６、絶縁体５８０、および絶縁体５８１には、酸化シリコン、酸化窒化シリコン、フッ素が添加された酸化シリコン、炭素が添加された酸化シリコン、炭素および窒素が添加された酸化シリコン、空孔が含まれる酸化シリコンを適宜用いればよい。
また、絶縁体５８１は、一例として、層間膜、及び平坦化膜として機能する絶縁体とすることが好ましい。
導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。ここで、導電体５０３は、絶縁体５１６に形成された開口に埋め込まれて設けることが好ましい。また、導電体５０３の一部が絶縁体５１４に埋め込まれる場合がある。
導電体５０３は、導電体５０３ａ、および導電体５０３ｂを有する。導電体５０３ａは、当該開口の底面および側壁に接して設けられる。導電体５０３ｂは、導電体５０３ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体５０３ｂの上部の高さは、導電体５０３ａの上部の高さおよび絶縁体５１６の上部の高さと概略一致する。
ここで、導電体５０３ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５０３ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体５０３ｂに含まれる水素などの不純物が、絶縁体５２４等を介して、酸化物５３０に拡散するのを防ぐことができる。また、導電体５０３ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体５０３ａとしては、上記導電性材料を単層または積層とすればよい。例えば、導電体５０３ａは、窒化チタンを用いればよい。
また、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体５０３ｂは、タングステンを用いればよい。
導電体５０３は、第２のゲート電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
なお、酸化物５３０を高純度真性とし、酸化物５３０から不純物が極力排除された状態であるとする場合、導電体５０３、及び／または導電体５６０に電位を与えずに、トランジスタ５００をノーマリーオフとする（トランジスタ５００のしきい値電圧を０Ｖより大きくする）ことが期待できる場合がある。この場合においては、導電体５６０と、導電体５０３とを接続し、同一電位が与えられるようにすると好適である。
また、導電体５０３の抵抗率は、上記の導電体５０３に印加する電位を考慮して設計され、導電体５０３の膜厚は当該抵抗率に合わせて設定される。また、絶縁体５１６の膜厚は、導電体５０３とほぼ同じになる。ここで、導電体５０３の設計が許す範囲で導電体５０３および絶縁体５１６の膜厚を薄くすることが好ましい。絶縁体５１６の膜厚を薄くすることで、絶縁体５１６中に含まれる水素などの不純物の絶対量を低減することができるので、当該不純物が酸化物５３０に拡散するのを低減することができる。
なお、導電体５０３は、上面から見て、酸化物５３０の導電体５４２ａおよび導電体５４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図２０（Ｂ）に示すように、導電体５０３は、酸化物５３０ａおよび酸化物５３０ｂのチャネル幅方向の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物５３０のチャネル幅方向における側面の外側において、導電体５０３と、導電体５６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体５６０の電界と、第２のゲート電極として機能する導電体５０３の電界によって、酸化物５３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
なお、本明細書等において、Ｓ－ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる。Ｓ－ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
トランジスタ５００を、ノーマリーオフとして、且つ上記のＳ－Ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。そのため、トランジスタ５００をＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）構造、またはＬＧＡＡ（Ｌａｔｅｒａｌ Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）構造と捉えることもできる。トランジスタ５００をＳ－Ｃｈａｎｎｅｌ構造、ＧＡＡ構造、またはＬＧＡＡ構造とすることで、酸化物５３０と、ゲート絶縁膜との界面または界面近傍に形成されるチャネル形成領域を、酸化物５３０のバルク全体とすることができる。別言すると、トランジスタ５００をＳ－Ｃｈａｎｎｅｌ構造、ＧＡＡ構造、またはＬＧＡＡ構造とすることで、バルク全体をキャリアパスとして用いる、いわゆるＢｕｌｋ－Ｆｌｏｗタイプとすることができる。Ｂｕｌｋ－Ｆｌｏｗタイプのトランジスタ構造とすることで、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度を高めることが期待できる。
また、図２０（Ｂ）に示すように、導電体５０３は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体５０３の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体５０３は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体５０３を複数のトランジスタで共有する構成にしてもよい。
なお、トランジスタ５００では、導電体５０３は、導電体５０３ａ、および導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構造として設ける構成にしてもよい。
絶縁体５２２、および絶縁体５２４は、ゲート絶縁体として機能する。
絶縁体５２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５２２は、絶縁体５２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
絶縁体５２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０から基板側への酸素の放出と、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の拡散と、を抑制する層として機能する。よって、絶縁体５２２を設けることで、水素等の不純物が、トランジスタ５００の内側へ拡散することを抑制し、酸化物５３０中の酸素欠損の生成を抑制することができる。また、導電体５０３が、絶縁体５２４、又は酸化物５３０が有する酸素と反応することを抑制することができる。
または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムから選ばれた一以上の材料を添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体５２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウムといった、いわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体５２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの誘電率が高い物質を用いることができる場合もある。
酸化物５３０と接する絶縁体５２４には、例えば、酸化シリコン、又は酸化窒化シリコンを適宜用いればよい。
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行ってもよい。
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
なお、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、絶縁体５２４は、酸化物５３０ａと重畳して島状に形成してもよい。この場合、絶縁体５４４が、絶縁体５２４の側面および絶縁体５２２の上面に接する構成になる。
導電体５４２ａ、および導電体５４２ｂは酸化物５３０ｂの上面に接して設けられる。導電体５４２ａおよび導電体５４２ｂは、それぞれトランジスタ５００のソース電極またはドレイン電極として機能する。
導電体５４２（導電体５４２ａ、および導電体５４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
なお、酸化物５３０ｂなどに含まれる水素が、導電体５４２ａまたは導電体５４２ｂに拡散する場合がある。特に、導電体５４２ａおよび導電体５４２ｂに、タンタルを含む窒化物を用いることで、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに拡散しやすく、拡散した水素は、導電体５４２ａまたは導電体５４２ｂが有する窒素と結合することがある。つまり、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに吸い取られる場合がある。
また、導電体５４２の側面と導電体５４２の上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体５４２とすることで、チャネル幅方向の断面における、導電体５４２の断面積を大きくすることができる。これにより、導電体５４２の導電率を大きくし、トランジスタ５００のオン電流を大きくすることができる。
絶縁体５７１ａは、導電体５４２ａの上面に接して設けられており、絶縁体５７１ｂは、導電体５４２ｂの上面に接して設けられている。絶縁体５７１は、少なくとも酸素に対するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５７１は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５７１は、絶縁体５８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体５７１としては、例えば、窒化シリコンなどのシリコンを含む窒化物を用いればよい。また、絶縁体５７１は、水素などの不純物を捕獲する機能を有することが好ましい。その場合、絶縁体５７１としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を用いればよい。特に、絶縁体５７１として、アモルファス構造を有する酸化アルミニウム、またはアモルファス構造の酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
絶縁体５４４は、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２、および絶縁体５７１を覆うように設けられる。絶縁体５４４として、水素を捕獲および水素を固着する機能を有することが好ましい。その場合、絶縁体５４４としては、窒化シリコンまたは、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を含むことが好ましい。また、例えば、絶縁体５４４として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。
上記のような絶縁体５７１および絶縁体５４４を設けることで、酸素に対するバリア性を有する絶縁体で導電体５４２を包み込むことができる。つまり、絶縁体５２４、および絶縁体５８０に含まれる酸素が、導電体５４２に拡散するのを防ぐことができる。これにより、絶縁体５２４、および絶縁体５８０に含まれる酸素によって、導電体５４２が直接酸化されて抵抗率が増大し、オン電流が低減するのを抑制することができる。
絶縁体５５２は、ゲート絶縁体の一部として機能する。絶縁体５５２としては、酸素に対するバリア絶縁膜を用いることが好ましい。絶縁体５５２としては、上述の絶縁体５７４に用いることができる絶縁体を用いればよい。絶縁体５５２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体５５２として、酸化アルミニウムを用いる。この場合、絶縁体５５２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。
図２０（Ｂ）に示すように、絶縁体５５２は、酸化物５３０ｂの上面および側面、酸化物５３０ａの側面、絶縁体５２４の側面、および絶縁体５２２の上面に接して設けられる。つまり、酸化物５３０ａ、酸化物５３０ｂ、および絶縁体５２４の導電体５６０と重なる領域は、チャネル幅方向の断面において、絶縁体５５２に覆われている。これにより、熱処理などを行った際に、酸化物５３０ａおよび酸化物５３０ｂで酸素が脱離するのを、酸素に対するバリア性を有する絶縁体５５２でブロックすることができる。よって、酸化物５３０ａおよび酸化物５３０ｂに酸素欠損（Ｖｏ）が形成されるのを低減することができる。これにより、領域５３０ｂｃに形成される、酸素欠損（Ｖｏ）、およびＶＯＨを低減することができる。よって、トランジスタ５００の電気特性を良好にし、信頼性を向上させることができる。
また、逆に、絶縁体５８０および絶縁体５５０などに過剰な量の酸素が含まれていても、当該酸素が酸化物５３０ａおよび酸化物５３０ｂに過剰に供給されるのを抑制することができる。よって、領域５３０ｂｃを介して、領域５３０ｂａおよび領域５３０ｂｂが過剰に酸化され、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
また、図２０（Ａ）に示すように、絶縁体５５２は、導電体５４２、絶縁体５４４、絶縁体５７１、および絶縁体５８０、それぞれの側面に接して設けられる。よって、導電体５４２の側面が酸化され、当該側面に酸化膜が形成されるのを低減することができる。これにより、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
また、絶縁体５５２は、絶縁体５５４、絶縁体５５０、および導電体５６０と、ともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５２の膜厚は薄いことが好ましい。絶縁体５５２の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ１．０ｎｍ以下、３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５２は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５２の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５２は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
絶縁体５５２を上記のように膜厚を薄く成膜するには、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、反応のための第１の原料ガス（前駆体、プリカーサ、または金属プリカーサとも呼ぶ）と第２の原料ガス（反応剤、リアクタント、酸化剤、または非金属プリカーサとも呼ぶ）を交互にチャンバーに導入し、これらの原料ガスの導入を繰り返すことで成膜を行う方法である。ＡＬＤ法には、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体５５２を絶縁体５８０などに形成された開口の側面などに被覆性良く、上記のような薄い膜厚で成膜することができる。
なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線光電子分光法（ＸＰＳ：Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
絶縁体５５０は、ゲート絶縁体の一部として機能する。絶縁体５５０は、絶縁体５５２の上面に接して配置することが好ましい。絶縁体５５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体５５０は、少なくとも酸素とシリコンと、を有する絶縁体となる。
絶縁体５５０は、絶縁体５２４と同様に、絶縁体５５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、下限値が１ｎｍまたは０．５ｎｍであり、上限値が１５ｎｍまたは２０ｎｍであることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。例えば、絶縁体５５０の膜厚は、０．５ｎｍ以上２０ｎｍ以下が好ましく、１ｎｍ以上１５ｎｍ以下が好ましい。この場合、絶縁体５５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
図２０（Ａ）、及び図２０（Ｂ）などでは、絶縁体５５０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば、図２１（Ｂ）に示すように、絶縁体５５０を、絶縁体５５０ａと、絶縁体５５０ａ上の絶縁体５５０ｂの２層の積層構造にしてもよい。
図２１（Ｂ）に示すように、絶縁体５５０を２層の積層構造とする場合、下層の絶縁体５５０ａは、酸素を透過しやすい絶縁体を用いて形成し、上層の絶縁体５５０ｂは、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体５５０ａに含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、絶縁体５５０ａに含まれる酸素による導電体５６０の酸化を抑制することができる。例えば、絶縁体５５０ａは、上述した絶縁体５５０に用いることができる材料を用いて設け、絶縁体５５０ｂは、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体には、酸化アルミニウム、又は酸化ハフニウムを用いることができる。また、当該絶縁体には、アルミニウムとハフニウムとを含む酸化物（ハフニウムアルミネート）、又は、ハフニウムとシリコンとを含む酸化物（ハフニウムシリケート）を用いることができる。本実施の形態では、絶縁体５５０ｂとして、酸化ハフニウムを用いる。この場合、絶縁体５５０ｂは、少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、絶縁体５５０ｂの膜厚は、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０ｂは、少なくとも一部において、上記のような膜厚の領域を有していればよい。
なお、絶縁体５５０ａに酸化シリコン、酸化窒化シリコンなどを用いる場合、絶縁体５５０ｂは、比誘電率が高いｈｉｇｈ－ｋ材料である絶縁性材料を用いてもよい。ゲート絶縁体を、絶縁体５５０ａと絶縁体５５０ｂとの積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。よって、絶縁体５５０の絶縁耐圧を高くすることができる。
絶縁体５５４は、ゲート絶縁体の一部として機能する。絶縁体５５４としては、水素に対するバリア絶縁膜を用いることが好ましい。これにより、導電体５６０に含まれる水素などの不純物が、絶縁体５５０、および酸化物５３０ｂに拡散するのを防ぐことができる。絶縁体５５４としては、上述した絶縁体５７６に用いることができる絶縁体を用いればよい。例えば、絶縁体５５４としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。この場合、絶縁体５５４は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
また、絶縁体５５４が、さらに酸素に対するバリア性を有してもよい。これにより、絶縁体５５０に含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。
また、絶縁体５５４は、絶縁体５５２、絶縁体５５０、および導電体５６０と、ともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５４の膜厚は薄いことが好ましい。絶縁体５５４の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５４は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５４の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５４は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
導電体５６０は、トランジスタ５００の第１のゲート電極として機能する。導電体５６０は、導電体５６０ａと、導電体５６０ａの上に配置された導電体５６０ｂと、を有することが好ましい。例えば、導電体５６０ａは、導電体５６０ｂの底面および側面を包むように配置されることが好ましい。また、図２０（Ａ）および図２０（Ｂ）に示すように、導電体５６０の上面の高さの位置は、絶縁体５５０の上部の高さの位置と概略一致している。なお、図２０（Ａ）および図２０（Ｂ）では、導電体５６０は、導電体５６０ａと導電体５６０ｂの２層構造として示しているが、導電体５６０は、当該２層構造以外としては、単層構造、又は３層以上の積層構造とすることができる。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、又は銅原子といった不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
また、導電体５６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは、積層構造とすることができる。具体的には、例えば、導電体５６０ｂは、チタン、または窒化チタンと上記導電性材料との積層構造とすることができる。
また、トランジスタ５００では、導電体５６０は、絶縁体５８０などに形成されている開口を埋めるように自己整合的に形成される。導電体５６０をこのように形成することにより、導電体５４２ａと導電体５４２ｂとの間の領域に、導電体５６０を位置合わせすることなく確実に配置することができる。
また、図２０（Ｂ）に示すように、トランジスタ５００のチャネル幅方向において、絶縁体５２２の底面を基準としたときの、導電体５６０の、導電体５６０と酸化物５３０ｂとが重ならない領域の底面の高さは、酸化物５３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体５６０が、絶縁体５５０などを介して、酸化物５３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体５６０の電界を酸化物５３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ５００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体５２２の底面を基準としたときの、酸化物５３０ａおよび酸化物５３０ｂと、導電体５６０とが、重ならない領域における導電体５６０の底面の高さと、酸化物５３０ｂの底面の高さと、の差は、０ｎｍ以上、３ｎｍ以上、又は５ｎｍ以上とすることが好ましく、かつ２０ｎｍ以下、５０ｎｍ以下、又は１００ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
絶縁体５８０は、絶縁体５４４上に設けられ、絶縁体５５０、および導電体５６０が設けられる領域に開口が形成されている。また、絶縁体５８０の上面は、平坦化されていてもよい。
層間膜として機能する絶縁体５８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体５８０は、例えば、絶縁体５１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
絶縁体５８０中の水、水素などの不純物濃度は低減されていることが好ましい。例えば、絶縁体５８０は、酸化シリコン、酸化窒化シリコンなどのシリコンを含む酸化物を適宜用いればよい。
絶縁体５７４は、水、水素などの不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有することが好ましい。また、絶縁体５７４は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体５７４としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムなどの絶縁体を用いればよい。この場合、絶縁体５７４は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。絶縁体５１２と絶縁体５８１に挟まれた領域内で、絶縁体５８０に接して、水素などの不純物を捕獲する機能を有する、絶縁体５７４を設けることで、絶縁体５８０などに含まれる水素などの不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体５７４として、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
絶縁体５７６は、水、水素などの不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能する。絶縁体５７６は、絶縁体５７４の上に配置される。絶縁体５７６としては、窒化シリコンまたは窒化酸化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。例えば、絶縁体５７６としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体５７６をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。また、絶縁体５７６として、スパッタリング法で成膜された窒化シリコンの上に、さらに、ＰＥＡＬＤ法または、ＣＶＤ法で成膜された窒化シリコンを積層してもよい。
また、トランジスタ５００の第１端子、又は第２端子の一方は、プラグとして機能する導電体５４０ａに電気的に接続され、トランジスタ５００の第１端子、又は第２端子の他方は、導電体５４０ｂに電気的に接続されている。なお、導電体５４０ａ、導電体５４０ｂなどは、上方の発光デバイス１５０などに電気的に接続するための配線として機能する場合がある。また、図１９の表示装置１００Ｂの場合、導電体５４０ａ、導電体５４０ｂなどは、トランジスタ３００などに電気的に接続するための配線としてもよい。なお、本明細書等では、導電体５４０ａ、及び導電体５４０ｂをまとめて導電体５４０と呼ぶこととする。
導電体５４０ａは、一例として、導電体５４２ａと重畳する領域に設けられている。具体的には、導電体５４２ａと重畳する領域において、図２０（Ａ）に示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１には開口部が形成されており、導電体５４０ａは、当該開口部の内側に設けられている。また、導電体５４０ｂは、一例として、導電体５４２ｂと重畳する領域に設けられている。具体的には、導電体５４２ｂと重畳する領域において、図２０（Ａ）に示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１には開口部が形成されており、導電体５４０ｂは、当該開口部の内側に設けられている。
さらに、図２０（Ａ）に示すとおり、導電体５４２ａと重畳する領域の開口部の側面と導電体５４０ａとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ａを設けてもよい。同様に、導電体５４２ｂと重畳する領域の開口部の側面と導電体５４０ｂとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ｂを設けてもよい。なお、本明細書等では、絶縁体５４１ａ、及び絶縁体５４１ｂをまとめて絶縁体５４１と呼ぶこととする。
導電体５４０ａおよび導電体５４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５４０ａおよび導電体５４０ｂは積層構造としてもよい。
また、導電体５４０を積層構造とする場合、絶縁体５７４、絶縁体５７６、絶縁体５８１、絶縁体５８０、絶縁体５４４、および絶縁体５７１の近傍に配置される第１の導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。また、絶縁体５７６より上層に含まれる水、水素などの不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入することを抑制することができる。
絶縁体５４１ａおよび絶縁体５４１ｂとしては、絶縁体５４４などに用いることができるバリア絶縁膜を用いればよい。例えば、絶縁体５４１ａおよび絶縁体５４１ｂとして、窒化シリコン、酸化アルミニウム、窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体５４１ａおよび絶縁体５４１ｂは、絶縁体５７４、絶縁体５７６、および絶縁体５７１に接して設けられるので、絶縁体５８０などに含まれる水、水素などの不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体５８０に含まれる酸素が導電体５４０ａおよび導電体５４０ｂに吸収されるのを防ぐことができる。
絶縁体５４１ａおよび絶縁体５４１ｂを、図２０（Ａ）に示すように積層構造にする場合、絶縁体５８０などの開口の内壁に接する第１の絶縁体と、その内側の第２の絶縁体は、酸素に対するバリア絶縁膜と、水素に対するバリア絶縁膜を組み合わせて用いることが好ましい。
例えば、第１の絶縁体として、ＡＬＤ法で成膜された酸化アルミニウムを用い、第２の絶縁体として、ＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。このような構成にすることで、導電体５４０の酸化を抑制し、さらに、導電体５４０に水素が混入するのを低減することができる。
なお、トランジスタ５００では、絶縁体５４１の第１の絶縁体および絶縁体５４１の第２の絶縁体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体５４１を単層、または３層以上の積層構造として設ける構成にしてもよい。また、トランジスタ５００では、導電体５４０の第１の導電体および導電体５４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５４０を単層、または３層以上の積層構造として設ける構成にしてもよい。
なお、本発明の一態様の半導体装置に含まれるトランジスタの構造は、図２０（Ａ）、及び図２０（Ｂ）に示したトランジスタ５００に限定されない。本発明の一態様の半導体装置に含まれるトランジスタの構造は、状況に応じて、変更してもよい。
トランジスタ５００の上方には、絶縁体１１１が設けられる。
絶縁体１１１としては、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体１１１として、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体１１１として、水素を捕獲および水素を固着する機能が高い、酸化アルミニウムまたは酸化マグネシウムなどを用いることが好ましい。
また、絶縁体１１１は、平坦性が高い膜とすることが好ましい。この場合、絶縁体１１１としては、例えば、アクリル樹脂、ポリイミドなどの有機材料を適用することができる。
絶縁体１１１の上方には、発光デバイス１５０ａ乃至発光デバイス１５０ｃが設けられる。
ここで、発光デバイス１５０ａ乃至発光デバイス１５０ｃについて説明する。
本実施の形態で説明する発光デバイスは、有機ＥＬ素子（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）ともいう）などの自発光型の発光デバイスをいう。なお画素回路に電気的に接続される発光デバイスは、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、マイクロＬＥＤ、ＱＬＥＤ（Ｑｕａｎｔｕｍ－ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、半導体レーザ等の、自発光性の発光デバイスとすることが可能である。
絶縁体１１１上には、発光デバイス１５０ａ乃至発光デバイス１５０ｃのそれぞれの画素電極として機能する導電体１２１ａ乃至導電体１２１ｃが設けられている。なお、図１９では、絶縁体１１１上の一部には、導電体１２１ａ乃至導電体１２１ｃが設けられていない領域が存在する。なお、本明細書等では、導電体１２１ａ乃至導電体１２１ｃをまとめて導電体１２１と呼称する場合がある。
導電体１２１ａ乃至導電体１２１ｃは、例えば、絶縁体１１１上に導電膜を成膜し、当該導電膜をパターニング工程、エッチング工程などを行うことによって、形成することができる。
導電体１２１ａ乃至導電体１２１ｃのそれぞれは、一例として、表示装置１００Ｂが備えている発光デバイス１５０ａ、発光デバイス１５０ｂ、及び発光デバイス１５０ｃのアノードとして機能する。
導電体１２１ａ乃至導電体１２１ｃとしては、例えば、インジウム錫酸化物（ＩＴＯと呼ばれる場合がある）などを適用することができる。
また、導電体１２１ａ乃至導電体１２１ｃのそれぞれとしては、１層ではなく、２層以上の積層構造としてもよい。例えば、１層目の導電体としては、可視光に対して反射率の高い導電体を適用し、最上層の導電体としては、透光性が高い導電体を適用することができる。可視光に対して反射率の高い導電体としては、例えば、銀、アルミニウム、銀（Ａｇ）とパラジウム（Ｐｄ）と銅（Ｃｕ）の合金（Ａｇ－Ｐｄ－Ｃｕ（ＡＰＣ））などが挙げられる。また、透光性が高い導電体としては、例えば、上述したインジウム錫酸化物などが挙げられる。また、導電体１２１ａ乃至導電体１２１ｃとしては、例えば、一対のチタンで挟まれたアルミニウムの積層膜（Ｔｉ、Ａｌ、Ｔｉの順の積層膜）、一対のインジウム錫酸化物で挟まれた銀の積層膜（ＩＴＯ、Ａｇ、ＩＴＯの順の積層膜）などとすることができる。
絶縁体１１１上、導電体１２１ａ上、導電体１２１ｂ上、及び導電体１２１ｃ上には、絶縁体１１２が設けられている。なお、図１９では、導電体１２１ａ上、導電体１２１ｂ上、及び導電体１２１ｃ上の一部には、絶縁体１１２が設けられていない領域が存在する。例えば、絶縁体１１１上、及び導電体１２１ａ上乃至導電体１２１ｃ上には、絶縁体１１２となる絶縁膜を形成し、フォトリソグラフィ法などを用いて当該絶縁膜に対してパターニングを行うことにより、当該絶縁膜の、導電体１２１ａ上乃至導電体１２１ｃ上に重畳する一部の領域に、導電体１２１ａ乃至導電体１２１ｃのそれぞれに達する開口部を形成することで、絶縁体１１２を設けることができる。
絶縁体１１２としては、例えば、絶縁性を有する無機膜とすることができる。絶縁性を有する無機膜としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は窒化アルミニウムを用いることができる。
また、絶縁体１１２としては、絶縁性を有する有機膜としてもよい。絶縁体１１２に適用できる有機膜としては、例えば、ポリイミド膜などが挙げられる。
また、絶縁体１１２としては、多層構造としてもよい。具体的には、例えば、絶縁体１１２を、１層目を上述した有機膜とし、２層目を上述した無機膜とした多層構造としてもよい。
絶縁体１１２上、及び導電体１２１ａ上には、ＥＬ層１４１ａが設けられている。また、絶縁体１１２上、及び導電体１２１ｂ上には、ＥＬ層１４１ｂが設けられている。また、絶縁体１１２上、及び導電体１２１ｃ上には、ＥＬ層１４１ｃが設けられている。なお、図１９では、絶縁体１１２上の一部には、ＥＬ層１４１ａ乃至ＥＬ層１４１ｃが設けられていない領域が存在する。
ところで、ＥＬ層１４１ａ乃至ＥＬ層１４１ｃのそれぞれは、異なる色の発光を呈する発光層を有することが好ましい。例えば、ＥＬ層１４１ａは、青色（Ｂ）の発光を呈する発光層を有し、ＥＬ層１４１ｂは、緑色（Ｇ）の発光を呈する発光層を有し、ＥＬ層１４１ｃは、赤色（Ｒ）の発光を呈する発光層を有することができる。このように、表示装置１００Ｂは、複数の画素電極（導電体１２１ａ乃至導電体１２１ｃ）上に色毎に異なる発光層を形成する構造（ＳＢＳ構造）を有してもよい。
なお、ＥＬ層１４１ａ乃至ＥＬ層１４１ｃのそれぞれに含まれる発光層が発光する色の組み合わせは、上記に限定されず、例えば、シアン、マゼンタ、黄などの色も用いてもよい。また、上記では、３色の例を示したが、表示装置１００Ｂに含まれる発光デバイス１５０が発光する色の数は、２色としてもよいし、４色以上としてもよい。
ＥＬ層１４１ａ、ＥＬ層１４１ｂ、及びＥＬ層１４１ｃは、それぞれ発光性の有機化合物を含む層（発光層）のほかに、電子注入層、電子輸送層、正孔注入層、及び正孔輸送層のうち、一以上を有していてもよい。
また、ＥＬ層１４１ａ、ＥＬ層１４１ｂ、及びＥＬ層１４１ｃは、例えば、蒸着法（真空蒸着法等）、塗布法（ディップコート法、ダイコート法、バーコート法、スピンコート法、スプレーコート法等）、印刷法（インクジェット法、スクリーン（孔版印刷）法、オフセット（平版印刷）法、フレキソ（凸版印刷）法、グラビア法、マイクロコンタクト法等）などの方法により形成することができる。
なお、上記塗布法、印刷法などの成膜方法を適用する場合において、高分子化合物（オリゴマー、デンドリマー、ポリマー等）、中分子化合物（低分子と高分子の中間領域の化合物：分子量４００～４０００）、無機化合物（量子ドット材料等）等を用いることができる。なお、量子ドット材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料などを用いることができる。
例えば、図１９における発光デバイス１５０ａ乃至発光デバイス１５０ｃとしては、図２２（Ａ）に示す発光デバイス１５０のように、層４４２０、発光層４４１１、層４４３０などの複数の層で構成することができる。
層４４２０は、例えば電子注入性の高い物質を含む層（電子注入層）および電子輸送性の高い物質を含む層（電子輸送層）などを有することができる。発光層４４１１は、例えば発光性の化合物を有する。層４４３０は、例えば正孔注入性の高い物質を含む層（正孔注入層）および正孔輸送性の高い物質を含む層（正孔輸送層）を有することができる。
一対の電極間（導電体１２１と後述する導電体１２２）に設けられた層４４２０、発光層４４１１および層４４３０を有する構成は単一の発光ユニットとして機能することができ、本明細書等では図２２（Ａ）の構成をシングル構造と呼ぶ。
なお、図２２（Ｂ）に示すように層４４２０と層４４３０との間に複数の発光層（発光層４４１１、発光層４４１２、発光層４４１３）が設けられる構成もシングル構造のバリエーションである。
また、層４４２０、発光層４４１１、層４４３０などの複数の層を有する積層体を発光ユニットと呼称する場合がある。また、複数の発光ユニットは、中間層（電荷発生層）を介して直列に接続することができる。具体的には、図２２（Ｃ）に示すように、複数の発光ユニットである、発光ユニット４４００ａ、発光ユニット４４００ｂが中間層（電荷発生層）４４４０を介して直列に接続することができる。なお、本明細書では、このような構造をタンデム構造と呼ぶ。また、本明細書などでは、タンデム構造を、例えば、スタック構造と言い換える場合がある。なお、発光デバイスをタンデム構造とすることで、高輝度発光が可能な発光デバイスとすることができる。また、発光デバイスをタンデム構造とすることで、発光デバイスの発光効率の向上、発光デバイスの寿命の向上などが見込める。図１９の表示装置１００Ｂの発光デバイス１５０をタンデム構造とする場合、ＥＬ層１４１としては、例えば、発光ユニット４４００ａの層４４２０と発光層４４１１と層４４３０、中間層４４４０、発光ユニット４４００ｂの層４４２０と発光層４４１２と層４４３０が含まれる構成とすることができる。
また、白色を表示させる場合、先に記載したＳＢＳ構造は、上述したシングル構造及びタンデム構造よりも消費電力を低くすることができる。そのため、消費電力を低く抑えたい場合は、ＳＢＳ構造を用いると好適である。一方で、シングル構造、及びタンデム構造は、製造プロセスがＳＢＳ構造よりも容易であるため、製造コストを低くすることができる、または製造歩留まりを高くすることができるため、好適である。
発光デバイス１５０の発光色は、ＥＬ層１４１を構成する材料によって、赤、緑、青、シアン、マゼンタ、黄または白などとすることができる。また、発光デバイス１５０にマイクロキャビティ構造を付与することにより色純度をさらに高めることができる。
白色の光を発する発光デバイスは、発光層に２種類以上の発光物質を含む構成とすることが好ましい。白色発光を得るには、２以上の発光物質の各々の発光が補色の関係となるような発光物質を選択すればよい。
発光層には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｏ（橙）等の発光を示す発光物質を２以上含むことが好ましい。または、発光物質を２以上有し、それぞれの発光物質の発光は、Ｒ、Ｇ、Ｂのうち２以上の色のスペクトル成分を含むことが好ましい。
また、図１９に示すように、異なる色の発光デバイス間において、２つのＥＬ層の間に隙間が設けられている。このように、ＥＬ層１４１ａ、ＥＬ層１４１ｂ、及びＥＬ層１４１ｃが、互いに接しないように設けられていることが好ましい。これにより、隣接する２つのＥＬ層を介して電流が流れ、意図しない発光が生じること（クロストークともいう）を好適に防ぐことができる。そのため、コントラストを高めることができ、表示品位の高い表示装置を実現できる。
ＥＬ層１４１ａ乃至ＥＬ層１４１ｃの形成方法としては、フォトリソグラフィ法を用いた方法が挙げられる。例えば、ＥＬ層１４１ａ乃至ＥＬ層１４１ｃとなるＥＬ膜を絶縁体１１１上及び導電体１２１上に成膜し、その後に、フォトリソグラフィ法によって、当該ＥＬ膜をパターニングすることによって、ＥＬ層１４１ａ乃至ＥＬ層１４１ｃを形成することができる。また、当該ＥＬ膜上に導電体１２２を形成して、その後に、フォトリソグラフィ法によって、導電体１２２も含めて当該ＥＬ膜をパターニングして、ＥＬ層１４１ａ乃至ＥＬ層１４１ｃを形成してもよい。また、この場合、ＥＬ層１４１ａ乃至ＥＬ層１４１ｃのそれぞれの構造は、同じとなる。このため、この形成方法が用いられた表示装置１００Ｂでカラー表示を行いたい場合、ＥＬ層１４１ａ乃至ＥＬ層１４１ｃのそれぞれを含む発光デバイス１５０ａ乃至発光デバイス１５０ｃを白色の発光を呈する発光デバイスとして、表示装置１００Ｂを、当該発光デバイスからの光を、着色層（カラーフィルタ）を介して外部に射出する構成とすればよい。
また、ＥＬ層１４１ａ乃至ＥＬ層１４１ｃの形成方法としては、一度、ＥＬ層１４１ａとなるＥＬ膜を絶縁体１１１上及び導電体１２１上に成膜し、その後、フォトリソグラフィ法によって、ＥＬ層１４１ａを形成する。そして、同様の手順で、ＥＬ層１４１ｂ、及びＥＬ層１４１ｃを所定の領域に形成する。この方法を用いることで、ＥＬ層１４１ａ乃至ＥＬ層１４１ｃのそれぞれを異なる構成にすることができるため、表示装置１００ＢをＳＢＳ構造とすることができる。
また、上述した方法によって、画素と画素の間の距離を短くすることができる。これにより、表示部に含まれる画素の数を多くすることができるため、表示装置の解像度を高くすることができる。また、例えば、画素と画素の間の距離は、５μｍ以下が好ましく、１μｍ以下がより好ましい。
上述した方法により、図１９の表示装置１００Ｂを構成することにより、好ましくは１０００ｐｐｉ以上、より好ましくは３０００ｐｐｉ以上、さらに好ましくは５０００ｐｐｉ以上の解像度を有する表示装置を実現することができる。
また、ＥＬ層１４１ａ乃至ＥＬ層１４１ｃの形成方法としては、フォトリソグラフィ法以外では、ナノインプリント法、リフトオフ法など用いてもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
絶縁体１１２上、ＥＬ層１４１ａ上、ＥＬ層１４１ｂ上、及びＥＬ層１４１ｃ上には、導電体１２２が設けられている。また、導電体１２２上には、絶縁体１１３が設けられている。
導電体１２２としては、例えば、発光デバイス１５０ａ乃至発光デバイス１５０ｃのそれぞれの共通電極として機能する。また、発光デバイス１５０からの発光を表示装置１００Ｂの上方に射出するため、導電体１２２としては、透光性を有する導電材料を有することが好ましい。
導電体１２２としては、導電性が高く、且つ透光性及び光反射性を有する材料（半透過・半反射電極と呼ばれる場合がある）であることが好ましい。導電体１２２としては、例えば、銀とマグネシウムの合金、インジウム錫酸化物を適用することができる。
絶縁体１１３は、例えば、発光デバイス１５０ａ、発光デバイス１５０ｂ、及び発光デバイス１５０ｃを保護するパッシベーション膜として機能する。そのため、絶縁体１１３は、水などの進入を防ぐ材料であることが好ましい。絶縁体１１３としては、例えば、絶縁体１１１に適用できる材料を用いることができる。具体的には、酸化アルミニウム、窒化シリコン、窒化酸化シリコンなどを用いることができる。
絶縁体１１３上には、樹脂層１６１が設けられている。また、樹脂層１６１上には、基板１０２が設けられている。
基板１０２としては、例えば、透光性を有する基板を適用することが好ましい。基板１０２に、透光性を有する基板を用いることで、発光デバイス１５０ａ、発光デバイス１５０ｂ、及び発光デバイス１５０ｃにおいて発光する光を基板１０２の上方に射出することができる。
なお、本発明の一態様の表示装置は、図１９に示す表示装置１００Ｂの構成に限定されない。本発明の一態様の表示装置の構成は、課題を解決する範囲内であれば、適宜変更がなされていてもよい。
例えば、図１９の表示装置１００Ｂの画素層ＰＸＡＬに含まれているトランジスタ５００は、半導体基板上に形成されるトランジスタとしてもよい。図２３に示す表示装置１００Ｃは、図１９の表示装置１００Ｂの回路層ＳＩＣＬ、及び配線層ＬＩＮＬの上方に、半導体基板が貼り合わされて、当該半導体基板の上方にトランジスタ５００の代わりとなるトランジスタ、及び発光デバイス１５０が設けられている構成となっている。
図２３の表示装置１００Ｃにおいて、回路層ＳＩＣＬについては、図１９の表示装置１００Ｂの説明を参酌する。また、配線層ＬＩＮＬに含まれる絶縁体３２４から絶縁体３６４までの積層体については、図１９の表示装置１００Ｂの説明を参酌する。
絶縁体３６４、及び導電体３６６上には、絶縁体３７０と、絶縁体３７２と、が順に積層されている。
絶縁体３７０は、絶縁体３２４などと同様に、水、又は水素といった不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体３７０としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
絶縁体３７２は、層間絶縁膜、及び平坦化膜としての機能を有する。また、絶縁体３７２は、絶縁体３２４と同様に、水、又は水素といった不純物に対するバリア性を有する絶縁体を用いることが好ましい。このため、絶縁体３７２としては、絶縁体３２４に適用できる材料を用いることができる。
また、絶縁体３７０、及び絶縁体３７２のそれぞれの、導電体３６６の一部と重畳する領域に開口部が形成されて、当該開口部を埋めるように導電体３７６が設けられている。また、導電体３７６は、絶縁体３７２上にも形成されている。その後、エッチング処理などによって、導電体３７６を配線、端子、パッドなどの形にパターニングする。
導電体３７６としては、例えば、銅、アルミニウム、錫、亜鉛、タングステン、銀、又は白金、金を用いることができる。なお、導電体３７６は、後述する画素層ＰＸＡＬに含まれている導電体２１６に用いられている材料と同一の成分で構成されていることが好ましい。
次に、絶縁体３７２、及び導電体３７６を覆うように絶縁体３８０を成膜し、その後、導電体３７６が露出するまで、化学機械研磨（ＣＭＰ）法等を用いた平坦化処理を行う。これにより、導電体３７６を配線、端子、パッドなどとして、基板３１０に形成することができる。
絶縁体３８０としては、例えば、絶縁体３２４と同様に、水、水素といった不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。つまり、絶縁体３８０としては、絶縁体３２４に適用できる材料を用いることが好ましい。又は、絶縁体３８０としては、例えば、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いてもよい。つまり、絶縁体３８０としては、絶縁体３２６に適用できる材料を用いてもよい。
画素層ＰＸＡＬには、一例として、基板２１０と、トランジスタ２００と、発光デバイス１５０（図２３では発光デバイス１５０ａと発光デバイス１５０ｂを抜粋して図示している）と、基板１０２と、が設けられている。また、画素層ＰＸＡＬには、一例として、絶縁体２２０と、絶縁体２２２と、絶縁体２２６と、絶縁体２５０と、絶縁体２５２と、絶縁体１１１と、絶縁体１１２と、絶縁体１１３と、樹脂層１６１と、が設けられている。また、画素層ＰＸＡＬには、一例として、導電体２１６と、導電体２２８と、導電体２３０と、導電体２５６と、導電体１２１（図２３では導電体１２１ａと導電体１２１ｂを抜粋して図示している）と、導電体１２２と、が設けられている。
図２３において、例えば、絶縁体２０２は、絶縁体３８０と共に、貼り合わせ層としての機能を有する。絶縁体２０２は、例えば、絶縁体３８０に用いられている材料と同一の成分で構成されていることが好ましい。
絶縁体２０２の上方には、基板２１０が設けられている。換言すると、基板２１０の下面には、絶縁体２０２が形成されている。基板２１０としては、例えば、基板３１０に適用できる基板を用いることが好ましい。なお、図２３の表示装置１００Ｃでは、基板３１０は、シリコンを材料とする半導体基板として説明する。
基板２１０上には、例えば、トランジスタ２００が形成されている。トランジスタ２００は、シリコンを材料とする半導体基板である基板２１０上に形成されているため、Ｓｉトランジスタとして機能する。なお、トランジスタ２００の構成については、図１９の表示装置１００Ｂに備わるトランジスタ３００の説明を参酌する。
トランジスタ２００の上方には、絶縁体２２０、及び絶縁体２２２が設けられている。絶縁体２２０は、例えば、絶縁体３２０と同様に、層間絶縁膜および平坦化膜としての機能を有する。また、絶縁体２２２は、例えば、絶縁体３２２と同様に、層間絶縁膜および平坦化膜としての機能を有する。
また、絶縁体２２０、及び絶縁体２２２には、複数の開口部が設けられている。また、複数の開口部は、トランジスタ２００のソース及びドレインに重畳する領域、及び導電体３７６に重畳する領域などに形成される。また、複数の開口部のうち、トランジスタ２００のソース及びドレインに重畳する領域に形成されている開口部には、導電体２２８が形成される。また、残りの開口部のうち、導電体３７６に重畳する領域に形成されている開口部の側面には、絶縁体２１４が形成され、残りの開口部に導電体２１６が形成される。特に、導電体２１６は、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と呼ばれる場合がある。
導電体２１６、又は導電体２１８としては、例えば、導電体３２８に適用できる材料を用いることができる。特に、導電体２１６は、導電体３７６と同一の材料で形成されていることが好ましい。
絶縁体２１４は、例えば、基板２１０と導電体２１６とを絶縁する機能を有する。なお、絶縁体２１４としては、例えば、絶縁体３２０、絶縁体３２４などに適用できる材料を用いることが好ましい。
基板３１０に形成されている絶縁体３８０及び導電体３７６と、基板２１０に形成されている絶縁体２０２及び導電体２１６と、は、一例として、貼り合わせ工程によって、接合されている。
貼り合わせ工程を行う前工程としては、例えば、基板３１０側において、絶縁体３８０、及び導電体３７６のそれぞれの表面の高さを一致させるため平坦化処理が行われる。また、同様に、基板２１０側において、絶縁体２０２、及び導電体２１６のそれぞれの表面の高さを一致させるため平坦化処理が行われる。
貼り合わせ工程で、絶縁体３８０と絶縁体２０２との接合、つまり絶縁体同士の接合を行うとき、研磨などによって高い平坦性を与えた後に、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
また、導電体３７６と導電体２１６との接合、つまり導電体同士の接合を行うとき、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
上述した、貼り合わせ工程を行うことによって、基板３１０側の導電体３７６を、基板２１０側の導電体２１６に電気的に接続することができる。また、基板３１０側の絶縁体３８０と、基板２１０側の絶縁体２０２と、の機械的な強度を有する接続を得ることができる。
基板３１０と基板２１０を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面を金などの難酸化性金属とし、親水性処理を行ってもよい。
なお、基板３１０と基板２１０との貼り合わせとしては、上述した方法以外の接合方法を用いてもよい。例えば、基板３１０と基板２１０との貼り合わせの方法として、フリップチップボンディングの方法を用いてもよい。また、フリップチップボンディングの方法を用いる場合、基板３１０側の導電体３７６の上方に、又は基板２１０側の導電体２１６の下方にバンプなどの接続端子を設けてもよい。フリップチップボンディングとしては、例えば、異方性導電粒子を含む樹脂を絶縁体３８０と絶縁体２０２との間、及び導電体３７６と導電体２１６との間に注入して接合する方法、ＳｎＡｇはんだを用いて接合する方法などが挙げられる。又は、バンプ及び、バンプに接続される導電体のそれぞれが金である場合、超音波接合法を用いることができる。また、衝撃などの物理的応力の軽減、熱的応力の軽減などを図るために、上記のフリップチップボンディングの方法に加えて、アンダーフィル剤を絶縁体３８０と絶縁体２０２との間、及び導電体３７６と導電体２１６との間に注入してもよい。また、例えば、基板３１０と基板２１０との貼り合わせとしては、ダイボンディングフィルムを用いてもよい。
絶縁体２２２、絶縁体２１４、導電体２１６、及び導電体２２８上には、絶縁体２２４と、絶縁体２２６と、が順に積層されている。
絶縁体２２４は、絶縁体３２４と同様に、絶縁体２２４より上方の領域に水、及び水素といった不純物などが拡散しないようなバリア絶縁膜であることが好ましい。そのため、絶縁体２２４としては、例えば、絶縁体３２４に適用できる材料を用いることが好ましい。
絶縁体２２６は、絶縁体３２６と同様に、誘電率が低い層間膜であることが好ましい。そのため、絶縁体２２６としては、例えば絶縁体３２６に適用できる材料を用いることが好ましい。
また、絶縁体２２４、及び絶縁体２２６には、トランジスタ２００、発光デバイス１５０などに電気的に接続する導電体２３０等が埋め込まれている。なお、導電体２３０等は、プラグ又は配線としての機能を有する。なお、導電体２３０としては、例えば、導電体３２８、導電体３３０などに適用できる材料を用いることができる。
絶縁体２２４、及び絶縁体２２６上には、絶縁体２５０と、絶縁体２５２と、絶縁体１１１と、が順に積層されている。
絶縁体２５０は、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体２５０としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
絶縁体３５２は、層間絶縁膜、及び平坦化膜としての機能を有する。また、絶縁体３５２は、絶縁体３２４と同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。このため、絶縁体３５２としては、絶縁体３２４に適用できる材料を用いることができる。
絶縁体１１１については、図１９の表示装置１００Ｂに含まれる絶縁体１１１の説明を参酌する。
また、絶縁体２５０、絶縁体２５２、及び絶縁体１１１のそれぞれの、導電体２３０の一部と重畳する領域に開口部が形成されて、当該開口部を埋めるように導電体２５６が設けられている。また、導電体２５６は、絶縁体２５２上にも形成されている。導電体２５６は、一例として、発光デバイス１５０と接続するプラグ、又は配線としての機能を有する。なお、導電体２５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
絶縁体１１１より上方に含まれる発光デバイス１５０、樹脂層１６１、及び基板１０２のそれぞれについては、図１９の表示装置１００Ｂに含まれる発光デバイス１５０、樹脂層１６１、及び基板１０２の説明を参酌する。
上記のとおり、本発明の一態様の表示装置は、半導体基板と、別の半導体基板が貼り合わされ、貼り合わされた半導体基板の上部に発光デバイスが設けられている構成としてもよい。また、発光デバイスは、例えば、半導体基板と別の半導体基板との貼り合わせ工程前に形成されてもよく、貼り合わせ工程後に形成されてもよい。
＜表示装置の封止構造例＞
次に、図１９の表示装置１００Ｂに適用できる、発光デバイス１５０ａ乃至発光デバイス１５０ｃの封止構造について説明する。
図２４（Ａ）は、図１９の表示装置１００Ｂに適用できる封止構造の例を示した断面図である。具体的には、図２４（Ａ）には、図１９の表示装置１００Ｂの画素アレイＡＬＰの端部と、当該端部の周辺に設けられる材料を図示している。また、図２４（Ａ）には、表示装置１００Ｂの画素層ＰＸＡＬの一部のみを抜粋して図示している。具体的には、図２４（Ａ）は、絶縁体１１１、トランジスタ５００に接続するプラグ、及び絶縁体１１１よりも上方に位置する絶縁体、導電体、発光デバイス１５０ａ乃至発光デバイス１５０ｃなどを図示している。
図２４（Ａ）の表示装置１００Ｂにおいて、画素アレイＡＬＰの端部又は当該端部の周辺には接着層１６４が設けられている。具体的には、絶縁体１１２と基板１０２とが、接着層１６４を介するように、表示装置１００Ｂが構成されている。
接着層１６４としては、例えば、水分などの不純物の透過を抑制する材料であることが好ましい。接着層１６４に当該材料を用いることで、表示装置１００Ｂの信頼性を高めることができる。
接着層１６４を用いて、絶縁体１１２と基板１０２とを、樹脂層１６１を介して、貼り合わされた構造を固体封止構造と呼ばれる場合がある。また、固体封止構造において、樹脂層１６１が、接着層１６４と同様に、絶縁体１１２と基板１０２とを貼り合わせる機能を有する場合、接着層１６４は必ずしも設けなくてもよい。
一方、接着層１６４を用いて、絶縁体１１２と基板１０２とを、樹脂層１６１の代わりに不活性ガスを充填して、貼り合わされた構造を中空封止構造と呼ばれる場合がある（図示しない）。不活性ガスとしては、例えば、窒素、アルゴンといったガスが挙げられる。
また、図２４（Ａ）に示した表示装置１００Ｂの封止構造において、接着層は２つ以上重ねて用いてもよい。例えば、図２４（Ｂ）に示すとおり、接着層１６４の内側に（接着層１６４と樹脂層１６１との間に）、さらに接着層１６５を設けてもよい。接着層を２つ以上重ねることによって、水分などの不純物の透過をより抑制することができるため、表示装置１００Ｂの信頼性をより高めることができる。
また、接着層１６５に乾燥剤を混入してもよい。これにより、接着層１６４、及び接着層１６５の内側に形成されている樹脂層１６１、絶縁体、導電体、ＥＬ層などに含まれている水分が、当該乾燥剤によって吸着されるため、表示装置１００Ｂの信頼性を高めることができる。
また、図２４（Ｂ）の表示装置１００Ｂでは、固体封止構造を示したが、中空封止構造としてもよい。
また、図２４（Ａ）、及び図２４（Ｂ）の表示装置１００Ｂの封止構造において、樹脂層１６１の代わりに不活性液体を充填してもよい。不活性液体としては、例えば、フッ素系不活性液体といった液体が挙げられる。
＜表示装置の変形例＞
ところで、本発明の一態様は、上述した構成に限定されず、状況に応じて、上述した構成を適宜変更することができる。以下に、図１９の表示装置１００Ｂの変更例を、図２５（Ａ）乃至図２６（Ｄ）を用いて説明する。なお、図２５（Ａ）乃至図２６（Ｄ）には、表示装置１００Ｂの画素層ＰＸＡＬの一部のみを抜粋して図示している。具体的には、図２５（Ａ）乃至図２６（Ｄ）のそれぞれは、絶縁体１１１、トランジスタ５００に接続するプラグ、及び絶縁体１１１よりも上方に位置する絶縁体、導電体、発光デバイス１５０ａ乃至発光デバイス１５０ｃなどを図示している。
例えば、表示装置１００Ｂの構成としては、発光デバイス１５０が発光する色の数を２色としてもよい。また、例えば、表示装置１００Ｂの構成としては、発光デバイス１５０が発光する色の数を４色以上としてもよい（図示しない）。
また、例えば、表示装置１００Ｂの構成としては、図２５（Ａ）に示すとおり、ＥＬ層１４１ａ上乃至ＥＬ層１４１ｃ上と、絶縁体１１２上と、にＥＬ層１４２が形成された構成としてもよい。具体的には、例えば、図２２（Ａ）において、ＥＬ層１４１ａ乃至ＥＬ層１４１ｃが層４４３０、及び発光層４４１１を含む構成とした場合、ＥＬ層１４２は層４４２０を含む構成とすればよい。この場合、ＥＬ層１４２に含まれる層４４２０は、発光デバイス１５０ａ乃至発光デバイス１５０ｃのそれぞれにおける共通の層として機能する。同様に、例えば、図２２（Ｂ）において、ＥＬ層１４１ａ乃至ＥＬ層１４１ｃが層４４３０、及び発光層４４１１を含む構成とした場合、ＥＬ層１４２が層４４２０を含む構成とすることで、ＥＬ層１４２に含まれる層４４２０が、発光デバイス１５０ａ乃至発光デバイス１５０ｃのそれぞれにおける共通の層として機能する。また、例えば、図２２（Ｃ）において、ＥＬ層１４１ａ乃至ＥＬ層１４１ｃが発光ユニット４４００ｂの層４４３０、発光層４４１２、及び層４４２０と、中間層４４４０と、発光ユニット４４００ａの層４４３０、及び発光層４４１１と、を含む構成とした場合、ＥＬ層１４２が発光ユニット４４００ｂの層４４２０を含む構成とすることで、ＥＬ層１４２に含まれる発光ユニット４４００ａの層４４２０が、発光デバイス１５０ａ乃至発光デバイス１５０ｃのそれぞれにおける共通の層として機能する。
また、例えば、表示装置１００Ｂの構成としては、上述したとおり、絶縁体１１２を、１層目を有機材料の絶縁体とし、２層目を無機材料の絶縁体とした多層構造としてもよい。図２５（Ｂ）には、一例として、絶縁体１１２ａを有機材料の絶縁体とし、絶縁体１１２ｂを無機材料の絶縁体として、絶縁体１１２ａ、及び絶縁体１１２ｂを含む絶縁体１１２を多層構造とした、表示装置１００Ｂの一部の断面図を図示している。
なお、当該有機材料としては、例えば、ポリイミドなどを用いることができ、当該無機材料としては、図１９の表示装置１００Ｂに備わる絶縁体１１２などに適用できる材料を用いることができる。
また、例えば、表示装置１００Ｂの構成としては、絶縁体１１３は１層ではなく、２層以上の積層構造としてもよい。絶縁体１１３は、例えば、１層目として無機材料の絶縁体を適用し、２層目として有機材料の絶縁体を適用し、３層目として無機材料の絶縁体を適用した、３層の積層構造としてもよい。図２５（Ｃ）には、絶縁体１１３ａを無機材料の絶縁体とし、絶縁体１１３ｂを有機材料の絶縁体とし、絶縁体１１３ｃを無機材料の絶縁体として、絶縁体１１３ａ、絶縁体１１３ｂ、及び絶縁体１１３ｃを含む絶縁体１１３を多層構造とした、表示装置１００Ｂの一部の断面図を図示している。
また、例えば、表示装置１００Ｂの構成としては、ＥＬ層１４１ａ乃至ＥＬ層１４１ｃのそれぞれにマイクロキャビティ構造（微小共振器構造）を設けてもよい。マイクロキャビティ構造とは、例えば、上部電極（共通電極）である導電体１２２として透光性及び光反射性を有する導電材料を用い、下部電極（画素電極）である導電体１２１として光反射性を有する導電材料を用いて、発光層の下面と下部電極の上面との距離、つまり図２２（Ａ）における層４４３０の膜厚を、ＥＬ層１４１に含まれる発光層が発光する光の色の波長に応じた厚さにする構造を指す。
例えば、下部電極によって反射されて戻ってきた光（反射光）は、発光層から上部電極に直接入射する光（入射光）と大きな干渉を起こすため、下部電極と発光層の光学的距離を（２ｎ－１）λ／４（ただし、ｎは１以上の自然数、λは増幅したい発光の波長）に調節することが好ましい。当該光学的距離を調節することにより、波長λのそれぞれの反射光と入射光との位相を合わせ発光層からの発光をより増幅させることができる。一方で、反射光と入射光とが波長λ以外である場合、位相が合わなくなるため、共振せずに減衰する。
なお、上記構成においてＥＬ層は、複数の発光層を有する構造、又は単一の発光層を有する構造であっても良い。また、例えば、上述したタンデム型の発光デバイスの構成と組み合わせて、一つの発光デバイスに電荷発生層を挟んで複数のＥＬ層を設け、それぞれのＥＬ層に単数もしくは複数の発光層を形成する構成に適用してもよい。
マイクロキャビティ構造を有することで、特定波長の正面方向の発光強度を強めることが可能となるため、低消費電力化を図ることができる。特に、ＶＲ、ＡＲなどのＸＲ向けの機器の場合、機器を装着しているユーザの眼には、発光デバイスの正面方向の光を入射する場合が多いため、ＸＲ向けの機器の表示装置にマイクロキャビティ構造を設けることは好適であるといえる。なお、赤、黄、緑、青の４色の副画素で映像を表示する表示装置の場合、黄色発光による輝度向上効果のうえ、全副画素において各色の波長に合わせたマイクロキャビティ構造を適用できるため良好な特性の表示装置とすることができる。
図２６（Ａ）には、一例として、マイクロキャビティ構造を設けた場合の表示装置１００Ｂの一部の断面図を示している。また、発光デバイス１５０ａが青色（Ｂ）の発光を呈する発光層を有し、発光デバイス１５０ｂが緑色（Ｇ）の発光を呈する発光層を有し、発光デバイス１５０ｃが赤色（Ｒ）の発光を呈する発光層を有する場合、図２６（Ａ）に示すとおり、ＥＬ層１４１ａ、ＥＬ層１４１ｂ、ＥＬ層１４１ｃの順に膜厚を厚くすることが好ましい。具体的には、ＥＬ層１４１ａ、ＥＬ層１４１ｂ、及びＥＬ層１４１ｃのそれぞれに含まれている層４４３０の膜厚を、それぞれの発光層が呈する発光の色に応じて決めればよい。この場合、ＥＬ層１４１ａに含まれている層４４３０が一番薄くなり、ＥＬ層１４１ｃに含まれている層４４３０が一番厚くなる。
また、例えば、表示装置１００Ｂの構成としては、着色層（カラーフィルタ）などが含まれていてもよい。図２６（Ｂ）には、一例として、樹脂層１６１と基板１０２との間に着色層１６２ａ、着色層１６２ｂ、及び着色層１６２ｃが含まれている構成を示している。なお、着色層１６２ａ乃至着色層１６２ｃは、例えば、基板１０２に形成することができる。また、発光デバイス１５０ａが青色（Ｂ）の発光を呈する発光層を有し、発光デバイス１５０ｂが緑色（Ｇ）の発光を呈する発光層を有し、発光デバイス１５０ｃが赤色（Ｒ）の発光を呈する発光層を有する場合、着色層１６２ａを青色とし、着色層１６２ｂを緑色とし、着色層１６２ｃを赤色としている。
図２６（Ｂ）に示す表示装置１００Ｂは、着色層１６２ａ乃至着色層１６２ｃが設けられた基板１０２を、樹脂層１６１を介して、発光デバイス１５０ａ乃至発光デバイス１５０ｃまで形成された基板３１０に貼り合わせることで、構成することができる。このとき、発光デバイス１５０ａと着色層１６２ａとが重畳し、発光デバイス１５０ｂと着色層１６２ｂとが重畳し、発光デバイス１５０ｃと着色層１６２ｃとが重畳するように貼り合わせることが好ましい。表示装置１００Ｂに着色層１６２ａ乃至着色層１６２ｃを設けることによって、例えば、発光デバイス１５０ｂが発光した光は、着色層１６２ａ、又は着色層１６２ｃを介して、基板１０２の上方に射出されず、着色層１６２ｂを介して、基板１０２の上方に射出される。つまり、表示装置１００Ｂの発光デバイス１５０からの斜め方向（基板１０２の上面を水平面としたときの仰角の方向）の光を遮断することができるため、表示装置１００Ｂの視野角における依存性を低くすることができ、表示装置１００Ｂに表示される画像を斜めから見たときの、当該画像の表示品位の低下を防ぐことができる。
また、基板１０２に形成されている着色層１６２ａ乃至着色層１６２ｃには、オーバーコート層と呼ばれる樹脂などで覆われていてもよい。具体的には、表示装置１００Ｂは、樹脂層１６１、当該オーバーコート層、着色層１６２ａ乃至着色層１６２ｃ、基板１０２の順に積層されていてもよい（図示しない）。なお、オーバーコート層に用いられる樹脂としては、例えば、透光性を有し、且つアクリル樹脂またはエポキシ樹脂をベースとした熱硬化性材料等が挙げられる。
また、例えば、表示装置１００Ｂの構成としては、着色層に加えて、ブラックマトリクスも含まれていてもよい（図示しない）。着色層１６２ａと着色層１６２ｂの間、着色層１６２ｂと着色層１６２ｃの間、着色層１６２ｃと着色層１６２ａの間にブラックマトリクスを設けることにより、表示装置１００Ｂの発光デバイス１５０からの斜め方向（基板１０２の上面を水平面としたときの仰角の方向）の光をより遮断することができるため、表示装置１００Ｂに表示される画像を斜めから見たときの、当該画像の表示品位の低下をより防ぐことができる。
また、図２６（Ｂ）などのように、表示装置に着色層を有する場合、表示装置が備える発光デバイス１５０ａ乃至発光デバイス１５０ｃは、いずれも白色の光を呈する発光デバイスとしてもよい（図示しない）。また、当該発光デバイスは、例えば、シングル構造、タンデム構造とすることができる。
また、例えば、表示装置１００Ｂの構成としては、導電体１２１ａ乃至導電体１２１ｃ上に形成される絶縁体１１２を設けない構成としてもよい。図２６（Ｃ）には、図１９などの表示装置１００Ｂにおいて、絶縁体１１２を設けていない構成例を示している。また、例えば、表示装置１００Ｂの構成としては、導電体１２１ａ乃至導電体１２１ｃは、絶縁体１１１に埋め込まれている構成としてもよい。図２６（Ｄ）には、絶縁体１１１に導電体１２１ａ乃至導電体１２１ｃが埋め込まれている表示装置の構成例を示している。なお、当該構成を形成するには、一例として、絶縁体１１１に導電体１２１ａ乃至導電体１２１ｃを埋め込むための開口部を形成して、次に導電体１２１ａ乃至導電体１２１ｃとなる導電膜を成膜し、その後に、絶縁体１１１が露出するまで、化学機械研磨（ＣＭＰ）を行えばよい。
また、上述した表示装置１００Ｂの構成は、導電体１２１ａ乃至導電体１２１ｃをアノードとし、導電体１２２をカソードとしたが、表示装置１００Ｂは、導電体１２１ａ乃至導電体１２１ｃをカソードとし、導電体１２２をアノードとした構成としてもよい。つまり、上記で説明した作製工程において、ＥＬ層１４１ａ乃至ＥＬ層１４１ｃ、及びＥＬ層１４２に含まれている、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層の積層順を逆にしてもよい。
なお、本明細書等で開示された、絶縁体、導電体、半導体などは、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。ＰＶＤ法としては、例えば、スパッタリング法、抵抗加熱蒸着法、電子ビーム蒸着法、及びＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法が挙げられる。また、ＣＶＤ法としては、例えば、プラズマＣＶＤ法、及び熱ＣＶＤ法が挙げられる。特に、熱ＣＶＤ法としては、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法が挙げられる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の薄い層を成膜し、後から導入される第２の原料ガスと反応して、第２の薄い層が第１の薄い層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法、又はＡＬＤ法といった熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、及びジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド、又はテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）といったハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。また、他の材料としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。また、他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６－テトラメチル－３，５－ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜としてＩｎ－Ｇａ－Ｚｎ－Ｏ膜を成膜する場合には、プリカーサ（一般的には、前駆体、金属プリカーサなどと呼ばれる場合がある）と酸化剤（一般的には、反応剤、リアクタント、非金属プリカーサなどと呼ばれる場合がある）を順次繰り返し導入して形成する。具体的には、例えば、プリカーサであるＩｎ（ＣＨ３）３ガスと酸化剤であるＯ３ガスを導入してＩｎ－Ｏ層を形成し、その後、プリカーサであるＧａ（ＣＨ３）３ガスと酸化剤であるＯ３ガスを導入してＧａＯ層を形成し、更にその後プリカーサであるＺｎ（ＣＨ３）２ガスと酸化剤であるＯ３ガスを導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ－Ｇａ－Ｏ層、Ｉｎ－Ｚｎ－Ｏ層、又はＧａ－Ｚｎ－Ｏ層といった混合酸化物層を形成しても良い。なお、Ｏ３ガスに替えてＡｒ等の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
また、本発明の一態様の表示装置の表示部の画面比率（アスペクト比）については、特に限定はない。例えば、表示装置としては、１：１（正方形）、４：３、１６：９、１６：１０といった様々な画面比率に対応することができる。
また、本発明の一態様の表示装置の形状は、特に限定はない。例えば、表示装置としては、矩形型、多角形（例えば、八角形など）、円型、楕円型など様々な形状に対応することができる。
＜画素回路の構成例＞
ここで、画素層ＰＸＡＬに備えることができる画素回路の構成例について、説明する。
図２７（Ａ）および図２７（Ｂ）では、画素層ＰＸＡＬに備えることができる画素回路の構成例、および画素回路に接続される発光デバイス１５０について示している。また、図２７（Ａ）は、画素層ＰＸＡＬに備えられる画素回路４００に含まれる各回路素子の接続を示す図、図２７（Ｂ）は、駆動回路３０などを備える回路層ＳＩＣＬ、画素回路が有する複数のトランジスタを備える層ＯＳＬ、発光デバイス１５０を備える層ＥＭＬの上下関係を模式的に示す図である。なお、図１９に示す表示装置１００Ｂの画素層ＰＸＡＬは、一例として、図２７（Ｂ）に示す層ＯＳＬ、及び層ＥＭＬを有する構成となっている。
図２７（Ａ）および図２７（Ｂ）に一例として示す画素回路４００は、トランジスタ５００Ａ、トランジスタ５００Ｂ、トランジスタ５００Ｃ、および容量６００を備える。トランジスタ５００Ａ、トランジスタ５００Ｂ、及びトランジスタ５００Ｃは、一例として上述したトランジスタ５００に適用できるトランジスタとすることができる。つまり、トランジスタ５００Ａ、トランジスタ５００Ｂ、及びトランジスタ５００Ｃは、ＯＳトランジスタとすることができる。トランジスタ５００Ａ、トランジスタ５００Ｂ、及びトランジスタ５００Ｃは、バックゲート電極を備えていることが好ましく、この場合、バックゲート電極にゲート電極と同じ信号を与える構成、バックゲート電極にゲート電極と異なる信号を与える構成とすることができる。
トランジスタ５００Ｂは、トランジスタ５００Ａと電気的に接続されるゲート電極と、発光デバイス１５０と電気的に接続される第１の電極と、配線ＡＮＯと電気的に接続される第２の電極と、を備える。配線ＡＮＯは、発光デバイス１５０に電流を供給するための電位を与えるための配線である。
トランジスタ５００Ａは、トランジスタ５００Ｂのゲート電極と電気的に接続される第１の電極と、ソース線として機能する配線ＳＬと電気的に接続される第２の電極と、ゲート線として機能する配線ＧＬ１の電位に基づいて、導通状態または非導通状態を制御する機能を有するゲート電極と、を備える。
トランジスタ５００Ｃは、配線Ｖ０と電気的に接続される第１の電極と、発光デバイス１５０と電気的に接続される第２の電極と、ゲート線として機能する配線ＧＬ２の電位に基づいて、導通状態または非導通状態を制御する機能を有するゲート電極と、を備える。配線Ｖ０は、基準電位を与えるための配線、および画素回路４００を流れる電流を駆動回路３０に出力するための配線である。
容量６００は、トランジスタ５００Ｂのゲート電極と電気的に接続される導電膜と、トランジスタ５００Ｃの第２の電極と電気的に接続される導電膜を備える。
発光デバイス１５０は、トランジスタ５００Ｂの第１の電極に電気的に接続されるアノードと、配線ＶＣＯＭに電気的に接続されるカソードと、を備える。配線ＶＣＯＭは、発光デバイス１５０に電流を供給するための電位を与えるための配線である。
これにより、トランジスタ５００Ｂのゲート電極に与えられる画像信号に応じて発光デバイス１５０が射出する光の強度を制御することができる。またトランジスタ５００Ｃを介して与えられる配線Ｖ０の基準電位によって、トランジスタ５００Ｂのゲート－ソース間電圧のばらつきを抑制することができる。
また配線Ｖ０から、画素パラメータの設定に用いることのできる電流値を出力することができる。より具体的には、配線Ｖ０は、トランジスタ５００Ｂに流れる電流、または発光デバイス１５０に流れる電流を、外部に出力するためのモニタ線として機能させることができる。配線Ｖ０に出力された電流は、ソースフォロア回路などにより電圧に変換され、外部に出力される。または、Ａ－Ｄコンバータなどによりデジタル信号に変換され、上記の実施の形態で説明した演算回路ＭＡＣ１、演算回路ＭＡＣ２等に出力することができる。
なお、図２７（Ｂ）に一例として示す構成では、画素回路４００と、駆動回路３０と、を電気的に接続する配線を短くすることができるため、当該配線の配線抵抗を小さくすることができる。よって、データの書き込みを高速に行うことができるため、表示装置１００Ｂを高速に駆動させることができる。これにより、表示装置１００Ｂが有する画素回路４００を多くしても十分なフレーム期間を確保することができるため、表示装置１００Ｂの画素密度を高めることができる。また、表示装置１００Ｂの画素密度を高めることにより、表示装置１００Ｂにより表示される画像の精細度を高めることができる。例えば、表示装置１００Ｂの画素密度を、１０００ｐｐｉ以上とすることができ、又は５０００ｐｐｉ以上とすることができ、又は７０００ｐｐｉ以上とすることができる。よって、表示装置１００Ｂは、例えばＡＲ、又はＶＲ用の表示装置とすることができ、ＨＭＤ等、表示部とユーザの距離が近い電子機器に好適に適用することができる。
なお図２７（Ａ）および図２７（Ｂ）では、計３つのトランジスタを有する画素回路４００を一例として示したが本発明の一態様はこれに限らない。以下では、画素回路４００に適用可能な画素回路の構成例について説明する。
図２８（Ａ）に示す画素回路４００Ａは、トランジスタ５００Ａ、トランジスタ５００Ｂ、および容量６００を図示している。また図２８（Ａ）では、画素回路４００Ａに接続される発光デバイス１５０を図示している。また、画素回路４００Ａには、配線ＳＬ、配線ＧＬ、配線ＡＮＯ、及び配線ＶＣＯＭが電気的に接続されている。
トランジスタ５００Ａは、ゲートが配線ＧＬと、ソース及びドレインの一方が配線ＳＬと、他方がトランジスタ５００Ｂのゲート、及び容量６００の一方の電極と、それぞれ電気的に接続されている。トランジスタ５００Ｂは、ソース及びドレインの一方が配線ＡＮＯと、他方が発光デバイス１５０のアノードと、それぞれ電気的に接続されている。容量６００は、他方の電極が発光デバイス１５０のアノードと電気的に接続されている。発光デバイス１５０は、カソードが配線ＶＣＯＭと電気的に接続されている。
図２８（Ｂ）に示す画素回路４００Ｂは、画素回路４００Ａに、トランジスタ５００Ｃを追加した構成である。また画素回路４００Ｂには、配線Ｖ０が電気的に接続されている。
図２８（Ｃ）に示す画素回路４００Ｃは、上記画素回路４００Ａのトランジスタ５００Ａ及びトランジスタ５００Ｂに、ゲートとバックゲートとが電気的に接続されているトランジスタを適用した場合の例である。また、図２８（Ｄ）に示す画素回路４００Ｄは、画素回路４００Ｂに当該トランジスタを適用した場合の例である。これにより、トランジスタが流すことのできる電流を増大させることができる。なお、ここでは全てのトランジスタに、一対のゲートが電気的に接続されたトランジスタを適用したが、これに限られない。また、一対のゲートを有し、且つこれらが異なる配線と電気的に接続されるトランジスタを適用してもよい。例えば、ゲートの一方とソースとが電気的に接続されたトランジスタを用いることで、信頼性を高めることができる。
図２９（Ａ）に示す画素回路４００Ｅは、上記の画素回路４００Ｂに、トランジスタ５００Ｄを追加した構成である。また、画素回路４００Ｅには、３本のゲート線として機能する配線（配線ＧＬ１、配線ＧＬ２、及び配線ＧＬ３）が電気的に接続されている。
トランジスタ５００Ｄは、ゲートが配線ＧＬ３と、ソース及びドレインの一方がトランジスタ５００Ｂのゲートと、他方が配線Ｖ０と、それぞれ電気的に接続されている。また、トランジスタ５００Ａのゲートが配線ＧＬ１と、トランジスタ５００Ｃのゲートが配線ＧＬ２と、それぞれ電気的に接続されている。
トランジスタ５００Ｃとトランジスタ５００Ｄを同時に導通状態とさせることで、トランジスタ５００Ｂのソースとゲートが同電位となり、トランジスタ５００Ｂを非導通状態とすることができる。これにより、発光デバイス１５０に流れる電流を強制的に遮断することができる。このような画素回路は、表示期間と消灯期間を交互に設ける表示方法を用いる場合に適している。
図２９（Ｂ）に示す画素回路４００Ｆは、上記画素回路４００Ｅに容量６００Ａを追加した場合の例である。容量６００Ａは保持容量として機能する。
図２９（Ｃ）に示す画素回路４００Ｇ、及び図２９（Ｄ）に示す画素回路４００Ｈは、それぞれ上記画素回路４００Ｅまたは画素回路４００Ｆに、ゲートとバックゲートとが電気的に接続されているトランジスタを適用した場合の例である。トランジスタ５００Ａ、トランジスタ５００Ｃ、トランジスタ５００Ｄには、ゲートとバックゲートとが電気的に接続されているトランジスタが適用され、トランジスタ５００Ｂには、ゲートがソースと電気的に接続されたトランジスタが適用されている。
＜発光デバイスの上面概略図およびその断面模式図＞
図３０（Ａ）は、本発明の一態様の表示装置１００Ｂにおいて、一画素内に発光デバイスと受光素子を配置する場合の構成例を示す上面概略図である。表示装置１００Ｂは、赤色光を発する発光デバイス１５０Ｒ、緑色光を発する発光デバイス１５０Ｇ、青色光を発する発光デバイス１５０Ｂ、及び受光素子１６０をそれぞれ複数有する。図３０（Ａ）では、各発光デバイス１５０の区別を簡単にするため、各発光デバイス１５０の発光領域内にＲ、Ｇ、Ｂの符号を付している。また、各受光素子１６０の受光領域内にＰＤの符号を付している。
発光デバイス１５０Ｒ、発光デバイス１５０Ｇ、発光デバイス１５０Ｂ、及び受光素子１６０は、それぞれマトリクス状に配列している。図３０（Ａ）は、Ｘ方向に発光デバイス１５０Ｒ、発光デバイス１５０Ｇ、及び発光デバイス１５０Ｂが配列され、その下に受光素子１６０が配列される例である。また、図３０（Ａ）には、Ｘ方向と交差するＹ方向に、同じ色の光を発する発光デバイス１５０が配列される構成を一例として示している。図３０（Ａ）に示す表示装置１００Ｂでは、例えばＸ方向に配列される発光デバイス１５０Ｒを有する副画素、発光デバイス１５０Ｇを有する副画素、及び発光デバイス１５０Ｂを有する副画素と、これらの副画素の下に設けられる、受光素子１６０を有する副画素と、により、画素８０を構成することができる。
発光デバイス１５０Ｒ、発光デバイス１５０Ｇ、及び発光デバイス１５０Ｂとしては、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、又はＱＬＥＤ（Ｑｕａｎｔｕｍ－ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等のＥＬ素子を用いることが好ましい。ＥＬ素子が有する発光物質としては、蛍光を発する物質（蛍光材料）、燐光を発する物質（燐光材料）、無機化合物（量子ドット材料等）、熱活性化遅延蛍光を示す物質（熱活性化遅延蛍光（Ｔｈｅｒｍａｌｌｙ ａｃｔｉｖａｔｅｄ ｄｅｌａｙｅｄ ｆｌｕｏｒｅｓｃｅｎｃｅ：ＴＡＤＦ）材料）等が挙げられる。なお、ＴＡＤＦ材料としては、一重項励起状態と三重項励起状態間が熱平衡状態にある材料を用いてもよい。このようなＴＡＤＦ材料は発光寿命（励起寿命）が短くなるため、発光素子における高輝度領域での効率低下を抑制することができる。
受光素子１６０としては、例えば、ｐｎ型又はｐｉｎ型のフォトダイオードを用いることができる。受光素子１６０は、受光素子１６０に入射する光を検出し電荷を発生させる光電変換素子として機能する。入射する光量に基づき、発生する電荷量が決まる。
特に、受光素子１６０として、有機化合物を含む層を有する有機フォトダイオードを用いることが好ましい。有機フォトダイオードは、薄型化、軽量化、及び大面積化が容易であり、また、形状及びデザインの自由度が高いため、様々な表示装置に適用できる。
本発明の一態様では、発光デバイス１５０として有機ＥＬ素子を用い、受光素子１６０として有機フォトダイオードを用いる。有機ＥＬ素子及び有機フォトダイオードは、同一基板上に形成することができる。したがって、有機ＥＬ素子を用いた表示装置に有機フォトダイオードを内蔵することができる。なお有機ＥＬ素子同士および有機フォトダイオードの分離は、フォトリソグラフィ法により行うことが好ましい。これにより、発光デバイス同士および有機フォトダイオード間の間隔を狭めることができるため、例えばメタルマスク等のシャドーマスクを用いた場合と比較して、高い開口率の表示装置を実現することができる。
図３０（Ａ）には、共通電極として機能する導電体１２２と、接続電極として機能する導電体１２３と、を示している。ここで、導電体１２３は、導電体１２２と電気的に接続される。導電体１２３は、発光デバイス１５０、及び受光素子１６０が配列する表示部の外に設けられる。また図３０（Ａ）には、発光デバイス１５０、受光素子１６０、及び導電体１２３と重なる領域を有する導電体１２２を破線で示している。
導電体１２３は、表示部の外周に沿って設けることができる。例えば、表示部の外周の一辺に沿って設けられていてもよいし、表示部の外周の２辺以上にわたって設けられていてもよい。すなわち、表示部の上面形状が長方形である場合には、導電体１２３の上面形状は、帯状、Ｌ字状、コの字状（角括弧状）、又は四角形等とすることができる。
図３０（Ｂ）は、表示装置１００Ｂの構成例を示す上面概略図であり、図３０（Ａ）に示す表示装置１００Ｂの変形例である。図３０（Ｂ）に示す表示装置１００Ｂは、赤外光を発する発光デバイス１５０ＩＲを有する点が、図３０（Ａ）に示す表示装置１００Ｂと異なる。発光デバイス１５０ＩＲは、例えば近赤外光（波長７５０ｎｍ以上１３００ｎｍ以下の光）を発することができる。
図３０（Ｂ）に示す例では、Ｘ方向に発光デバイス１５０Ｒ、発光デバイス１５０Ｇ、及び発光デバイス１５０Ｂの他、発光デバイス１５０ＩＲが配列され、その下に受光素子１６０が配列される。また、受光素子１６０は、赤外光を検出する機能を有する。
図３１（Ａ）は、図３０（Ａ）中の一点鎖線Ａ１－Ａ２に対応する断面図であり、図３１（Ｂ）は、図３０（Ａ）中の一点鎖線Ｂ１－Ｂ２に対応する断面図である。また、図３１（Ｃ）は、図３０（Ａ）中の一点鎖線Ｃ１－Ｃ２に対応する断面図であり、図３１（Ｄ）は、図３０（Ａ）中の一点鎖線Ｄ１－Ｄ２に対応する断面図である。発光デバイス１５０Ｒ、発光デバイス１５０Ｇ、発光デバイス１５０Ｂ、及び受光素子１６０は、絶縁体１１１上に設けられる。また、表示装置１００Ｂが発光デバイス１５０ＩＲを有する場合、発光デバイス１５０ＩＲは絶縁体１１１上に設けられる。
本明細書等において、例えば「Ａ上のＢ」、又は「Ａ下のＢ」という場合、必ずしもＡとＢが接する領域を有さなくてもよい。
図３１（Ａ）には、図３０（Ａ）における、発光デバイス１５０Ｒ、発光デバイス１５０Ｇ、及び発光デバイス１５０Ｂの断面構成例を示している。また、図３１（Ｂ）には、図３０（Ａ）における、受光素子１６０の断面構成例を示している。
発光デバイス１５０Ｒは、画素電極として機能する導電体１２１Ｒ、正孔注入層８５Ｒ、正孔輸送層８６Ｒ、発光層８７Ｒ、電子輸送層８８Ｒ、共通層８９、導電体１２２、及び保護層９１を有する。発光デバイス１５０Ｇは、画素電極として機能する導電体１２１Ｇ、正孔注入層８５Ｇ、正孔輸送層８６Ｇ、発光層８７Ｇ、電子輸送層８８Ｇ、共通層８９、導電体１２２、及び保護層９１を有する。発光デバイス１５０Ｂは、画素電極として機能する導電体１２１Ｂ、正孔注入層８５Ｂ、正孔輸送層８６Ｂ、発光層８７Ｂ、電子輸送層８８Ｂ、共通層８９、導電体１２２、及び保護層９１を有する。受光素子１６０は、画素電極として機能する導電体１２１ＰＤ、正孔輸送層８６ＰＤ、受光層９０、電子輸送層８８ＰＤ、共通層８９、導電体１２２、及び保護層９１を有する。
導電体１２１Ｒ、導電体１２１Ｇ、及び導電体１２１Ｂとしては、例えば、図１９に示す導電体１２１ａ、導電体１２１ｂ、及び導電体１２１ｃとすることができる。
共通層８９は、発光デバイス１５０においては、電子注入層としての機能を有する。一方、共通層８９は、受光素子１６０においては、電子輸送層としての機能を有する。このため、受光素子１６０は、電子輸送層８８ＰＤを有さなくてもよい。
正孔注入層８５、正孔輸送層８６、電子輸送層８８、及び共通層８９は、機能層ともいうことができる。
導電体１２１、正孔注入層８５、正孔輸送層８６、発光層８７、及び電子輸送層８８は、素子毎に分離して設けることができる。共通層８９、及び導電体１２２は、発光デバイス１５０Ｒ、発光デバイス１５０Ｇ、発光デバイス１５０Ｂ、及び受光素子１６０に共通に設けられる。
なお、発光デバイス１５０、及び受光素子１６０は、図３１（Ａ）に示す層の他、正孔ブロック層、及び電子ブロック層を有してもよい。また、発光デバイス１５０、及び受光素子１６０は、バイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）等を含む層を有してもよい。
絶縁層９２は、導電体１２１Ｒの端部、導電体１２１Ｇの端部、導電体１２１Ｂの端部、及び導電体１２１ＰＤの端部を覆うように設けられている。絶縁層９２の端部は、テーパー形状であることが好ましい。なお、絶縁層９２は不要であれば設けなくてもよい。
例えば、正孔注入層８５Ｒ、正孔注入層８５Ｇ、正孔注入層８５Ｂ、及び正孔輸送層８６ＰＤは、それぞれ導電体１２１の上面に接する領域と、絶縁層９２の表面に接する領域と、を有する。また、正孔注入層８５Ｒの端部、正孔注入層８５Ｇの端部、正孔注入層８５Ｂの端部、及び正孔輸送層８６ＰＤの端部は、絶縁層９２上に位置する。
また、共通層８９と、絶縁層９２と、の間には、空隙が設けられる。これにより、共通層８９が、発光層８７の側面、受光層９０の側面、正孔輸送層８６の側面、及び正孔注入層８５の側面と接することを抑制できる。これにより、発光デバイス１５０におけるショート、及び受光素子１６０におけるショートを抑制できる。
上記空隙は、例えば発光層８７間の距離が短いほど形成されやすくなる。例えば、当該距離を１μｍ以下、好ましくは５００ｎｍ以下、さらに好ましくは、２００ｎｍ以下、１００ｎｍ以下、９０ｎｍ以下、７０ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下、又は１０ｎｍ以下とすると、上記空隙を好適に形成できる。
保護層９１は、例えば、上方から各発光素子に水等の不純物が拡散することを防ぐ機能を有する。
保護層９１としては、例えば、少なくとも無機絶縁膜を含む単層構造又は積層構造とすることができる。無機絶縁膜としては、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜等の酸化物膜又は窒化物膜が挙げられる。又は、保護層９１としてインジウムガリウム酸化物、インジウムガリウム亜鉛酸化物といった半導体材料を用いてもよい。
また、保護層９１として、無機絶縁膜と、有機絶縁膜の積層膜を用いることもできる。例えば、一対の無機絶縁膜の間に、有機絶縁膜を挟んだ構成とすることが好ましい。さらに有機絶縁膜が平坦化膜として機能することが好ましい。これにより、有機絶縁膜の上面を平坦なものとすることができるため、その上の無機絶縁膜の被覆性が向上し、バリア性を高めることができる。また、保護層９１の上面が平坦となるため、保護層９１の上方に構造物（例えばカラーフィルタ、タッチセンサの電極、又はレンズアレイ等）を設ける場合に、下方の構造に起因する凹凸形状の影響を軽減できるため好ましい。
図３１（Ａ）では、発光デバイス１５０には、下層から順に導電体１２１、正孔注入層８５、正孔輸送層８６、発光層８７、電子輸送層８８、共通層８９（電子注入層）、導電体１２２、及び保護層９１が設けられ、受光素子１６０には、下層から順に導電体１２１ＰＤ、正孔輸送層８６ＰＤ、受光層９０、電子輸送層８８ＰＤ、共通層８９、導電体１２２、及び保護層９１が設けられる構成を示しているが、本発明の一態様はこれに限らない。例えば、発光デバイス１５０には、下層から順に画素電極として機能する導電体、電子注入層、電子輸送層、発光層、正孔輸送層、正孔注入層、及び共通電極として機能する導電体が設けられ、受光素子１６０には、下層から順に画素電極として機能する導電体、電子輸送層、受光層、正孔輸送層、及び共通電極として機能する導電体が設けられてもよい。この場合、発光デバイス１５０が有する正孔注入層を共通層とすることができ、当該共通層は、受光素子１６０が有する正孔輸送層と、共通電極と、の間に設けることができる。また、発光デバイス１５０において、電子注入層は素子毎に分離することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図３２（Ａ）を用いて説明を行う。図３２（Ａ）は、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図３２（Ａ）に示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ａｎｄ ｐｏｌｙ ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
なお、図３２（Ａ）に示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」、及び「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）測定で得られるＸＲＤスペクトルを図３２（Ｂ）に示す（縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）を任意単位（ａ．ｕ．）で表している）。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図３２（Ｂ）に示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す場合がある。なお、図３２（Ｂ）に示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図３２（Ｂ）に示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。
図３２（Ｂ）に示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図３２（Ｂ）に示すように、２θ＝３１°近傍のピークは、ピーク強度（Ｉｎｔｅｎｓｉｔｙ）が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回折パターンを、図３２（Ｃ）に示す。図３２（Ｃ）は、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図３２（Ｃ）に示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図３２（Ｃ）に示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図３２（Ａ）とは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
ここで、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、及びａ－ｌｉｋｅ ＯＳの詳細について、説明を行う。
［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムから選ばれた一種、または複数種）において、ＣＡＡＣ－ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化すること、などによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、及び欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物、欠陥（酸素欠損など）などの少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳ、及び非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ－３以下、好ましくは１×１０１５ｃｍ－３以下、さらに好ましくは１×１０１３ｃｍ－３以下、より好ましくは１×１０１１ｃｍ－３以下、さらに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼称する場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、又はシリコンが挙げられる。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコン、炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコン、炭素の濃度と、酸化物半導体との界面近傍のシリコン、炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、本発明の一態様の表示装置を適用した表示モジュールについて説明する。
＜表示モジュールの構成例＞
初めに、本発明の一態様の表示装置を備えた表示モジュールについて説明する。
図３３（Ａ）に、表示モジュール１２８０の斜視図を示す。表示モジュール１２８０は、表示装置１００と、ＦＰＣ１２９０と、を有する。
表示モジュール１２８０は、基板１２９１及び基板１２９２を有する。表示モジュール１２８０は、表示部１２８１を有する。表示部１２８１は、表示モジュール１２８０における画像を表示する領域であり、後述する画素部１２８４に設けられる各画素からの光を視認できる領域である。
図３３（Ｂ）に、基板１２９１側の構成を模式的に示した斜視図を示している。基板１２９１上には、回路部１２８２と、回路部１２８２上の画素回路部１２８３と、画素回路部１２８３上の画素部１２８４と、が積層されている。また、基板１２９１上の画素部１２８４と重ならない部分に、ＦＰＣ１２９０と接続するための端子部１２８５が設けられている。端子部１２８５と回路部１２８２とは、複数の配線により構成される配線部１２８６により電気的に接続されている。
なお、画素部１２８４、及び画素回路部１２８３は、例えば、前述した画素層ＰＸＡＬに相当する。また、回路部１２８２は、例えば、前述した回路層ＳＩＣＬに相当する。
画素部１２８４は、周期的に配列した複数の画素１２８４ａを有する。図３３（Ｂ）の右側に、１つの画素１２８４ａの拡大図を示している。画素１２８４ａは、発光色が互いに異なる発光デバイス１４３０ａ、発光デバイス１４３０ｂ、及び発光デバイス１４３０ｃを有する。なお、発光デバイス１４３０ａ、発光デバイス１４３０ｂ、及び発光デバイス１４３０ｃは、例えば、前述した発光デバイス１５０ａ、発光デバイス１５０ｂ、及び発光デバイス１５０ｃに相当する。前述した複数の発光デバイスは、図３３（Ｂ）に示すようにストライプ配列で配置してもよい。また、デルタ配列、ペンタイル配列など様々な配列方法を適用することができる。
画素回路部１２８３は、周期的に配列した複数の画素回路１２８３ａを有する。
１つの画素回路１２８３ａは、１つの画素１２８４ａが有する３つの発光デバイスの発光を制御する回路である。１つの画素回路１２８３ａは、１つの発光デバイスの発光を制御する回路が３つ設けられる構成としてもよい。例えば、画素回路１２８３ａは、１つの発光デバイスにつき、１つの選択トランジスタと、１つの電流制御用トランジスタ（駆動トランジスタ）と、容量と、を少なくとも有する構成とすることができる。このとき、選択トランジスタのゲートにはゲート信号が、ソースまたはドレインの一方にはソース信号が、それぞれ入力される。これにより、アクティブマトリクス型の表示装置が実現されている。
回路部１２８２は、画素回路部１２８３の各画素回路１２８３ａを駆動する回路を有する。例えば、ゲート線駆動回路、及び、ソース線駆動回路の一方または双方を有することが好ましい。このほか、演算回路、メモリ回路、及び電源回路等の少なくとも一つを有していてもよい。
ＦＰＣ１２９０は、外部から回路部１２８２にビデオ信号または電源電位等を供給するための配線として機能する。また、ＦＰＣ１２９０上にＩＣが実装されていてもよい。
表示モジュール１２８０は、画素部１２８４の下側に画素回路部１２８３及び回路部１２８２の一方または双方が積層された構成とすることができるため、表示部１２８１の開口率（有効表示面積比）を極めて高くすることができる。例えば表示部１２８１の開口率は、４０％以上１００％未満、好ましくは５０％以上９５％以下、より好ましくは６０％以上９５％以下とすることができる。また、画素１２８４ａを極めて高密度に配置することが可能で、表示部１２８１の精細度を極めて高くすることができる。例えば、表示部１２８１には、２０００ｐｐｉ以上、好ましくは３０００ｐｐｉ以上、より好ましくは５０００ｐｐｉ以上、さらに好ましくは６０００ｐｐｉ以上であって、２００００ｐｐｉ以下、または３００００ｐｐｉ以下の精細度で、画素１２８４ａが配置されることが好ましい。
このような表示モジュール１２８０は、極めて高精細であることから、ヘッドマウントディスプレイなどのＶＲ向け機器、またはメガネ型のＡＲ向け機器に好適に用いることができる。例えば、レンズを通して表示モジュール１２８０の表示部を視認する構成の場合であっても、表示モジュール１２８０は極めて高精細な表示部１２８１を有するためにレンズで表示部を拡大しても画素が視認されず、没入感の高い表示を行うことができる。また、表示モジュール１２８０はこれに限られず、比較的小型の表示部を有する電子機器に好適に用いることができる。例えば腕時計型などの人体に装着する電子機器の表示部に好適に用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、本発明の一態様の電子機器の一例として、表示装置が適用されたヘッドマウントディスプレイの例について説明する。
図３４（Ａ）及び図３４（Ｂ）には、ヘッドマウントディスプレイ８３００の外観を示している。
ヘッドマウントディスプレイ８３００は、筐体８３０１、表示部８３０２、操作ボタン８３０３、及びバンド状の固定具８３０４を有する。
操作ボタン８３０３は、電源ボタンなどの機能を有する。また、ヘッドマウントディスプレイ８３００は、操作ボタン８３０３の他にボタンを有していてもよい。
また、図３４（Ｃ）に示すように、表示部８３０２と使用者の目の位置との間に、レンズ８３０５を有していてもよい。レンズ８３０５により、使用者は表示部８３０２を拡大してみることができるため、より臨場感が高まる。このとき、図３４（Ｃ）に示すように、視度調節のためにレンズの位置を変化させるダイヤル８３０６を有していてもよい。
表示部８３０２に、本発明の一態様の表示装置を適用することができる。本発明の一態様の表示装置は、極めて精細度が高いため、図３４（Ｃ）のようにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
図３４（Ａ）乃至図３４（Ｃ）には、１枚の表示部８３０２を有する場合の例を示している。このような構成とすることで、部品点数を削減することができる。
表示部８３０２は、左右２つの領域にそれぞれ右目用の画像と、左目用の画像の２つの画像を並べて表示することができる。これにより、両眼視差を用いた立体映像を表示することができる。
また、表示部８３０２の全域に亘って、両方の目で視認可能な一つの画像を表示してもよい。これにより、視野の両端に亘ってパノラマ映像を表示することが可能となるため、現実感が高まる。
ここで、ヘッドマウントディスプレイ８３００は、ユーザの頭部の大きさ、または目の位置などに応じて、表示部８３０２の曲率を適切な値に変化させる機構を有することが好ましい。例えば、表示部８３０２の曲率を調整するためのダイヤル８３０７を操作することで、ユーザ自身が表示部８３０２の曲率を調整してもよい。または、筐体８３０１にユーザの頭部の大きさ、または目の位置などを検出するセンサ（例えばカメラ、接触式センサ、非接触式センサなど）を設け、センサの検出データに基づいて表示部８３０２の曲率を調整する機構を有していてもよい。
また、レンズ８３０５を用いる場合には、表示部８３０２の曲率と同期して、レンズ８３０５の位置及び角度を調整する機構を備えることが好ましい。または、ダイヤル８３０６が、レンズの角度を調整する機能を有していてもよい。
図３４（Ｅ）及び図３４（Ｆ）には、表示部８３０２の曲率を制御する駆動部８３０８を備える例を示している。駆動部８３０８は、表示部８３０２の少なくとも一部と固定されている。駆動部８３０８は、表示部８３０２と固定される部分が変形または移動することにより、表示部８３０２を変形させる機能を有する。
図３４（Ｅ）には、頭部の大きさが比較的大きなユーザ８３１０が筐体８３０１を装着している場合の模式図である。このとき、表示部８３０２の形状が、曲率が比較的小さく（曲率半径が大きく）なるように、駆動部８３０８により調整されている。
一方、図３４（Ｆ）には、ユーザ８３１０と比較して頭部の大きさが小さいユーザ８３１１が、筐体８３０１を装着している場合を示している。また、ユーザ８３１１は、ユーザ８３１０と比較して、両目の間隔が狭い。このとき、表示部８３０２の形状は、表示部８３０２の曲率が大きく（曲率半径が小さく）なるように、駆動部８３０８により調整される。図３４（Ｆ）には、図３４（Ｅ）での表示部８３０２の位置及び形状を破線で示している。
このように、ヘッドマウントディスプレイ８３００は、表示部８３０２の曲率を調整する機構を有することで、老若男女様々なユーザに、最適な表示を提供することができる。
また、表示部８３０２に表示するコンテンツに応じて、表示部８３０２の曲率を変化させることで、ユーザに高い臨場感を与えることもできる。例えば、表示部８３０２の曲率を振動させることで揺れを表現することができる。このように、コンテンツ内の場面に合わせた様々な演出をすることができ、ユーザに新たな体験を提供することができる。さらにこのとき、筐体８３０１に設けた振動モジュールと連動させることにより、より臨場感の高い表示が可能となる。
なお、ヘッドマウントディスプレイ８３００は、図３４（Ｄ）に示すように２つの表示部８３０２を有していてもよい。
２つの表示部８３０２を有することで、使用者は片方の目につき１つの表示部を見ることができる。これにより、視差を用いた３次元表示等を行う際であっても、高い解像度の映像を表示することができる。また、表示部８３０２は使用者の目を概略中心とした円弧状に湾曲している。これにより、使用者の目から表示部の表示面までの距離が一定となるため、使用者はより自然な映像を見ることができる。また、表示部からの光の輝度及び色度が見る角度によって変化してしまうような場合であっても、表示部の表示面の法線方向に使用者の目が位置するため、実質的にその影響を無視することができるため、より現実感のある映像を表示することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、本発明の一態様の表示装置を用いて作製することができる表示モジュールについて説明する。
図３５（Ａ）に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００５が接続された表示装置６００６、フレーム６００９、プリント基板６０１０、及びバッテリ６０１１を有する。
例えば、本発明の一態様を用いて作製された表示装置を、表示装置６００６に用いることができる。表示装置６００６により、極めて消費電力の低い表示モジュールを実現することができる。
上部カバー６００１及び下部カバー６００２は、表示装置６００６のサイズに合わせて、形状及び寸法を適宜変更することができる。
表示装置６００６はタッチパネルとしての機能を有していてもよい。
フレーム６００９は、表示装置６００６の保護機能、プリント基板６０１０の動作により発生する電磁波を遮断する機能、放熱板としての機能等を有していてもよい。
プリント基板６０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路、バッテリ制御回路等を有する。
図３５（Ｂ）は、光学式のタッチセンサを備える表示モジュール６０００の断面概略図である。
表示モジュール６０００は、プリント基板６０１０に設けられた発光部６０１５及び受光部６０１６を有する。また、上部カバー６００１と下部カバー６００２により囲まれた領域に一対の導光部（導光部６０１７ａ、導光部６０１７ｂ）を有する。
表示装置６００６は、フレーム６００９を間に介してプリント基板６０１０及びバッテリ６０１１と重ねて設けられている。表示装置６００６とフレーム６００９は、導光部６０１７ａ、導光部６０１７ｂに固定されている。
発光部６０１５から発せられた光６０１８は、導光部６０１７ａにより表示装置６００６の上部を経由し、導光部６０１７ｂを通って受光部６０１６に達する。例えば指またはスタイラスなどの被検知体により、光６０１８が遮られることにより、タッチ操作を検出することができる。
発光部６０１５は、例えば表示装置６００６の隣接する２辺に沿って複数設けられる。受光部６０１６は、発光部６０１５と対向する位置に複数設けられる。これにより、タッチ操作がなされた位置の情報を取得することができる。
発光部６０１５は、例えばＬＥＤ素子などの光源を用いることができ、特に、赤外線を発する光源を用いることが好ましい。受光部６０１６は、発光部６０１５が発する光を受光し、電気信号に変換する光電素子を用いることができる。好適には、赤外線を受光可能なフォトダイオードを用いることができる。
光６０１８を透過する導光部６０１７ａ、導光部６０１７ｂにより、発光部６０１５と受光部６０１６とを表示装置６００６の下側に配置することができ、外光が受光部６０１６に到達してタッチセンサが誤動作することを抑制できる。特に、可視光を吸収し、赤外線を透過する樹脂を用いると、タッチセンサの誤動作をより効果的に抑制できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１０）
本実施の形態では、本発明の一態様の表示装置を適用可能な、電子機器の例について説明する。
図３６（Ａ）に示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８を有する。表示部６５０２はタッチパネル機能を備える。
表示部６５０２に、本発明の一態様の表示装置を適用することができる。
図３６（Ｂ）は、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリ６５１８等が配置されている。
保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が図示しない接着層により固定されている。
また、表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されている。また、当該折り返された部分に、ＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。またＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
表示パネル６５１１には、例えば、フレキシブルディスプレイパネルを適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリ６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１１）
本実施の形態では、本発明の一態様を用いて作製された表示装置を備える電子機器について説明する。
以下で例示する電子機器は、表示部に本発明の一態様の表示装置を備えるものである。したがって、高い解像度が実現された電子機器である。また高い解像度と、大きな画面が両立された電子機器とすることができる。
本発明の一態様は、表示装置と、アンテナ、バッテリ、筐体、カメラ、スピーカ、マイク、タッチセンサ、及び操作ボタンのうち、少なくとも一つと、を有する。
本発明の一態様の電子機器は、二次電池を有していてもよく、非接触電力伝送を用いて、二次電池を充電することができると好ましい。
二次電池としては、例えば、ゲル状電解質を用いるリチウムポリマー電池（リチウムイオンポリマー電池）等のリチウムイオン二次電池、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、銀亜鉛電池などが挙げられる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像、情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器の表示部には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
電子機器としては、例えば、テレビジョン装置、ノート型のパーソナルコンピュータ、モニタ装置、デジタルサイネージ、パチンコ機、ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
本発明の一態様が適用された電子機器は、家屋、またはビルなどの建物の内壁または外壁、自動車等の内装または外装等が有する平面または曲面に沿って組み込むことができる。
図３７（Ａ）は、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。
カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。
なおカメラ８０００は、レンズ８００６と筐体とが一体となっていてもよい。
カメラ８０００は、シャッターボタン８００４を押す、またはタッチパネルとして機能する表示部８００２をタッチすることにより撮像することができる。
筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、ストロボ装置等を接続することができる。
ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
筐体８１０１は、カメラ８０００のマウントと係合するマウントにより、カメラ８０００に取り付けられている。ファインダー８１００はカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
ボタン８１０３は、電源ボタン等としての機能を有する。
カメラ８０００の表示部８００２、及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用することができる。なお、ファインダーが内蔵されたカメラ８０００であってもよい。
図３７（Ｂ）は、ウェアラブル端末の一例である情報端末５９００の外観を示す図である。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
ウェアラブル端末は、上記実施の形態で説明した表示装置を適用することで、表示部５９０２において、表示品位の高い画像を表示することができる。
図３７（Ｃ）は、ゲーム機の一例である携帯ゲーム機５２００の外観を示す図である。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
また、携帯ゲーム機５２００の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
携帯ゲーム機５２００に上記実施の形態で説明した表示装置を適用することによって、表示部５２０２において、表示品位の高い画像を表示することができる。また、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
図３８（Ａ）は、ヘッドマウントディスプレイ８２００の外観を示す図である。
ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリ８２０６が内蔵されている。
ケーブル８２０５は、バッテリ８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した映像情報を表示部８２０４に表示させることができる。また、本体８２０３はカメラを備え、使用者の眼球またはまぶたの動きの情報を入力手段として用いることができる。
また、装着部８２０１には、使用者に触れる位置に、使用者の眼球の動きに伴って流れる電流を検知可能な複数の電極が設けられ、視線を認識する機能を有していてもよい。また、当該電極に流れる電流により、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能、使用者の頭部の動きに合わせて表示部８２０４に表示する映像を変化させる機能などを有していてもよい。
表示部８２０４に、本発明の一態様の表示装置を適用することができる。
図３８（Ｂ）、図３８（Ｃ）、及び図３８（Ｄ）は、ヘッドマウントディスプレイ８３００の外観を示す図である。ヘッドマウントディスプレイ８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、一対のレンズ８３０５と、を有する。
使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると、使用者が高い臨場感を感じることができるため好ましい。また、表示部８３０２の異なる領域に表示された別の画像を、レンズ８３０５を通して視認することで、視差を用いた３次元表示等を行うこともできる。なお、表示部８３０２を１つ設ける構成に限らず、表示部８３０２を２つ設け、使用者の片方の目につき１つの表示部を配置してもよい。
なお、表示部８３０２に、本発明の一態様の表示装置を適用することができる。本発明の一態様の半導体装置を有する表示装置は、極めて精細度が高いため、図３８（Ｄ）のようにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
本実施例では、実施の形態１で説明した演算回路を作製し、その演算回路に対して各種測定を行った結果について説明する。
図３９は、実際に作成した演算回路のブロック図である。演算回路ＭＡＣ５は、実施の形態１で説明した演算回路ＭＡＣ１と同様に、セルＩＭ、セルＩＭｒ、及びセルＩＭｒｅｆが含まれているセルアレイＣＡを有する。
具体的には、セルアレイＣＡは、セルＩＭ［１，１］乃至セルＩＭ［５１２，２５６］と、セルＩＭｒ［１，１］乃至セルＩＭｒ［５１２，２５６］と、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［５１２］と、を有する。つまり、セルＩＭ［１，１］乃至セルＩＭ［５１２，２５６］、及びセルＩＭｒ［１，１］乃至セルＩＭｒ［５１２，２５６］は、セルアレイＣＡにおいて、５１２×５１２のマトリクス状に配置されている。また、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［５１２］は、５１２×５１２のマトリクス状の上面視において左端の列に配置されている。
また、演算回路ＭＡＣ５は、回路ＷＣＳと、回路ＸＣＳと、回路ＷＳＤと、回路ＩＴＳと、を有する。また、演算回路ＭＡＣ５の回路ＩＴＳは、実施の形態１で説明した回路ＩＴＳと同様に、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［２５６］を有する。また、演算回路ＭＡＣ５は、回路ＷＬＧと、回路ＸＬＧと、回路ＩＬＧと、を有する。
セルアレイＣＡには、配線ＷＣＬ［１］乃至配線ＷＣＬ［２５６］、及び配線ＷＣＬｒ［１］乃至配線ＷＣＬｒ［２５６］が列方向に延設されている。また、セルアレイＣＡには、配線ＷＳＬ［１］乃至配線ＷＳＬ［５１２］、及び配線ＸＣＬ［１］乃至配線ＸＣＬ［５１２］が行方向に延設されている。
セルＩＭ［１，１］乃至セルＩＭ［５１２，１］のそれぞれは、配線ＷＣＬ［１］に電気的に接続され、セルＩＭｒ［１，１］乃至セルＩＭｒ［５１２，１］のそれぞれは、配線ＷＣＬｒ［１］に電気的に接続されている。また、セルＩＭ［１，２５６］乃至セルＩＭ［５１２，２５６］のそれぞれは、配線ＷＣＬ［２５６］に電気的に接続され、セルＩＭｒ［１，２５６］乃至セルＩＭｒ［５１２，２５６］のそれぞれは、配線ＷＣＬｒ［２５６］に電気的に接続されている。
また、回路ＷＣＳは、配線ＷＣＬ［１］乃至配線ＷＣＬ［２５６］と、配線ＷＣＬｒ［１］乃至配線ＷＣＬｒ［２５６］と、に電気的に接続されている。また、回路ＸＣＳは、配線ＸＣＬ［１］乃至配線ＸＣＬ［５１２］に電気的に接続されている。また、回路ＷＳＤは、配線ＷＳＬ［１］乃至配線ＷＳＬ［５１２］に電気的に接続されている。また、回路ＩＴＲＺＤ［１］は、配線ＷＣＬ［１］と、配線ＷＣＬｒ［１］と、に電気的に接続されている。回路ＩＴＲＺＤ［２５６］は、配線ＷＣＬ［２５６］と、配線ＷＣＬｒ［２５６］と、に電気的に接続されている。
また、回路ＷＬＧは、回路ＷＣＳに電気的に接続されている。また、回路ＸＬＧは、回路ＸＣＳに電気的に接続されている。また、回路ＩＬＧは、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［２５６］に電気的に接続されている。
演算回路ＭＡＣ５の回路ＷＣＳは、実施の形態１で説明した回路ＷＣＳと同様に、第１データに応じた量の電流を供給する機能を有する。また、演算回路ＭＡＣ５の回路ＸＣＳは、実施の形態１で説明した回路ＸＣＳと同様に、参照データに応じた量の電流、又は第２データに応じた量の電流を流す機能を有する。また、演算回路ＭＡＣ５の回路ＷＳＤは、実施の形態１で説明した回路ＷＳＤと同様に、セルアレイＣＡが有するそれぞれのセルに第１データを書き込む際に、配線ＷＳＬ［１］乃至配線ＷＳＬ［５１２］に所定の信号を供給して、第１データの書き込み先となるセルアレイＣＡの行を選択する機能を有する。変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［２５６］は、ＡＤ変換を行う機能を有する。
回路ＷＬＧは、回路ＷＣＳを制御するロジック回路である。具体的には、回路ＷＬＧは、第１データに応じたデジタル値を回路ＷＣＳに送信する機能を有する。また、回路ＸＬＧは、回路ＸＣＳを制御するロジック回路である。具体的には、回路ＸＬＧは、第２データに応じたデジタル値を回路ＸＣＳに送信する機能を有する。また、回路ＩＬＧは、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［２５６］を制御するロジック回路である。具体的には、回路ＩＬＧは、変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［２５６］から出力されたデジタル値から、演算回路ＭＡＣ５の演算結果を取得する機能を有する。
次に、セルアレイＣＡに含まれているセルの回路構成について説明する。
図４０は、図３９の演算回路ＭＡＣ５において、セルアレイＣＡに含まれているセルの詳細を示した回路図である。図４０には、セルＩＭ［１，ｊ］（ｊは１以上２５６以下の整数である。）と、セルＩＭ［５１２，ｊ］と、セルＩＭｒ［１，ｊ］と、セルＩＭｒ［５１２，ｊ］と、セルＩＭｒｅｆ［１］と、セルＩＭｒｅｆ［５１２］と、を抜粋して図示している。なお、上述したセルと、回路ＷＣＳと、回路ＸＣＳと、回路ＷＳＤと、回路ＩＴＳ（回路ＩＴＲＺＤ［ｊ］）と、の接続構成も示すため、図４０では、回路ＷＣＳと、回路ＸＣＳと、回路ＷＳＤと、回路ＩＴＳ（回路ＩＴＲＺＤ［ｊ］）と、も図示している。
なお、図４０では、図２で説明した演算回路ＭＡＣ１と同様に、セルＩＭ［１，ｊ］と、セルＩＭｒ［１，ｊ］と、をまとめて回路ＣＥＳ［１，ｊ］と図示している。また、図４０では、セルＩＭ［５１２，ｊ］と、セルＩＭｒ［５１２，ｊ］と、をまとめて回路ＣＥＳ［５１２，ｊ］と図示している。
図４０に示すセルＩＭ［１，ｊ］は、図２で説明した演算回路ＭＡＣ１のセルＩＭ［１，ｊ］の変形例であって、セルＩＭ［１，ｊ］がトランジスタＦ５を有する点で、演算回路ＭＡＣ１のセルＩＭ［１，ｊ］と異なっている。同様に、演算回路ＭＡＣ５において、セルＩＭ［５１２，ｊ］もトランジスタＦ５を有する。
また、図４０に示すセルアレイＣＡには、図２で説明した演算回路ＭＡＣ１のセルアレイＣＡとは異なり、配線ＶＢＬが延設されている。
セルＩＭ［１，ｊ］乃至セルＩＭ［５１２，ｊ］のそれぞれにおいて、トランジスタＦ１の第１端子は、トランジスタＦ２のゲートと電気的に接続されている。トランジスタＦ２の第１端子は、配線ＶＥと電気的に接続されている。容量Ｃ５の第１端子は、トランジスタＦ２のゲートと電気的に接続されている。トランジスタＦ２の第２端子は、トランジスタＦ５の第１端子に電気的に接続されている。
セルＩＭｒ［１，ｊ］乃至セルＩＭｒ［５１２，ｊ］のそれぞれにおいて、トランジスタＦ１ｒの第１端子は、トランジスタＦ２ｒのゲートと電気的に接続されている。トランジスタＦ２ｒの第１端子は、配線ＶＥと電気的に接続されている。容量Ｃ５ｒの第１端子は、トランジスタＦ２ｒのゲートと電気的に接続されている。トランジスタＦ２ｒの第２端子は、トランジスタＦ５ｒの第１端子に電気的に接続されている。
なお、セルＩＭ［１，ｊ］乃至セルＩＭ［５１２，ｊ］のそれぞれの回路構成は、セルＩＭｒ［１，ｊ］乃至セルＩＭｒ［５１２，ｊ］のそれぞれと同じ回路構成である。そのため、本実施例では、セルＩＭとセルＩＭｒとを入れ換えて説明を行うことができる。同様に、配線ＷＣＬと配線ＷＣＬｒとを入れ換えて説明を行うことができる。また、セルＩＭとセルＩＭｒとのそれぞれに含まれている回路素子についても同様である。
セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［５１２］のそれぞれにおいて、トランジスタＦ１ｍの第１端子は、トランジスタＦ２ｍのゲートと電気的に接続されている。トランジスタＦ２ｍの第１端子は、配線ＶＥと電気的に接続されている。容量Ｃ５ｍの第１端子は、トランジスタＦ２ｍのゲートと電気的に接続されている。トランジスタＦ２ｍの第２端子は、トランジスタＦ５ｍの第１端子に電気的に接続されている。
また、配線ＷＳＬ［１］は、セルＩＭ［１，１］乃至セルＩＭ［１，２５６］のそれぞれに含まれているトランジスタＦ１のゲートと、セルＩＭｒ［１，１］乃至セルＩＭｒ［１，２５６］のそれぞれに含まれているトランジスタＦ１ｒのゲートと、セルＩＭｒｅｆ［１］に含まれているトランジスタＦ１ｍのゲートと、に電気的に接続されている。
また、配線ＸＣＬ［１］は、セルＩＭ［１，１］乃至セルＩＭ［１，２５６］のそれぞれに含まれている容量Ｃ５の第２端子と、セルＩＭｒ［１，１］乃至セルＩＭｒ［１，２５６］のそれぞれに含まれている容量Ｃ５ｒの第２端子と、セルＩＭｒｅｆ［１］に含まれている容量Ｃ５ｍの第２端子と、セルＩＭｒｅｆ［１］に含まれているトランジスタＦ１ｍの第２端子と、に電気的に接続されている。
配線ＷＣＬ［ｊ］は、セルＩＭ［１，ｊ］乃至セルＩＭ［５１２，ｊ］のそれぞれに含まれているトランジスタＦ１の第２端子に電気的に接続されている。
配線ＷＣＬｒ［ｊ］は、セルＩＭｒ［１，ｊ］乃至セルＩＭｒ［５１２，ｊ］のそれぞれに含まれているトランジスタＦ１ｒの第２端子に電気的に接続されている。
また、配線ＶＢＬは、セルＩＭ［１，１］乃至セルＩＭ［１，２５６］のそれぞれに含まれているトランジスタＦ５のゲートと、セルＩＭｒ［１，１］乃至セルＩＭｒ［１，２５６］のそれぞれに含まれているトランジスタＦ５ｒのゲートと、セルＩＭｒｅｆ［１］に含まれているトランジスタＦ５ｍのゲートと、に電気的に接続されている。また、配線ＶＢＬは、セルＩＭ［５１２，１］乃至セルＩＭ［５１２，２５６］のそれぞれに含まれているトランジスタＦ５のゲートと、セルＩＭｒ［５１２，１］乃至セルＩＭｒ［５１２，２５６］のそれぞれに含まれているトランジスタＦ５ｒのゲートと、セルＩＭｒｅｆ［５１２］に含まれているトランジスタＦ５ｍのゲートと、に電気的に接続されている。
ところで、図４０のセルＩＭ［１，１］（図示しない）乃至セルＩＭ［５１２，２５６］（図示しない）においてトランジスタＦ５がない場合、配線ＷＣＬからトランジスタＦ２の第２端子に高レベル電位が与えられるときに、ドレイン誘起障壁低下（ＤＩＢＬ）が起こることがある。トランジスタＦ２でドレイン誘起障壁低下が起こることで、トランジスタＦ２のしきい値電圧が低下するため、トランジスタＦ２がサブスレッショルド領域の電圧範囲が変化することがある。
図４０のセルＩＭ［１，１］乃至セルＩＭ［５１２，２５６］のとおり、トランジスタＦ２の第２端子と配線ＷＣＬとの間にトランジスタＦ５を設けることによって、トランジスタＦ２の第２端子への配線ＷＣＬからの高レベル電位の直接の印加を防ぐができる。これにより、トランジスタＦ２でのドレイン誘起障壁低下を防ぐことができる。そのため、図４０のセルＩＭ［１，１］乃至セルＩＭ［５１２，２５６］に含まれているトランジスタＦ２の動作を安定化することができる。
また、図４０のセルＩＭｒ［１，１］乃至セルＩＭｒ［５１２，２５６］についても、トランジスタＦ５ｒを設けることで、上記と同様に、トランジスタＦ２ｒの動作を安定化することができる。また、図４０のセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［５１２］についても、トランジスタＦ５ｍを設けることで、上記と同様に、トランジスタＦ２ｍの動作を安定化することができる。
図４０において、トランジスタＦ５、トランジスタＦ５ｒ、及びトランジスタＦ５ｍのそれぞれは、例えば、クランプトランジスタ、又はクランプＦＥＴと呼ばれることがある。また、トランジスタＦ５、トランジスタＦ５ｒ、及びトランジスタＦ５ｍのそれぞれのゲートには、定電圧が与えられることが好ましい。このため、図４０に示している配線ＶＢＬは、定電圧を与える配線として機能する。なお、本実施例では、当該定電圧を０．７Ｖとしている。
図４０に示している配線ＶＥは、接地電位を与える配線として機能する。
なお、セルアレイＣＡに含まれているトランジスタＦ１、トランジスタＦ１ｒ、及びトランジスタＦ１ｍのそれぞれは、チャネル形成領域にインジウム－ガリウム－亜鉛酸化物が含まれている。つまり、トランジスタＦ１、トランジスタＦ１ｒ、及びトランジスタＦ１ｍのそれぞれは、ＯＳトランジスタとしている。
また、セルアレイＣＡに含まれているトランジスタＦ２、トランジスタＦ５、トランジスタＦ２ｒ、トランジスタＦ５ｒ、トランジスタＦ２ｍ、及びトランジスタＦ５ｍのそれぞれは、チャネル形成領域にシリコンが含まれている。つまり、トランジスタＦ２、トランジスタＦ５、トランジスタＦ２ｒ、トランジスタＦ５ｒ、トランジスタＦ２ｍ、及びトランジスタＦ５ｍのそれぞれは、Ｓｉトランジスタとしている。
また、演算回路ＭＡＣ５では、トランジスタＦ２、トランジスタＦ２ｒ、及びトランジスタＦ２ｍは、オン状態のときにはサブスレッショルド領域で動作する。
図４１は、図３９、及び図４０に示した演算回路ＭＡＣ５を実際に作製した半導体チップの上面写真である。演算回路ＭＡＣ５は、４ｍｍ×４ｍｍのサイズに収まるように設計した。
また、図４２（Ａ）は、当該半導体チップの積層構造を示すための斜視模式図（レイアウト図と呼ぶ場合がある）であり、図４２（Ｂ）は、ＳＴＥＭ（走査型透過電子顕微鏡）で撮影した、当該半導体チップの断面写真である。当該半導体チップは、図４２（Ｂ）に示すとおり、層ＬＹ１と、層ＬＹ１の上方に設けられている層ＬＹ２と、層ＬＹ２の上方に設けられている層ＬＹ３と、を有する。層ＬＹ１は、シリコンを材料とする半導体基板と、当該半導体基板上に形成されたトランジスタＴｒＳ（Ｓｉトランジスタ）を有する。また、当該半導体基板上に形成されたＣＭＯＳ回路と、を有する。層ＬＹ２は、チャネル形成領域にインジウム－ガリウム－亜鉛酸化物が含まれているトランジスタＴｒＯ（ＯＳトランジスタ）を有する。また、層ＬＹ３には、プレーナ型のＭＩＭ構造である、複数の容量ＣＭＩが設けられている。
次に、図４１に示した半導体チップに対して各種測定を行った結果について説明する。
図４３（Ａ）、図４３（Ｂ）、及び図４４のそれぞれは、温度ごとに測定した、当該半導体チップに含まれている１つのセルの乗算特性を示したグラフである。図４３（Ａ）は、２５℃（ＲＴ（室温）と呼ぶ場合がある）のときに測定したグラフであり、図４３（Ｂ）は、８５℃のときに測定したグラフであり、図４４は、－４０℃のときに測定したグラフである。
図４３（Ａ）、図４３（Ｂ）、及び図４４のそれぞれにおいて、横軸は、第２データとして回路ＸＣＳから、配線ＸＣＬを介してセルＩＭｒｅｆに流れる電流量（Ｉｘと表記している）を示し、縦軸は、乗算結果として、変換回路ＩＴＲＺＤから、配線ＷＣＬを介してセルＩＭに流れる電流量（Ｉｙと表記している）を示している。なお、このとき、セルＩＭに設定されている、第１データとしてＷに応じた電流量ＩＷを、０．０５ｎＡ刻みで０．００ｎＡから１．００ｎＡまでの間のいずれかの値としており、図４３（Ａ）、図４３（Ｂ）、及び図４４では、セルＩＭに設定されうるそれぞれの電流量の場合について図示している。なお、セルＩＭには電流量ＩＷに応じた電位が保持されている。また、セルＩＭに設定される電流量ＩＷは、理想的には、図４３（Ａ）、図４３（Ｂ）、及び図４４のグラフにおける傾きに相当する。
図４３（Ａ）、図４３（Ｂ）、及び図４４のそれぞれの測定結果から、演算回路ＭＡＣ５において適正な乗算が行われていることが確認できた。また、－４０℃、２５℃、又は８５℃と温度が変化しても、演算回路ＭＡＣ５の乗算特性に変化しないことが確認できた。
図４５（Ａ）は、１本の配線ＷＣＬに電気的に接続されている複数のセルＩＭのそれぞれから出力される電流量Ｉｙの分布を示したグラフである。ただし、回路ＸＣＳから、各行の配線ＸＣＬを介してそれぞれのセルＩＭｒｅｆに流れる電流量Ｉｘを１ｎＡ（第２データＸの値としては「１」とする）とする。横軸は、それぞれのセルＩＭから出力される電流量Ｉｙを示し、縦軸は、電流量Ｉｙ以下の電流を出力するセルＩＭの数の累積率（累積分布関数（ＣＤＦ）の値）を示している。なお、このとき、セルＩＭに設定されている、第１データＷに応じた電流量ＩＷは、０．２０ｎＡ刻みで０．１０ｎＡから１．５０ｎＡまでの間のいずれかの値としており、図４５（Ａ）では、セルＩＭに設定されうるそれぞれの電流量の場合について図示している。なお、セルＩＭには電流量ＩＷに応じた電位が保持されている。
図４５（Ａ）より、セルＩＭに設定されている電流量ＩＷが小さいほど（セルＩＭに保持されている電位が低いほど）、ＣＤＦが高くなっても電流量Ｉｙの変化量が小さくなることが分かる。これにより、セルＩＭに設定されている電流量ＩＷが小さいほど複数のセルＩＭのそれぞれから出力される電流量Ｉｙのばらつきが小さくなることが確認できた。
図４５（Ｂ）は、セルＩＭにおけるトランジスタＦ１のしきい値電圧のばらつきが、セルＩＭから出力される電流量Ｉｙに影響を与えるシミュレーション結果である。図４５（Ｂ）では、しきい値電圧のばらつきが、しきい値電圧の平均値を中心値として、３３ｍＶの範囲内に収まっている場合、６６ｍＶの範囲内に収まっている場合、１００ｍＶの範囲内に収まっている場合、１３３ｍＶの範囲内に収まっている場合、１６７ｍＶの範囲内に収まっている場合、のそれぞれにおいて、セルＩＭから出力される電流量Ｉｙに対する、累積度数を示している。図４５（Ｂ）より、トランジスタＦ１のしきい値電圧のばらつきの範囲が大きくなるほど、電流量Ｉｙの分布が広がるため、トランジスタＦ１のしきい値電圧のばらつきを抑える必要があることが分かった。
図４６は、セルＩＭのデータの保持特性を示したグラフであり、具体的には、セルＩＭに第１データとしてＷが書き込まれてからの経過時間に対する、セルＩＭから出力される電流量Ｉｙについて示している。なお、このとき、セルＩＭに設定されている、第１データＷに応じた電流量ＩＷは、０．００ｎＡ、０．１０ｎＡ、０．３０ｎＡ、０．５０ｎＡ、０．７０ｎＡ、０．９０ｎＡ、１．１０ｎＡのいずれかの値としており、図４６では、セルＩＭに設定されうるそれぞれの電流量の場合について図示している。また、セルＩＭには電流量ＩＷに応じた電位が保持されている。図４６より、電流量ＩＷのそれぞれの場合において、３０時間の時点で、電流量Ｉｙの変化量は初期値から５％以内に収まっていることが確認できた。
次に、ＭＮＩＳＴデータベースを用いた手書き文字認識のテストを行った結果について説明する。
当該テストに用いた全結合型ニューラルネットワークのモデルを図４７に示す。図４７は、入力層、中間層、及び出力層を有する全結合型ニューラルネットワークのモデルであって、ステップＳＶ１乃至ステップＳＶ５を有する。なお、図４７に示すモデルは、フローチャートと呼ばれることがある。
また、図４７に示した全結合型ニューラルネットワークのモデルでは、中間層、及び出力層のそれぞれにおいて、積和演算が行われる。当該テストでは、中間層、及び出力層のそれぞれで積和演算を行うため、同一の演算回路ＭＡＣ５で中間層、及び出力層の演算を行う。なお、演算回路ＭＡＣ５の変換回路ＩＴＲＺＤ［１］乃至変換回路ＩＴＲＺＤ［２５６］のそれぞれから出力されたデジタル値は、演算回路ＭＡＣ５の回路ＸＣＳに入力されて、回路ＸＣＳは、当該デジタル値に対応したアナログ電流を配線ＸＣＬに出力する。このため、出力層の計算に用いる演算回路ＭＡＣ５の行数は、２５６行となる。
ステップＳＶ１では、第２データとして、手書き文字である画像データが演算回路ＭＡＣ５に入力される。これは、全結合型ニューラルネットワークの入力層へのデータ入力に相当する。なお、当該画像データの画素数を２３×２２としている。
具体的には、当該画像データに備わるそれぞれの画素のデータ（２３×２２＝５０６）が、回路ＸＬＧによってデジタル値に変換されて、当該デジタル値が回路ＸＣＳに入力される。これにより、回路ＸＣＳは、当該デジタル値に応じたアナログ電流をセルアレイＣＡに出力することができる。このとき、当該アナログ電流が中間層の演算に用いられる第２データとなる。
ステップＳＶ２では、演算回路ＭＡＣ５のセルアレイＣＡに含まれているセルＩＭ［１，１］乃至セルＩＭ［５１２，２５６］、及びセルＩＭｒ［１，１］乃至セルＩＭｒ［５１２，２５６］のうち、セルＩＭ［１，１］乃至セルＩＭ［５０６、２５６］、及びセルＩＭｒ［１，１］乃至セルＩＭｒ［５０６、２５６］のそれぞれに、中間層の演算に用いる５０６×２５６の第１データが保持される。なお、具体的には、当該第１データは、学習によって得られた値である。その後、回路ＸＣＳからセルアレイＣＡにアナログ電流を出力することによって、第１データと第２データとの積和演算を行うことができる。これが、全結合型ニューラルネットワークの中間層における演算に相当する。
ステップＳＶ３では、ステップＳＶ２で得られた演算結果を用いて、ＲｅＬＵ関数の演算が行われる。また、ＲｅＬＵ関数の演算結果は、アナログデジタル変換などによって、デジタル値に変換される。また、当該デジタル値が回路ＸＣＳに入力されることにより、回路ＸＣＳは、当該デジタル値に応じたアナログ電流をセルアレイＣＡに出力することができる。このとき、当該アナログ電流が出力層の演算に用いられる第２データとなる。
ステップＳＶ４では、演算回路ＭＡＣ５のセルアレイＣＡに含まれているセルＩＭ［１，１］乃至セルＩＭ［２５６、２５６］、及びセルＩＭｒ［１，１］乃至セルＩＭｒ［２５６、２５６］のそれぞれに、出力層の演算に用いる２５６×１０の第１データが保持される。なお、具体的には、当該第１データは、学習によって得られた値である。その後、回路ＸＣＳからセルアレイＣＡにアナログ電流を出力することによって、第１データと第２データとの積和演算を行うことができる。これが、全結合型ニューラルネットワークの出力層における演算に相当する。
ステップＳＶ５では、回路ＩＴＳから、１０個の演算結果のデータが出力される。なお、この１０個の演算結果のデータのそれぞれが、ステップＳＶ１において、入力された手書き文字の一致度に相当する。
演算回路ＭＡＣ５を用いて、上述した全結合型ニューラルネットワークのモデルで手書き文字認識を行ったところ、正答率は９３．２％となり、演算効率は１４８．２ＴＯＰＳ／Ｗとなった。
図４８のグラフは、上述した図４７の全結合型ニューラルネットワークのモデルにおける手書き文字認識において、セルＩＭに画像データが入力されてからの経過時間に対する、正答率の変化について示している。図４８より、画像データが入力されてから３０時間までは、９０％以上の正答率を維持することが確認できた。なお、図４８では、３０時間時点をＲｅｆｒｅｓｈ ｐｏｉｎｔと記載している。
また、図４９は、図４７の全結合型ニューラルネットワークの推論時における、演算回路ＭＡＣ５の消費電力の内訳を示している。図４９より、セルアレイＣＡでの消費電力は、全体の１０％程度であることが確認できた。
また、配線ＷＣＬの電位、及びセルＩＭに流れる電流量に対して、回路ＩＴＳ（読み出し回路）からセルＩＭまでの距離が与える影響を調べるため、シミュレーションを行った。図５０（Ａ）は、１本の配線ＷＣＬに電気的に接続されているセルＩＭの個数に対する、配線ＷＣＬの電位を示したシミュレーション結果であり、図５０（Ｂ）は、１本の配線ＷＣＬに電気的に接続されているセルＩＭの個数に対する、全てのセルＩＭから出力される電流量を示したシミュレーション結果である。なお、図５０（Ａ）、及び図５０（Ｂ）のそれぞれには、セルＩＭがＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の場合と、セルＩＭがトランジスタＦ５を有さない場合と、セルＩＭがトランジスタＦ５を有する場合と、を図示している。
なお、セルＩＭがＲＲＡＭである場合において、セルＩＭに含まれている抵抗変化素子の低抵抗状態における抵抗値ＲＬＲＳを１０ＭΩとしている。また、セルＩＭがトランジスタＦ５を有さない場合と、セルＩＭがトランジスタＦ５を有する場合と、において、１個のセルＩＭが出力する電流量ＩＣＥＬＬを１ｎＡとする。また、図５０（Ｂ）のグラフにおいて、縦軸は、正規化した電流量ＩＣＥＬＬ（Ｎｏｒｍａｌｉｚｅｄ ＩＣＥＬＬ）を示している。
図５０（Ａ）、及び図５０（Ｂ）の結果より、セルＩＭにトランジスタＦ５を設けていない場合では、配線ＷＣＬに電気的に接続されるセルＩＭの個数が概ね１．０×１０３個以上になったとき、配線ＷＣＬに流れる電流量が減少することが確認できた。一方で、セルＩＭにトランジスタＦ５を設けた場合では、１本の配線ＷＣＬに１．０×１０４個のセルＩＭを電気的に接続したときにおいても配線ＷＣＬに流れる電流量が低下しないことが確認できた。
下記表１に、本願出願人が開発した演算回路と、他の研究グループ（Ａ乃至Ｅ）などが開発した演算回路と、の比較を示す。また、図５１には、本出願人が開発した演算回路（ＭＡＣ５）に加えて、ＡＳＩＣ、ＦＰＧＡ、及びＧＰＵのそれぞれのベンチマークも示している。今回作製した演算回路ＭＡＣ５は、下表、及び図５１と比較して高い演算効率が得られていることが確認できた。
Figure 2022140373000029
なお、表１において、Ａの内容は、Ｑ． Ｌｉｕ ｅｔ ａｌ．， ＩＳＳＣＣ， ２０２０．を引用し、Ｂの内容は、Ｒ． Ｋｈａｄｄａｎ－Ａｌｊａｍｅｈ ｅｔ ａｌ．， ＶＬＳＩ， ２０２１．を引用し、Ｃの内容は、Ｓ． Ｄｕｔｔａ ｅｔ ａｌ．， ＩＥＤＭ， ２０２０．を引用し、Ｄの内容は、Ｅ． Ｅｓｍａｎｈｏｔｔｏ ｅｔ ａｌ．， ＩＥＤＭ， ２０２０．を引用し、Ｅの内容は、Ｄ． Ｓａｉｔｏ ｅｔ ａｌ．， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ． ６７， ｎｏ． １１．を引用している。
ＭＡＣ１：演算回路、ＭＡＣ２：演算回路、ＭＡＣ３：演算回路、ＭＡＣ５：演算回路、ＣＡ：セルアレイ、ＲＯＡ：領域、ＩＯＡ：領域、ＩＭ：セル、ＩＭｒ：セル、ＩＭｒｅｆ：セル、ＣＥＳ：回路、ＷＣＳ：回路、ＷＣＳａ：回路、ＸＣＳ：回路、ＸＣＳａ：回路、ＣＳ：電流源、ＣＳ１：電流源、ＣＳ２：電流源、ＣＳ３：電流源、ＣＳ４：電流源、ＷＳＤ：回路、ＳＷＤ：回路、ＳＷＳ１：回路、ＳＷＳ２：回路、ＩＴＳ：回路、ＩＴＲＺＤ：変換回路、ＩＭＳ：回路、ＷＳＬ：配線、ＸＣＬ：配線、ＷＣＬ：配線、ＷＣＬｒ：配線、ＳＷＬ１：配線、ＳＷＬ２：配線、ＯＬ：配線、ＶＥ：配線、ＣＶ：配線、ＤＷ：配線、ＶＩＮＩＬ１：配線、ＶＩＮＩＬ２：配線、ＶＤＤＬ：配線、ＶＷＬ：配線、ＶＴＬ：配線、ＶＴＨＬ：配線、ＶＢＬ：配線、Ｆ１：トランジスタ、Ｆ１ｒ：トランジスタ、Ｆ１ｍ：トランジスタ、Ｆ２：トランジスタ、Ｆ２ｒ：トランジスタ、Ｆ２ｍ：トランジスタ、Ｆ３：トランジスタ、Ｆ３ｒ：トランジスタ、Ｆ４：トランジスタ、Ｆ４ｒ：トランジスタ、Ｆ５：トランジスタ、Ｆ５ｒ：トランジスタ、Ｆ５ｍ：トランジスタ、Ｔｒ１：トランジスタ、Ｔｒ２：トランジスタ、Ｔｒ３：トランジスタ、ＴｒＳ：トランジスタ、ＴｒＯ：トランジスタ、Ｃ５：容量、Ｃ５ｒ：容量、Ｃ５ｍ：容量、Ｃ６：容量、ＣＭＩ：容量、ＰＤ：受光素子、ＳＷ：スイッチ、ＳＷＷ：スイッチ、ＳＷＸ：スイッチ、ＪＳ：受光素子、ＮＮ：ノード、ＮＮｒ：ノード、ＮＮｒｅｆ：ノード、ＮＤａ：ノード、ＮＤｂ：ノード、Ｔ１：端子、Ｔ２：端子、Ｃａ：出力端子、Ｃｂ：出力端子、Ｄ：出力端子、ＤＳＰ：表示部、ＰＸ：画素回路、ＤＲＶ：周辺回路、ＭＦＮＣ：機能回路、ＰＤＡ：センサ、ＳＬ：配線、ＧＬ：配線、ＳＮＣＬ：配線、ＢＳＬ：バス配線、ＳＩＣＬ：回路層、ＬＩＮＬ：配線層、ＯＳＬ：層、ＥＭＬ：層、ＰＸＡＬ：画素層、ＳＴ１：ステップ、ＳＴ２：ステップ、ＳＴ３：ステップ、ＳＴ４：ステップ、ＳＵ１：ステップ、ＳＵ２ａ：ステップ、ＳＵ２ｂ：ステップ、ＳＵ３ａ：ステップ、ＳＵ３ｂ：ステップ、ＳＵ３ｃ：ステップ、ＳＵ３ｄ：ステップ、ＳＵ３ｅ：ステップ、ＳＵ３ｆ：ステップ、ＳＵ３ｇ：ステップ、ＳＵ３ｈ：ステップ、ＳＵ３ｉ：ステップ、ＳＵ４：ステップ、ＳＵ５：ステップ、Ｓ２０１：ステップ、Ｓ２０２：ステップ、Ｓ２０３ａ：ステップ、Ｓ２０３ｂ：ステップ、Ｓ２０４ａ：ステップ、Ｓ２０４ｂ：ステップ、Ｓ２０５：ステップ、Ｓ２０６：ステップ、ＳＶ１：ステップ、ＳＶ２：ステップ、ＳＶ３：ステップ、ＳＶ４：ステップ、ＳＶ５：ステップ、ＭＥ：眼、ＧＬ１：配線、ＧＬ２：配線、ＧＬ３：配線、Ｖ０：配線、ＡＮＯ：配線、ＶＣＯＭ：配線、ＩＬＧ：回路、ＷＬＧ：回路、ＸＬＧ：回路、ＬＹ１：層、ＬＹ２：層、ＬＹ３：層、１１：ソースドライバ回路、１２：デジタルアナログ変換回路、１３：ゲートドライバ回路、１４：レベルシフタ、２１：記憶装置、２２：ＧＰＵ、２２ａ：色ムラ補正、２２ｂ：アップコンバート、２３：ＥＬ補正回路、２４：タイミングコントローラ、２５：ＣＰＵ、２７：電源回路、３０：駆動回路、４１ａ：配線、４１ｂ：配線、５０：比較部、５１ａ：入力端子、５１ｂ：入力端子、６０：制御部、６１：符号生成部、６２：デジタル信号生成部、７０ａ：ＤＡ変換部、７０ｂ：ＤＡ変換部、８０：画素、８５Ｒ：正孔注入層、８５Ｇ：正孔注入層、８５Ｂ：正孔注入層、８６Ｒ：正孔輸送層、８６Ｇ：正孔輸送層、８６Ｂ：正孔輸送層、８６ＰＤ：正孔輸送層、８７Ｒ：発光層、８７Ｇ：発光層、８７Ｂ：発光層、８８Ｒ：電子輸送層、８８Ｇ：電子輸送層、８８Ｂ：電子輸送層、８８ＰＤ：電子輸送層、８９：共通層、９０：受光層、９１：保護層、９２：絶縁層、１００Ａ：表示装置、１００Ｂ：表示装置、１００Ｃ：表示装置、１０２：基板、１１１：絶縁体、１１２：絶縁体、１１２ａ：絶縁体、１１２ｂ：絶縁体、１１３：絶縁体、１１３ａ：絶縁体、１１３ｂ：絶縁体、１１３ｃ：絶縁体、１２１ａ：導電体、１２１ｂ：導電体、１２１ｃ：導電体、１２１Ｒ：導電体、１２１Ｇ：導電体、１２１Ｂ：導電体、１２１ＰＤ：導電体、１２２：導電体、１２３：導電体、１４１ａ：ＥＬ層、１４１ｂ：ＥＬ層、１４１ｃ：ＥＬ層、１４２：ＥＬ層、１５０：発光デバイス、１５０ａ：発光デバイス、１５０ｂ：発光デバイス、１５０ｃ：発光デバイス、１５０Ｒ：発光デバイス、１５０Ｇ：発光デバイス、１５０Ｂ：発光デバイス、１５０ＩＲ：発光デバイス、１６０：受光素子、１６１：樹脂層、１６２ａ：着色層、１６２ｂ：着色層、１６２ｃ：着色層、１６３：ブラックマトリクス、１６４：接着層、１６５：接着層、２００：トランジスタ、２０２：絶縁体、２１０：基板、２１４：絶縁体、２１６：導電体、２１８：導電体、２２０：絶縁体、２２２：絶縁体、２２４：絶縁体、２２６：絶縁体、２２８：導電体、２３０：導電体、２５０：絶縁体、２５２：絶縁体、２５６：導電体、３００：トランジスタ、３１０：基板、３１２：素子分離層、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３１７：絶縁体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７６：導電体、３８０：絶縁体、４００：画素回路、４００Ａ：画素回路、４００Ｂ：画素回路、４００Ｃ：画素回路、４００Ｄ：画素回路、４００Ｅ：画素回路、４００Ｆ：画素回路、４００Ｇ：画素回路、４００Ｈ：画素回路、５００：トランジスタ、５００Ａ：トランジスタ、５００Ｂ：トランジスタ、５００Ｃ：トランジスタ、５００Ｄ：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｂａ：領域、５３０ｂｂ：領域、５３０ｂｃ：領域、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４１：絶縁体、５４１ａ：絶縁体、５４１ｂ：絶縁体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４４：絶縁体、５５０：絶縁体、５５０ａ：絶縁体、５５０ｂ：絶縁体、５５２：絶縁体、５５４：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７１：絶縁体、５７１ａ：絶縁体、５７１ｂ：絶縁体、５７４：絶縁体、５７６：絶縁体、５８０：絶縁体、５８１：絶縁体、６００：容量、６００Ａ：容量、１２８０：表示モジュール、１２８１：表示部、１２９０：ＦＰＣ、１２８３：画素回路部、１２８３ａ：画素回路、１２８４：画素部、１２８４ａ：画素、１２８５：端子部、１２８６：配線部、１２９１：基板、１２９２：基板、１４３０ａ：発光デバイス、１４３０ｂ：発光デバイス、１４３０ｃ：発光デバイス、４４００ａ：発光ユニット、４４００ｂ：発光ユニット、４４１１：発光層、４４１２：発光層、４４１３：発光層、４４２０：層、４４３０：層、４４４０：中間層、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６０００：表示モジュール、６００１：上部カバー、６００２：下部カバー、６００５：ＦＰＣ、６００６：表示装置、６００９：フレーム、６０１０：プリント基板、６０１１：バッテリ、６０１５：発光部、６０１６：受光部、６０１７ａ：導光部、６０１７ｂ：導光部、６０１８：光、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５１０：保護部材、６５１１：表示パネル、６５１２：光学部材、６５１３：タッチセンサパネル、６５１５：ＦＰＣ、６５１６：ＩＣ、６５１７：プリント基板、６５１８：バッテリ、８０００：カメラ、８００１：筐体、８００２：表示部、８００３：操作ボタン、８００４：シャッターボタン、８００６：レンズ、８１００：ファインダー、８１０１：筐体、８１０２：表示部、８１０３：ボタン、８２００：ヘッドマウントディスプレイ、８２０１：装着部、８２０２：レンズ、８２０３：本体、８２０４：表示部、８２０５：ケーブル、８２０６：バッテリ、８３００：ヘッドマウントディスプレイ、８３０１：筐体、８３０２：表示部、８３０３：操作ボタン、８３０４：固定具、８３０５：レンズ、８３０６：ダイヤル、８３０７：ダイヤル、８３０８：駆動部、８３１０：ユーザ、８３１１：ユーザ

Claims (14)

  1. 第１セルと、第２セルと、第３セルと、第４セルと、回路と、変換回路と、第１配線と、第２配線と、第３配線と、第４配線と、を有し、
    前記第１セルは、前記第１配線と、前記第３配線と、に電気的に接続され、
    前記第２セルは、前記第２配線と、前記第３配線と、に電気的に接続され、
    前記第３セルは、前記第１配線と、前記第４配線と、に電気的に接続され、
    前記第４セルは、前記第２配線と、前記第４配線と、に電気的に接続され、
    前記回路は、前記第１配線と、前記第２配線と、に電気的に接続され、
    前記変換回路の第１入力端子は、前記第１配線に電気的に接続され、
    前記変換回路の第２入力端子は、前記第２配線に電気的に接続され、
    前記回路は、
    前記第１配線を介して前記第１セルに２つの第１データの一方を送信する機能と、
    前記第１配線を介して前記第３セルに第３データを送信する機能と、
    前記第２配線を介して前記第２セルに前記２つの第１データの他方を送信する機能と、
    前記第２配線を介して前記第４セルに前記第３データを送信する機能と、を有し、
    前記第３配線は、前記第１セルおよび前記第２セルに第２データを送信する機能を有し、
    前記第４配線は、前記第３セルおよび前記第４セルに第４データを送信する機能を有し、
    前記第１セルは、２つの第１データの一方に応じた第１電位を保持する機能と、前記２つの第１データの一方と前記第３配線から前記第１セルに入力される第２データとの積に応じた第１電流を前記第１配線に流す機能を有し、
    前記第２セルは、前記２つの第１データの他方に応じた第２電位を保持する機能と、前記２つの第１データの他方と前記第３配線から前記第２セルに入力される前記第２データとの積に応じた第２電流を前記第２配線に流す機能を有し、
    前記２つの第１データのいずれか一、又は両方の値は０であり、
    前記第３セルは、第３データに応じた第３電位を保持する機能と、前記第３データと前記第４配線から前記第３セルに入力される第４データとの積に応じた第３電流を前記第１配線に流す機能を有し、
    前記第４セルは、前記第３データに応じた前記第３電位を保持する機能と、前記第３データと前記第４配線から前記第４セルに入力される前記第４データとの積に応じた第４電流を前記第２配線に流す機能を有し、
    前記変換回路は、前記変換回路の第１入力端子に入力される前記第１電流と前記第３電流の和と、前記変換回路の第２入力端子に入力される前記第２電流と前記第４電流の和と、の差分電流に応じた電圧を、前記変換回路の出力端子に出力する機能を有する、
    半導体装置。
  2. 請求項１において、
    前記変換回路は、前記第１データと、前記第２データとの積和に応じた電圧値を出力する、
    半導体装置。
  3. 請求項１、又は請求項２において、
    第１参照セルと、第２参照セルと、を有し、
    前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、第１容量と、を有し、
    前記第１参照セルと、前記第２参照セルと、のそれぞれは、第３トランジスタと、第４トランジスタと、第２容量と、を有し、
    前記第２トランジスタと、前記第４トランジスタと、のそれぞれは、サブスレショルド領域の範囲で動作する電流を流す機能を有し、
    前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれにおいて、
    前記第１トランジスタのソース又はドレインの一方は、前記第２トランジスタのゲートと、前記第１容量の第１端子と、に電気的に接続され、
    前記第１セルにおいて、
    前記第１トランジスタのソース又はドレインの他方は、前記第２トランジスタのソース又はドレインの一方と、前記第１配線と、に電気的に接続され、
    前記第１容量の第２端子は、前記第３配線に電気的に接続され、
    前記第２セルにおいて、
    前記第１トランジスタのソース又はドレインの他方は、前記第２トランジスタのソース又はドレインの一方と、前記第２配線と、に電気的に接続され、
    前記第１容量の第２端子は、前記第３配線に電気的に接続され、
    前記第３セルにおいて、
    前記第１トランジスタのソース又はドレインの他方は、前記第２トランジスタのソース又はドレインの一方と、前記第１配線と、に電気的に接続され、
    前記第１容量の第２端子は、前記第４配線に電気的に接続され、
    前記第４セルにおいて、
    前記第１トランジスタのソース又はドレインの他方は、前記第２トランジスタのソース又はドレインの一方と、前記第２配線と、に電気的に接続され、
    前記第１容量の第２端子は、前記第４配線に電気的に接続され、
    前記第１参照セル、及び前記第２参照セルにおいて、
    前記第３トランジスタのソース又はドレインの一方は、前記第４トランジスタのゲートと、前記第２容量の第１端子と、に電気的に接続され、
    前記第１参照セルにおいて、
    前記第３トランジスタのソース又はドレインの他方は、前記第４トランジスタのソース又はドレインの一方と、前記第３配線と、に電気的に接続され、
    前記第２容量の第２端子は、前記第３配線に電気的に接続され、
    前記第２参照セルにおいて、
    前記第３トランジスタのソース又はドレインの他方は、前記第４トランジスタのソース又はドレインの一方と、前記第４配線と、に電気的に接続され、
    前記第２容量の第２端子は、前記第４配線に電気的に接続されている、
    半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    第１層と、第２層と、を有し、
    前記第１層は、前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、を有し、
    前記第２層は、受光素子を有し、
    前記第２層は、前記第１層の上方に位置し、
    前記受光素子は、前記第３配線に電気的に接続され、
    前記受光素子は、光を受光することで、前記光の強度に応じた電流を発生させる機能と、前記電流を、前記第３データとして、前記第３配線に流す機能を有する、
    半導体装置。
  5. 請求項４の半導体装置と、発光デバイスと、を有し、
    前記発光デバイスは、前記第２層に含まれている、
    表示装置。
  6. 請求項５の表示装置と、筐体と、を有する、電子機器。
  7. 第１セルと、第２セルと、第３セルと、第４セルと、変換回路と、第１配線と、第２配線と、第３配線と、第４配線と、を有し、
    前記第１セルは、前記第１配線と、前記第３配線と、に電気的に接続され、
    前記第２セルは、前記第２配線と、前記第３配線と、に電気的に接続され、
    前記第３セルは、前記第１配線と、前記第４配線と、に電気的に接続され、
    前記第４セルは、前記第２配線と、前記第４配線と、に電気的に接続され、
    前記変換回路の第１入力端子は、前記第１配線に電気的に接続され、
    前記変換回路の第２入力端子は、前記第２配線に電気的に接続されている、半導体装置の動作方法であって、
    第１ステップと、第２ステップと、第３ステップと、第４ステップと、を有し、
    前記第１ステップは、前記第１セルに、２つの第１データの一方に応じた第１電位を書き込むステップと、前記第２セルに前記２つの第１データの他方に応じた第２電位を書き込むステップと、を有し、
    前記第２ステップは、前記第３セルと前記第４セルとのそれぞれに、第３データに応じた第３電位を書き込むステップを有し、
    前記第３ステップは、第２データを前記第３配線に送信するステップと、第４データを前記第４配線に送信するステップと、を有し、
    前記第４ステップは、
    前記第１セルが、前記２つの第１データの一方と、前記第２データと、の積に応じた第１電流を前記第１配線に流すステップと、
    前記第２セルが、前記２つの第１データの他方と、前記第２データと、の積に応じた第２電流を前記第２配線に流すステップと、
    前記第３セルが、前記第３データと、前記第４データと、の積に応じた第３電流を前記第１配線に流すステップと、
    前記第４セルが、前記第３データと、前記第４データと、の前記積に応じた第４電流を前記第２配線に流すステップと、
    前記変換回路が、前記変換回路の第１入力端子に入力される前記第１電流と前記第３電流の和と、前記変換回路の第２入力端子に入力される前記第２電流と前記第４電流の和と、の差分電流に応じた電圧を、前記変換回路の出力端子に出力するステップと、を有する、
    半導体装置の動作方法。
  8. 第１セルと、第２セルと、第３セルと、第４セルと、変換回路と、第１配線と、第２配線と、第３配線と、第４配線と、を有し、
    前記第１セルは、前記第１配線と、前記第３配線と、に電気的に接続され、
    前記第２セルは、前記第２配線と、前記第３配線と、に電気的に接続され、
    前記第３セルは、前記第１配線と、前記第４配線と、に電気的に接続され、
    前記第４セルは、前記第２配線と、前記第４配線と、に電気的に接続され、
    前記変換回路の第１入力端子は、前記第１配線に電気的に接続され、
    前記変換回路の第２入力端子は、前記第２配線に電気的に接続されている、半導体装置の動作方法であって、
    前記半導体装置には、第１データと、第２データと、第３データと、第４データと、が入力され、
    前記第１データは、２つのデータを有し、
    前記２つのデータのいずれか一、又は両方の値は０であり、
    前記２つのデータの一方は、前記第１配線から前記第１セルに入力されるデータであり、
    前記２つのデータの他方は、前記第２配線から前記第２セルに入力されるデータであり、
    前記第２データは、前記第３配線から前記第１セル及び前記第２セルに入力されるデータであり、
    前記第３データは、前記第１配線から前記第３セルに入力され、かつ前記第２配線から前記第４セルに入力されるデータであり、
    前記第４データは、前記第４配線から前記第３セル及び前記第４セルに入力されるデータであり、
    第１ステップと、第２ステップと、を有し、
    前記第１ステップは、
    前記第１セルに、前記２つのデータの一方に応じた第１電位が保持されて、前記２つのデータの一方と、前記第３配線から前記第１セルに入力される前記第２データと、の積に応じた第１電流が、前記第１セルから前記第１配線に流されるステップと、
    前記第２セルに前記２つのデータの他方に応じた第２電位が保持されて、前記２つのデータの他方と、前記第３配線から前記第２セルに入力される前記第２データと、の積に応じた第２電流が、前記第２セルから前記第２配線に流されるステップと、
    前記第３セルに、前記第３データに応じた第３電位が保持されて、前記第３データと、前記第４配線から前記第３セルに入力される前記第４データと、の積に応じた第３電流が、前記第３セルから前記第１配線に流されるステップと、
    前記第４セルに、前記第３データに応じた前記第３電位が保持されて、前記第３データと、前記第４配線から前記第４セルに入力される前記第４データと、の積に応じた第４電流が、前記第４セルから前記第２配線に流されるステップと、を有し、
    前記第２ステップは、前記変換回路が、前記変換回路の第１入力端子に入力される前記第１電流と前記第３電流の和と、前記変換回路の第２入力端子に入力される前記第２電流と前記第４電流の和と、の差分電流に応じた電圧を、前記変換回路の出力端子に出力するステップを有する、
    半導体装置の動作方法。
  9. 請求項８において、
    第３ステップと、第４ステップと、第５ステップと、第６ステップと、第７ステップと、第８ステップと、を有し、
    前記第３ステップは、第１モード、第２モード、及び第３モードのいずれか一が選択されるステップを有し、
    前記第４ステップは、
    前記第３ステップにおいて前記第１モードが選択された場合に、前記第６ステップに移行するステップと、
    前記第３ステップにおいて前記第１モードが選択されなかった場合に、前記第５ステップに移行するステップと、を有し、
    前記第５ステップは、
    前記第３ステップにおいて前記第２モードが選択された場合に、前記第７ステップに移行するステップと、
    前記第３ステップにおいて前記第２モードが選択されなかった場合に、前記第８ステップに移行するステップと、を有し、
    前記第６ステップは、前記第４データをＤＸＬに設定するステップを有し、
    前記第７ステップは、前記第４データをＤＸＭに設定するステップを有し、
    前記第８ステップは、前記第４データをＤＸＳに設定するステップを有し、
    前記ＤＸＬは、前記ＤＸＭ、及び前記ＤＸＳよりも大きい値であり、
    前記ＤＸＭは、前記ＤＸＳよりも大きい値であり、
    前記ＤＸＳは、正の値であり、
    前記第６ステップ、前記第７ステップ、及び前記第８ステップのいずれか一が行われた後に、前記第１ステップ、及び前記第２ステップが行われる、
    半導体装置の動作方法。
  10. 請求項８において、
    第３ステップと、第４ステップと、第５ステップと、第６ステップと、第７ステップと、第８ステップと、を有し、
    前記第３ステップは、第１モード、第２モード、及び第３モードのいずれか一が選択されるステップを有し、
    前記第４ステップは、
    前記第３ステップにおいて前記第１モードが選択された場合に、前記第６ステップに移行するステップと、
    前記第３ステップにおいて前記第１モードが選択されなかった場合に、前記第５ステップに移行するステップと、を有し、
    前記第５ステップは、
    前記第３ステップにおいて前記第２モードが選択された場合に、前記第７ステップに移行するステップと、
    前記第３ステップにおいて前記第２モードが選択されなかった場合に、前記第８ステップに移行するステップと、を有し、
    前記第６ステップは、前記第３データをＤＷＬに設定するステップを有し、
    前記第７ステップは、前記第３データをＤＷＭに設定するステップを有し、
    前記第８ステップは、前記第３データをＤＷＳに設定するステップを有し、
    前記ＤＷＬは、前記ＤＷＭ、及び前記ＤＷＳよりも大きい値であり、
    前記ＤＷＭは、前記ＤＷＳよりも大きい値であり、
    前記ＤＷＳは、正の値であり、
    前記第６ステップ、前記第７ステップ、及び前記第８ステップのいずれか一が行われた後に、前記第１ステップ、及び前記第２ステップが行われる、
    半導体装置の動作方法。
  11. 第１セルと、第２セルと、複数の第３セルと、複数の第４セルと、変換回路と、第１配線と、第２配線と、第３配線と、複数の第４配線と、を有し、
    前記第１セルは、前記第１配線と、前記第３配線と、に電気的に接続され、
    前記第２セルは、前記第２配線と、前記第３配線と、に電気的に接続され、
    複数の前記第３セルのそれぞれは、前記第１配線に電気的に接続され、
    複数の前記第３セルは、複数の前記第４配線に一対一で電気的に接続され、
    複数の前記第４セルのそれぞれは、前記第２配線に電気的に接続され、
    複数の前記の第４セルは、複数の前記第４配線に一対一で電気的に接続され、
    前記変換回路の第１入力端子は、前記第１配線に電気的に接続され、
    前記変換回路の第２入力端子は、前記第２配線に電気的に接続されている、半導体装置の動作方法であって、
    前記半導体装置には、第１データと、第２データと、第３データと、第４データと、が入力され、
    前記第１データは、２つのデータを有し、
    前記２つのデータのいずれか一、又は両方の値は０であり、
    前記２つのデータの一方は、前記第１配線から前記第１セルに入力されるデータであり、
    前記２つのデータの他方は、前記第２配線から前記第２セルに入力されるデータであり、
    前記第２データは、前記第３配線から前記第１セル及び前記第２セルに入力されるデータであり、
    前記第３データは、前記第１配線から複数の前記第３セルに入力され、かつ前記第２配線から複数の前記第４セルに入力されるデータであり、
    前記第４データは、前記第４配線から前記第３セル及び前記第４セルに入力されるデータであり、
    第１ステップと、第２ステップと、を有し、
    前記第１ステップは、
    前記第１セルに、前記２つのデータの一方に応じた第１電位が保持されて、前記２つのデータの一方と、前記第３配線から前記第１セルに入力される前記第２データと、の積に応じた第１電流が、前記第１セルから前記第１配線に流されるステップと、
    前記第２セルに、前記２つのデータの他方に応じた第２電位が保持されて、前記２つのデータの他方と、前記第３配線から前記第２セルに入力される前記第２データと、の積に応じた第２電流が、前記第２セルから前記第２配線に流されるステップと、
    複数の前記第３セルのそれぞれに前記第３データに応じた第３電位が保持されて、前記第３データと、前記第４配線から前記第３セルに入力される前記第４データと、の積に応じた第３電流が、複数の前記第３セルのそれぞれから前記第１配線に流されるステップと、
    複数の前記第４セルのそれぞれに前記第３データに応じた前記第３電位が保持されて、前記第３データと、前記第４配線から前記第４セルに入力される前記第４データと、の積に応じた第４電流が、複数の前記第４セルのそれぞれから前記第２配線に流されるステップと、を有し、
    前記第２ステップは、前記変換回路が前記変換回路の第１入力端子に入力される電流量と、前記変換回路の第２入力端子に入力される電流量と、の差分電流に応じた電圧を、前記変換回路の出力端子に出力するステップを有する、
    半導体装置の動作方法。
  12. 請求項１１において、
    第３ステップと、第４ステップと、第５ステップと、第６ステップと、第７ステップと、第８ステップと、を有し、
    前記第３ステップは、第１モード、第２モード、及び第３モードのいずれか一が選択されるステップを有し、
    前記第４ステップは、
    前記第３ステップにおいて前記第１モードが選択された場合に、前記第６ステップに移行するステップと、
    前記第３ステップにおいて前記第１モードが選択されなかった場合に、前記第５ステップに移行するステップと、を有し、
    前記第５ステップは、
    前記第３ステップにおいて前記第２モードが選択された場合に、前記第７ステップに移行するステップと、
    前記第３ステップにおいて前記第２モードが選択されなかった場合に、前記第８ステップに移行するステップと、を有し、
    前記第６ステップは、前記第４データを入力する前記第４配線の配線数をＲＬに設定するステップを有し、
    前記第７ステップは、前記第４データを入力する前記第４配線の配線数をＲＭに設定するステップを有し、
    前記第８ステップは、前記第４データを入力する前記第４配線の配線数をＲＳに設定するステップを有し、
    前記ＲＬは、前記ＲＭ、及び前記ＲＳよりも大きい正の整数であり、
    前記ＲＭは、前記ＲＳよりも大きい正の整数であり、
    前記ＲＳは、正の整数であり、
    前記第６ステップ、前記第７ステップ、及び前記第８ステップのいずれか一が行われた後に、前記第１ステップ、及び前記第２ステップが行われる、
    半導体装置の動作方法。
  13. 請求項９、請求項１０、及び請求項１２のいずれか一において、
    前記半導体装置が行う演算処理が、画像を用いた認証動作であった場合、前記第３ステップにおいて、前記第１モードが選択される、
    半導体装置の動作方法。
  14. 請求項９、請求項１０、及び請求項１２のいずれか一において、
    前記第３ステップにおいて、前記半導体装置に供給される電力から判断して、前記第１モード、前記第２モード、及び前記第３モードのいずれか一が選択される、
    半導体装置の動作方法。
JP2022035839A 2021-03-11 2022-03-09 半導体装置、表示装置、電子機器、及び半導体装置の動作方法 Pending JP2022140373A (ja)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2021039484 2021-03-11
JP2021039484 2021-03-11
JP2021046105 2021-03-19
JP2021046105 2021-03-19
JP2021120665 2021-07-21
JP2021120665 2021-07-21

Publications (1)

Publication Number Publication Date
JP2022140373A true JP2022140373A (ja) 2022-09-26

Family

ID=83194336

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022035839A Pending JP2022140373A (ja) 2021-03-11 2022-03-09 半導体装置、表示装置、電子機器、及び半導体装置の動作方法

Country Status (2)

Country Link
US (1) US11594176B2 (ja)
JP (1) JP2022140373A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021009591A1 (ja) * 2019-07-12 2021-01-21
US11792900B2 (en) * 2021-11-08 2023-10-17 Richtek Technology Corp. High resolution dimmer circuit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0467259A (ja) 1990-07-09 1992-03-03 Hitachi Ltd 情報処理装置
JPH11341347A (ja) * 1998-05-11 1999-12-10 Newcore Technol Inc 信号変換処理装置
ATE542176T1 (de) * 2003-10-16 2012-02-15 Canon Kk Betriebsschaltung und betriebssteuerverfahren dafür
US9716852B2 (en) 2015-04-03 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Broadcast system
JP6674838B2 (ja) 2015-05-21 2020-04-01 株式会社半導体エネルギー研究所 電子装置
WO2017037568A1 (en) 2015-08-31 2017-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or electronic device including the semiconductor device
WO2017068491A1 (en) 2015-10-23 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2017068490A1 (en) 2015-10-23 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
CN108701480B (zh) 2016-03-10 2022-10-14 株式会社半导体能源研究所 半导体装置
CN109643514B (zh) 2016-08-26 2023-04-04 株式会社半导体能源研究所 显示装置及电子设备

Also Published As

Publication number Publication date
US11594176B2 (en) 2023-02-28
US20220293049A1 (en) 2022-09-15

Similar Documents

Publication Publication Date Title
JP7224520B2 (ja) 半導体装置
TW201705427A (zh) 半導體裝置及電子裝置
JP2022140373A (ja) 半導体装置、表示装置、電子機器、及び半導体装置の動作方法
JP7171869B2 (ja) 半導体装置
KR20200044040A (ko) 반도체 장치 및 반도체 장치의 제작 방법
CN113383342A (zh) 半导体装置及电子设备
WO2022118151A1 (ja) 表示システム、及び電子機器
WO2021130595A1 (ja) 半導体装置、及び電子機器
WO2022229789A1 (ja) 半導体装置、表示装置、及び電子機器
CN113826103A (zh) 半导体装置及电子设备
US20240237435A1 (en) Semiconductor Device, Display Apparatus, and Electronic Device
WO2022162490A1 (ja) 表示装置、及び電子機器
WO2022248972A1 (ja) 半導体装置、表示装置、及び電子機器
US20240179987A1 (en) Display Apparatus, Electronic Device, and Method of Manufacturing Semiconductor Device
US20240161695A1 (en) Display apparatus and electronic device
US20240234310A1 (en) Semiconductor device
WO2022248963A1 (ja) 半導体装置
WO2022167893A1 (ja) 半導体装置
WO2023073479A1 (ja) 表示装置、及び電子機器
WO2023148580A1 (ja) 半導体装置の動作方法
WO2022029542A1 (ja) 半導体装置
WO2022249001A1 (ja) 半導体装置、表示装置、及び電子機器
WO2023002291A1 (ja) 半導体装置
CN117678011A (zh) 电子设备及电子设备的工作方法
KR20230141798A (ko) 표시 장치의 제작 방법