CN113614727A - Ai系统及ai系统的工作方法 - Google Patents
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Abstract
提供一种从电路图或示出电路结构的文件制作网表的系统。本发明的一个方式是一种包括第一电子设备的AI系统，第一电子设备包括输入/输出接口、控制部及第一转换部，输入/输出接口与控制部电连接，第一转换部与控制部电连接。输入/输出接口具有将由于使用者的操作而生成的输入数据发送到控制部的功能，控制部具有将输入数据发送到第一转换部的功能。注意，输入数据为描绘了电路结构的电路图或示出了电路结构的文档文件。第一转换部包括构成神经网络的电路，第一转换部使用第一转换部的神经网络将输入数据转换为网表。
Description
技术领域
本发明的一个方式涉及一种AI系统及AI系统的工作方法。
本发明的一个方式不限定于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。因此，具体而言，作为本说明书所公开的本发明的一个方式的技术领域的例子可以举出半导体装置、显示装置、液晶显示装置、发光装置、蓄电装置、摄像装置、存储装置、信号处理装置、处理器、电子设备、系统、它们的驱动方法、它们的制造方法或它们的检查方法。
背景技术
人工神经网络(以下称为神经网络)是以神经网络为模型的信息处理系统。被期待着通过利用神经网络可以实现比现有的诺依曼型计算机更高性能的计算机，近年来，已开展对在电子电路上构成神经网络的各种研究工作。
例如，专利文献1公开了一种控制系统，其中将二次电池的充电特性转换为图像用数据，使用卷积神经网络(CNN)从该图像用数据判断二次电池的正常特性和异常特性。另外，例如，专利文献2公开了一种系统，其中使用神经网络等分析文献数据。
[先行技术文献]
[专利文献]
[专利文献1]国际公开第2019/021095号
[专利文献2]日本专利申请公开第2018-49430号公报
发明内容
发明所要解决的技术问题
在制造电子设备、半导体装置、半导体晶片等时，例如，预先决定它们的规格，基于该规格制作电路图。然而，即便规格相同，布线、电路元件等的方向、配置等的设计也有时根据电路图的制作者不同。因此，即便规格及电路结构相同，电路图的外观也有时不同。
就是说，即便规格及电路结构相同，根据其电路的描绘方式电路图可能有很多图案。因此，当使用AI(Artificial Intelligence：人工智能)等的图像识别处理例如对某个数据库内以电路图为输入图像进行图像检索时，即便在该数据库内存在其规格及电路结构与该电路图相同的电路，有时其外观也与输入图像不同，从而该数据库内的电路作为图像检索结果不输出。
本发明的一个方式的目的之一是提供一种将示出电路结构的图像或文件转换为网表(net list)的AI系统。本发明的另一个方式的目的之一是提供一种能够检索电路结构的AI系统。本发明的另一个方式的目的之一是提供一种新颖的AI系统。本发明的另一个方式的目的之一是提供一种新颖的AI系统的工作方法。
注意，本发明的一个方式的目的不局限于上述目的。上述列举的目的并不妨碍其他目的的存在。另外，其他目的是上面没有提到而将在下面的记载中进行说明的目的。本领域技术人员可以从说明书或附图等的记载中导出并适当抽出上面没有提到的目的。此外，本发明的一个方式实现上述目的及其他目的中的至少一个目的。此外，本发明的一个方式并不需要实现所有的上述目的及其他目的。
解决技术问题的手段
(1)
本发明的一个方式是一种包括第一电子设备的AI系统，第一电子设备包括输入/输出接口、控制部及第一转换部。输入/输出接口与控制部电连接，第一转换部与控制部电连接。此外，输入/输出接口具有将由于使用者的操作而生成的输入数据发送到控制部的功能，控制部具有将输入数据发送到第一转换部的功能。第一转换部包括构成神经网络的电路，第一转换部具有由于神经网络将输入数据转换为第一网表的功能。注意，输入数据为描绘了电路结构的电路图或示出了电路结构的文档文件。
(2)
本发明的另一个方式是一种具有上述(1)的结构的AI系统，第一电子设备也可以包括第一数据库及第二数据库。第一数据库与控制部电连接，第二数据库与控制部电连接。第一数据库储存有第二网表，第二数据库储存有与第二网表关联的文献数据。控制部具有如下功能：以第一数据库为对象而检索第一网表的电路结构；以及在第一网表的电路结构的检索中，当检索到第二网表时，从第二数据库读出文献数据并将该数据输出到输入/输出接口。
(3)
本发明的另一个方式是一种具有上述(1)的结构的包括第二电子设备的AI系统，第一电子设备也可以包括外部接口，第二电子设备也可以包括第三数据库及第四数据库。第三数据库与外部接口电连接，第四数据库与外部接口电连接，第三数据库储存有第二网表，第四数据库储存有与第二网表关联的文献数据。控制部通过外部接口与第二电子设备进行通信，控制部具有如下功能：以第三数据库为对象而检索第一网表的电路结构；以及在第一网表的电路结构的检索中，当从第三数据库检索到第二网表时，从第四数据库读出文献数据并将该数据输出到输入/输出接口。
(4)
本发明的另一个方式是一种包括第一电子设备及第二电子设备的AI系统，第一电子设备包括输入/输出接口、控制部及外部接口，第二电子设备包括第二转换部。输入/输出接口与控制部电连接，外部接口与控制部及第二电子设备的第二转换部电连接。此外，输入/输出接口具有将由于使用者的操作而生成的输入数据发送到控制部的功能，控制部具有将输入数据通过外部接口发送到第二电子设备的第二转换部的功能。第二转换部包括构成神经网络的电路，第二转换部具有由于神经网络将输入数据转换为第一网表的功能，控制部具有通过外部接口从第二电子设备取得第一网表的功能。注意，输入数据为描绘了电路结构的电路图或示出了电路结构的文档文件。
(5)
本发明的另一个方式是一种具有上述(4)的结构的AI系统，第二电子设备也可以包括第三数据库及第四数据库。第三数据库与外部接口电连接，第四数据库与外部接口电连接。此外，第三数据库储存有第二网表，第四数据库储存有与第二网表关联的文献数据。控制部通过外部接口与第二电子设备进行通信，控制部具有如下功能：以第三数据库为对象而检索第一网表的电路结构；以及在第一网表的电路结构的检索中，当从第三数据库检索到第二网表时，从第四数据库读出文献数据并将该数据输出到输入/输出接口。
(6)
本发明的另一个方式是一种AI系统的工作方法，AI系统包括输入/输出接口、控制部及第一转换部。第一转换部包括构成神经网络的电路，输入/输出接口与控制部电连接，第一转换部与控制部电连接。AI系统的工作方法包括第一至第三步骤。第一步骤包括使用者所生成的输入数据被输入到控制部的步骤，第二步骤包括由于第一转换部的神经网络将输入数据转换为第一网表的步骤，第三步骤包括通过控制部输出到输入/输出接口的步骤。
(7)
本发明的另一个方式的上述(6)的工作方法也可以包括第四至第六步骤。AI系统包括第一数据库及第二数据库，并且第一数据库与控制部电连接，第二数据库与控制部电连接。第一数据库储存有第二网表，第二数据库储存有与第二网表关联的文献数据。第四步骤包括以第一数据库为对象而检索第一网表的电路结构的步骤，第五步骤包括当在第四步骤中从第一数据库检索到第二网表时，从第二数据库读出文献数据并将该数据输出到输入/输出接口的步骤，第六步骤包括当在第四步骤中从第一数据库检索不到第二网表时，控制部将从第一数据库检索不到第一网表的信息输出到输入/输出接口的步骤。
注意，在本说明书等中，半导体装置是指利用半导体特性的装置以及包括半导体元件(晶体管、二极管、光电二极管等)的电路及包括该电路的装置等。另外，半导体装置是指能够利用半导体特性而发挥作用的所有装置。例如，作为半导体装置的例子，有集成电路、具备集成电路的芯片、封装中容纳有芯片的电子构件。另外，存储装置、显示装置、发光装置、照明装置以及电子设备等本身是半导体装置，或者有时包括半导体装置。
另外，在本说明书等中，当记载为“X与Y连接”时，表示在本说明书等中公开了如下情况：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，不局限于附图或文中所示的连接关系，例如其他的连接关系也在附图或文中所记载的范围内记载。X和Y都是对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
作为X和Y电连接的情况的一个例子，可以在X和Y之间连接一个以上的能够电连接X和Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示器件、发光器件、负载等)。此外，开关具有控制开启或关闭的功能。换言之，通过使开关处于导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过。
作为X与Y在功能上连接的情况的一个例子，例如可以在X与Y之间连接有一个以上的能够在功能上连接X与Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(数字模拟转换电路、模拟数字转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转移电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振幅或电流量等的电路、运算放大器、差分放大电路、源极跟随电路、缓冲电路等)、信号产生电路、存储电路、控制电路等)。注意，例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，就可以说X与Y在功能上是连接着的。
此外，当明确地记载为“X与Y电连接”时，包括如下情况：X与Y电连接的情况(换言之，以中间夹有其他元件或其他电路的方式连接X与Y的情况)；X与Y在功能上连接的情况(换言之，以中间夹有其他电路的方式功能上连接X与Y的情况)；以及X与Y直接连接的情况(换言之，以中间不夹有其他元件或其他电路的方式连接X与Y的情况)。换言之，当明确记载有“电连接”时，与只明确记载有“连接”的情况相同。
例如，可以表现为“X、Y、晶体管的源极(或第一端子等)与晶体管的漏极(或第二端子等)互相电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表现为“晶体管的源极(或第一端子等)与X电连接，晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表达为“X通过晶体管的源极(或第一端子等)及晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)、Y依次设置”。通过使用与这种例子相同的显示方法规定电路结构中的连接顺序，可以区分晶体管的源极(或第一端子等)与漏极(或第二端子等)而决定技术范围。注意，这种显示方法是一个例子，不局限于上述显示方法。在此，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
另外，即使在电路图上独立的构成要素彼此电连接，也有时一个构成要素兼有多个构成要素的功能。例如，在布线的一部分用作电极时，一个导电膜兼有布线和电极的两个构成要素的功能。因此，本说明书中的“电连接”的范畴内还包括这种一个导电膜兼有多个构成要素的功能的情况。
在本说明书等中，“电阻元件”例如是指具有电阻值的电路元件、布线等。因此，在本说明书等中，“电阻元件”包括具有电阻值的布线、电流流过源极和漏极之间的晶体管、二极管、线圈等。因此，“电阻元件”也可以称为“电阻”、“负载”、“具有电阻值的区域”等，与此相反，“电阻”、“负载”、“具有电阻值的区域”也可以称为“电阻元件”等。作为电阻值，例如优选为1mΩ以上且10Ω以下，更优选为5mΩ以上且5Ω以下，进一步优选为10mΩ以上且1Ω以下。此外，例如也可以为1Ω以上且1×109Ω以下。
在本说明书等中，“电容器”是指具有静电电容值的电路元件、具有静电电容值的布线的区域、寄生电容、晶体管的栅极电容等。因此，在本说明书等中，“电容器”除包括具有一对电极及在该电极之间的介电体的电路元件外还包括产生在布线和布线之间的寄生电容、产生在晶体管的源极和漏极中的一个与栅极之间栅极电容等。“电容器”、“寄生电容”、“栅极电容”等也可以称为“电容”等，与此相反，“电容”也可以称为“电容器”、“寄生电容”、“栅极电容”等。另外，“电容”的“一对电极”也可以称为“一对导电体”、“一对导电区域”、“一对区域”等。静电电容值例如可以为0.05fF以上且10pF以下。此外，例如，还可以为1pF以上且10μF以下。
在本说明书等中，晶体管包括栅极、源极以及漏极这三个端子。栅极被用作控制晶体管的导通状态的控制端子。被用作源极或漏极的两个端子是晶体管的输入/输出端子。根据晶体管的导电型(n沟道型、p沟道型)及对晶体管的三个端子施加的电位的高低，两个输入/输出端子中的一方被用作源极而另一方被用作漏极。因此，在本说明书等中，源极和漏极可以相互调换。在本说明书等中，在说明晶体管的连接关系时，使用“源极和漏极中的一个”(第一电极或第一端子)、“源极和漏极中的另一个”(第二电极或第二端子)的表述。另外，根据晶体管的结构，有时除了上述三个端子以外还包括背栅极。在此情况下，在本说明书等中，有时将晶体管的栅极和背栅极中的一个称为第一栅极，将晶体管的栅极和背栅极的另一个称为第二栅极。并且，在相同晶体管中，有时可以将“栅极”与“背栅极”相互调换。另外，在晶体管包括三个以上的栅极时，在本说明书等中，有时将各栅极称为第一栅极、第二栅极、第三栅极等。
另外，在本说明书等中，节点也可以根据电路结构或装置结构等称为端子、布线、电极、导电层、导电体或杂质区域等。另外，端子、布线等也可以称为节点。
另外，在本说明书等中，可以适当地调换“电压”和“电位”。“电压”是指与基准电位之间的电位差，例如在基准电位为地电位(接地电位)时，也可以将“电压”称为“电位”。接地电位不一定意味着0V。注意，电位是相对的，对布线等供应的电位有时根据基准电位而变化。
“电流”一般地定义为伴随正带电体的移动的电荷的移动现象(导电)，“发生正带电体的导电”的记载可以替换为“在与其相反方向上发生负带电体的导电”的记载。因此，在本说明书等中，在没有特别的说明的情况下，“电流”是指载流子移动时的电荷的移动现象(导电)。在此，作为载流子可以举出电子、空穴、阴离子、阳离子、络离子等，载流子根据电流流过的系统(例如，半导体、金属、电解液、真空中等)不同。另外，布线等中的“电流的方向”是正载流子移动的方向，以正电流量记载。换言之，负载流子移动的方向与电流方向相反，以负电流量记载。因此，在本说明书等中，在没有特别的说明的情况下，关于电流的正负(或电流的方向)，“电流从元件A向元件B流过”等记载可以替换为“电流从元件B向元件A流过”等记载。另外，“对元件A输入电流”等记载可以替换为“从元件A输出电流”等记载。
另外，在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加上的。因此，该序数词不限制构成要素的个数。此外，该序数词不限制构成要素的顺序。另外，例如，本说明书等的实施方式之一中附有“第一”的构成要素有可能在其他的实施方式或权利要求书中附有“第二”的构成要素。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书的范围中被省略。
在本说明书中，为了方便起见，有时使用“上”、“下”等表示配置的词句以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于说明书等中所说明的词句，根据情况可以适当地换词句。例如，在“位于导电体的顶面的绝缘体”的表述中，通过将所示的附图的方向旋转180度，也可以称为“位于导电体的下面的绝缘体”。
另外，“上”或“下”这样的术语不限定于构成要素的位置关系为“正上”或“正下”且直接接触的情况。例如，如果是“绝缘层A上的电极B”的表述，则不一定必须在绝缘层A上直接接触地形成有电极B，也可以包括在绝缘层A与电极B之间包括其他构成要素的情况。
此外，在本说明书等中，根据状况，可以互相调换“膜”和“层”等词句。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”变换为“绝缘层”。另外，根据情况或状态，可以使用其他词句代替“膜”和“层”等词句。例如，有时可以将“导电层”或“导电膜”变换为“导电体”。此外，例如有时可以将“绝缘层”或“绝缘膜”变换为“绝缘体”。
注意，在本说明书等中，“电极”、“布线”、“端子”等的词句不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或“布线”被形成为一体的情况等。此外，例如，有时将“端子”用作“布线”或“电极”的一部分，反之亦然。再者，“端子”的词句包括多个“电极”、“布线”、“端子”等被形成为一体的情况等。因此，例如，“电极”可以为“布线”或“端子”的一部分，例如，“端子”可以为“布线”或“电极”的一部分。此外，“电极”、“布线”、“端子”等的词句有时置换为“区域”等的词句。
在本说明书等中，根据情况或状态，可以互相调换“布线”、“信号线”及“电源线”等词句。例如，有时可以将“布线”变换为“信号线”。此外，例如有时可以将“布线”变换为“电源线”。反之亦然，有时可以将“信号线”或“电源线”变换为“布线”。有时可以将“电源线”变换为“信号线”。反之亦然，有时可以将“信号线”变换为“电源线”。另外，根据情况或状态，可以互相将施加到布线的“电位”变换为“信号”。反之亦然，有时可以将“信号”变换为“电位”。
在本说明书等中，半导体的杂质是指构成半导体膜的主要成分之外的物质。例如，浓度低于0.1atomic％的元素是杂质。当包含杂质时，例如，有可能在半导体中形成DOS(Density of States：态密度)，载流子迁移率有可能降低或结晶性有可能降低。在半导体是氧化物半导体时，作为改变半导体特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素或主要成分之外的过渡金属等，尤其是，例如有氢(也包含于水中)、锂、钠、硅、硼、磷、碳、氮等。当半导体是硅层时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
在本说明书等中，开关是指具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能的元件。或者，开关是指具有选择并切换电流路径的功能的元件。作为开关的一个例子，可以使用电开关或机械开关等。换而言之，开关只要可以控制电流，就不局限于特定的元件。
电开关的例子包括晶体管(例如双极晶体管或MOS晶体管)、二极管(例如PN二极管、PIN二极管、肖特基二极管、金属-绝缘体-金属(MIM)二极管、金属-绝缘体-半导体(MIS)二极管或者二极管接法的晶体管)或者组合这些元件的逻辑电路等。当作为开关使用晶体管时，晶体管的“导通状态”是指晶体管的源电极与漏电极在电性上短路的状态。另外，晶体管的“非导通状态”是指晶体管的源电极与漏电极在电性上断开的状态。当将晶体管仅用作开关时，对晶体管的极性(导电型)没有特别的限制。
作为机械开关的例子，可以举出利用了MEMS(微电子机械系统)技术的开关。该开关具有以机械方式可动的电极，并且通过移动该电极来控制导通和非导通而进行工作。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
发明效果
根据本发明的一个方式，可以提供一种将示出电路结构的图像或文件转换为网表的AI系统。根据本发明的另一个方式，可以提供一种能够检索电路结构的AI系统。根据本发明的另一个方式，可以提供一种新颖的AI系统。根据本发明的另一个方式，可以提供一种新颖的AI系统的工作方法。
注意，本发明的一个方式的效果不局限于上述效果。上述列举的效果并不妨碍其他效果的存在。另外，其他效果是上面没有提到而将在下面的记载中进行说明的效果。注意，本发明的一个方式至少具有上述列举的效果及/或其他效果中的一个效果。此外，本发明的一个方式实现上述效果及其他效果中的至少一个效果。因此，本发明的一个方式根据情况有时不具有上述效果。
附图说明
图1是示出系统的结构例子的方框图。
图2是示出系统的结构例子的方框图。
图3是示出系统的工作例子的流程图。
图4是示出系统的工作例子的流程图。
图5是说明从电路图制作网表的程序的图。
图6是说明从文档文件制作网表的程序的图。
图7是说明系统的工作例子的方框图。
图8A及图8B是说明分层神经网络的图。
图9是示出运算电路的结构例子的方框图。
图10是示出运算电路所包括的电路的结构例子的电路图。
图11是示出运算电路的工作例子的时序图。
图12是示出运算电路的结构例子的方框图。
图13是示出运算电路的结构例子的电路图。
图14是示出运算电路的结构例子的电路图。
图15是示出运算电路的结构例子的电路图。
图16是示出图15的运算电路的等效电路的例子的电路图。
图17是示出运算电路的结构例子的方框图。
图18是示出运算电路的工作例子的时序图。
图19是说明半导体装置的结构的截面示意图。
图20是说明半导体装置的结构的截面示意图。
图21A至图21C是说明半导体装置的结构的截面示意图。
图22A及图22B是说明晶体管的结构例子的截面示意图。
图23是说明半导体装置的结构例子的截面示意图。
图24A及图24B是说明晶体管的结构例子的截面示意图。
图25是说明半导体装置的结构例子的截面示意图。
图26A是示出电容器的结构例子的俯视图，图26B及图26C是示出电容器的结构例子的截面立体图。
图27A是示出电容器的结构例子的俯视图，图27B是示出电容器的结构例子的截面图，图27C是示出电容器的结构例子的截面立体图。
图28A是说明IGZO的结晶结构的分类的图，图28B是说明石英玻璃的XRD光谱的图，图28C是说明结晶性IGZO的XRD光谱的图，图28D是说明结晶性IGZO的纳米束电子衍射图案的图。
图29A是示出试制的半导体装置所包括的乘法电路的结构的电路图，图29B是拍摄试制的半导体装置的光学显微镜照片。
图30A是一种图表，其示出向试制的半导体装置所包括的乘法电路写入相当于VW的数据且对布线VX施加电压VX时的该乘法电路的晶体管M2的源极-漏极间电流IDS(VW，VX)，图30B是示出从图30A算出的试制的半导体装置所包括的乘法电路的乘法特性的图表。
图31是示出试制的半导体装置所包括的乘法电路的乘法特性的温度依赖性的图表。
图32A及图32B是示出试制的半导体装置所包括的乘法电路的乘法特性的时间变化的图表。
图33A是示出试制的半导体装置所包括的乘法电路的乘法特性的图表，图33B是示出对试制的半导体装置所包括的乘法电路写入各电位时的乘法特性的不均匀度的图表。
图34是示出试制的半导体装置所包括的多个乘法电路各自的读出电流的元件不均匀度的图表。
图35A、图35B、图35C及图35D是示出通过蒙特卡罗分析求出的多个乘法电路的结构的读出电流的元件不均匀度的图表。
图36是示出用来算出推论精度的分层人工神经网络的模型的例子的图。
图37是说明半导体装置的结构例子的电路图。
图38A是示出第一数据与第二数据之积的结果的图表，图38B是示出与存储单元阵列的行数对应的运算值的图表。
图39A及图39B是示出考虑晶体管特性的不均匀时的第一数据与第二数据之积值的不均匀的直方图。
图40A是示出从由电路模拟器构成的神经网络和由程序语言构成的神经网络的各输出层输出的一致度的图表，图40B是示出从由电路模拟器构成的神经网络和由程序语言构成的神经网络的各输出层输出的值的相关的图表。
图41示出由电路模拟器构成的神经网络的来自输出层的输出波形的一个例子。
具体实施方式
在人工神经网络(以下称为神经网络)中，神经突触的结合强度可以通过对神经网络供应现有的信息改变。有时将这样的对神经网络提供现有的信息决定结合强度的处理称为“学习”。
并且，通过对“学习”(决定了结合强度)过的神经网络提供某个信息，可以根据其结合强度输出新信息。有时将这样的在神经网络中根据被提供的信息和结合强度输出新信息的处理称为“推论”或“认知”。
作为神经网络的模型，例如可以举出Hopfield神经网络、分层神经网络等。尤其是，有时将具有多层结构的神经网络称为“深度神经网络”(DNN)，将利用深度神经网络的机械学习称为“深度学习”。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也可以简称为OS)等。例如，在将金属氧化物用于晶体管的活性层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在金属氧化物能够构成包括具有放大作用、整流作用及开关作用中的至少一个的晶体管的沟道形成区域时，该金属氧化物称为金属氧化物半导体(metal oxide semiconductor)，简称为OS。此外，也可以将OSFET或OS晶体管称为包含金属氧化物或氧化物半导体的晶体管。
此外，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
另外，在本说明书等中，各实施方式(或实施例)所示的结构可以与其他实施方式(或其他实施例)所示的结构适当地组合而构成本发明的一个方式。另外，当在一个实施方式中示出多个结构例子时，可以适当地组合这些结构例子。
另外，可以将某一实施方式(或实施例)中说明的内容(或其一部分)应用/组合/替换成该实施方式(或该实施例)中说明的其他内容(或其一部分)和另一个或多个其他实施方式(或另一个或多个其他实施例)中说明的内容(或其一部分)中的至少一个内容。
注意，实施方式(或实施例)中说明的内容是指各实施方式(或实施例)中利用各种附图所说明的内容或者利用说明书所记载的文章而说明的内容。
另外，通过将某一实施方式(或实施例)中示出的附图(或其一部分)与该附图的其他部分、该实施方式(或该实施例)中示出的其他附图(或其一部分)和另一个或多个其他实施方式(或另一个或多个其他实施例)中示出的附图(或其一部分)中的至少一个附图组合，可以构成更多图。
参照附图说明本说明书所记载的实施方式(或实施例)。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式(或实施例)可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在实施方式(或实施例)所记载的内容中。注意，在实施方式中的发明的结构(或实施例的结构)中，有时在不同的附图中共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略反复说明。在立体图等的附图中，为了明确起见，有时省略部分构成要素的图示。
另外，在本说明书等中，在多个要素使用同一符号并且需要区分它们时，有时对符号附加“_1”，“[n]”，“[m，n]”等用于识别的符号。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时偏差等所引起的信号、电压或电流的不均匀等。
在本说明书等中，In：Ga：Zn＝4：2：3或其附近是指在原子数的总和中In为4时，Ga为1以上且3以下(1≤Ga≤3)，Zn为2以上且4.1以下(2≤Zn≤4.1)。此外，In：Ga：Zn＝5：1：6或其附近是指在原子数的总和中In为5时，Ga大于0.1且2以下(0.1<Ga≤2)，Zn为5以上且7以下(5≤Zn≤7)。此外，In：Ga：Zn＝1：1：1或其附近是指在原子数的总和中In为1时，Ga大于0.1且2以下(0.1<Ga≤2)，Zn大于0.1且2以下(0.1<Zn≤2)。此外，In：Ga：Zn＝5：1：3或其附近是指在原子数的总和中In为5时，Ga为0.5以上且1.5以下(0.5≤Ga≤1.5)，Zn为2以上且4.1以下(2≤Zn≤4.1)。此外，In：Ga：Zn＝10：1：3或其附近是指在原子数的总和中In为10时，Ga为0.5以上且1.5以下(0.5≤Ga≤1.5)，Zn为2以上且4.1以下(2≤Zn≤4.1)。此外，In：Zn＝2：1或其附近是指在原子数的总和中In为1时，Zn大于0.25且0.75以下(0.25<Zn≤0.75)。此外，In：Zn＝5：1或其附近是指在原子数的总和中In为1时，Zn大于0.12且0.25以下(0.12<Zn≤0.25)。此外，In：Zn＝10：1或其附近是指在原子数的总和中In为1时，Zn大于0.07且0.12以下(0.07<Zn≤0.12)。
(实施方式1)
在本实施方式中，说明本发明的一个方式的系统。
图1示出利用神经网络的AI的具有将“电路附图”或“权利要求书所记载的电路结构”等转换为网表的功能的系统(有时称为电子设备)。另外，该系统具有使用被转换的网表检索现有数据库内的功能。
网表是指具有电子电路等所包括的电路元件、逻辑电路、信号转换电路、电位电平转换电路、电压源、电流源、切换电路、放大电路等的连接信息的数据。具体而言，网表是记载有电子电路所包括的电路元件、电路等中的端子的连接对象的数据，其用于电路模拟器或电路设计软件等。
图1所示的系统SIH包括电子设备ED。电子设备ED包括输入/输出接口INTFC、控制部CTL、转换部PTN、数据库DTB1、数据库DTB2及存储部MP。
输入/输出接口INTFC与控制部CTL电连接。输入/输出接口INTFC具有在使用者利用系统SIH的情况下进行使用者与电子设备ED之间的信息的输入/输出的功能。作为输入/输出接口INTFC，例如可以举出有机EL(Electro Luminescence：电致发光)显示器、液晶显示器等显示装置、键盘、指向装置(例如，鼠标等)等硬件。另外，显示装置也可以包括触摸面板等输入器件。
存储部MP与控制部CTL电连接。存储部MP包括易失性存储装置、非易失性存储装置等。
作为易失性存储装置，例如可以举出DRAM(Dynamic Random Access Memory：动态随机存取存储器)等。易失性存储装置例如具有在运算过程或软件启动等中暂时储存所需要的数据等的功能。
作为非易失性存储装置，例如可以举出HDD(硬盘驱动器)、SSD(固态驱动器)、光学盘、磁带等。注意，当在本说明书等中使用光学盘、磁带等时，将能够进行读出及写入的装置、光学盘及磁带等总称为非易失性存储装置。非易失性存储装置例如具有储存软件的执行程序、描绘了电路结构的附图、电路结构的网表等的功能。
转换部PTN与控制部CTL电连接。转换部PTN具有将电路图、用文章表示电路的文档文件(例如，专利说明书的权利要求书等)等转换为网表的功能。转换部PTN例如可以为构成神经网络的运算电路。另外，当在转换部PTN中构成有神经网络时，该神经网络已进行了学习，该神经网络所包括的神经元彼此的权系数已决定了。
数据库DTB1与控制部CTL电连接。数据库DTB1例如具有储存专利说明书、论文、资料等文献数据的功能。
数据库DTB2与控制部CTL电连接。数据库DTB2例如具有储存保持在数据库DTB1中的文献数据所记载的电路的网表等的功能。另外，该网表也可以具有用来使该网表与该文献数据的电路结构关联的管理序号、管理标记等。
注意，也可以将数据库DTB1和数据库DTB2组合为一个数据库。
另外，如上所述，因为数据库DTB1、数据库DTB2储存有文献数据或网表等，所以数据库DTB1、数据库DTB2也可以包括在存储部MP中。尤其是，数据库DTB1、数据库DTB2优选为存储部MP的非易失性存储装置。
另外，如图2所示，电子设备ED也可以包括外部接口INF。外部接口INF具有与电子设备ED的外部的电子设备WSV进行通信的功能。因此，外部接口INF与控制部CTL及电子设备WSV电连接。
电子设备WSV例如可以为外部服务器等。因此，外部接口INF优选通过因特网线等与电子设备WSV连接。
电子设备WSV例如包括数据库WDTB1、数据库WDTB2及转换部WPTN。数据库WDTB1与数据库DTB1相同地储存有文献数据。另外，数据库WDTB2与数据库DTB2相同地储存有数据库WDTB1的文献数据所记载的电路的网表等。转换部WPTN与转换部PTN相同地具有将电路图、用文章表示电路的文档文件等转换为网表的功能。
数据库WDTB1、数据库WDTB2及转换部WPTN中的至少一个也可以被用作外部服务器。通过将数据库WDTB1、数据库WDTB2及转换部WPTN中的至少一个作为外部服务器设置，有时可以提高所设置的服务器的规模、存储容量、运算能力等。例如，通过将数据库WDTB1用作外部服务器，数据库WDTB1有时可以储存比数据库DTB1多的文献数据。另外，例如，通过将数据库WDTB2用作外部服务器，数据库WDTB2有时可以储存比数据库DTB2多的网表等的信息。另外，例如，转换部WPTN有时可以包括其规模比转换部PTN大的运算电路。
《工作例子1》
在此，说明图1的系统SIH的工作例子。图3是示出系统SIH的工作例子的流程图，系统SIH的工作例子包括步骤STI01至步骤STI03。另外，在图3中，将工作例子的开始记载为“START”，将工作例子的结束记载为“END”。注意，在本工作例子中，说明将电路图或用文章表示电路的文档文件转换为网表的工作。
步骤STI01包括使用者使用输入/输出接口INTFC向电子设备ED的控制部CTL输入电路图或用文章表示电路的文档文件的步骤。使用者输入该电路图的手段，例如可以举出使用电路设计软件、电路模拟器、描绘软件、CAD软件等制作电路图的手段等。另外，作为使用者输入该文档文件的手段，可以举出使用文件制作软件、文本编辑软件等制作文档文件的手段等。另外，制作中的电路图及文档文件、制作后的电路图及文档文件等也可以暂时被储存在存储部MP中。注意，在本说明书等中，将在步骤STI01中制作的电路图或文档文件称为输入数据。
注意，在步骤STI01中，作为输入数据除了所制作的电路图、文档文件等以外还可以使用从数据库DTB1读出的电路图、文档文件等。
步骤STI02包括将步骤STI01所制作的输入数据在转换部PTN中转换为网表的步骤。具体而言，例如，使用者使用输入/输出接口INTFC向控制部CTL发送输入数据和包含将该输入数据转换为网表的指令的信号。控制部CTL通过接收该输入数据和该信号来将该输入数据发送到转换部PTN。转换部PTN通过接收该输入数据来将该输入数据转换为网表。
在输入数据为电路图的情况下，作为将输入数据转换为网表的方法，例如优选采用使用卷积神经网络(CNN)等的方法。另外，在输入数据为文档文件的情况下，作为将输入数据等转换为网表的方法，例如，优选采用使用递归神经网络等的方法。在后面说明将输入数据等转换为网表的方法的具体例子。
注意，被转换的网表也可以暂时储存在存储部MP中。
步骤STI03包括将在步骤STI02中转换的网表输出到输入/输出接口INTFC所包括的显示装置等的步骤。具体而言，例如，在步骤STI02中转换的网表通过控制部CTL被发送到输入/输出接口INTFC所包括的显示装置等。然后，通过在该显示装置等上显示该网表，可以确认使用者从输入数据转换的网表的内容。
在进行步骤STI03之后，本工作结束。
《工作例子2》
接着，说明图1的系统SIH的工作例子，其与图3所示的流程图不同。图4是示出系统SIH的工作例子的流程图，该流程图是对图3的工作例子追加步骤STI04至步骤STI08的工作例子。注意，本工作例子说明使用被转换的网表检索电路的方法。
关于图4的流程图所示的步骤STI01至步骤STI03，参照图3的流程图的步骤STI01至步骤STI03的说明。
步骤STI04包括使用在步骤STI02中转换的网表对数据库DTB2进行电路检索的步骤。具体而言，例如，控制部CTL对数据库DTB2发送包含用来读出数据库DTB2所储存的与文献数据关联的网表的指令的信号。并且，数据库DTB2通过接收该信号来读出网表，向控制部CTL发送，控制部CTL比较在步骤STI02中转换的网表与数据库DTB2所包括的网表。
注意，作为来自数据库DTB2的与文献数据关联的网表的读出，既可以读出数据库DTB2所储存的所有网表，又可以根据条件读出数据库DTB2所储存的部分网表。
另外，作为在步骤STI04中进行的检索，既可以抽出与在步骤STI02中转换的网表完全一致的网表，又可以抽出与在步骤STI02中转换的网表部分一致的(类似的)网表。
另外，用于检索的被转换的网表也可以暂时储存在存储部MP中。
另外，在步骤STI04中进行的电路检索也可以使用AI。具体而言，例如也可以采用如下方法：通过使用AI，对在步骤STI02中转换的网表以及数据库DTB2所储存的与文献数据关联的网表的各记载进行比较，从各网表算出表示电路元件的种类、数量、连接结构等多少一致的类似度，按该类似度的降序输出检索结果。
步骤STI05包括如下步骤：判定是否在步骤STI04的检索中从数据库DTB2检索到在步骤STI02中转换的网表。在此，从数据库DTB2检索到的网表包括与在步骤STI04中检索的网表完全一致的情况及与在步骤STI04中检索的网表部分一致的情况。在该判定中，当在步骤STI04中检索的网表在数据库DTB2中被检索到时，本工作进入步骤STI06。另外，在该判定中，当在步骤STI04中检索的网表在数据库DTB2中不被检索到时，本工作进入步骤STI07。
步骤STI06包括如下步骤：从数据库DTB1读出对应于在步骤STI04的检索中从数据库DTB2检索到的网表的文献数据。具体而言，例如，控制部CTL发送信号，该信号包含用来从数据库DTB1读出对应于在步骤STI04的检索中检索到的从数据库DTB2读出的网表的文献数据的指令。数据库DTB1通过接收该信号来读出该文献数据并向控制部CTL发送。控制部CTL将该文献数据发送到输入/输出接口INTFC所包括的显示装置等。然后，通过在该显示装置等上显示该文献数据，使用者可以确认文献数据的内容。
注意，用于检索的被转换的网表及从数据库DTB1读出的文献数据也可以暂时储存在存储部MP中。
在进行步骤STI06之后，本工作结束。
步骤STI07包括如下步骤：输出在步骤STI04的检索中从数据库DTB2检索不到在步骤STI02中转换的网表的结果。具体而言，例如，控制部CTL向输入/输出接口INTFC发送从数据库DTB2检索不到在步骤STI02中转换的网表的信息。因此，通过在该显示装置等上显示该信息，使用者可以确认从数据库DTB2检索不到在步骤STI02中转换的网表的检索结果。
步骤STI08包括将输入数据储存在数据库DTB1中且将在步骤STI02中转换的网表储存在数据库DTB2中的步骤。具体而言，使用者使用输入/输出接口INTFC向控制部CTL发送包含储存输入数据和在步骤STI02中转换的网表的指令的信号。控制部CTL通过接收该信号来向数据库DTB1发送输入数据和包含将输入数据写入到数据库DTB1的指令的信号，并且，将在步骤STI02中转换的网表和包含将该网表写入到数据库DTB2的指令的信号发送到数据库DTB2。此时，向数据库DTB1发送的输入数据和向数据库DTB2发送的被转换的网表也可以从暂时储存有它们的存储部MP通过控制部CTL被发送。
在进行步骤STI08之后，本工作结束。
注意，本发明的一个方式的工作方法不局限于上述步骤STI01至步骤STI08。在本说明书等中，流程图所示的处理根据功能分类，表示为彼此独立的步骤。但是，在实际上的处理等中难以根据功能分类流程图所示的处理，所以可能有时在一个步骤中进行多个步骤，或者在多个步骤中横跨着进行一个步骤。因此，流程图所示的处理不局限于说明书所说明的步骤，根据状况可以适当地调换。具体而言，可以根据状况、情况或需要，进行步骤的顺序的调换、步骤的追加及删掉等。例如，若使用者不希望进行步骤STI08，则也可以从本工作例子删掉而不进行该步骤。
注意，本发明的一个方式的工作方法不局限于在本实施方式中说明的工作例子。例如，上面说明了使用电子设备ED的转换部PTN将输入数据转换为网表的工作例子，但是转换部PTN也可以代替使用电子设备WSV的转换部WPTN。另外，上面说明了使用电子设备ED的数据库DTB1及数据库DTB2检索网表的电路的工作例子，但是数据库DTB1及数据库DTB2也可以代替使用电子设备WSV的数据库WDTB1及数据库WDTB2。
另外，根据本发明的一个方式，也可以提供一种收费商业模型，该模型提供使用电子设备ED和外部的电子设备WSV将输入数据转换为网表的服务及/或使用网表的电路的检索服务等。
《网表的转换方法的例子1》
接着，说明如下方法：在上述工作例子的步骤STI02中，当输入数据为电路图时，将该电路图转换为网表。
图5是示出将电路图转换为网表的流程的示意图。
图5的阶段PH1示出在步骤STI02中被用作输入到转换部PTN的输入数据的图像的一个例子。图像PIC中描绘有电路图，该电路图示出电路标记、布线及它们的连接结构。另外，如图5的图像PIC所示，有时图像PIC也可以包括示出电路标记及布线的名称的文字、符号等。另外，在图5的图像PIC所示的电路图中，也可以不包括示出电路标记及布线的名称的文字、符号等。
图5的阶段PH2示出向转换部PTN输入阶段PH1的图像PIC并对图像PIC进行物体区域识别的一个例子。图5的阶段PH2左侧的图像PIC示出识别电路标记与电连接部分(相当于图像PIC所示的电路图的黑色圆点等)而由虚线围绕它们的状态。另外，有时物体区域识别也可以对布线进行。
作为上述物体区域识别方法，例如可以举出Objectness、CPMC(ConstrainedParametric Min-Cuts)、Object Proposals等。
接着，在物体区域识别结束后，对各物体区域进行图像识别。因此，转换部PTN可以识别由虚线围绕的电路标记是哪个电路元件。例如，在图5的阶段PH2左侧的图像PIC中，通过进行图像识别，例如，转换部PTN可以将由粗虚线围绕的电路标记识别为电容器，并可以将由粗点划线围绕的电路标记识别为晶体管。通过转换部PTN识别电路标记示出哪个电路元件，可以对该电路标记附加记载于网表的名称(例如，文字、简称、符号、单词等)。
另外，与此相同，通过进行图像识别，转换部PTN可以识别由虚线围绕的电连接部分(黑色圆点等)。因此，转换部PTN可以对电连接部分(黑色圆点等)赋予记载于网表的名称(例如，文字、简称、符号、单词等)。
作为图像识别方法，例如可以举出如下方法：利用AI预先使转换部PTN学习作为监督数据的电路标记，在转换部PTN被供应作为输入数据的图像PIC时，根据已学习了的电路标记抽出图像PIC所包括的电路标记。
另外，作为图像识别方法，例如可以利用卷积神经网络(CNN)等。另外，在利用卷积神经网络时，预先作为卷积神经网络的卷积层的过滤器使用电路标记的图像、电连接部分(黑色圆点等)的图像、它们的图像的一部分即可。因此，通过利用卷积神经网络的计算，可以算出图像PIC所包括的电路标记、电连接部分(黑色圆点等)等与该过滤器的类似度，并且可以根据该类似度识别图像PIC所包括的电路标记、电连接部分(黑色圆点等)等。
另外，当使转换部PTN识别电连接部分(黑色圆点等)与电路标记的连接时，优选反复进行物体区域识别和图像识别。具体而言，进行物体区域识别和图像识别一次，使转换部PTN识别电连接部分(黑色圆点等)，且对电连接部分(黑色圆点等)赋予用来记载于网表的标记。接着，通过第一次图像识别辨别与电连接部分(黑色圆点等)连接的布线向哪个方向延伸，在第二次物体区域识别中，向该延伸方向扩大区域，将布线与电连接部分(黑色圆点等)合在一起而被识别为物体区域。然后，在第二次图像识别中，再次辨别布线向哪个方向延伸，在第三次以后，相同地反复进行物体区域识别和图像识别。因此，转换部PTN可以相同地根据物体区域识别和图像识别的反复次数识别与电连接部分(黑色圆点等)连接的布线，最终，转换部PTN可以识别电路标记与电连接部分(黑色圆点等)的电连接。图5的阶段PH2左侧的图像PIC例如作为反复进行物体区域识别和图像识别来得到的布线的区域示出由粗双点划线围绕的区域。
注意，在阶段PH1的图像PIC包括示出电路标记及布线的名称的文字、符号等时，如图5的阶段PH2右侧的图像PIC所示，也可以在物体区域识别的阶段与电路标记及电连接部分一起识别这些名称、文字、符号等。因此，相同地可以使由物体区域识别取得的这些名称、文字、符号等与进行了物体区域识别的电路标记、电连接部分关联。另外，可以将与电路标记、电连接部分关联的名称、文字、符号等处理为记载于网表的标记、文字等。
在图5的阶段PH3，示出将转换部PTN在图5的阶段PH2识别了的电路标记与电连接部分(黑色圆点等)的连接结构记载于网表的一个例子。
在网表NTL的左端记载有从图像PIC中识别了的电路标记作为电路元件的名称CSW(例如，文字、简称、符号、单词等)。例如，Tr[1]、Tr[2]示出描绘在图像PIC中的电路图的晶体管，C[1]示出描绘在图像PIC中的电路图的电容器，EL[1]示出描绘在图像PIC中的电路图的发光元件。
另外，在网表NTL中，作为示出电路标记的连接结构的信息，在电路元件的名称CSW右侧隔着空间SPC记载有电连接部分(黑色圆点等)的名称CNP(例如，文字、简称、符号、单词等)。注意，在有多个电路标记的端子时，优选名称CNP彼此之间设置有空间。另外，电连接部分(黑色圆点等)的名称CNP的记载顺序取决于某个列所记载的名称CSW的电路标记的端子。例如，在网表NTL中，关于晶体管的各端子的电连接，按源极和漏极中的一个、栅极、源极和漏极中的另一个的顺序进行记载。另外，例如，在网表NTL中，关于发光元件的各端子的电连接，按输入端子、输出端子的顺序进行记载。
如上所述，通过进行物体区域识别和图像识别，可以将作为输入数据的电路图转换为网表。
《网表的转换方法的例子2》
接着，说明如下方法：在上述工作例子的步骤STI02中，当输入数据为文档文件等时，将该电路图转换为网表。
图6是示出将文档文件转换为网表的流程的示意图。
图6的阶段PH4示出在步骤STI02中被用作输入到转换部PTN的输入数据的文档文件的一个例子。在图6的阶段PH4所示的文档文件DOC中，作为被转换部PTN转换为网表的信息用文章记载有电路结构。
用文章表示电路结构的文档文件DOC例如可以为专利说明书所记载的电路的说明部分、附带专利说明书的权利要求书等。注意，在这里的转换方法的例子中，文档文件DOC记载有如表1所示的文章。
[表1]
| 文件内容 | |
| 第一段落 | 包括第一晶体管、第二晶体管、电容器及发光元件， |
| 第二段落 | 所述第一晶体管的漏极与信号线电连接， |
| 第三段落 | 所述第一晶体管的栅极与扫描线电连接， |
| 第四段落 | 所述第一晶体管的源极与所述第二晶体管的栅极电连接， |
| 第五段落 | 所述第二晶体管的漏极与第一电源线电连接， |
| 第六段落 | 所述第二晶体管的源极与所述发光元件的输入端子电连接， |
| 第七段落 | 所述发光元件的输出端子与第二电源线电连接， |
| 第八段落 | 所述电容器的一对电极中的一个与所述第一晶体管的源极电连接， |
| 第九段落 | 所述电容器的一对电极中的另一个与所述发光元件的输入端子电连接， |
当转换部PTN作为输入数据被输入上述文档文件DOC时，例如对文档文件DOC进行文本分析。
另外，作为文本分析方法，例如优选的是，利用AI使转换部PTN预先学习作为监督数据的文档文件(例如，论文、公开专利公报所记载的权利要求书等)和与该文档文件对应的网表。因此，当向转换部PTN供应作为输入数据的文档文件时，可以根据学习内容将该文档文件转换为网表。
另外，作为上述监督数据的制造方法，例如可以举出使用软件从一个网表生成多个文档文件(例如，虽然其内容相同但是其记载不同的多个“权利要求书”等)的方法等。
另外，作为文本分析方法，例如可以利用递归神经网络(RNN)等。
通过对文档文件DOC进行文本分析，转换部PTN可以从文档文件DOC所示的电路结构识别电路元件、布线或电连接点。例如，通过对文档文件DOC的第一段落的文章进行文本分析，转换部PTN可以识别文档文件DOC所示的电路结构包括第一晶体管、第二晶体管、电容器、发光元件。接着，例如，通过对第二段落、第三段落、第五段落、第七段落的各文章进行文本分析，转换部PTN可以识别在文档文件DOC所示的电路结构中信号线、扫描线、第一电源线、第二电源线电连接。在此，转换部PTN作为电路元件的名称CSW(例如，文字、简称、符号、单词等)例如对第一晶体管赋予Tr[1]的名称，对第二晶体管赋予Tr[2]的名称，对电容器赋予C[1]的名称，对发光元件赋予EL[1]的名称，并且作为电连接点的名称CNP(例如，文字、简称、符号、单词等)，对信号线、扫描线、第一电源线、第二电源线例如分别赋予N1、N2、N5、N6的名称，由此，在此阶段可以记载图6的阶段PH5的网表NTL。
注意，在图6的阶段PH5所示的网表NTL的记载方式与上述图5的阶段PH3所示的网表NTL同一。因此，电路元件的名称CSW与电连接点的名称CNP之间设置有空间SPC。
通过在阶段PH5之后连续对文档文件DOC进行文本分析，转换部PTN可以记载更详细的网表NTL。例如，通过对文档文件DOC的第四段落、第八段落的文章进行文本分析，转换部PTN可以识别第一晶体管的源极、第二晶体管的栅极及电容器的一对电极中的一个连接于相同的电连接点。在此，转换部PTN对该电连接点赋予N3的名称。
并且，通过对文档文件DOC的第六段落、第九段落的文章进行文本分析，转换部PTN可以识别第二晶体管的源极、发光元件的输入端子及电容器的一对电极中的另一个连接于相同的电连接点。在此，转换部PTN对该电连接点赋予N4的名称。
如上所述，通过对文档文件DOC进行文本分析，判定文档文件DOC所记载的电路结构所包括的电路元件且抽出它们的电连接，转换部PTN可以记载图6的阶段PH6所示的网表NTL。
通过使用本实施方式所示的系统，可以将电路图或文档文件转换为网表，并且可以从数据库检索被转换的网表。另外，当数据库储存有杂志、理工书籍、论文、学会或讲演会等的资料、公开专利公报、专利公报等技术文献时(以不进行版权等知识产权的侵权行为及关于知识产权的非法行为的情况为前提)，使用者可以使用该系统来判定使用者所制作的电路图或文档文件是否新颖事项。另外，使用者可以使用该系统来判定使用者所制作的电路图或文档文件是否周知事项。就是说，使用者可以使用该系统来对使用者所制作的电路图或文档文件更高效地调查先行技术。
在此，具体而言，说明使用图1的系统SIH的网表的检索例子。
例如，考虑如下情况：如图7所示，在图1的系统SIH中，数据库DTB1中储存有信息PKEDD、信息PKPD、信息HSCD及信息HSPD，数据库DTB2中储存有网表PKEDN、网表PKPN、网表HSCN及网表HSPN(但是，在图7中省略输入/输出接口INTFC、控制部CTL、转换部PTN及存储部MP)。
信息PKEDD例如包括已知的电子设备的电路图、规格书等，信息PKPD例如包括使用者以外的人所参与的技术内容(专利说明书，特别是专利附图、权利要求书、论文、杂志等)等，信息HSCD例如包括使用者所参与的专利说明书(对申请的有无没有限制)的电路的权利要求书等，信息HSPD例如包括使用者所参与的专利说明书(对申请的有无没有限制)的电路的附图等。
另外，网表PKEDN具有与信息PKEDD所具有的电路图等对应的网表，网表PKPN具有与信息PKPD所具有的专利附图、权利要求书等对应的网表，网表HSCN具有与信息HSCD所具有的权利要求书等对应的网表，网表HSPN具有与信息HSPD所具有的专利附图等对应的网表。注意，在图7中，为了表示网表与信息的关联，在网表PKEDN与信息PKEDD之间、网表PKPN与信息PKPD之间、网表HSCN与信息HSCD之间、网表HSPN与信息HSPD之间记载有粗实线。
在此，作为第一检索SRC1考虑如下情况：以使用者所参与的专利申请的权利要求书等的多个网表HSCN为检索范围，对与已知的电子设备的电路图对应的一个网表PKEDN进行检索。此时，在从多个网表HSCN检索到符合网表PKEDN的网表且与检索到的网表对应的专利申请日在该电子设备被已知的日期之前时，可以发现该电子设备抵触使用者的专利。就是说，通过进行第一检索SRC1，可以以已知的电子设备为对象调查使用者的专利是否被抵触。
另外，作为第二检索SRC2考虑如下情况：以与已知的电子设备的电路图等对应的多个网表PKEDN及与使用者以外的人所参与的技术内容等对应的多个网表PKPN为检索范围，对使用者所参与的专利申请之前的权利要求书的一个网表HSCN进行检索。此时，在从多个网表PKEDN及多个网表PKPN检索到符合网表HSCN的网表时，可以判断网表HSCN是已知的。就是说，通过进行第二检索SRC2，可以在专利申请之前调查使用者所参与的发明的新颖性。因此，有时可以提高使用者所参与的专利申请的专利有效性。
另外，作为第三检索SRC3考虑如下情况：以使用者所参与的专利申请的附图等的多个网表HSPN为检索范围，对与已知的电子设备的电路图对应的一个网表PKEDN进行检索。此时，在从多个网表HSPN检索到符合网表PKEDN的网表且与检索到的网表对应的专利申请日在该电子设备被已知的日期之前时，可以说该电子设备有可能利用使用者所参与的专利申请的内容。就是说，通过进行第三检索SRC3，可以调查已知的电子设备的电路图与使用者所参与的专利申请的内容的电路图的类似度。
注意，虽然上面作为第三检索SRC3说明了以使用者所参与的专利申请的附图等的多个网表HSPN为检索范围对与已知的电子设备的电路图对应的一个网表PKEDN进行检索的情况，但是第三检索SRC3也可以以与已知的电子设备的电路图对应的多个网表PKEDN为检索范围对使用者所参与的专利申请的附图等的一个网表HSPN进行检索。在该检索中也可以调查已知的电子设备的电路图与使用者所参与的专利申请的内容的电路图的类似度。
另外，第一检索SRC1及第三检索SRC3也可以同时进行。
另外，第一检索SRC1、第二检索SRC2及第三检索SRC3各自可以利用AI。例如，通过利用AI，比较被检索的网表与检索范围所包括的网表的各记载，算出表示各网表中的电路元件的种类、数量、连接结构等的一致程度的类似度，由此可以按该类似度的降序输出检索结果。
如上所述，在图1的系统SIH中，数据库DTB1所储存的信息PKEDD、信息PKPD、信息HSCD及信息HSPD各自与数据库DTB2所储存的网表关联。另外，由于第一检索SRC1、第二检索SRC2、第三检索SRC3各自可以以不将网表转换为其他文件(例如，电路图、文档文件等)的方式进行检索，所以检索很容易且可以提高检索速度。
另外，虽然上面示出了使用图1的系统SIH的检索例子，但是即便使用图2的系统SIH也可以进行与上述同样的检索例子。
这里，在对转换部PTN或转换部WPTN所包括的神经网络进行学习的情况下，需要大量数据(有时被称为大数据)。作为准备大量数据的方法，例如，在编制自动且无规律地生成网表的程序之后使用电路设计软件、电路模拟器等从该网表制作图像数据。此时，优选编制连续进行网表的生成和图像数据的制作的程序。因此，可以作为学习用数据准备网表和电路的图像数据的组。另外，作为准备大量数据的方法，例如，编制自动且无规律地生成网表的程序，并且编制从自动地生成的网表制作文档文件的程序。此时，优选编制连续进行网表的生成和文档文件的制作的程序。因此，可以作为学习用数据准备网表和文档文件的组。
另外，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式2)
在本实施方式中，说明用于本发明的一个方式的系统的进行神经网络的运算的运算电路的一个例子。
<分层神经网络>
首先，说明分层神经网络。分层神经网络例如包括一个输入层、一个或多个中间层(隐藏层)及一个输出层，由共三个以上的层构成。图8A所示的分层神经网络100是其一个例子，神经网络100包括第一层至第R层(在此，R可以为4以上的整数)。尤其是，第一层相当于输入层，第R层相当于输出层，其他层相当于中间层。注意，在图8A中，作为中间层示出第(k-1)层、第k层(在此，k是3以上且R-1以下的整数)，而省略其他中间层。
神经网络100的各层包括一个或多个神经元。在图8A中，第一层包括神经元N1 (1)至神经元Np (1)(在此，p是1以上的整数)，第(k-1)层包括神经元N1 (k-1)至神经元Nm (k-1)(在此，m是1以上的整数)，第k层包括神经元N1 (k)至神经元Nn (k)(在此，n是1以上的整数)，第R层包括神经元N1 (R)至神经元Nq (R)(在此，q是1以上的整数)。
另外，图8A除了神经元N1 (1)、神经元Np (1)、神经元N1 (k-1)、神经元Nm (k-1)、神经元N1 (k)、神经元Nn (k)、神经元N1 (R)、神经元Nq (R)以外，还示出第(k-1)层的神经元Ni (k-1)(在此，i是1以上且m以下的整数)、第k层的神经元Nj (k)(在此，j是1以上且n以下的整数)，而省略示出其他神经元。
接着，说明从前一层的神经元向下一层的神经元的信号的传送以及向每个神经元输入或输出到每个神经元的信号。注意，在本说明书中，着眼于第k层的神经元Nj (k)。
图8B示出第k层的神经元Nj (k)、输入到神经元Nj (k)的信号以及从神经元Nj (k)输出的信号。
具体而言，第(k-1)层的神经元N1 (k-1)至神经元Nm (k-1)的每一个的输出信号的z1 (k-1)至zm (k-1)向神经元Nj (k)输出。然后，神经元Nj (k)根据z1 (k-1)至zm (k-1)生成zj (k)而将zj (k)作为输出信号向第(k+1)层(未图示)的各神经元输出。
从前一层的神经元向后一层的神经元输入的信号的传送强度根据使它们连接的神经突触的结合强度(以下称为权系数)决定。在神经网络100中，将从前一层的神经元输出的信号被乘以对应的权系数而输入到后一层的神经元。在i设定为1以上且m以下的整数且第(k-1)层的神经元Ni (k-1)与第k层的神经元Nj (k)之间的神经突触的权系数设定为wi (k-1) j (k)时，输入到第k层的神经元Nj (k)的信号可以以算式(D1)表示。
[算式1]
换言之，在从第(k-1)层的神经元N1 (k-1)至神经元Nm (k-1)的每一个向第k层的神经元Nj (k)传送信号时，作为该信号的z1 (k-1)至zm (k-1)被乘以对应于各信号的权系数(w1 (k-1) j (k)至wm (k-1) j (k))。然后，对第k层的神经元Nj (k)输入w1 (k-1) j (k)·z1 (k-1)至wm (k-1) j (k)·zm (k-1)。此时，对第k层的神经元Nj (k)输入的信号的总和uj (k)成为算式(D2)。
[算式2]
也可以对权系数w1 (k-1) j (k)至wm (k-1) j (k)及神经元的信号z1 (k-1)至zm (k-1)的积和的结果作为偏差供应偏置。在偏置为b时，算式(D2)可以改写为如下算式。
[算式3]
神经元Nj (k)根据uj (k)生成输出信号zj (k)。在此，以以下算式定义来自神经元Nj (k)的输出信号zj (k)。
[算式4]
函数f(uj (k))是分层神经网络中的激活函数，可以使用阶梯函数、线性斜坡函数、sigmoid函数等。既可以在所有神经元中使用相同的激活函数，也可以在神经元中使用不同的激活函数。此外，神经元的激活函数也可以在各层中相同或不同。
各层的神经元所输出的信号、权系数w或偏置b既可以为模拟值又可以为数字值。作为数字值，例如既可以为2值又可以为3值。此外，也可以为更大的位数。例如，在信号为模拟值时，作为激活函数使用线性斜坡函数、sigmoid函数等即可。在信号为数字值的2值时，例如，使用使输出为-1或1、或者0或1的阶梯函数即可。另外，各层的神经元所输出的信号也可以为3值以上，在此情况下，激活函数为3值以上，例如使用使输出为-1、0或1的阶梯函数，或者0、1或2的阶梯函数等即可。此外，例如，作为输出5值的激活函数，使用-2、-1、0、1或2的阶梯函数等。通过作为各层的神经元所输出的信号、权系数w和偏置b中的至少一个使用数字值，可以减少电路规模、降低功耗或提高运算速度。此外，通过作为各层的神经元所输出的信号、权系数w和偏置b中的至少一个使用模拟值，可以提高运算的精度。
神经网络100通过对第一层(输入层)输入输入信号，在从第一层(输入层)到最后层(输出层)的各层中，依次进行根据从前一层输入的信号使用算式(D1)、算式(D2)(或算式(D3))、算式(D4)生成输出信号而将该输出信号输出到后一层的工作。从最后层(输出层)输出的信号相当于神经网络100所计算的结果。
<运算电路的结构例子1>
接着，说明在上述神经网络100中进行积和运算及激活函数的运算的电路的一个例子。
图9示出积和运算电路MAC1的结构例子。图9所示的运算电路MAC1为如下电路，即进行后述的存储单元所保持的第一数据与被输入的第二数据的积和运算且使用该积和运算的结果进行激活函数的运算的电路。另外，第一数据及第二数据例如可以为模拟数据或多值数据(离散数据)。
运算电路MAC1包括电流源电路CS、电流镜电路CM、电路WDD、电路WLD、电路CLD、电路OFST、激活函数电路ACTV及存储单元阵列CA。
存储单元阵列CA包括存储单元AM[1]、存储单元AM[2]、存储单元AMref[1]及存储单元AMref[2]。存储单元AM[1]及存储单元AM[2]具有保持第一数据的功能，存储单元AMref[1]及存储单元AMref[2]具有保持为了进行积和运算而需要的参考数据的功能。另外，与第一数据及第二数据同样，参考数据也可以是模拟数据或多值数据(离散数据)。
另外，在图9的存储单元阵列CA中，存储单元配置为2行2列的矩阵状，但是存储单元阵列CA也可以具有存储单元配置为3行以上3列以上的矩阵状的结构。另外，在进行乘法运算而不进行积和运算的情况下，存储单元阵列CA也可以具有存储单元配置为1行2列以上的矩阵状的结构。
存储单元AM[1]、存储单元AM[2]、存储单元AMref[1]及存储单元AMref[2]都包括晶体管Tr11、晶体管Tr12及电容器C1。
晶体管Tr11优选为OS晶体管。此外，晶体管Tr11的沟道形成区域更优选为包含铟、元素M(作为元素M例如可以举出选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种等)和锌中的至少一个的氧化物。尤其是，晶体管Tr11更优选采用实施方式3所示的晶体管的结构。
通过使用OS晶体管作为晶体管Tr11，可以抑制晶体管Tr11的泄漏电流，由此有时可以实现计算精度高的积和运算电路。此外，通过使用OS晶体管作为晶体管Tr11，可以使晶体管Tr11处于非导通状态下的从保持节点向写入字线的泄漏电流变得非常小。也就是说，可以减少保持节点的电位的刷新工作，由此可以降低积和运算电路的功耗。
此外，通过使用OS晶体管作为晶体管Tr12，也可以同时制造晶体管Tr11与晶体管Tr12，由此有时可以缩短积和运算电路的制造工序。另外，晶体管Tr12的沟道形成区域也可以包含硅，而不包含氧化物。作为硅，例如也可以使用非晶硅(有时称为氢化非晶硅)、微晶硅、多晶硅或单晶硅等。
在各存储单元AM[1]、存储单元AM[2]、存储单元AMref[1]和存储单元AMref[2]中，晶体管Tr11的第一端子与晶体管Tr12的栅极电连接。晶体管Tr12的第一端子与布线VR电连接。电容器C1的第一端子与晶体管Tr12的栅极电连接。
在存储单元AM[1]中，晶体管Tr11的第二端子与布线WD电连接，晶体管Tr11的栅极与布线WL[1]电连接。晶体管Tr12的第二端子与布线BL电连接，电容器C1的第二端子与布线CL[1]电连接。另外，在图9所示的存储单元AM[1]中，将晶体管Tr11的第一端子、晶体管Tr12的栅极和电容器C1的第一端子的连接部分表示为节点NM[1]。另外，将从布线BL流到晶体管Tr12的第二端子的电流表示为IAM[1]。
在存储单元AM[2]中，晶体管Tr11的第二端子与布线WD电连接，晶体管Tr11的栅极与布线WL[2]电连接。晶体管Tr12的第二端子与布线BL电连接，电容器C1的第二端子与布线CL[2]电连接。另外，在图9所示的存储单元AM[2]中，将晶体管Tr11的第一端子、晶体管Tr12的栅极和电容器C1的第一端子的连接部分表示为节点NM[2]。另外，将从布线BL流到晶体管Tr12的第二端子的电流表示为IAM[2]。
在存储单元AMref[1]中，晶体管Tr11的第二端子与布线WDref电连接，晶体管Tr11的栅极与布线WL[1]电连接。晶体管Tr12的第二端子与布线BLref电连接，电容器C1的第二端子与布线CL[1]电连接。另外，在图9所示的存储单元AMref[1]中，将晶体管Tr11的第一端子、晶体管Tr12的栅极和电容器C1的第一端子的连接部分表示为节点NMref[1]。另外，将从布线BLref流到晶体管Tr12的第二端子的电流表示为IAMref[1]。
在存储单元AMref[2]中，晶体管Tr11的第二端子与布线WDref电连接，晶体管Tr11的栅极与布线WL[2]电连接。晶体管Tr12的第二端子与布线BLref电连接，电容器C1的第二端子与布线CL[2]电连接。另外，在图9所示的存储单元AMref[2]中，将晶体管Tr11的第一端子、晶体管Tr12的栅极和电容器C1的第一端子的连接部分表示为节点NMref[2]。另外，将从布线BLref流到晶体管Tr12的第二端子的电流表示为IAMref[2]。
上述节点NM[1]、节点NM[2]、节点NMref[1]及节点NMref[2]被用作各存储单元的保持节点。
布线VR为对存储单元AM[1]、存储单元AM[2]、存储单元AMref[1]及存储单元AMref[2]的各晶体管Tr12的第一端子与第二端子之间供应电流的布线。因此，布线VR被用作用来供应指定的电位的布线。另外，在本实施方式中，布线VR所供应的电位可以为参考电位或低于参考电位的电位。
电流源电路CS与布线BL及布线BLref电连接。电流源电路CS具有对布线BL及布线BLref供应电流的功能。另外，对布线BL及布线BLref供应的电流量可以彼此不同。在本结构例子中，将从电流源电路CS流到布线BL的电流称为IC，将从电流源电路CS流到布线BLref的电流称为ICref。
电流镜电路CM包括布线IL及布线ILref。布线IL与布线BL电连接，在图9中，将布线IL与布线BL的连接部分表示为节点NP。布线ILref与布线BLref电连接，在图9中，将布线ILref与布线BLref的连接部分称为节点NPref。电流镜电路CM具有将对应于节点NPref的电位的电流从布线BLref的节点NPref排出到布线ILref且将与该电流相同量的电流从布线BL的节点NP排出到布线IL的功能。另外，在图9中，将从节点NP排出到布线IL的电流及从节点NPref排出到布线ILref的电流表示为ICM。另外，将在布线BL中从电流镜电路CM流到存储单元阵列CA的电流表示为IB，将在布线BLref中从电流镜电路CM流到存储单元阵列CA的电流表示为IBref。
电路WDD与布线WD及布线WDref电连接。电路WDD具有发送储存在存储单元阵列CA的各存储单元中的数据的功能。
电路WLD与布线WL[1]及布线WL[2]电连接。电路WLD具有在将数据写入到存储单元阵列CA中的存储单元时选择数据写入对象的存储单元的功能。
电路CLD与布线CL[1]及布线CL[2]电连接。电路CLD具有对存储单元阵列CA的各存储单元的电容器C1的第二端子施加电位的功能。
电路OFST与布线BL及布线OL电连接。电路OFST具有测量从布线BL流到电路OFST的电流量和/或从布线BL流到电路OFST的电流的变化量的功能。另外，电路OFST具有将该测量结果输出到布线OL的功能。另外，电路OFST可以具有将该测量结果直接作为电流输出到布线OL的结构，也可以具有在将该测量结果转换为电压之后将其输出到布线OL的结构。另外，在图9中，将从布线BL流到电路OFST的电流表示为Iα。
例如，电路OFST可以具有图10所示的结构。在图10中，电路OFST包括晶体管Tr21、晶体管Tr22、晶体管Tr23、电容器C2及电阻器R1。
电容器C2的第一端子与布线BL电连接，电阻器R1的第一端子与布线BL电连接。电容器C2的第二端子与晶体管Tr21的第一端子电连接，晶体管Tr21的第一端子与晶体管Tr22的栅极电连接。晶体管Tr22的第一端子与晶体管Tr23的第一端子电连接，晶体管Tr23的第一端子与布线OL电连接。另外，将电容器C2的第一端子与电阻器R1的第一端子的电连接点称为节点Na，将电容器C2的第二端子、晶体管Tr21的第一端子与晶体管Tr22的栅极的电连接点称为节点Nb。
电阻器R1的第二端子与布线VrefL电连接。晶体管Tr21的第二端子与布线VaL电连接，晶体管Tr21的栅极与布线RST电连接。晶体管Tr22的第二端子与布线VDDL电连接。晶体管Tr23的第二端子与布线VSSL电连接，晶体管Tr23的栅极与布线VbL电连接。
布线VrefL是供应电位Vref的布线，布线VaL为供应电位Va的布线，布线VbL为供应电位Vb的布线。布线VDDL为供应电位VDD的布线，布线VSSL为供应电位VSS的布线。尤其是，在该电路OFST的结构例子中，电位VDD为高电平电位，电位VSS为低电平电位。布线RST为供应用来切换晶体管Tr21的导通状态/非导通状态的电位的布线。
在图10所示的电路OFST中，晶体管Tr22、晶体管Tr23、布线VDDL、布线VSSL及布线VbL构成源极跟随电路。
在图10所示的电路OFST中，由于电阻器R1及布线VrefL，对应于从布线BL流出的电流及电阻器R1的电阻的电位供应到节点Na。
对图10所示的电路OFST的工作例子进行说明。当电流第一次从布线BL流入(下面，将该电流称为第一电流)时，由于电阻器R1及布线VrefL，对应于第一电流及电阻器R1的电阻的电位被供应到节点Na。此时，通过使晶体管Tr21处于导通状态，来对节点Nb供应电位Va。然后，使晶体管Tr21处于非导通状态。
接着，当电流第二次从布线BL流入(下面，将该电流称为第二电流)时，与第一电流时同样，由于电阻器R1及布线VrefL，对应于第二电流及电阻器R1的电阻的电位被供应到节点Na。此时，由于节点Nb处于浮动状态，因此当节点Na的电位发生变化时，节点Nb的电位也由于电容耦合而变化。当节点Na的电位变化为ΔVNa且电容耦合系数为1时，节点Nb的电位为Va+ΔVNa。当晶体管Tr22的阈值电压为Vth时，电位Va+ΔVNa-Vth从布线OL输出。在此，通过将电位Va设定为阈值电压Vth，可以从布线OL输出电位ΔVNa。
电位ΔVNa根据第一电流与第二电流之间的变化量、电阻器R1的电阻值及电位Vref而决定。由于电阻器R1的电阻值和电位Vref是已知的，所以通过使用图10所示的电路OFST，可以从电位ΔVNa获得流过布线BL的电流的变化量。
激活函数电路ACTV电连接于布线OL及布线NIL。对激活函数电路ACTV通过布线OL输入电路OFST中测量的电流的变化量的结果。激活函数电路ACTV为根据已定义的函数系统对该结果进行运算的电路。作为该函数系统，例如可以使用sigmoid函数、tanh函数、softmax函数、ReLU函数、阈值函数(threshold function)等。这些函数被用作神经网络中的激活函数。
<运算电路的工作例子1>
接着，对运算电路MAC1的工作例子进行说明。
图11是运算电路MAC1的工作例子的时序图。图11的时序图示出时刻T01至时刻T09的布线WL[1]、布线WL[2]、布线WD、布线WDref、节点NM[1]、节点NM[2]、节点NMref[1]、节点NMref[2]、布线CL[1]及布线CL[2]的电位的变动以及电流IB-Iα及电流IBref的大小的变动。尤其是，电流IB-Iα示出从布线BL流到存储单元阵列CA的存储单元AM[1]及存储单元AM[2]的电流的总和。
《时刻T01至时刻T02》
在时刻T01至时刻T02的期间，对布线WL[1]施加高电平电位(在图11中记为High)，对布线WL[2]施加低电平电位(在图11中记为Low)。再者，对布线WD施加比接地电位(在图11中记为GND)高VPR-VW[1]的电位，并且对布线WDref施加比接地电位高VPR的电位。再者，对布线CL[1]及布线CL[2]分别施加基准电位(在图11中记为REFP)。
此外，电位Vw[1]为对应于第一数据之一的电位。此外，电位VPR为对应于参考数据的电位。
此时，存储单元AM[1]及存储单元AMref[1]的各晶体管Tr11的栅极被施加高电平电位，由此存储单元AM[1]及存储单元AMref[1]的各晶体管Tr11变为开启状态。因此，存储单元AM[1]的布线WD与节点NM[1]间变为导通状态，由此节点NM[1]的电位变为VPR-VW[1]。与此相同，存储单元AMref[1]的布线WDref与节点NMref[1]间变为导通状态，由此节点NMref[1]的电位变为VPR。
这里，考察从存储单元AM[1]及存储单元AMref[1]的各晶体管Tr12的第二端子流到第一端子的电流。当从布线BL通过存储单元AM[1]的晶体管Tr12的第二端子流到第一端子的电流由IAM[1]，0表示时，IAM[1]，0可以由如下算式表示。
[算式5]
IAM[1]，0＝k(VPR-VW[1]-Vth)2…(E1)
k为取决于晶体管Tr12的沟道长度、沟道宽度、迁移率以及栅极绝缘膜的电容等的常数。此外，Vth表示晶体管Tr12的阈值电压。
同样，当从布线BLref通过存储单元AMref[1]的晶体管Tr12的第二端子流到第一端子的电流由IAMref[1]，0表示时，IAMref[1]，0可以由以下算式表示。
[算式6]
IAMref[1]，0＝k(VPR～Vth)2…(E2)
此外，存储单元AM[2]及存储单元AMref[2]的各晶体管Tr11的栅极被施加低电平电位，由此存储单元AM[2]及存储单元AMref[2]的各晶体管Tr11变为关闭状态。由此，电位不被写入在节点NM[2]及节点NMref[2]中。
《时刻T02至时刻T03》
在时刻T02至时刻T03的期间，对布线WL[1]施加低电平电位。此时，存储单元AM[1]及存储单元AMref[1]的各晶体管Tr11的栅极被施加低电平电位，由此存储单元AM[1]及存储单元AMref[1]的各晶体管Tr11变为关闭状态。
此外，布线WL[2]从时刻T02以前继续被施加低电平电位。因此，存储单元AM[2]及存储单元AMref[2]的各晶体管Tr11从时刻T02以前继续处于关闭状态。
如上所述，由于存储单元AM[1]、存储单元AM[2]、存储单元AMref[1]及存储单元AMref[2]的各晶体管Tr11处于关闭状态，所以在时刻T02至时刻T03之间保持节点NM[1]、节点NM[2]、节点NMref[1]及节点NMref[2]的各电位。
尤其是，如运算电路MAC1的电路结构所说明，通过作为存储单元AM[1]、存储单元AM[2]、存储单元AMref[1]及存储单元AMref[2]的各晶体管Tr11使用OS晶体管，可以减小流在晶体管Tr11的第一端子-第二端子间的泄漏电流，由此可以长时间保持节点NM[1]、节点NM[2]、节点NMref[1]及节点NMref[2]的各电位。
在时刻T02至时刻T03的期间，布线WD及布线WDref被施加接地电位。因为存储单元AM[1]、存储单元AM[2]、存储单元AMref[1]
及存储单元AMref[2]的各晶体管Tr11处于关闭状态，所以在从布线WD及布线WDref施加电位时没有改写节点NM[1]、节点NM[2]、节点NMref[1]及节点NMref[2]各自保持的电位。
《时刻T03至时刻T04》
在时刻T03至时刻T04的期间，对布线WL[1]施加低电平电位，对布线WL[2]施加高电平电位。另外，对布线WD施加比接地电位高VPR-Vw[2]的电位，并且对布线WDref施加比接地电位高VPR的电位。另外，布线CL[1]及布线CL[2]从时刻T02以前继续被施加基准电位。
另外，电位Vw[2]为对应于第一数据之一的电位。
此时，存储单元AM[2]及存储单元AMref[2]的各晶体管Tr11的栅极被施加高电平电位，由此存储单元AM[2]及存储单元AMref[2]的各晶体管Tr11变为开启状态。因此，存储单元AM[2]的布线WD与节点NM[2]间变为导通状态，由此节点NM[2]的电位变为VPR-VW[2]。与此相同，存储单元AMref[2]的布线WDref与节点NMref[2]间变为导通状态，由此节点NMref[2]的电位变为VPR。
这里，考察从存储单元AM[2]及存储单元AMref[2]的各晶体管Tr12的第二端子流到第一端子的电流。当从布线BL通过存储单元AM[2]的晶体管Tr12的第二端子流到第一端子的电流由IAM[2]，0表示时，IAM[2]，0可以由如下算式表示。
[算式7]
IAM[2]，0＝k(VPR-VW[2]-Vth)2…(E3)
同样，当从布线BLref通过存储单元AMref[2]的晶体管Tr12的第二端子流到第一端子的电流由IAMref[2]，0表示时，电流IAMref[2]，0可以由以下算式表示。
[算式8]
IAMref[2]，0＝k(VPR-Vth)2…(E4)
《时刻T04至时刻T05》
在此，对在时刻T04至时刻T05的期间流过布线BL及布线BLref的电流进行说明。
电流从电流源电路CS被供应到布线BLref。再者，电流从电流镜电路CM、存储单元AMref[1]及存储单元AMref[2]排出到布线BLref。当在布线BLref中从电流源电路CS供应的电流由ICref表示，从电流镜电路CM排出的电流由ICM，0表示时，根据基尔霍夫定律，以下算式成立。
[算式9]
ICref-ICM，0＝IAMref[1]，0+IAMref[2]，0…(E5)
电流从电流源电路CS被供应到布线BL。再者，电流从电流镜电路CM、存储单元AM[1]及存储单元AM[2]排出到布线BL。并且，电流从布线BL流到电路OFST。当在布线BL中从电流源电路CS供应的电流由IC表示，从布线BL流到电路OFST的电流由Iα，0表示时，根据基尔霍夫定律，以下算式成立。
[算式10]
IC-ICM，0＝IAM[1]，0+IAM[2]，0+Iα，0…(E6)
《时刻T05至时刻T06》
在时刻T05至时刻T06的期间，对布线CL[1]施加比参考电位高VX[1]的电位。此时，存储单元AM[1]及存储单元AMref[1]的各电容器C1的第二端子被施加电位VX[1]，因此晶体管Tr12的栅极的电位上升。
另外，电位Vx[1]为对应于第二数据之一的电位。
此外，晶体管Tr12的栅极的电位的增加量相当于布线CL[1]的电位变化量乘以由存储单元的结构决定的电容耦合系数的电位。该电容耦合系数根据电容器C1的电容、晶体管Tr12的栅极电容、寄生电容等而算出。在本工作例中，为了容易说明，假设为布线CL[1]的电位的增加量与晶体管Tr12的栅极的电位的增加量相等的情况来进行说明。这意味着将存储单元AM[1]和存储单元AMref[1]的电容耦合系数都设定为1。
因为电容耦合系数被设定为1，所以通过对存储单元AM[1]及存储单元AMref[1]的各电容器C1的第二端子施加电位Vx[1]，节点NM[1]
及节点NMref[1]的电位都上升Vx[1]。
这里，考察从存储单元AM[1]及存储单元AMref[1]的各晶体管Tr12的第二端子流到第一端子的电流。当从布线BL通过存储单元AM[1]的晶体管Tr12的第二端子流到第一端子的电流由IAM[1]，1表示时，IAM[1]，1可以由如下算式表示。
[算式11]
IAM[1]，1＝k(VPR-VW[1]+VX[1]-Vth)2…(E7)
也就是说，通过对布线CL[1]施加电位Vx[1]从布线BL通过存储单元AM[1]的晶体管Tr12的第二端子流到第一端子的电流增加IAM[1]，1-IAM[1]，0(在图11中记为ΔIAM[1])。
同样，当从布线BLref通过存储单元AMref[1]的晶体管Tr12的第二端子流到第一端子的电流由IAMref[1]，1表示时，电流IAMref[1]，1可以由如下算式表示。
[算式12]
IAMref[1]，1＝k(VPR+VX[1]-Vth)2…(E8)
也就是说，通过对布线CL[1]施加电位Vx[1]，从布线BLref通过存储单元AMref[1]的晶体管Tr12的第二端子流到第一端子的电流增加IAMref[1]，1-IAMref[1]，0(在图11中记为ΔIAMref[1])。
在此，对流过布线BL及布线BLref的电流进行说明。
与时刻T04至时刻T05之间同样，电流ICref从电流源电路CS被供应到布线BLref。同时，电流从电流镜电路CM、存储单元AMref[1]及存储单元AMref[2]排出到布线BLref。当在布线BLref中从电流镜电路CM排出的电流由ICM，1表示时，根据基尔霍夫定律，以下算式成立。
[算式13]
ICref-ICM，1＝IAMref[1]，1+IAMref[2]，0…(E9)
与时刻T04至时刻T05之间同样，电流IC从电流源电路CS被供应到布线BL。同时，电流从电流镜电路CM、存储单元AM[1]及存储单元AM[2]排出到布线BL。并且，电流从布线BL流到电路OFST。当在布线BL中从布线BL流到电路OFST的电流由Iα，1表示时，根据基尔霍夫定律，以下算式成立。
[算式14]
IC-ICM，1＝IAM[1]，1+IAM[2]，0+Iα，1…(E10)
在时刻T04至时刻T05的期间从布线BL流到电路OFST的电流Iα，0与在时刻T05至时刻T06的期间从布线BL流到电路OFST的电流Iα，1之差由ΔIα表示。下面，将ΔIα称为运算电路MAC1中的差分电流。差分电流ΔIα可以利用算式(E1)至算式(E10)表示为以下算式。
[算式15]
ΔIα＝Iα，0-Iα，1＝2kVW[1]VX[1]…(E11)
《时刻T06至时刻T07》
在时刻T06至时刻T07的期间，对布线CL[1]施加参考电位。此时，存储单元AM[1]及存储单元AMref[1]的各电容器C1的第二端子被施加参考电位，因此节点NM[1]及节点NMref[1]的电位恢复到时刻T04至时刻T05的电位。
《时刻T07至时刻T08》
在时刻T07至时刻T08的期间，对布线CL[1]施加比参考电位高VX[1]的电位，对布线CL[2]施加比参考电位高VX[2]的电位。此时，存储单元AM[1]及存储单元AMref[1]的各电容器C1的第二端子被施加电位VX[1]，存储单元AM[2]及存储单元AMref[2]的各电容器C1的第二端子被施加电位VX[2]。因此，存储单元AM[1]、存储单元AM[2]、存储单元AMref[1]及存储单元AMref[2]的各晶体管Tr12的栅极的电位上升。
关于存储单元AM[1]及存储单元AMref[1]的各节点的电位的变化，参照时刻T05至时刻T06之间的工作。存储单元AM[2]及存储单元AMref[2]也是相同的，以各存储单元的电容耦合系数为1进行说明。
因为电容耦合系数被设定为1，所以通过对存储单元AM[2]及存储单元AMref[2]的各电容器C1的第二端子施加电位Vx[2]，节点NM[2]及节点NMref[2]的电位都上升Vx[2]。
这里，考察从存储单元AM[2]及存储单元AMref[2]的各晶体管Tr12的第二端子流到第一端子的电流。当从布线BL通过存储单元AM[1]的晶体管Tr12的第二端子流到第一端子的电流由IAM[2]，1表示时，IAM[2]，1可以由如下算式表示。
[算式16]
IAM[2]，1＝k(VPR-VW[2]+VX[2]-Vth)2…(E12)
也就是说，通过对布线CL[2]施加电位Vx[2]从布线BL通过存储单元AM[2]的晶体管Tr12的第二端子流到第一端子的电流增加IAM[2]，1-IAM[2]，0(在图11中记为ΔIAM[2])。
同样，当从布线BLref通过存储单元AMref[2]的晶体管Tr12的第二端子流到第一端子的电流由IAMref[2]，1表示时，IAMref[2]，1可以由以下算式表示。
[算式17]
IAMref[2]，1＝k(VPR+VX[2]-Vth)2…(E13)
也就是说，通过对布线CL[2]施加电位Vx[2]，从布线BLref通过存储单元AMref[2]的晶体管Tr12的第二端子流到第一端子的电流增加IAMref[2]，1-IAMref[2]，0(在图11中记为ΔIAMref[2])。
在此，对流过布线BL及布线BLref的电流进行说明。
与时刻T04至时刻T05之间同样，电流ICref从电流源电路CS被供应到布线BLref。同时，电流从电流镜电路CM、存储单元AMref[1]
及存储单元AMref[2]排出到布线BLref。当在布线BLref中从电流镜电路CM排出的电流由ICM，2表示时，根据基尔霍夫定律，以下算式成立。
[算式18]
ICref-ICM，2＝IAMref[1]，1+IAMref[2]，1…(E14)
与时刻T04至时刻T05之间同样，电流IC从电流源电路CS被供应到布线BL。同时，电流从电流镜电路CM、存储单元AM[1]及存储单元AM[2]排出到布线BL。并且，电流从布线BL流到电路OFST。当在布线BL中从布线BL流到电路OFST的电流由Iα，3表示时，根据基尔霍夫定律，以下算式成立。
[算式19]
IC-ICM，2＝IAM[1]，1+IAM[2]，1+Iα，3…(E15)
在时刻T04至时刻T05的期间从布线BL流到电路OFST的电流Iα，0与在时刻T07至时刻T08的期间从布线BL流到电路OFST的电流Iα，3之差的差分电流ΔIα可以利用算式(E1)至算式(E8)及算式(E12)至算式(E15)表示为以下算式。
[算式20]
ΔIa＝Iα，0-Iα，3＝2k(VW[1]VX[1]+VW[2]VX[2])…(E16)
如算式(E11)、算式(E16)所示，输入到电路OFST的差分电流ΔIα对应于多个第一数据的电位VW和多个第二数据的电位VX的积之和。换言之，通过在电路OFST中测量差分电流ΔIα，可以获得第一数据与第二数据的积和值。
《时刻T08至时刻T09》
在时刻T08至时刻T09的期间，对布线CL[1]及布线CL[2]施加基准电位。此时，存储单元AM[1]、存储单元AM[2]、存储单元AMref[1]及存储单元AMref[2]的各电容器C1的第二端子被施加基准电位，因此节点NM[1]、节点NM[2]、节点NMref[1]及节点NMref[2]的电位恢复到时刻T06至时刻T07的电位。
在时刻T05至时刻T06的期间，对布线CL[1]施加VX[1]，在时刻T07至时刻T08的期间，对布线CL[1]及布线CL[2]分别施加VX[1]及VX[2]。但是，施加到布线CL[1]及布线CL[2]的电位也可以低于参考电位REFP。在对布线CL[1]和/或布线CL[2]施加低于参考电位REFP的电位的情况下，可以利用电容耦合降低与布线CL[1]和/或布线CL[2]连接的存储单元的保持节点的电位。因此，可以利用积和运算获得第一数据与作为负值的第二数据之一的积。例如，在时刻T07至时刻T08的期间，在对布线CL[2]不施加VX[2]而施加-VX[2]的情况下，差分电流ΔIα可以由以下算式表示。
[算式21]
ΔIα＝Iα，0-Iα，3＝2k(VW[1]VX[1]-VW[2]VX[2])…(E17)
另外，在本工作例子中，使用包括配置为2行2列的矩阵状的存储单元的存储单元阵列CA，但是，也可以使用1行2列以上或者3行以上3列以上的存储单元阵列同样地进行积和运算。在此情况下，通过将积和运算电路中的多个列中的一列的存储单元用作保持参考数据(电位VPR)的存储单元，可以同时执行多个列中的剩下的列数的积和运算处理。换言之，通过增加存储单元阵列的列数，可以提供能够实现高速积和运算处理的半导体装置。另外，通过增加行数，可以增加积和运算中相加的加数。在增加行数的情况下，差分电流ΔIα可以由以下算式表示。
[算式22]
当将本实施方式所说明的积和运算电路用于上述隐藏层时，通过将权系数ws[k]s[k-1] (k)作为第一数据储存于相同列的各存储单元AM并将来自第(k-1)层的第s[k-1]神经元的输出信号zs[k-1] (k-1)作为从各行的布线CL施加的电位(第二数据)，可以根据差分电流ΔIα求出第一数据与第二数据之积和。此外，通过使用该积和的值求出激活函数的值，可以将激活函数的值用作第k层的第s[k]神经元的输出信号zs[k] (k)。
另外，当将本实施方式所说明的积和运算电路用于上述输出层时，通过将权系数ws[L]s[L-1] (L)作为第一数据储存于相同列的各存储单元AM并将来自第(L-1)层的第s[L-1]神经元的输出信号zs[L-1] (L-1)作为从各行的布线CL施加的电位(第二数据)，可以根据差分电流ΔIα求出第一数据与第二数据之积和。此外，通过使用该积和的值求出激活函数的值，可以将激活函数的值用作第L层的第s[L]神经元的输出信号zs[L] (L)。
此外，本实施方式所示的输入层也可以被用作将输入信号输出到第二层的缓冲电路。
另外，在本实施方式中说明的运算电路中，存储单元AM的行数对应于前一层的神经元数。换言之，存储单元AM的行数对应于输入到下一层的一个神经元的前一层的神经元的输出信号的个数。另外，存储单元AM的列数对应于下一层的神经元数。换言之，存储单元AM的列数对应于从下一层的神经元输出的输出信号的个数。换言之，前一层、下一层的各神经元的个数决定运算电路的存储单元阵列的行数及列数，因此，根据想要构成的神经网络，决定存储单元阵列的行数及列数而设计神经网络即可。
另外，本实施方式所说明的运算电路也可以根据状况改变结构。例如，也可以将图9所示的运算电路MAC1改变为图12所示的运算电路MAC1。图12的运算电路MAC1具有对图9的运算电路MAC1追加存储单元阵列CA的包括存储单元AM[1]及存储单元AM[1]的列上的存储单元AMB的结构。
存储单元AMB与布线WD、布线BL、布线WLB及布线CLB电连接。另外，布线WLB与电路WLD电连接，布线CLB与电路CLD电连接。
在存储单元AMB中，将晶体管Tr11的第一端子、晶体管Tr12的栅极和电容器C1的第一端子的连接部分表示为节点NMB。
布线WLB被用作在向存储单元AMB写入数据时将选择信号从电路WLD供应到存储单元AMB的布线。另外，布线CLB被用作对存储单元AMB的电容器C1的第二端子施加恒电位的布线。该恒电位优选为接地电位或低电平电位。
作为图12的运算电路MAC1的工作例子，在图11的时序图中，在时刻T01至时刻T05的期间，以存储单元AMB的晶体管Tr12处于关闭状态的方式在节点NMB中保持接地电位、低电平电位或布线VR所供应的电位。并且，在图11的时序图中，在时刻T05至时刻T09的期间，以存储单元AMB的晶体管Tr12的源极-漏极间流过任意电流IBIAS的方式在节点NMB中保持电位VBIAS。此时，IBIAS由下式表示。
[算式23]
IBIAS＝k(VPR-VBIAS-Vth)2…(E19)
此时，可以将算式(E16)、算式(E18)改写为下式。
[算式24]
ΔIα＝Iα，0-Iα，3＝2k(VW[1]VX[1]+VW[2]VX[2])-IBIAS…(E20)
[算式25]
算式(E20)、算式(E21)相当于还对积和运算结果施加任意偏压的运算。就是说，通过使用图12的运算电路MAC1，可以进行算式(D3)的运算。注意，IBIAS不但取决于节点NMB的电位而且取决于布线CLB所供应的电位，因此，例如也可以采用如下方式：在图11的时序图中，在时刻T01至时刻T05的期间，以存储单元AMB的晶体管Tr12处于关闭状态的方式向布线CLB供应接地电位，在时刻T05至时刻T09之间将布线CLB的电位从接地电位变化到任意电位，在存储单元AMB的晶体管Tr12的源极-漏极间流过任意电流IBIAS。
另外，例如，也可以将图9所示的运算电路MAC1改变为图13所示的运算电路MAC1A。图13的运算电路MAC1A包括将图9的运算电路MAC1的电流源电路CS和电流镜电路CM组合为一起的电路CMS、将电路OFST和激活函数电路ACTV组合为一起的电路OFAC以及存储单元阵列CA。
电路CMS作为一个例子包括电流镜电路CM、电流源电路CS1、电流源电路CS2及开关SW3。
电流镜电路CM作为一个例子包括晶体管Tr31及晶体管Tr32。另外，电流源电路CS1作为一个例子包括晶体管Tr33、电容器C6及开关SW1。另外，电流源电路CS2作为一个例子包括晶体管Tr34、电容器C7及开关SW2。
电路OFAC作为一个例子包括开关SW4及电阻器RE。
注意，晶体管Tr31至晶体管Tr33各自优选为如图13所示那样的p沟道型晶体管。另外，晶体管Tr34优选为如图13所示那样的n沟道型晶体管。例如，晶体管Tr31至晶体管Tr34各自可以使用Si晶体管。
此外，除非特别说明均包括晶体管Tr31至晶体管Tr34在开启状态下工作在饱和区域的情况。换言之，包括如下情况：对上述各晶体管的栅极电压、源极电压及漏极电压进行适当的偏压，使得该晶体管在饱和区域中工作。
注意，例如，开关SW1至开关SW4各自可以使用电开关、机械开关等。尤其是，当开关SW1至开关SW4各自使用电开关时，该电开关可以使用OS晶体管、Si晶体管等。
关于存储单元阵列CA，参照图9的运算电路MAC1的存储单元阵列CA的说明。注意，在图13中省略电路CLD、电路WDD及电路WLD。
在电流镜电路CM中，晶体管Tr31的第一端子与布线VHE电连接，晶体管Tr31的第二端子与晶体管Tr31的栅极及布线BLref电连接。晶体管Tr32的第一端子与布线VHE电连接，晶体管Tr32的第二端子与开关SW3的第一端子及电路OFAC的开关SW4的第一端子电连接。
在电流源电路CS1中，晶体管Tr33的第一端子与布线VHE电连接，晶体管Tr33的第二端子与开关SW1的第一端子、开关SW3的第二端子及布线BL电连接，晶体管Tr33的栅极与开关SW1的第二端子及电容器C6的第一端子电连接。电容器C6的第二端子与布线VHE电连接。
在电流源电路CS2中，晶体管Tr34的第一端子与布线VLE电连接，晶体管Tr34的第二端子与开关SW2的第一端子、开关SW3的第一端子及电路OFAC的开关SW4的第一端子电连接，晶体管Tr34的栅极与开关SW2的第二端子及电容器C7的第一端子电连接。电容器C7的第二端子与布线VLE电连接。
在电路OFAC中，开关SW4的第二端子与电阻器RE的第一端子电连接，电阻器RE的第二端子与布线VcL电连接。
布线VHE被用作供应恒电压的布线。该恒电压例如可以为高电平电位等。另外，布线VLE被用作供应恒电压的布线。该恒电压例如可以为低电平电位、接地电位等。另外，布线VcL被用作供应恒电压的布线。该恒电压例如可以为高电平电位、低电平电位、接地电位等。
电流镜电路CM具有将与晶体管Tr31的第二端子的电位对应的电流从布线VHE供应到晶体管Tr31的第二端子且将其从布线VHE供应到晶体管Tr32的第二端子的功能。注意，此时，流过晶体管Tr31的源极-漏极间的电流量与流过晶体管Tr32的源极-漏极间的电流量优选彼此相等。
电路OFAC所包括的电阻器RE具有将通过开关SW4输入到电阻器RE的第一端子的电流转换为电压的功能。就是说，电路OFAC例如被用作电流电压转换电路。
接着，说明运算电路MAC1A的具体工作例子。
首先，存储单元阵列CA所包括的存储单元AM[1]、存储单元AM[2]的各保持节点保持VPR-VW[1]、VPR-VW[2]。另外，存储单元阵列CA所包括的存储单元AMref[1]及存储单元AMref[2]的各保持节点都保持VPR。另外，布线CL[1]及布线CL[2]各自被输入电位REFP。
此时，流过存储单元AM[1]、存储单元AM[2]、存储单元AMref[1]及存储单元AMref[2]的各晶体管Tr12的电流满足算式(E1)、算式(E3)、算式(E2)、算式(E4)。
接着，如图14所示，使开关SW1及开关SW2各自处于开启状态，使开关SW3及开关SW4各自处于关闭状态。
在此，当流过布线BL的电流由I3表示时，电流I3由流过存储单元AM[1]、存储单元AM[2]的各晶体管Tr12的源极-漏极间的电流量之总和表示，因此可以根据算式(E1)、算式(E3)来成立I3＝IAM[1]，0+IAM[2]，0。
另外，在电流源电路CS1中，开关SW1处于开启状态，因此晶体管Tr33具有二极管连接结构。因此，晶体管Tr33的栅极具有与电流I3对应的电位，电流I3流在晶体管Tr33的源极-漏极间。
并且，此时，通过在电流源电路CS1中使开关SW1处于关闭状态，与晶体管Tr33的栅极的电流I3对应的电位被保持在电容器C6中。因此，电流源电路CS1可以将向布线BL输出的电流量固定为I3。
另一方面，当流过布线BLref的电流由I4表示时，电流I4由流过存储单元AMref[1]、存储单元AMref[2]的各晶体管Tr12的源极-漏极间的电流量之总和表示，因此可以根据算式(E2)、算式(E4)来成立I4＝IAMref[1]，0+IAMref[2]，0。
因此，在电流镜电路CM中，在晶体管Tr31的源极-漏极间流过电流I4。因此，在晶体管Tr32的源极-漏极间也流过电流I4。
流在晶体管Tr32的源极-漏极间的电流I4流到电流源电路CS2。开关SW2处于开启状态，因此晶体管Tr34具有二极管连接结构。因此，晶体管Tr34的栅极具有与电流I4对应的电位，电流I4流在晶体管Tr34的源极-漏极间。
在此，通过在电流源电路CS2中使开关SW2处于关闭状态，与晶体管Tr34的栅极的电流I4对应的电位被保持在电容器C7中。因此，电流源电路CS2可以将向布线VLE输出的电流量固定为I4。
接着，在运算电路MAC1A的工作从图14变化到图15时，布线CL[1]的电位变化到VX[1]+REFP，且布线CL[2]的电位变化到VX[2]+REFP。
此时，流过存储单元AM[1]、存储单元AM[2]、存储单元AMref[1]及存储单元AMref[2]的各晶体管Tr12的电流变化到算式(E7)、算式(E12)、算式(E8)、算式(E13)。
另外，如图15所示，使开关SW3和开关SW4各自处于开启状态。
在此，当流过布线BL的电流由I1表示时，电流I1由流过存储单元AM[1]、存储单元AM[2]的各晶体管Tr12的源极-漏极间的电流量之总和表示，因此可以根据算式(E7)、算式(E12)来成立I1＝IAM[1]，1+IAM[2]，1。
另外，当流过布线BLref的电流由I2表示时，电流I2由流过存储单元AMref[1]、存储单元AMref[2]的各晶体管Tr12的源极-漏极间的电流量之总和表示，因此可以根据算式(E8)、算式(E13)来成立I2＝IAMref[1]，1+IAMref[2]，1。
因此，在电流镜电路CM中，在晶体管Tr31的源极-漏极间流过电流I2。因此，在晶体管Tr32的源极-漏极间也流过电流I2。
在此，因为电路OFAC的开关SW4处于开启状态，所以电流流在电路OFAC与电路CMS之间。当流在开关SW4的第一端子-第二端子间的电流由I5表示时，可以与算式(E16)相同地算出I5＝I1-I2-I3+I4＝2k(VW[1]VX[1]+VW[2]VX[2])的积和。
另外，图15的运算电路MAC1A的等效电路可以为图16所示的电路。图16所示的电流源CI1相当于图15的存储单元AM[1]和存储单元AM[2]，图16所示的电流源CI2相当于电流源电路CS1，图16所示的电流源CI3相当于电流源电路CS2，图16所示的电流源CI4相当于电流镜电路CM2。
另外，在图13的运算电路MAC1A的存储单元阵列CA中，使用包括配置为2行2列的矩阵状的存储单元的存储单元阵列，但是，也可以使用1行2列以上或者3行以上3列以上的存储单元阵列同样地进行积和运算。在此情况下，通过将积和运算电路中的多个列中的一列的存储单元用作保持参考数据(电位VPR)的存储单元，可以同时执行多个列中的剩下的列数的积和运算处理。另外，通过增加行数，可以增加积和运算中相加的加数，在此情况下，电流I5可以与算式(E18)同样地由I5＝2kΣVW[i]VX[i]表示。
在此，在电路OFAC中，电流I5被电阻器RE转换为电压。虽然图13未图示，但是通过使电路OFAC为基于该电压根据预定的激活函数进行运算的电路，可以与图9的运算电路MAC1相同地进行分层神经网络的运算。
<运算电路的结构例子2>
接着，说明在上述神经网络100中进行积和运算及激活函数的运算的电路的一个例子，其电路结构与运算电路MAC1不同。
图17示出积和运算电路MAC2的结构例子。图17所示的运算电路MAC2为如下电路，即进行对应于各单元所保持的电压的第一数据与被输入的第二数据的积和运算且使用该积和运算的结果进行激活函数的运算的电路。另外，第一数据及第二数据例如可以为模拟数据或多值数据(离散数据)。
运算电路MAC2包括电路WCS、电路XCS、电路WSD、电路SWS1、电路SWS2、单元阵列CA2及转换电路ITRZ[1]至转换电路ITRZ[m]。
单元阵列CA2包括单元IM[1，1]至单元IM[m，n](在此，m为1以上的整数，n为1以上的整数)及单元IMref[1]至单元IMref[m]。单元IM[1，1]至单元IM[m，n]具有保持相当于与第一数据对应的电流量的电位的功能，单元IMref[1]至单元IMref[m]具有将如下电压供应到信号线XCL[1]至XCL[m]的功能，该电压对应于在与所保持的电位进行积和运算时需要的第二数据。
另外，在图17的单元阵列CA2中，单元配置为n+1行m列的矩阵状，但是单元阵列CA2也可以具有单元配置为2行以上1列以上的矩阵状的结构。
单元IM[1，1]至单元IM[m，n]包括晶体管F1、晶体管F2及电容器C5，单元IMref[1]至单元IMref[m]包括晶体管F1m、晶体管F2m及电容器C5m。
注意，除非特别说明均包括晶体管F1及晶体管F1m在开启状态时最后在线性区域中工作的情况。换言之，包括如下情况：上述各晶体管的栅极电压、源极电压及漏极电压进行适当的偏压，使得该晶体管在线性区域中工作。但是，本发明的一个方式不局限于此。例如，晶体管F1、晶体管F1m在开启状态时既可以在饱和区域中工作，也可以有时在线性区域工作有时在饱和区域工作。
另外，除非特别说明均包括晶体管F2及晶体管F2m在亚阈值区域中工作的情况(就是说，晶体管F2或晶体管F2m中的栅极-源极间电压比阈值电压低的情况)。换言之，包括如下情况：上述各晶体管的栅极电压、源极电压及漏极电压进行适当的偏压，使得该晶体管在亚阈值区域中工作。因此，包括晶体管F2及晶体管F2m以关态电流流在源极-漏极间的方式工作的情况。
与晶体管Tr11相同，晶体管F1及/或晶体管F1m优选为OS晶体管。此外，晶体管F1及/或晶体管F1m的沟道形成区域更优选为包含铟、元素M(作为元素M例如可以举出选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种等)和锌中的至少一个的氧化物。尤其是，晶体管Tr1及/或晶体管F1m更优选采用实施方式3所示的晶体管的结构。
通过使用OS晶体管作为晶体管F1及/或晶体管F1m，可以抑制晶体管F1及/或晶体管F1m的泄漏电流，由此有时可以实现计算精度高的积和运算电路。此外，通过使用OS晶体管作为晶体管F1及/或晶体管F1m，可以使晶体管F1及/或晶体管F1m处于非导通状态下的从保持节点向写入字线的泄漏电流变得非常小。也就是说，可以减少保持节点的电位的刷新工作，由此可以降低积和运算电路的功耗。
此外，通过使用OS晶体管作为晶体管F2及/或晶体管F2m，可以在亚阈值区域较广的电流范围中工作，由此可以降低耗电流。此外，通过使用OS晶体管作为晶体管F2及/或晶体管F2m，也可以同时制造晶体管Tr11与晶体管F2及/或晶体管F2m，由此有时可以缩短积和运算电路的制造工序。另外，晶体管F2及/或晶体管F2m也可以为在沟道形成区域中包含的晶体管。作为硅，例如可以使用非晶硅(有时称为氢化非晶硅)、微晶硅、多晶硅或单晶硅等。
在单元IM[1，1]至单元IM[m，n]各自中，晶体管F1的第一端子与晶体管F2的栅极电连接。晶体管F2的第一端子与布线VE电连接。电容器C5的第一端子与晶体管F2的栅极电连接。
这里，本发明的一个方式不取决于晶体管的背栅极的连接结构。在图17中，在晶体管F1及晶体管F2中示出背栅极，晶体管F1及晶体管F2包括该背栅极。在图17中不示出该背栅极的连接关系，但是可以在进行设计时决定该背栅极的电连接点。例如，在包括背栅极的晶体管中，为了提高该晶体管的通态电流，可以使栅极与背栅极电连接。换言之，例如，也可以使晶体管M2的栅极与背栅极电连接。另外，例如，在包括背栅极的晶体管中，为了使该晶体管的阈值电压改变或降低该晶体管的关态电流，设置与外部电路等电连接的布线而通过该外部电路等对晶体管的背栅极供应电位。注意，晶体管F1m、晶体管F2m、后述晶体管F3[1]至晶体管F3[n]、晶体管F4[1]至晶体管F4[n]以及说明书中的除了图17以外的其他部分所记载的晶体管或其他附图表示的晶体管也是同样的。
另外，本发明的一个方式的半导体装置不取决于该半导体装置所包括的晶体管的结构。例如，如图17所示，晶体管F1、晶体管F2也可以为不包括背栅极的结构，即单栅极结构的晶体管。此外，也可以为一部分晶体管包括背栅极且其他一部分晶体管不包括背栅极。注意，晶体管F1m、晶体管F2m、后述晶体管F3[1]至晶体管F3[n]、晶体管F4[1]至晶体管F4[n]以及说明书中的除了图17所示的电路图以外的其他部分所记载的晶体管或其他附图表示的晶体管也是同样的。
布线VE是用来将电流流在单元IM[1，1]、单元IM[m，1]、单元IM[1，n]及单元IM[m，n]的各晶体管F2的第一端子-第二端子间的布线，并且被用作将电流流在单元IMref[1]及单元IMref[m]的各晶体管F2的第一端子-第二端子间的布线。例如，布线VE被用作供应恒电压的布线。该恒电压例如可以为低电平电位、接地电位等。
在单元IM[1，1]中，晶体管F1的第二端子与布线WCL[1]电连接，晶体管F1的栅极与布线WSL[1]电连接。晶体管F2的第二端子与布线WCL[1]电连接，电容器C5的第二端子与布线XCL[1]电连接。注意，在图17所示的单元IM[1，1]中，将晶体管F1的第一端子、晶体管F2的栅极和电容器C5的第一端子的连接部分表示为节点NN[1，1]。
在单元IM[m，1]中，晶体管F1的第二端子与布线WCL[1]电连接，晶体管F1的栅极与布线WSL[m]电连接。晶体管F2的第二端子与布线WCL[1]电连接，电容器C5的第二端子与布线XCL[m]电连接。注意，在图17所示的单元IM[m，1]中，将晶体管F1的第一端子、晶体管F2的栅极和电容器C5的第一端子的连接部分表示为节点NN[m，1]。
在单元IM[1，n]中，晶体管F1的第二端子与布线WCL[n]电连接，晶体管F1的栅极与布线WSL[1]电连接。晶体管F2的第二端子与布线WCL[n]电连接，电容器C5的第二端子与布线XCL[1]电连接。注意，在图17所示的单元IM[1，n]中，将晶体管F1的第一端子、晶体管F2的栅极和电容器C5的第一端子的连接部分表示为节点NN[1，n]。
在单元IM[m，n]中，晶体管F1的第二端子与布线WCL[n]电连接，晶体管F1的栅极与布线WSL[m]电连接。晶体管F2的第二端子与布线WCL[n]电连接，电容器C5的第二端子与布线XCL[m]电连接。注意，在图17所示的单元IM[m，n]中，将晶体管F1的第一端子、晶体管F2的栅极和电容器C5的第一端子的连接部分表示为节点NN[m，n]。
在单元IMref[1]中，晶体管F1m的第二端子与布线XCL[1]电连接，晶体管F1m的栅极与布线WSL[1]电连接。晶体管F2m的第二端子与布线XCL[1]电连接，电容器C5的第二端子与布线XCL[1]电连接。注意，在图17所示的单元IMref[1]中，将晶体管F1m的第一端子、晶体管F2m的栅极和电容器C5的第一端子的连接部分表示为节点NNref[1]。
在单元IMref[m]中，晶体管F1m的第二端子与布线XCL[m]电连接，晶体管F1m的栅极与布线WSL[m]电连接。晶体管F2m的第二端子与布线XCL[m]电连接，电容器C5的第二端子与布线XCL[m]电连接。注意，在图17所示的单元IMref[m]中，将晶体管F1m的第一端子、晶体管F2m的栅极和电容器C5的第一端子的连接部分表示为节点NNref[m]。
上述节点NN[1，1]、节点NN[m，1]、节点NN[1，n]、节点NN[m，n]、节点NNref[1]及节点NMref[m]被用作各单元的保持节点。
电路SWS1包括晶体管F3[1]至晶体管F3[n]。晶体管F3[1]的第一端子与布线WCL[1]电连接，晶体管F3[1]的第二端子与电路WCS电连接，晶体管F3[1]的栅极与布线SWL1电连接。晶体管F3[m]的第一端子与布线WCL[m]电连接，晶体管F3[m]的第二端子与电路WCS电连接，晶体管F3[m]的栅极与布线SWL1电连接。
与晶体管Tr11相同，晶体管F3[1]至晶体管F3[n]优选为OS晶体管。此外，晶体管F1及/或晶体管F1m的沟道形成区域更优选为包含铟、元素M(作为元素M例如可以举出选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种等)和锌中的至少一个的氧化物。尤其是，晶体管F3[1]至晶体管F3[n]更优选采用实施方式3所示的晶体管的结构。
电路SWS1被用作切换电路WCS与布线WCL[1]至布线WCL[n]各自之间的导通状态或非导通状态的电路。
电路SWS2包括晶体管F4[1]至晶体管F4[n]。晶体管F4[1]的第一端子与布线WCL[1]电连接，晶体管F4[1]的第二端子与转换电路ITRZ[1]电连接，晶体管F4[1]的栅极与布线SWL2电连接。晶体管F4[m]的第一端子与布线WCL[m]电连接，晶体管F4[m]的第二端子与转换电路ITRZ[1]电连接，晶体管F4[m]的栅极与布线SWL2电连接。
与晶体管Tr11相同，晶体管F4[1]至晶体管F4[n]优选为OS晶体管。此外，晶体管F1及/或晶体管F1m的沟道形成区域更优选为包含铟、元素M(作为元素M例如可以举出选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种等)和锌中的至少一个的氧化物。尤其是，晶体管F4[1]至晶体管F4[n]更优选采用实施方式3所示的晶体管的结构。
电路SWS2被用作切换布线WCL[1]与电路ITRZ[1]之间及布线WCL[n]与电路ITRZ[n]之间的导通状态或非导通状态的电路。
电路WCS具有发送储存在单元阵列CA2所包括的各单元中的数据的功能。
电路XCS与布线XCL[1]至布线XCL[m]电连接。电路XCS具有使单元阵列CA2所包括的单元IMref[1]至单元IMref[m]各自流过与参考数据对应的电流或与第二数据对应的电流的功能。
电路WSD与布线WSL[1]至布线WSL[m]电连接。电路WSD具有在将第一数据写入到单元阵列CA2中的单元时向布线WSL[1]至布线WSL[m]发送规定信号来选择数据写入对象的存储单元的功能。
另外，电路WSD与布线SWL1及布线SWL2电连接。电路WSD具有向布线SWL1发送规定信号来使电路WCS与单元阵列CA2间处于导通状态或非导通状态的功能以及向布线SWL2发送规定信号来使转换电路ITRZ[1]至转换电路ITRZ[m]与单元阵列CA2间处于导通状态或非导通状态的功能。
转换电路ITRZ[1]至转换电路ITRZ[m]各自包括输入端子及输出端子。转换电路ITRZ[1]至转换电路ITRZ[m]各自具有将输入到输入端子的电流转换为与该电流对应的电压并将其从输出端子输出的功能。例如，转换电路ITRZ[1]至转换电路ITRZ[m]各自可以使用电路OFST。另外，转换电路ITRZ[1]至转换电路ITRZ[m]各自也可以包括激活函数电路ACTV，由此也可以使用被转换的电压进行激活函数的运算来将该运算的结果输出到输出端子。
<运算电路的工作例子2>
接着，说明运算电路MAC2的工作例子。
图18是运算电路MAC2的工作例子的时序图。图18的时序图示出时刻T11至时刻T23之间及其附近的布线SWL1、布线SWL2、布线WSL[i](i为1以上且m-1以下的整数)、布线WSL[i+1]、布线XCL[i]、布线XCL[i+1]、节点NN[i，j]、节点NNref[i]、节点NN[i+1，j]及节点NNref[i+1]的电位的变动。并且，图18的时序图还示出流在单元IM[i，j]所包括的晶体管F2的第一端子-第二端子间的电流量IF2[i，j]、流在单元IMref[i]所包括的晶体管F2m的第一端子-第二端子间的电流量IF2m[i]、流在单元IM[i+1，j]所包括的晶体管F2的第一端子-第二端子间的电流量IF2[i+1，j]以及流在单元IMref[i+1]所包括的晶体管F2m的第一端子-第二端子间的电流量IF2m[i+1]的各变动。
注意，在本工作例子中，布线VE的电位为接地电位GND。另外，在时刻T11之前，使单元IM[i，j]、单元IM[i+1，j]所包括的各晶体管F1、单元IMref[i]、单元IMref[i+1]所包括的晶体管F1m处于开启状态，使节点NN[i，j]、节点NNref[i]、节点NN[i+1，j]、节点NNref[i+1]的各电位处于接地电位GND。
另外，作为初始设定，使单元IM[1，1]至单元IM[m，n]所包括的各晶体管F1、单元IMref[1]至单元IMref[m]所包括的晶体管F1m处于开启状态，使节点NN[1，1]至节点NN[m，n]、节点NNref[1]至节点NNref[m]的电位为接地电位GND。
《时刻T11至时刻T12》
在时刻T11至时刻T12的期间，对布线SWL1施加高电平电位(在图18中记为High)，对布线SWL2施加低电平电位(在图18中记为Low)。因此，对晶体管F3[1]至晶体管F3[n]的各栅极施加高电平电位，晶体管F3[1]至晶体管F3[n]各自变为开启状态，对晶体管F4[1]至晶体管F4[n]的各栅极施加低电平电位，晶体管F4[1]至晶体管F4[n]各自变为关闭状态。
另外，在时刻T11至时刻T12的期间，对布线WSL[i]、布线WSL[i+1]施加低电平电位。因此，对单元阵列CA2的第i行的单元IM[i，1]至单元IM[i，n]所包括的晶体管F1的栅极和单元IMref[i]所包括的晶体管F1m的栅极施加低电平电位，各晶体管F1和晶体管F1m变为关闭状态。另外，单元阵列CA2的第i+1行的单元IM[i+1，1]至单元IM[i+1，n]所包括的晶体管F1的栅极和单元IMref[i+1]所包括的晶体管F1m的栅极施加低电平电位，各晶体管F1和晶体管F1m变为关闭状态。
另外，在时刻T11至时刻T12的期间，对布线XCL[i]、布线XCL[i+1]施加接地电位GND。
另外，在时刻T11至时刻T12的期间，电流不流过布线WCL[j]、布线XCL[i]、布线XCL[i+1]。因此，IF2[i，j]、IF2m[i]IF2[i+1，j]、IF2m[i+1]为0。
《时刻T12至时刻T13》
在时刻T12至时刻T13的期间，对布线WSL[i]施加高电平电位。因此，对单元阵列CA2的第i行的单元IM[i，1]至单元IM[i，n]所包括的晶体管F1的栅极和单元IMref[i]所包括的晶体管F1m的栅极施加高电平电位，各晶体管F1和晶体管F1m变为开启状态。另外，在时刻T12至时刻T13的期间，对除了布线WSL[i]之外的布线WSL[1]至布线WSL[m]施加低电平电位，单元阵列CA2的除了第i行之外的单元IM[1，1]至单元IM[m，n]所包括的晶体管F1和除了第i行之外的单元IMref[1]至单元IMref[m]所包括的晶体管F1m处于关闭状态。
并且，对布线XCL[1]至布线XCL[m]施加低电平电位。
《时刻T13至时刻T14》
在时刻T13至时刻T14的期间，从电路WCS通过晶体管F3[j]向单元阵列CA2流到电流量I0[i，j]的电流。此时，单元阵列CA2的第i行的单元IM[i，j]所包括的晶体管F1的第一端子与布线WCL[j]间处于导通状态，且单元阵列CA2的除了第i行之外的单元IM[1，j]至单元IM[m，j]所包括的晶体管F1的第一端子与布线WCL[j]间处于非导通状态，因此从布线WCL[j]向单元IM[i，j]流到电流量I0[i，j]的电流。
这里，通过使单元IM[i，j]所包括的晶体管F1处于开启状态，单元IM[i，j]所包括的晶体管F2具有二极管连接结构。因此，在电流从布线WCL[j]流到单元IM[i，j]时，晶体管F2的栅极与晶体管F2的第二端子的各电位大致相等。该电位取决于从布线WCL[j]流到单元IM[i，j]的电流量及晶体管F2的第一端子的电位(在此，GND)等。在本工作例子中，通过电流量I0[i，j]的电流从布线WCL[j]流到单元IM[i，j]，晶体管F2的栅极(节点NN[i，j])的电位变为Vg[i，j]。就是说，在晶体管F2中，栅极-源极间电压变为Vg[i，j]-GND，晶体管F2的第一端子-第二端子间流过电流量I0[i，j]的电流。
在此，在晶体管F2的阈值电压为Vth的情况下，晶体管F2在亚阈值区域中工作时的电流量I0[i，j]可以由下式表示。
[算式26]
I0[i，j]＝Iaexp{K(Vg[i，j]-Vth[i，j])}…(F1)
注意，Ia表示Vg为Vth[i，j]时的漏极电流，K表示被温度、器件结构等决定的校正系数。
另外，在时刻T13至时刻T14的期间，电流量Iref0的电流从电路XCS流到布线XCL[i]。此时，由于单元IMref[i]所包括的晶体管F1m的第一端子与布线XCL[i]间处于导通状态，所以电流量Iref0的电流从布线XCL[i]流到单元IMref[i]。
与单元IM[i，j]相同，通过单元IMref[i]所包括的晶体管F1m处于开启状态，单元IMref[i，j]所包括的晶体管F2m具有二极管连接结构。因此，在电流从布线XCL[i]流到单元IMref[i]时，晶体管F2m的栅极与晶体管F2m的第二端子的各电位大致相等。该电位取决于从布线XCL[i]流到单元IMref[i]的电流量及晶体管F2m的第一端子的电位(在此，GND)等。在本工作例子中，通过电流量Iref0的电流从布线XCL[i]流到单元IMref[i]，晶体管F2的栅极(节点NNref[i])变为Vgm[i]，并且，此时的布线XCL[i]的电位也变为Vgm[i]。就是说，在晶体管F2m中，栅极-源极间电压变为Vgm[i]-GND，晶体管F2m的第一端子-第二端子间流过电流量Iref0的电流。
在此，在晶体管F2m的阈值电压为Vthm[i]的情况下，晶体管F2m在亚阈值区域中工作时的电流量Iref0可以由下式表示。注意，校正系数K与单元IM[i，j]所包括的晶体管F2同一。例如，晶体管的器件结构、尺寸(沟道长度、沟道宽度)同一。另外，虽然因制造时的不均匀而各晶体管的校正系数K有不均匀，但是不均匀被抑制到在实际使用中以足够的精度成立后述议论的程度。
[算式27]
Iref0＝Iaexp{K(Vgm[i]-Vthm[i])}…(F2)
在此，第一数据的权系数w[i，j]由下式定义。
[算式28]
w[i，j]＝exp{K(Vg[i，j]-Vth[i，j]-Vgm[i]+Vthm[i])}…(F3)
由此，可以将算式(F1)改写为下式。
[算式29]
I0[i，j]＝w[i，j]Iref0…(F4)
《时刻T14至时刻T15》
在时刻T14至时刻T15的期间，对布线WSL[i]施加低电平电位。因此，对单元阵列CA2的第i行的单元IM[i，1]至单元IM[i，n]所包括的晶体管F1的栅极和单元IMref[i]所包括的晶体管F1m的栅极施加低电平电位，各晶体管F1和晶体管F1m变为关闭状态。
通过单元IM[i，j]所包括的晶体管F1处于关闭状态，电容器C5保持晶体管F2的栅极(节点NN[i，j])的电位与布线XCL[i]的电位之差的Vg[i，j]-Vgm[i]。另外，通过单元IMref[i]所包括的晶体管F1处于关闭状态，电容器C5m保持晶体管F2m的栅极(节点NNref[i])的电位与布线XCL[i]的电位之差的0。注意，电容器C5m在时刻T13至时刻T14的工作中根据晶体管F1m、晶体管F2m的各晶体管特性等有时保持不是0的电位(在此，Δ)。然而，通过考虑节点NNref[i]的电位为对布线XCL[i]的电位加上Δ的电位，以下议论成立。
《时刻T15至时刻T16》
在时刻T15至时刻T16的期间，对布线XCL[i]施加GND。因此，由于通过第i行的单元IM[i，1]至单元IM[i，n]各自所包括的电容器C5的电容耦合而节点NN[i，1]至节点NN[i，n]的电位变化，由于通过单元IMref[i]所包括的电容器C5的电容耦合而节点NNref[i]的电位变化。
节点NN[i，1]至节点NN[i，n]的电位的变化量为布线XCL[i]的电位的变化量乘以取决于单元阵列CA2所包括的各单元IM[i，1]至单元IM[i，n]的结构的电容耦合系数的电位。该电容耦合系数根据电容器C5的电容、晶体管F2的栅极电容、寄生电容等而算出。在单元IM[i，1]至单元IM[i，n]各自中，当通过电容器C5的电容耦合系数为p时，单元IM[i，j]的节点NN[i，j]的电位从时刻T14至时刻T15的期间的电位下降p(Vgm[i]-GND)。
与此相同，在布线XCL[i]的电位变化时，由于通过单元IMref[i]所包括的电容器C5m的电容耦合而节点NNref[i]的电位也变化。当通过电容器C5m的电容耦合系数为与电容器C5相同的p时，单元IMref[i]的节点NNref[i]的电位从时刻T14至时刻T15的期间的电位下降p(Vgm[i]-GND)。
因此，单元IM[i，j]的节点NN[i，j]的电位下降，所以晶体管F2变为关闭状态，与此相同，单元IMref[i]的节点NNref[i]的电位下降，从而晶体管F2m也变为关闭状态。因此，在时刻T15至时刻T16的期间，IF2[i，j]及IF2m[i]各自为0。
《时刻T16至时刻T17》
在时刻T16至时刻T17的期间，对布线WSL[i+1]施加高电平电位。因此，对单元阵列CA2的第i+1行的单元IM[i+1，1]至单元IM[i+1，n]所包括的晶体管F1的栅极和单元IMref[i+1]所包括的晶体管F1m的栅极施加高电平电位，各晶体管F1和晶体管F1m变为开启状态。另外，在时刻T16至时刻T17的期间，对除了布线WSL[i+1]之外的布线WSL[1]至布线WSL[m]施加低电平电位，单元阵列CA2的除了第i+1行之外的单元IM[1，1]至单元IM[m，n]所包括的晶体管F1和除了第i+1行之外的单元IMref[1]至单元IMref[m]所包括的晶体管F1m处于关闭状态。
并且，对布线XCL[1]至布线XCL[m]施加低电平电位。
《时刻T17至时刻T18》
在时刻T17至时刻T18的期间，从电路WCS通过晶体管F3[j]向单元阵列CA2流到电流量I0[i+1，j]的电流。此时，单元阵列CA2的第i+1行的单元IM[i+1，j]所包括的晶体管F1的第一端子与布线WCL[j]间处于导通状态，且单元阵列CA2的除了第i+1行之外的单元IM[1，j]至单元IM[m，j]所包括的晶体管F1的第一端子与布线WCL[j]间处于非导通状态，因此从布线WCL[j]向单元IM[i+1，j]流到电流量I0[i+1，j]的电流。
这里，通过使单元IM[i+1，j]所包括的晶体管F1处于开启状态，单元IM[i+1，j]所包括的晶体管F2具有二极管连接结构。因此，在电流从布线WCL[j]流到单元IM[i+1，j]时，晶体管F2的栅极与晶体管F2的第二端子的各电位大致相等。该电位取决于从布线WCL[j]流到单元IM[i+1，j]的电流量及晶体管F2的第一端子的电位(在此，GND)等。在本工作例子中，通过电流量I0[i+1，j]的电流从布线WCL[j]流到单元IM[i+1，j]，晶体管F2的栅极(节点NN[i+1，j])的电位变为Vg[i+1，j]。就是说，在晶体管F2中，栅极-源极间电压变为Vg[i+1，j]-GND，晶体管F2的第一端子-第二端子间流过电流量I0[i+1，j]的电流。
在此，在晶体管F2的阈值电压为Vth[i+1，j]的情况下，晶体管F2在亚阈值区域中工作时的电流量I0[i+1，j]可以由下式表示。注意，与单元IM[i，j]所包括的晶体管F2、单元IMref[i]所包括的晶体管F2m相同，校正系数为K。
[算式30]
I0[i+1，j]＝Iaexp{K(Vg[i+1，j]-Vth[i+1，j])}…(F5)
另外，在时刻T17至时刻T18的期间，电流量Iref0的电流从电路XCS流到布线XCL[i+1]。此时，由于单元IMref[i+1]所包括的晶体管F1m的第一端子与布线XCL[i+1]间变为导通状态，所以电流量Iref0的电流从布线XCL[i+1]流到单元IMref[i+1]。
与单元IM[i+1，j]相同，通过单元IMref[i+1]所包括的晶体管F1m处于开启状态，单元IMref[i+1，j]所包括的晶体管F2m具有二极管连接结构。因此，在电流从布线XCL[i+1]流到单元IMref[i+1]时，晶体管F2m的栅极与晶体管F2m的第二端子的各电位大致相等。该电位取决于从布线XCL[i+1]流到单元IMref[i+1]的电流量及晶体管F2m的第一端子的电位(在此，GND)等。在本工作例子中，通过电流量Iref0的电流从布线XCL[i+1]流到单元IMref[i+1]，晶体管F2的栅极(节点NNref[i+1])变为Vgm[i+1]，并且，此时的布线XCL[i+1]的电位也变为Vgm[i+1]。就是说，在晶体管F2m中，栅极-源极间电压变为Vgm[i+1]-GND，晶体管F2m的第一端子-第二端子间流过电流量Iref0的电流。
在此，在晶体管F2m的阈值电压为Vthm[i+1，j]的情况下，晶体管F2m在亚阈值区域中工作时的电流量Iref0可以由下式表示。注意，校正系数K与单元IM[i+1，j]所包括的晶体管F2同一。
[算式31]
Iref0＝Iaexp{K(Vgm[i+1]-Vthm[i+1])}…(F6)
在此，第一数据的权系数w[i+1，j]由下式定义。
[算式32]
由此，可以将算式(F5)改写为下式。
[算式33]
I0[i+1，j]＝w[i+1，j]Iref0…(F8)
《时刻T18至时刻T19》
在时刻T18至时刻T19的期间，对布线WSL[i+1]施加低电平电位。因此，对单元阵列CA2的第i行的单元IM[i+1，1]至单元IM[i+1，n]所包括的晶体管F1的栅极和单元IMref[i+1]所包括的晶体管F1m的栅极施加低电平电位，各晶体管F1和晶体管F1m变为关闭状态。
通过单元IM[i+1，j]所包括的晶体管F1处于关闭状态，电容器C5保持晶体管F2的栅极(节点NN[i+1，j])的电位与布线XCL[i+1]的电位之差的Vg[i+1，j]-Vgm[i+1]。另外，通过单元IMref[i+1]所包括的晶体管F1处于关闭状态，电容器C5m保持晶体管F2m的栅极(节点NNref[i+1])的电位与布线XCL[i+1]的电位之差的0。注意，C5m在时刻T18至时刻T19的工作中根据晶体管F1m、晶体管F2m的晶体管特性等有时保持不是0的电位(在此，Δ)。然而，通过考虑节点NNref[i]的电位为对布线XCL[i]的电位加上Δ的电位，以下议论成立。
《时刻T19至时刻T20》
在时刻T19至时刻T20的期间，对布线XCL[i+1]施加GND。因此，由于通过第i+1行的单元IM[i+1，1]至单元IM[i+1，n]各自所包括的电容器C5的电容耦合而节点NN[i，1]至节点NN[i+1，n]的电位变化，由于通过单元IMref[i+1]所包括的电容器C5的电容耦合而节点NNref[i+1]的电位变化。
节点NN[i+1，1]至节点NN[i+1，n]的电位的变化量为布线XCL[i+1]的电位的变化量乘以取决于单元阵列CA2所包括的各单元IM[i+1，1]至单元IM[i+1，n]的结构的电容耦合系数的电位。该电容耦合系数根据电容器C5的电容、晶体管F2的栅极电容、寄生电容等而算出。与单元IM[i，1]至单元IM[i，n]各自的通过电容器C5的电容耦合系数相同，在单元IM[i+1，1]至单元IM[i+1，n]各自中，当通过电容器C5的电容耦合系数为p时，单元IM[i+1，j]的节点NN[i+1，j]的电位从时刻T18至时刻T19的期间的电位下降p(Vgm[i+1]-GND)。
与此相同，在布线XCL[i+1]的电位变化时，由于通过单元IMref[i+1]所包括的电容器C5m的电容耦合而节点NNref[i+1]的电位也变化。当通过电容器C5m的电容耦合系数为与电容器C5相同的p时，单元IMref[i+1]的节点NNref[i+1]的电位从时刻T18至时刻T19的期间的电位下降p(Vgm[i+1]-GND)。
因此，单元IM[i+1，j]的节点NN[i+1，j]的电位下降，所以晶体管F2变为关闭状态，与此相同，单元IMref[i+1]的节点NNref[i]的电位下降，从而晶体管F2m也变为关闭状态。因此，在时刻T19至时刻T20的期间，IF2[i+1，j]及IF2m[i+1]各自为0。
《时刻T20至时刻T21》
在时刻T20至时刻T21的期间，对布线SWL1施加低电平电位。因此，对晶体管F3[1]至晶体管F3[n]的各栅极施加低电平电位，晶体管F3[1]至晶体管F3[n]各自变为关闭状态。
《时刻T21至时刻T22》
在时刻T21至时刻T22的期间，对布线SWL2施加高电平电位。因此，对晶体管F4[1]至晶体管F4[n]的各栅极施加高电平电位，晶体管F4[1]至晶体管F4[n]各自变为关闭状态。
《时刻T22至时刻T23》
在时刻T22至时刻T23的期间，从电路XCS向布线XCL[i]流到电流量为Iref0之x[i]倍的x[i]Iref0的电流。注意，在本工作例子中，x相当于第二数据的神经元的信号的值。此时，布线XCL[i]的电位从0变化到Vgm[i]+ΔV[i]。
在布线XCL[i]的电位变化时，由于通过单元阵列CA2的第i行的单元IM[i，1]至单元IM[i，n]各自所包括的电容器C5的电容耦合而节点NN[i，1]至节点NN[i，n]的电位也变化。因此，单元IM[i，j]的节点NN[i，j]的电位变为Vg[i，j]+pΔV[i]。
与此相同，在布线XCL[i]的电位变化时，由于通过单元IMref[i]所包括的电容器C5m的电容耦合而节点NNref[i]的电位也变化。因此，单元IMref[i]的节点NNref[i]的电位变为Vgm[i]+pΔV[i]。
因此，在时刻T22至时刻T23的期间，流在晶体管F2的第一端子-第二端子间的电流I1[i，j]、流在晶体管F2m的第一端子-第二端子间的电流Iref1[i，j]可以由下式表示。
[算式34]
I1[i，j]＝Iaexp{K(Vg[i，j]+pΔV(i)-Vth[i，j])}
＝I0[i，j]exp(KpΔV[i])…(F9)
[算式35]
Iref1[i]＝Iaexp{K(Vgm[i]+pΔV[i]-Vthm[i])}
＝x[i]Iref0…(F10)
根据算式(F9)、算式(F10)，x[i]可以由下式表示。
[算式36]
x[i]＝exp(KpΔV[i])…(F11)
由此，可以将算式(F9)改写为下式。
[算式37]
I1[i，j]＝x[i]w[i，j]Iref0…(F12)
就是说，流在单元IM[i，j]所包括的晶体管F2的第一端子-第二端子间的电流与第一数据的权系数w[i，j]和第二数据的神经元的信号的值x[i]之积成正比。
另外，在时刻T22至时刻T23的期间，从电路XCS向布线XCL[i+1]流到电流量为Iref0之x[i+1]倍的x[i+1]Ire们的电流。注意，在本工作例子中，x相当于第二数据的神经元的信号的值。此时，布线XCL[i+1]的电位从0变化到Vgm[i+1]+ΔV[i+1]。
在布线XCL[i+1]的电位变化时，由于通过单元阵列CA2的第i+1行的单元IM[i+1，1]至单元IM[i+1，n]各自所包括的电容器C5的电容耦合而节点NN[i+1，1]至节点NN[i+1，n]的电位也变化。因此，单元IM[i+1，j]的节点NN[i+1，j]的电位变为Vg[i+1，j]+pΔV[i+1]。
与此相同，在布线XCL[i+1]的电位变化时，由于通过单元IMref[i+1]所包括的电容器C5m的电容耦合而节点NNref[i+1]的电位也变化。因此，单元IMref[i+1]的节点NNref[i+1]的电位变为Vgm[i+1]+pΔV[i+1]。
因此，在时刻T22至时刻T23的期间，流在晶体管F2的第一端子-第二端子间的电流I1[i+1，j]、流在晶体管F2m的第一端子-第二端子间的电流Iref1[i+1，j]可以由下式表示。
[算式38]
I1[i+1，j]
＝Iaexp{K(Vg[i+1，j]+pΔV[i+1]-Vth[i+1，j])}
＝I0[i+1，j]exp(KpΔV[i+1])…(F13)
[算式39]
Iref1[i+1]
＝Iaexp{K(Vgm[i+1]+pΔV[i+1]-Vthm[i+1])}
＝x[i+1]Iref0…(F14)
根据算式(F13)、算式(F14)，x[i+1]可以由下式表示。
[算式40]
x[i+1]＝exp(KpΔV[i+1])…(F15)
由此，可以将算式(F13)改写为下式。
[算式41]
I1[i+1，j]＝x[i+1]w[i+1，j]Iref0…(F16)
就是说，流在单元IM[i+1，j]所包括的晶体管F2的第一端子-第二端子间的电流与第一数据的权系数w[i+1，j]和第二数据的神经元的信号的值x[i+1]之积成正比。
在此，考虑从转换电路ITRZ[j]通过晶体管F4[j]和布线WCL[j]流到单元IM[i，j]及单元IM[i+1，j]的电流之总和。在该电流之总和为IS[j]时，IS[j]可以根据算式(F12)和算式(F16)由下式表示。
[算式42]
IS[j]＝I1[i，j]+I1[i+1，j]
＝Iref0(x[i]w[i，j]+x[i+1]w[i+1，j])…(F17)
由此，从转换电路ITRZ[j]输出的电流为与第一数据的权系数w[i，j]及w[i+1，j]和第二数据的神经元的信号的值x[i]及x[i+1]之积和成正比的电流。
注意，在上述工作例子中，虽然使用流过单元IM[i，j]及单元IM[i+1，j]的电流之总和，但是也可以使用流过作为多个单元的单元IM[1，j]至单元IM[m，j]各自的电流之总和。在此情况下，可以将算式(F17)改写为下式。
[算式43]
因此，包括3行以上2列以上的单元阵列CA2的运算电路MAC2也可以如上所述那样进行积和运算。在此情况下，通过将积和运算电路中的多个列中的一列的单元用作保持电流量Iref0及xIref0的单元，可以同时执行多个列中的剩下的列数的积和运算处理。换言之，通过增加存储单元阵列的列数，可以提供能够实现高速积和运算处理的半导体装置。
当将本实施方式所说明的积和运算电路用于上述隐藏层时，通过将权系数ws[k]s[k-1] (k)作为第一数据依次将与第一数据对应的电流量储存于相同列的各单元IM并将来自第(k-1)层的第s[k-1]神经元的输出信号zs[k-1] (k-1)作为第二数据将与第二数据对应的电流从电路XCS流到各行的布线XCL，可以根据从电路ITRZ输出的电流IS求出第一数据与第二数据之积和。此外，通过使用该积和的值求出激活函数的值，可以将激活函数的值用作第k层的第s[k]神经元的输出信号zs[k] (k)。
另外，当将本实施方式所说明的积和运算电路用于上述输出层时，通过将权系数ws[L]s[L-1] (L)作为第一数据依次将与第一数据对应的电流量储存于相同列的各单元IM并将来自第(L-1)层的第s[L-1]神经元的输出信号zs[L-1] (L-1)作为第二数据将与第二数据对应的电流从电路XCS流到各行的布线XCL，可以根据从电路ITRZ输出的电流IS求出第一数据与第二数据之积和。此外，通过使用该积和的值求出激活函数的值，可以将激活函数的值用作第L层的第s[L]神经元的输出信号zs[L] (L)。
此外，本实施方式所示的输入层也可以被用作将输入信号输出到第二层的缓冲电路。
此外，虽然在本实施方式中说明了运算电路MAC1及运算电路MAC2所包括的晶体管为OS晶体管或Si晶体管的情况，但是本发明的一个方式不局限于此。作为运算电路MAC1及运算电路MAC2所包括的晶体管，例如可以使用Ge等半导体作为活性层的晶体管、ZnSe、CdS、GaAs、InP、GaN、SiGe等化合物半导体作为活性层的晶体管、碳纳米管作为活性层的晶体管、有机半导体作为活性层的晶体管等。
另外，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式3)
在本实施方式中，对在上述实施方式中说明的运算电路的结构例子及能够应用于该运算电路的晶体管的结构例子进行说明。
<半导体装置的结构例子>
图19所示的半导体装置包括晶体管300、晶体管500及电容器600。图21A是晶体管500的沟道长度方向上的截面图，图21B是晶体管500的沟道宽度方向上的截面图，图21C是晶体管300的沟道宽度方向上的截面图。
晶体管500是在沟道形成区域中包含金属氧化物的晶体管(OS晶体管)。由于晶体管500的关态电流小，所以通过将该OS晶体管用于半导体装置例如包括在运算电路MAC1等中的存储单元阵列CA的晶体管Tr11等，可以长期间保持写入内容。换言之，刷新工作的频率低或者不需要刷新工作，所以可以降低半导体装置的功耗。
在本实施方式中说明的半导体装置如图19所示包括晶体管300、晶体管500、电容器600。晶体管500设置在晶体管300的上方，电容器600设置在晶体管300及晶体管500的上方。注意，电容器600可以为包括在上述实施方式所说明的运算电路MAC1等中的存储单元阵列CA的电容C1、电路OFST的电容C2等。
晶体管300设置在衬底311上，并包括：由导电体316、绝缘体315、衬底311的一部分构成的半导体区域313；以及被用作源区域和漏区域的低电阻区域314a及低电阻区域314b。注意，晶体管300例如可以用于包括在上述实施方式所说明的运算电路MAC1等中的存储单元阵列CA的晶体管Tr12等。
作为衬底311，优选使用半导体衬底(例如单晶衬底或硅衬底)。
如图21C所示，在晶体管300中，导电体316隔着绝缘体315覆盖半导体区域313的顶面及沟道宽度方向的侧面。如此，通过使晶体管300具有Fin型结构，实效上的沟道宽度增加，所以可以改善晶体管300的通态特性。此外，由于可以增加栅电极的电场的影响，所以可以改善晶体管300的关闭特性。
另外，晶体管300可以为p沟道型晶体管或n沟道型晶体管。
半导体区域313的沟道形成区域、其附近的区域、被用作源区域或漏区域的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料形成。可以使用对晶格施加应力，改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)。
在低电阻区域314a及低电阻区域314b中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为被用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
此外，由于导电体的材料决定功函数，所以通过选择该导电体的材料，可以调整晶体管的阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和埋入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。
注意，图19所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。例如，当在半导体装置中使用只有OS晶体管的单极性电路时，如图20所示，作为晶体管300的结构采用与使用氧化物半导体的晶体管500相同的结构即可。在后面说明晶体管500的结构。
以覆盖晶体管300的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
注意，在本说明书中，“氧氮化硅”是指在其组成中氧含量多于氮含量的材料，而“氮氧化硅”是指在其组成中氮含量多于氧含量的材料。注意，在本说明书中，“氧氮化铝”是指氧含量多于氮含量的材料，“氮氧化铝”是指氮含量多于氧含量的材料。
绝缘体322也可以被用作使因设置在其下方的晶体管300等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢或杂质从衬底311或晶体管300等扩散到设置有晶体管500的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等测量。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的每单位面积的量时，绝缘体324中的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
此外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中埋入与电容器600或晶体管500连接的导电体328、导电体330等。此外，导电体328及导电体330具有插头或布线的功能。注意，有时使用同一附图标记表示具有插头或布线的功能的多个导电体。此外，在本说明书等中，布线、与布线连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
作为各插头及布线(导电体328及导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
也可以在绝缘体326及导电体330上形成布线层。例如，在图19中，依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有与晶体管300连接的插头或布线的功能。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
此外，也可以在绝缘体354及导电体356上形成布线层。例如，在图19中，依次层叠有绝缘体360、绝缘体362及绝缘体364。此外，在绝缘体360、绝缘体362及绝缘体364中形成有导电体366。导电体366具有插头或布线的功能。此外，导电体366可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体360例如优选使用对氢具有阻挡性的绝缘体。此外，导电体366优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体360所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
此外，也可以在绝缘体364及导电体366上形成布线层。例如，在图19中，依次层叠有绝缘体370、绝缘体372及绝缘体374。此外，在绝缘体370、绝缘体372及绝缘体374中形成有导电体376。导电体376具有插头或布线的功能。此外，导电体376可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体370例如优选使用对氢具有阻挡性的绝缘体。此外，导电体376优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体370所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
此外，也可以在绝缘体374及导电体376上形成布线层。例如，在图19中，依次层叠有绝缘体380、绝缘体382及绝缘体384。此外，在绝缘体380、绝缘体382及绝缘体384中形成有导电体386。导电体386具有插头或布线的功能。此外，导电体386可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体380例如优选使用对氢具有阻挡性的绝缘体。此外，导电体386优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体380所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
在上面说明包括导电体356的布线层、包括导电体366的布线层、包括导电体376的布线层及包括导电体386的布线层，但是本实施方式的半导体装置不局限于此。与包括导电体356的布线层同样的布线层可以为三层以下，与包括导电体356的布线层同样的布线层可以为五层以上。
在绝缘体384上依次层叠有绝缘体510、绝缘体512、绝缘体514及绝缘体516。作为绝缘体510、绝缘体512、绝缘体514及绝缘体516中的一个，优选使用对氧或氢具有阻挡性的物质。
例如，作为绝缘体510及绝缘体514，优选使用能够防止氢或杂质从衬底311或设置有晶体管300的区域等扩散到设置有晶体管500的区域中的具有阻挡性的膜。因此，绝缘体510及绝缘体514可以使用与绝缘体324同样的材料。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管300与晶体管500之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
例如，作为对氢具有阻挡性的膜，绝缘体510及绝缘体514优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用作晶体管500的保护膜。
例如，作为绝缘体512及绝缘体516，可以使用与绝缘体320同样的材料。此外，通过作为上述绝缘体使用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体512及绝缘体516，可以使用氧化硅膜和氧氮化硅膜等。
此外，在绝缘体510、绝缘体512、绝缘体514及绝缘体516中例如埋入有导电体518、构成晶体管500的导电体(例如，导电体503)等。此外，导电体518被用作与电容器600或晶体管300连接的插头或布线。导电体518可以使用与导电体328及导电体330同样的材料形成。
尤其是，与绝缘体510及绝缘体514接触的区域的导电体518优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
在绝缘体516的上方设置有晶体管500。
如图21A和图21B所示，晶体管500包括：嵌入在绝缘体514及绝缘体516中的导电体503；配置在绝缘体516及导电体503上的绝缘体520；配置在绝缘体520上的绝缘体522；配置在绝缘体522上的绝缘体524；配置在绝缘体524上的氧化物530a；配置在氧化物530a上的氧化物530b；配置在氧化物530b上且彼此隔开的导电体542a及导电体542b；配置在导电体542a及导电体542b上且形成有与导电体542a和导电体542b之间重叠的开口的绝缘体580；配置在开口的底面及侧面上的氧化物530c；配置在氧化物530c的形成面的绝缘体550；以及配置在绝缘体550的形成面上的导电体560。
另外，如图21A和图21B所示，优选在氧化物530a、氧化物530b、导电体542a及导电体542b与绝缘体580之间配置有绝缘体544。此外，如图21A和图21B所示，导电体560优选包括设置在绝缘体550的内侧的导电体560a及嵌入在导电体560a的内侧的导电体560b。此外，如图21A和图21B所示，优选在绝缘体580、导电体560及绝缘体550上配置有绝缘体574。
注意，下面有时将氧化物530a、氧化物530b及氧化物530c总称为氧化物530。
在晶体管500中，在形成沟道的区域及其附近层叠有氧化物530a、氧化物530b及氧化物530c的三层，但是本发明的一个方式不局限于此。例如，可以设置氧化物530b的单层、氧化物530b与氧化物530a的两层结构、氧化物530b与氧化物530c的两层结构或者四层以上的叠层结构。另外，在晶体管500中，导电体560具有两层结构，但是本发明的一个方式不局限于此。例如，导电体560也可以具有单层结构或三层以上的叠层结构。注意，图19、图21A所示的晶体管500的结构只是一个例子而不局限于上述结构，可以根据电路结构或驱动方法使用适当的晶体管。
在此，导电体560被用作晶体管的栅电极，导电体542a及导电体542b被用作源电极或漏电极。如上所述，导电体560填埋于绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域。导电体560、导电体542a及导电体542b相对于绝缘体580的开口的配置是自对准地被选择。换言之，在晶体管500中，可以在源电极与漏电极之间自对准地配置栅电极。由此，可以在不设置用于对准的余地的方式形成导电体560，所以可以实现晶体管500的占有面积的缩小。由此，可以实现半导体装置的微型化及高集成化。
再者，导电体560自对准地形成在导电体542a与导电体542b之间的区域，所以导电体560不包括与导电体542a及导电体542b重叠的区域。由此，可以降低形成在导电体560与导电体542a及导电体542b之间的寄生电容。因此，可以提高晶体管500的开关速度，从而晶体管500可以具有高频率特性。
导电体560有时被用作第一栅(也称为顶栅极)电极。导电体503有时被用作第二栅(也称为底栅极)电极。在此情况下，通过独立地改变供应到导电体503的电位而不使其与供应到导电体560的电位联动，可以控制晶体管500的阈值电压。尤其是，通过对导电体503供应负电位，可以使晶体管500的阈值电压大于0V且可以减小关态电流。因此，与不对导电体503施加负电位时相比，在对导电体503施加负电位的情况下，可以减小对导电体560供应的电位为0V时的漏极电流。
导电体503以与氧化物530及导电体560重叠的方式配置。由此，在对导电体560及导电体503供应电位的情况下，从导电体560产生的电场和从导电体503产生的电场连接，可以覆盖形成在氧化物530中的沟道形成区域。在本说明书等中，将由第一栅电极的电场和第二栅电极的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。
另外，导电体503具有与导电体518同样的结构，以与绝缘体514及绝缘体516的开口的内壁接触的方式形成有导电体503a，其内侧形成有导电体503b。另外，在晶体管500中，层叠有导电体503a与导电体503b，但是本发明的一个方式不局限于此。例如，导电体503可以具有单层结构，也可以具有三层以上的叠层结构。
在此，作为导电体503a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的导电材料。在本说明书中，“抑制杂质或氧的扩散的功能”是指抑制上述杂质和上述氧中的任一个或全部的扩散的功能。
例如，通过使导电体503a具有抑制氧的扩散的功能，可以抑制因导电体503b氧化而导致导电率的下降。
另外，在导电体503还具有布线的功能的情况下，作为导电体503b，优选使用以钨、铜或铝为主要成分的导电性高的导电材料。在此情况下，不一定需要设置导电体503a。在附图中，导电体503b具有单层结构，但是也可以具有叠层结构，例如，可以采用钛或氮化钛和上述导电材料的叠层结构。
绝缘体520、绝缘体522及绝缘体524被用作第二栅极绝缘膜。
在此，与氧化物530接触的绝缘体524优选使用包含超过化学计量组成的氧的绝缘体。换言之，优选在绝缘体524中形成有过剩氧区域。通过以与氧化物530接触的方式设置上述包含过剩氧的绝缘体，可以减少氧化物530中的氧空位，从而可以提高晶体管500的可靠性。
具体而言，作为具有过剩氧区域的绝缘体，优选使用通过加热使一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在TDS(Thermal DesorptionSpectroscopy：热脱附谱)分析中换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为1.0×1019atoms/cm3以上，进一步优选为2.0×1019atoms/cm3以上，或者3.0×1020atoms/cm3以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
另外，也可以将具有上述过剩氧区域的绝缘体与氧化物530接触而进行加热处理、微波处理和RF处理中的一个或多个处理。通过进行该处理，可以去除氧化物530中的水或氢。例如，在氧化物530中，发生VOH的键合切断的反应，换言之，发生“VOH→VO+H”的反应而可以实现脱氢化。在此产生的氢的一部分有时与氧键合而作为H2O从氧化物530或氧化物530附近的绝缘体被去除。另外，氢的一部分有时向导电体542a及导电体542b扩散俘获(也称为被吸杂)。
另外，上述微波处理例如优选使用具有产生高密度等离子体的功率的装置或对衬底一侧施加RF的功率的装置。例如，通过使用包含氧的气体且使用高密度等离子体，可以产生高密度的氧自由基，并且通过对衬底一侧施加RF，可以将由高密度等离子体产生的氧自由基有效地导入到氧化物530或氧化物530附近的绝缘体中。另外，在上述微波处理中，压力为133Pa以上，优选为200Pa以上，更优选为400Pa以上即可。另外，作为向进行微波处理的装置内导入的气体例如使用氧及氩，并且该微波处理在氧流量比(O2/(O2+Ar))为50％以下，优选为10％以上且30％以下的条件下进行。
另外，在晶体管500的制造工序中，优选以氧化物530的表面露出的状态进行加热处理。该加热处理例如优选以100℃以上且450℃以下，更优选以350℃以上且400℃以下进行。加热处理在氮气体或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。因此，可以对氧化物530供应氧而可以减少氧空位(VO)。另外，加热处理也可以在减压状态下进行。例如，加热处理优选在氧气氛下进行。或者，加热处理也可以在氮气体或惰性气体气氛下进行加热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理。或者，也可以在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理之后，在氮气体或惰性气体气氛下连续进行加热处理。
另外，通过对氧化物530进行加氧化处理，可以将氧化物530中的氧空位由所供应的氧填补，换言之，可以促进“VO+O→null”的反应。再者，在残留在氧化物530中的氢与所供应的氧起反应，可以将该氢作为H2O去除(进行脱水化)。由此，可以抑制残留在氧化物530中的氢再键合于氧空位而形成VOH。
当绝缘体524具有过剩氧区域时，绝缘体522优选具有抑制氧(例如，氧原子、氧分子等)的扩散的功能(不容易使上述氧透过)。
当绝缘体522具有抑制氧或杂质的扩散的功能时，氧化物530所包含的氧不扩散到绝缘体520一侧，所以是优选的。另外，可以抑制导电体503与绝缘体524或氧化物530所包含的氧起反应。
作为绝缘体522，例如优选使用包含氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等所谓的high-k材料的绝缘体的单层或叠层。当进行晶体管的微型化及高集成化时，由于栅极绝缘膜的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘膜的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
尤其是，优选使用作为具有抑制杂质及氧等的扩散的功能(不容易使上述氧透过)的绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体522时，绝缘体522被用作抑制氧从氧化物530释放或氢等杂质从晶体管500的周围部进入氧化物530的层。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
绝缘体520优选具有热稳定性。例如，因为氧化硅及氧氮化硅具有热稳定性，所以是优选的。另外，通过high-k材料的绝缘体与氧化硅或氧氮化硅组合，可以形成具有热稳定性且相对介电常数高的叠层结构的绝缘体520。
在图21A及图21B的晶体管500中，作为由三层叠层结构构成的第二栅极绝缘膜使用绝缘体520、绝缘体522及绝缘体524，但是第二栅极绝缘膜也可以具有单层、两层或四层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料形成的叠层结构。
在晶体管500中，优选将被用作氧化物半导体的金属氧化物用于包含沟道形成区域的氧化物530。例如，作为氧化物530优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。尤其是，能够应用于氧化物530的In-M-Zn氧化物优选为CAAC-OS(C-Axis AlignedCrystalline Oxide Semiconductor)或CAC-OS(Cloud-Aligned Composite OxideSemiconductor)。此外，作为氧化物530，也可以使用In-Ga氧化物、In-Zn氧化物、In氧化物。
另外，作为晶体管500优选使用载流子浓度低的金属氧化物。在降低金属氧化物的载流子浓度的情况下，降低金属氧化物中的杂质浓度而降低缺陷态密度即可。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。作为金属氧化物中的杂质例如有氢、氮、碱金属、碱土金属、铁、镍、硅等。
尤其是，包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此有时在金属氧化物中形成氧空位。另外，在氢进入氧化物530的氧空位时，有时氧空位与氢键合而形成VOH。VOH有时被用作供体且生成作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含较多的氢的金属氧化物的晶体管容易具有常开启特性。另外，金属氧化物中的氢受热、电场等的作用容易移动，所以在金属氧化物包含较多的氢时，晶体管的可靠性有可能降低。在本发明的一个方式中，优选尽量降低氧化物530中的VOH而成为高纯度本征或实质上高纯度本征。为了获得如此那样的VOH十分降低的金属氧化物，重要的是：去除金属氧化物中的水分、氢等杂质(有时记为脱水、脱氢化处理)；以及对金属氧化物供应氧而填补氧空位(有时记为加氧化处理)。通过将VOH等杂质十分降低的金属氧化物用于晶体管的沟道形成区域，可以赋予稳定电特性。
氢进入氧空位的缺陷会用作金属氧化物的供体。然而，难以定量地评价该缺陷。于是，在金属氧化物中，有时不是使用供体浓度而是使用载流子浓度进行评价。因此，在本说明书等中，作为金属氧化物的参数，有时不是使用供体浓度而是使用假定不施加电场的状态下的载流子浓度。换言之，本说明书等所记载的“载流子浓度”有时也可以称为“供体浓度”。
因此，在将金属氧化物用于氧化物530时，优选尽量减少金属氧化物中的氢。具体而言，在金属氧化物中，利用二次离子质谱(SIMS：Secondary Ion Mass Spectrometry)测得的氢浓度低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。通过将氢等杂质被充分降低的金属氧化物用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
此外，当在氧化物530中使用金属氧化物时，该金属氧化物优选是带隙高、本征(也称为I型)或实质上本征的半导体，并且沟道形成区域的金属氧化物的载流子浓度优选低于1×1018cm-3，更优选低于1×1017cm-3，进一步低于1×1016cm-3，进一步低于1×1013cm-3，进一步低于1×1012cm-3。注意，对沟道形成区域的金属氧化物的载流子浓度的下限值没有特别的限制，例如可以设定为1×10-9cm-3。
此外，在氧化物530使用金属氧化物时，因导电体542a及导电体542b与氧化物530接触而氧化物530中的氧扩散到导电体542a及导电体542b中，由此导电体542a及导电体542b有时被氧化。导电体542a及导电体542b的导电率因导电体542a及导电体542b的氧化而下降的可能性变高。注意，也可以将氧化物530中的氧向导电体542a及导电体542b扩散的情况称为导电体542a及导电体542b吸收氧化物530中的氧。
此外，在氧化物530中的氧扩散到导电体542a及导电体542b时，在导电体542a与氧化物530b之间及导电体542b与氧化物530b之间有可能形成另一层。因为该另一层包含比导电体542a及导电体542b多的氧，所以推测该另一层具有绝缘性。此时，可以认为导电体542a或导电体542b、该另一层和氧化物530b的三层结构是由金属-绝缘体-半导体构成的三层结构，有时也将其称为MIS(Metal-Insulator-Semiconductor)结构或以MIS结构为主的二极管连接结构。
注意，上述另一层不局限于形成在导电体542a及导电体542b与氧化物530b之间，例如，另一层会形成在导电体542a及导电体542b与氧化物530c之间、导电体542a及导电体542b与氧化物530b之间、导电体542a及导电体542b与氧化物530c之间。
另外，作为在氧化物530中被用作沟道形成区域的金属氧化物，优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。
在氧化物530中，当在氧化物530b之下设置有氧化物530a时，可以防止杂质从形成在氧化物530a下的结构物扩散到氧化物530b。当在氧化物530b之上设置有氧化物530c时，可以防止杂质从形成在氧化物530c的上方的结构物扩散到氧化物530b。
另外，氧化物530优选具有各金属原子的原子个数比互不相同的多个氧化物层的叠层结构。具体而言，用于氧化物530a的金属氧化物的构成元素中的元素M的原子个数比优选大于用于氧化物530b的金属氧化物的构成元素中的元素M的原子个数比。另外，用于氧化物530a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于In的元素M的原子个数比。另外，用于氧化物530b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物530a的金属氧化物中的相对于元素M的In的原子个数比。另外，氧化物530c可以使用可用于氧化物530a或氧化物530b的金属氧化物。
具体而言，作为氧化物530a使用In、Ga、Zn的原子个数比为In：Ga：Zn＝1：3：4或1：1：0.5的金属氧化物即可。作为氧化物530b使用In、Ga、Zn的原子个数比为In：Ga：Zn＝4：2：3或1：1：1的金属氧化物即可。作为氧化物530c使用In、Ga、Zn的原子个数比为In：Ga：Zn＝1：3：4、Ga、Zn的原子个数比为Ga：Zn＝2：1或者Ga：Zn＝2：5的金属氧化物。作为氧化物530c具有叠层结构的情况的具体例子，可以举出：In、Ga、Zn的原子个数比为In：Ga：Zn＝4：2：3、In：Ga：Zn＝1：3：4的叠层结构；Ga、Zn的原子个数比为Ga：Zn＝2：1、In、Ga、Zn的原子个数比为In：Ga：Zn＝4：2：3的叠层结构；Ga、Zn的原子个数比为Ga：Zn＝2：5、In、Ga、Zn的原子个数比为In：Ga：Zn＝4：2：3的叠层结构；氧化镓、In、Ga、Zn的原子个数比为In：Ga：Zn＝4：2：3的叠层结构等。
此外，例如，在用于氧化物530a的金属氧化物中的In与元素M的原子个数比比用于氧化物530b的金属氧化物中的In与元素M的原子个数比小时，作为氧化物530b可以使用具有In、Ga和Zn的原子个数比为In：Ga：Zn＝5：1：6或其附近、In：Ga：Zn＝5：1：3或其附近、In：Ga：Zn＝10：1：3或其附近等的组成的In-Ga-Zn氧化物。
作为上述以外的组成，在氧化物530b中例如可以使用具有In：Zn＝2：1的组成、In：Zn＝5：1的组成、In：Zn＝10：1的组成、这些组成中的任一个附近的组成等的金属氧化物。
优选将这些氧化物530a、氧化物530b、氧化物530c以满足上述原子个数比的关系的方式组合。例如，优选的是，作为氧化物530a及氧化物530c采用具有In：Ga：Zn＝1：3：4的组成及其附近的组成的金属氧化物，作为氧化物530b采用具有In：Ga：Zn＝4：2：3至4.1的组成及其附近的组成的金属氧化物。注意，上述组成表示形成在基体上的氧化物中的原子个数比或者溅射靶材中的原子个数比。另外，作为氧化物530b的组成，通过提高In的比率，可以提高晶体管的通态电流或场效应迁移率等，所以是优选的。
优选的是，使氧化物530a及氧化物530c的导带底的能量高于氧化物530b的导带底的能量。换言之，氧化物530a及氧化物530c的电子亲和势优选小于氧化物530b的电子亲和势。
在此，在氧化物530a、氧化物530b及氧化物530c的接合部中，导带底的能级平缓地变化。换言之，也可以将上述情况表达为氧化物530a、氧化物530b及氧化物530c的接合部的导带底的能级连续地变化或者连续地接合。为此，优选降低形成在氧化物530a与氧化物530b的界面以及氧化物530b与氧化物530c的界面的混合层的缺陷态密度。
具体而言，通过使氧化物530a与氧化物530b、以及氧化物530b与氧化物530c除了氧之外包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物530b为In-Ga-Zn氧化物的情况下，作为氧化物530a及氧化物530c优选使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。
此时，载流子的主要路径为氧化物530b。通过使氧化物530a及氧化物530c具有上述结构，可以降低氧化物530a与氧化物530b的界面及氧化物530b与氧化物530c的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，可以提高晶体管500的通态电流。
在氧化物530b上设置有被用作源电极及漏电极的导电体542a及导电体542b。作为导电体542a及导电体542b，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。另外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。再者，氮化钽等金属氮化物膜对氢或氧具有阻挡性，所以是优选的。
此外，虽然在图21A及图21B中示出单层结构的导电体542a及导电体542b，但是也可以采用两层以上的叠层结构。例如，优选层叠氮化钽膜及钨膜。另外，也可以层叠钛膜及铝膜。另外，也可以采用在钨膜上层叠铝膜的两层结构、在铜-镁-铝合金膜上层叠铜膜的两层结构、在钛膜上层叠铜膜的两层结构、在钨膜上层叠铜膜的两层结构。
另外，也可以使用：在钛膜或氮化钛膜上层叠铝膜或铜膜并在其上形成钛膜或氮化钛膜的三层结构、在钼膜或氮化钼膜上层叠铝膜或铜膜并在其上形成钼膜或氮化钼膜的三层结构等。另外，也可以使用包含氧化铟、氧化锡或氧化锌的透明导电材料。
另外，如图21A所示，有时在氧化物530与导电体542a(导电体542b)的界面及其附近作为低电阻区域形成有区域543a及区域543b。此时，区域543a被用作源区域和漏区域的一个，区域543b被用作源区域和漏区域的另一个。此外，沟道形成区域形成在夹在区域543a和区域543b之间的区域中。
通过以与氧化物530接触的方式形成上述导电体542a(导电体542b)，区域543a(区域543b)的氧浓度有时降低。另外，在区域543a(区域543b)中有时形成包括包含在导电体542a(导电体542b)中的金属及氧化物530的成分的金属化合物层。在此情况下，区域543a(区域543b)的载流子浓度增加，区域543a(区域543b)成为低电阻区域。
绝缘体544以覆盖导电体542a及导电体542b的方式设置，抑制导电体542a及导电体542b的氧化。此时，绝缘体544也可以以覆盖氧化物530的侧面且与绝缘体524接触的方式设置。
作为绝缘体544，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗、钕、镧和镁等中的一种或两种以上的金属氧化物。另外，作为绝缘体544也可以使用氮氧化硅或氮化硅等。
尤其是，作为绝缘体544，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的热处理中不容易晶化，所以是优选的。另外，在导电体542a及导电体542b是具有耐氧化性的材料或者吸收氧也其导电性不会显著降低的情况下，不需要必须设置绝缘体544。根据所需要的晶体管特性，适当地设计即可。
通过包括绝缘体544，可以抑制绝缘体580所包含的水及氢等杂质经过氧化物530c、绝缘体550扩散到氧化物530b。此外，可以抑制绝缘体580所包含的过剩氧使导电体560氧化。
另外，绝缘体550被用作第一栅极绝缘膜。绝缘体550优选以与氧化物530c的内侧(顶面及侧面)接触的方式配置。与上述绝缘体524同样，绝缘体550优选使用包含过量氧且通过加热释放氧的绝缘体形成。
具体而言，可以使用包含过剩氧的氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
通过作为绝缘体550以与氧化物530c的顶面接触的方式设置通过加热而释放氧的绝缘体，可以有效地从绝缘体550通过氧化物530c对氧化物530b的沟道形成区域供应氧。此外，与绝缘体524同样，优选降低绝缘体550中的水或氢等杂质的浓度。绝缘体550的厚度优选为1nm以上且20nm以下。
另外，为了将绝缘体550所包含的过剩氧高效地供应到氧化物530，也可以在绝缘体550与导电体560之间设置金属氧化物。该金属氧化物优选抑制从绝缘体550到导电体560的氧扩散。通过设置抑制氧的扩散的金属氧化物，从绝缘体550到导电体560的过剩氧的扩散得到抑制。换言之，可以抑制供应到氧化物530的过剩氧的减少。另外，可以抑制因过剩氧导致的导电体560的氧化。作为该金属氧化物，可以使用可用于绝缘体544的材料。
另外，与第二栅极绝缘膜同样，绝缘体550也可以具有叠层结构。当进行晶体管的微型化及高集成化时，由于栅极绝缘膜的薄膜化，有时发生泄漏电流等问题，所以通过使被用作栅极绝缘膜的绝缘体具有high-k材料与具有热稳定性的材料的叠层结构，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。此外，可以实现具有热稳定性及高相对介电常数的叠层结构。
在图21A及图21B中，被用作第一栅电极的导电体560具有两层结构，但是也可以具有单层结构或三层以上的叠层结构。
作为导电体560a，优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。通过使导电体560a具有抑制氧的扩散的功能，可以抑制因绝缘体550所包含的氧导致导电体560b氧化而导电率下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。另外，作为导电体560a可以使用能够应用于氧化物530的氧化物半导体。此时，通过使用溅射法形成导电体560a，可以降低导电体560b的电阻值而使其成为导电体。可以将该导电体称为OC(OxideConductor)电极。
作为导电体560b，优选使用以钨、铜或铝为主要成分的导电材料。由于导电体560b还被用作布线，所以优选使用导电性高的导电体。例如，可以使用以钨、铜或铝为主要成分的导电材料。导电体560b也可以具有叠层结构，例如，可以采用钛或氮化钛和上述导电材料的叠层结构。
绝缘体580优选隔着绝缘体544设置在导电体542a及导电体542b上。绝缘体580优选具有过剩氧区域。例如，绝缘体580优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。尤其是，氧化硅和具有空孔的氧化硅容易在后面的工序中形成过剩氧区域，所以是优选的。
绝缘体580优选具有过剩氧区域。通过以与氧化物530c接触的方式设置通过加热而释放氧的绝缘体580，可以将绝缘体580中的氧通过氧化物530c高效地供应给氧化物530。另外，优选降低绝缘体580中的水或氢等杂质的浓度。
绝缘体580的开口以与导电体542a和导电体542b之间的区域重叠的方式形成。由此，导电体560填埋于绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域。
在进行半导体装置的微型化时，需要缩短栅极长度，但是需要防止导电体560的导电性的下降。为此，在增大导电体560的厚度的情况下，导电体560有可能具有纵横比高的形状。在本实施方式中，由于将导电体560填埋于绝缘体580的开口，所以即使导电体560具有纵横比高的形状，在工序中也不发生导电体560的倒塌。
绝缘体574优选以与绝缘体580的顶面、导电体560的顶面及绝缘体550的顶面接触的方式设置。通过利用溅射法形成绝缘体574，可以在绝缘体550及绝缘体580中形成过剩氧区域。由此，可以将氧从该过剩氧区域供应到氧化物530中。
例如，作为绝缘体574，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
尤其是，氧化铝具有高阻挡性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氢及氮的扩散。由此，通过利用溅射法形成的氧化铝可以在被用作氧供应源的同时还具有氢等杂质的阻挡膜的功能。
另外，优选在绝缘体574上设置被用作层间膜的绝缘体581。与绝缘体524等同样，优选降低绝缘体581中的水或氢等杂质的浓度。
另外，在形成于绝缘体581、绝缘体574、绝缘体580及绝缘体544中的开口配置导电体540a及导电体540b。导电体540a及导电体540b以隔着导电体560彼此对置的方式设置。导电体540a及导电体540b具有与后面说明的导电体546及导电体548同样的结构。
在绝缘体581上设置有绝缘体582。绝缘体582优选使用对氧或氢具有阻挡性的物质。因此，作为绝缘体582可以使用与绝缘体514同样的材料。例如，作为绝缘体582优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用于晶体管500的保护膜。
此外，在绝缘体582上设置有绝缘体586。作为绝缘体586可以使用与绝缘体320同样的材料。此外，通过将介电常数较低的材料用于上述绝缘体，可以减少产生在布线之间的寄生电容。例如，作为绝缘体586，可以使用氧化硅膜及氧氮化硅膜等。
此外，在绝缘体520、绝缘体522、绝缘体524、绝缘体544、绝缘体580、绝缘体574、绝缘体581、绝缘体582及绝缘体586中埋入导电体546及导电体548等。
导电体546及导电体548被用作与电容器600、晶体管500或晶体管300连接的插头或布线。导电体546及导电体548可以使用与导电体328及导电体330同样的材料形成。
另外，也可以在形成晶体管500之后以围绕晶体管500的方式形成开口，并且以围绕该开口的方式形成对氢或水具有高阻挡性的绝缘体。通过由上述阻挡性高的绝缘体围绕晶体管500，可以防止水及氢从外方侵入。或者，也可以将多个晶体管500组合为一个而被对氢或水具有高阻挡性的绝缘体围绕。在以围绕晶体管500的方式形成开口时，因为可以兼作晶体管500的制造工序的一部分，所以例如优选形成到达绝缘体514或绝缘体522的开口而以与绝缘体514或绝缘体522接触的方式形成上述阻挡性高的绝缘体。作为对氢或水具有高阻挡性的绝缘体，例如可以使用与绝缘体522同样的材料。
接着，在晶体管500的上方设置有电容器600。电容器600包括导电体610、导电体620及绝缘体630。
此外，也可以在导电体546及导电体548上设置导电体612。导电体612被用作与晶体管500连接的插头或者布线。导电体610被用作电容器600的电极。此外，可以同时形成导电体612及导电体610。
作为导电体612及导电体610可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或以上述元素为成分的金属氮化物膜(氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
在图19中，导电体612及导电体610具有单层结构，但是不局限于此，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体紧密性高的导电体。
以隔着绝缘体630重叠于导电体610的方式设置导电体620。作为导电体620可以使用金属材料、合金材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成导电体620时，使用低电阻金属材料的Cu(铜)或Al(铝)等即可。
在导电体620及绝缘体630上设置有绝缘体650。绝缘体650可以使用与绝缘体320同样的材料形成。此外，绝缘体650可以被用作覆盖其下方的凹凸形状的平坦化膜。
通过采用本结构，可以在抑制使用包含氧化物半导体的晶体管的半导体装置的电特性变动的同时提高可靠性。此外，可以实现使用包含氧化物半导体的晶体管的半导体装置的微型化或高集成化。
接着，对在图19、图20中示出的OS晶体管的其他结构例子进行说明。图22A及图22B是图21A及图21B所示的晶体管500的变形例子，图22A是晶体管500的沟道长度方向的截面图，图22B是晶体管500的沟道宽度方向的截面图。注意，图22A及图22B所示的结构也可以用于晶体管300等的本发明的一个方式的半导体装置所包括的其他晶体管。
图22A及图22B所示的结构的晶体管500与图21A及图21B所示的结构的晶体管500的不同之处在于包括绝缘体402及绝缘体404。此外，与图21A及图21B所示的结构的晶体管500的不同之处在于与导电体540a的侧面接触地设置绝缘体552，且与导电体540b的侧面接触地设置绝缘体552。再者，与图21A及图21B所示的结构的晶体管500的不同之处在于不包括绝缘体520。
在图22A及图22B所示的结构的晶体管500中，绝缘体512上设置有绝缘体402。此外，绝缘体574上及绝缘体402上设置有绝缘体404。
图22A及图22B所示的结构的晶体管500中设置有绝缘体514、绝缘体516、绝缘体522、绝缘体524、绝缘体544、绝缘体580及绝缘体574，绝缘体404覆盖它们。也就是说，绝缘体404分别与绝缘体574的顶面、绝缘体574的侧面、绝缘体580的侧面、绝缘体544的侧面、绝缘体524的侧面、绝缘体522的侧面、绝缘体516的侧面、绝缘体514的侧面、绝缘体402的顶面接触。由此，氧化物530等被绝缘体404及绝缘体402与外部隔开。
绝缘体402及绝缘体404优选高效地抑制氢(例如，氢原子、氢分子等中的至少一个)或水分子的扩散。例如，作为绝缘体402及绝缘体404，优选使用氢阻挡性较高的材料的氮化硅或氮氧化硅。由此，由于可以抑制氢等扩散到氧化物530中，因此可以抑制晶体管500的特性下降。因此，可以提高本发明的一个方式的半导体装置的可靠性。
绝缘体552以与绝缘体581、绝缘体404、绝缘体574、绝缘体580及绝缘体544接触的方式设置。绝缘体552优选具有抑制氢或水分子的扩散的功能。例如，作为绝缘体552优选使用氢阻挡性较高的材料的氮化硅、氧化铝或氮氧化硅等的绝缘体。尤其是，氮化硅为氢阻挡性较高的材料，因此优选用于绝缘体552。通过作为绝缘体552使用氢阻挡性较高的材料，可以抑制水或氢等的杂质从绝缘体580等通过导电体540a及导电体540b扩散到氧化物530。另外，可以抑制包含在绝缘体580中的氧被导电体540a及导电体540b吸收。如此，可以提高本发明的一个方式的半导体装置的可靠性。
图23是示出晶体管500及晶体管300为图22A及图22B所示的结构的情况的半导体装置的结构例子的截面图。导电体546的侧面设置有绝缘体552。
图22A及图22B所示的晶体管500可以根据状况改变晶体管的结构。图22A及图22B的晶体管500作为变形例子可以为图24所示的晶体管。图24A是晶体管的沟道长度方向的截面图，图24B是晶体管的沟道宽度方向的截面图。图24A及图24B所示的晶体管与图22A及图22B所示的晶体管的不同之处在于氧化物530c具有氧化物530c1及氧化物530c2的两层结构。
氧化物530c1与绝缘体524的顶面、氧化物530a的侧面、氧化物530b的顶面及侧面、导电体542a及导电体542b的侧面、绝缘体544的侧面及绝缘体580的侧面接触。氧化物530c2与绝缘体550接触。
作为氧化物530c1，例如可以使用In-Zn氧化物。此外，作为氧化物530c2，可以使用与氧化物530c具有单层结构时能够用于氧化物530c的材料相同的材料。例如，作为氧化物530c2，可以使用n：Ga：Zn＝1：3：4[原子个数比]、Ga：Zn＝2：1[原子个数比]或Ga：Zn＝2：5[原子个数比]的金属氧化物。
通过氧化物530c具有氧化物530c1及氧化物530c2的两层结构，与氧化物530c具有单层结构的情况相比，可以提高晶体管的通态电流。因此，晶体管例如可以作为功率MOS晶体管使用。注意，图21A及图21B所示的结构的晶体管所包括的氧化物530c也可以具有氧化物530c1及氧化物530c2的两层结构。
图24A及图24B所示的结构的晶体管例如可以用于图19、图20所示的晶体管300。此外，例如，如上所述，晶体管300可以用于包括在上述实施方式所说明的运算电路MAC1等中的存储单元阵列CA的晶体管Tr12等。注意，图24A、图24B所示的晶体管也可以用于本发明的一个方式的半导体装置所包括的晶体管300、500以外的晶体管。
图25是示出晶体管500具有图21A所示的晶体管的结构且晶体管300具有图24A所示的晶体管的结构的情况的半导体装置的结构例子的截面图。注意，与图23同样地，在导电体546的侧面设置绝缘体552。如图25所示，在本发明的一个方式的半导体装置中，晶体管300及晶体管500可以都是OS晶体管，且晶体管300及晶体管500可以具有彼此不同的结构。
接着，对能够用于图19、图20的半导体装置的电容器进行说明。
在图26A至图26C中，作为能够应用于图19所示的半导体装置的电容器600的例子示出电容器600A。图26A是电容器600A的俯视图，图26B是电容器600A的沿着点划线L3-L4的截面的立体图，图26C是电容器600A的沿着点划线W3-L4的截面的立体图。
导电体610被用作电容器600A的一对电极中的一方，导电体620被用作电容器600A的一对电极中的另一方。另外，绝缘体630被用作夹在一对电极间的介电质。
作为绝缘体630，例如使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪、氧化锆等，并且可以采用叠层结构或单层结构。
例如，绝缘体630可以使用氧氮化硅等绝缘耐压力高的材料和高介电常数(high-k)材料的叠层结构。通过采用该结构，电容器600A可以包括高介电常数(high-k)的绝缘体来确保充分的电容，并可以包括绝缘耐应力高的绝缘体来提高绝缘耐应力，从而可以抑制电容器600A的静电破坏。
注意，作为高介电常数(high-k)材料(相对介电常数高的材料)的绝缘体，有氧化镓、氧化铪、氧化锆、具有铝及铪的氧化物、具有铝及铪的氧氮化物、具有硅及铪的氧化物、具有硅及铪的氧氮化物或具有硅及铪的氮化物等。
此外，作为绝缘体630，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等high-k材料的绝缘体。例如，在绝缘体630具有叠层结构时，可以采用如下结构：依次层叠有氧化锆、氧化铝、氧化锆的三层叠层结构；依次层叠有氧化锆、氧化铝、氧化锆、氧化铝的四层叠层结构；等。另外，作为绝缘体630也可以使用包含铪、锆的化合物等。随着半导体装置微型化及高集成化，由于用于栅极绝缘体及电容器的介电质薄膜化，有时发生晶体管或电容器的泄漏电流等的问题。通过作为被用作栅极绝缘体及电容器的介电质的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位并确保电容器的电容。
在导电体610的下方电容器600与导电体546及导电体548电连接。导电体546及导电体548被用作用来连接于其他电路元件的插头或布线。另外，在图26A至图26C中，将导电体546及导电体548统记为导电体540。
另外，在图26A至图26C中，为了明确地示出附图，省略埋入有导电体546及导电体548的绝缘体586及覆盖导电体620及绝缘体630的绝缘体650。
注意，图19、图20、图26A至图26C所示的电容器600是平面型，但是电容器的形状不局限于此。例如，电容器600也可以为图27A至图27C所示的气缸型电容器600B。
图27A是电容器600B的俯视图，图27B是电容器600B的沿着点划线L3-L4的截面图，图27C是电容器600B的沿着点划线W3-L4的截面的立体图。
在图27B中，电容器600B包括埋入有导电体540的绝缘体586上的绝缘体631、具有开口的绝缘体651、一对电极中的一方的导电体610以及一对电极中的另一方的导电体620。
另外，在图27C中，为了明确地示出附图，省略绝缘体586、绝缘体650及绝缘体651。
作为绝缘体631，例如可以使用与绝缘体586相同的材料。
另外，在绝缘体631中，以与导电体540电连接的方式埋入有导电体611。导电体611例如可以使用与导电体330、导电体518相同的材料。
作为绝缘体651，例如可以使用与绝缘体586相同的材料。
另外，如上所述，绝缘体651具有开口，该开口与导电体611重叠。
导电体610形成在该开口的底部及侧面。换言之，导电体610与导电体611重叠且与导电体611电连接。
另外，导电体610的形成方法为如下：通过蚀刻法等在绝缘体651中形成开口，接着通过溅射法、ALD法等形成导电体610。然后，通过CMP(Chemichal Mechanical Polishing，化学机械抛光)法等以使形成在开口中的导电体610残留的方式去除形成在绝缘体651上的导电体610。
绝缘体630位于绝缘体651上及导电体610的形成面上。另外，绝缘体630在电容器中被用作夹在一对电极间的介电质。
导电体620以填埋绝缘体651的开口的方式设置在绝缘体630上。
绝缘体650以覆盖绝缘体630及导电体620的方式形成。
图27A至图27C所示的气缸型的电容器600B比平面型的电容器600A可以提高静电电容的值。因此，例如通过作为在上述实施方式中说明的电容C1、电容C2等使用电容器600B，可以长时间保持电容器的端子间的电压。
另外，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式4)
在本实施方式中，对可用于上述实施方式中已说明的OS晶体管的金属氧化物的CAC-OS(Cloud-Aligned Composite Oxide Semiconductor)及CAAC-OS(c-axis AlignedCrystalline Oxide Semiconductor)的构成进行说明。
<金属氧化物的构成>
CAC-OS或CAC-metal oxide在材料中的一部分中具有导电性的功能，在材料中的另一部分中具有绝缘性的功能，在材料整体中具有作为半导体的功能。注意，在将CAC-OS或CAC-metal oxide用于晶体管的活性层时，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使用作载流子的电子流过的功能。通过使导电性的功能与绝缘性的功能互补作用，可以将开关功能(开启/关闭的功能)授予到CAC-OS或CAC-metaloxide。在CAC-OS或CAC-metal oxide中，通过使双方功能分离，可以最大地提高其功能。
另外，CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。另外，在材料中，导电性区域与绝缘性区域有时以纳米粒子级分离。另外，导电性区域与绝缘性区域有时在材料中不均匀地分布。另外，导电性区域有时以周围模糊而云状连接的方式被观察。
此外，在CAC-OS或CAC-metal oxide中，导电性区域与绝缘性区域有时以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的大小在材料中分布。
另外，CAC-OS或CAC-metal oxide由具有不同的带隙的成分而构成。例如，CAC-OS或CAC-metal oxide由具有起因于及绝缘性区域的宽隙的成分和具有起因于导电性区域的窄隙的成分而构成。当该构成时，在使载流子流过的情况下，载流子主要在具有窄隙的成分中流过。另外，具有窄隙的成分与具有宽隙的成分互补作用，与具有窄隙的成分联动地载流子在具有宽隙的成分流过。由此，当将上述CAC-OS或CAC-metal oxide用于晶体管的形成沟道区域的情况下，在晶体管通态时可以得到高电流驱动力，即大通态电流及高场效应迁移率。
也就是说，CAC-OS或CAC-metal oxide也可以称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。
<金属氧化物的结构>
氧化物半导体可以分为单晶氧化物半导体与其之外的非单晶氧化物半导体。作为非单晶氧化物半导体，可以举出CAAC-OS、多晶氧化物半导体、nc-OS(nanocrystallineoxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
另外，在关注到晶体结构的情况下，氧化物半导体有时属于与上述不同的分类。在此，参照图28A对氧化物半导体中的晶体结构的分类进行说明。图28A是对氧化物半导体，典型的是IGZO(包含In、Ga及Zn的金属氧化物)的晶体结构的分类进行说明的图。
如图28A所示，IGZO大致分为Amorphous(无定形)、Crystalline(结晶性)及Crystal(结晶)。另外，在Amorphous中包含completely amorphous。另外，在Crystalline中包含CAAC(c-axis aligned crystalline)、nc(nanocrystalline)及CAC(Cloud-AlignedComposite)。注意，在Crystalline的分类中不包含single crystal、poly crystal及completely amorphous。另外，在Crystal中包含single crystal及poly crystal。
图28A所示的粗框内的结构是Amorphous(无定形)与Crystal(结晶)间的中间态并属于新境界区域(New crystalline phase)的结构。该结构在Amorphous与Crystal间的境界区域。也可以说，该结构是与在能量上不稳定的Amorphous(无定形)及Crystal(结晶)完全不同的结构。
另外，对膜或衬底中的晶体结构可以使用X射线衍射(XRD:X-Ray Diffraction)图像进行评价。在此，图28B及图28C示出石英玻璃及具有分类为Crystalline的晶体结构的IGZO(也称为Crystalline IGZO)的XRD光谱。图28B示出石英玻璃的XRD光谱，图28C示出结晶性IGZO的XRD光谱。注意，图28C所示的结晶性IGZO的组成为In:Ga:Zn＝4:2:3[原子个数比]附近。另外，图28C所示的结晶性IGZO的膜厚为500nm。
如图28B中的箭头所示，石英玻璃的XRD光谱中的峰的形状大致是左右对称。另一方面，如图28C中的箭头所示，结晶性IGZO的XRD光谱中的峰是左右不对称。XRD光谱的峰的形状是左右不对称明示结晶的存在。换言之，除非XRD光谱的峰的形状是左右不对称，才称为Amorphous。另外，在图28C中，在2θ＝31°或其附近表示结晶相(IGZO crystal phase)。XRD光谱的峰的形状为左右不对称的缘故可以估计起因于该结晶相(微结晶)。
具体而言，在图28C所示的结晶性IGZO的XRD光谱中，于2θ＝34°或其附近具有峰。另外，微晶于2θ＝31°或其附近具有峰。在使用X射线衍射图像对氧化物半导体膜进行评价的情况下，如图28C所示，比2θ＝34°或其附近的峰低角度一侧的光谱宽度大。从此可知，氧化物半导体膜包括于2θ＝31°或其附近具有峰的微晶。
另外，膜的晶体结构可以使用通过纳米束电子衍射法(NBED:Nano Beam ElectronDiffraction)观察的衍射图案而进行评价。图28D示出将衬底温度设定为室温而形成的IGZO的衍射图案。注意，通过使用In:Ga:Zn＝1:1:1[原子个数比]的氧化物靶材，利用溅射法形成图28D所示的IGZO膜。另外，在纳米束电子衍射法中，在将束径设定为1nm的情况下进行电子衍射。
如图28D所示，在以室温进行形成的IGZO膜的衍射图案中，观察到不是晕状的图案而是斑点状的图案。由此可以估计为以室温进行形成的IGZO膜处于不是晶体状态也不是非晶状态的中间态，由此不会判断为处于非晶状态。
CAAC-OS具有c轴取向性，多个纳米晶在a-b面方向上连接，其晶体结构具有畸变。注意，畸变是指在连接多个纳米晶的区域中的整齐晶格排列的区域与整齐其他晶格排列的区域之间晶格排列的方向变化的区域。
纳米晶虽然基本上是六角形，但不局限于正六角形而有时是非正六角形状。另外，在畸变中，有时包括五角形及七角形等晶格排列。注意，在CAAC-OS中，即使在畸变附近也确认不到明确的晶界(grain boundary)。也就是说可知，晶格排列的畸变抑制形成晶界。这是因为CAAC-OS通过具有如下特性可以容许畸变：a-b面方向上的氧原子的排列不细致，因为金属元素被取代而原子间的键长变化等。
注意，确认到的明确的晶界(grain boundary)的晶体结构被称为所谓的多晶(polycrystal)。晶界是复合中心，因此载流子被俘获而引起晶体管的通态电流的降低或场效应迁移率的降低的可能性高。由此，确认不到明确的晶界的CAAC-OS是对晶体管的半导体层具有优选的晶体结构的结晶性氧化物之一。注意，在构成CAAC-OS时，优选采用具有Zn的结构。例如，In-Zn氧化物及In-Ga-Zn氧化物可以比In氧化物抑制晶界的产生，所以是优选的。
另外，CAAC-OS倾向于具有层叠包含铟及氧的层(下面称为In层)与包含元素M、锌及氧的层(下面称为(M，Zn)层)的层状的晶体结构(也称为层状结构)。注意，铟与元素M可以互相调换，在(M，Zn)层中的元素M被铟取代时，可以表示为(In，M，Zn)层。另外，在In层中的铟被元素M取代时，可以表示为(In，M)层。
CAAC-OS是结晶性高的氧化物半导体。另一方面，由于在CAAC-OS中确认不到明确的晶界，因此不容易发生起因于晶界的电子迁移率的降低。此外，由于氧化物半导体的结晶性有时因杂质的混入及缺陷的生成等而降低，因此CAAC-OS也可以说是杂质及缺陷(氧空位等)少的氧化物半导体。由此，包括CAAC-OS的氧化物半导体的物理性质稳定。由此，包括CAAC-OS的氧化物半导体具有高耐热性及高可靠性。此外，CAAC-OS对制造工序中的高温度(所谓热积存；thermal budget)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。
nc-OS在微小区域(例如，1nm以上且10nm以下的区域，尤其是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶间的结晶取向没有规则性。由此，在膜整体中没有取向性。所以根据分析方法，nc-OS有时与a-like OS及非晶氧化物半导体没有区别。
a-like OS是具有nc-OS与非晶氧化物半导体间的结构的氧化物半导体。a-likeOS包括空洞或低密度区域。也就是说，与nc-OS及CAAC-OS相比，a-like OS的结晶性低。
氧化物半导体采用多种结构，并且各有不同的特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS及CAAC-OS中的两种以上。
<具有氧化物半导体的晶体管>
接着，说明将上述氧化物半导体用于晶体管的情况。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。
另外，优选将载流子浓度低的氧化物半导体用于晶体管。在要降低氧化物半导体膜的载流子浓度的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态有时称为“高纯度本征”或“实质上高纯度本征”，此外，有时称为“本征”或“实质上本征”。
此外，高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，因此有时具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，在陷阱态密度高的氧化物半导体中形成有沟道形成区域的晶体管的电特性有时不稳定。
因此，为了使晶体管的电特性稳定，减少氧化物半导体中的杂质浓度是有效的。为了减少氧化物半导体中的杂质浓度，优选还减少附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
<杂质>
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷能级。因此，将氧化物半导体中或氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
另外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，优选减少氧化物半导体中的碱金属或碱土金属的浓度。具体而言，使通过SIMS测得的氧化物半导体中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子浓度增高，而n型化。其结果是，在将包含氮的氧化物半导体用于半导体的晶体管容易具有常开启特性。因此，优选尽可能地减少该氧化物半导体中的氮，例如，利用SIMS测得的氧化物半导体中的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，在氧化物半导体中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
另外，本实施方式可以与本说明书所示的其他实施方式适当地组合。
[实施例1]
在本实施例中，为了确认在实施方式2所说明的运算电路MAC1的存储单元AM中是否适当地进行第一数据与第二数据之积的运算，实际试制电路并进行各种测定及各种计算。
<测定及计算>
图29A所示的乘法电路AME是实际试制的运算电路的一部分，其相当于实施方式2所说明的运算电路MAC1的存储单元AM。因此，乘法电路AME所包括的晶体管M1、电容器CP各自相当于图9所示的存储单元AM所包括的晶体管M1、电容器C1。尤其是，乘法电路AME所包括的晶体管M2-1、晶体管M2-2相当于图9所示的存储单元AM所包括的晶体管M2。就是说，晶体管M2-1与晶体管M2-2串联电连接，它们的栅极彼此电连接。注意，在本实施例中，将晶体管M2-1及晶体管M2-2总称为晶体管M2。另外，图29A所示的布线VY相当于图9的布线BL，图29A所示的布线BW相当于图9的布线WD，图29A所示的布线VX相当于图9的布线CL，图29A所示的布线WW相当于图9的布线WL。
并且，乘法电路AME所包括的晶体管M1包括背栅极，该背栅极与布线BG电连接。
晶体管M1为在沟道形成区域中包含In-Ga-Zn氧化物的OS晶体管，另外，晶体管M1的沟道长度(以下，记载为L长度)为0.35μm，沟道宽度(以下，记载为W长度)为0.35μm。另外，晶体管M2为在沟道形成区域中包含单晶硅的Si晶体管，另外，晶体管M2-1、晶体管M2-2的L长度为8μm，W长度为0.32μm。
图29B是使用光学显微镜拍摄的包括所试制的乘法电路AME的单元阵列CA3的顶面的照片。在单元阵列CA3中，乘法电路AME被配置为9×16个矩阵状。单元阵列CA3的一个乘法电路AME与电极焊盘EP1至电极焊盘EP6各自电连接。注意，电极焊盘EP1与布线WW电连接，电极焊盘EP2与布线BW电连接，电极焊盘EP3与布线VX电连接，电极焊盘EP4与布线BG电连接，电极焊盘EP5与布线VY电连接，电极焊盘EP6与布线VR电连接。
在乘法电路AME中，进行数据的写入、数据的保持及数据的读出的各工作。
当向乘法电路AME写入数据时，向布线WW供应5V的电压，向布线VX供应0V的电压，向布线BG供应-6V的电压，向布线VY供应3V的电压，向布线VR供应0V的电压。另外，写入到节点NM的数据为每隔0.1V从0V至2.5V的范围的电位VW，从布线BW供应该电位。
在保持写入到乘法电路AME的数据时，布线WW为0V，布线BW为0V，布线VX为0V，布线BG为-6V，布线VY为0V，布线VR为0V，由此向乘法电路AME供应电压。
在从乘法电路AME读出被写入的数据时，向布线WW供应0V的电压，向布线BW供应0V的电压，向布线BG供应-6V的电压，向布线VY供应3V的电压，向布线VR供应0V的电压。另外，向布线VX供应的电位为每隔0.1V从0V至3.0V的范围的电位VX。
在乘法电路AME中，进行写入工作、数据保持及读出工作时的向布线WW、布线BW、布线VX、布线BG、布线VY及布线VR各自供应的电位如下表示出。
[表2]
在此，对在读出写入到乘法电路AME的数据时从布线VY经过晶体管M2的源极-漏极间流到布线VR的电流进行测定。
图30A示出电位VW、电位VX及源极-漏极间电流IDS(VW，VX)的特性。在图30A中，得到了通过将VX固定为任意电位并增加VW来增加IDS(VW，VX)。注意，VW的增加相当于将M2的阈值向负方向漂移。另外，得到了通过将VW固定为任意电位并增加VX来增加IDS(VW，VX)的结果。另外，在使VW为1.5V且使VX为1.5V时，IDS(VW，VX)被估计为1.3μA左右。
在此，在使VW0为1.5V且使VX0为1.5V时，满足IDS(VW0，VX0)＝1.3μA。并且，考虑向VW0作为电压变化量供应ΔVW时的IDS(VW0+ΔVW，VX0)、向VX0作为电压变化量供应ΔVX时的IDS(VW0，VX0+ΔVX)以及向VW0作为电压变化量供应ΔVW且向VX0作为电压变化量供应ΔVX时的IDS(VW0+ΔVW，VX0+ΔVX)。并且，ΔIy由下式定义。
[算式44]
ΔIy＝IDS(VW0+ΔVW，VX0+ΔVX)-IDS(VW0，VX0+ΔVX)-IDS(VW0+ΔVW，VX0)+IDS(VW0，VX0)…(G1)
注意，因为VW0+ΔVW为从布线BW供应的电压，所以ΔVW的电压范围为～1V以上且1V以下。另外，因为VX0+ΔVX为从布线BW供应的电压，所以ΔVX的电压范围为～1.5V以上且1.5V以下。
并且，当利用算式(E1)、算式(E2)、算式(E7)、算式(E8)计算ΔIy时，满足下式。
[算式45]
ΔIy＝2kΔVWΔVX…(G2)
在此，在使k为1/2(被适当的值归一化)时，ΔIy、ΔVW及ΔVX的关系可以由图30B表示。就是说，根据ΔVW与ΔVX之积决定差分电流ΔIy。由此，使用乘法电路AME作为流过晶体管M2的源极-漏极间的电流各自测定IDS(VW0，VX0)、IDS(VW0+ΔVW，VX0)、IDS(VW0，VX0+AVX)、IDS(VW0+ΔVW，VX0+ΔVX)，从这些电流算出差分电流ΔIy，可以求出ΔVW与ΔVX之积。
图31是示出被读出的电流的温度依赖性的图表，该图表在85℃、27℃、-40℃的各温度条件下，向乘法电路AME的节点NM写入0.5V(ΔVW＝～1.0V)、2.5V(ΔVW＝1.0V)的电位，然后进行读出工作来得到的。在图31中，得到了如下结果，即与27℃下的倾斜度相比，85℃下的倾斜度增加40％，-40℃下的倾斜度减少30％。注意，85℃及-40℃的各条件的结果示出饱和迁移率的温度依赖性。另外，虽然倾斜度根据温度不同，但是各ΔVW的ΔIy与ΔVX的相关为0.989以上，由此可认为通过根据温度对该相关进行适当的归一化可以容易校正倾斜度。
图32A及图32B是一种图表，其示出在节点NM中保持数据之后的流过晶体管M2的源极-漏极间的电流量的时间变化。在图32A的测定条件下，ΔVX为1.0V(布线VX的电位为2.5V)，在图32B的测定条件下，ΔVX为-1.0V(布线VX的电位为0.5V)。在图32A及图32B各自中，作为节点NM所保持的电位设定0.5V(ΔVW＝-1.0V)、1.0V(ΔVW＝-0.5V)、1.5V(ΔVW＝0V)、2.0V(ΔVW＝0.5V)及2.5V(ΔVW＝1.0V)的四个条件，在各条件下测定流过晶体管M2的源极-漏极间的电流Iy。
如图32A及图32B所示，在1.0×102秒至1.0×105秒之间，各条件下的流过晶体管M2的源极-漏极间的电流Iy没有变化。注意，在图32A的各条件下，至1.0×105秒的差分电流ΔIy的变化率小于4.8％。另外，在图32B的各条件下，至1.08×105秒的差分电流ΔIy的变化率小于4％。
图33A是示出乘法电路AME的乘法特性的图表，该图表在向乘法电路AME的节点NM写入0.5V(ΔVW＝-1.0V)、1.0V(ΔVW＝-0.5V)、2.0V(ΔVW＝0.5V)及2.5V(ΔVW＝1.0V)的四个条件的电位之后读出差分电流ΔIy来得到的。另外，为了比较，图33A示出ΔIy＝1.0×VX、ΔIy＝0.5×VX、ΔIy＝-0.5×VX、ΔIy＝-1.0×VX的一次函数的直线。由图33A可知，乘法电路AME的乘法特性的结果大致与ΔIy＝1.0×VX、ΔIy＝0.5×VX、ΔIy＝-0.5×VX、ΔIy＝-1.0×VX的各自一次函数一致。
图33B是示出数据写入的不均匀度的图表，该图表在向乘法电路AME的节点NM写入0.5V(ΔVW＝-1.0V)、1.0V(ΔVW＝-0.5V)、2.0V(ΔVW＝0.5V)及2.5V(ΔVW＝1.0V)的四个条件的电位之后进行读出工作来得到的。注意，在图33B的测定条件下，ΔVX为1.0V(布线VX的电位为2.5V)。在写入工作之后进行读出工作来算出差分电流ΔIy，反复进行该计算50次，使50次计算的平均值为该ΔVW的差分电流ΔIy。将上述工作看作1组，对各ΔIW进行50组的差分电流ΔIy的测定。
在图33B中，横轴表示差分电流ΔIy，纵轴表示累积频率。由图33B可知，数据写入的不均匀大致在-0.4％以上且0.4％以下的范围内。
另外，图34示出在12个乘法电路AME中对各节点NM写入0.5V(ΔVW＝-1.0V)、1.0V(ΔVW＝-0.5V)、2.0V(ΔVW＝0.5V)、2.5V(ΔVW＝1.0V)时的从各乘法电路AME读出的ΔIy的元件不均匀度。图34示出各ΔVW的ΔVX依赖性，除了ΔVX＝0附近(大于-0.02且小于0.02的区域)，相对于各ΔVW、ΔVX的ΔIy的元件不均匀小于5％。注意，ΔIy的元件不均匀的ΔVX依赖性较弱，另外，对ΔVW呈现不依赖于绝对值的倾向。作为该ΔIy的元件不均匀的原因，例如可以考虑Si晶体管的饱和迁移率的不均匀以及Si晶体管的饱和区域中的漏极电流偏离缓变近似(2乘近似)有很大贡献。注意，作为图34中的元件不均匀σmeas，在(ΔVW，ΔVX)＝(+1，+1)时为σmeas＝0.023，在(ΔVW，ΔVX)＝(+1，-1)时为σmeas＝0.025，在(ΔVW，ΔVX)＝(-1，+1)时为σmeas＝0.034，在(ΔVW，ΔVX)＝(-1，-1)时为σmeas＝0.032。
另外，图35A至图35D示出为了确认图34的ΔIy的元件不均匀的原因的妥当性而进行蒙特卡罗(Monte Carlo)分析的结果。在图35A至图35D中设定局部不均匀，并示出通过对图29A的电路结构进行(ΔVW，ΔVX)＝(+1，+1)、(+1，-1)、(-1，+1)、(-1，-1)的各条件下的模拟来得到的元件不均匀。作为图35A至图35D中的元件不均匀σsim，在(ΔVW，ΔVX)＝(+1，+1)时为σsim＝0.051，在(ΔVW，ΔVX)＝(+1，-1)时为σsim＝0.038，在(ΔVW，ΔVX)＝(-1，+1)时为σsim＝0.025，在(ΔVW，ΔVX)＝(-1，-1)时为σsim＝0.017。通过测定得到的元件不均匀σmeas在图34中为0.023以上且0.034以下，由此可确认通过蒙特卡罗分析求出的元件不均匀σsim大致与0.017以上且0.051以下一致。
接着，对使用包括图29B的单元阵列CA3的运算电路时的三层全连接型人工神经网络的模型的推论精度进行计算。该神经网络的模型如图36所示，该神经网络包括输入层、中间层及输出层。输入层包括784个神经元，中间层包括100个神经元，输出层包括10个神经元。
在计算机上使用程序语言Python安装该神经网络，且对所安装的神经网络进行使用手写文字数据组MNIST的学习，由此算出权系数。接着，将包括图29B的单元阵列CA3的运算电路用于图36的模型中的乘法运算，将该权系数保持在单元阵列CA3的乘法电路AME各自中，由此进行推论。注意，中间层的激活函数为sigmoid函数，输出层的激活函数为softmax函数。其结果是，包括图29B的单元阵列CA3的运算电路的推论精度为97.77％。注意，在图36的模型中，积和运算中的运算为理想的乘法运算(使用程序语言Python在计算机上进行计算)时的推论精度为97.89％。由此，在图36的模型中，使用本实施例的运算电路时的推论精度与积和运算为理想的乘法运算时的推论精度大致相同。
[实施例2]
在本实施例中，为了确认在实施方式2所说明的运算电路MAC1A中是否适当地进行第一数据与第二数据的积和运算，使用电路模拟器进行各种计算。
首先，说明用来进行各种计算的电路结构。图37示出改变图13所示的运算电路MAC1A的电路结构例子。因此，关于图37所示的运算电路MAC1A与图13的运算电路MAC1A的重复部分省略说明。
图37所示的运算电路MAC1A具有将图13的存储单元阵列CA的存储单元AM的列配置为多个且改变图13的电路CMS及图13的电路OFAC的结构。另外，图37的存储单元阵列CA的存储单元AM也可以被配置在多个行中。
因为图37的存储单元阵列CA的存储单元AM被配置在多个列中，所以图37的电路CMS具有根据配置在多个列中的存储单元AM改变图13的电路CMS的结构。例如，图37的电路CMS所包括的电流镜电路CM包括相当于图13的晶体管Tr32的晶体管Tr32[1]及晶体管Tr32[2]、相当于图13的电流源电路CS1的电流源电路CS1[1]及电流源电路CS1[2]、相当于图13的电流源电路CS2的电流源电路CS2[1]及电流源电路CS2[2]以及相当于图13的开关SW3的开关SW3[1]及开关SW3[2]。
注意，图30的晶体管Tr32[1]、电流源电路CS1[1]及电流源电路CS2[1]是用来进行配置在存储单元阵列CA的第一列的存储单元AM[1，1]及存储单元AM[2，1]所保持的第一数据与输入到存储单元AM[1，1]及存储单元AM[2，1]的第二数据的积和运算的电路。另外，图30的晶体管Tr32[2]、电流源电路CS1[2]及电流源电路CS2[2]是用来进行配置在存储单元阵列CA的第一列的存储单元AM[1，2]及存储单元AM[2，2]所保持的第一数据与输入到存储单元AM[1，2]及存储单元AM[2，2]的第二数据的积和运算的电路。
另外，电路OFAC包括相当于图13的开关SW4的开关SW4[1]及开关SW4[2]、相当于图13的电阻器RE的电阻器RE[1]及电阻器RE[2]、运算放大器OP[1]及运算放大器OP[2]。
开关SW4[1]的第一端子与开关SW3[1]的第一端子电连接，开关SW4[1]的第二端子与电阻器RE[1]的第一端子及运算放大器OP[1]的反相输入端子电连接。运算放大器OP[1]的非反相输入端子与布线VdL电连接，运算放大器OP[1]的输出端子与电阻器RE[1]的第二端子及布线NIL[1]电连接。就是说，由电阻器RE[1]和运算放大器OP[1]构成电流电压转换电路。
开关SW4[2]、电阻器RE[2]及运算放大器OP[2]具有与开关SW4[1]、电阻器RE[1]及运算放大器OP[1]相同的电连接结构。因此，电阻器RE[2]和运算放大器OP[2]也构成有电流电压转换电路。
布线VdL被用作供应恒电压的布线。尤其是，该恒电压作为上述电流电压转换电路的参考电位被输入。
由电阻器RE[1]和运算放大器OP[1]构成的电流电压转换电路具有将由存储单元阵列CA的第一列的存储单元AM、电流源电路CS1[1]、电流源电路CS2[1]及晶体管Tr32[1]生成的电流I5转换为电压的功能。另外，由电阻器RE[2]和运算放大器OP[2]构成的电流电压转换电路具有将由存储单元阵列CA的第二列的存储单元AM、电流源电路CS1[2]、电流源电路CS2[2]及晶体管Tr32[2]生成的电流I5转换为电压的功能。
在此，使图37的存储单元阵列CA具有存储单元AM被配置为n行1列的矩阵状的结构，并且使用电路模拟器进行运算电路MAC1A的第一数据与第二数据的积和运算。
注意，存储单元AM、存储单元AMref的电路结构与图13所示的存储单元AM、存储单元AMref相同。另外，设想晶体管Tr12及晶体管Tr31至晶体管Tr34为Si晶体管，L长度为8μm，W长度为0.32μm。另外，设想晶体管Tr11为OS晶体管，L长度为0.35μm，W长度为0.35μm。
使输入到电路模拟器的运算电路MAC1A的存储单元阵列CA所包括的存储单元AM为存储单元AM[1，1]至存储单元AM[25，1]，使输入第二数据的布线CL为布线CL[1]至布线CL[25](就是说，n＝25)。存储单元AM[1，1]至存储单元AM[25，1]作为第一数据(权系数)各自保持与“-1”对应的电位或与“+1”对应的电位，向布线CL[1]至布线CL[25]作为第二数据(神经元的信号的值)输入与“-1”、“0”或“+1”对应的电位。
图38A是一种图表，其示出使用向电路模拟器输入的运算电路MAC1A计算的多个条件下的积和运算的计算值。在本计算中，在25μs至44μs的期间向布线CL[1]至布线CL[25]作为第二数据(神经元的信号的值)输入“+1”，在44μs至62μs的期间向布线CL[1]至布线CL[25]作为第二数据(神经元的信号的值)输入“0”，并且，在62μs至80μs的期间向布线CL[1]至布线CL[25]作为第二数据(神经元的信号的值)输入“-1”。另外，图38A的图表的实线示出在存储单元AM[1，1]至存储单元AM[25，1]各自中作为第一数据(权系数)保持“+1”的条件下的计算结果，图38A的图表的虚线示出在存储单元AM[1，1]至存储单元AM[25，1]各自中作为第一数据(权系数)保持“-1”的条件下的计算结果。
如图38A的图表所示的实线所示，25个第一数据(权系数)的“+1”与25个第二数据(神经元的信号的值)的“+1”的积和结果为近于25的值。与此相同，25个第一数据(权系数)的“+1”与25个第二数据(神经元的信号的值)的“0”的积和结果大致为0，并且，25个第一数据(权系数)的“+1”与25个第二数据(神经元的信号的值)的“-1”的积和结果大致为-25。
另外，如图38A的图表所示的虚线所示，25个第一数据(权系数)的“-1”与25个第二数据(神经元的信号的值)的“+1”的积和结果为近于-25的值。与此相同，25个第一数据(权系数)的“-1”与25个第二数据(神经元的信号的值)的“0”的积和结果大致为0，并且，25个第一数据(权系数)的“-1”与25个第二数据(神经元的信号的值)的“-1”的积和结果大致为25。
由上述结果可知，可以几乎准确地实现使用运算电路MAC1A的积和运算。
图38B是一种图表，其示出运算电路MAC1A的存储单元阵列CA的行数n为1、2、4、9、16、25的各条件下的积和运算的计算值。条件CND1示出所有第一数据(权系数)为“+1”且所有第二数据(神经元的信号的值)为“+1”时的计算值的结果，条件CND2示出所有第一数据(权系数)为“0”且所有第二数据(神经元的信号的值)为“0”时的计算值的结果，条件CND3示出所有第一数据(权系数)为“-1”且所有第二数据(神经元的信号的值)为“+1”时的计算值的结果。
由上述结果可知，运算电路MAC1A的积和运算与行数成正比。
图39A及图39B是一种直方图，其示出对运算电路MAC1A所包括的晶体管Tr12及晶体管Tr31至晶体管Tr34施加制造工序中的特性不均匀时的积值的不均匀程度。具体而言，将运算电路MAC1A的存储单元阵列CA的存储单元AM配置为1行1列的矩阵(即，n＝1)，对存储单元AM所包括的晶体管Tr12及晶体管Tr31至晶体管Tr34施加特性不均匀，对各特性不均匀算出第一数据(权系数)与第二数据(神经元的信号的值)之积，该积值的不均匀由图39A及图39B表示。
图39A是一种直方图，其示出第一数据(权系数)为“-1”且第二数据(神经元的信号的值)为“+1”时的积的不均匀度以及第一数据(权系数)为“+1”且第二数据(神经元的信号的值)为“-1”时的积的不均匀度。另外，图39B是一种直方图，其示出第一数据(权系数)为“+1”且第二数据(神经元的信号的值)为“+1”时的积的不均匀度以及第一数据(权系数)为“-1”且第二数据(神经元的信号的值)为“-1”时的积的不均匀度。
当标准偏差为σ时，图39A及图39B的各直方图的3σ小于0.1。就是说，通过使用运算电路MAC1A，即便在晶体管Tr11中产生制造工序中的特性不均匀，由±1×±1的乘法结果表现的不均匀也在允许范围内。
接着，说明对如下两个情况的各推论精度进行比较的结果，即对使用程序语言(Python)由计算机执行神经网络的所有运算的情况以及由电路模拟器构成图37所示的运算电路MAC1A并在模拟上使运算电路MAC1A工作来进行神经网络的运算的情况。
在用于本运算的神经网络中，作为图36所示的分层神经网络的模型，输入层包括784个神经元，中间层包括100个神经元，输出层包括10个神经元。另外，施加到输入层和中间层之间的权系数与神经元的输出信号的积和运算结果的激活函数为sigmoid函数，施加到中间层和输出层与神经元的输出信号的积和运算结果的激活函数为softmax函数。
另外，在该神经网络的学习中，使用MNIST的数据组中的60,000个。另外，作为测试，在神经网络的推论中使用数据组中的10,000个。
注意，预先在计算机上使用程序语言(Python)安装该神经网络，通过进行使用上述MNIST的60,000个数据组的学习来取得权系数。
在使用程序语言由计算机执行上述神经网络的所有运算时，推论精度为96.52％。另外，在模拟上使运算电路MAC1A工作来进行上述神经网络的运算时，推论精度为96.25％，该结果与使用程序语言的神经网络的运算的推论精度大致相等。
另外，图40A示出神经网络的输出结果。图40A左侧的图表示出由电路模拟器构成的神经网络的运算结果，图40A右侧的图表示出由程序语言(Python)构成的神经网络的运算结果。图40A示出从测试用数据10,000个作为各神经网络的输入图像例如供应100个手写文字(“0”至“9”的手写文字各自为10个)时的输出层的各神经元的输出OUT[0]至OUT[9]。各图表的横轴表示“0”至“9”的手写文字的输入，各图表的纵轴表示从输出层的神经元输出的值(注意，各图表的纵轴范围为-20以上且20以下)。
由图40A可知，使用由电路模拟器构成的神经网络的“0”至“9”的手写文字高精度地被识别。另外可知，使用由电路模拟器构成的神经网络的运算结果与使用由程序语言(Python)构成的神经网络的运算结果大致相同。
另外，图40B示出将10,000个测试用数据(“0”至“9”的手写文字各自为1000个)输入到由电路模拟器构成的神经网络及由程序语言(Python)构成的神经网络各自中时的各输出层的神经元的输出OUT[0]至OUT[9]的值的相关。在图40B的各图表中，横轴表示从由程序语言(Python)构成的神经网络的输出层的神经元输出的值，纵轴表示从由电路模拟器构成的神经网络的输出层的神经元输出的值。
图40B所示的图表的各相关系数如下表所示。在该表中，OUT[0]至OUT[9]的各相关系数为0.99以上。
[表3]
| OUT[0] | OUT[1] | OUT[2] | OUT[3] | OUT[4] | OUT[5] | OUT[6] | OUT[7] | OUT[8] | OUT[9] |
| 0.997 | 0.996 | 0.995 | 0.993 | 0.996 | 0.990 | 0.996 | 0.995 | 0.992 | 0.996 |
图41示出由上述电路模拟器构成的神经网络的输出层的神经元的输出OUT[0]至OUT[9]的输出波形的一个例子。相对于输入信号的输出信号的延迟大约为40ns，可以被期待工作频率大约为25MHz。另外，功耗为15.6mW。在据此估计运算效率时，可以得到3.2TOPS/W。
[符号说明]
SIH：系统、ED：电子设备、WSV：电子设备、INTFC：输入/输出接口、CTL：控制部、PTN：转换部、WPTN：转换部、DTB1：数据库、DTB2：数据库、WDTB1：数据库、WDTB2：数据库、MP：存储部、INF：外部接口、STI01：步骤、STI02：步骤、STI03：步骤、STI04：步骤、STI05：步骤、STI06：步骤、STI07：步骤、STI08：步骤、PH1：阶段、PH2：阶段、PH3：阶段、PH4：阶段、PH5：阶段、PH6：阶段、PIC：图像、DOC：文档文件、NTL：网表、CSW：名称、SPC：空间、CNP：名称、PKEDN：网表、PKPN：网表、HSCN：网表、HSPN：网表、PKEDD：信息、PKPD：信息、HSCD：信息、HSPD：信息、SRC1：第一检索、SRC2：第二检索、SRC3：第三检索、MAC1：运算电路、MAC1A：运算电路、MAC2：运算电路、CS：电流源电路、CS1：电流源电路、CS2：电流源电路、CM：电流镜电路、CMS：电路、CA：存储单元阵列、AM[1]：存储单元、AM[2]：存储单元、AMref[1]：存储单元、AMref[2]：存储单元、AMB：存储单元、WDD：电路、CLD：电路、WLD：电路、OFST：电路、ACTV：激活函数电路、OFAC：电路、WCS：电路、SWS1：电路、SWS2：电路、WSD：电路、XCS：电路、ITRZ[1]：转换电路、ITRZ[m]：转换电路、BL：布线、BLref：布线、WD：布线、WDref：布线、IL：布线、ILref：布线、WL[1]：布线、WL[2]：布线、WLB：布线、CL[1]：布线、CL[2]：布线、CLB：布线、OL：布线、NIL：布线、VR：布线、VaL：布线、VbL：布线、VcL：布线、VrefL：布线、VDDL：布线、VSSL：布线、RST：布线、WCL[1]：布线、WCL[n]：布线、WSL[1]：布线、WSL[m]：布线、XCL[1]：布线、XCL[m]：布线、VE：布线、SWL1：布线、SWL2：布线、BG：布线、VHE：布线、VLE：布线、Tr11：晶体管、Tr12：晶体管、Tr21：晶体管、Tr22：晶体管、Tr23：晶体管、Tr31：晶体管、Tr32：晶体管、Tr33：晶体管、Tr34：晶体管、CA2：单元阵列、IM[1，1]：单元、IM[m，1]：单元、IM[1，n]：单元、IM[m，n]：单元、C1：电容器、C2：电容器、C6：电容器、C7：电容器、SW1：开关、SW2：开关、SW3：开关、SW4：开关、RE：电阻器、F1：晶体管、F1m：晶体管、F2：晶体管、F2m：晶体管、F3[1]：晶体管、F3[n]：晶体管、F4[1]：晶体管、F4[n]：晶体管、C5：电容器、C5m：电容器、NP：节点、NPref：节点、NM[1]：节点、NM[2]：节点、NMref[1]：节点、NMref[2]：节点、Na：节点、Nb：节点、NMB：节点、NN[1，1]：节点、NN[m，1]：节点、NN[1，n]：节点、NN[m，n]：节点、NNref[1]：节点、NNref[m]：节点、AME：乘法电路、CA3：单元阵列、EP1：电极焊盘、EP2：电极焊盘、EP3：电极焊盘、EP4：电极焊盘、EP5：电极焊盘、EP6：电极焊盘、M1：晶体管、M2：晶体管、M2-1：晶体管、M2-2：晶体管、CP：电容器、BW：布线、VX：布线、VY：布线、WW：布线、300：晶体管、311：衬底、313：半导体区域、314a：低电阻区域、314b：低电阻区域、315：绝缘体、316：导电体、320：绝缘体、322：绝缘体、324：绝缘体、326：绝缘体、328：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、360：绝缘体、362：绝缘体、364：绝缘体、366：导电体、370：绝缘体、372：绝缘体、374：绝缘体、376：导电体、380：绝缘体、382：绝缘体、384：绝缘体、386：导电体、402：绝缘体、404：绝缘体、500：晶体管、503：导电体、503a：导电体、503b：导电体、510：绝缘体、512：绝缘体、514：绝缘体、516：绝缘体、518：导电体、520：绝缘体、522：绝缘体、524：绝缘体、530：氧化物、530a：氧化物、530b：氧化物、530c：氧化物、530c1：氧化物、530c2：氧化物、540：导电体、540a：导电体、540b：导电体、542a：导电体、542b：导电体、543a：区域、543b：区域、544：绝缘体、546：导电体、548：导电体、550：绝缘体、552：绝缘体、560：导电体、560a：导电体、560b：导电体、574：绝缘体、580：绝缘体、581：绝缘体、582：绝缘体、586：绝缘体、600：电容器、600A：电容器、600B：电容器、610：导电体、611：导电体、612：导电体、620：导电体、630：绝缘体、631：绝缘体、650：绝缘体、651：绝缘体。
Claims (7)
1.一种AI系统，包括第一电子设备，
其中，所述第一电子设备包括输入/输出接口、控制部及第一转换部，
所述输入/输出接口与所述控制部电连接，
所述第一转换部与所述控制部电连接，
所述输入/输出接口具有将由于使用者的操作而生成的输入数据发送到所述控制部的功能，
所述控制部具有将所述输入数据发送到所述第一转换部的功能，
所述第一转换部包括构成神经网络的电路，
所述第一转换部具有由于所述神经网络将所述输入数据转换为第一网表的功能，
并且，所述输入数据为描绘了电路结构的电路图或示出了所述电路结构的文档文件。
2.根据权利要求1所述的AI系统，
其中所述第一电子设备包括第一数据库及第二数据库，
所述第一数据库与所述控制部电连接，
所述第二数据库与所述控制部电连接，
所述第一数据库储存有第二网表，
所述第二数据库储存有与所述第二网表关联的文献数据，
并且所述控制部具有如下功能：
以所述第一数据库为对象而检索所述第一网表的电路结构；以及
在所述第一网表的电路结构的检索中，当检索到所述第二网表时，从所述第二数据库读出所述文献数据并将该数据输出到所述输入/输出接口。
3.根据权利要求1所述的AI系统，包括第二电子设备，
其中所述第一电子设备包括外部接口，
所述第二电子设备包括第三数据库及第四数据库，
所述第三数据库与所述外部接口电连接，
所述第四数据库与所述外部接口电连接，
所述第三数据库储存有第二网表，
所述第四数据库储存有与所述第二网表关联的文献数据，
所述控制部通过所述外部接口与所述第二电子设备进行通信，
并且所述控制部具有如下功能：
以所述第三数据库为对象而检索所述第一网表的电路结构；以及
在所述第一网表的电路结构的检索中，当从所述第三数据库检索到所述第二网表时，从所述第四数据库读出所述文献数据并将该数据输出到所述输入/输出接口。
4.一种AI系统，包括第一电子设备及第二电子设备，
其中，所述第一电子设备包括输入/输出接口、控制部及外部接口，
所述第二电子设备包括第二转换部，
所述输入/输出接口与所述控制部电连接，
所述外部接口与所述控制部及所述第二电子设备的所述第二转换部电连接，
所述输入/输出接口具有将由于使用者的操作而生成的输入数据发送到所述控制部的功能，
所述控制部具有将所述输入数据通过所述外部接口发送到所述第二电子设备的所述第二转换部的功能，
所述第二转换部包括构成神经网络的电路，
所述第二转换部具有由于所述神经网络将所述输入数据转换为第一网表的功能，
所述控制部具有通过所述外部接口从所述第二电子设备取得所述第一网表的功能，
并且，所述输入数据为描绘了电路结构的电路图或示出了所述电路结构的文档文件。
5.根据权利要求4所述的AI系统，
其中所述第二电子设备包括第三数据库及第四数据库，
所述第三数据库与所述外部接口电连接，
所述第四数据库与所述外部接口电连接，
所述第三数据库储存有第二网表，
所述第四数据库储存有与所述第二网表关联的文献数据，
所述控制部通过所述外部接口与所述第二电子设备进行通信，
并且所述控制部具有如下功能：
以所述第三数据库为对象而检索所述第一网表的电路结构；以及
在所述第一网表的电路结构的检索中，当从所述第三数据库检索到所述第二网表时，从所述第四数据库读出所述文献数据并将该数据输出到所述输入/输出接口。
6.一种AI系统的工作方法，所述AI系统包括输入/输出接口、控制部及第一转换部，
其中，所述第一转换部包括构成神经网络的电路，
所述输入/输出接口与所述控制部电连接，
所述第一转换部与所述控制部电连接，
所述AI系统的工作方法包括第一至第三步骤，
所述第一步骤包括使用者所生成的输入数据被输入到所述控制部的步骤，
所述第二步骤包括由于所述第一转换部的所述神经网络将所述输入数据转换为第一网表的步骤，
并且，所述第三步骤包括通过所述控制部输出到所述输入/输出接口的步骤。
7.根据权利要求6所述的AI系统的工作方法，包括第四至第六步骤，
其中所述AI系统包括第一数据库及第二数据库，
所述第一数据库与所述控制部电连接，
所述第二数据库与所述控制部电连接，
所述第一数据库储存有第二网表，
所述第二数据库储存有与所述第二网表关联的文献数据，
所述第四步骤包括以所述第一数据库为对象而检索所述第一网表的电路结构的步骤，
所述第五步骤包括当在所述第四步骤中从所述第一数据库检索到所述第二网表时，从所述第二数据库读出所述文献数据并将该数据输出到所述输入/输出接口的步骤，
并且所述第六步骤包括当在所述第四步骤中从所述第一数据库检索不到所述第二网表时，所述控制部将从所述第一数据库检索不到所述第一网表的信息输出到所述输入/输出接口的步骤。
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